WO2006077674A1 - 接合型電界効果トランジスタ - Google Patents

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effect transistor
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junction field
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Kazuhiro Fujikawa
Shin Harada
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    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide

Definitions

  • the present invention relates to a junction field effect transistor, and more specifically, a junction field effect capable of easily controlling a threshold voltage and easily controlling a saturation current flowing in a channel region. It relates to a transistor.
  • Carbide carbide (hereinafter referred to as SiC) has a wide band gap and a maximum insulation electric field.
  • Si next-generation power semiconductor devices. So far, it has been applied to various electronic devices using single crystal wafers called 4H-SiC or 6H-SiC, and it is considered to be suitable for high temperature and high power devices.
  • the above crystals are alpha-phase SiC in the form of a stack of zinc blende and wurtzite.
  • semiconductor devices have also been prototyped with beta-phase SiC crystals called 3C-SiC.
  • CMOS complementary mental-oxide semiconductor
  • integrated circuits integrated circuits
  • FIG. 6 is a cross-sectional view showing a configuration of a conventional junction field effect transistor.
  • the conventional junction field effect transistor 120 includes a p-type semiconductor layer 107, an n-type semiconductor layer 101, a p + buried layer 105, a p + region 104, and n + regions 108a and 108b.
  • An n-type semiconductor layer 101 is formed on the p-type semiconductor layer 107 by epitaxial growth.
  • a p + buried layer 105 is formed at a deep position near the boundary between the p-type semiconductor layer 107 and the n-type semiconductor layer 101. Is formed.
  • a p + region 104 and n + regions 108a and 108b are formed on the surface of the n-type semiconductor layer 101.
  • a gate electrode 111, a source electrode 113, and a drain electrode 115 are formed on the surface of the n-type semiconductor layer 101.
  • Gate electrode 111 and p + region 104 Are electrically connected, the source electrode 113 and the n + region 108a are electrically connected, and the drain electrode 115 and the n + region 108b are electrically connected.
  • n-type semiconductor layer 101 immediately below p + region 104 serves as a channel. That is, in the case of a normally-on transistor, by applying a negative voltage to the gate electrode 111, the n-type semiconductor layer 101 and the p + buried layer 105 are separated from the boundary between the n-type semiconductor layer 101 and the p + region 104. As a result, the depletion layer 117 spreads in the n-type semiconductor layer 101, and the current between the drain electrode 115 and the source electrode 113 is cut off.
  • Patent Document 1 Japanese Patent No. 3216804 (Japanese Patent Laid-Open No. 11-195655)
  • n-type semiconductor layer 101 is made of SiC
  • p + region 104 and p + buried layer 105 are formed by a thermal diffusion method. If this is attempted, it will take a very long time to diffuse the impurities into the n-type semiconductor layer 101. Therefore, the p + region 104 and the p + buried layer 105 are usually formed by implanting impurity ions into the n-type semiconductor layer 101 (ion implantation method). When the ion implantation method is used, the implanted impurities have a predetermined concentration profile in the depth direction. For this reason, the number of electrons in the n-type semiconductor layer 101 is reduced by the action of the implanted impurity ions. This will be described below.
  • FIG. 7 is a diagram schematically showing a concentration profile along the line A4-A4 in FIG.
  • impurity ions implanted to form p + region 104 have a concentration profile represented by c3 in the depth direction.
  • the impurity ions implanted to form the P + buried layer 105 have a concentration profile represented by d3 in the depth direction. have.
  • a part of the impurity ions implanted to form the p + region 104 does not stay in the region where the p + region 104 should be formed.
  • the region reaches the region where the type semiconductor layer 101 is to be formed.
  • the impurity ions reach the region where the n-type semiconductor layer 101 is to be formed, the minority carriers (holes) resulting from the impurity force S and the majority carriers (electrons) present in the n-type semiconductor layer 101 are recombined. Then, the number of majority carriers existing in the n-type semiconductor layer 101 is reduced. Similarly, as is clear from the impurity ion concentration profile d3, some of the impurity ions implanted to form the p + buried layer 105 do not reach the region where the p + buried layer 105 is to be formed. The n-type semiconductor layer 101 remains in the region where it should be formed. This reduces the number of electrons present in the n-type semiconductor layer 101.
  • the concentration of electrons actually present in the n-type semiconductor layer 101 is represented by a one-dot chain line b3
  • the concentration of electrons actually present in the n-type semiconductor layer 101 is It is expressed by the difference between the concentration b3 of the originally existing electrons and the concentration profiles c3 and d3 of the impurity ions, that is, the area of the region e3.
  • the concentration of electrons actually present in the n-type semiconductor layer 101 is approximately represented by the length f 3 at the top of the region e3.
  • the ion implantation method has a drawback that it is difficult to control the concentration profile of impurity ions in the depth direction. Therefore, as shown by the dotted line in FIG. 7, the impurity ion concentration profile c3 tends to vary in the depth direction (similarly, the impurity ion concentration profile file d3 also tends to vary in the depth direction. Not shown).
  • the impurity ion concentration profile c3 varies in the depth direction, the number of impurity ions reaching the n-type semiconductor layer 101 changes, which affects the amount of decrease in the electron concentration f3 (e3).
  • the concentration profile c3 slides to the left dotted line in the figure, and the electron concentration f 3 (e3) is less than the design value. Will also increase.
  • the concentration profile file c3 slides to the right dotted line in the figure, and the electron concentration f 3 (e3) becomes less than the design value. .
  • the n-type semiconductor layer 101 serves as the channel of the junction field effect transistor 120. Therefore, the above change in the electron concentration f3 (e3) affects the threshold voltage of the transistor and the saturation current density of the channel. Therefore, the conventional junction field effect transistor has a problem that it is difficult to control the threshold voltage and the saturation current density of the channel.
  • This problem is not a problem that occurs only in junction field effect transistors using SiC, but a problem that occurs in all junction field effect transistors.
  • this problem is particularly important because the impurity concentration profile is deep and tends to be very high in the area (it tends to pull the tail).
  • an object of the present invention is to provide a junction field effect transistor that can easily control the threshold voltage and can easily control the saturation current density of the channel.
  • the junction field effect transistor of the present invention includes a first conductivity type semiconductor layer having a channel region, a buffer layer formed on the channel region, and a second layer formed on the buffer layer. And a conductivity type impurity region.
  • the first conductivity type carrier concentration in the buffer layer is lower than the first conductivity type carrier concentration in the first conductivity type semiconductor layer.
  • the junction field effect transistor of the present invention when forming the second conductivity type impurity region, a relatively high concentration of impurity ions is implanted into the buffer layer.
  • the number of carriers of the first conductivity type existing in the buffer layer is originally small, the number of carriers hardly decreases in the buffer layer.
  • a relatively low concentration of impurity ions is implanted into the first conductivity type semiconductor layer, carriers of the first conductivity type in the first conductivity type semiconductor layer are hardly reduced. That is, when the second conductivity type impurity region is formed, the first conductivity type carrier concentration present in the channel region is not easily affected.
  • the concentration profile of impurity ions of the second conductivity type varies in the depth direction when forming the impurity region of the second conductivity type
  • the carrier concentration of the first conductivity type existing in the channel region is affected. It is difficult to affect.
  • the threshold voltage can be easily controlled, and the saturation current of the channel can be easily controlled.
  • the first conductor in the buffer layer is used.
  • the electric carrier concentration is one tenth or less of the carrier concentration of the first conductivity type in the semiconductor layer of the first conductivity type.
  • the number of carriers present in the buffer layer is sufficiently smaller than the number of carriers present in the first conductivity type semiconductor layer, and therefore the number of carriers reduced by impurity implantation can be ignored. Less.
  • the first conductivity type semiconductor layer is made of SiC.
  • SiC has a wide band gap and a maximum insulation electric field that is about an order of magnitude larger than that of Si, SiC is suitable as a material for a junction field effect transistor.
  • SiC is suitable as a material for a junction field effect transistor.
  • ions are implanted into SiC, variations in the depth of impurity implantation are particularly likely to occur. Therefore, the structure of the present invention is particularly effective.
  • the junction field effect transistor of the present invention further includes a second conductivity type semiconductor layer formed under the channel region.
  • the depletion layer at the boundary between the first conductivity type semiconductor layer and the second conductivity type impurity region is extended to the second conductivity type semiconductor layer, so that no current flows in the channel region. can do.
  • the second conductivity type semiconductor layer is formed by implanting impurities, and is below the channel region and above the second conductivity type semiconductor layer. And further comprising another buffer layer.
  • the first conductivity type carrier concentration in the other buffer layers is lower than the first conductivity type carrier concentration in the first conductivity type semiconductor layer.
  • the second conductivity Even if the concentration profile of the impurity ions of the type varies in the depth direction, the carrier concentration of the first conductivity type existing in the first conductivity type semiconductor layer is hardly affected. As a result, it becomes easier to control the threshold voltage, and the saturation current of the channel can be controlled.
  • the first conductivity type carrier concentration in the other buffer layer is 10% of the first conductivity type carrier concentration in the first conductivity type semiconductor layer. Less than a minute.
  • the number of carriers present in the other buffer layer is sufficiently smaller than the number of carriers present in the first conductivity type semiconductor layer, so that the number of carriers reduced by impurity implantation is reduced. Is so small that it can be ignored.
  • the junction field effect transistor of the present invention further includes a semiconductor substrate made of n-type SiC.
  • the first conductivity type semiconductor layer is formed on one main surface of the semiconductor substrate.
  • a semiconductor substrate made of n-type SiC has a lower defect density such as micropipes (threading dislocations) than a semiconductor substrate made of p-type SiC. Therefore, the yield can be improved and the leakage current can be reduced.
  • One of the drain electrodes and the other electrode of the source Z drain electrode formed on the other main surface of the semiconductor substrate are further provided.
  • the carriers move substantially perpendicular to the semiconductor substrate, so that a so-called vertical junction field effect transistor is obtained.
  • junction field effect transistor of the present invention preferably, a gate electrode formed on the surface of the second conductivity type impurity region and a source electrode formed on the surface of the first conductivity type semiconductor layer. And / or a drain electrode.
  • the carriers move substantially in parallel to the semiconductor substrate, so that a so-called lateral junction field effect transistor is obtained.
  • the invention's effect [0032] According to the junction field effect transistor of the present invention, the threshold voltage can be easily controlled, and the saturation current density of the channel can be easily controlled.
  • FIG. 1 is a cross-sectional view showing a configuration of a junction field effect transistor according to a first embodiment of the present invention.
  • FIG. 2 is a diagram schematically showing a concentration profile along the line A1-A1 in FIG.
  • FIG. 3 is a cross-sectional view showing a configuration of a junction field effect transistor according to a second embodiment of the present invention.
  • FIG. 4 is a diagram schematically showing a concentration profile along the line A2-A2 in FIG.
  • FIG. 5 is a cross-sectional view showing a configuration of a junction field effect transistor in a third embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing a configuration of a conventional junction field effect transistor.
  • FIG. 7 is a diagram schematically showing a concentration profile along line A4-A4 in FIG.
  • FIG. 1 is a cross-sectional view showing a configuration of a junction field effect transistor according to Embodiment 1 of the present invention.
  • the junction field effect transistor 20 of the present embodiment includes a semiconductor substrate 6, an n-type epitaxial layer 7, and an n-type semiconductor layer 1 as a first conductivity type semiconductor layer.
  • Buffer layer 3 p + buried layers 5a, 5b as second conductivity type semiconductor layers, P + regions 4a, 4b as second conductivity type impurity regions, n + regions 8a, 8b, p + regions 9a, 9b, Gate electrodes 11a and l ib, source electrodes 13a and 13b, and a drain electrode 15 are provided.
  • An n-type epitaxial layer 7 is formed on one main surface 6a of a semiconductor substrate 6 made of n-type SiC, and p + buried layers 5a and 5b are formed on the surface of the n-type epitaxial layer 7. It has been.
  • a semiconductor layer 1 is formed on the n-type epitaxial layer 7 and the p + buried layers 5a and 5b.
  • P + regions 4a and 4b, n + regions 8a and 8b, and p + regions 9a and 9b are formed on the surface of the semiconductor layer 1, P + regions 4a and 4b, n + regions 8a and 8b, and p + regions 9a and 9b are formed.
  • the n + region 8a and the p + region 9a are formed adjacent to each other, and the n + region 8b and the p + region 9b are formed adjacent to each other.
  • Each of the p + regions 4a and 4b is formed by implanting impurity ions.
  • the semiconductor layer 1 is made of SiC.
  • the region immediately below the vertical in each of the p + regions 4a and 4b is the channel region of the junction field effect transistor 120.
  • the channel region is formed on the p + buried layers 5a and 5b.
  • a buffer layer 3 is formed inside the semiconductor layer 1.
  • the buffer layer 3 is formed above the channel region and below the P + regions 4a and 4b.
  • the concentration of electrons in the buffer layer 3 is lower than the concentration of electrons in the semiconductor layer 1.
  • the concentration of electrons in the buffer layer 3 is 1/10 or less of the concentration of electrons in the semiconductor layer 1.
  • the buffer layer 3 may be an n region, an undoped layer, or a p region.
  • Gate electrodes 11a and ib are formed on the surfaces of the p + regions 4a and 4b, respectively.
  • a source electrode 13a is formed on the surfaces of n + region 8a and p + region 9a, and a source electrode 13b is formed on the surface of n region 8b and p + region 9b (the surface of semiconductor layer 1).
  • the A drain electrode 15 is formed on the other main surface 6b of the semiconductor substrate 6 (lower side in the figure).
  • each of the depletion layers 17a and 17b spreads in the channel region by applying a negative voltage to the gate electrodes 11a and ib, and the drain electrode The current between 15 and each of the source electrodes 13a and 13b is cut off. Further, when the junction field effect transistor 20 is a normally-off transistor, by applying a positive voltage to the gate electrodes 11a and ib, each of the depletion layers 17a and 17b is eliminated from the channel region. Through drain electrode 15 and source electrode Current flows between 13a and 13b.
  • the concentration of electrons existing in the channel region is not easily affected when the p + regions 4a and 4b are formed. This will be explained below.
  • FIG. 2 is a diagram schematically showing a concentration profile along the line A1-A1 in FIG.
  • impurity ions implanted to form p + region 4a have a concentration profile represented by cl in the depth direction.
  • the concentration profile of carriers (electrons) originally present in the buffer layer 3 and the semiconductor layer 1 is represented by a one-dot chain line bl.
  • the concentration of electrons actually present in the semiconductor layer 1 is the concentration b 1 of electrons originally present in the semiconductor layer 1 (present in the semiconductor layer 1 before forming the impurity region therein) and the concentration profile of impurity ions. It is represented by the difference from cl, that is, the area of the region el.
  • the concentration of electrons actually present in the semiconductor layer 1 is approximately represented by the length fl at the top of the region el.
  • the concentration of impurity ions present in the semiconductor layer 1 is actually much lower in the semiconductor layer 1 than the electron concentration bl originally present in the semiconductor layer 1.
  • the concentration of existing electrons fl (el) is almost the same as the concentration of electrons bl originally present in the semiconductor layer 1. For this reason, when the p + region 4a is formed, the concentration of electrons existing in the channel region is hardly affected. Since the number of electrons existing in the buffer layer 3 is smaller than the number of electrons existing in the semiconductor layer 1, the increase or decrease in the number of electrons existing in the buffer layer 3 is also slight.
  • the threshold voltage can be easily controlled, and the saturation current of the channel can be easily controlled.
  • the concentration of electrons in the buffer layer 3 is 1/10 or less of the concentration of electrons in the semiconductor layer 1.
  • the number of electrons present in the buffer layer 3 is sufficiently smaller than the number of electrons present in the semiconductor layer 1, so that the number of electrons reduced by impurity implantation can be ignored. Very few.
  • the semiconductor layer 1 is made of SiC.
  • SiC has a wide band gap and the maximum insulation electric field is about an order of magnitude larger than that of Si, so it is suitable as a material for a junction field effect transistor.
  • the structure of the present invention is particularly effective.
  • the junction field effect transistor 20 of the present embodiment further includes P + buried layers 5a and 5b formed under the channel region.
  • the depletion layers 17a and 17b at the boundary between the semiconductor layer 1 and the p + regions 4a and 4b can be extended to the p + buried layers 5a and 5b, so that no current flows in the channel region. .
  • the junction field effect transistor 20 of the present embodiment further includes a semiconductor substrate 6 made of n-type SiC.
  • the semiconductor layer 1 is formed on one main surface 6 a of the semiconductor substrate 6.
  • a semiconductor substrate made of n-type SiC has a lower defect density such as micropipes (threading dislocations) than a semiconductor substrate made of p-type SiC. Therefore, the yield can be improved and the leakage current can be reduced.
  • the junction field effect transistor 20 of the present embodiment includes a gate electrode 11a, l ib formed on the surface of each of the p + regions 4a, 4b, and a source electrode 13 formed on the surface of the semiconductor layer 1. a, 13b and a drain electrode 15 formed on the other main surface 6b of the semiconductor substrate 6 are further provided.
  • the carriers move substantially vertically to the semiconductor substrate 6 to form a so-called vertical junction field effect transistor.
  • FIG. 3 is a cross-sectional view showing the configuration of the junction field effect transistor according to the second embodiment of the present invention.
  • the junction field effect transistor 20a of the present embodiment further includes a buffer layer 18 as another buffer layer.
  • the buffer layer 18 is the chain of the semiconductor layer 1.
  • the p + buried layers 5a and 5b are formed below the channel region.
  • the concentration of electrons in the buffer layer 18 is lower than the concentration of electrons in the semiconductor layer 1.
  • the concentration of electrons in the buffer layer 18 is 1/10 or less of the concentration of electrons in the semiconductor layer 1.
  • Each of the p + buried layers 5a and 5b is formed by implanting impurity ions.
  • junction field effect transistor 20a is substantially the same as the configuration of junction field effect transistor 20 shown in the first embodiment, and therefore the same members are denoted by the same reference numerals. The description is omitted.
  • the concentration of electrons existing in the channel region is hardly affected when the p + buried layers 5a and 5b are formed. This will be explained below.
  • FIG. 4 is a diagram schematically showing a concentration profile along the line A2-A2 in FIG.
  • impurity ions implanted to form p + buried layer 5a have a concentration profile represented by d2 in the depth direction.
  • the concentration profile of electrons originally present in the buffer layer 18 and the semiconductor layer 1 is represented by a one-dot chain line b2.
  • the concentration of electrons actually present in the semiconductor layer 1 is represented by the difference between the concentration b2 of electrons originally present in the semiconductor layer 1 and the concentration profile d2 of impurity ions, that is, the area of the region e2.
  • the concentration of electrons actually present in the semiconductor layer 1 is approximately represented by the length f2 at the top of the region e2.
  • the impurity ion concentration present in the semiconductor layer 1 is actually present in the semiconductor layer 1 which is very low compared to the electron concentration b2 originally present in the semiconductor layer 1.
  • the concentration of electrons f 2 (e2) is almost the same as the concentration b2 of electrons originally present in the semiconductor layer 1. For this reason, when the p + buried layer 5a is formed, the concentration of electrons existing in the channel region is hardly affected.
  • the number of electrons present in the buffer layer 18 is the semiconductor layer. Therefore, the increase or decrease in the number of electrons present in the buffer layer 18 is also slight.
  • the concentration of electrons in the buffer layer 18 is 1/10 or less of the concentration of electrons in the semiconductor layer 1.
  • the number of electrons existing in the buffer layer 18 is sufficiently smaller than the number of electrons existing in the semiconductor layer 1, so that the number of electrons reduced by the implantation of impurities is negligibly small. It ’s gone.
  • FIG. 5 is a cross-sectional view showing the configuration of the junction field effect transistor according to Embodiment 3 of the present invention.
  • the junction field effect transistor 21 of the present embodiment has a RESURF (reduced surface) structure, and differs from the junction field effect transistor 20 of the first embodiment in the following points.
  • RESURF reduced surface
  • the p-type epitaxial layer 10 is formed on the semiconductor substrate 6, and the semiconductor layer 1 is formed on the p-type epitaxial layer 10.
  • a p-type region 19 is formed on the surface of the semiconductor layer 1, and a buffer layer 3 is formed inside the semiconductor layer 1.
  • p + regions 4a and 9a and n + regions 8a and 8b are formed on the surface of the p-type region 19.
  • the p + region 9a reaches the p-type epitaxy layer 10!
  • a gate electrode 11 is formed on the surface of the p + region 4a, a source electrode 13 is formed on the surfaces of the P + region 9a and the n + region 8a (semiconductor layer 1), and on the surface of the n + region 8b.
  • a drain electrode 15 is formed on the substrate.
  • the concentration profile along the line A3-A3 in Fig. 5 is similar to the concentration profile shown in Fig. 2.
  • the region immediately below the p + region 4a is the channel region of the junction field effect transistor 21.
  • junction field effect transistor 21 When the junction field effect transistor 21 is a normally-on transistor, a depletion layer 17 is spread in the channel region by applying a negative voltage to the gate electrode 11, and the drain electrode 15, the source electrode 13, The current between is interrupted. In addition, when the junction field effect transistor 21 is a normally-off transistor, applying a positive voltage to the gate electrode 11 eliminates the channel region force from each of the depletion layers 17 and allows the drain through the channel region. A current flows between the electrode 15 and the source electrode 13.
  • junction field effect transistor 21 of the present embodiment substantially the same effect as that of the junction field effect transistor 20 shown in the first embodiment can be obtained.
  • the gate electrode 11 formed on the surface of the p + region 4a, the source electrode 13 and the drain formed on the surface of the semiconductor layer 1 are used.
  • An electrode 15 is further provided.
  • the depletion layer between the gate Z and the drain can be widened.
  • the breakdown voltage between the gate Z and the drain can be improved.
  • the p-type region 19 in the present embodiment is not an essential constituent requirement.
  • the p-type region 19 is not formed, and the p + regions 4a and 9a and the n + regions 8a and 8b are formed on the surface of the semiconductor layer 1.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

　接合型電界効果トランジスタ（２０）は、チャネル領域を有するｎ型の半導体層（１）と、チャネル領域の上に形成された緩衝層（３）と、緩衝層（３）の上に形成されたｐ+領域（４ａ，４ｂ）とを備えている。緩衝層（３）における電子の濃度は、半導体層（１）における電子の濃度よりも低い。緩衝層（３）における電子の濃度は、半導体層（１）における電子の濃度の１０分の１以下であることが好ましい。これにより、閾値電圧を容易に制御することができ、チャネルの飽和電流密度を容易に制御することができる。

Description

明 細 書
接合型電界効果トランジスタ
技術分野
[0001] 本発明は、接合型電界効果トランジスタに関し、より特定的には、閾値電圧を容易 に制御することができ、チャネル領域を流れる飽和電流を容易に制御することができ る接合型電界効果トランジスタに関する。
背景技術
[0002] 炭化ケィ素（以下 SiCと記す）は、バンドギャップが広ぐまた最大絶縁電界がケィ素
(以下 Siと記す)と比較して約一桁大きいことから、次世代の電力用半導体素子への 応用が期待されている材料である。これまでに、 4H— SiCまたは 6H— SiCと呼ばれ る単結晶ウェハを用いて様々な電子デバイスへ応用されつつあり、特に高温、大電 力用素子に適すると考えられて 、る。上記の結晶は閃亜鉛鉱型とウルッ鉱型とを積 層した形のアルファ相 SiCである。他に 3C— SiCと称されるベータ相 SiCの結晶でも 半導体装置が試作されている。最近では電力用素子としてショットキーダイオード、 MOSFET、metal oxide semiconductor field— effect transistor)、サイリスタなど、 あるいは最も汎用的な半導体装置である CMOS (complementary mental-oxide se miconductor) IC (integrated circuit)が試作され、その特性から従来の Si半導体 装置と比較して非常に特性が良好なことが確認されている。
[0003] 図 6は、従来の接合型電界効果トランジスタの構成を示す断面図である。図 6に示 すように、従来の接合型電界効果トランジスタ 120は、 p型半導体層 107と、 n型半導 体層 101と、 p+埋め込み層 105と、 p+領域 104と、 n+領域 108a, 108bと、ゲート電極 111と、ソース電極 113と、ドレイン電極 115とを備えて!、る。
[0004] p型半導体層 107上にはェピタキシャル成長により n型半導体層 101が形成されて おり、 p型半導体層 107と n型半導体層 101との境界付近の深 ヽ位置に p+埋め込み 層 105が形成されている。 n型半導体層 101の表面には、 p+領域 104と、 n+領域 108 a, 108bとが形成されている。 n型半導体層 101の表面上には、ゲート電極 111と、ソ ース電極 113と、ドレイン電極 115とが形成されている。ゲート電極 111と p+領域 104 とが電気的に接続されており、ソース電極 113と n+領域 108aとが電気的に接続され ており、ドレイン電極 115と n+領域 108bとが電気的に接続されている。
[0005] 接合型電界効果トランジスタ 120においては、 p+領域 104の真下の n型半導体層 1 01がチャネルとなっている。すなわち、ノーマリーオンのトランジスタの場合には、ゲ ート電極 111へ負電圧を印加することによって、 n型半導体層 101と p+領域 104との 境界から n型半導体層 101と p+埋め込み層 105との境界へ向力つて、 n型半導体層 1 01内を空乏層 117が広がり、ドレイン電極 115とソース電極 113との間の電流が遮断 される。ノーマリーオフのトランジスタの場合には、ゲート電極 111へ正電圧を印加す ることによって、 n型半導体層 101と p+埋め込み層 105との境界力も n型半導体層 10 1と P+領域 104との境界へ向カゝつて n型半導体層 101内を空乏層 117が縮み、ドレイ ン電極 115とソース電極 113との間に電流が流れる。なお、たとえば特許第 321680 4号公報 (特開平 11— 195655号公報 (特許文献 1) )には、上記構成と類似した接 合型電界効果トランジスタが開示されている。
特許文献 1：特許第 3216804号公報 (特開平 11— 195655号公報）
発明の開示
発明が解決しょうとする課題
[0006] 図 6を参照して、 SiCは不純物の拡散速度が非常に遅いため、 n型半導体層 101が SiCよりなる場合には、 p+領域 104および p+埋め込み層 105を熱拡散法によって形 成しようとすると、 n型半導体層 101の内部へ不純物を拡散させるのに非常に時間が 力かってしまう。このため、 p+領域 104および p+埋め込み層 105は、通常、不純物ィ オンを n型半導体層 101へ注入すること (イオン注入法）によって形成される。イオン 注入法を用いた場合、注入された不純物は深さ方向に所定の濃度プロファイルを持 つている。このため、注入された不純物イオンの作用によって n型半導体層 101の電 子の数は減少する。これについて以下に説明する。
[0007] 図 7は、図 6の A4—A4線に沿った濃度プロファイルを模式的に示す図である。図 7 を参照して、 p+領域 104を形成するために注入された不純物イオンは、 c3で表わさ れる濃度プロファイルを深さ方向に持っている。同様に、 P+埋め込み層 105を形成す るために注入された不純物イオンは、 d3で表わされる濃度プロファイルを深さ方向に 持っている。ここで、不純物イオンの濃度プロファイル c3からも明らかなように、 p+領 域 104を形成するために注入された不純物イオンの一部は、 p+領域 104を形成すベ き領域に留まらずに、 n型半導体層 101を形成すべき領域にまで到達する。不純物 イオンが n型半導体層 101を形成すべき領域にまで到達すると、その不純物力 Sもたら した少数キャリア (正孔）と、 n型半導体層 101に存在する多数キャリア (電子）とが再 結合し、 n型半導体層 101に存在する多数キャリアの数を減少させる。同様に、不純 物イオンの濃度プロファイル d3からも明らかなように、 p+埋め込み層 105を形成する ために注入された不純物イオンの一部は、 p+埋め込み層 105を形成すべき領域に到 達せずに、 n型半導体層 101を形成すべき領域に留まる。これによつて、 n型半導体 層 101に存在する電子の数を減少させる。
[0008] 図 7において、 n型半導体層 101に元々存在する電子の濃度を一点鎖線 b3で表わ すと、 n型半導体層 101に実際に存在する電子の濃度は、 n型半導体層 101に元々 存在する電子の濃度 b3と、不純物イオンの濃度プロファイル c3および d3との差、す なわち領域 e3の面積で表わされる。ここで、図 7の縦軸は対数目盛になっているので 、 n型半導体層 101に実際に存在する電子の濃度は、領域 e3における最上部の長さ f 3で近似的に表わされる。
[0009] ところで、イオン注入法は、不純物イオンの深さ方向の濃度プロファイルを制御する ことが難しいという欠点を有している。このため、図 7の点線で示すように、不純物ィォ ンの濃度プロファイル c3は深さ方向にばらつき易い（同様に、不純物イオンの濃度プ 口ファイル d3も深さ方向にばらつき易いが、ここでは図示していない）。不純物イオン の濃度プロファイル c3が深さ方向にばらつくと、 n型半導体層 101にまで到達する不 純物イオンの数が変化し、電子の濃度 f3 (e3)の減少量に影響を及ぼす。
[0010] 具体的には、不純物イオンが設計値よりも浅い領域に注入された場合には、濃度 プロファイル c3は図中左側の点線にスライドし、電子の濃度 f 3 (e3)が設計値よりも多 くなる。一方、不純物イオンが設計値よりも深い領域に注入された場合には、濃度プ 口ファイル c3は図中右側の点線にスライドし、電子の濃度 f 3 (e3)が設計値よりも少な くなる。
[0011] 上述のように、 n型半導体層 101は接合型電界効果トランジスタ 120のチャネルとな る部分であるため、電子の濃度 f3 (e3)の上記変化は、トランジスタの閾値電圧およ びチャネルの飽和電流密度に影響を与える。したがって、従来の接合型電界効果ト ランジスタには、閾値電圧およびチャネルの飽和電流密度の制御が難しいという問 題があった。
[0012] この問題は、 SiCを用いた接合型電界効果トランジスタのみに起こる問題ではなぐ 接合型電界効果トランジスタ全般に起こる問題である。しかし、 SiCの場合には、不純 物の濃度プロファイルが深 、部分にぉ 、て高くなりやす 、 (テールを引きやす 、）の で、この問題は特に重要になる。
[0013] したがって、本発明の目的は、閾値電圧を容易に制御することができ、チャネルの 飽和電流密度を容易に制御することができる接合型電界効果トランジスタを提供する ことである。
課題を解決するための手段
[0014] 本発明の接合型電界効果トランジスタは、チャネル領域を有する第 1導電型の半導 体層と、チャネル領域の上に形成された緩衝層と、緩衝層の上に形成された第 2導 電型の不純物領域とを備えている。緩衝層における第 1導電型のキャリア濃度は、第 1導電型の半導体層における第 1導電型のキャリア濃度よりも低い。
[0015] 本発明の接合型電界効果トランジスタによれば、第 2導電型の不純物領域を形成 する際に、緩衝層には相対的に高濃度の不純物イオンが注入される。しかし、緩衝 層に存在する第 1導電型のキャリアの数は元々少な 、ので、緩衝層にお 、てキャリア はほとんど減らない。また、第 1導電型の半導体層には相対的に低濃度の不純物ィ オンが注入されるので、第 1導電型の半導体層における第 1導電型のキャリアはほと んど減らない。つまり、第 2導電型の不純物領域を形成する際に、チャネル領域に存 在する第 1導電型のキャリア濃度は影響を受けにくい。したがって、第 2導電型の不 純物領域を形成する際に第 2導電型の不純物イオンの濃度プロファイルが深さ方向 にばらついても、チャネル領域に存在する第 1導電型のキャリア濃度には影響を及ぼ しにくい。その結果、閾値電圧を容易に制御することができ、チャネルの飽和電流を 容易に制御することができる。
[0016] 本発明の接合型電界効果トランジスタにおいて好ましくは、緩衝層における第 1導 電型のキャリア濃度は、第 1導電型の半導体層における第 1導電型のキャリア濃度の 10分の 1以下である。
[0017] これにより、緩衝層に存在するキャリアの数が第 1導電型の半導体層に存在するキ ャリアの数に比べて十分に少なくなるので、不純物の注入によって減少するキャリア の数が無視できる程に少なくなる。
[0018] 本発明の接合型電界効果トランジスタにおいて好ましくは、第 1導電型の半導体層 は SiCよりなつている。
[0019] SiCはバンドギャップが広ぐ最大絶縁電界が Siと比較して約一桁大きいので、接 合型電界効果トランジスタの材料として適している。また、 SiC中にイオン注入する際 には、不純物注入量の深さ方向へのばらつきが特に生じやすい。したがって、本発 明の構造が特に有効となる。
[0020] 本発明の接合型電界効果トランジスタにおいて好ましくは、チャネル領域の下に形 成された第 2導電型の半導体層をさらに備えている。
[0021] これにより、第 1導電型の半導体層と第 2導電型の不純物領域との境界の空乏層を 第 2導電型の半導体層まで伸ばすことによって、チャネル領域に電流を流さな 、よう にすることができる。
[0022] 本発明の接合型電界効果トランジスタにおいて好ましくは、第 2導電型の半導体層 は不純物を注入することで形成されており、チャネル領域の下であって第 2導電型の 半導体層の上に形成された他の緩衝層をさらに備えて 、る。他の緩衝層における第 1導電型のキャリア濃度は、第 1導電型の半導体層における第 1導電型のキャリア濃 度よりも低い。
[0023] これにより、第 2導電型の半導体層を形成する際に、他の緩衝層には相対的に高 濃度の不純物イオンが注入される。しかし、他の緩衝層に存在する第 1導電型のキヤ リアの数は元々少ないので、他の緩衝層においてキャリアはほとんど減らない。また、 第 1導電型の半導体層には相対的に低濃度の不純物イオンが注入されるので、第 1 導電型の半導体層における第 1導電型のキャリアはほとんど減らない。つまり、第 2導 電型の半導体層を形成する際に、チャネル領域に存在する第 1導電型のキャリア濃 度は影響を受けにくい。したがって、第 2導電型の半導体層を形成する際に第 2導電 型の不純物イオンの濃度プロファイルが深さ方向にばらついても、第 1導電型の半導 体層内に存在する第 1導電型のキャリア濃度には影響を及ぼしにくい。その結果、閾 値電圧を制御することが容易になり、チャネルの飽和電流を制御することができる。
[0024] 本発明の接合型電界効果トランジスタにおいて好ましくは、上記他の緩衝層におけ る第 1導電型のキャリア濃度は、第 1導電型の半導体層における第 1導電型のキヤリ ァ濃度の 10分の 1以下である。
[0025] これにより、他の緩衝層に存在するキャリアの数が第 1導電型の半導体層に存在す るキャリアの数に比べて十分に少なくなるので、不純物の注入によって減少するキヤ リアの数が無視できる程に少なくなる。
[0026] 本発明の接合型電界効果トランジスタにおいて好ましくは、 n型 SiCよりなる半導体 基板をさらに備えている。第 1導電型の半導体層はこの半導体基板の一方の主表面 上に形成されている。
[0027] n型 SiCよりなる半導体基板は、 p型 SiCよりなる半導体基板に比べて、マイクロパイ プ (貫通転位)などの欠陥密度が低い。したがって、歩留りを向上することができ、漏 れ電流を小さくすることができる。
[0028] 本発明の接合型電界効果トランジスタにおいて好ましくは、第 2導電型の不純物領 域の表面上に形成されたゲート電極と、第 1導電型の半導体層の表面上に形成され たソース Zドレイン電極のうち 、ずれか一方の電極と、半導体基板の他方の主表面 上に形成されたソース Zドレイン電極のうちいずれか他方の電極とをさらに備えてい る。
[0029] これにより、キャリアは実質的に半導体基板に垂直に移動し、いわゆる縦型の接合 型電界効果トランジスタとなる。
[0030] 本発明の接合型電界効果トランジスタにおいて好ましくは、第 2導電型の不純物領 域の表面上に形成されたゲート電極と、第 1導電型の半導体層の表面上に形成され たソース電極およびドレイン電極をさらに備えて!/、る。
[0031] これにより、キャリアは実質的に半導体基板に平行に移動し、いわゆる横型の接合 型電界効果トランジスタとなる。
発明の効果 [0032] 本発明の接合型電界効果トランジスタによれば、閾値電圧を容易に制御することが でき、チャネルの飽和電流密度を容易に制御することができる。
図面の簡単な説明
[0033] [図 1]本発明の実施の形態 1における接合型電界効果トランジスタの構成を示す断面 図である。
[図 2]図 1の A1—A1線に沿った濃度プロファイルを模式的に示す図である。
[図 3]本発明の実施の形態 2における接合型電界効果トランジスタの構成を示す断面 図である。
[図 4]図 3の A2—A2線に沿った濃度プロファイルを模式的に示す図である。
[図 5]本発明の実施の形態 3における接合型電界効果トランジスタの構成を示す断面 図である。
[図 6]従来の接合型電界効果トランジスタの構成を示す断面図である。
[図 7]図 6の A4—A4線に沿った濃度プロファイルを模式的に示す図である。
符号の説明
[0034] 1 半導体層、 3, 18 緩衝層、 4a, 4b, 9a, 9b, 104 p+領域、 5a, 5b, 105 p+埋 め込み層、 6 半導体基板、 6a, 6b 基板主表面、 7 n型ェピタキシャル層、 8a, 8b , 108a, 108b n+領域、 10 p型ェピタキシャル層、 11, 11a, l ib, 111 ゲート電 極、 13, 13a, 13b, 113 ソース電極、 15, 115 ドレイン電極、 17, 17a, 17b, 11 7 空乏層、 19 p型領域、 20, 20a, 21, 120 接合型電界効果トランジスタ、 101 n型半導体層、 107 p型半導体層。
発明を実施するための最良の形態
[0035] 以下、本発明の実施の形態について図に基づいて説明する。
(実施の形態 1)
図 1は、本発明の実施の形態 1における接合型電界効果トランジスタの構成を示す 断面図である。図 1に示すように、本実施の形態の接合型電界効果トランジスタ 20は 、半導体基板 6と、 n型ェピタキシャル層 7と、第 1導電型の半導体層としての n型の半 導体層 1と、緩衝層 3と、第 2導電型の半導体層としての p+埋め込み層 5a, 5bと、第 2 導電型の不純物領域としての P+領域 4a, 4bと、 n+領域 8a, 8bと、 p+領域 9a, 9bと、 ゲート電極 11a, l ibと、ソース電極 13a, 13bと、ドレイン電極 15とを備えている。
[0036] n型 SiCよりなる半導体基板 6の一方の主表面 6a上には n型ェピタキシャル層 7が 形成されており、 n型ェピタキシャル層 7の表面には p+埋め込み層 5a, 5bが形成され ている。 n型ェピタキシャル層 7および p+埋め込み層 5a, 5bの上には、半導体層 1が 形成されている。半導体層 1の表面には、 P+領域 4a, 4bと、 n+領域 8a, 8bと、 p+領域 9a, 9bとが形成されている。 n+領域 8aと p+領域 9aとは互いに隣接して形成されてお り、 n+領域 8bと p+領域 9bとは互いに隣接して形成されている。 p+領域 4a, 4bの各々 は不純物イオンを注入することによって形成されている。 P+領域 9a, 9bの各々は、図 中下方へ延びており、 p+埋め込み層 5a, 5bの各々にまで達している。
[0037] 半導体層 1は SiCよりなつている。半導体層 1において、 p+領域 4a, 4bの各々にお ける垂直真下付近の領域は、接合型電界効果トランジスタ 120のチャネル領域であ る。チャネル領域は、 p+埋め込み層 5a, 5bの上に形成されている。
[0038] 半導体層 1の内部には緩衝層 3が形成されて ヽる。緩衝層 3は、チャネル領域の上 であって P+領域 4a, 4bの下に形成されている。緩衝層 3における電子の濃度は、半 導体層 1における電子の濃度よりも低ぐ緩衝層 3における電子の濃度は、半導体層 1における電子の濃度の 10分の 1以下である。なお、緩衝層 3は nの領域であっても よいし、アンドープ層であってもよいし、 p一の領域であってもよい。
[0039] p+領域 4a, 4bの各々の表面上にはゲート電極 11a, l ibが形成されている。また、 n+領域 8aおよび p+領域 9aの表面上にはソース電極 13aが形成されており、 n領域 8 bおよび p+領域 9bの表面（半導体層 1の表面）上にはソース電極 13bが形成されてい る。また、半導体基板 6の他方の主表面 6b上（図中下側）にはドレイン電極 15が形成 されている。
[0040] 接合型電界効果トランジスタ 20がノーマリーオンのトランジスタの場合には、ゲート 電極 11a, l ibへ負電圧を印加することによって、チャネル領域に空乏層 17a, 17b の各々が広がり、ドレイン電極 15とソース電極 13a, 13bの各々との間の電流が遮断 される。また、接合型電界効果トランジスタ 20がノーマリーオフのトランジスタの場合 には、ゲート電極 11a, l ibへ正電圧を印加することによって、チャネル領域から空 乏層 17a, 17bの各々がなくなり、チャネル領域を通ってドレイン電極 15とソース電極 13a, 13bとの間に電流が流れる。
[0041] 本実施の形態の接合型電界効果トランジスタ 20によれば、 p+領域 4a, 4bを形成す る際に、チャネル領域に存在する電子の濃度は影響を受けにくい。これについて以 下に説明する。
[0042] 図 2は、図 1の A1—A1線に沿った濃度プロファイルを模式的に示す図である。図 2 を参照して、 p+領域 4aを形成するために注入された不純物イオンは、 clで表わされ る濃度プロファイルを深さ方向に持っている。また、緩衝層 3および半導体層 1に元 々存在するキャリア（電子）の濃度プロファイルを一点鎖線 blで表わす。半導体層 1 に実際に存在する電子の濃度は、半導体層 1に元々存在する（内部に不純物領域を 形成する前の半導体層 1に存在する）電子の濃度 b 1と、不純物イオンの濃度プロフ アイル clとの差、すなわち領域 elの面積で表わされる。ここで、図 2の縦軸は対数目 盛になっているので、半導体層 1に実際に存在する電子の濃度は、領域 elにおける 最上部の長さ flで近似的に表わされる。
[0043] 不純物イオンの濃度プロファイル c 1によれば、半導体層 1に存在する不純物イオン の濃度は、半導体層 1に元々存在する電子の濃度 blに比べて非常に低ぐ半導体 層 1に実際に存在する電子の濃度 fl (el)は、半導体層 1に元々存在する電子の濃 度 blとほぼ同等である。このため、 p+領域 4aを形成する際に、チャネル領域に存在 する電子の濃度は影響を受けにくい。なお、緩衝層 3に存在する電子の数は半導体 層 1に存在する電子の数に比べて少な!、ので、緩衝層 3に存在する電子の数の増減 もわずかなものである。
[0044] したがって、 p+領域 4a, 4bを形成する際に、 p型の不純物イオンの濃度プロフアイ ル clが、図中点線で示すように深さ方向にばらついても、チャネル領域に存在する 電子の濃度には影響を及ぼしにくい。その結果、閾値電圧を容易に制御することが でき、チャネルの飽和電流を容易に制御することができる。
[0045] 本実施の形態の接合型電界効果トランジスタ 20において、緩衝層 3における電子 の濃度は、半導体層 1における電子の濃度の 10分の 1以下である。
[0046] これにより、緩衝層 3に存在する電子の数が半導体層 1に存在する電子の数に比べ て十分に少なくなるので、不純物の注入によって減少する電子の数が無視できる程 に少、なくなる。
[0047] 本実施の形態の接合型電界効果トランジスタ 20において、半導体層 1は SiCよりな つている。
[0048] SiCはバンドギャップが広ぐ最大絶縁電界が Siと比較して約一桁大きいので、接 合型電界効果トランジスタの材料として適している。また、 SiC中にイオン注入する際 には、不純物注入量の深さ方向へのばらつきが特に生じやすい。したがって、本発 明の構造が特に有効となる。
[0049] 本実施の形態の接合型電界効果トランジスタ 20は、チャネル領域の下に形成され た P+埋め込み層 5a, 5bをさらに備えている。
[0050] これにより、半導体層 1と p+領域 4a, 4bとの境界の空乏層 17a, 17bを p+埋め込み 層 5a, 5bまで伸ばすことによって、チャネル領域に電流を流さないようにすることがで きる。
[0051] 本実施の形態の接合型電界効果トランジスタ 20においては、 n型 SiCよりなる半導 体基板 6をさらに備えている。半導体層 1は半導体基板 6の一方の主表面 6a上に形 成されている。
[0052] n型 SiCよりなる半導体基板は、 p型 SiCよりなる半導体基板に比べて、マイクロパイ プ (貫通転位)などの欠陥密度が低い。したがって、歩留りを向上することができ、漏 れ電流を小さくすることができる。
[0053] 本実施の形態の接合型電界効果トランジスタ 20は、 p+領域 4a, 4b各々の表面上に 形成されたゲート電極 11a, l ibと、半導体層 1の表面上に形成されたソース電極 13 a, 13bと、半導体基板 6の他方の主表面 6b上に形成されたドレイン電極 15とをさら に備えている。
[0054] これにより、キャリアは実質的に半導体基板 6に垂直に移動し、いわゆる縦型の接 合型電界効果トランジスタとなる。
[0055] (実施の形態 2)
図 3は、本発明の実施の形態 2における接合型電界効果トランジスタの構成を示す 断面図である。図 3に示すように本実施の形態の接合型電界効果トランジスタ 20aは 、他の緩衝層としての緩衝層 18をさらに備えている。緩衝層 18は、半導体層 1のチヤ ネル領域の下であって p+埋め込み層 5a, 5bの上に形成されている。緩衝層 18にお ける電子の濃度は、半導体層 1における電子の濃度よりも低くなつている。緩衝層 18 における電子の濃度は、半導体層 1における電子の濃度の 10分の 1以下である。ま た、 p+埋め込み層 5a, 5bの各々は不純物イオンを注入することで形成されている。
[0056] なお、これ以外の接合型電界効果トランジスタ 20aの構成は、実施の形態 1に示す 接合型電界効果トランジスタ 20の構成とほぼ同様であるので、同一の部材には同一 の符号を付し、その説明を省略する。
[0057] 本実施の形態の接合型電界効果トランジスタ 20aによれば、 p+埋め込み層 5a, 5b を形成する際に、チャネル領域に存在する電子の濃度は影響を受けにくい。これに ついて以下に説明する。
[0058] 図 4は、図 3の A2—A2線に沿った濃度プロファイルを模式的に示す図である。図 4 を参照して、 p+埋め込み層 5aを形成するために注入された不純物イオンは、 d2で表 わされる濃度プロファイルを深さ方向に持っている。また、緩衝層 18および半導体層 1に元々存在する電子の濃度プロファイルを一点鎖線 b2で表わす。半導体層 1に実 際に存在する電子の濃度は、半導体層 1に元々存在する電子の濃度 b2と、不純物 イオンの濃度プロファイル d2との差、すなわち領域 e2の面積で表わされる。ここで、 図 4の縦軸は対数目盛になって ヽるので、半導体層 1に実際に存在する電子の濃度 は、領域 e2における最上部の長さ f2で近似的に表わされる。
[0059] 不純物イオンの濃度プロファイル d2によれば、半導体層 1に存在する不純物イオン の濃度は、半導体層 1に元々存在する電子の濃度 b2に比べて非常に低ぐ半導体 層 1に実際に存在する電子の濃度 f 2 (e2)は、半導体層 1に元々存在する電子の濃 度 b2とほぼ同等である。このため、 p+埋め込み層 5aを形成する際に、チャネル領域 に存在する電子の濃度は影響を受けにくい。なお、緩衝層 18に存在する電子の数 は半導体層
Figure imgf000013_0001
、ので、緩衝層 18に存在する電子 の数の増減もわずかなものである。
[0060] したがって、 p+埋め込み層 5a, 5bを形成する際に、 p型の不純物イオンの濃度プロ ファイル d2が、図中点線で示すように深さ方向にばらついても、チャネル領域に存在 する電子の濃度には影響を及ぼしにくい。その結果、閾値電圧を容易に制御するこ とができ、チャネルの飽和電流を容易に制御することができる。
[0061] 本実施の形態の接合型電界効果トランジスタ 20aにおいて、緩衝層 18における電 子の濃度は、半導体層 1における電子の濃度の 10分の 1以下である。
[0062] これにより、緩衝層 18に存在する電子の数が半導体層 1に存在する電子の数に比 ベて十分に少なくなるので、不純物の注入によって減少する電子の数が無視できる 程に少、なくなる。
[0063] (実施の形態 3)
図 5は、本発明の実施の形態 3における接合型電界効果トランジスタの構成を示す 断面図である。図 5に示すように、本実施の形態の接合型電界効果トランジスタ 21は 、 RESURF (reduced surface)構造を有しており、以下の点で実施の形態 1の接合 型電界効果トランジスタ 20と異なって 、る。
[0064] すなわち、半導体基板 6上には p型ェピタキシャル層 10が形成されており、 p型ェピ タキシャル層 10上には半導体層 1が形成されて 、る。半導体層 1の表面には p型領 域 19が形成されており、半導体層 1の内部には緩衝層 3が形成されている。 p型領域 19の表面には p+領域 4a, 9aおよび n+領域 8a, 8bが形成されている。 p+領域 9aは p 型ェピタキシャル層 10にまで達して!/、る。 p+領域 4aの表面上にはゲート電極 11が形 成されており、 P+領域 9aおよび n+領域 8a (半導体層 1)の表面上にはソース電極 13 が形成されており、 n+領域 8bの表面上にはドレイン電極 15が形成されている。また、 図 5における A3— A3線に沿った濃度プロファイルは、図 2に示す濃度プロファイルと 同様になつている。本実施の形態では、 p+領域 4aの垂直真下付近の領域が、接合 型電界効果トランジスタ 21のチャネル領域である。
[0065] 接合型電界効果トランジスタ 21がノーマリーオンのトランジスタの場合には、ゲート 電極 11へ負電圧を印加することによって、チャネル領域に空乏層 17が広がり、ドレイ ン電極 15とソース電極 13との間の電流が遮断される。また、接合型電界効果トランジ スタ 21がノーマリーオフのトランジスタの場合には、ゲート電極 11へ正電圧を印加す ることによって、チャネル領域力も空乏層 17の各々がなくなり、チャネル領域を通って ドレイン電極 15とソース電極 13との間に電流が流れる。
[0066] なお、これ以外の構成は、実施の形態 1に示す接合型電界効果トランジスタ 20の 構成とほぼ同様であるので、同一の部材には同一の符号を付し、その説明を省略す る。
[0067] 本実施の形態の接合型電界効果トランジスタ 21にお 、ても、実施の形態 1に示す 接合型電界効果トランジスタ 20とほぼ同様の効果を得ることができる。
[0068] 本実施の形態の接合型電界効果トランジスタ 21にお 、ては、 p+領域 4aの表面上に 形成されたゲート電極 11と、半導体層 1の表面上に形成されたソース電極 13および ドレイン電極 15をさらに備えている。
[0069] これにより、キャリアは実質的に半導体基板 6に平行に移動し、いわゆる横型の接 合型電界効果トランジスタとなる。
[0070] 本実施の形態のように、半導体層 1上に p型領域 19を形成することによって、ゲート Zドレイン間の空乏層を広くすることができる。これにより、ゲート Zドレイン間の耐圧 を向上することができる。なお、本実施の形態における p型領域 19は必須の構成要 件ではなぐ p型領域 19が形成されず、 p+領域 4a, 9aおよび n+領域 8a, 8bが半導体 層 1の表面に形成されて 、てもよ!/、。
[0071] 以上に開示された実施の形態はすべての点で例示であって制限的なものではない と考慮されるべきである。本発明の範囲は、以上の実施の形態ではなぐ請求の範囲 によって示され、請求の範囲と均等の意味および範囲内でのすべての修正や変形を 含むものと意図される。

Claims

請求の範囲
[1] チャネル領域を有する第 1導電型の半導体層 (1)と、
前記チャネル領域の上に形成された緩衝層 (3)と、
前記緩衝層（3)の上に形成された第 2導電型の不純物領域 (4a, 4b)とを備え、 前記緩衝層 (3)における第 1導電型のキャリア濃度は、前記第 1導電型の半導体層 (1)における第 1導電型のキャリア濃度よりも低い、接合型電界効果トランジスタ（20)
[2] 前記緩衝層 (3)における前記第 1導電型のキャリア濃度は、前記第 1導電型の半導 体層 (1)における前記第 1導電型のキャリア濃度の 10分の 1以下である、請求の範 囲第 1項に記載の接合型電界効果トランジスタ（20)。
[3] 前記第 1導電型の半導体層 (1)は炭化ケィ素よりなる、請求の範囲第 1項に記載の 接合型電界効果トランジスタ (20)。
[4] 前記チャネル領域の下に形成された第 2導電型の半導体層 (5a, 5b)をさらに備え る、請求の範囲第 1項に記載の接合型電界効果トランジスタ（20)。
[5] 前記第 2導電型の半導体層 (5a, 5b)は不純物イオンを注入することで形成されて おり、
前記チャネル領域の下であつて前記第 2導電型の半導体層の上に形成された他の 緩衝層（18)をさらに備え、
前記他の緩衝層 (18)における第 1導電型のキャリア濃度は、前記第 1導電型の半 導体層 (1)における第 1導電型のキャリア濃度よりも低い、請求の範囲第 4項に記載 の接合型電界効果トランジスタ（20a)。
[6] 前記他の緩衝層 (18)における前記第 1導電型のキャリア濃度は、前記第 1導電型 の半導体層 (1)における前記第 1導電型のキャリア濃度の 10分の 1以下である、請 求の範囲第 5項に記載の接合型電界効果トランジスタ（20a)。
[7] n型炭化ケィ素よりなる半導体基板 (6)をさらに備え、
前記第 1導電型の半導体層（1)は前記半導体基板 (6)の一方の主表面上に形成 されている、請求の範囲第 1項に記載の接合型電界効果トランジスタ（20)。
[8] 前記第 2導電型の不純物領域 (4a, 4b)の表面上に形成されたゲート電極（11a, 1 lb)と、
前記第 1導電型の半導体層 (1)の表面上に形成されたソース Zドレイン電極のうち いずれか一方の電極（13a、 13b)と、
前記半導体基板 (6)の他方の主表面上に形成されたソース Zドレイン電極のうちい ずれか他方の電極（15)とをさらに備える、請求の範囲第 7項に記載の接合型電界 効果トランジスタ（21)。
前記第 2導電型の不純物領域 (4a)の表面上に形成されたゲート電極（ 11)と、 前記第 1導電型の半導体層（1)の表面上に形成されたソース電極（13)およびドレ イン電極（15)をさらに備える、請求の範囲第 7項に記載の接合型電界効果トランジ スタ（21)。
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