JPH043433A - 化合物半導体接合型ｆｅｔ - Google Patents
化合物半導体接合型ｆｅｔInfo
- Publication number
- JPH043433A JPH043433A JP10398790A JP10398790A JPH043433A JP H043433 A JPH043433 A JP H043433A JP 10398790 A JP10398790 A JP 10398790A JP 10398790 A JP10398790 A JP 10398790A JP H043433 A JPH043433 A JP H043433A
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- Japan
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- forming
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
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- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000013078 crystal Substances 0.000 claims description 5
- 239000012212 insulator Substances 0.000 abstract description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 3
- 238000005530 etching Methods 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 2
- 230000015556 catabolic process Effects 0.000 description 4
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、化合物半導体接合型ＦＥＴ（以下、単にＦ
ＥＴとも記す）の改良に関する。
ＥＴとも記す）の改良に関する。
（従来の技術）
第３図は、特開昭６１−７１６７５号公報で開示された
ＦＥＴの模式断面図である。
ＦＥＴの模式断面図である。
従来のＦ Ｅ Ｔ １００は、ＧａＡｓからなる半絶縁
性結晶基板１０１の表面部に、下層１０２および上層１
０３からなる２層構造のＮ型の活性層１０４を形成して
おり、上層１０３は下層１０２より不純物濃度が高濃度
に形成されている。そして、活性層１０４の上に、Ｓｉ
Ｎ膜等の絶縁体層１０５を形成し、この絶縁体層１０５
に設けた開口部からＺｎ等のＰ型用不純物を拡散させて
ゲート領域１０６を形成し、このゲート領域１０６の上
にゲート電極１０７を形成している。さらに、絶縁層１
０５にソース、ドレイン用の開口部を設けて、ソース電
極１０８およびドレイン電極１０９を形成している。１
１０はソース電極１０８およびドレイン電極１０９と活
性層１０４との界面に形成されたオーミックコンタクト
層である。
性結晶基板１０１の表面部に、下層１０２および上層１
０３からなる２層構造のＮ型の活性層１０４を形成して
おり、上層１０３は下層１０２より不純物濃度が高濃度
に形成されている。そして、活性層１０４の上に、Ｓｉ
Ｎ膜等の絶縁体層１０５を形成し、この絶縁体層１０５
に設けた開口部からＺｎ等のＰ型用不純物を拡散させて
ゲート領域１０６を形成し、このゲート領域１０６の上
にゲート電極１０７を形成している。さらに、絶縁層１
０５にソース、ドレイン用の開口部を設けて、ソース電
極１０８およびドレイン電極１０９を形成している。１
１０はソース電極１０８およびドレイン電極１０９と活
性層１０４との界面に形成されたオーミックコンタクト
層である。
活性層１０４のうち上層１０３は、通常２Ｘ１０”ｃｍ
−３程度のキャリア濃度となるよう形成されている。下
層１０４は高抵抗バッファ層を形成するもので、この下
層１０４は初期エピタキシャル成長層のＦＥＴ特性への
悪影響をさけることを目的として設けられている。
−３程度のキャリア濃度となるよう形成されている。下
層１０４は高抵抗バッファ層を形成するもので、この下
層１０４は初期エピタキシャル成長層のＦＥＴ特性への
悪影響をさけることを目的として設けられている。
（発明が解決しようとする課題）
第３図に示した従来のＦ Ｅ Ｔ １００は、相互コン
ダクタンスを大きくするため上層１０３のキャリア濃度
を高くしなければならないが、キャリア濃度を高くする
とゲート接合容量の増加およびゲート耐圧の低下となり
、これらはまた低雑音化の妨げとなる。
ダクタンスを大きくするため上層１０３のキャリア濃度
を高くしなければならないが、キャリア濃度を高くする
とゲート接合容量の増加およびゲート耐圧の低下となり
、これらはまた低雑音化の妨げとなる。
この発明はこのような課題を解決するためなされたもの
で、その目的はゲート耐圧を高め、ゲート接合容量を小
さくして低雑音化を図った化合物半導体接合型ＦＥＴを
提供することにある。
で、その目的はゲート耐圧を高め、ゲート接合容量を小
さくして低雑音化を図った化合物半導体接合型ＦＥＴを
提供することにある。
（課題を解決するための手段）
前記課題を解決するためこの発明に係る化合物半導体接
合型ＦＥＴは、半絶縁性基板側の活性層の不純物濃度を
この活性層の表面側の不純物濃度より高濃度に形成した
ことを特徴とする。
合型ＦＥＴは、半絶縁性基板側の活性層の不純物濃度を
この活性層の表面側の不純物濃度より高濃度に形成した
ことを特徴とする。
（作用）
活性層の表面側を低キヤリア濃度化することにより、■
ゲート耐圧が高くなり、■リーク電流が減少し、■ＰＮ
接合容量が小さくなる（ｇｍ／ｃが大きくなる。ｇｏｔ
は相互コンダクタンス、ＣはＰＮ接合容量）。これらの
結果として、ＦＥＴの低雑音化が実現される。
ゲート耐圧が高くなり、■リーク電流が減少し、■ＰＮ
接合容量が小さくなる（ｇｍ／ｃが大きくなる。ｇｏｔ
は相互コンダクタンス、ＣはＰＮ接合容量）。これらの
結果として、ＦＥＴの低雑音化が実現される。
（実施例）
以下、この発明の実施例を添付図面に基づいて説明する
。
。
第１図はこの発明に係る化合物半導体接合型ＦＥＴの模
式断面図である。
式断面図である。
化合物半導体接合型ＦＥＴＩは、ＧａＡｓからなる半絶
縁性結晶基板２の表面に高抵抗バッファ層３をエピタキ
シャル成長させ、さらにその上に不純物濃度の高いＮ型
の下層４ａ、および、不純物濃度が下層４ａよりも低い
上層４ｂをエピタキシャル成長させて活性層４を形成す
る。上層４ｂのキャリア濃度および上層４ｂの厚さは目
標とするＦＥＴ特性が得られる範囲に設定する。
縁性結晶基板２の表面に高抵抗バッファ層３をエピタキ
シャル成長させ、さらにその上に不純物濃度の高いＮ型
の下層４ａ、および、不純物濃度が下層４ａよりも低い
上層４ｂをエピタキシャル成長させて活性層４を形成す
る。上層４ｂのキャリア濃度および上層４ｂの厚さは目
標とするＦＥＴ特性が得られる範囲に設定する。
次に、活性層４上に、Ｎ０コンタクト層５を形成する。
そして、ソースおよびドレインとなる領域以外のＮ０コ
ンタクト層５をエツチングで除去した後に、全面にＳｉ
Ｎ等の絶縁体＠６を形成する。絶縁体Ｍ６に窓明けを行
ない、この開口部から不純物を活性層４へ拡散させてＰ
型のゲート領域７を形成する。
ンタクト層５をエツチングで除去した後に、全面にＳｉ
Ｎ等の絶縁体＠６を形成する。絶縁体Ｍ６に窓明けを行
ない、この開口部から不純物を活性層４へ拡散させてＰ
型のゲート領域７を形成する。
そして、ゲート領域７上にゲート電極８を形成した後、
ソース及びドレイン領域上の絶縁体膜６に開口部を設け
て、ソース電極９およびドレイン電極１０を形成する。
ソース及びドレイン領域上の絶縁体膜６に開口部を設け
て、ソース電極９およびドレイン電極１０を形成する。
次にこの発明の他の実施例について説明する。
第２図は他の実施例に係るＦＥＴの模式断面図である。
活性層４を下層４ａおよび上層４ｂの２層に分けて形成
するところまでは、第１の実施例と同じであり、このＦ
ＥＴ２１は、活性層４のソースおよびドレイン領域部に
下層４ａへ達する高濃度領域２２をイオン注入もしくは
拡散法で形成したものである。
するところまでは、第１の実施例と同じであり、このＦ
ＥＴ２１は、活性層４のソースおよびドレイン領域部に
下層４ａへ達する高濃度領域２２をイオン注入もしくは
拡散法で形成したものである。
絶縁体Ｍ６、ゲート領域７、および各を極８゜９．１０
の工程および構造は１ｉ４１図と同じである。
の工程および構造は１ｉ４１図と同じである。
なお、各実施例とも活性層４を上層４ｂおよび下層４ａ
の２層にする構造について説明したが、上層４ｂと下層
４ａとの間に不純物濃度を徐々に変化させた傾斜層を設
けてもよい。
の２層にする構造について説明したが、上層４ｂと下層
４ａとの間に不純物濃度を徐々に変化させた傾斜層を設
けてもよい。
（発明の効果）
以上説明したようにこの発明に係る化合物半導体接合型
ＦＥＴは、活性層の表面側を不純物濃度を活性層の基板
側（下側）の不純物濃度より低濃度にしたので、ゲート
耐圧が高くなり、リーク電流が減少し、ＰＮ接合容量が
小さくなり、これらの結果としてこのＦＥＴ自体が発生
する雑音が低減される。
ＦＥＴは、活性層の表面側を不純物濃度を活性層の基板
側（下側）の不純物濃度より低濃度にしたので、ゲート
耐圧が高くなり、リーク電流が減少し、ＰＮ接合容量が
小さくなり、これらの結果としてこのＦＥＴ自体が発生
する雑音が低減される。
第１図はこの発明に係る化合物半導体接合型ＦＥＴの模
式断面図、第２図は同ＦＥＴの他の実施例を示す模式断
面図、第３図は従来のＦＥＴの模式断面図である。 １．２１・・・化合物半導体接合型ＦＥＴ、２・・・半
絶縁性結晶基板、３・・・高抵抗バッファ層、４・・・
活性層、４ａ・・・不純物濃度の高い下層、４ｂ・・・
不純物濃度の低い上層、７・・・ゲート領域、８・・・
ゲート電極、 ９・・・ソース電極、 ０・・・トレイン電極。 特 許 出 願 人 日本ビクター株式会社
式断面図、第２図は同ＦＥＴの他の実施例を示す模式断
面図、第３図は従来のＦＥＴの模式断面図である。 １．２１・・・化合物半導体接合型ＦＥＴ、２・・・半
絶縁性結晶基板、３・・・高抵抗バッファ層、４・・・
活性層、４ａ・・・不純物濃度の高い下層、４ｂ・・・
不純物濃度の低い上層、７・・・ゲート領域、８・・・
ゲート電極、 ９・・・ソース電極、 ０・・・トレイン電極。 特 許 出 願 人 日本ビクター株式会社
Claims (1)
- 半絶縁性結晶基板の表面部に活性層を形成し、この活
性層の表面部に活性層とは異なる導電型のゲート領域を
形成し、このゲート領域を挟んで両側にソース電極およ
びドレイン電極を形成した化合物半導体接合型ＦＥＴに
おいて、前記活性層の前記半絶縁性結晶基板側の不純物
濃度を前記活性層の表面側の不純物濃度より高濃度に形
成したことを特徴とする化合物半導体接合型ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10398790A JPH043433A (ja) | 1990-04-19 | 1990-04-19 | 化合物半導体接合型ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10398790A JPH043433A (ja) | 1990-04-19 | 1990-04-19 | 化合物半導体接合型ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043433A true JPH043433A (ja) | 1992-01-08 |
Family
ID=14368660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10398790A Pending JPH043433A (ja) | 1990-04-19 | 1990-04-19 | 化合物半導体接合型ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043433A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024000A (ja) * | 1999-05-06 | 2001-01-26 | Sony Corp | 半導体装置とその製造方法 |
| US6278144B1 (en) | 1998-02-12 | 2001-08-21 | Nec Corporation | Field-effect transistor and method for manufacturing the field effect transistor |
| JP2006203119A (ja) * | 2005-01-24 | 2006-08-03 | Sumitomo Electric Ind Ltd | 接合型電界効果トランジスタ |
-
1990
- 1990-04-19 JP JP10398790A patent/JPH043433A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6278144B1 (en) | 1998-02-12 | 2001-08-21 | Nec Corporation | Field-effect transistor and method for manufacturing the field effect transistor |
| JP2001024000A (ja) * | 1999-05-06 | 2001-01-26 | Sony Corp | 半導体装置とその製造方法 |
| JP2006203119A (ja) * | 2005-01-24 | 2006-08-03 | Sumitomo Electric Ind Ltd | 接合型電界効果トランジスタ |
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