WO2006108987A1 - Structure et procede de realisation d'un dispositif microelectronique dote d'un ou plusieurs fils quantiques aptes a former un canal ou plusieurs canaux de transistors - Google Patents

Structure et procede de realisation d'un dispositif microelectronique dote d'un ou plusieurs fils quantiques aptes a former un canal ou plusieurs canaux de transistors Download PDF

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WO2006108987A1
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Thomas Ernst
Stéphan Borel
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    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • B—PERFORMING OPERATIONS; TRANSPORTING
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    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
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    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around

Definitions

  • the present invention relates to the field of integrated circuits, and more particularly to that of transistors, and aims to present a microelectronic device having in particular one or more quantum wires, optimized in terms of arrangement, and as of shape or / and composition, and likely to form a channel, or a channel with several branches, or more transistor channels (s), improved (s) in terms of electrical performance and bulk.
  • a conventional transistor structure is generally formed, on a substrate, for example of SOI (SOI for "silicon on insulator” or “silicon on insulator”) type, of a source region and of a drain region, for example in the form respectively of a first zone and a second semiconductor zone, connected together by a third semiconductor zone or channel, which may have a shape of a bar or a parallelepiped block. This bar is covered with a grid to control the intensity of a current transiting between the source region and the drain region.
  • SOI SOI for "silicon on insulator” or “silicon on insulator”
  • Decreasing the size of the transistors implies for example the approximation of the source and the drain and the realization of a channel of length and width of increasingly weak. This trend can lead to detrimental effects on the proper functioning of transistors such as short channel effects.
  • the drain and the source have a more and more important influence on the conduction of the channel, normally controlled by the gate.
  • the "short channel effects” cause, among other things, a decrease of the threshold voltage with the channel length and the drain voltage, which results in an increase of the leakage of the transistor in the off state. This is hardly compatible with improving the performance of integrated circuits.
  • US 6,127,702 proposes a transistor structure comprising a channel formed of several parallelepiped parallel bars, juxtaposed on a substrate, and separated from each other by a distance established by lithography.
  • This structure makes it possible in particular to reduce short-channel effects, but nevertheless poses problems, particularly in terms of integration density, the latter being limited by the lithography process.
  • the purpose of the present invention is to present a microelectronic field effect device comprising one or more son, called “quantum” wires, optimized in terms of arrangement, as well as of shape and / or composition, and capable of s) to form a channel, or a channel with several branches, or several channels of transistor (s) improved.
  • These wires, forming one or more transistor channels have an arrangement, as well as a shape and / or a composition providing the field effect transistors with improvements, particularly in terms of integration density and electrical performance.
  • the invention also provides a method for producing a microelectronic device having one or more bars or rods or wires, called "quantic wires capable of forming a transistor channel or a multi-branch transistor channel or several transistor channels.
  • the method comprising the steps of: a) forming in one or more thin layers, at least a first block and at least a second block in which, respectively, at least one transistor drain region and at least one transistor source region are intended to be formed, and at least one third block or structure connecting the first block and the second block, b) surface formation, and in particular on at least one sidewall or on at least one at least one lateral face of the structure, of one or more wires, connecting a first zone or a first face of the first block and another zone or another face of the second block, capable of forming a channel or a channel with several branches or several channels of transistors.
  • Said first zone of the first block may be located opposite said other zone of the second block.
  • the first block, the second block, and the third block may be formed in a stack of thin layers.
  • the method may also further comprise, after step b): the removal of at least a portion of the structure connecting the first block and the second block, this deletion being selective, vis-à-vis son.
  • the third block can be provided to serve as a support structure for the formation of quantum wires.
  • the third block may optionally have a conventional transistor channel form and may be deleted or partially removed and leave room for the quantum wires, optimized in terms of arrangement as well as shape and / or composition, and capable of forming a structure of channel or an improved multi-branch channel structure.
  • the son formed in step b) may have an optimized shape, in particular cylindrical or substantially cylindrical.
  • the son formed in step b) may be provided with a rounded profile or having a curvature.
  • the son may be provided with a circular section or a substantially circular section or an oval section or a substantially oval section.
  • the quantum wires may optionally be provided with a section comprising at least one recess and / or at least one flat part.
  • the first zone of the first block and said other zone of the second block may be based on one or different material (s) of the material on which the son are formed in step b).
  • step b separate or disjoint wires may be formed in step b).
  • one or more separate or disjoint son of the support can be made in step b).
  • the step a) of producing the first, second and third blocks can comprise the steps of:
  • This masking is capable of reproducing at least one transistor source pattern, at least one transistor drain pattern, and at least one pattern connecting the source pattern and the drain pattern.
  • the son can be made by growth or selective growth of at least one semiconductor material around or on either side of one or more given or targeted layers of the stack. This can notably make it possible to form several superimposed and / or distinct and / or distinct quantum wires of the support and possibly at least two quantum wires aligned in a direction parallel to the main plane of the support and distinct from the latter.
  • the stack may be formed of at least two successive layers based on different materials or at least one pair of successive layers based on different materials.
  • the stack may be formed of an alternation of layers based on a first semiconductor material, and other layers based on a second material, different from the first material.
  • the method may further comprise after step b) and before step c), the steps of:
  • step b) can be carried out, by growth or by epitaxial growth, on certain layers of the stack, for example the layers based on the second semiconductor material, of a third semiconductor material, the third material being different from the first material and / or the second material.
  • the production method may further comprise, after step c), the steps of: depositing an insulating layer on the structure,
  • the method may further include: after etching the structure through the aperture, forming a transistor gate in the aperture.
  • the process may optionally be carried out on a semiconductor-on-insulator substrate.
  • the support may be formed for example of at least one layer serving as mechanical support, for example semiconductor or quartz-based, and at least one insulating layer resting on the semiconductor layer and on which, the stack of thin layers formed in step a), is realized.
  • the invention uses a microelectronic device comprising:
  • a support at least a first block and at least a second block resting on the support, in which, respectively, at least one transistor drain region and at least one transistor source region are able to be formed or formed; one or more bars or wires of cylindrical or substantially cylindrical shape, capable of forming or forming a transistor channel or a multi-branch transistor channel or several transistor channels, connecting a first zone of the first block and another zone of the second block.
  • the first zone of the first block and said other zone of the second block may be located opposite one another.
  • the wires may have a rounded or curved profile.
  • the son may be provided with a circular section or a substantially circular section or an oval section or a substantially oval section.
  • the latter can be provided with a profile comprising at least one recess or / and at least one flat.
  • the microelectronic device comprises quantum wires having an optimized arrangement and shape, in particular particular cylindrical, which allows improved conduction control of a channel or channel with several branches, or channels that these son are likely to achieve.
  • the first block and the second block may respectively comprise one or more thin layers, including one or more semiconductor layers, for example a stack of semiconductor layers.
  • the son can be attached to a portion of the first zone of the first block and to another portion of said other zone of the second block, based on a material or materials different from the one on whose basis or from which these threads are formed.
  • the microelectronic device according to the invention can thus comprise quantum wires based on a given material, having good qualities in terms of mobility of the charge carriers, and connecting a drain region and a source region based on a material or different material (s) of said given material.
  • one of the quantum son or more of the quantum son or all the quantum son of the device may be distinct (s) or disjoint (s) or not be in contact with the support.
  • Such an arrangement may make it possible to improve the control of the conduction of the quantum wires by a grid coming to coat them.
  • the device may comprise at least two quantic son aligned in a direction forming a non-zero angle with a main plane of the support. Such an arrangement can make it possible to limit the bulk of a device with several quantum wires and to improve the integration density of the transistors.
  • the device may comprise at least two wires aligned in a direction parallel to the main plane of the support.
  • the first block and the second block may each comprise at least two semiconducting layers based on different materials, at least one layer based on a first semi ⁇ conductive material, and at least a base of a second layer semiconductor material, possibly capable of being etched selectively vis-à-vis the first material.
  • the first block and the second block may comprise an alternation of layers based on a first semiconductor material and layers based on a second semiconductor material, different from the first material. semiconductor.
  • the quantum wires may be based on a semiconductor material and possibly based on a third semiconductor material, different from the first semiconductor material and the second semiconductor material.
  • This third material may be a particularly favorable material for mobility of charge carriers such as for example germanium, and / or a material capable of being etched selectively vis-à-vis the first and second semiconductor material.
  • the device according to the invention may also comprise a grid at least partially coating said wires. Then, according to an alternative embodiment of the device, the support and the son can be separated by a grid portion.
  • the quantum son of the device may optionally have a substantially cylindrical shape and include a flat, which may possibly provide information on how these son were formed. This flat can be such that it achieves a non-zero or orthogonal angle with a main plane of the support.
  • the latter can be made from a semiconductor-on-insulator substrate.
  • the support on which the first block and the second block rest is likely to comprise at least one insulating layer in contact with the first and the second block, as well as at least one semiconducting layer on which the layer rests. insulating.
  • the invention also implements a microelectronic device comprising:
  • one or more bars or wires called "quantum wires” based on at least one given material, able to form a transistor channel or several transistor channels, and connecting a first zone of the first block and another zone of the second block; located opposite said first zone, said first zone of the first block and / or said other zone of the second block being based on a material different from said given material.
  • the son may have a cylindrical or substantially cylindrical shape.
  • the son may be provided with a rounded profile or a profile having a curvature.
  • FIGS. 1A and 1B show an example of a microelectronic device according to the invention comprising quantic wires capable of forming at least one transistor channel,
  • FIGS. 2A and 2B show a microelectronic device according to the invention comprising one or more coated quantum wires. of a gate, and forming at least one transistor channel,
  • FIGS. 3A to 31 illustrate, in a sectional view, the steps of a method for producing a microelectronic device according to the invention
  • FIGS. 4A to 4E illustrate, the steps of this same method, according to a view from above,
  • FIG. 5 represents a transistor pattern
  • FIGS. 6A to 6H illustrate different examples of section or cross section shapes, which the quantum wires of a microelectronic device according to the invention are capable of adopting
  • FIGS. 7A to 7F illustrate different variants of quantum wire section shapes obtained by a method of producing a microelectronic device according to the invention. Identical, similar or equivalent parts of the different figures bear the same numerical references so as to facilitate the passage from one figure to another.
  • This device firstly comprises a substrate, which may be of the semiconductor on insulator type, for example of the SOI (SOI for "Silicon On Insulator” or “silicon on insulator”) type or of the SiGeOI (SiGeOI for "SiGe type) type.
  • SOI SOI for "Silicon On Insulator” or "silicon on insulator”
  • SiGeOI SiGeOI for "SiGe type
  • first layer 101 of mechanical support which may be based on quartz or based on a semiconductor material, for example based on silicon, and than an insulating layer 102 or buried oxide ("burried oxide” according to the English terminology) for example based on SiO 2 , based on the first layer 101.
  • the insulating layer 102 serves to support a first block 110 and a second block 130, each formed of at least one thin layer or several thin layers stacked on the insulating layer 102.
  • the first block 110 and the second block 130 comprise each a semiconductor layer or several superimposed semiconductor layers, at least one semiconductor layer (not referenced) in contact with the insulating layer 102.
  • blocks 110 and 130 are intended to form, respectively, a transistor drain region or possibly several superposed regions of drains, and a transistor source region or possibly several superimposed regions of sources.
  • blocks 110 and 130 may optionally include each of several superposed or stacked semiconductor layers based on different semiconductor materials.
  • the blocks 110 and 130 may each comprise an alternation of semiconductor layers based on a first semiconductor material, for example SiGe and semiconductor layers based on a second semiconductor material, for example Si.
  • the blocks 110 and 130 may have respective bases in contact with the insulating layer 102 that are advantageously separate or disjoint from each other.
  • the blocks 110 and 130 are also connected to each other via one or more bars or rods or wires, for example, as shown in FIG. 1A (showing a perspective view of the device), four bars or wires 120a, 120b, 120c, 120d.
  • the wires or bars 120a, 120b, 120c, 120d are capable of providing electrical conduction and are intended to form a multi-branch transistor channel structure.
  • the wires 120a, 120b, 120c, 120d may be intended to form several channels of different transistors. .
  • the length L of the bars or son 120a, 120b, 120c, 12Od which also corresponds to a distance separating the blocks 110 and 130, can be between 10 nanometers and 1000 nanometers, or be for example of the order of 50 nanometers.
  • the arrangement of the quantum wires is optimized, and may make it possible to confer improved electrical properties on the transistor channel or on the transistor channels that the latter perform or are capable of producing.
  • One or more quantum wires of the microelectronic device may have been formed so as not to be in contact with the support on which the blocks 110 and 130 rest.
  • the wires or bars 120a, 120b, 120c, 120d are formed above the respective lower faces of the blocks 110 and 130, and are not in contact with the insulating layer 102.
  • One or more quantum wires of the microelectronic device may also have been formed so as not to be in contact with the upper face or the top of the blocks 110 and 130 in which are formed the source and drain regions.
  • the wires or bars 120a, 120b, 120c, 120d are formed below the respective upper faces of the blocks 110 and 130, and are not in contact with the insulating layer 102.
  • the arrangement of the quantum wires can also be optimized, with regard to the space or the space occupied by them on the substrate.
  • a first wire 120a and a second wire 120b are aligned in a direction producing a non-zero angle, for example 90 °, with the main plane of the semiconductor layer 101 or the insulating layer 102.
  • a third semiconductor wire 120c, and a fourth semiconductor wire. 120d conductor are aligned respectively with the first wire 120a and with the second wire 120b.
  • the first wire 120a, and the second wire 120b may be spaced apart by a distance Li, for example between 0 and 100 nanometers, or for example of the order of 20 nanometers and are preferably separate or disjoint.
  • the first wire 120a, and the second wire 120b may be respectively spaced from the third wire 120c, and the fourth semiconductor wire 120d, a distance L 2 , for example between 10 nanometers and 100 nanometers, or for example from the order of 20 nanometers.
  • the quantum wires of the microelectronic device may also have an optimized shape, which facilitates the conduction control of the multi-branched channel or channels that these wires are able to realize.
  • the wires 120a, 120b, 120c, 120d can have a cylinder shape, in particular with a rounded profile or with a curvature.
  • the son 120a, 120b, 120c, 120d, cylindrical may have a circular section or said "substantially” circular or, alternatively, be provided with an ovoid or so-called “substantially ovoid” section.
  • the wires 120a, 120b, 120c, 120d have been produced by a microelectronics method, for example using one or more epitaxial steps, the latter do not necessarily have a perfect geometrical shape, and particular a section of perfect geometric shape. According to one possibility, the wires 120a, 120b,
  • 120c, 120d are likely to comprise at least one flat, and in particular a flat oriented in a direction forming a non-zero angle with the main plane of the insulating layer 102 (the main plane of the insulating layer 102 being a plane belonging to the layer 102, and parallel to a plane [O; i, - j] of the orthogonal reference [O; i; j; k] defined in Figures IA and IB).
  • the wires 120a, 120b, 120c, 120d are also capable of having a recess or a notch, and in particular a recess or notch which extends in the direction of elongation of the wires (the direction of elongation of the wires being a direction parallel to the vector j orthogonal reference [O; i; j; k] defined in Figures IA and IB).
  • FIGS. 6A to 6H illustrate various examples of cross-section or sectional shapes, which the wires 120a, 120b, 120c, 120d, are capable of adopting: a first example of circular section wire 600, is illustrated on FIGS. Figure 6A,
  • FIG. 6B a second example of wire, having an ovoid section 602, is illustrated in FIG. 6B.
  • FIG. 6C A third example of wire, with a section 606 called “substantially circular” is shown in Figure 6C.
  • This third example of wire has a section 606, a larger portion of the contour or a larger portion of the contour, denoted 608, has a shape of an arc of a circle, while a lower portion of the contour or a smaller portion contour, denoted 610, is rectilinear and forms a flat part for the wire,
  • FIG. 6D A fourth example of wire, with a section 612 called “substantially ovoid” is illustrated in Figure 6D.
  • This fourth example of wire has a substantially ovoidal section 612, of which a larger portion of the contour or a larger portion denoted 614 of the contour, has an oval shape, while a lower portion or a smaller portion denoted 616 of the contour, is straight and forms a flat for the wire,
  • FIG. 6E A fifth example of wire, with a section 618, called “substantially circular” is shown in Figure 6E.
  • This fifth example of wire has a section 618, of which a larger portion or larger portion 620 of the outline, has an arc shape a circle, while a lower portion or smaller portion 622 of the outline, forms a recess or notch in the wire,
  • FIG. 6F A sixth example of wire, with a section 624 called “substantially ovoid" is illustrated in Figure 6F.
  • This sixth example of wire has a section 624, of which a larger portion of the contour or a larger portion 626 of the contour has an oval shape, while a lower portion of the contour or smaller portion 628 of the contour forms a recess or notch in the wire,
  • FIG. 6G A seventh example of wire, with a section 630 called “substantially circular” is shown in Figure 6G.
  • This seventh example of wire has a section 630, of which a larger portion of the contour or a larger portion 632 of the contour has an arcuate shape, while a lower portion of the contour or smaller portion 634 of the contour forms both a recess or a notch 634 in the wire and flats 636 and 638, on either side of the recess 634,
  • FIG. 6H An eighth example of wire, with a section 640 called “substantially ovoid" is shown in Figure 6H.
  • This eighth example of wire has a section 640, a larger portion of the contour or a larger portion 642 of the contour has an oval shape, while a lower portion of the contour or smaller portion of the contour 644 forms both a recess or notch 644 in the wire and flats 646 and 648, on either side of the recess 644.
  • the bars or wires 120a
  • 120b, 120c, 120d have a circular-base cylinder shape or have a substantially circular section, the latter may have a diameter d (the diameter d being defined in FIG. 1B in a direction parallel to the vector ⁇ of an orthogonal reference mark [O; i; j; k] for example between 1 and 15 nanometers, or for example of the order of 5 nanometers.
  • the wires or bars 120a, 120b, 120c, 120d may have been formed based on a third semiconductor material, which may be different from the material or materials on which the blocks 110 and 130 are formed.
  • the wires or bars 120a, 120b, 120c, 120d may be based on a material different from that of the portions 112a, 112b, 112c, 112d, of the block 110 to which these wires are respectively attached.
  • the third semiconductor material may be a material chosen for its electrical performance, particularly in terms of charge carrier mobility, such as, for example, germanium.
  • the device which has just been described in connection with FIGS. 1A and 1B can be completed by a grid 140 formed between the blocks 110 and 130, which coats the wires 120a, 120b, 120c, 120d, and makes it possible to control the conduction of these.
  • This gate 140 can form a ring around the quantum wires 120a, 120b, 120c, 120d, over part of their length L, and can be made so as not to be in contact with the blocks 110 and 130.
  • gate dielectric material 142 for example SiO 2 or a dielectric material commonly called "high-k” (or high dielectric constant k) such as for example HfO 2 , or Al 2 O 3 , or ZrO 2 , and thickness that may be consistent, for example between 0.5 and 5 nanometers, is formed around the son 120a, 120b, 120c, 120d.
  • the part of the wires 120a, 120b, 120c, 120d, surrounded by the dielectric 142, is inserted into a semiconductor semiconductor material 144 such as, for example, polysilicon or conductor, such as, for example, TiN or W.
  • the insulating layer 102 can be separated from each of the wires 120a, 120b, 120c, 120d, by the dielectric 142 and the gate material 144, while the wires can be separated from each other by the dielectric 142 and the gate material 144 (FIGS. 2A and 2B, these figures representing, respectively, the device of FIG. FIG. 1A and the device of FIG. 1B to which was added a gate 140 of transistor).
  • the first step of this process illustrated in FIG. 3A consists in making a stack of thin layers on a substrate, which may be of semiconductor-on-insulator type, and comprise a first semiconductor layer 201, for example based on silicon, on which rests an insulating layer 202 for example a buried oxide layer ("burried oxide" according to the English terminology) based on SiO 2 , itself covered with a second semiconductor layer 203.
  • This second semiconductor layer 203 may for example be based on silicon or SiGe.
  • Several other layers 204i,..., 204 n are formed on the second semiconductor layer 203, and form with it a stack 205 of thin layers on the insulating layer 202.
  • the layers 204, ..., 204 n may be semiconductor layers formed for example, by successive epitaxial growth from the second semiconductor layer 203.
  • the layers 203, 204i, ..., 204 n have thicknesses (measured in a direction orthogonal to a main plane of the insulating layer 202, and parallel to the vector k of the reference [O; i; j; k] defined in FIG. 3A), for example between 1 and 100 nanometers or between 1 and 30 nanometers.
  • the stack 205 may be formed of an alternation of layers denoted 203, 204 2 , 204 4 , ..., 204 n based on a first material 206, which may be semiconductor, such as for example SiGe and layers 204i, 204 3 , ..., 204 n- i based on a second material 207, different from the first material 206.
  • the first material 206 may be a material that can be selectively etched with respect to the second material 207.
  • the second material 207 may be, for its part, a crystalline material promoting the epitaxial growth, for example a semi ⁇ conductive material such as silicon or GaAs, or InP.
  • the layers 203, 204 2 ,..., 204 n-1 based on the first material 206 may have a thickness ei, for example between 1 and 20 nanometers thicker than that of the layers 204i, 204 3 , ..., 204 n based on the second material 207, which can, for their part, have a thickness e 2 , for example between 1 and 15 nanometers.
  • a hard mask layer 208 for example based on Si 3 N 4 or SiO 2 , or based on another material capable of protecting the stack 205 is deposited. an etching such as, for example, plasma etching.
  • a photoresist layer 209 for example based on polyimide, is deposited on the hard mask layer 208, and a resin mask is defined in the resin layer 209, for example by a photolithography method. having a plurality of patterns. Then, an anisotropic etching of the hard mask layer 208 protected by the resin mask 209, in order to make a hard mask under the resin mask, reproducing the plurality of patterns of the latter ( Figure 3B).
  • the plurality of patterns of the resin mask and the hard mask there are one or more patterns of the type of those shown in FIG.
  • the third pattern 320 may have for example a shape and dimensions corresponding to those of a conventional transistor channel pattern 300, such as a rectangular pattern of width W, for example between 10 nanometers and 1000 nanometers and length L, for example between 5 nanometers and 1000 nanometers.
  • the resin mask 209 may be optionally removed by a delamination process, for example using an oxidizing plasma.
  • FIG. 4A represents a view from above, without the hard mask 208, of the stack 205 once etched.
  • This stack 205 in particular comprises a first part or a first block 210 reproducing the first pattern 310 and in which at least one active area, for example a source region is intended to be made, a second part or a second block 230 reproducing the second pattern 330 and wherein at least one active area, for example a drain region is intended to be formed, and at least a third portion 205a, reproducing the third pattern 320 connecting the first block 210 and the second block 230.
  • the third part 205a of the stack 205 constitutes a structure, shown in cross-section in FIG. 3C, formed of a stack, parts of the layers 203, 204i,..., 204 n , etched, situated under a portion 208a of the hard mask 208, and which reproduce the third pattern 320.
  • a second etching of the stack 205 which may be isotropic, and selective, is performed so as to partially remove some of the layers 203, 204 ! , 204 2 , ..., 204 n , of the stack 205, for example those 203, 204 2 , ..., 204 n -i based on the first material 206.
  • the etching may be an isotropic etching of the first semiconductor material, selective vis-à-vis the second semiconductor material.
  • a fluorine-based plasma for example based on CF 4 or NF 3 in a case where the first material 206 is SiGe.
  • the selective etching can be carried out for example using a plasma based on CF 4 + CH 2 F 2 + N 2 + O 2.
  • the second etching makes it possible to remove portions of the layers 203, 204 2 ,..., 204 n-1 , based on the first semiconductor material 206. , on both sides of the structure 205a, at the flanks or lateral faces of this last ( Figure 3D, the sides or side faces of the structure 205a being parts of the latter parallel to the plane [O; j; k] in this figure).
  • the second selective etching step impacts the layers 203, 204 2 , 204 4 , ..., 204 n- i based on the first material 206 and leaves the other layers 204i, 204 3 , ..., 204 n based on the second material 207 intact.
  • the etched layers 203, 204 2 , 204 4 , ..., 204 n _i have ranges smaller than those of the other layers 204i, 204 3 , ..., 204 n -i based on the second semiconductor material (the layers 204 2 , 204 4 , ..., 204 n _i, on the one hand and 204i, 204 3 , ..., 204 n- i, on the other hand being delimited in this figure 4B, respectively, by discontinuous lines, and by a continuous line).
  • the stack 205 and in particular the structure 205a has on its flanks, or on each of its lateral faces, a serrated profile 213 (represented by discontinuous lines in FIG. 3D ).
  • This serrated profile 213 may be a slotted profile.
  • the stacked layer blocks forming the structure 205a may have a shape close to a perfectly parallelepiped shape. Stacked blocks of shape close to a perfectly parallelepipedic shape and different widths from each other realize a niche profile.
  • insulating plugs or spacer insulators 212 are formed on the sidewalls or lateral faces of the structure 205a, so as to at least partially fill the parts of the layers 203, 204 2 ,. .., 204 n- i which have been removed by selective etching of the stack 205.
  • the insulating plugs 212 completely fill the parts of the layers 203, 204 2 , ..., 204 n _i, which have been removed during selective etching of the stack 205.
  • these insulating spacers 212 can be carried out first of all by a conformal deposition of a dielectric layer 211, for example based on Si 3 N 4 , and having a thickness of between 20 and 50 nanometers, on the stack. 205 and in particular on the structure 205a, then a partial isotropic etching of the deposited dielectric layer 211. This partial etching is performed so as to preserve the dielectric layer 211, preferably only around the parts removed during the second etching step, layers 203, 204 2 , ..., 204 n- i, based on first material 206.
  • the remaining thickness of the dielectric layer 211 then forms insulating spacers 212 on either side of the structure 205a, on the flanks or side faces of the latter.
  • the thickness of the dielectric layer 211, which is retained, may possibly be such that, after formation of the spacers 212, the structure 205a has on its sides or side faces, a new profile, plane or near plane.
  • the stack 205 Following the production of the spacers 212, the stack 205, and in particular the structure 205a, is covered and protected on the top by the portion 208a of the hard mask 208, and has on its sides or flanks or side faces, an alternation of insulating strips or zones formed by the insulating spacers 212, and semiconductor zones or strips formed by the layers 204i,..., 204 n based on the second semiconductor material 207 (FIG. 3E).
  • a thickness is formed based on a third semiconductor material 214, for example using an epitaxial growth.
  • This epitaxy of the third material 214 on the second material 207 is selective with respect to the insulating spacers 212.
  • the zones based on the second semiconductor material, located on the flanks or sides, or side faces of the stack 205 can serve as seed crystal seed for growing semiconductor thicknesses 220 for example between 1 and 15 nanometers, based on a third material 214 semiconductor.
  • the thicknesses 220 may have the shape of cylindrical or substantially cylindrical blocks, which surround the stack 205. Portions, denoted 220a, of these cylindrical blocks along the side faces or sides or flanks of the structure 205a. These portions form wires 220a cylindrical or cylindrical bars 220a or cylindrical rods 220a, in particular with a rounded or curved profile, which connect the first part or first block 210 and the second part or second block 230 of the stack 205 (FIGS.
  • the cylindrical threads 220a may, for example, have a circular section as shown in Figure 3F or, alternatively, an ovoid section.
  • the wires 220a are made by a microelectronics process, for example by means of epitaxial growth, they do not necessarily have a perfect geometrical shape, and in particular a section of perfect geometrical shape. Thus at the interface with the layers 204i,..., 204 n-1 , based on the second material 207 on which the wires 220a have been formed, these wires 220a may comprise at least one flat, or / and one notch or recess.
  • Figures 7A to 7F illustrate different variations of section shapes, which the son 220a are likely to adopt. These shapes of sections may depend in particular on the profile of the lateral faces or flanks of the structure 205a.
  • Figures 7A and 7B (each showing a sectional view of a portion of the structure 205a between the first portion 210 and the second portion 230 of the stack 205) respectively show an example of a wire having a substantially ovoidal section 700 and a flat surface 702 against the structure 205a, and another example of a wire having a substantially circular section 704, and a flat 706 against the structure 205a.
  • FIGS. 7C and 7D (each representing a sectional view of a portion of the structure 205a between the first portion 210 and the second portion 230 of the stack 205), respectively illustrate an example of a wire with a section substantially ovoid 708 and a recess or notch 710, and another example of wire 220a having a substantially circular section 712 and a recess or notch 714.
  • FIGS. 7E and 7F (each representing a sectional view of a portion of the structure 205a between the first portion 210 and the second portion 230 of the stack 205) respectively illustrate an example of a wire 220a having a substantially ovoid section 716 and a notch 718 and flats 720 and 722 on either side of the notch 718, and another example of wire 220a having a substantially circular section 730, and a notch 732 and flats 734 and 736 on both sides of the notch 732.
  • the third semiconductor material 214 on which the wires 220a are made, may be different from the first semiconductor material 206 and the second semiconductor material 207 on which the layers 203, 204 2 , ..., 204 n of a part and the layers 204i, 204 3 , ..., 204 n- i, on the other hand are respectively formed.
  • This third semiconductor material 214 may be a material chosen for its electrical performance, particularly in terms of mobility of the charge carriers, for example Germanium.
  • the stack 205 is covered with an insulating layer 235, for example based on SiO 2 or HTO oxide (HTO for "High Temperature Oxide”) or Si 3 N 4 .
  • This insulating layer 235 may be made with a thickness greater than the height of the stack 205, so as to completely cover the latter.
  • a cavity 236 is then made in the insulating layer 235. As shown in FIG. 4D (showing a top view of the stack 205, without the mask 208), covered by the insulating layer 235, the cavity 236 may have a drawing and a location corresponding to that of a transistor gate.
  • the cavity 236 may be made for example by means of photolithography and etching steps, so as to reveal the insulating layer 202 of the substrate 201, as well as at least a part of the structure 205a, and a portion of son 220a formed on either side of the latter (Figure 4D and Figure 3G).
  • this removal it is first possible to withdraw into the cavity 236 the dielectric material 211 forming the spacers 212, by means of a chemical etching, for example by means of an aqueous solution based on H 3 PO 4. According to another possibility, this withdrawal can be performed using a plasma, for example based on CF4 + CH2F2 + N2 + O2, then perform an etching, selective vis-à-vis the third semi material -driver.
  • This selective etching with respect to the third semiconductor material may be, for example, dry etching or chemical etching using, for example, TMAH (TMAH for tetra-methyl ammonium hydroxyl). Only the portions of the son or bars 220a unveiled by the cavity 236, are then preserved in the latter ( Figure 4E, this figure showing a top view of the stack 205, covered by the insulating layer 235).
  • TMAH TMAH for tetra-methyl ammonium hydroxyl
  • FIG. 3H this figure showing a sectional view of the stack 205 situated between the first part 210 of this stack and the second part 230 of this stack, in which respectively a drain region and a source region are intended to be trained
  • the portions of the wires 220a situated in the cavity 236 are cut off and suspended in this cavity 236.
  • a gate 240 may then be made in the cavity 236, using a Damascene process, in which first of all a deposit of an insulator 242 is made around the portions of the wires 220a exposed by the cavity 236.
  • This deposit may be conformal, of thickness for example of the order of 1 to 10 nanometers, and based for example on SiO 2 , or for example a dielectric material of the type commonly called "high-k" such as the HfO 2.
  • a gate material 244 which may be semiconductor such as for example polysilicon or metal, such as for example molybdenum ( Figure 31).
  • a CMP stage (CMP for "chemical mechanical polishing” or “chemical mechanical polishing”) may be provided to conserve the material 244 grid 240 in the cavity 236 until the level of the mouth of the latter.
  • CMP stage CMP for "chemical mechanical polishing” or “chemical mechanical polishing”
  • at least one drain region and at least one source region are intended to be formed, respectively, in the first portion 210 and in the second portion 230 of the stack 205.
  • spacers can be made which will make it possible to electrically separate the gate, on the one hand, from the part 210 of the stack 205 intended to forming a transistor source region, and secondly, the portion 230 of the stack 205 for forming a drain region.

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Abstract

L'invention concerne un dispositif microélectronique doté d'un ou plusieurs «fils quantiques», aptes à former un ou plusieurs canaux de transistors, et optimisé(s) en terme d'agencement, de forme ou/et de composition. L'invention met également en oeuvre un procédé de réalisation d'un tel dispositif, comprenant les étapes de : formation dans une ou plusieurs couches minces reposant sur un support d'un premier bloc et d'un second bloc dans lesquels respectivement au moins une région de drain de transistor et au moins une région de source de transistor sont destinées à être formés, et d'une structure (205a) reliant le premier bloc (210) et le second bloc (230) ; formation en surface de la structure (205a) des fils (220a) reliant une première zone du premier bloc (210) et une autre zone du second bloc (230) située en regard de la première zone.

Description

STRUCTtJRE ET PROCEDE DE REALISATION D'UN DISPOSITIF
MICROELECTRONIQUE DOTE D'UN OU PLUSIEURS FILS QUANTIQUES APTES A FORMER UN CANAL OU PLUSIEURS CANAUX
DE TRANSISTORS
DESCRIPTION
DOMAINE TECHNIQUE
La présente invention se rapporte au domaine des circuits intégrés, et plus particulièrement à celui des transistors, et a pour but de présenter un dispositif microélectronique doté en particulier d'un ou plusieurs fils quantiques, optimisé (s) en terme d'agencement, ainsi que de forme ou/et de composition, et susceptible (s) de former un canal, ou un canal à plusieurs branches, ou plusieurs canaux de transistor (s) , amélioré (s) en termes de performances électriques et d'encombrement.
ART ANTÉRIEUR
Une structure classique de transistor est généralement formée, sur un substrat, par exemple de type SOI (SOI pour « silicon on insulator » ou « silicium sur isolant ») , d'une région de source et d'une région de drain, par exemple sous forme respectivement d'une première zone et d'une seconde zone semi-conductrices, reliées entre elles par une troisième zone semi-conductrice ou canal, qui peut avoir une forme d'un barreau ou d'un bloc parallélépipédique . Ce barreau est recouvert d'une grille permettant de contrôler l'intensité d'un courant transitant entre la région de source et la région de drain .
On cherche continuellement à augmenter les performances des transistors en essayant d'améliorer deux facteurs normalement incompatibles: leur vitesse de fonctionnement et leur consommation.
Pour augmenter la vitesse de fonctionnement, on essaie notamment de réduire la taille des transistors, ce qui permet par ailleurs de réduire les coûts de fabrication et de réaliser des circuits intégrés avec un nombre de transistors ou une densité d'intégration de transistor plus élevée.
Diminuer la taille des transistors implique par exemple le rapprochement de la source et du drain et la réalisation d'un canal de longueur et de largeur de plus en plus faibles. Cette tendance peut entraîner des effets néfastes au bon fonctionnement des transistors tels que des « effets de canal court » (en anglais « short channel effect ») . Ainsi, à mesure que l'on diminue la longueur du canal des transistors, le drain et la source ont une influence de plus en plus importante sur la conduction du canal, normalement contrôlée par la grille. Les « effets de canal court » entraînent, entre autres, une diminution de la tension seuil avec la longueur de canal et la tension de drain, ce qui entraîne une augmentation de la fuite du transistor à l'état bloqué. Ceci n'est guère compatible avec l'amélioration des performances des circuits intégrés . Le document US 6 127 702 propose une structure de transistor comportant un canal formé de plusieurs barreaux parallélépipédiques parallèles, juxtaposés sur un substrat, et séparés entre eux par une distance établie par lithographie. Cette structure permet notamment de diminuer les effets de canal court, mais pose néanmoins des problèmes, notamment en terme de densité d'intégration, cette dernière étant limitée par le procédé de lithographie.
Le document US 5 965 914 propose quant à lui, une autre structure de transistor, dotée d'un canal formé cette fois, de barreaux parallélépipédiques superposés. Une telle structure est complexe à mettre en œuvre, mais permet également d'améliorer les effets de canal court, et apporte des améliorations en terme de densité d'intégration, dans la mesure où son encombrement sur un substrat est moindre par rapport à celui des structures de transistors décrites précédemment .
Il se pose le problème de trouver une nouvelle structure de transistor, pour laquelle, les problèmes d'encombrement sur un substrat sont d'avantage réduits, tandis que le contrôle du canal est amélioré .
EXPOSÉ DE I/ INVENTION
La présente invention a pour but de présenter un dispositif microélectronique à effet de champ comportant un ou plusieurs fils, dits fils « quantiques », optimisé (s) en terme d'agencement, ainsi que de forme ou/et de composition, et susceptible (s) de former un canal, ou un canal à plusieurs branches, ou plusieurs canaux de transistor (s) amélioré (s) . Ces fils, formant un ou plusieurs canaux de transistors, ont un agencement, ainsi qu'une forme ou/et une composition apportant aux transistors à effet de champ des améliorations, notamment en termes de densité d' intégration et de performances électriques.
L'invention prévoit également un procédé de réalisation d'un dispositif microélectronique doté d'un ou plusieurs barreaux ou tiges ou fils, dits « fils quantiques aptes à former un canal de transistor ou un canal de transistor à plusieurs branches ou plusieurs canaux de transistors, le procédé comprenant les étapes de : a) formation dans une ou plusieurs couches minces, d'au moins un premier bloc et d'au moins un second bloc dans lesquels, respectivement, au moins une région de drain de transistor et au moins une région de source de transistor sont destinés à être formés, et d'au moins un troisième bloc ou d'une structure reliant le premier bloc et le second bloc, b) formation en surface, et en particulier sur au moins un flanc ou sur au moins une face latérale de la structure, d'un ou plusieurs fils, reliant une première zone ou une première face du premier bloc et une autre zone ou une autre face du second bloc, aptes à former un canal ou un canal à plusieurs branches ou plusieurs canaux de transistors.
Ladite première zone du premier bloc peut être située en regard de ladite autre zone du second bloc. Le premier bloc, le second bloc, et le troisième bloc peuvent être formés dans un empilement de couches minces.
Le procédé peut également comprendre en outre, après l'étape b) : la suppression d'au moins une partie de la structure reliant le premier bloc et le deuxième bloc, cette suppression étant sélective, vis- à-vis des fils.
Ainsi, le troisième bloc peut être prévu pour servir de structure de soutien à la formation des fils quantiques. Le troisième bloc peut éventuellement avoir une forme classique de canal de transistor et peut être supprimé ou partiellement supprimé et laisser place aux fils quantiques, optimisés en terme d'agencement ainsi que de forme ou/et de composition, et susceptibles de former une structure de canal ou une structure de canal à plusieurs branches amélioré.
Les fils formés à l'étape b) peuvent avoir une forme optimisée en particulier cylindrique ou sensiblement cylindrique.
Selon une possibilité, les fils formés à l'étape b) peuvent être dotés d'un profil arrondi ou présentant une courbure. Selon plusieurs possibilités, les fils peuvent être dotés d'une section circulaire ou d'une section sensiblement circulaire ou d'une section ovale ou d'une section sensiblement ovale.
Les fils quantiques peuvent être éventuellement dotés d'une section comportant au moins un renfoncement ou/et au moins un méplat . Selon une autre possibilité de mise en œuvre du procédé, la première zone du premier bloc et ladite autre zone du second bloc peuvent être à base d'un ou de matériaux différent (s) du matériau à base duquel les fils sont formés à l'étape b) .
Selon une variante de mise en oeuvre du procédé, qui peut être éventuellement combinée avec les précédentes, des fils distincts ou disjoints peuvent être formés à l'étape b) .
Selon une autre variante de mise en oeuvre du procédé, qui peut être éventuellement combinée avec les précédentes, un ou plusieurs fils distincts ou disjoints du support peuvent être réalisés à l'étape b) .
L'étape a) de réalisation du premier, deuxième et troisième bloc peut comprendre les étapes de :
- formation d' au moins un masquage sur ledit empilement,
- gravure anisotrope de l'empilement à travers le masquage. Ce masquage est susceptible de reproduire au moins un motif de source de transistor, au moins un motif de drain de transistor, ainsi qu'au moins un motif reliant le motif de source et le motif de drain.
A l'étape b) , les fils peuvent être réalisés par croissance ou croissance sélective d'au moins un matériau semi-conducteur autour ou de part et d'autre d'une ou plusieurs couches données ou ciblées de l'empilement. Cela peut permettre notamment de former plusieurs fils quantiques superposés et/ou distincts et/ou distincts du support et éventuellement au moins deux fils quantiques alignés dans une direction parallèle au plan principal du support et distincts de ce dernier.
L'empilement peut être formé d'au moins deux couches successives à base de matériaux différents ou d'au moins une paire de couches successives à base de matériaux différents.
L'empilement peut être formé d'une alternance de couches à base d'un premier matériau semi-conducteur, et d'autres couches à base d'un deuxième matériau, différent du premier matériau.
Selon une possibilité de mise en œuvre pour laquelle l'empilement est formé d'une ou plusieurs couches à base d'un premier matériau, et d'une ou plusieurs autres couches à base d'un deuxième matériau, le procédé peut comprendre en outre après l'étape b) et avant l'étape c) , les étapes de :
- gravure partielle et sélective vis-à-vis du deuxième matériau, des couches à base du premier matériau, - formation d'une épaisseur isolante autour des couches à base du premier matériau. Cela peut permettre de protéger par un matériau isolant certaines couches de l'empilement en vue d'une croissance sélective des fils quantiques sur d' autres couches de cet empilement.
Selon un mode de réalisation particulier du procédé, l'étape b) peut être réalisée, par croissance ou par croissance par épitaxie, sur certaines couches de l'empilement, par exemple les couches à base du deuxième matériau semi-conducteur, d'un troisième matériau semi-conducteur, le troisième matériau étant différent du premier matériau et/ou du deuxième matériau .
Le procédé de réalisation peut comprendre en outre, après l'étape c) , les étapes de : - dépôt d'une couche isolante sur la structure,
- formation d' au moins une ouverture dans la couche isolante entre le premier bloc et le deuxième bloc, dévoilant la structure et les fils ou dévoilant une partie de la structure et des fils,
- gravure de la structure à travers l'ouverture, sélective vis-à-vis des fils.
Cela peut permettre notamment, d'effectuer le retrait au moins partiel de la structure, tout en préservant le premier bloc et le second bloc. Cela peut également permettre, en particulier dans un cas où l'ouverture à une forme correspondant à celle d'une grille de transistor, de préparer la formation de cette grille . Ainsi, le procédé peut comprendre en outre : après la gravure de la structure à travers l'ouverture, la formation d'une grille de transistor dans l'ouverture.
Le procédé peut être éventuellement réalisé sur un substrat de type semi-conducteur sur isolant. Dans ce cas, le support peut être formé par exemple d'au moins une couche servant de support mécanique, par exemple semi-conductrice ou à base de quartz, et d'au moins une couche isolante reposant sur la couche semi- conductrice et sur laquelle, l'empilement de couches minces formé à l'étape a), est réalisé. Pour cela, selon un premier aspect, l'invention met en oeuvre un dispositif microélectronique comprenant :
- un support, - au moins un premier bloc et au moins un second bloc reposant sur le support, dans lesquels respectivement, au moins une région de drain de transistor et au moins une région de source de transistor sont aptes à être formées ou sont formées, - un ou plusieurs barreaux ou fils de forme cylindrique ou sensiblement cylindrique, aptes à former ou formant un canal de transistor ou un canal de transistor à plusieurs branches ou plusieurs canaux de transistors, reliant une première zone du premier bloc et une autre zone du second bloc.
La première zone du premier bloc et ladite autre zone du second bloc peuvent être situées en regard l'une de l'autre.
Les fils peuvent être dotés d'un profil arrondi ou présentant une courbure. Selon plusieurs possibilités, les fils peuvent être dotés d'une section circulaire ou d'une section sensiblement circulaire ou d'une section ovale ou d'une section sensiblement ovale . Selon une possibilité de mise en œuvre des fils quantiques, ces derniers peuvent être dotés d'un profil comportant au moins un renfoncement ou/et au moins un méplat .
Ainsi, le dispositif microélectronique suivant l'invention comporte des fils quantiques ayant un agencement ainsi qu'une forme optimisés, en particulier cylindrique, qui permet un contrôle amélioré de conduction d'un canal ou d'un canal à plusieurs branches, ou des canaux que ces fils sont susceptibles de réaliser. Le premier bloc et le second bloc peuvent comprendre respectivement, une ou plusieurs couches minces, dont une ou plusieurs couches semi- conductrices, par exemple un empilement de couches semi-conductrices . Selon une possibilité de mise en œuvre d'un tel dispositif, les fils peuvent être rattachés à une portion de la première zone du premier bloc et à une autre portion de ladite autre zone du second bloc, à base d'un matériau ou de matériaux différent (s) de celui à base duquel ou desquels ces fils sont formés. Le dispositif microélectronique suivant l'invention peut ainsi comporter des fils quantiques à base d'un matériau donné, ayant de bonnes qualités en terme de mobilité des porteurs de charge, et reliant une région de drain et une région de source à base d'un matériau ou de matériaux différent (s) dudit matériau donné.
Selon une variante de mise en oeuvre, un des fils quantiques ou plusieurs des fils quantiques voire tous les fils quantiques du dispositif peuvent être distinct (s) ou disjoint (s) ou ne pas être en contact avec le support. Un tel agencement, peut permettre d' améliorer le contrôle de la conduction des fils quantiques par une grille venant enrober ces derniers . Selon une deuxième possibilité d'agencement, qui peut être combinée avec la précédente, le dispositif peut comporter au moins deux fils quantiques alignés dans une direction réalisant un angle non nul avec un plan principal du support . Un tel agencement peut permettre de limiter l'encombrement d'un dispositif à plusieurs fils quantiques et d'améliorer la densité d'intégration des transistors.
Selon une troisième possibilité d'agencement, qui peut être combinée avec les deux précédentes, le dispositif peut comporter au moins deux fils alignés dans une direction parallèle au plan principal du support .
Le premier bloc et le second bloc peuvent comprendre chacun au moins deux couches semi- conductrices à base de matériaux différents, dont au moins une couche à base d'un premier matériau semi¬ conducteur, et au moins une couche à base d'un deuxième matériau semi-conducteur, susceptible, éventuellement, d'être gravé de manière sélective vis-à-vis du premier matériau . Selon un mode de réalisation particulier du dispositif, le premier bloc et le second bloc peuvent comprendre une alternance de couches à base d'un premier matériau semi-conducteur et de couches à base d'un deuxième matériau semi-conducteur, différent du premier matériau semi-conducteur.
Les fils quantiques peuvent être à base d'un matériau semi-conducteur et éventuellement à base d'un troisième matériau semi-conducteur, différent du premier matériau semi-conducteur et du deuxième matériau semi-conducteur. Ce troisième matériau peut être un matériau particulièrement favorable à la mobilité des porteurs de charges tel que par exemple du germanium, ou/et un matériau susceptible d'être gravé de manière sélective vis-à-vis du premier et du deuxième matériau semi-conducteur. Le dispositif suivant l'invention peut également comprendre une grille enrobant au moins partiellement lesdits fils. Alors, selon une variante de mise en œuvre du dispositif, le support et les fils peuvent être séparés par une portion de grille. Les fils quantiques du dispositif peuvent éventuellement avoir une forme sensiblement cylindrique et comporter un méplat, qui peut éventuellement renseigner sur la manière dont ces fils ont été formés. Ce méplat peut être tel qu'il réalise un angle non nul ou orthogonal avec un plan principal du support.
Selon une possibilité de mise en œuvre du dispositif microélectronique selon l'invention, ce dernier peut être réalisé à partir d'un substrat de type semi-conducteur sur isolant. Dans ce cas, le support sur lequel reposent le premier bloc et le second bloc est susceptible de comporter au moins une couche isolante en contact avec le premier et le deuxième bloc, ainsi qu'au moins une couche semi- conductrice sur laquelle repose la couche isolante. Selon un deuxième aspect, l'invention met également en oeuvre un dispositif microélectronique comprenant :
- un support,
- au moins un premier bloc et au moins un second bloc d'une ou plusieurs couches minces reposant sur le support, dans lesquels respectivement, au moins une région de drain et au moins une région de source de transistor sont destinés à être formées,
- un ou plusieurs barreaux ou fils dits « fils quantiques » à base d' au moins un matériau donné, aptes à former un canal de transistor ou plusieurs canaux de transistors, et reliant une première zone du premier bloc et une autre zone du second bloc située en regard de ladite première zone, ladite première zone du premier bloc et/ou ladite autre zone du second bloc étant à base d'un matériau différent dudit matériau donné.
Selon une mise en œuvre particulière de ce dispositif, les fils peuvent avoir une forme cylindrique ou sensiblement cylindrique. Selon une possibilité, les fils peuvent être dotés d'un profil arrondi ou d'un profil comportant une courbure.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels :
- les figures IA et IB, représentent un exemple de dispositif microélectronique selon l'invention comportant des fils quantiques aptes à former au moins un canal de transistor,
- les figures 2A et 2B, représentent un dispositif microélectronique selon l'invention comportant un ou plusieurs fils quantiques enrobés d'une grille, et formant au moins un canal de transistor,
- les figures 3A à 31, illustrent, selon une vue en coupe, les étapes d'un procédé de réalisation d'un dispositif microélectronique selon 1' invention,
- les figures 4A à 4E, illustrent, les étapes de ce même procédé, selon une vue de dessus,
- la figure 5, représente un motif de transistor,
- les figures 6A à 6H illustrent différents exemples de formes de sections ou de coupes transversales, que les fils quantiques d'un dispositif microélectronique suivant l'invention sont susceptibles d'adopter,
- les figures 7A à 7F illustrent différentes variantes de formes de sections de fils quantiques obtenues par un procédé de réalisation d'un dispositif microélectronique selon l'invention. Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles . EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
Un exemple de dispositif microélectronique suivant l'invention va à présent être décrit en liaison avec les figures IA et IB. Ce dispositif comprend tout d' abord un substrat, qui peut être de type semi-conducteur sur isolant, par exemple de type SOI (SOI pour « Silicon On Insulator » ou « silicium sur isolant ») ou de type SiGeOI (SiGeOI pour « SiGe On Insulator » ou « SiGe sur isolant ») , et doté notamment d'une première couche 101 de support mécanique, qui peut être à base de quartz ou à base d'un matériau semi-conducteur, par exemple à base de silicium, ainsi que d'une couche isolante 102 ou d'oxyde enterré (« burried oxide » selon la terminologie anglo-saxonne) par exemple à base de SiO2, reposant sur la première couche 101.
La couche isolante 102 sert de support à un premier bloc 110 et à un second bloc 130, formés chacun d' au moins une couche mince ou de plusieurs couches minces empilées sur la couche isolante 102. Le premier bloc 110 et le second bloc 130 comprennent chacun une couche semi-conductrice ou plusieurs couches semi- conductrices superposées, dont au moins une couche semi-conductrice (non référencée) en contact avec la couche isolante 102.
Les blocs 110 et 130 sont destinés à former respectivement, une région de drain de transistor ou éventuellement plusieurs régions superposées de drains, et une région de source de transistor ou éventuellement plusieurs régions superposées de sources. Ainsi, les blocs 110 et 130 peuvent éventuellement comprendre chacun plusieurs couches semi-conductrices superposées ou empilées à base de matériaux semi-conducteurs différents .
Selon une possibilité de mise en œuvre du dispositif, les blocs 110 et 130, peuvent comprendre chacun une alternance de couches semi-conductrices à base d'un premier matériau semi-conducteur, par exemple du SiGe et de couches semi-conductrices à base d'un deuxième matériau semi-conducteur, par exemple du Si. Les blocs 110 et 130 peuvent avoir des bases respectives en contact avec la couche isolante 102 avantageusement distinctes ou disjointes entre elles. Les blocs 110 et 130 sont également reliés l'un à l'autre par l'intermédiaire d'un ou plusieurs barreaux ou tiges ou fils, par exemple, comme le montre la figure IA (représentant une vue en perspective du dispositif) , de quatre barreaux ou fils 120a, 120b, 120c, 120d.
Les fils ou barreaux 120a, 120b, 120c, 120d, sont susceptibles d'assurer une conduction électrique et sont destinés à former une structure de canal de transistor à plusieurs branches. Dans un cas notamment où, les blocs 110 et 130 forment respectivement, plusieurs régions de drains de transistors empilés et plusieurs régions de sources de transistors empilés, les fils 120a, 120b, 120c, 120d, peuvent être destinés à former plusieurs canaux de transistors différents.
Ces barreaux ou fils 120a, 120b, 120c, 120d, que l'on appellera également « fils quantiques » relient dans le sens de leur longueur L (la longueur L étant définie sur la figure IA dans une direction parallèle au vecteur j d'un repère orthogonal
[0; i ; j ; k ] ) , une première face ou une première zone appartenant au premier bloc 110, et une autre première face ou une autre première zone appartenant au second bloc 130, située en regard de ladite première face du premier bloc 110. La longueur L des barreaux ou fils 120a, 120b, 120c, 12Od, qui correspond également à une distance séparant les blocs 110 et 130, peut être comprise entre 10 nanomètres et 1000 nanomètres, ou être par exemple de l'ordre de 50 nanomètres.
L'agencement des fils quantiques est optimisé, et peut permettre de conférer des propriétés électriques améliorées au canal de transistor ou aux canaux de transistors que ces derniers réalisent ou sont susceptibles de réaliser. Un ou plusieurs fils quantiques du dispositif microélectronique peuvent avoir été formés de manière à ne pas être en contact avec le support sur lequel repose les blocs 110 et 130. Dans l'exemple illustré par les figures IA et IB, les fils ou barreaux 120a, 120b, 120c, 120d, sont formés au dessus des faces inférieures respectives des blocs 110 et 130, et ne sont pas en contact avec la couche isolante 102. Un ou plusieurs fils quantiques du dispositif microélectronique peuvent également avoir été formés de manière à ne pas être en contact avec la face supérieure ou le dessus des blocs 110 et 130 dans lesquels sont réalisées les régions de source et de drain. Dans l'exemple illustré par les figures IA et IB, les fils ou barreaux 120a, 120b, 120c, 120d, sont formés au dessous des faces supérieures respectives des blocs 110 et 130, et ne sont pas en contact avec la couche isolante 102.
L'agencement des fils quantiques peut être également optimisé, en ce qui concerne l'espace ou la place que ces derniers occupent sur le substrat. Comme le montre la figure IB (représentant une vue en coupe entre les premier bloc 110 et le second bloc 130 du dispositif), un premier fil 120a et un deuxième fil 120b, sont alignés dans une direction réalisant un angle non-nul, par exemple de 90°, avec le plan principal de la couche semi-conductrice 101 ou de la couche isolante 102. Dans une direction sensiblement parallèle au plan principal de la couche isolante 102, un troisième fil semi-conducteur 120c, et un quatrième fil semi-conducteur 120d, sont alignés respectivement, avec le premier fil 120a et avec le deuxième fil 120b.
Le premier fil 120a, et le deuxième fil 120b, peuvent être espacés entre eux d'une distance Li, comprise par exemple entre 0 et 100 nanomètres, ou par exemple de l'ordre de 20 nanomètres et sont de préférence distincts ou disjoints.
Le premier fil 120a, et le deuxième fil 120b, peuvent être respectivement espacés du troisième fil 120c, et du quatrième fil semi-conducteur 120d, d'une distance L2, comprise par exemple entre 10 nanomètres et 100 nanomètres, ou par exemple de l'ordre de 20 nanomètres.
Les fils quantiques du dispositif microélectronique, peuvent également avoir une forme optimisée, qui facilite le contrôle de conduction du canal à plusieurs branches ou des canaux que ces fils sont aptes à réaliser. Comme le montre les figures IA et IB, les fils 120a, 120b, 120c, 12Od, peuvent avoir une forme de cylindre, en particulier à profil arrondi ou présentant une courbure. Les fils 120a, 120b, 120c, 120d, cylindriques, peuvent avoir une section circulaire ou dite « sensiblement » circulaire ou, selon une autre possibilité, être dotés d'une section ovoïde ou dite « sensiblement ovoïde ». Les fils 120a, 120b, 120c, 120d, ayant été réalisés par un procédé de microélectronique, par exemple à l'aide d'une ou plusieurs étapes épitaxie(s), ces derniers n'ont pas nécessairement une forme géométrique parfaite, et en particulier une section de forme géométrique parfaite. Selon une possibilité, les fils 120a, 120b,
120c, 120d, sont susceptibles de comporter au moins un méplat, et en particulier un méplat orienté dans une direction réalisant un angle non nul avec le plan principal de la couche isolante 102 (le plan principal de la couche isolante 102 étant un plan appartenant à la couche 102, et parallèle à un plan [O; i,- j ] du repère orthogonal [O; i ; j ; k ] défini sur les figures IA et IB).
Les fils 120a, 120b, 120c, 120d, sont également susceptibles de comporter un renfoncement ou une encoche, et en particulier un renfoncement ou une encoche qui s'étend dans la direction d'allongement des fils (la direction d'allongement des fils étant une direction parallèle au vecteur j du repère orthogonal [O; i ; j ; k ] défini sur les figures IA et IB). Sur les figures 6A à 6H sont illustrés différents exemples de formes de sections ou de coupes transversales, que les fils 120a, 120b, 120c, 12Od, sont susceptibles d' adopter : - un premier exemple de fil à section circulaire 600, est illustré sur la figure 6A,
- un deuxième exemple de fil, doté d'une section ovoïde 602, est illustré sur la figure 6B,
- un troisième exemple de fil, doté d'une section 606 dite « sensiblement circulaire » est illustré sur la figure 6C. Ce troisième exemple de fil comporte une section 606, dont une plus grande portion du contour ou une plus grande partie du contour, notée 608, a une forme d'arc de cercle, tandis qu'une portion inférieure du contour ou une plus petite partie du contour, notée 610, est rectiligne et forme un méplat pour le fil,
- un quatrième exemple de fil, doté d'une section 612 dite « sensiblement ovoïde » est illustré sur la figure 6D . Ce quatrième exemple de fil comporte une section sensiblement ovoïde 612, dont une plus grande portion du contour ou une plus grande partie notée 614 du contour, a une forme ovale, tandis qu'une portion inférieure ou une plus petite partie notée 616 du contour, est rectiligne et forme un méplat pour le fil,
- un cinquième exemple de fil, doté d'une section 618, dite « sensiblement circulaire » est illustré sur la figure 6E. Ce cinquième exemple de fil comporte une section 618, dont une plus grande portion ou plus grande partie 620 du contour, a une forme d'arc de cercle, tandis qu'une portion inférieure ou plus petite partie 622 du contour, forme un renfoncement ou une encoche dans le fil,
- un sixième exemple de fil, doté d'une section 624 dite « sensiblement ovoïde » est illustré sur la figure 6F. Ce sixième exemple de fil comporte une section 624, dont une plus grande portion du contour ou une plus grande partie 626 du contour a une forme ovale, tandis qu'une portion inférieure du contour ou plus petite partie 628 du contour forme un renfoncement ou une encoche dans le fil,
- un septième exemple de fil, doté d'une section 630 dite « sensiblement circulaire » est illustré sur la figure 6G. Ce septième exemple de fil comporte une section 630, dont une plus grande portion du contour ou une plus grande partie 632 du contour a une forme d'arc de cercle, tandis qu'une portion inférieure du contour ou plus petite partie 634 du contour forme à la fois un renfoncement ou une encoche 634 dans le fil et des méplats 636 et 638, de part et d'autre du renfoncement 634,
- un huitième exemple de fil, doté d'une section 640 dite « sensiblement ovoïde » est illustré sur la figure 6H. Ce huitième exemple de fil comporte une section 640, dont une plus grande portion du contour ou une plus grande partie 642 du contour a une forme ovale, tandis qu'une portion inférieure du contour ou plus petite partie du contour 644 forme à la fois un renfoncement ou une encoche 644 dans le fil et des méplats 646 et 648, de part et d'autre du renfoncement 644. Dans un cas où les barreaux ou fils 120a,
120b, 120c, 12Od, ont une forme de cylindre à base circulaire ou ont une section sensiblement circulaire, ces derniers peuvent avoir un diamètre d (le diamètre d étant défini sur la figure IB dans une direction parallèle au vecteur ι d'un repère orthogonal [O; i ; j ; k ] compris par exemple entre 1 et 15 nanomètres, ou par exemple de l'ordre de 5 nanomètres.
En ce qui concerne la composition des fils quantiques, les fils ou barreaux 120a, 120b, 120c, 12Od, peuvent avoir été formés à base d'un troisième matériau semi-conducteur, qui peut être différent du ou des matériaux à base desquels les blocs 110 et 130 sont formés. Sur la figure IB par exemple, les fils ou barreaux 120a, 120b, 120c, 120d, peuvent être à base d'un matériau différent de celui des portions 112a, 112b, 112c, 112d, du bloc 110 auxquelles ces fils sont respectivement rattachés. Le troisième matériau semi-conducteur peut être un matériau choisi pour ses performances électriques, notamment en terme de mobilité des porteurs de charges, tel que par exemple du germanium.
Le dispositif qui vient d'être décrit en liaison avec les figures IA et IB, peut être complété par une grille 140 formée entre les blocs 110 et 130, qui enrobe les fils 120a, 120b, 120c, 120d, et permet de contrôler la conduction de ces derniers. Cette grille 140 peut former une bague autour des fils quantiques 120a, 120b, 120c, 120d, sur une partie de leur longueur L, et peut être réalisée de manière à ne pas être en contact avec les blocs 110 et 130. Un matériau diélectrique 142 de grille, par exemple du SiO2 ou un matériau diélectrique communément appelé « high-k » (ou de constante diélectrique k élevée) tel que par exemple du HfO2, ou du Al2O3, ou du ZrO2, et d'épaisseur qui peut être conforme, comprise par exemple entre 0,5 et 5 nanomètres, est formé autour des fils 120a, 120b, 120c, 12Od. La partie des fils 120a, 120b, 120c, 12Od, entourée par le diélectrique 142, se trouve insérée dans un matériau 144 de grille, semi- conducteur tel que par exemple du polysilicium ou conducteur, tel que par exemple du TiN ou du W. De part l'agencement des fils ou barreaux 120a, 120b, 120c, 12Od, du dispositif, à l'endroit entre les blocs 110 et 130 où la grille 140 est formée, la couche isolante 102 peut être séparée de chacun des fils 120a, 120b, 120c, 120d, par le diélectrique 142 et le matériau 144 de grille, tandis que les fils peuvent être séparés entre eux par le diélectrique 142 et le matériau 144 de grille (figures 2A et 2B, ces figures représentant respectivement, le dispositif de la figure IA et le dispositif de la figure IB auxquels ont été ajouté une grille 140 de transistor) .
Un exemple de procédé de réalisation d'un dispositif microélectronique suivant l'invention, du type de celui décrit précédemment, va à présent être donné .
La première étape de ce procédé illustrée sur la figure 3A, consiste à réaliser un empilement de couches minces sur un substrat, qui peut être de type semi-conducteur sur isolant, et comprendre une première couche semi-conductrice 201, par exemple à base de silicium, sur laquelle repose une couche isolante 202 par exemple une couche d'oxyde enterré (« burried oxide » selon la terminologie anglo-saxonne) à base de SiO2, elle-même recouverte d'une deuxième couche semi- conductrice 203. Cette deuxième couche semi-conductrice 203 peut être par exemple à base de silicium ou de SiGe. Plusieurs autres couches 204i, ..., 204n (avec n un entier, par exemple impair) sont réalisées sur la deuxième couche semi-conductrice 203, et forment avec cette dernière un empilement 205 de couches minces sur la couche isolante 202.
Les couches 204i, ..., 204n peuvent être des couches semi-conductrices, formées par exemple, par plusieurs épitaxies successives à partir de la deuxième couche semi-conductrice 203. Les couches 203, 204i, ..., 204n ont des épaisseurs (mesurées dans une direction orthogonale à un plan principal de la couche isolante 202, et parallèle au vecteur k du repère [O; i ; j ; k ] défini sur la figure 3A) par exemple comprises entre 1 et 100 nanomètres ou entre 1 et 30 nanomètres .
L'empilement 205 peut être formé d'une alternance de couches notées 203, 2042, 2044,..., 204n à base d'un premier matériau 206, qui peut être semi- conducteur, tel que par exemple du SiGe, et de couches notées 204i, 2043,..., 204n-i à base d'un deuxième matériau 207, différent du premier matériau 206. Le premier matériau 206 peut être un matériau susceptible de pouvoir être gravé de manière sélective vis-à-vis du deuxième matériau 207. Le deuxième matériau 207 peut être quant à lui, un matériau cristallin favorisant la croissance par épitaxie, par exemple un matériau semi¬ conducteur tel que du silicium, ou du GaAs, ou du INP.
Selon une possibilité de mise en œuvre, les couches 203, 2042,..., 204n-i à base du premier matériau 206 peuvent avoir une épaisseur ei, comprise par exemple entre 1 et 20 nanomètres, plus épaisse que celle des couches 204i, 2043,..., 204n à base du deuxième matériau 207, qui peuvent, quant à elles, avoir une épaisseur e2, par exemple entre 1 et 15 nanomètres. Une fois l'empilement 205 réalisé, on effectue le dépôt d'une couche de masque dur 208, par exemple à base de Si3N4 ou de SiO2, ou à base d'un autre matériau apte à protéger l'empilement 205 d'une gravure telle que, par exemple, une gravure plasma. Ensuite, on dépose une couche de résine photosensible 209, par exemple à base de polyimide, sur la couche de masque dur 208, et l'on définit dans la couche de résine 209, par exemple par une méthode de photolithographie, un masque de résine comportant une pluralité de motifs. Ensuite, on effectue une gravure anisotrope de la couche 208 de masque dur protégée par le masque de résine 209, afin de réaliser un masque dur sous le masque de résine, reproduisant la pluralité de motifs de ce dernier (figure 3B) . Parmi la pluralité de motifs du masque de résine et du masque dur, figurent un ou plusieurs motifs du type de ceux représentés sur la figure 5, dont au moins un premier motif 310 de région de drain de transistor 300, par exemple de forme rectangulaire, au moins un deuxième motif 330 de région de source de transistor 300, qui peut être semblable au motif de région de drain, ainsi qu'au moins un troisième motif, reliant le premier motif 310 et le deuxième motif 330. Le troisième motif 320, peut avoir par exemple une forme et des dimensions correspondant à celles d'un motif classique de canal de transistor 300, tel qu'un motif rectangulaire de largeur W, par exemple compris entre 10 nanomètres et 1000 nanomètres et de longueur L, par exemple entre 5 nanomètres et 1000 nanomètres .
Après formation du masque dur 208, le masque de résine 209 peut être éventuellement retiré par un procédé de délaquage, par exemple à l'aide d'un plasma oxydant .
On procède ensuite à une première étape de gravure des couches 203, 204!,..., 204n, situées sous le masque dur 208, afin de reproduire les motifs de ce dernier dans l'empilement 205. La gravure peut être de type anisotrope, et réalisée par exemple à l'aide d'un plasma à base de CF4, HBr, O2. La figure 4A représente une vue de dessus, sans le masque dur 208, de l'empilement 205 une fois gravé. Cet empilement 205, comporte notamment une première partie ou un premier bloc 210 reproduisant le premier motif 310 et dans lequel au moins une zone active, par exemple une région de source est destinée à être réalisée, une deuxième partie ou un second bloc 230 reproduisant le deuxième motif 330 et dans lequel au moins une zone active, par exemple une région de drain est destinée à être réalisée, ainsi qu'au moins une troisième partie 205a, reproduisant le troisième motif 320 reliant le premier bloc 210 et le deuxième bloc 230. La troisième partie 205a de l'empilement 205, constitue une structure, représentée selon une coupe transversale sur la figure 3C, formée d'un empilement, de parties des couches 203, 204i, ..., 204n, gravées, situées sous une portion notée 208a du masque dur 208, et qui reproduisent le troisième motif 320.
Ensuite, on effectue une seconde gravure de l'empilement 205, qui peut être isotrope, et sélective, de manière à retirer partiellement certaines des couches 203, 204!, 2042,..., 204n, de l'empilement 205, par exemple celles 203, 2042,..., 204n-i à base du premier matériau 206.
Dans le cas où les couches 203, 2042,..., 204n_! sont à base d'un premier matériau semi-conducteur, tel que par exemple du SiGe tandis que les couches 204i, 2043,..., 204n sont à base d'un deuxième matériau semi-conducteur tel que par exemple du silicium, la gravure peut être une gravure isotrope du premier matériau semi-conducteur, sélective vis-à-vis du deuxième matériau semi-conducteur. Une telle gravure peut être réalisée par exemple à l'aide d'un plasma à base de fluor, par exemple à base de CF4 ou de NF3 dans un cas où le premier matériau 206 est du SiGe. Dans un autre cas, où le premier matériau 206 est du Si, la gravure sélective peut être réalisée par exemple à l'aide d'un plasma à base de CF4 + CH2F2+N2+O2.
L'empilement 205 étant protégé sur le dessus par le masque dur 209, la seconde gravure permet d'effectuer un retrait de portions des couches 203, 2042,..., 204n_i, à base du premier matériau 206 semi-conducteur, de part et d'autre de la structure 205a, au niveau des flancs ou faces latérales de cette dernière (figure 3D, les flancs ou faces latérales de la structure 205a étant des parties de cette dernière parallèles au plan [O; j ; k ] sur cette figure) .
De manière préférable, la seconde étape de gravure sélective impacte les couches 203, 2042, 2044,..., 204n-i à base du premier matériau 206 et laisse les autres couches 204i, 2043,..., 204n à base du deuxième matériau 207 intactes.
Comme le montre la figure 4B, représentant une vue de dessus de l'empilement 205, sans le masque dur 208, et après la seconde gravure, les couches gravées 203, 2042, 2044,..., 204n_i ont des étendues inférieures à celles des autres couches 204i, 2043,..., 204n-i à base du deuxième matériau semi-conducteur (les couches 2042, 2044,..., 204n_i, d'une part et 204i, 2043,..., 204n-i, d'autre part étant délimitées sur cette figure 4B, respectivement, par des traits discontinus, et par un trait continu) .
Il résulte, à la suite de la seconde étape de gravure, que l'empilement 205 et notamment la structure 205a comporte sur ses flancs, ou sur chacune de ses faces latérales, un profil dentelé 213 (représenté par des traits discontinus sur la figure 3D) . Ce profil dentelé 213 peut être un profil en créneaux. En effet, suivant la qualité de la gravure sélective précédemment décrite, les blocs de couches empilées formant la structure 205a peuvent avoir une forme proche d'une forme parfaitement parallélépipédique . Des blocs empilés de forme proche d'une forme parfaitement parallélépipédique et de largeurs différentes les unes des autres réalisent un profil en créneau.
Ensuite, on forme sur les flancs ou faces latérales de la structure 205a, des bouchons isolants ou espaceurs 212 isolants (« spacers selon la terminologie anglo-saxonne) , de manière à combler au moins partiellement les parties des couches 203, 2042,..., 204n-i qui ont été retirées par gravure sélective de l'empilement 205. Avantageusement, les bouchons isolants 212 comblent totalement les parties des couches 203, 2042,..., 204n_i, qui ont été retirées lors de la gravure sélective de l'empilement 205.
La formation de ces espaceurs 212 isolants peut être réalisée tout d' abord par un dépôt conforme d'une couche diélectrique 211, par exemple à base de Si3N4, et d'épaisseur comprise entre 20 à 50 nanomètres, sur l'empilement 205 et en particulier sur la structure 205a, puis, une gravure partielle, isotrope, de la couche diélectrique 211 déposée. Cette gravure partielle est réalisée de manière à ne conserver la couche diélectrique 211, de préférence qu'autour des parties retirées lors de la seconde étape de gravure, des couches 203, 2042,..., 204n-i, à base du premier matériau 206. L'épaisseur restante de la couche diélectrique 211 forme alors des espaceurs isolants 212 de part et d'autre de la structure 205a, sur les flancs ou faces latérales de cette dernière. L'épaisseur de la couche diélectrique 211, qui est conservée, peut éventuellement être telle que, après formation des espaceurs 212, la structure 205a comporte sur ses côtés ou faces latérales, un nouveau profil, plan ou quasi plan .
Suite à la réalisation des espaceurs 212, l'empilement 205, et en particulier la structure 205a, est recouverte et protégée sur le dessus par la partie 208a du masque dur 208, et comporte sur ses côtés ou flancs ou faces latérales, une alternance de zones ou bandes isolantes formées par les espaceurs isolants 212, et de zones ou bandes semi-conductrices formées par les couches 204i,..., 204n à base du deuxième matériau 207 semi-conducteur (figure 3E) .
Sur chacune des zones ou bandes formées par les couches 204!,..., 204n_i, à base du deuxième matériau 207 semi-conducteur, affleurant sur les côtés ou flancs de l'empilement 205, on forme une épaisseur à base d'un troisième matériau 214 semi-conducteur, par exemple à l'aide d'une croissance par épitaxie. Cette épitaxie du troisième matériau 214 sur le deuxième matériau 207, est sélective vis-à-vis des espaceurs isolants 212. Ainsi, les zones à base du deuxième matériau semi-conducteur, situées sur les flancs ou côtés, ou faces latérales de l'empilement 205, peuvent servir de germe cristallin de départ pour faire croître des épaisseurs 220 semi-conductrices par exemple entre 1 et 15 nanomètres, à base d'un troisième matériau 214 semi-conducteur. Les épaisseurs 220 peuvent avoir la forme de blocs cylindriques ou sensiblement cylindriques, qui entourent l'empilement 205. Des portions, notées 220a, de ces blocs cylindriques longent les faces latérales ou côtés ou flancs de la structure 205a. Ces portions forment des fils 220a cylindriques ou barreaux 220a cylindriques ou tiges cylindriques 220a, en particulier à profil arrondi ou courbe, qui relient la première partie ou premier bloc 210 et la deuxième partie ou deuxième bloc 230 de l'empilement 205 (figures 4C et 3F, ces figures représentant respectivement, une vue de dessus de l'empilement 205 sans le masque dur 208, et une vue en coupe de la structure 205a entre la première partie 210 et la deuxième partie 230 de l'empilement. Les fils 220a cylindriques, peuvent par exemple avoir une section circulaire comme cela est illustré sur la figure 3F ou, selon une autre possibilité, une section ovoïde.
Les fils 220a étant réalisés par un procédé de microélectronique, par exemple à l'aide d'une croissance par épitaxie(s), ces derniers n'ont pas nécessairement une forme géométrique parfaite, et en particulier une section de forme géométrique parfaite. Ainsi à l'interface avec les couches 204i, ..., 204n-i, à base du deuxième matériau 207 sur lesquelles les fils 220a ont été formés, ces fils 220a sont susceptibles de comporter au moins un méplat, ou/et une encoche ou un renfoncement .
Les figures 7A à 7F illustrent différentes variantes de formes de sections, que les fils 220a sont susceptibles d'adopter. Ces formes de sections peuvent dépendre notamment, du profil des faces latérales ou flancs de la structure 205a.
Les figures 7A et 7B (représentant chacune une vue en coupe d'une partie de la structure 205a entre la première partie 210 et la deuxième partie 230 de l'empilement 205) illustrent respectivement un exemple de fil doté d'une section sensiblement ovoïde 700 et d'un méplat 702 contre la structure 205a, et un autre exemple de fil doté d'une section sensiblement circulaire 704, et d'un méplat 706 contre la structure 205a.
Les figures 7C et 7D (représentant chacune une vue en coupe d'une partie de la structure 205a entre la première partie 210 et la deuxième partie 230 de l'empilement 205), illustrent respectivement, un exemple de fil doté d'une section sensiblement ovoïde 708 et d'un renfoncement ou d'une encoche 710, et un autre exemple de fil 220a doté d'une section sensiblement circulaire 712 et d'un renfoncement ou d'une encoche 714.
Les figures 7E et 7F (représentant chacune une vue en coupe d'une partie de la structure 205a entre la première partie 210 et la deuxième partie 230 de l'empilement 205) illustrent respectivement un exemple de fil 220a doté d'une section sensiblement ovoïde 716 ainsi que d'une encoche 718 et de méplats 720 et 722 de part et d'autre de l'encoche 718, et un autre exemple de fil 220a doté d'une section sensiblement circulaire 730, ainsi que d'une encoche 732 et de méplats 734 et 736 de part et d'autre de l'encoche 732.
Le troisième matériau semi-conducteur 214, à base duquel sont réalisés les fils 220a, peut être différent du premier matériau 206 semi-conducteur et du deuxième matériau semi-conducteur 207 à base desquels les couches 203, 2042, ..., 204n d'une part et les couches 204i, 2043, ..., 204n-i, d'autre part sont respectivement formées. Ce troisième matériau 214 semi-conducteur peut être un matériau choisi pour ses performances électriques, notamment en termes de mobilité des porteurs de charges, par exemple du Germanium.
Les tiges 220a ou barreaux 220a ou fils 220a, reliant des blocs 210 et 230 dans lesquels, respectivement, une région de source et une région de drain sont destinés à être formées, ces fils 220a, sont prévus pour servir de fils quantiques et former une structure de canal de transistor à plusieurs branches ou éventuellement plusieurs canaux de transistors.
Ensuite, on recouvre l'empilement 205 d'une couche isolante 235, par exemple à base à base de SiO2, ou d'oxyde HTO (HTO pour « High Température Oxide ») ou de Si3N4. Cette couche isolante 235 peut être réalisée avec une épaisseur supérieure à la hauteur de l'empilement 205, de manière à recouvrir entièrement ce dernier.
Une cavité 236, est ensuite réalisée dans la couche isolante 235. Comme le montre la figure 4D (représentant une vue de dessus de l'empilement 205, sans le masque 208), recouvert par la couche isolante 235, la cavité 236 peut avoir un dessin et un emplacement correspondant à celui d'une grille de transistor .
La cavité 236 peut être réalisée par exemple à l'aide d'étapes de photolithographie et de gravure, de manière à dévoiler la couche isolante 202 du substrat 201, ainsi qu'au moins une partie de la structure 205a, et une portion des fils 220a formés de part et d'autre de cette dernière (figure 4D et figure 3G) .
Ensuite, on retire les parties de la structure 205a dévoilées par la cavité 236. Les portions ou parties des fils 220a qui sont dévoilées par la cavité 236, sont quant à elles conservées.
Pour effectuer ce retrait, on peut tout d'abord retirer dans la cavité 236, le matériau diélectrique 211 formant les espaceurs 212, à l'aide d'une gravure chimique, par exemple au moyen d'une solution aqueuse à base de H3PO4. Selon une autre possibilité, ce retrait peut être effectué à l'aide d'un plasma, par exemple à base de CF4+CH2F2+N2+O2, puis réaliser une gravure, sélective vis-à-vis du troisième matériau semi-conducteur.
Cette gravure sélective vis-à-vis du troisième matériau semi-conducteur, peut être, par exemple, une gravure sèche ou une gravure chimique à l'aide par exemple de TMAH (TMAH pour tétra-méthyl ammonium hydroxyle) . Seules les portions des fils ou barreaux 220a dévoilées par la cavité 236, sont alors conservées dans cette dernière (figure 4E, cette figure représentant une vue de dessus de l'empilement 205, recouvert par la couche isolante 235) .
Comme le montre la figure 3H (cette figure représentant une vue en coupe de l'empilement 205 située entre la première partie 210 de cet empilement et la deuxième partie 230 de cet empilement, dans lesquelles respectivement une région de drain et une région de source sont destinées à être formées) suite au retrait dans la cavité 236 de la structure 205a, les portions des fils 220a, situées dans la cavité 236 sont détourées, et en suspension dans cette cavité 236.
Une grille 240 peut être est ensuite réalisée dans la cavité 236, à l'aide d'un procédé Damascène, lors duquel on effectue tout d'abord un dépôt d'un isolant 242, autour des portions des fils 220a dévoilés par la cavité 236. Ce dépôt peut être conforme, d'épaisseur par exemple de l'ordre de 1 à 10 nanomètres, et à base par exemple de SiO2, ou par exemple d'un matériau diélectrique de type communément appelé « high-k » tel que le HfO2.
Ensuite, la cavité 236 est remplie à base d'un matériau 244 de grille, qui peut être semi-conducteur tel que par exemple du polysilicium ou métallique, tel que par exemple du molybdène (figure 31) .
Dans le cas où le remplissage de la cavité dépasse de l'embouchure de cette dernière et recouvre la couche isolante 235, une étape de CMP (CMP pour « chemical mechanical polishing » ou polissage mécano- chimique) peut être prévue pour ne conserver le matériau 244 de grille 240, dans la cavité 236 que jusqu'au niveau de l'embouchure de cette dernière. Comme cela été évoqué plus haut, au moins une région de drain ainsi qu'au moins une région de source sont destinées à être formées, respectivement, dans la première partie 210 et dans la deuxième partie 230, de l'empilement 205. Selon une possibilité de réalisation de ces régions de drain et de source, on peut, après formation de la grille 240, retirer la couche isolante 235 au dessus des parties 210 et 230 de l'empilement 205, afin de procéder à une implantation ionique par exemple à base d'As ou de P ou de B ou de BF2, puis à une siliciuration des parties 210 et 230.
Selon une variante du procédé, avant l'étape de formation de la grille 240 dans la cavité 235, on peut réaliser des espaceurs qui permettront de séparer électriquement la grille, d'une part, de la partie 210 de l'empilement 205 destinée à former une région de source de transistor, et d'autre part, de la partie 230 de l'empilement 205 destinée à former une région de drain.

Claims

REVENDICATIONS
1. Procédé de réalisation d'un dispositif microélectronique doté d'un ou plusieurs fils aptes à former un canal de transistor ou un canal de transistor à plusieurs branches ou plusieurs canaux de transistors, le procédé comprenant les étapes de : a) formation dans une ou plusieurs couches minces reposant sur un support, d'au moins un premier bloc (210) et d'au moins un second bloc (230) dans lesquels respectivement au moins une région de drain et au moins une région de source sont destinées à être formés, et d'au moins une structure (205a) reliant le premier bloc (210) et le second bloc (230), b) formation sur au moins un flanc de la structure (205a) d'un ou plusieurs fils (220a), reliant une première zone du premier bloc (210) et une autre zone du second bloc (230), aptes à former un canal ou un canal de transistor à plusieurs branches ou plusieurs canaux de transistors.
2. Procédé de réalisation d'un dispositif microélectronique selon la revendication 1, dans lequel le premier bloc et second bloc (210, 230) et la structure sont formés d'un empilement (205) de couches minces, le procédé comprenant en outre, avant l'étape a) : la réalisation sur le support de cet empilement (205) de couches minces.
3. Procédé de réalisation d'un dispositif microélectronique selon la revendication 1 ou 2, comprenant en outre, après l'étape b) : une étape de suppression, entre le premier bloc (210) et le deuxième bloc (220), sélective vis-à-vis des fils (220a), d'au moins une partie de la structure (205a) .
4. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à 3, dans lequel le premier bloc et second bloc (210, 230) et la structure sont formés dans un empilement (205) de couches minces, l'étape a) comportant les étapes de :
- formation d' au moins un masquage sur ledit empilement,
- gravure anisotrope de l'empilement (205) à travers le masquage (208) .
5. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à 4, dans lequel le premier bloc et second bloc (210, 230) et la structure sont formés dans un empilement (205) de couches minces, les fils (220a) à l'étape b) étant réalisés par croissance ou par croissance sélective d'au moins un matériau semi-conducteur (214) autour d'une ou plusieurs couches données (204i, ..., 204n_i) de l'empilement (205).
6. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à 5, dans lequel le premier bloc et second bloc (210, 230) et la structure (205a) sont formés dans un empilement (205) de couches minces, l'empilement (205) étant formé d'au moins deux couches successives (203,204i) à base de matériaux (206,207) différents ou d'au moins une paire de couches successives (203,204i) à base de matériaux (206,207) différents.
7. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à 6, dans lequel le premier bloc et second bloc (210, 230) et la structure (205a) sont formés dans un empilement
(205) de couches minces, l'empilement (205) étant formé d'une alternance de couches à base d'un premier matériau (206) semi-conducteur, et d'autres couches à base d'un deuxième matériau (207), différent du premier matériau (206) .
8. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 2 à 7, dans lequel le premier bloc, le second bloc (210, 230) et la structure (205a) sont formés dans un empilement
(205) de couches minces et dans lequel l'empilement (205) est formé d'une ou plusieurs couches à base d'un premier matériau (206), et d'une ou plusieurs autres couches à base d'un deuxième matériau (207), le procédé comprenant en outre après l'étape a) et avant l'étape b) , les étapes de : - gravure partielle et sélective du deuxième matériau (207) vis-à-vis des couches à base du premier matériau (206),
- formation d'une épaisseur isolante (211) autour des couches (203, 2042..., 204n_i) à base du premier matériau (206) .
9. Procédé de réalisation d'un dispositif microélectronique selon la revendication 8, l'étape b) étant réalisée, par croissance ou par croissance par épitaxie, sur le deuxième matériau (207), d'un troisième matériau (211) , le troisième matériau (211) étant différent du premier matériau (206) et/ou du deuxième matériau (207).
10. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 3 à 9, comprenant en outre, après l'étape de suppression d'au moins une partie de la structure, sélective vis-à-vis des fils (220a) , les étapes de :
- dépôt d'une couche isolante (235) sur la structure (205a),
- formation d'au moins une ouverture (236) dans la couche isolante (235) entre le premier bloc et le deuxième bloc, dévoilant la structure (205a) et les fils (220a) ou dévoilant une partie de la structure (205a) et des fils (220a),
- gravure de la structure (205a) à travers l'ouverture (236), sélective vis-à-vis des fils (220a).
11. Procédé de réalisation d'un dispositif microélectronique selon la revendication 10, comprenant en outre, après la gravure de la structure (205a) à travers l'ouverture (236), la formation d'une grille (250) de transistor dans l'ouverture (236).
12. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à 11, la première zone du premier bloc (210) et ladite autre zone du second bloc (230) étant à base d'un ou de matériaux différent (s) du matériau (214) à base duquel sont formés les fils (220a) .
13. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à
12, les fils (220a) formés à l'étape b) étant distincts ou disjoints.
14. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à
13, un ou plusieurs fils (220a) formés à l'étape b) , ou tous les fils (220a) formés à l'étape b) étant distincts du support.
15. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à
14, les fils (220a) formés à l'étape b) ayant une forme cylindrique.
16. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à
15, les fils (220a) formés à l'étape b) étant dotés d'un profil arrondi ou présentant une courbure.
17. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendications 1 à
16, les fils (220a) formés à l'étape b) comportant au moins une encoche ou/et au moins un méplat.
18. Procédé de réalisation d'un dispositif microélectronique selon l'une des revendication 1 à 17, dans lequel le support est formé d' au moins une couche semi-conductrice (201) et d'au moins une couche isolante (202) reposant sur la couche semi-conductrice (201), l'empilement (205) de couches minces formé à l'étape a) reposant sur la couche isolante (202).
19. Dispositif microélectronique compre- nant :
- un support,
- au moins un premier bloc (110) et au moins un second bloc (130) reposant sur le support, dans lesquels respectivement, au moins une région de drain et au moins une région de source sont aptes à être formées,
- plusieurs fils cylindriques (110a, 110b, 110c, 11Od) , reliant une première zone du premier bloc (110) et une autre zone du second bloc (130), et aptes à former un canal de transistor ou un canal de transistor à plusieurs branches ou plusieurs canaux de transistors, au moins deux fils (110a, 110b) étant alignés dans une direction réalisant un angle non nul avec un plan principal du support .
20. Dispositif microélectronique selon la revendication 19, dans lequel les fils (110a, 110b, 110c, 11Od) sont rattachés à une portion de la première zone du premier bloc (110) et à une autre portion de ladite autre zone du second bloc (130), au moins un fil donné parmi les fils étant à base d'un matériau différent de la portion respective de la première zone ou/et de l'autre portion respective de ladite autre zone du second bloc auquel ce fil donné est rattaché.
21. Dispositif microélectronique selon la revendication 19 ou 20, les fils étant dotés d'un profil arrondi ou d'un profil présentant une courbure.
22. Dispositif microélectronique selon l'une des revendications 19 à 21, au moins un fil parmi lesdits fils (110a, 110b, 110c, 11Od) n'étant pas en contact avec le support.
23. Dispositif microélectronique selon l'une des revendications 19 à 22, au moins deux fils
(110a, 110c) étant alignés dans une direction parallèle au plan principal du support .
24. Dispositif microélectronique selon l'une des revendications 19 à 23, le premier bloc (110) et le second bloc (130) comprenant au moins une couche à base d'un premier matériau semi-conducteur, et au moins une couche à base d'un deuxième matériau semi¬ conducteur, différent du premier matériau semi- conducteur.
25. Dispositif microélectronique selon l'une des revendications 19 à 24, le premier bloc et le second bloc comprenant une alternance de couches à base d'un premier matériau semi-conducteur et de couches à base d'un deuxième matériau semi-conducteur, différent du premier matériau semi-conducteur.
26. Dispositif microélectronique selon l'une des revendications 24 ou 25, les fils (110a,
110b, 110c, 11Od) étant à base d'un troisième matériau semi-conducteur, différent du premier matériau semi-conducteur et du deuxième matériau semi¬ conducteur .
27. Dispositif microélectronique selon l'une des revendications 19 à 26, comprenant en outre : au moins une grille (150) enrobant au moins partiellement lesdits fils (110a, 110b) .
28. Dispositif microélectronique selon la revendication 27, le support et au moins un desdits fils (110a, 110b, 110c, 11Od) étant séparés par une portion de grille (150) .
29. Dispositif microélectronique selon l'une des revendications 19 à 28, dans lequel les fils (110a, 110b, 110c, 11Od) ont une profil arrondi ou un profil présentant une courbure, et comportent au moins un méplat, ou/et au moins un renfoncement.
30. Dispositif microélectronique selon l'une des revendications 19 à 29, dans lequel, le support est formé d'une couche semi-conductrice (101) recouverte par une couche isolante (102), le premier bloc (110) et le second bloc (130) reposant sur la couche isolante (102).
31. Dispositif microélectronique selon l'une des revendications 19 à 30, les fils étant distincts ou disjoints.
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