WO2006115125A1 - 半導体装置およびその製造方法 - Google Patents

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Definitions

  • a gate insulating film 24 is formed on the surface of the SiC semiconductor substrate 20, and the gate electrode 25 (for example, polysilicon force) having a pattern exposing the central region of the P-type well 23 is formed. Formed). Then, an opening that exposes a partial region of the P + type layer 27 and the N + type source layer 26 is formed in the central portion of the gate insulating film 24 in the region exposed from the gate electrode 25. Contact metal 28 made of M is embedded. In addition, a metal film to be the drain electrode 32 is formed on the lower surface of the N + type SiC substrate 21.

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

　この半導体装置は、第１導電型のＳｉＣ半導体基板と、このＳｉＣ半導体基板上に形成された第２導電型のウエルと、このウエルを取り囲む領域に、このウエルと一部重なるように第１導電型の不純物を導入して形成された第１不純物拡散層と、前記ウエル内において、前記不純物拡散層と所定の間隔を開けた領域に前記第１導電型の不純物を導入して形成された第２不純物拡散層と、前記第１および第２不純物拡散層間のチャネル領域にゲート絶縁膜を挟んで対向配置されたゲート電極とを含む。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] この発明は、 SiC (炭化シリコン)半導体基板を用いた半導体装置およびその製造 方法に関する。
背景技術
[0002] 家庭用民生機器や電気自動車 (たとえばハイブリッド車)の電源（とくにインバータを 用いたもの）には、従来から、 Si (シリコン）半導体基板を用いたパワー MOSFETが 用いられてきた。パワーエレクトロニクスの分野では、電力変換時におけるデバイスで の損失が問題となっており、低損失ィ匕が課題となっているが、 Si材料を用いたパワー MOSFETでは技術的な限界に近づきつつあると言われており、さらなる高効率ィ匕の 実現は困難な状況に立ち至って!/、る。
[0003] そこで、 SiC半導体のパワーデバイスへの応用につ!/、ての研究が進められて!/、る。
SiCは、バンドギャップが Siの 3倍、絶縁破壊電界が Siの 10倍などといった、優れた 物性を持つ化合物であり、パワーデバイスに応用すれば、 S係パワーデバイスよりも 低損失なデバイスを実現できる。しかし、 SiC半導体基板を用いた MOSFETには、 チャネル部分の抵抗が高 ヽと ヽぅ課題があり、実用化が困難であると言われて!/ヽる。
[0004] 図 6は、 SiC半導体基板を用いたパワー MOSFETの構造例を示す図解的な断面 図である。 N型 SiC半導体基板 1上に N型 SiCェピタキシャル層 2が形成されており、 この SiCェピタキシャル層 2の表層部に MOS構造が形成されている。すなわち、 SiC ェピタキシャル層 2の表層部には、間隔を開けて P型ゥエル 3が複数個形成されてお り、隣接する P型ゥエル 3に跨る領域には、 SiCェピタキシャル層 2上に、ゲート絶縁 膜 4を挟んで、ゲート電極 5が形成されている。図 6ではゲート電極 5は分離されて表 されている力 これらは、図示しない位置で連続している。
[0005] 各 P型ゥエル 3内には、ゲート電極 5の縁部に沿って N+型ソース層 6が形成され、さ らに、 P型ゥエル 3に接続された P+型層 7が形成されている。 N+型ソース層 6および P+ 型層 7は、 SiCェピタキシャル層 2の表面に形成されたコンタクトメタル 8 (たとえば、 Ni 力もなるもの）に接続されている。このコンタクトメタル 8は、ゲート電極 5を覆う層間絶 縁膜 9およびゲート絶縁膜 4に形成されたコンタクト孔 10を介して、ソース電極 11に 接合され、電気的に接続されている。ソース電極 11は、層間絶縁膜 9上のほぼ全面 を覆って形成される金属層（たとえば、 A1力もなるもの）からなり、コンタクト孔 10に入 り込んで、コンタクトメタル 8と接触するようになって 、る。
[0006] このような構成により、ゲート電極 5に適切な電圧を印加すれば、 P型ゥエル 3にお いてゲート電極 5の直下に位置するチャネル領域 12に反転層が生じ、ドレイン領域と しての SiC半導体基板 1とソース層 6との間が導通する。このようにして、トランジスタ 動作が可能となる。
P型ゥエル 3は、図 7の図解的な平面図に示すように、たとえば、矩形に形成される 。この矩形の P型ゥエル 3の内部に矩形の N+型ソース層 6が形成されており、さらに、 その内方に、 P+型層 7が形成されている。この場合、チャネル長 Lは、 P型ゥエル 3の 縁部と N+型ソース層 6の縁部との間の距離によって規定される。
特許文献 1 :特開 2000— 22137号公報（図 7)
発明の開示
発明が解決しょうとする課題
[0007] SiC半導体材料に対しては、 Si半導体材料の場合のような二重拡散プロセスによる 不純物の導入を行うことができず、不純物拡散層の形成は、専ら、イオン注入による 選択的ドーピングによらざるを得ない。そのため、第 1のマスクを用いたイオン注入に よって P型ゥエル 3を形成し、さらに第 2のマスクを用いたイオン注入によって N+型ソ ース層 6が形成される。
[0008] したがって、第 1および第 2のマスクのずれが生じれば、図 7に示すように、 P型ゥェ ル 3の中央位置に N+型ソース層 6を整合させることができず、場所によってチャネル 長 Lがばらつくこととなり、所望のデバイス特性を得ることができない。むろん、マスク ずれに再現性を期待することはできな ヽから、作製される MOSFETのデバイス特性 にばらつきが生じることは避けられない。
[0009] また、前記のような構成のパワー MOSFETの場合、 P型ゥエル 3間の間隔が狭いと 、この間を通る電流は、いわゆる JFET (Junction Field-Effect Transistor)抵抗を受け 、オン抵抗が高くなる。むろん、この問題は、 P型ゥエル 3間の間隔を広くとることによ つて解消される力 この場合には、単位面積当たりのチャネル幅（チャネル領域 12の 総延長）が短くなり、チャネル抵抗が増加してしまう。すなわち、もともと SiC半導体を 用いた MOSFETにお!/、て最大の課題とも 、うべき大きなチャネル抵抗をさらに増大 させてしまう結果を招き、オン抵抗が高くなる。
[0010] したがって、 SiC半導体を用いた MOSFETのオン抵抗 (JFET抵抗およびチヤネ ル抵抗を含む。）の低減は、容易にはなしえない課題となっていた。
この発明の第 iの目的は、 SiC半導体を用いつつ安定したデバイス特性を得ること ができる構造の半導体装置およびその製造方法を提供することである。
また、この発明の第 2の目的は、 SiC半導体を用いながらオン抵抗を効果的に低減 することが可能な半導体装置およびその製造方法を提供することである。
課題を解決するための手段
[0011] この発明の半導体装置は、第 1導電型の SiC半導体基板 (20)と、この SiC半導体 基板上に形成され、前記第 1導電型とは異なる第 2導電型のゥエル (23)と、前記 Si C半導体基板において前記ゥエルを取り囲む領域に、前記ゥエルと一部重なるように 前記第 1導電型の不純物を導入して形成された第 1不純物拡散層（41)と、前記ゥェ ル内において、前記不純物拡散層と所定の間隔を開けた領域に前記第 1導電型の 不純物を導入して形成された第 2不純物拡散層（42, 26)と、前記第 1および第 2不 純物拡散層間のチャネル領域 (35)にゲート絶縁膜 (24)を挟んで対向配置されたゲ ート電極 (25)とを含む。なお、括弧内の英数字は後述の実施形態における対応構 成要素等を表す。以下、この項において同じ。
[0012] この構成によれば、チャネル長は、ゥエルの縁部と第 2不純物拡散層の縁部との間 の距離ではなぐ第 1および第 2不純物拡散層間の距離によって規定される。したが つて、ゥエルおよび第 2不純物拡散層をイオン注入によって形成するための各マスク の重ね合わせ精度に依存することなぐ安定したデバイス特性を実現できる。
し力も、ゥエルを取り囲む領域は、第 1不純物拡散層によって低抵抗化されている ので、複数のゥエルを隣接配置する場合に、ゥエル間の JFET抵抗が第 1不純物拡 散層によって低減される。そのため、複数のゥエルを狭い間隔で近接配置することが 可能となり、隣接するゲート電極間の間隔を短くして、微細構造ィ匕を図ることができる 。このようにして、単位面積当たりのチャネル幅を増加することができ、かつ、 JFET抵 抗を低く抑えることができるので、オン抵抗を低減することができる。
[0013] 前記半導体装置は、前記ゥエル内において前記第 2不純物拡散層と少なくとも一 部重なる領域に形成され、前記第 1導電型のソース拡散領域 (26)をさらに含むこと が好ましい。これにより、第 2不純物拡散層をソース領域に電気的に接続することが できる。
前記第 1不純物拡散層および第 2不純物拡散層は、一つのマスク（37)を用いたィ オン注入によって同時に形成されたものであることが好ましい。
[0014] この構成によれば、第 1および第 2不純物拡散層が共通のマスクを用いたイオン注 入によって同時に形成されるので、これらは、自己整合的に配置されることとなり、そ れらの間の距離を確実に一定の値とすることができる。これによつて、より安定したチ ャネル長を得ることができ、安定したデバイス特性の半導体装置を実現できる。 この発明の半導体装置の製造方法は、第 1導電型の SiC半導体基板 (20)に第 2 導電型の不純物を導入してゥエル (23)を形成する工程と、前記 SiC半導体基板に おいて前記ゥエルを取り囲む領域に、前記ゥエルと一部重なるように前記第 1導電型 の不純物を導入して第 1不純物拡散層（41)を形成する工程と、前記ゥエル内にお いて、前記不純物拡散層と所定の間隔を開けた領域に前記第 1導電型の不純物を 導入して第 2不純物拡散層（42, 26)を形成する工程と、前記第 1および第 2不純物 拡散層間のチャネル領域 (35)にゲート絶縁膜 (24)を挟んでゲート電極 (25)を対向 配置する工程とを含む。これにより、前述の構成の半導体装置が得られる。
[0015] 前記第 1不純物拡散層および第 2不純物拡散層を形成する工程は、これらに対応 する開口部を有する共通のマスク（37)を用いたイオン注入によって同時に行われる ことが好ましい。
本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を 参照して次に述べる実施形態の説明により明らかにされる。
図面の簡単な説明
[0016] [図 1]この発明の第 1の実施形態に係る個別半導体素子としてのパワー MOSFETの 構成を示す図解的な断面図である。
[図 2]前記パワー MOSFETの一部の図解的な平面図である。
[図 3]図 3A〜3Fは、前述のパワー MOSFETの製造工程を説明するための図解的 な断面図である。
[図 4]この発明の第 2の実施形態に係るパワー MOSFETの構成を説明するための図 解的な断面図である。
[図 5]前記第 2の実施形態の他の変形例を示す図解的な断面図である。
[図 6]SiC半導体基板を用いた従来のパワー MOSFETの構造例を示す図解的な断 面図である。
[図 7]図 6のパワー MOSFETの一部の図解的な平面図である。
符号の説明
[0017] 20· ··Ν型半導体基板、 21… 型 SiC基板、 22· ··Ν型ェピタキシャル層、 23- --Ρ 型ゥエル、 24· ··ゲート絶縁膜、 25· ··ゲート電極、 26〜Ν+型ソース層、 27· ··Ρ+型層、 28· ··コンタクトメタル、 29· ··層間絶縁膜、 30· ··コンタクト孔、 31· ··ソース電極、 32· ·· ドレイン電極、 35· ··チャネル領域、 37· ··イオン注入マスク、 41…第 1N型不純物拡 散層、 42· ··第 2Ν型不純物拡散層
発明を実施するための最良の形態
[0018] 図 1は、この発明の第 1の実施形態に係る個別半導体素子としてのパワー MOSFE Τの構成を示す図解的な断面図である。このパワー MOSFETは、 N+型 SiC基板 21 上に N型 SiCェピタキシャル層 22を成長させて作製した SiC半導体基板 20を備えて いる。 N型ェピタキシャル層 22の表層部には、複数の P型ゥエル 23が間隔を開けて 形成されている。この実施形態では、個々の P型ゥエル 23は、図 2の図解的な平面 図に示すように、たとえば矩形 (正方形を含む）に形成されていて、この矩形の P型ゥ エル 23が SiC半導体基板 20上にたとえば格子状に分散配列されて形成されている
[0019] 隣り合う P型ゥエル 23間の領域に跨るように、 SiC半導体基板 20の表面には、ゲー ト絶縁膜 24を挟んでゲート電極 25が形成されている。各 P型ゥエル 23内において、 ゲート電極 25の縁部にゲート絶縁膜 24を介して対向する位置には、それぞれ N+型 ソース層 26が形成されている。この N+型ソース層 26は、この実施形態では P型ゥェ ル 23とほぼ相似形の矩形形状を有し、その内方の中央部には、 P型ゥエル 23の配 線接続のための P+型層 27が形成されている。
[0020] ゲート電極 25は、層間絶縁膜 29によって覆われている。この層間絶縁膜 29および ゲート絶縁膜 24には、 P+型層 27およびこの P+型層 27周囲の N+型ソース層 26の一 部を露出させるコンタクト孔 30が形成されている。このコンタクト孔 30の底部には、コ ンタクトメタル 28が形成されていて、このコンタクトメタル 28は、 P+型層 27および N+型 ソース層 26に電気的に接続されている。さらに、層間絶縁膜 29上のほぼ全面を覆う ようにソース電極 31が形成されていて、このソース電極 31は、コンタクト孔 30に入り 込み、コンタクトメタル 28に接合されている。ドレインとなる SiC基板 21の下面には、ド レイン電極 32が形成されて!、る。
[0021] N型ェピタキシャル層 22の表層部（SiC半導体基板 20表層部）において、各 P型ゥ エル 23を取り囲む領域（隣接する P型ゥエル 23の間の領域）には、第 1N型不純物 拡散層 41 (図 2においては 2点鎖線で囲んだ斜線領域で示す。）が形成されている。 この第 1N型不純物拡散層 41は、 P型ゥエル 23の縁部に重なるように形成されて!ヽ る。
一方、 P型ゥエル 23の内部には、第 1N型不純物拡散層 41の縁部に対向するよう に第 2N型不純物拡散層 42 (図 2にお 、ては 2点鎖線で囲んだ斜線領域で示す。が 形成されている。この第 2N型不純物拡散層 42は、この実施形態では、矩形リング状 に形成されており、 N+型ソース層 26とほぼ重なり合うとともに、 N+型ソース層 26から 外方にはみ出して、その縁部が P型ゥエル 23内に配置されている。
[0022] この実施形態では、第 1N型不純物拡散層 41および第 2N型不純物拡散層 42は、 共通のマスクを用いたイオン注入により自己整合的に形成されており、第 1および第 2N型不純物拡散層 41, 42の対向する縁部間の距離は至るところで一定となってい る。この距離は、たとえば、 0. 3 m〜2. 0 μ mとされることが好ましい。
このような構成により、ゲート電極 25に適切な電圧を印加すれば、 P型ゥエル 23の 表面においてゲート電極 25に対向する部分に反転層（チャネル）が形成されることに なる。この反転層を介して、第 1および第 2N型不純物拡散層 41, 42間が導通し、ド レイン領域として機能する N型 SiC半導体基板 20からソース電極 31へと向力 電流 が流れることになる。
[0023] P+型ゥエル 23において、実質的にチャネル領域 35として機能するのは、第 1およ び第 2N型不純物拡散層 41, 42の間の P型の領域である。このチャネル領域 35の距 離 (チャネル長) Lは、第 1および第 2N型不純物拡散層 41, 42の間の距離によって 規定されることになるが、前述のとおり、この距離は至るところで一定となっている。そ のため、安定したデバイス特性を得ることができ、製品間の特性のばらつきも抑制で きる。
[0024] また、 P型ゥエル 23の間の領域に第 1N型不純物拡散層 41が形成されていること により、隣接する P型ゥエル 23の間を電流が通るときに受ける JFET¾抗が低減され ることになる。そのため、複数の P型ゥエル 23を、 JFET抵抗を大きく増大させることな く近接配置することが可能となる。その結果、単位面積中に多数の P型ゥエル 23を配 置して微細構造ィ匕を図ることができる。これにより、チャネル領域 35の総延長である チャネル幅を大幅に増大させることができる。その結果、低いオン抵抗を実現するこ とがでさる。
[0025] しかも、第 1および第 2N型不純物拡散層 41, 42が共通のマスクを用いたイオン注 入によって自己整合的に形成されるため、これらの間の距離を短く設定して、チヤネ ル長 Lを短くすることができる。これによりチャネル抵抗をさらに低減することができる ので、オン抵抗をより一層低くすることが可能となる。
図 3A〜3Fは、前述のパワー MOSFETの製造工程を説明するための図解的な断 面図である。まず、図 3Aに示すように、 N+型 SiC基板 21上に N型ェピタキシャル層 2 2が成長させられ、その後にイオン注入により P型ゥエル 23が形成される。さらに、別 のマスクを用いて、 P型ゥエル 23のほぼ中央部に P型不純物をイオン注入することに より、 P+型層 27が形成される。
[0026] 次!、で、図 3Bに示すように、別のマスクを用いた N型不純物イオンの注入によって 、 N+型ソース層 26が形成される。
その後、図 3Cに示すように、第 1および第 2N型不純物拡散層 41, 42に対応した パターンの開口を有するイオン注入マスク 37を用いて N型不純物イオンを注入する ことによって、第 1および第 2N型不純物拡散層 41, 42が同時に形成される。
[0027] 次いで、図 3Dに示すように、 SiC半導体基板 20の表面にゲート絶縁膜 24が形成 され、さらに、 P型ゥエル 23の中央領域を露出させるパターンのゲート電極 25 (たとえ ばポリシリコン力 なるもの）が形成される。そして、ゲート電極 25から露出している領 域のゲート絶縁膜 24の中央部に、 P+型層 27および N+型ソース層 26の一部の領域 を露出させる開口が形成され、この開口に、たとえば Mからなるコンタクトメタル 28が 埋め込まれる。また、 N+型 SiC基板 21の下面にはドレイン電極 32となる金属膜が形 成される。
[0028] 次いで、図 3Eに示すように、コンタクトメタル 28の上方領域にコンタクト孔 30を有す る層間絶縁膜 29 (たとえば、 SiO力もなるもの）が形成され、この層間絶縁膜 29によ
2
つてゲート電極 25が覆われることになる。
そして、図 3Fに示すように、全面にソース電極 31を構成する金属膜 (たとえば A1か らなるもの）が形成される。このソース電極 31は、コンタクト孔 30に入り込み、コンタク トメタル 28に接合されることになる。
[0029] このようにして、図 1に示す構造のパワー MOSFETを得ることができる。
そして、第 1および第 2N型不純物拡散層 41, 42力 イオン注入マスク 37を共通に 用いたイオン注入によって自己整合的に形成されるので、これらの間の距離によって 規定されるチャネル長 Lは、 SiC半導体基板 20上の至るところで一定となる。これに より、安定なデバイス特性を得ることができ、製品毎の特性のばらつきを抑制すること ができる。
[0030] 図 4は、この発明の第 2の実施形態に係るパワー MOSFETの構成を説明するため の図解的な断面図である。この図 4において、前述の図 1に示された各部と対応する 部分には図 1の場合と同一の参照符号を付して示す。この実施形態では、前述の第 1の実施形態における第 2N型不純物拡散層 42が設けられていない。一方、 P型ゥ エル 23を取り囲む領域（P型ゥエル 23の間の領域）には、 P型ゥエル 23に縁部を入り 込ませた N型不純物拡散層 41が形成されている。したがって、この N型不純物拡散 層 41と N+型ソース層 26との間の領域がチャネル領域 35となり、これらの間の距離に よってチャネル長 Lが規定されることになる。 [0031] この実施形態では、 N型不純物拡散層 41は、 N+型ソース層 26と共通のイオン注入 マスクを用いて、自己整合的に形成されていて、 N+型ソース層 26が第 2N型不純物 拡散層としての役割を担う。そのため、前述の第 1の実施形態の場合と同じぐチヤネ ル長 Lは基板 20上の ヽたるところで一定となり、安定したデバイス特性を得ることがで きる。
[0032] むろん、 N型不純物拡散層 41によって、 JFET抵抗を低減することができるから、 P 型ゥエル 23間の距離を縮小して微細構造ィ匕を図ることができ、それによりチャネル幅 を増大させ、オン抵抗の低減を図ることができる。また、 N型不純物拡散層 41と N+型 ソース層 26とが自己整合的に形成されるので、これらの間の距離を短くして (たとえ ば、 0. 3 /ζ πι〜2. 0 m)、チャネル長 Lを短縮することができる。その結果、チヤネ ル抵抗を一層低減して、オン抵抗の低減を図ることができる。
[0033] 図 5は、前述の図 4の構成を変形して、 N型不純物拡散層 41の形成を、 N+型ソース 層 26の形成のためのイオン注入とは別のイオン注入工程によって行った場合を示し ている。この場合、 N+型ソース層 26の層厚と、 N型不純物拡散層 41の層厚とが異な ることになる。この構成では、 N型不純物拡散層 41の不純物濃度および層厚を、 N+ 型ソース層 26に依存することなく定めることができる。そのため、 N型不純物拡散層 4 1の不純物濃度および拡散深さを、 JFET抵抗低減の目標値ゃ必要な耐圧を考慮し て適切に定めることができ、これにより、安定したデバイス特性と、オン抵抗の低減と を両立したパワー MOSFETを構成することができる。
[0034] 以上、この発明の実施形態について説明したが、この発明は、さらに他の形態で実 施することもできる。たとえば、前述の実施形態では、パワー MOSFETを例にとった 1S IGBT (Insulated Gate Bipolar Transistor)などの他の構造の半導体装置にも、こ の発明の適用が可能である。
また、前述の実施形態では、 N型 SiC半導体基板 20上に Nチャンネル型の MOSF ETを形成した例を示したが、 P型 SiC半導体基板を用い、各部の導電型を前述の各 実施形態の場合とは反対にして、 Pチャンネル型の MOSFETを構成してもよ 、。
[0035] 本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容 を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定 して解釈されるべきではなぐ本発明の精神および範囲は添付の請求の範囲によつ てのみ限定される。
この出願は、 2005年 4月 22日に日本国特許庁に提出された特願 2005— 12549 7号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。

Claims

請求の範囲
[1] 第 1導電型の SiC半導体基板と、
この SiC半導体基板上に形成され、前記第 1導電型とは異なる第 2導電型のゥエル と、
前記 SiC半導体基板において前記ゥエルを取り囲む領域に、前記ゥエルと一部重 なるように前記第 1導電型の不純物を導入して形成された第 1不純物拡散層と、 前記ゥエル内において、前記不純物拡散層と所定の間隔を開けた領域に前記第 1 導電型の不純物を導入して形成された第 2不純物拡散層と、
前記第 1および第 2不純物拡散層間のチャネル領域にゲート絶縁膜を挟んで対向 配置されたゲート電極とを含む、半導体装置。
[2] 前記ゥエル内において前記第 2不純物拡散層と少なくとも一部重なる領域に形成さ れ、前記第 1導電型のソース拡散領域をさらに含む、請求項 1記載の半導体装置。
[3] 前記第 1不純物拡散層および第 2不純物拡散層は、一つのマスクを用いたイオン 注入によって同時に形成されたものである、請求項 1記載の半導体装置。
[4] 第 1導電型の SiC半導体基板に第 2導電型の不純物を導入してゥエルを形成する 工程と、
前記 SiC半導体基板において前記ゥエルを取り囲む領域に、前記ゥエルと一部重 なるように前記第 1導電型の不純物を導入して第 1不純物拡散層を形成する工程と、 前記ゥエル内において、前記不純物拡散層と所定の間隔を開けた領域に前記第 1 導電型の不純物を導入して第 2不純物拡散層を形成する工程と、
前記第 1および第 2不純物拡散層間のチャネル領域にゲート絶縁膜を挟んでゲー ト電極を対向配置する工程とを含む、半導体装置の製造方法。
[5] 前記第 1不純物拡散層および第 2不純物拡散層を形成する工程が、これらに対応 する開口部を有する共通のマスクを用いたイオン注入によって同時に行われる、請 求項 4記載の半導体装置の製造方法。
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