JPH0382163A - パワーｍｏｓｆｅｔおよびその製造方法 - Google Patents
パワーｍｏｓｆｅｔおよびその製造方法Info
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- JPH0382163A JPH0382163A JP1217346A JP21734689A JPH0382163A JP H0382163 A JPH0382163 A JP H0382163A JP 1217346 A JP1217346 A JP 1217346A JP 21734689 A JP21734689 A JP 21734689A JP H0382163 A JPH0382163 A JP H0382163A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、パワーＭＯＳＦＥＴ、さらには半導体基板を
ドレイン領域とする高速型パワーＭＯＳＦＥＴに適用し
て有効な技術に関するもので、例えば通常の論理ＩＣ（
半導体集積回路装置）によって直接開動できるような高
ＧｍのパワーＭＯＳＦＥＴに利用して有効な技術に関す
るものである。
ドレイン領域とする高速型パワーＭＯＳＦＥＴに適用し
て有効な技術に関するもので、例えば通常の論理ＩＣ（
半導体集積回路装置）によって直接開動できるような高
ＧｍのパワーＭＯＳＦＥＴに利用して有効な技術に関す
るものである。
［従来の技術］
従来、高速型パワーＭＯ５ＦＥＴとしては、例えば、米
国特許４，３７６．２８６％明細書に記載されているよ
うに、ＤＳＡ（ＤｊｆｆｕｓｉｏｎＳｅｌｆ−Ａｌｉｇ
ｎ）と呼ばれる方法によって自己整合的に形成される二
重拡散型パワーＭＯ５ＦＥＴがある。
国特許４，３７６．２８６％明細書に記載されているよ
うに、ＤＳＡ（ＤｊｆｆｕｓｉｏｎＳｅｌｆ−Ａｌｉｇ
ｎ）と呼ばれる方法によって自己整合的に形成される二
重拡散型パワーＭＯ５ＦＥＴがある。
第３図は上述した二重拡散型パワーＭＯＳＦＥＴの概略
構成を示したものであって、１はドレイン領域をなす低
不純物濃度のｎ型単結晶シリコン半導体基板、２はゲー
ト酸化膜、３は多結晶シリコンからなるゲート電極、４
はチャンネル領域をなすｐ型拡散層、５はソース電極、
６はｎ型のソース拡散層、Ｇはゲート、Ｓはソース、Ｄ
はドレインである。
構成を示したものであって、１はドレイン領域をなす低
不純物濃度のｎ型単結晶シリコン半導体基板、２はゲー
ト酸化膜、３は多結晶シリコンからなるゲート電極、４
はチャンネル領域をなすｐ型拡散層、５はソース電極、
６はｎ型のソース拡散層、Ｇはゲート、Ｓはソース、Ｄ
はドレインである。
ここで、チャンネル領域をなすｐ型拡散層４およびｎ型
ソース拡散層６はそれぞれ、ゲート電極３でマスクされ
た窓からｐとｎの２種類の導電性付与不純物を拡散させ
ることによって一緒に形成される。
ソース拡散層６はそれぞれ、ゲート電極３でマスクされ
た窓からｐとｎの２種類の導電性付与不純物を拡散させ
ることによって一緒に形成される。
［発明が解決しようとする課題］
しかしながら、上述した技術には０次のような問題のあ
ることが本発明者らによってあきらかとされた。
ることが本発明者らによってあきらかとされた。
すなわち、チャンネル領域をなすｐ型拡散層４が、ゲー
ト電極３でマスクされた窓からの拡散によって形成され
ていたため、ゲート電極３の中央部分の下はｎ型半導体
基板１となっていた。このため、ゲート電極３とｎ型半
導体基板ｔとの間のＭＯ８ｇｊｌによって、ゲートＧと
ドレインＤの間に大きな寄生容量Ｃｇｄが並列に生じ、
この寄生容＃ｃｇｄが入力容量および帰還容量を増大さ
せて、動作の高速化および安定化を妨げる原因となって
いた。
ト電極３でマスクされた窓からの拡散によって形成され
ていたため、ゲート電極３の中央部分の下はｎ型半導体
基板１となっていた。このため、ゲート電極３とｎ型半
導体基板ｔとの間のＭＯ８ｇｊｌによって、ゲートＧと
ドレインＤの間に大きな寄生容量Ｃｇｄが並列に生じ、
この寄生容＃ｃｇｄが入力容量および帰還容量を増大さ
せて、動作の高速化および安定化を妨げる原因となって
いた。
また、上述した二重拡散型パワーＭＯ５ＦＥＴでは、ｎ
型ソース拡散Ｎ６とｐ型拡散層４とが二重拡散によって
一緒に形成されるために、Ｖｔｈ（しきい値）やＧｍな
どの特性を決めるチャンネル長やチャンネル濃度などの
諸元をそれぞれ正確かつ独立に制御することができず、
このことが特性の再現性および特性設計の自由度を悪く
していた。
型ソース拡散Ｎ６とｐ型拡散層４とが二重拡散によって
一緒に形成されるために、Ｖｔｈ（しきい値）やＧｍな
どの特性を決めるチャンネル長やチャンネル濃度などの
諸元をそれぞれ正確かつ独立に制御することができず、
このことが特性の再現性および特性設計の自由度を悪く
していた。
本発明の目的は、半導体基板をドレイン領域とするパワ
ーＭＯ５ＦＥＴの六方容量および帰還容量を小さくして
、その動作の高速化および安定化を可能にするという技
術を提供することにある。
ーＭＯ５ＦＥＴの六方容量および帰還容量を小さくして
、その動作の高速化および安定化を可能にするという技
術を提供することにある。
この発明の前記ならびにそのほがの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
ついては、本明細書の記述および添附図面から明らかに
なるであろう。
［課題を解決するための手段］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、ドレイン領域をなす第１導電型半導体基板に
チャンネル領域をなす第２導電一拡散層を形成し、この
第２導電一拡散層の上にゲート絶縁膜を挾んでゲート電
極を形成し、このゲート電極をマスクに用いてソース電
極コンタクト用拡散層に接続するソース拡散層および基
板に接続するドレイン拡散層を自己整合的に形成すると
いうものである。
チャンネル領域をなす第２導電一拡散層を形成し、この
第２導電一拡散層の上にゲート絶縁膜を挾んでゲート電
極を形成し、このゲート電極をマスクに用いてソース電
極コンタクト用拡散層に接続するソース拡散層および基
板に接続するドレイン拡散層を自己整合的に形成すると
いうものである。
［作用］
上記した手段によれば、ゲート電極と半導体基板とが直
接対向しないことにより、ゲートとドレイン間のＭＯ８
容量を大幅に小さくすることができる。
接対向しないことにより、ゲートとドレイン間のＭＯ８
容量を大幅に小さくすることができる。
これにより、半導体基板をドレイン領域とするパワーＭ
ＯＳＦＥＴの動作を高速化および安定化させるという目
的が達成される。
ＯＳＦＥＴの動作を高速化および安定化させるという目
的が達成される。
［実施例］
以下、本発明の好適な実施例を図面に基づいて説明する
。
。
なお、各図中、同一符号は同一あるいは相当部分を示す
。
。
第１図は本発明の一実施例によるパワーＭＯ５Ｆ Ｅ
Ｔの概略構成を示す。
Ｔの概略構成を示す。
同図に示すパワーＭＯ５ＦＥＴは、ドレイン領域をなす
ｎ型（第１導電型）シリコン半導体基板ｌ、チャンネル
領域をなすｐ型（第２導電型）拡散層４０．このｐ型拡
散Ｍ４０の上にゲート酸化膜２を挾んで形成されたゲー
ト電極３０、ソース電極５、ソース電極コンタクト用の
ｎ型拡散層５１、ゲート電極３０下のチャンネル領域を
上記ソース電極コンタクト拡散層５１に接続するｎ型ソ
ース拡散層６０、上記チャンネル領域をｐ型拡散層４０
外のドレイン領域すなわち基板１に接続するｎ型ドレイ
ン拡散層７０などによって構成されている。
ｎ型（第１導電型）シリコン半導体基板ｌ、チャンネル
領域をなすｐ型（第２導電型）拡散層４０．このｐ型拡
散Ｍ４０の上にゲート酸化膜２を挾んで形成されたゲー
ト電極３０、ソース電極５、ソース電極コンタクト用の
ｎ型拡散層５１、ゲート電極３０下のチャンネル領域を
上記ソース電極コンタクト拡散層５１に接続するｎ型ソ
ース拡散層６０、上記チャンネル領域をｐ型拡散層４０
外のドレイン領域すなわち基板１に接続するｎ型ドレイ
ン拡散層７０などによって構成されている。
ここで、ゲート電極３０はモリブデンなどの高融点金属
を用いて構成されている。このゲート電極３０はチャン
ネル領域をなすｐ型拡散層４０とともに２つの分割形成
されている。これとともに、ｎドレイン拡散層７０が、
分割形成されたゲート電極３０．３０の間をまたがって
形成されている。
を用いて構成されている。このゲート電極３０はチャン
ネル領域をなすｐ型拡散層４０とともに２つの分割形成
されている。これとともに、ｎドレイン拡散層７０が、
分割形成されたゲート電極３０．３０の間をまたがって
形成されている。
上述したパワーＭＯＳＦＥＴでは、ゲート電極３０と半
導体基板１とが直接対向しないため、ゲート電極３０と
半導体基板１との間すなわちゲートＧとドレインＤとの
間の並列寄生容量Ｃｇｄ’が大幅に小さくなる。これに
より、基板１をドレイン領域とするパワーＭＯ５ＦＥＴ
の入力容量および帰還容量を小さくして、高Ｇｍ化した
場合でも、動作を高速化および安定化させることができ
るようになる。
導体基板１とが直接対向しないため、ゲート電極３０と
半導体基板１との間すなわちゲートＧとドレインＤとの
間の並列寄生容量Ｃｇｄ’が大幅に小さくなる。これに
より、基板１をドレイン領域とするパワーＭＯ５ＦＥＴ
の入力容量および帰還容量を小さくして、高Ｇｍ化した
場合でも、動作を高速化および安定化させることができ
るようになる。
第２図は第１図に示したパワーＭＯＳＦＥＴの製造方法
の要部を示す。
の要部を示す。
まず、同図（Ａ）に示すように、ドレイン領域をなす低
不純物濃度のｐ型シリコン半導体１内に。
不純物濃度のｐ型シリコン半導体１内に。
チャンネル領域をなすｐ型拡散層（ｐ−Ｗｅｌｌ）４０
を選択的に形成する。
を選択的に形成する。
続いて、同図（Ｂ）に示すように、ソース電極とコンタ
クトをとるために高不純物濃度のｎ型拡散層５１を選択
的に形成する。
クトをとるために高不純物濃度のｎ型拡散層５１を選択
的に形成する。
次に、同図に（Ｃ）に示すように、基板表面の能動部の
酸化膜を一旦除去してからゲート酸化膜２を形成した後
、ｐ型拡散層４０の上に高融点金属のシリサイドからな
るゲート電極３０をバターニング形成する。そして、こ
のゲート電極３０をマスクにしてｎ導電性付与不純物を
低濃度にイオン打込みし、さらにアニール処理を行なう
ことにより、ｎ型のソース拡散層６０およびドレイン拡
散層７０を自己整合的に形成する。
酸化膜を一旦除去してからゲート酸化膜２を形成した後
、ｐ型拡散層４０の上に高融点金属のシリサイドからな
るゲート電極３０をバターニング形成する。そして、こ
のゲート電極３０をマスクにしてｎ導電性付与不純物を
低濃度にイオン打込みし、さらにアニール処理を行なう
ことにより、ｎ型のソース拡散層６０およびドレイン拡
散層７０を自己整合的に形成する。
この後、同図（Ｄ）および（Ｅ）に示すように、ＰＳＧ
（リン・シリケート・ガラス）などによる第１パシベ
ーシヨン８１の形成、アルミニウムによるソース電極５
の取り出し、第２パシベーシヨン８２の形成などの工程
を経て、第１図に示したようなパワーＭＯＳＦＥＴを得
る。
（リン・シリケート・ガラス）などによる第１パシベ
ーシヨン８１の形成、アルミニウムによるソース電極５
の取り出し、第２パシベーシヨン８２の形成などの工程
を経て、第１図に示したようなパワーＭＯＳＦＥＴを得
る。
上述した製造方法によれば、パワーＭＯＳＦＥＴのチャ
ンネル長はゲート電極５の長さとソース／ドレイン拡散
層６０および７０の拡がり状態によって決めることがで
きる。また、チャンネル濃度はｐ型拡散層４０の拡散濃
度によって、上記ソース／ドレイン拡散層６０の拡散濃
度とは別に決めることができる。このように、チャンネ
ル長やチャンネル濃度などの諸元をそれぞれ独立して決
めることができるので、 Ｖｔｈ （Ｌ、きい値）やＧ
ｍなどの特性の設計自由度が非常に高いという利点が得
られる６ さらに、ソース／ドレイン拡散層６０および７０は、イ
オン打込みによって比較的短時間に形成できるとともに
、その拡がり状態および濃度を拡散の場合よりも正確に
制御することができる。これにより、所定の特性が再現
性よく得られるとともに、ゲート電極３の長さおよびチ
ャンネル長を非常に短くすることができるようになって
、オン抵抗およびゲート容量の一層の低減が可能になる
。
ンネル長はゲート電極５の長さとソース／ドレイン拡散
層６０および７０の拡がり状態によって決めることがで
きる。また、チャンネル濃度はｐ型拡散層４０の拡散濃
度によって、上記ソース／ドレイン拡散層６０の拡散濃
度とは別に決めることができる。このように、チャンネ
ル長やチャンネル濃度などの諸元をそれぞれ独立して決
めることができるので、 Ｖｔｈ （Ｌ、きい値）やＧ
ｍなどの特性の設計自由度が非常に高いという利点が得
られる６ さらに、ソース／ドレイン拡散層６０および７０は、イ
オン打込みによって比較的短時間に形成できるとともに
、その拡がり状態および濃度を拡散の場合よりも正確に
制御することができる。これにより、所定の特性が再現
性よく得られるとともに、ゲート電極３の長さおよびチ
ャンネル長を非常に短くすることができるようになって
、オン抵抗およびゲート容量の一層の低減が可能になる
。
さらにまた、ゲート電極３０を分割することによりゲー
ト面積が縮小され′、これによってゲート容量をさらに
一層小さくすることができる。
ト面積が縮小され′、これによってゲート容量をさらに
一層小さくすることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが９本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが９本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、チャンネルタイプはｎまたはＰのいずれであっ
てもよい。
てもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるパワーＭＯＳＦＥＴ
に適用した場合について説明したが、それに限定される
ものではなく、例えば高周波用のパワーＭＯＳＦＥＴに
も適用できる。
をその背景となった利用分野であるパワーＭＯＳＦＥＴ
に適用した場合について説明したが、それに限定される
ものではなく、例えば高周波用のパワーＭＯＳＦＥＴに
も適用できる。
［発明の効果コ
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。
て得られる効果を簡単に説明すれば下記のとおりである
。
すなわち、半導体基板をドレイン領域とするパワーＭＯ
ＳＦＥＴのゲートとドレインの間に寄生する容量を小さ
くして、動作の一層の高速化および安定化を可能にする
という効果が得られる。
ＳＦＥＴのゲートとドレインの間に寄生する容量を小さ
くして、動作の一層の高速化および安定化を可能にする
という効果が得られる。
第１図は本発明の一実施例によるパワーＭＯＳ製造方法
の要部を示す図。 第３図は従来のパワーＭＯＳＦＥＴの概略構成図である
。 １・・・・ｎ型（第１導電型）半導体基板、２・・・・
ゲート酸化膜、３０・・・・ゲート電極、４０・・・・
ｐ型（第２導電型）拡散層、５・・・・ソース電極、５
１・・・・ソース電極コンタクト用のｎ型拡散層、６０
・・・・ソース拡散層、７０・・・・ドレイン拡散層、
８１．８２・・・・パシベーション。 第 図 第 図 （Ａ） （Ｂ）
の要部を示す図。 第３図は従来のパワーＭＯＳＦＥＴの概略構成図である
。 １・・・・ｎ型（第１導電型）半導体基板、２・・・・
ゲート酸化膜、３０・・・・ゲート電極、４０・・・・
ｐ型（第２導電型）拡散層、５・・・・ソース電極、５
１・・・・ソース電極コンタクト用のｎ型拡散層、６０
・・・・ソース拡散層、７０・・・・ドレイン拡散層、
８１．８２・・・・パシベーション。 第 図 第 図 （Ａ） （Ｂ）
Claims (1)
- 【特許請求の範囲】 １、ドレイン領域をなす第１導電型半導体基板と、この
第１導電型半導体基板にてチャンネル領域を形成する第
２導電型拡散層内に形成された第１導電型のソース電極
コンタクト用拡散層と、上記第２導電一拡散層の上にゲ
ート酸化膜を挾んで形成されたゲート電極と、このゲー
ト電極下のチャンネル領域を上記ソース電極コンタクト
拡散層に接続する第１導電型のソース拡散層と、上記チ
ャンネル領域を上記第２導電型拡散層外のドレイン領域
に接続する第１導電型のドレイン拡散層とを有するパワ
ーＭＯＳＦＥＴ。 ２、ゲート電極が高融点金属によって構成されているこ
とを特徴とする特許請求の範囲第１項記載のパワーＭＯ
ＳＦＥＴ。 ３、ゲート電極がチャンネル領域をなす第２導電型拡散
層とともに分割形成されているとともに、この分割形成
されたゲート電極の間に第１導電型のドレイン拡散層が
形成されていることを特徴とする特許請求の範囲第１項
または第２項記載のパワーＭＯＳＦＥＴ。 ４、ドレイン領域をなす第１導電型半導体基板にチャン
ネル領域をなす第２導電型拡散層を形成し、この第２導
電型拡散層の上にゲート絶縁膜を挾んでゲート電極を形
成し、このゲート電極をマスクに用いて上記第２導電型
拡散層に第１導電型のソース拡散層およびドレイン拡散
層を自己整合的に形成することを特徴とするパワーＭＯ
ＳＦＥＴの製造方法。 ５、ドレイン拡散層およびソース拡散層をイオン打込み
によって形成することを特徴とする特許請求の範囲第４
項記載のパワーＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217346A JPH0382163A (ja) | 1989-08-25 | 1989-08-25 | パワーｍｏｓｆｅｔおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1217346A JPH0382163A (ja) | 1989-08-25 | 1989-08-25 | パワーｍｏｓｆｅｔおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0382163A true JPH0382163A (ja) | 1991-04-08 |
Family
ID=16702737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1217346A Pending JPH0382163A (ja) | 1989-08-25 | 1989-08-25 | パワーｍｏｓｆｅｔおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0382163A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005578A (ja) * | 2003-06-13 | 2005-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| JP2006303324A (ja) * | 2005-04-22 | 2006-11-02 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| WO2010044226A1 (ja) * | 2008-10-17 | 2010-04-22 | パナソニック株式会社 | 半導体装置およびその製造方法 |
| EP2075847A4 (en) * | 2006-10-16 | 2010-10-20 | Nat Inst Of Advanced Ind Scien | SILICON CARBIDE SEMICONDUCTOR ELEMENT AND METHOD FOR THE PRODUCTION THEREOF |
| JP2012156544A (ja) * | 2012-04-11 | 2012-08-16 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2014140082A (ja) * | 2014-05-07 | 2014-07-31 | Rohm Co Ltd | 半導体装置およびその製造方法 |
-
1989
- 1989-08-25 JP JP1217346A patent/JPH0382163A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1873838A4 (en) * | 2005-04-22 | 2009-06-03 | Rohm Co Ltd | SEMICONDUCTOR COMPONENT AND MANUFACTURING METHOD THEREFOR |
| US7888712B2 (en) | 2005-04-22 | 2011-02-15 | Rohm Co., Ltd. | Semiconductor device and method for manufacturing same |
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| CN102187463A (zh) * | 2008-10-17 | 2011-09-14 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| JP2012156544A (ja) * | 2012-04-11 | 2012-08-16 | Rohm Co Ltd | 半導体装置およびその製造方法 |
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