WO2006120310A1 - Dispositif de protection d'une memoire contre les attaques par injection d'erreur - Google Patents

Dispositif de protection d'une memoire contre les attaques par injection d'erreur Download PDF

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WO2006120310A1
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reading
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Sylvie Wuidart
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STMicroelectronics SA
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells

Definitions

  • the present invention relates to the protection of integrated circuits against attacks by injection of error, including the protection of integrated circuits present in smart cards.
  • the present invention more particularly relates to a method for securing the reading of a memory.
  • non-volatile memories such as ROM, EEPROM and FLASH memories.
  • Microprocessors, microcontrollers, microprocessor memories, coprocessor integrated circuits, etc. have evolved considerably. At present, the most advanced methods of hacking consist in injecting errors at certain points of an integrated circuit during the execution of so-called sensitive operations, for example authentication operations or operations. execution of a cryptographic algorithm.
  • error injection attacks also called fault injection attacks, allow, in combination with mathematical models, to deduce the structure of a wired logic cryptography algorithm and / or the secret keys that it uses.
  • the injection of error can be made in various ways, by introducing disturbances ("glitches") into the supply voltage of the integrated circuit, by introducing disturbances in the clock signal of the integrated circuit, by exposing the circuit embedded in radiation or a laser beam, etc.
  • the present invention aims to protect a memory against attacks to modify a data during the reading cycle. This objective is achieved by providing each reading of the memory a second reading of a reference data whose integrity is verified. More particularly, the invention provides a method for detecting a read error when reading data in a memory.
  • a phase of reading a data item in the memory comprises the steps of: - reading the data item in the memory,
  • the reading of the reference data is performed immediately after the reading of the data to be read in the memory. According to one embodiment of the invention, the reading of the reference data is performed during a clock cycle following the reading of the data item to be read in the memory.
  • the reading of the reference data is carried out during of the same clock cycle as the reading of the data to be read in the memory.
  • the memory comprises memory cells connected to word lines arranged in lines, and to bit lines arranged in columns of bits, the word lines being connected to a line decoder, the bit lines being connected to read amplifiers, the phase of reading a data item in the memory comprising the steps of:
  • the memory emits an error signal in error mode.
  • the invention also relates to a secure memory for reading.
  • the memory comprises: means for reading in the memory a datum and a datum of reference, in response to a command for reading the datum in the memory,
  • the reading of the data and of the reference data is performed during the same clock cycle.
  • the reading of the data and of the reference data is performed during two successive clock cycles.
  • the memory comprises:
  • memory cells connected to word lines arranged in lines and to bit lines arranged in columns of bits,
  • a line decoder connected to the word lines for selecting a word line corresponding to an address received from the data item to be read
  • the memory cells are arranged in a memory plane, the reference word line being located on an edge of the memory plane as opposed to links of the bit lines with sense amplifiers.
  • FIG. 1 schematically represents the architecture of a memory according to the present invention
  • Figure 2 shows a circuit of the memory shown in Figure 1;
  • FIG. 3 is a flowchart illustrating the method according to the invention.
  • FIG. 4A is a timing diagram illustrating a reading cycle of a conventional memory
  • FIG. 4B is a timing diagram illustrating a read cycle of the memory according to the invention.
  • FIG. 1 represents a memory 1 comprising a memory plane MA, an RDEC word line decoder, a CDEC column decoder, and a control circuit CTL.
  • the memory plane MA comprises memory cells MC (i, j, k) connected to word lines WL (i) arranged in rows, and to bit lines BL (j, k) arranged in columns.
  • the word lines WL (i) are controlled by the RDEC line decoder.
  • Each bit line BL (J, k) is connected to a sense amplifier SA (J) (where j is an integer between 0 and m-1) via a selection transistor TS (k). k rank word column, and an MB multiplexing bus.
  • SA sense amplifier
  • the selection transistors TS (k) are driven by a signal SEL (k) transmitted by the column decoder CDEC.
  • the sense amplifiers SA (j) which are connected at the input to the multiplex bus MB and at the output to a bus DB output of the memory, read m bits of a selected word in a word line WL (i), and apply the values of these bits on a respective line of the DB bus.
  • the control circuit CTL receives as input a read address AD, as well as clock signals CLK and selection circuit CS (Chip Select) for activating the memory, and outputs a signal RD trigger amplifiers ADH and ADL addresses which are applied respectively to the RDEC line decoder and the CDEC column decoder.
  • the address ADH applied to the line decoder groups the most significant bits of the address AD applied to the input of the memory, and the address ADL applied to the column decoder the bits of least weight.
  • the row and column decoders select a row of word of rank i and a column of word of rank k grouping several lines of bits BL (J 7 Ic).
  • the control circuit delivers at the output of the memory a RB signal (Ready / Busy) to indicate to the external circuits, if the memory is busy or ready to receive a new reading order.
  • a group of memory cells MC (ref, j, k) connected to a word line WL (ref) of the memory plane MA is reserved for the storage of a reference word which is read at each reading phase. of a word in the memory.
  • the control circuit CTL is designed to recover the reference word read and to compare it to an expected value stored by the control circuit. If the reference word read does not have the expected value, the control circuit places the memory in error mode, for example by sending an error signal on an output ER of the memory provided for this purpose.
  • the comparison circuit comprises a set of exclusive OR gates XG (j) (where j is an integer between 0 and m-1). Each gate XG (j) comprises a first input connected to a respective cell of the register REG and a second input connected to a corresponding respective line of the bus DB.
  • each of the XG gates (j) is connected to a respective input of an OR gate OR whose output is connected to the output ER of the comparison circuit. If all the bits of the register containing the reference value are identical to the respective bits of the reference word read in the word line WL (ref) on the DB bus, the outputs of the XG (J) gates are at 0. The output ER of the OR gate OG is also 0. On the other hand, if at least one of the bits of the register REG is different from the bit read on the corresponding line of the data bus DB, the corresponding gate XG (j) delivers a signal at 1, and the output ER of the gate OR O passes to 1.
  • the word line WL (ref) chosen to store the reference word is located in the memory plane MA opposite the connection point of the sense amplifiers SA (j) to the bit lines BL (j, k ).
  • the reference datum read will also undergo the disturbance and will therefore be different from the expected value.
  • FIG. 3 illustrates the method according to the invention implemented in the control circuit CTL. The method is activated when the CS signal applied to the memory goes to 1 (step 11). The lifting of this signal triggers a phase of reading a piece of data in the memory at the address provided on the AD address address bus of the memory
  • step 12 the control circuit places the memory in the busy state by raising the signal RB (step 12).
  • control circuit sends the ADH and ADL addresses corresponding to the address received on the AD address bus to the RDEC and CDEC line decoders, which has the effect of selecting the memory cells.
  • MC i, j, k belonging to a word line WL (i) and to the bit line group BL (j, k) of a word column of rank k.
  • the control circuit raises a read trigger signal RD which is applied to the sense amplifiers SA (j).
  • the word read is then applied to the data bus DB by the sense amplifiers SA (j).
  • the control circuit sends to the line decoder RDEC the address of the reference word stored by the memory (step 16).
  • the column of rank word k selected to access the reference word is preferably that selected in step 14 to detect a disturbance regardless of the bit line BL (j, k) of the read path of the data, where it has been applied. In this case, all the words stored in the memory cells of the reference word line WL (ref) are identical and present the value stored in the register REG.
  • the read trigger signal RD is raised again.
  • the Read amplifiers then apply the reference data read from the data bus.
  • the control circuit compares the reference word read with the reference value stored in the register REG, and if a difference is detected, the control circuit CTL sets the signal applied to the output ER error signal.
  • FIG. 4A illustrates in the form of timing diagrams a conventional sequence for reading a word located on the word line WL (i) and in the rank word column k of the memory.
  • This figure shows the clock signal CLK, the memory activation signal CS, the address signals AD, the word line selection signal WL (i), the selection signal SEL (k) of the k-rank word column, the Data signal of the data read at the output of the sense amplifiers SA (J), and the data signal on the DB bus.
  • the signal CS of activation of the memory is at 1, while the read address is present on the bus AD.
  • the read address is processed by the RDEC and CDEC column decoders to determine which WL (i) and SEL (k) signals for selecting the line and the word column to be set to 1 during the same clock cycle.
  • the signals WL (i) and SEL (k) go to 1
  • the corresponding memory cells are read by the sense amplifiers SA (j).
  • the data read Data (i, k) is transmitted to the data bus DB. If a disturbance P is applied to the read path, ie to the bit lines BL (j, k) or to the sense amplifiers, the datum Data (i, k) transmitted to the data bus DB is erroneous .
  • the selection signals CS of selection of memory and SEL (k) of selection of a column of word of rank k are maintained at 1 during two clock cycles, as shown in Figure 4B.
  • the signal WL (i) for selecting the word line to be read is set to 1 during the first clock cycle.
  • the read signal WL (ref) of the reference word line is set to 1, to read the reference word Data (ref, k) stored in the memory cells of the line WL ( ref) and the rank word column k (signal SEL (k) to 1).
  • SA the sense amplifiers SA (J)
  • the reference datum Data (ref, k) read in the reference word line appears at the end of the second clock cycle. If the value read from the reference data is different from the expected value, the error signal applied to the ER output changes to 1.
  • control circuit CTL reads the data to be read and reads the reference data in a single cycle of the clock signal CLK applied to the memory 1.
  • the control circuit generates from of the clock signal CLK an internal clock signal sequencing read operations whose frequency is twice that of the clock signal CLK.
  • the method according to the invention is capable of various variants, in particular with regard to the processing of the error signal.
  • the error it is not necessary for the error to be indicated to the environment outside the memory. Any appropriate measure can be taken, such as deleting sensitive data in the memory. If the error is reported to the outside environment, any appropriate action can be taken, such as initializing the processing unit that accesses the memory, or setting final out of service of the integrated circuit incorporating the memory according to the invention.
  • the reading of the reference data can also be performed before reading the data corresponding to the address applied to the address bus of the memory.
  • the invention is applicable to any type of memory in which the memory cells are arranged in rows and columns, and in which a reading is performed by selecting a line and reading one or more memory cells of the selected line .
  • a reading is performed by selecting a line and reading one or more memory cells of the selected line .
  • the notions of row and column can be reversed.

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  • Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Storage Device Security (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

L'invention concerne une mémoire (1) sécurisée contre une injection d'erreur lors de la lecture d'une donnée. La mémoire comprend : des moyens pour lire une donnée de référence (WL (ref ) ) dans la mémoire durant une phase de lecture d'une donnée stockée dans la mémoire ; des moyens (CTL) pour comparer la donnée de référence lue avec une valeur attendue ; et des moyens (CTL) pour générer un signal d'erreur (ER) si la donnée lue est différente de la valeur attendue. Application notamment à la protection des mémoires intégrées dans les cartes à puces.

Description

DISPOSITIF DE PROTECTION D'UNE MEMOIRE CONTRE LES ATTAQUES PAR INJECTION D'ERREUR
La présente invention concerne la protection des circuits intégrés contre les attaques par injection d'erreur, et notamment la protection des circuits intégrés présents dans les cartes à puce. La présente invention concerne plus particulièrement un procédé pour sécuriser la lecture d'une mémoire.
Elle s'applique notamment, mais non exclusivement aux mémoires non volatiles telles que les mémoires ROM, EEPROM et FLASH.
Ces dernières années, les techniques de piratage des circuits intégrés sécurisés à microprocesseur
(microprocesseurs, microcontrôleurs, mémoires à microprocesseur, circuits intégrés à coprocesseurs...) ont considérablement évolué. A l'heure actuelle, les méthodes de piratage les plus avancées consistent à injecter des erreurs en des points déterminés d'un circuit intégré lors de l'exécution d'opérations dites sensibles, par exemple des opérations d' authentification ou des opérations d'exécution d'un algorithme de cryptographie. De telles attaques par injection d'erreur, appelées également attaques par injection de faute, permettent, en combinaison avec des modèles mathématiques, de déduire la structure d'un algorithme de cryptographie à logique câblée et/ou les clefs secrètes qu'il utilise. L'injection d'erreur peut être faite de diverses manières, en introduisant des perturbations ("glitches") dans la tension d'alimentation du circuit intégré, en introduisant des perturbations dans le signal d'horloge du circuit intégré, en exposant le circuit intégré à des radiations ou un faisceau laser, etc. II est connu de procéder à des vérifications d'intégrité du contenu de la mémoire, par exemple au démarrage du circuit intégré ou durant le fonctionnement de celui-ci. Toutefois, ces vérifications ne permettent pas de détecter des attaques qui ne modifient pas le contenu de la mémoire, mais qui visent à modifier les données au moment où elles sont lues dans la mémoire, c'est-à-dire sur le chemin de lecture de la mémoire.
La présente invention a pour but de protéger une mémoire contre des attaques visant à modifier une donnée durant le cycle de lecture. Cet objectif est atteint en prévoyant à chaque lecture de la mémoire une seconde lecture d'une donnée de référence dont l'intégrité est vérifiée . Plus particulièrement, l'invention prévoit un procédé pour détecter une erreur de lecture lors de la lecture d'une donnée dans une mémoire. Selon l'invention une phase de lecture d'une donnée dans la mémoire comprend des étapes consistant à : — lire la donnée dans la mémoire,
— lire une donnée de référence stockée dans la mémoire,
— comparer la donnée de référence lue avec une valeur attendue, et
— signaler une erreur de lecture si la donnée de référence lue est différente de la valeur attendue.
Selon un mode de réalisation de l'invention, la lecture de la donnée de référence est effectuée immédiatement après la lecture de la donnée à lire dans la mémoire. Selon un mode de réalisation de l'invention, la lecture de la donnée de référence est effectuée au cours d' un cycle d' horloge suivant la lecture de la donnée à lire dans la mémoire.
Selon un mode de réalisation de l'invention, la lecture de la donnée de référence est effectuée au cours d'un même cycle d'horloge que la lecture de la donnée à lire dans la mémoire.
Selon un mode de réalisation de l'invention, la mémoire comprend des cellules mémoire connectées à des lignes de mot agencées en lignes, et à des lignes de bit agencées en colonnes de bits, les lignes de mot étant connectées à un décodeur de ligne, les lignes de bit étant reliées à des amplificateurs de lecture, la phase de lecture d'une donnée dans la mémoire comprenant des étapes consistant à :
- sélectionner une ligne de mot correspondant à une adresse reçue de la donnée à lire,
- lire des cellules mémoires de la ligne de mot sélectionnée, — appliquer le contenu des cellules mémoire lues sur un bus de données de sortie de la mémoire,
- sélectionner une ligne de mot correspondant à l'adresse de la donnée de référence,
- lire des cellules mémoire de la ligne de mot sélectionnée pour lire la donnée de référence,
- comparer le contenu des cellules mémoire lues à des valeurs attendues respectives, et
- placer la mémoire dans un mode d' erreur si la donnée lue est différente de la valeur attendue. Selon un mode de réalisation de l'invention, la mémoire émet un signal d'erreur en mode d'erreur.
L' invention concerne également une mémoire sécurisée en lecture. Selon l'invention, la mémoire comprend : — des moyens pour lire dans la mémoire une donnée et une donnée de référence, en réponse à une commande de lecture de la donnée dans la mémoire,
- des moyens pour comparer la donnée de référence lue avec une valeur attendue, et - des moyens pour générer un signal d'erreur si la donnée de référence lue est différente de la valeur attendue.
Selon un mode de réalisation de l'invention, la lecture de la donnée et de la donnée de référence est effectuée durant un même cycle d'horloge.
Selon un mode de réalisation de l'invention, la lecture de la donnée et de la donnée de référence est effectuée durant deux cycles d'horloge successifs.
Selon un mode de réalisation de l'invention, la mémoire comprend :
- des cellules mémoire connectées à des lignes de mot agencées en lignes et à des lignes de bit agencées en colonnes de bits,
- un décodeur de ligne connecté aux lignes de mot pour sélectionner une ligne de mot correspondant à une adresse reçue de la donnée à lire,
- des moyens pour sélectionner durant une phase de lecture d'un mot dans la mémoire, une ligne de mot à laquelle sont connectées des cellules mémoire contenant la donnée de référence, et pour déclencher la lecture des cellules mémoire sélectionnées, et
- des moyens pour comparer le contenu des cellules mémoire lues à des valeurs attendues respectives, le signal d'erreur étant émis sur une sortie de signal d'erreur si le contenu d'une cellule mémoire de la ligne de mot de référence est différente d'une valeur attendue respective.
Selon un mode de réalisation de l'invention, les cellules mémoires sont disposées dans un plan mémoire, la ligne de mot de référence étant située sur un bord du plan mémoire à l'opposé de liaisons des lignes de bit avec des amplificateurs de lecture.
Selon un mode de réalisation de l'invention, un décodeur de colonne pour sélectionner un groupe de lignes de bit formant un mot correspondant à l'adresse reçue de la donnée à lire, les cellules mémoire de la ligne de mot dans laquelle la donnée de référence est stockée, mémorisant la donnée de référence dans chaque groupe de ligne de bit. Ces objets, caractéristiques et avantages ainsi que d'autres de la présente invention seront exposés plus en détail dans la description suivante de l'invention faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : - la figure 1 représente schématiquement l'architecture d'une mémoire selon la présente invention ; la figure 2 représente un circuit de la mémoire représentée sur la figure 1 ;
- la figure 3 est un organigramme illustrant le procédé selon l'invention ;
- la figure 4A est un chronogramme illustrant un cycle de lecture d'une mémoire classique ;
- la figure 4B est un chronogramme illustrant un cycle de lecture de la mémoire selon l'invention. La figure 1 représente une mémoire 1 comprenant un plan mémoire MA, un décodeur de ligne de mot RDEC, un décodeur de colonne CDEC, et un circuit de contrôle CTL. Le plan mémoire MA comprend des cellules mémoire MC(i,j,k) connectées à des lignes de mot WL (i) disposées en rangées, et à des lignes de bit BL(j,k) disposées en colonnes. Les lignes de mot WL (i) sont contrôlées par le décodeur de ligne RDEC. Chaque ligne de bit BL(J, k) est reliée à un amplificateur de lecture SA(J ) (j étant un nombre entier compris entre 0 et m-1) par l'intermédiaire d'un transistor de sélection TS (k) de colonne de mot de rang k, et d'un bus de multiplexage MB.
Les transistors de sélection TS (k) sont pilotés par un signal SEL(k) émis par le décodeur de colonne CDEC. Les amplificateurs de lecture SA(j) qui sont connectés en entrée au bus de multiplexage MB et en sortie à un bus DB de sortie de la mémoire, permettent de lire m bits d'un mot sélectionné dans une ligne de mot WL (i), et d' appliquer les valeurs de ces bits sur une ligne respective du bus DB. Le circuit de contrôle CTL reçoit en entrée une adresse AD de lecture, ainsi que des signaux d'horloge CLK et de sélection de circuit CS (Chip Select) permettant d'activer la mémoire, et délivre en sortie un signal RD de déclenchement des amplificateurs de lecture, et des adresses ADH et ADL qui sont appliquées respectivement au décodeur de ligne RDEC et au décodeur de colonne CDEC. Typiquement, l'adresse ADH appliquée au décodeur de ligne regroupe les bits de poids fort de l'adresse AD appliquée en entrée de la mémoire, et l'adresse ADL appliquée au décodeur de colonne les bits de poids faible. A partir des adresses ADH et ADL, les décodeurs de ligne et de colonne sélectionnent une ligne de mot de rang i et une colonne de mot de rang k regroupant plusieurs lignes de bits BL(J7Ic). Le circuit de contrôle délivre en sortie de la mémoire un signal RB (Ready / Busy) permettant d'indiquer aux circuits extérieurs, si la mémoire est occupée ou prête à recevoir un nouvel ordre de lecture.
Selon l'invention, un groupe de cellules mémoire MC(ref,j,k) connectées à une ligne de mot WL(ref) du plan mémoire MA est réservée au stockage d'un mot de référence qui est lu à chaque phase de lecture d'un mot dans la mémoire. Le circuit de contrôle CTL est conçu pour récupérer le mot de référence lu et pour le comparer à une valeur attendue mémorisée par le circuit de contrôle. Si le mot de référence lu n'a pas la valeur attendue, le circuit de contrôle place la mémoire en mode d'erreur, par exemple en émettant un signal d' erreur sur une sortie ER de la mémoire prévue à cet effet. La figure 2 représente un exemple de réalisation d'un circuit de comparaison permettant d'effectuer une comparaison bit à bit entre le mot de référence lu, figurant sur le bus de donnée DB, et une valeur de référence par exemple mémorisée dans un registre REG interne au circuit de contrôle CTL. Le circuit de comparaison est conçu pour produire sur une sortie ER un signal à 1 si une différence sur au moins un bit est détectée entre le mot de référence lu et la valeur attendue de ce mot de référence. A cet effet, le circuit de comparaison comprend un ensemble de portes OU Exclusif XG(j) (j étant un nombre entier compris entre 0 et m-1) . Chaque porte XG(j) comprend une première entrée connectée à une cellule respective du registre REG et une seconde entrée connectée à une ligne respective correspondante du bus DB. La sortie de chacune des portes XG(j) est connectée à une entrée respective d'une porte OU OG dont la sortie est connectée à la sortie ER du circuit de comparaison. Si tous les bits du registre contenant la valeur de référence sont identiques aux bits respectifs du mot de référence lu dans la ligne de mot WL(ref) figurant sur le bus DB, les sorties des portes XG(J ) sont à 0. La sortie ER de la porte OU OG est également à 0. Par contre, si au moins l'un des bits du registre REG est différent du bit lu sur la ligne correspondante du bus de donnée DB, la porte XG(j) correspondante délivre un signal à 1, et la sortie ER de la porte OU OG passe à 1.
De préférence, la ligne de mot WL(ref) choisie pour mémoriser le mot de référence est située dans le plan mémoire MA à l'opposé du point de connexion des amplificateurs de lecture SA(j) aux lignes de bit BL(j,k). De cette manière, quelle que soit la zone du chemin de lecture où est appliquée la perturbation, la donnée de référence lue subira également la perturbation et sera donc différente de la valeur attendue. La figure 3 illustre le procédé selon l'invention mis en œuvre dans le circuit de contrôle CTL. Le procédé est activé lorsque le signal CS appliqué à la mémoire passe à 1 (étape 11) . La levée de ce signal déclenche une phase de lecture d'une donnée dans la mémoire à l'adresse fournie sur le bus AD d'entrée d'adresse de la mémoire
(étape 12) . Simultanément, le circuit de contrôle place la mémoire à l'état occupé en levant le signal RB (étape
13) . A l'étape 14 suivante, le circuit de contrôle envoie les adresses ADH et ADL correspondant à l'adresse reçue sur le bus d' adresse AD aux décodeurs de ligne RDEC et de colonne CDEC, ce qui a pour effet de sélectionner les cellules mémoire MC(i,j,k) appartenant à une ligne de mot WL (i) et au groupe de ligne de bit BL(j,k) d'une colonne de mot de rang k.
A l'étape suivante 15, le circuit de contrôle lève un signal RD de déclenchement de la lecture qui est appliqué aux amplificateurs de lecture SA(j) . Le mot lu est alors appliqué sur le bus de donnée DB par les amplificateurs de lecture SA(j). A la suite de la lecture d'un mot dans la mémoire, le circuit de contrôle envoie au décodeur de ligne RDEC, l'adresse du mot de référence stocké par la mémoire (étape 16) . La colonne de mot de rang k sélectionnée pour accéder au mot de référence est de préférence celle qui a été sélectionnée à l'étape 14 pour pouvoir détecter une perturbation quelle que soit la ligne de bit BL(j,k) du chemin de lecture de la donnée, où elle a été appliquée. Dans ce cas, tous les mots stockés dans les cellules mémoire de la ligne de mot de référence WL(ref) sont identiques et présentent la valeur stockée dans le registre REG.
A l'étape 17 suivante, le signal RD de déclenchement de lecture est à nouveau levé. Les amplificateurs de lecture appliquent alors la donnée de référence lue sur le bus de donnée. A l'étape 18 suivante, le circuit de contrôle compare le mot de référence lu avec la valeur de référence mémorisée dans le registre REG, et si une différence est détectée, le circuit de contrôle CTL met à 1 le signal appliqué sur la sortie ER de signal d'erreur.
La figure 4A illustre sous la forme de chronogrammes une séquence classique de lecture d'un mot situé sur la ligne de mot WL (i) et dans la colonne de mot de rang k de la mémoire. Cette figure montre le signal d'horloge CLK, le signal CS d' activation de la mémoire, les signaux d'adresse AD, le signal WL (i) de sélection de ligne de mot, le signal SEL(k) de sélection de la colonne de mot de rang k, le signal Data de la donnée lue en sortie des amplificateurs de lecture SA(J ), et le signal de donnée sur le bus DB.
Pendant un cycle d'horloge CLK, le signal CS d' activation de la mémoire est à 1, tandis que l'adresse de lecture est présente sur le bus AD. L'adresse de lecture est traitée par les décodeurs de ligne RDEC et de colonne CDEC pour déterminer quels sont les signaux WL (i) et SEL(k) de sélection de la ligne et de la colonne de mot à passer à 1 durant le même cycle d'horloge. Dès que les signaux WL (i) et SEL(k) passent à 1, les cellules mémoire correspondantes sont lues par les amplificateurs de lecture SA(j). Au cycle d'horloge suivant, la donnée lue Data(i,k) est transmise au bus de donnée DB. Si une perturbation P est appliquée au chemin de lecture, c'est- à-dire aux lignes de bit BL(j,k) ou aux amplificateurs de lecture, la donnée Data(i,k) transmise au bus de données DB est erronée.
Pour détecter une telle perturbation, les signaux CS de sélection de la mémoire et SEL(k) de sélection d'une colonne de mot de rang k sont maintenus à 1 durant deux cycles d'horloge, comme illustré sur la figure 4B. Comme dans la procédure de lecture classique (figure 4A) , le signal WL (i) de sélection de la ligne de mot à lire est positionné à 1 pendant le premier cycle d'horloge. Durant le second cycle d'horloge, le signal WL(ref) de lecture de la ligne de mot de référence est placé à 1, pour lire le mot de référence Data(ref,k) stocké dans les cellules mémoire de la ligne WL(ref) et de la colonne de mot de rang k (signal SEL(k) à 1) . Il en résulte qu'en sortie des amplificateurs de lecture SA(J ), la donnée Data (i,. k) apparaît à la fin du premier cycle d'horloge, et la donnée de référence Data(ref,k) lue dans la ligne de mot de référence apparaît à la fin du second cycle d'horloge. Si la valeur lue de la donnée de référence est différente de la valeur attendue, le signal d'erreur appliqué sur la sortie ER passe à 1.
Avantageusement, le circuit de contrôle CTL effectue la lecture de la donnée à lire et la lecture de la donnée de référence en un seul cycle du signal d'horloge CLK appliqué à la mémoire 1. A cet effet, le circuit de contrôle génère à partir du signal d'horloge CLK un signal d'horloge interne de séquencement des opérations de lecture dont la fréquence est égale au double de celle du signal d'horloge CLK. II apparaîtra clairement à l'homme de l'art que le procédé selon l'invention est susceptible de diverses variantes, notamment en ce qui concerne le traitement du signal d'erreur. Notamment, il n'est pas nécessaire que l'erreur soit signalée au milieu extérieur à la mémoire. Toute mesure appropriée peut ainsi être prise, comme l'effacement de données sensibles dans la mémoire. Si l'erreur est signalée au milieu extérieur, toute mesure appropriée peut être prise, comme l'initialisation de l'unité de traitement qui accède à la mémoire, ou la mise hors service définitive du circuit intégré incorporant la mémoire selon l'invention.
Par ailleurs, la lecture de la donnée de référence peut également être effectuée avant la lecture de la donnée correspondant à l'adresse appliquée sur le bus d'adresse de la mémoire.
En outre, l'invention est applicable à tout type de mémoire dans laquelle les cellules mémoire sont rangées en lignes et en colonnes, et dans laquelle une lecture est effectuée en sélectionnant une ligne et en lisant une ou simultanément plusieurs cellules mémoire de la ligne sélectionnée. Bien entendu, les notions de ligne et de colonne peuvent être inversées.

Claims

REVENDICATIONS
1. Procédé pour détecter une erreur de lecture lors de la lecture d'une donnée dans une mémoire (1), caractérisé en ce qu'une phase de lecture d'une donnée (Data(i,k)) dans la mémoire comprend des étapes consistant à :
- lire la donnée dans la mémoire,
- lire une donnée de référence (Data (ref, k) ) stockée dans la mémoire,
- comparer la donnée de référence lue avec une valeur attendue (REG) , et
- signaler une erreur de lecture si la donnée de référence lue est différente de la valeur attendue.
2. Procédé selon la revendication 1, dans lequel la lecture de la donnée de référence (Data (ref, k) ) est effectuée immédiatement après la lecture de la donnée à lire dans la mémoire (1) .
3. Procédé selon la revendication 1 ou 2, dans lequel la lecture de la donnée de référence est effectuée au cours d' un cycle d' horloge suivant la lecture de la donnée à lire dans la mémoire (1) .
4. Procédé selon la revendication 1 ou 2, dans lequel la lecture de la donnée de référence est effectuée au cours d'un même cycle d'horloge que la lecture de la donnée à lire dans la mémoire (1) .
5. Procédé selon l'une des revendications 1 à 4, dans lequel la mémoire (1) comprend des cellules mémoire
(MC (i, j , k) ) connectées à des lignes de mot (WL (i) ) agencées en lignes, et a des lignes de bit (BL (j,k)) agencées en colonnes de bits, les lignes de mot étant connectées à un décodeur de ligne (RDEC) , les lignes de bit étant reliées à des amplificateurs de lecture (SA(j)), la phase de lecture d'une donnée dans la mémoire comprenant des étapes consistant à : - sélectionner une ligne de mot (WL (i) ) correspondant à une adresse reçue de la donnée à lire,
— lire des cellules mémoires (MC (i, j , k) ) de la ligne de mot sélectionnée,
— appliquer le contenu des cellules mémoire lues sur un bus de données (DB) de sortie de la mémoire,
— sélectionner une ligne de mot (WL (ref) ) correspondant à l'adresse de la donnée de référence,
— lire des cellules mémoire (MC (ref, j , k) ) de la ligne de mot sélectionnée pour lire la donnée de référence (Data (ref, k) ),
— comparer le contenu des cellules mémoire lues à des valeurs attendues respectives, et
— placer la mémoire dans un mode d' erreur si la donnée lue est différente de la valeur attendue.
6. Procédé selon l'une des revendications 1 à 5, dans lequel la mémoire (1) émet un signal d'erreur (ER) en mode d'erreur.
7. Mémoire (1) sécurisée en lecture, caractérisée en ce qu' elle comprend :
— des moyens pour lire dans la mémoire une donnée et une donnée de référence, en réponse à une commande de lecture de la donnée dans la mémoire, — des moyens (XG(J)) pour comparer la donnée de référence lue avec une valeur attendue (REG) , et
— des moyens (OG) pour générer un signal d'erreur (ER) si la donnée de référence lue est différente de la valeur attendue .
8. Mémoire (1) selon la revendication 7, dans laquelle la lecture de la donnée et de la donnée de référence est effectuée durant un même cycle d'horloge.
9. Mémoire (1) selon la revendication 7, dans laquelle la lecture de la donnée et de la donnée de référence est effectuée durant deux cycles d'horloge successifs .
10. Mémoire (1) selon l'une des revendications 7 à 9, comprenant :
- des cellules mémoire (MC (i, j , k) ) connectées à des lignes de mot (WL (i)) agencées en lignes et à des lignes de bit (BL (j,k)) agencées en colonnes de bits, - un décodeur de ligne (RDEC) connecté aux lignes de mot pour sélectionner une ligne de mot correspondant à une adresse reçue de la donnée à lire,
- des moyens (CTL) pour sélectionner durant une phase de lecture d'un mot (Data(i,k)) dans la mémoire, une ligne de mot (WL (ref) ) à laquelle sont connectées des cellules mémoire (MC (ref, j , k) ) contenant la donnée de référence (Data (ref, k) ), et pour déclencher la lecture des cellules mémoire sélectionnées, et
- des moyens (XG(J)) pour comparer le contenu des cellules mémoire lues à des valeurs attendues respectives, le signal d'erreur étant émis sur une sortie de signal d'erreur (ER) si le contenu d'une cellule mémoire de la ligne de mot de référence est différente d'une valeur attendue respective.
11. Mémoire (1) selon la revendication 10, dans laquelle les cellules mémoires sont disposées dans un plan mémoire (MA), la ligne de mot de référence (WL (ref)) étant située sur un bord du plan mémoire à l'opposé de liaisons des lignes de bit (BL (j,k)) avec des amplificateurs de lecture (SA(j )).
12. Mémoire (1) selon la revendication 10 ou 11, comprenant un décodeur de colonne (CDEC) pour sélectionner un groupe de lignes de bit (BL (j,k)) formant un mot correspondant à l'adresse reçue de la donnée à lire, les cellules mémoire (MC (ref, j , k) ) de la ligne de mot (WL (ref)) dans laquelle la donnée de référence (Data (ref, k) ) est stockée, mémorisant la donnée de référence dans chaque groupe de ligne de bit.
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