WO2007032550A1 - 受信振幅補正回路及び受信振幅補正方法並びにそれを用いた受信機 - Google Patents

受信振幅補正回路及び受信振幅補正方法並びにそれを用いた受信機 Download PDF

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    • H03G2201/30—Gain control characterized by the type of controlled signal
    • H03G2201/302—Gain control characterized by the type of controlled signal being baseband signal

Definitions

  • the present invention relates to a reception amplitude correction circuit, a reception amplitude correction method, and a receiver using each of them, and more particularly, to a wireless communication apparatus having an AGCil capability and using a direct-conversion reception method.
  • the present invention relates to a preferred reception amplitude correction circuit. Background technology...: '.
  • Some receivers in wireless communication devices are of the direct version method as shown in Fig. 1.
  • a high frequency signal received by an antenna 201 is amplified by a low noise amplifier (hereinafter abbreviated as LNA) 202.
  • LNA low noise amplifier
  • a duplexer, a high-frequency filter, and a filter are provided between the antenna 201 and LNA.202, but they are not shown.
  • the output of R F BPF 203 is input to the quadrature demodulation circuit 204.
  • the quadrature demodulation circuit 204 demodulates the input signal and outputs an I component that is an in-phase component and a Q component that is a quadrature component.
  • the quadrature demodulation circuit 204 includes a notch amplifier 221, multipliers 222 and 223 that are balanced mixers, a quadrature signal generator 224, and a local oscillator 225. Since the structure of this kind is well known, detailed description is omitted.
  • the I and Q components demodulated by the direct AC demodulating circuit 204 are input to baseband filters (hereinafter abbreviated as BB BPF) 205 and 206, where the band is limited.
  • BB BPF 205, 2 '6 is a bandpass finoleta (BPF). This is not only to suppress adjacent channel components in order to remove the DC offset generated by the direct demodulator 204, but also to suppress low frequency components that are very close to direct current.
  • the I component and Q component band-limited by 206 are input to the baseband circuit 2-7.
  • Baseband circuit 207 includes: variable gain amplifier (hereinafter abbreviated as VGA) 208, 209, 210 and 211, 212,
  • VGA
  • the band-limited I component and .0 component are optimal for the A / D converters 215 and 216 in the subsequent stage by VG A208 to 210 and 211 to 21.3, respectively. Amplified to a predetermined level that can be converted.
  • the VGA has a three-stage configuration, but it may have one or more stages.
  • the positional relationship between the channel filters 205 and 206 VGA208 to 2.10 and 2.11 to 21.3 is not limited to the example in FIG.
  • channel filters 205 and 206 are provided.
  • Each may be divided into a plurality of stages and arranged between V G A.
  • the final I-component output and Q-component output of the VGA are AZD-converted by the AZD converters 215, 216, respectively, and converted into digital I signals and Q signals as the subsequent digital signal processing circuit (Fig. 2). '.
  • FIG. 2 is a diagram showing the digital signal processing circuit 100.
  • a subtractor 302 calculates the difference between the average amplitude calculation result and the target reference amplitude.
  • the calculated difference is input to the digital gain control data generator 301.
  • the digital gain control data generator 301 generates gain control data for controlling the gain of the VGA from the calculated difference.
  • the gain control data is sent to the gain control unit 214 shown in FIG.
  • the gain control unit 214 controls the gain of the VGA 208 to 210 and 211 to 21.3 based on the gain control data.
  • the gain control data may be an analog signal or a digital signal.
  • the VGA is all connected to the baseband circuit 207 in Figure 1.
  • the LNA 202 and the buffer amplifier 2'21 which are provided in a concentrated manner, can also be compared with the VGA. In that case, the gain control of the LNA 202 and the buffer amplifier 221 is not controlled by the gain control data from the gain control unit 214.
  • the input signal level to the AZD converters 215 and 21 '6 .1 component, Q signal to fit within the dynamic range of the AZD converters 21'5 and 216 The level will be automatically adjusted (AGC).
  • Patent Document 1 Japanese Patent Laid-Open No. 2 001-168.664.
  • the direct-conversion system receiver shown in Fig. 1 functions without problems in existing communication systems such as C DMA ⁇ W-CDMA.
  • HSDPA High Speed Dowfilink Packet Access
  • 3GPP Third Generation Partnership Project
  • the HSDPA system employs not only the QP S'K demodulation system, but also a downlink modulation system such as 16-level Q'A, and also requires high-speed data transmission with a very low spreading factor. In order to deal with such a request, it is necessary to tighten the demodulation accuracy of the receiving side of the communication terminal device. .
  • EVM Error Vector Magnitude
  • the channel filter is composed of a digital filter and is provided after the A / D converter.
  • the channel filter is composed of a digital filter and is provided after the A / D converter.
  • Fig. 3 shows the channel filters 205 and 206 in Fig. 1 respectively.
  • Filter (DLP.F) .217, 218, and these examples are shown as A / D converters 215, '216.
  • the channel filter by digital processing is a low-pass filter, but it may be a high-pass filter for removing DC offset. It is also conceivable that a low-pass filter for preventing aliasing associated with AZD conversion is left in front of AZD converters 215 and 216. :
  • Figure 4 shows an example of the frequency characteristics of the digital filters 217 and 218.
  • the band of the desired channel to be received is passed as much as possible, and the remaining channel band including the 'neighboring channel' has a suppressed frequency characteristic.
  • ',:.,' '-Fig. 5 and Fig. 5 B are the levels of the desired wave and the harmful wave of the adjacent channel when passing through the digital filter having the frequency characteristics shown in Fig. 4 An example of change is shown. As shown in Fig.
  • the level of the interference wave greatly changes before and after the digital channel filters 217 and 2.
  • the digital amplitude calculator 30 3 underestimates the interfering signals more than immediately after the AZD converters 215 and 216. Calculate the average amplitude using the calculated value. This means that the difference between the calculated average amplitude and the reference amplitude will be smaller than actual. As a result, in the digital signal processing circuit 100, excessive gain control data is generated, so that the VGA gain becomes excessive.
  • the average amplitude of the input signal of the digital channel filter is detected for the AGC control, and the difference between the detected average amplitude and the reference value is detected.
  • AGC control information is generated accordingly, and the AGC control is not performed by detecting the average amplitude of the output signal of the digital channel filter.
  • the function as a receiver is set so that the AD converter operates normally. This is to provide a reception width correction circuit that can be maintained, a reception amplitude correction method, and a receiver using the same. : '': ' ⁇ Disclosure of Invention--.
  • the cause of the problem in the above-described prior art is that the input / output levels of the digital channel filter do not match or are not different from each other when the desired wave and other interference waves exist. Therefore, in the present invention, a configuration example is employed in which the output levels of the digital channel filters are substantially the same on average or have a predetermined level difference.
  • a reception amplitude correction circuit includes an A / D converter that converts a received analog signal into a digital signal, a band limiter that limits the band of the digital signal, and digital signal processing that performs digital signal processing after the band limit. And a gain control unit that performs gain control for controlling the level of the received analog signal based on the signal level in the digital signal processing unit.
  • the reception amplitude correction circuit includes a correction unit that corrects the amplitudes of the digital signals before and after the band limiting unit to be equal to each other on average or a predetermined difference.
  • the reception amplitude correction method converts a received analog signal into a digital signal, limits the band of the digital signal by a band limiting unit, and performs digital signal processing by the digital signal processing unit after the band limitation. Do this digital This is applied to a receiver that performs gain control for level control of received signal based on the signal level in the signal processor.
  • This reception amplitude correction method includes a correction step for correcting the digital signal amplitude before and after the band limiting unit so that it is equal or equal to a predetermined difference on average.
  • a receiver according to the present invention includes the reception amplitude correction circuit described above.
  • a digital filter which is a channel filter, suppresses the interference wave by 1 ⁇ 4 and after, and the force that makes the amplitude of the digital signal substantially equal on average is equal to or constant.
  • Fig. 1 is a block diagram showing an example of a conventional direct conversion receiver. '.
  • FIG. 2 is a block diagram of a digital signal processing circuit provided at the subsequent stage of the baseband circuit shown in FIG. -'.
  • ⁇ .' Fig. 3 is a block diagram showing another example of a conventional direct-conversion receiver. '
  • Figure 4 shows the frequency characteristics of the digital low-pass filter shown in view 3. - ⁇ ⁇
  • 5A and 5B are diagrams showing changes in signal levels before and after the digital low-pass filter shown in FIG.
  • FIG. 6 is a block diagram illustrating a configuration of a receiver according to the embodiment of the present invention.
  • FIGS. 7A to 7C are diagrams showing signal levels at various parts in the circuit of FIG.
  • FIG. 8 is a block diagram showing a configuration of a receiver according to another embodiment of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 6 is a block diagram showing an embodiment of the reception amplitude correction circuit according to this effort, which is suitable for the receiver shown in FIG. ⁇ Acceptance amplitude correction circuit that can be used , Digit ⁇ one pass filter (D.LPF) 217, '218 (input) just before (input) as the channel filter shown in Fig.
  • Digit ⁇ one pass filter (D.LPF) 217, '218 (input) just before (input) as the channel filter shown in Fig.
  • the gain difference calculation circuit 103 calculates multipliers in the calculators 1 to 4 and 105 based on the average amplitude calculated by the amplitude calculation circuits 101 and 102.
  • Multipliers 104 and 105 multiply the outputs of the multiplier at channel filters 17 and 218, respectively, and the multiplication results are derived as digital I signals and 'Q signals to the digital signal processing circuit.
  • the configuration other than the above may be the same as the configuration of FIG. 3, and the detailed description is omitted.
  • the digital signal processing circuit may be the same as the digital signal processing circuit 100 ′ described with reference to FIG.
  • the amplitude calculation circuits 101 and 102, the gain difference calculation circuit 103, and the multipliers 104 and 105 may be collectively referred to as a correction unit.
  • the gain difference calculation circuit 103 and the multipliers 104 and 1 '05 may be collectively referred to as an amplitude correction unit. , ... ': +,:
  • the number of samples of I data and Q data contained in one slot is N, and the I sample values and Q sample values immediately before the channel filters 217 and 218 are I in j and Qinj, respectively. , 218
  • the I sample value and Q sample value immediately after are set as Ioutj and Qoutj, respectively.
  • the average amplitudes Ain and Aout immediately before and after the channel filters 217 and 218 in a certain slot are expressed by the following equations (1) and (2).
  • Gain difference meter circuit 103 uses these average amplitudes Ain and Aout to calculate the multipliers for multipliers 104 and 105 used in the next slot.
  • the multiplier is expressed by the following equation (3).
  • the reciprocal (Aout / Ain) of the ratio (AinZAout) of the average amplitude immediately before and after the channel filter 2 1 7, 2 1 8 is calculated as a multiplier ', and this multiplier is calculated as the channel filter 2 1 7, 21 Multiply 8 outputs.
  • the amplitude immediately before the channel filters 217, 2 ⁇ '1 8 and the immediate amplitude of the multipliers 04, 1 ⁇ 5 are almost the same value.
  • multiplication is performed using a ⁇ k (k is a constant of 1 or more) instead of the multiplier ⁇ , a predetermined level difference with respect to the constant k can be given.
  • Figures 7A to 7C show the change in the level of the desired wave and the disturbing wave in the circuit of Figure 6.
  • Fig. 7A shows the level of the desired wave and the interference wave just before (input) the digital channel filter 2 1 7, 2 1 8.
  • Fig. 7B shows the level immediately after (output) the digital channel filter 2 1 7, 2 1 8.
  • Fig. 7C shows the level of the digital signal after level correction by multipliers 104 and 105, respectively.
  • FIG. 8 is a block diagram of another embodiment of the reception amplitude correction circuit according to the present invention, and the same parts as those in FIG. 6 are denoted by the same reference numerals.
  • Amplitude calculation circuit that calculates the average amplitude of I data and Q data immediately before channel filter 2 1 7, 21 8 1 0 1 (first calculation unit) The calculation is the same as in the previous embodiment. 'The difference between this embodiment and the previous embodiment
  • the average amplitude of the I data and Q data immediately after the multipliers 10.4 and 105 is calculated using the amplitude calculation bottleneck 102 (second calculation unit). '
  • the average amplitudes calculated by these amplitude calculation circuits 1 0 1 and 10 2 are input to gain difference calculation circuit 3 ⁇ 4 1 0 3 (multiplier calculation unit) ⁇ and gain 3 ⁇ 4 calculation circuit 1 03 to multipliers 1 04 and 1 05
  • the given multiplier is calculated.
  • This multiplier ⁇ is multiplied by each output of the 2 7 1 and 2 1 8 filters and the multipliers 10 04 and 1 05, respectively.
  • the multiplication results are digital I signal and Q signal as a digital signal processing circuit (Fig. Derived to 2). Other configurations are the same as in Fig. 3 '.
  • the amplitude calculation circuit 1 0 i, 1 0'2 ', ⁇ 11 difference calculation circuit 1 03, and multipliers 10 04, 1 05 may be collectively referred to as correction part) /.
  • the average interval for calculating the average amplitude is set to the smallest single frame of the communication frame as in the previous embodiment (same as the slot immediately before the digital channel filter 2 1 7, 2 1 8
  • the sample value and the Q sample if directly are I inj and Qinj, respectively, and the I sashiple value and Q sample value immediately after the multipliers 104 and 105 are .10 ⁇ ⁇ Qoutj, respectively.
  • the multiplier of the next slot is adopted as ⁇ , where ⁇ is the multiplier of 04, 1 05, and la is the multiplier in the previous slot.
  • ⁇ is expressed by the following equation (4). .
  • the multiplier ⁇ and the output of the digital channel filter 21 7, 2 1 8 are multiplied by the multipliers 104, 105, and these multiplication results are digitally converted into digital I signals and Q signals. Derived to the signal processing circuit.
  • this embodiment is different from the first embodiment, although the minute fluctuation between the slots is unavoidable, the amplitude immediately before the digital channel filter and the amplitude immediately after the multiplier are almost the same. can do.
  • a value ⁇ ⁇ k obtained by multiplying the constant k by may be used as the multiplier.
  • a predetermined level difference corresponding to the constant k can be given to each level immediately before the filter and immediately after the multiplier. it can. ''... ' ⁇ -So,-In this embodiment, the amplitude of the channel filter is almost the same before or after the interference wave is suppressed, or It can be multiplied by a predetermined constant.
  • the signal level at the input of the converters 2 15 and 2 16 (FIG. 3) is A. The situation that deviates from the / D conversion range can be prevented.

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Abstract

ディジタルチャンネルフィルタ２１７，２１８の入力平均レベル、出力平均レベルを振幅計算回路１０１，１０２でそれぞれ算出し、それらの差が無いように、または一定差となるように、利得差計算回路１０３で入力レベルと出力レベルの利得差を乗数αとして算出する。乗算器１０４，１０５により乗数αをディジタルチャンネルフィルタ２１７，２１８の出力に乗算し、この乗算結果を補正後のディジタル信号として後段のディジタル信号処理回路へ出力する。

Description

受信振幅補正回路及び受信振幅補正方法並びにそれを用いた受信機
技術分野 ' + '
本発明は受信振幅補正回路及び受明信振幅補正方法並びにぞれを用いた受 ί言機に 関し、 特に AGCil能を有しダイレクトコンノ ジョン方式の受信方式を擦用し た無線通信装置に用いて好適な受信振幅補正書回路に関する。 ' . 背景技術 . . .. ： ' . 無線通信装置における受信機には、 図 1に示す うなダイ.レクトュンバージョ ン方式のものがある。 図 1を参照すると、 アンテナ 201で受信された高周波信 号は、 低雑音増幅器 （以下、 LNAと略称する） 202により増幅される。 実際 には、 アンテナ 201と LNA.202との間には、 デュプレクサや高周波フ ル, タ（チヤンネル帯域制限用で な 、広帯域のフィルタ）などが設けられているが、 図示ほ省略している。 ' '■； .·
' LNA20.?で増幅された信号は、高周波パンドパスフィルタ' (以下、 RF B PTと略称する） 203により受信帯域全体 （チャンネルでば.ない） の S信成分 力抽出され、 受信帯域以外の、 例えば装置自体が送信する送信信号などが抑圧さ れ 。 R F BPF 203の出力は直交復調回路 204に入力—される。 直交復調 回路 204は入力信号を復調し、 同相成分である I成分と、 直交成分である Q成 分とを出力する。
直交復調回路 204は、 ノ ッファアンプ 221と、 パランスドミキサである乗 222及ぴ 223と、 直交信号発生器 224と、 ローカル発振器 225とか らなる。 の種の構成は周知であるので、 詳しい説明は省略する。 直.交復調回路 204により復調された I成分， Q成分は、 ベースバンドフィルタ （以下、 BB BPFと略称する） 205， 206へ入力されて、.それぞれ帯域制限される。 BB B P F 205 , 2' 6はバンドパスフィノレタ （B P F) である。 これは、 直女復調回路 204で 生する D Cオフセットを除去するために隣接チャンネル 成分を抑圧するのみならず、 非常に直流に近レ、低周波成分をも抑圧するためであ チャンネルフ:ィルタ 205，. 206により帯域制限された I成分， Q成分は、 ベースバンド回路 2ひ 7に入力される。 ベースバンド回路 207は、：可変利得增 幅器 （以下、' VGAと略称する） 208， 209， 210及び 211，， 212，
213、 AZD変換器 215， 216, 利得制御部' 214 らなつている。 ベー スパン..ド回路 20.'7 fcおいては； 帯域制限された I成分，. 0成分がそれぞれ VG A208〜210、 211〜21.3により、 後段の A/D変換器 215， 216 において最適な変換処理が可能な所定レ ルまで増幅される。 図工では、 VGA を 3段構成としているが、 1段以上の構成であれば良い。 また、 チャンネルフィ ルタ 205， 206 VGA208〜2.10、 2.11〜 21.3の位置関係も、 図 1の例に限られるものではない。 更に、 チャンネルフィルタ 205， 206がそ
.れぞれ複数段に分割されて V G Aの間に配置される構成でも良い。
. VGAの最'終段の I成分出力.， Q成分出力は、. それぞれ AZD変換器 215， , 216において AZD変換されてディジタル I信号， Q信号として後段のデイジ' タル信号処理回路'（図 2参照). へ送られる。 '.
図 2.はディジタル信号処理回路 100を示す図である。 ディジタル振幅計算器
303は、 図 1のベースパンド回路 207から送られてぎこディジタル I信咅， Q信号から、 例えば CDMAや TDMAにおける 1スロット間の平均振幅を計算 する。 続いて、 平均振幅の計算結果と目標とする基準振幅との差が、 減算器 30 2で算出される。 算出された差はディジタル利得制御データ発生器 301へ入力 される。 ディジタル利得制御データ発生器 301は、 算出された差から VGAの 利得を制御するための利得制御データを発生する。
利得制御データは、 図 1に示した利得制御部 214へ送られる。 利得制御部 2 14は利得制御データをもとに VGA208〜210、 211〜21.3の利得制 御を行う。 この場合、 利得制御データはアナ口グ信号であってもディジタル信号 であっても良い。 また、 VGAは、 図 1では、 すべてベースバンド回路 207に 集中して設けられている 、 LNA202やバッファアンプ2'21も VGAとレ て角いることが可能で る。 その場合には、 LNA202やバッファアンプ 22 1も、 利得制御部 214力 らの利得制御デ^"タによつて利得制御されることは勿 ro (、あ 。
以上め構成及ぴ動作によって、 AZD変換器 215， 21' 6への入力信号レべ ルカ AZD変換器 21'5， 216のダイナミッダレンジに最適に収まるように、 .1成分， Q 分の信号レベルが自動的に調整 （AGC) されることになる。
なお、 この様な受信機における G Cの一例は、：特許文献 1 (特開'.2001— 168.664号公報） に開示されている。 . ■ ' .
図 1に示したダイレクトコンパージョン方式の ¾信機は、 C DMA^W- C D MAなどの既存の.通信方式においてほ問題なく機能している。 しがし、 近年、 よ り高速の伝送方式である、 例えば 3GPP (Third Generation Partnership Pro ject) における HSDPA (High. Speed Dowfilink Packet Access)方式の導入が 進められている。 HSDPA方式では、 QP S'K復調方式のみならず 16値 Q'A などの下り変調方式が採用され、 しかも拡散率が極めて小さい高速データ伝送 が要求されている。 このよう'な要求に对処するためには、，通信端耒装置の受信側. の復調精度を厳しくする必要が'ある。 . ·
•例えば、 従来は 15〜20%程度の E VM (Error Vector Magnitude) で良か つたが、 HS. DP A方式でほ、 5%以下の EVMが必要になると考えちれる。 'こ のような高精度の復調を行うには、アナログチャンネルフィルタを用いたのでは、 '実現が困難である。 例えば、 アナログチャンネルフィルタを構成している部品に おける特性のバラツキや経年変化などによって、 E VMを 5 %以下に維持するこ とは容易ではない。
そこで、 チャンネルフィルタをディジタルフィルタで構成し、 A/D変換器の 後段に設けるという方法が考えられる。 ディジタルフィルタであれば、 部品にお ける特性のバラツキや経年変化が発生しないので、 高精度の復調が可能である。 て、 図 1と同等部分は同一符号により示している。
図 3は、 図 1におけるチャンネルフィルタ 205, 206をそれぞれディジタ ルフィルタ （DLP.F) .217， 218に置き換え、 これら'を A/D変換器 21 5，' 216.の後段に配眚した例'を示している。 ここでは、 ディジタル処理による チャンネルフィルタは、 ローパスフィルタとしているが、 DCオフセットを除去 するためのハイパスフィルタとしても良い。 また、 AZD変換 伴うエイリアジ ングを防止する:ためのローパスフィルタ'を、 AZD変換器 215, 216.の前段 に残すことも考えられる。 ：
図 4は、 イジタルフィルタ 217， 218の周波数特性の例を示している。 図 4に示す如く、 受信すべき希望チヤンネルの帯域はでき.る限りそのまま通過さ せ、 '隣捧チヤンネ)レを含む残余のチヤンネルの帯域は抑圧する周波数特性となつ ている。 EVMを小さく えるために、 通 は、 周波数特性をルー.トコサイン口 ールオフ特性に'限りなく近い特性とする^要があり、 '現にそのような設計は可能 である。 ' ，： . ，'' - 図 5 Α及ぴ図 5 B,は、 図' 4に示した周波数特性.を有するディジタルフィルタ.を 通過した場合の希望波と隣接チヤンネルの^害波とのレベル変化の例を示してい .る。. 図 5Aに示すように、 ディジタルチャンネルフィルタ 21 7， 2 Γ8の入力 側では、 '隣接チャンネルの妨害波が希望波に比べて 常に大きい場合であっても'、 ディジタルチヤンネルフィルタ 217., 218を通過した後では、 図 5 Bに示す', ように、 その周波数特性によって妨害波は大幅に抑圧されるので、 希望波よりも 妨害波のレ ルは小さくなる。 . ' '
このように、 ディジタルチャンネルフィルタ 217, 2 の前後では、 妨害 波のレベルが大きく変化する。 妨害波の抑圧されたディジタル I信号、 Q信号を 図 2のディジタル信号処理回路 100へ入力すると、 ディジタル振幅計算器 30 3は、 AZD変換器 215, 216の直後よりも、 妨害波を過小に見積った値で 平均振幅を算出する。 これは、 算出された平均振幅と基準振幅との差が実際より も小さくなつてしまうことを意味する。 その結果、 ディジタル信号処理回路 10 0では過大な利得制御データが生成され、 よって VGAの利得が過大になる。 このとき問題になるのは、 A/D変換器 215, 216の入力における振幅が、 · 隣接チャンネルの妨害波によって、 八_ 0変換器215， 216の適正な入カレ ンジを逸脱してしまうことである。 このような状況になると、 A/D変換器 21 5， 2 1 6の正常な動作ほ期待できなくなり、 結果的に受信機とじて正常に機能 しなくなる ·。
なお、.特許文献 1.に開示きれた受信 おいては、 A G C制御のために、 ディ ジタルチヤンネルフィルタの入力信号の平均振幅を検出して、 検出された平均振 幅と基準値との差に応じて AG C制御情号を生成するものであり、，ディジタルチ ャンネルフィルタの出力信号の平均振幅を検出して'、 A G C制御を行うものでは ない。 ' ·
Figure imgf000007_0001
用い： のディジタルチャンネルフィルタの出カイ言号の平均振幅に応.'じて AG C 制御を行う場合にも、 A D変搀器が正常な動作を行うようにして、 受信機とし ての機能を維持可.能な受信毎幅補正回路屎ぴ受信振幅補正方法並びにそれを用い た受信機を提 することである。 ： . ' ' ：' ■ 発明の開示- - .
上述した従来技術における問題の発生原因は、 希望波とそれ以外の妨害波が存 在する場合に、 ディジタルチャンネルフィルタの入出力レベルが一致しないか、 または所定レベル差にないことである。 そこで、 本発明では、 ディジタルチャン' ネルフィルタの 出力レベルが平均的にほぼ一致、 あるいは所定レベル差になる ような構成 ¾採用するようにしている。
本発明による受信振幅補正回路は、 受信アナログ信号をディジタル信号に変換 する A/D変換部と、 このディジタル信号の帯域制限をなす帯域制限部と、 この 帯域制限後にディジタル信号処理をなすディジタル信号処理部と、 このディジタ ル信号処理部内の信号レベルに基づいて受信アナ口グ信号のレベル制御めための 利得制御をなす利得制御部とを含む受信機に適用される。本受信振幅補正回路は、 帯域制限部の前後のディジタル信号振幅が、 平均的に等しいかまたは所定差にな るよう補正する補正部を含むことを特徴とする。
本発明による受信振幅補正方法は、 受信アナログ信号をディジタル ί言号に変換 し、 このディジタル信号に対して帯域制限部により帯域制限を行い、 この帯域制 限後にディジタル信号処理部によりディジタル信号処理を行い、 このディジタル 信号処理部内の信号レべノレに基づ.いて受 f言アナ口グ信号のレベル制御のための利 得制御をなすよ 'うにした受信機に適用される。 本受信振幅補正方法は、 帯域制限 部の前後のディジタル信号振幅が、 平均的に等'しいかまたは所定差になるよう'補. 正する補正ステップを含むことを特徴とする。 ： . ·. 本発明による受信機は、 上記の受信振幅補正回路を含むことを特徴とする。'. 本発明によれば、 チヤンネルフィルタであるディジタルフィルタによ'り妨害波 を抑圧する ¼と後とで、 ディジタル信号の振幅を平均的にほぼ等しくする力 \ あ る'いは一定差になるようにするご により、 A/D'変換部 CO入力において、 信号 レベル.が AZD変換範囲 .(A/D変換部のダイ.ナミ'ックレシジ） を逸 |¾十る事態 を防止できる。 . 図面の簡単な説明 . ·· '
.図 1は、 従来のダイレクトコンバージョン方式による受信機の一例を示すブロ ック図である。 ' .
.図 2は、 図 1に示されたベースバンド回路の後段に設けられるディジタル信号 処理回路のプロック図である。- ' . ■ . ' 図 3は、 従来のダイレクトコンパージョン方式による受信機の他の例を示すブ '口ック図である。 '
図 4は 観 3に示されたディジタルローパスフィルタの周波数特性を示す図で める。 -■■ ·
図 5 A及び図 5 Bは、 図 3に示されたディジタルローパスフィルタの前後の信 号のレベル変化を示す図である。
図 6は、 本発明の実施形態による受信機の構成を示すプロック図であ δ。
図 7 Α〜図 7 Cは、 図 6の回路における各部の信号のレベルを示す図である。 図 8は、 本発明の他の実施形態による受信機の構成を示すプロック図である。 発明を実施するための最良の形態
以下、 図面を用いて本発明の実施形態について説明する。 図 6は本努明による 受信振幅補正回路の実施形態を示すプロック図であり、 図 3に示した受信機に適 用することができる ώ 受儈振幅補正回路 、 図3に示したチャンネルフィルタで あるディジダル π一パスフィルタ （D.LPF) 217，' 218の直前 (入力） の • Iデータ， Qデータを入力として、'それらの平均振幅を計算する振幅訐算回路' 1 01 (第 1の計算部） と、 ディジタルローパスフィルタ （DLPF) 217, 2 18の直後 （出力） '·の Iデータ， Qデータ'を入力として、 それらの平均振幅を計 算する振幅計算回路 1.02 (第 2の計算部） とを備えている。 振幅の平均を計算 する期間は、'通信フレームを構成する最小単位であるスロットを用いるのが望ま しいが、 これに限萆されない。 .. ' ' , ' 振幅計算回路 1 ' 1， 102め出力は、 利得差計算回路 ί 03 . (算出部)'.へ入 力される。 利得差訐算回路 103は、 振幅計算回^ 101， 102で計算された 平均振幅に'基いて乘算器 1 Ό 4， 105での乗数 を算出する。 乗数 atチャン ネルフィルタ 17, 218の各出力とが乗算器 104， 105においてそれぞ れ乗算され、 これら乗算結果がディジタル I信号，' Q信号と.してディジタル信号 処理回路へ導出さ る。 上記以外の構成は図 3の構成と同じで良く、 詳し 、説明 は省略する。 また、 ディジタル信号処理回路も図 2で説明したディジタル信号処 ¾回 ¾100 'と同じで良い。 なお、 振幅計算回^ 101， 102、 利得差計算回 路 103、 乗算器 104, 105はま.とめて補正部と呼ばれても良い。 また、 利 得差計算回路 103、 乗算器 104, 1 '05はま.とめて振幅補正部と呼ばれても 良い。 ，.. . ' : + , ：
かかる構成において、 1スロットに含まれる Iデータ， Qデータのサンプル数 をそれぞれ Nとし、 チヤンネルフィルタ 217， 218の直前の Iサンプル値， Qサンプル値をそれぞれ I in j ， Qinj とし、 チャンネルフィルタ 21 7, 21 8の直後の Iサンプル値， Qサンプル値をそれぞれ Ioutj, Qoutjとする。 この 場合、 あるスロットにおけるチャンネルフィルタ 21 7， 218の直前、 直後の 平均振幅 Ain, Aoutは、 以下の数式 （1)、 (2) で表される。
Figure imgf000009_0001
Figure imgf000010_0001
■ 利得差計 回路 1 03は、 これらの平均振幅 Ain， Aout を用いて次のスロッ トで採用する乗算器 1 04， 1 05の乗数ひを算出する。 .乗数ひは、 以卞の数式 (3) で表される.。
α ^Aout/Ain (3)
次のス口'ットで、 '算出された乗数 αとチヤンネルフイノレタ 2.1 7， 21 8の各 出力とが乗算器 1 04， 1 05で乗算される。 これら乗算結果が、 デ、イジタル I 信号， Q信号として、 ディジタル信号処理回路へ出力される。
すなわち、 チャンネルフィルタ 2 1 7， 2 1 8の直前の平均振幅と直後の平均 振幅の比 （AinZAout) の逆数 （Aout/Ain) を乗数 として算出し'、 この乗 数 をチャンネルフィルタ 2 1 7， 21 8の出力に乗算する。 これにより、 ス ∑ ット間の微小な揺らぎはやむをえないとしても、 チャンネ フィルタ 21 7, 2·' 1 8の直前の振幅と、 乗算器ュ 04， 1 Ό 5の直 の振幅とをほぼ同じ値にする ことができる。 なお、 乗数 αの代りに、 a · k (kは 1以上の定数'とする） を用 いて乗算を行えば、 .定数 kに対 する所定のレベル差を与えあことができる。 . 図 7 A〜図 7 Cは図 6の回路における希望波と妨害波とのレベルの変ィ匕を示し たものである。図 7 Aはディジタルチャンネルフィルタ 2 1 7， 2 1 8の直前（入 力） での希望波と妨害波のレベル、 図 7 Bはディジタルチャンネルフィルタ 2 1 7, 2 1 8の直後（出力）での希望波と妨害波のレベル、図 7 Cは乗算器 1 04， 1 05によりレベル補正された後のディジタル信号のレベルを、 それぞれ示して いる。
図 8は本発明による受信振幅補正回路の他の実施形態のブロック図であり、 図 6と同等部分は同一符号により示している。 チャンネルフィルタ 2 1 7, 21 8 の直前の Iデータ， Qデータの平均振幅を振幅計算回路 1 0 1 (第 1の計算部） で.計算することは、 先の実施形態と同じである。'本実施形態と先の実施形態の違
'いは、 乗算器 10.4， 1 05の直後の I·データ， Qデータの平均振幅を、 振幅計 算囪路 1 02. (第 2の計算部） で計算するように,した点にある。 '
これら振幅計算回路 1 0 1， 1 02で計算された平均振幅が利得差計算回 ¾ 1 0 3 (乗数算出部) ·へ入力され、 利得 ¾計算回路 1 03で乗算器 1 04, 1 05 に与える乗数ひが算出される。 この乗数 αとチヤシネルフィルタ 2 1 7， 2 1 8 の各出力と 乗算器 1 04， 1 05によりそれぞれ乗算され、これら乗算結果が、 ディジタル I信号，. Q信号としてディジタル信号処理回路（図.2)へ導出される。 他の構成は、 図 3'と同じである。 なお、.振幅計算回路 1 0 i, 1 0'2'、 禾 11得差計 算回路 1 03、 乗算器 1 04, 1 05はまとめて楠正部と呼ばれても良)/、。
力かる構成 おいて、平均振幅を算出する平均区間を、先の実施形態と同じく、 通信フレームの最小単 ^ (立であるスロットとし、'ディジタルチヤンネルフィルタ 2 1 7, 2 1 8の直前の Iサンプル値， Qサンプル if直を、 それぞれ I inj， Qinjと し、 また乗算器 1 04, 1 05の直後の Iサシプル値，. Qサンプル値を、 それぞ れ.10^丄 Qoutjとする。 あるスロットにおけるディジタルチャンネルフィルタ
2 1 7， 2 1 8の直前及ぴ乗算器 104， .1 0 5.の直後の平均振幅 A in, Aout
- . ノ ノ ， · / '. は、 上記式 （1)， (2) と同一'となる。 .
'. 利得差計算回路 1 ひ 3では、 次のスロ '少トで採用する乗算器 1 04, 1 05の 乗数を αと.レ> 1つ前のスロットでの乗数をひ とすると、 乗数. αは.以下の数式 (4) で表される。 .
a = (Aout/Ain) X α.χ · (4) .
よって、当該スロットで、この乗数 αとディジタルチャンネルフィルタ 21 7， 2 1 8の出力とを、 乗算器 1 04， 105にて乗算し、 これらの乗算結臬をディ ジタル I信号， Q信号としてディジタル信号処理回路へ導出する。
こうすることにより、 本実施形態にぉレ、ても、 スロット間の微小な揺らぎはや むをえないものの、 ディジタルチャンネルフィルタの直前の振幅と、 乗算器の直 後の振幅とをほぼ同じにすることができる。 なお、 乗数 αの代りに、 定数 kを に掛けた値 α · kを乗数として用いても良い。 この場合には、 定数 kに対応する 所定のレベル差を、 フィルタ直前と乗算器直後の各レベルに対して与えることが できる。 . ' ' . . . ' ■ - .徒って、 -本実施形態でも、 チャンネルフィルタにおいて妨害波を抑圧する前と 後とで、 振幅を平均的にほぼ'同じにするか、 あるい.は所定定数倍にすることがで きる。 このような機能を図 2のディジタル信号処理回路 1 0 0の前段に設けてレ ベル補正を行え.ば、 変換器 2 1 5 , 2 1 6 (図 3 ) の入力において、，信号 レベルが A/D変換範囲を逸脱するような事態を防止することができる。

Claims

1 . 受信アナログ信号をディジタル信号に変換する AZD変換部と、 こ デ イジタル信号の帯域制限をなす帯域制限部と、 この帯域制限後にディジタル信号 処理をなすディジタル信号処理部と、 このディジタル信号処理部内の信号レベル に基づいて tff記受信アナ口グ信号.のレベル制御のための利得制御をなす利得制御 青
'部とを含む受信機における受信振！^補正回路であって、 - 前記帯域制限部の前後のディジタル信の号振幅が、 平均的こ等しいかまたは所定 差になるよう捕正する補正部を含 ことを特 ί敫とする受信振幅補正回路。
2. 前記補正部は、 前記帯域制限部の直前の平均振幅を計算する第 1の計算 囲
部と、+前記帯塽帘リ限部 直後の平均振幅を計算する第 2の計算部:と、 前記帯域制 限部の直前の平均振幅と前記帯域制限部の直後の平均振幅とを比較して、.その比 較結果に応じて前記帯域制限部の直後の振幅の補正をなす振幅補正部を有するこ .とを特徴とす.る請求項 1記載の受信振幅補正回路。 ·'
,
3. ' 前記振幅補正部は.、'前記帯球制限部の直前の平均振幅と前記帯域制限部 の直後の平均振幅との比の逆 mを算出する算出部と、 前記比の逆数またはこの逆 '数の所定倍数を前記帯域制限部の出力に乗算する乗算器とを有することを特徴と する請求項 2記載の受信^幅ネ 正回路。 . . .. ' ■· ·— ■ :■ . : . '
4. 前記補正部は、 前記帯域制限部の直後に設けられこ乘算器と、 前記帯域 制限部の直前の平均振幅を計算する第 1の計算部と、 前記乗算器の直後の平均振 幅を計算する第 2の計算部と、 前記帯域制限部の直前の平均振幅と前記乗算器の 直後の平均振幅とを比較して、 その比較結果に応じて前記乗算器の乗数を算出す る乗数算出部とを有することを特徴とする請求項 1記載の受信振幅補正回路。
5. 前記乗数算出部は、 前記帯域制限部の前記直前の平均振幅と前記乗算器 の前記直後の平均振幅との比の逆数を算出し、 前記比の逆数またはこの逆数の所 定倍数に対して、 直前の平均区間の乗数を掛けたものを、 その平均区間の乗数と することを特徼とする請求項 4記載の受信振幅補正回路。
6 . 前記補正部は、 通信フレームの最小単位であるスロット期間を平均区間 とすることを特徴とする. M求項 1〜 5のレ,、ずれかに記載の受ィ言振幅摔正回路。 ' 7. · 受信アナ口グ信号をディジタル信号に変換し、' このディジタル信号に対 •して帯域制限部により帯域制限を行い、. この帯域制限後にディジタル信号処理部. によりディジタル信号処理を行い、 このディジ.タル信号処理'部内の信号レべノレに 基づいて—前記受信アナログ信号のレベル制御のための利得制御をなすようにした 受信機における受信振幅補正方法であって; . .. . .
. 前記帯域 限部の前後のディジタル信号振幅が、 平均的に等しいかまたは所定 差になるよう補正する補正ステップを含むことを特 ί敷とする受信振幅補正方法。
8 . .'前記補正 テツプは、 前記帯域制限部の直前の平均振幅と直後の平均振 幅とを比較して、. の比較結果に じて前記帯球制限部の直後の振幅の捕正をな すことを特徴と'する請求項 7'記載の受信辑幅補正方法。
9 . 前記補正ステップは、 前記帯域制限部の前記直前の平均振.幅と前記帯域 制限部の前記直後の平均振幅との比の逆数を算出.し、.'前記比の逆数またはこの逆 数の所定倍数を前記带域制限部の出力に乗算することを特徴とする請求項 8記載 の受信振幅補正方法。 .
.
1 0 . 前記補正ステップは 前霄 S带域制限部の直前の平均振幅と前記帯域制, 限部の直後に設けられた乗算器の直後の平均振幅とを比較して、 その比較結果に '. 応じて前記乗算器の乗数を算出することを特徴とする請求項.7記載の受信振幅補 正方法。 . . .
1 1 . 前記帯域制限部の前記直前の平均振幅と前記乗算器 ( 前記直後の平均 振幅との比の逆数を算出し、 前記比の逆数またはこの逆数の所定倍数に対して、 直前の平均区間の乗数を掛けたものを、 その平均区間の乗数とすることを特徴と する請求項 1 0記載の受信振幅補正方法。
1 2 . 前記補正ステップは、 通信フレームの最小単位であるスロット期間を 平均区間とすることを特敷とする請求項 7〜 1 1のいずれかに記載の受信振幅補 正方法。
1 3 . 請求項 1〜 6のいずれ力記載の受信振幅補正回路を備えたことを特徴 とする受信機。
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