WO2007108103A1

WO2007108103A1 - アナログ回路

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Publication number: WO2007108103A1
Application number: PCT/JP2006/305595
Authority: WO
Inventors: Hisao Shigematsu
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-03-20
Filing date: 2006-03-20
Publication date: 2007-09-27
Anticipated expiration: 2008-09-20
Also published as: EP2166667A3; US7782140B2; EP2166667A2; EP1998439A1; EP1998439B1; EP2296268B1; US20090009253A1; JPWO2007108103A1; EP2296268A1; EP2166667B1; JP4952713B2; EP1998439A4

Abstract

　入力トランジスタ（７－１）のソースと接地との間には、抵抗体（９－１）と抵抗体（１１－１）とが互いに並列に接続されている。抵抗体（１１－１）とソースとの間には、スイッチ（１２－１）が設けられている。抵抗体（９－１）、抵抗体（１１－１）及びスイッチ（１２－１）から可変抵抗回路が構成されている。更に、ソースと接地との間に、キャパシタ（１０－１）と可変容量コンデンサ（１３－１）とが互いに直列に接続されている。キャパシタ（１０－１）と可変容量コンデンサ（１３－１）との間には、可変容量コンデンサ（１３－１）の容量を制御する際に電圧が印加される制御端子（１４－１）が設けられている。キャパシタ（１０－１）及び可変容量コンデンサ（１３－１）から可変容量回路が構成されている。そして、可変抵抗回路及び可変容量回路から入力容量変更回路が構成されている。

Description

明細書

アナログ回路

技術分野

[0001] 本発明は、トランジスタを備えたアナログ回路に関する。

背景技術

[0002] 近年、インターネットの急速な普及により高速（例えば 40GbZs)で大容量のデータを送受信できる通信システムの需要が高まっている。また、このような通信システムに用レ、られる増幅器として、 40GHz以上の帯域を持つ高利得 ·広帯域増幅器が求められている。このような増幅器は、送信部フロントエンドに配置される LN (LiNbO )変

3 調器を駆動するドライバ回路、並びに受信部フロントエンドに配置されるプリアンプ及び等価増幅部等に用レ、られる。

[0003] また、このような用途に好適な増幅器として分布型増幅器が挙げられる。分布型増幅器には、バイポーラ接合トランジスタ（BJT)及び電界効果トランジスタ（FET)等の入力トランジスタが含まれており、入力トランジスタの入力容量及び配線のインダクタンスから構成されるラダーフィルタによって帯域が決定される。このため、広帯域化に適した増幅回路として古くから用いられている。そして、分布型増幅器は、トランジスタの持つ性能を引き出せる増幅器として知られている。

[0004] 図 11は、従来の分布型増幅器の構成を示す回路図である。従来の分布型増幅器には、入力端子 101と出力端子 102との間に n個のユニットセルが設けられている。入力端子 101に接続された入力伝送線路の他端には、終端器を構成する抵抗体 10 5が接続され、出力端子 102に接続された出力伝送線路の他端には、他の終端器を構成する抵抗体 106が接続されている。そして、入力伝送線路と出力伝送線路との間に、ユニットセル毎に入力トランジスタ 107— 1〜： 107— nが接続されている。入力トランジスタ 107— :!〜 107—nのゲートが入力伝送線路に接続され、ドレインが出力伝送線路に接続され、ソースが接地されている。また、入力伝送線路には、ユニットセル毎に 2個のインダクタ 103が存在し、出力伝送線路には、ユニットセル毎に 2個のインダクタ 104が存在している。 [0005] このように構成された分布型増幅器のカットオフ周波数は、 l/ π ΐ (LC )で表さ

in れる。ここで、 Lは各インダクタ 103及び 104のインダクタンスの 2倍の値であり、 C は

in 各入力トランジスタの入力容量である。

[0006] し力、しながら、この従来の分布型増幅器では、入力容量 C が大きくなると入力伝送線路を構成するインダクタ 104と入力トランジスタ 107 _：！〜 107 _nの入力容量とから構成される擬似伝送線路の損失が増大し、図 12に示すように、周波数特性が右肩下がりになるという問題がある。即ち、ゲインスロープが出現してしまう。光通信においては、入力信号に様々な周波数成分が含まれているため、このような右肩下がりの周波数特性 (ゲインスロープ）は出力波形の劣化を招く。

[0007] ここで、図 13A及び図 13Bを参照しながら、ゲインスロープが出現する原因について説明する。図 13Aは、各入力トランジスタの入力伝送線路側の等価回路図であり、図 13Bは、各入力トランジスタの出力伝送線路側の等価回路図である。

[0008] 入力伝送線路側（ゲート側）では、入力信号の減衰定数 α は、次式 (数 1)で表さ

g

れる。ここで、 ωは入力信号の周波数であり、 Rは入力トランジスタのゲート抵抗であ

g

り、 Zは (L/C)であり、 Cは各ユニットセル内の 2個のインダクタ 103に付随するキ

0

ャパシタンスである。

[0009] [数 1] a_g = _m ²ClR_gZ 2

[0010] 従って、減衰定数ひは周波数に依存する。

g

[0011] 一方、出力伝送線路側（ドレイン側）では、出力信号の減衰定数ひは、次式 (数 2)

d

で表される。ここで、 R は入力トランジスタのソース一ドレイン間の抵抗である。

ds

[0012] [数 2]

[0013] 従って、減衰定数 α は周波数に依存しない。 [0014] これらのことから、ゲインスロープの原因は入力伝送線路にあるといえる。従って、減衰定数 aを低減することがゲインスロープの抑制に有効である。

g

[0015] 従来、減衰定数 aを低減することが可能な回路として、図 14に示すような Capacitive source Degeneration回路力用レヽられてレヽる。このし apacitive source Degeneration [H] 路では、各入力トランジスタ 107—：！〜 107_nのソースと接地との間に抵抗体 109— ：!〜 109— n及びキャパシタ 110— 1〜： 110— nが並列に接続されている。

[0016] 図 15は、 Capacitive Source Degeneration回路の原理を示す図である。 Capacitive Source Degeneration回路では、入力トランジスタのソース電圧は、次式（数 3)で表される。ここで、 V はゲート一ソース間の電圧であり、 g は相互コンダクタンスであり、 R gs m

は抵抗体 109—：！〜 109 _nの抵抗値であり、 Csはキャパシタ 110— 1〜： 110_nのキャパシタンスである。

[0017] [数 3]

V_s = V_gs (g_mR_s一 jo C_sR_sgm - C_in )R_s)

[0018] そして、「C R g — C =0」とできれば、入力アドミタンス Y は次式 (数 4)で表され s s m m 11

る。

[0019] [数 4]

[0020] 一方、図 10に示す従来の回路における入力アドミタンス Υ Ίま次式 (数 5)で表さ

11

れる。

[0021] [数 5]

Υη = ² [0022] 数 4及び数 5は、 Capacitive Source Degeneration回路が用いられた場合には、用いられていない場合と比較して、入力容量 C を 1 + g R倍まで低減できることを示して

in m s

いる。

[0023] しかしながら、 Capacitive Source Degeneration回路を用いた場合には、分布型増幅器自体の特性にばらつきが生じて、歩留りが低下するという問題点がある。

[0024] 特許文献 1 :特開平 5— 251962号公報

特許文献 2：特開平 7— 176986号公報

特許文献 3：特許第 2709509号公報

発明の開示

[0025] 本発明は、高い歩留りを得ながらゲートスロープを抑制することができるアナログ回路を提供することを目的とする。

[0026] 従来の Capacitive Source Degeneration回路を用いた回路では、「C R g —C = 0

s s m in

」、即ち「C R = C /g 」が成り立つ場合に、入力容量 C が 1 + g R倍まで低減さ

s s in m in m s

れる。しかしながら、 C 及び g はトランジスタそのものの特性であるため、トランジスタ

in m

を製造する環境等の影響を受けやすぐばらつきやすい。そこで、本願発明では、 C 及び g のばらつきを抑制することが可能な構成を採用する。

n m

[0027] 本発明に係る第 1のアナログ回路には、入力トランジスタと、前記入力トランジスタの入力容量を変更する入力容量変更回路と、が設けられている。そして、この回路は分布型増幅器として機能する。

[0028] 本発明に係る第 2のアナログ回路には、発振トランジスタと、前記発振トランジスタに対する負性抵抗を変更する負性抵抗変更回路と、が設けられている。

図面の簡単な説明

[0029] [図 1]図 1は、本発明の第 1の実施形態に係る分布型増幅器を示す回路図である。

[図 2]図 2は、図 1に示す回路をより具体化して示す回路図である。

[図 3A]図 3Aは、第 1のシミュレーションにおける周波数と利得との関係を示すグラフである。

[図 3B]図 3Bは、第 1のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。園 4A]図 4Aは、第 2のシミュレーションにおける周波数と利得との関係を示すグラフである。

[図 4B]図 4Bは、第 2のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。

園 5]図 5は、本発明の第 2の実施形態に係る分布型増幅器を示す回路図である。園 6A]図 6Aは、第 3のシミュレーションにおける周波数と負性抵抗量及び位相との関係を示すグラフである。

[図 6B]図 6Bは、第 4のシミュレーションにおける周波数と負性抵抗量及び位相との関係を示すグラフである。

園 7]図 7は、本発明の第 3の実施形態に係る狭帯域増幅器を示す回路図である。園 8A]図 8Aは、第 5のシミュレーションにおける周波数と利得との関係を示すグラフである。

[図 8B]図 8Bは、第 5のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。

園 8C]図 8Cは、第 5のシミュレーションにおける周波数と出力反射特性との関係を示すグラフである。

[図 9A]図 9Aは、第 6のシミュレーションにおける周波数と利得との関係を示すグラフである。

[図 9B]図 9Bは、第 6のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。

園 9C]図 9Cは、第 6のシミュレーションにおける周波数と出力反射特性との関係を示すグラフである。

[図 10]図 10は、本発明の第 4の実施形態に係る分布型増幅器を示す回路図である。園 11]図 11は、従来の分布型増幅器の構成を示す回路図である。

園 12]図 12は、従来の分布型増幅器の周波数特性を示すグラフである。

園 13A]図 13Aは、各入力トランジスタの入力伝送線路側の等価回路図である。園 13B]図 13Bは、各入力トランジスタの出力伝送線路側の等価回路図である。

[図 14]図 14は、 Capacitive Source Degeneration回路を示す回路図である。 [図 15]図 15は、 Capacitive Source Degeneration回路の原理を示す図である。

発明を実施するための最良の形態

[0030] 以下、本発明の実施形態について添付の図面を参照して具体的に説明する。

[0031] (第 1の実施形態）

先ず、本発明の第 1の実施形態について説明する。図 1は、本発明の第 1の実施形態に係る分布型増幅器を示す回路図である。

[0032] 第 1の実施形態に係る分布型増幅器には、入力端子 1と出力端子 2との間に n個のユニットセルが設けられてレ、る。入力端子 1に接続された入力伝送線路の他端には、終端器を構成する抵抗体 5が接続され、出力端子 2に接続された出力伝送線路の他端には、他の終端器を構成する抵抗体 6が接続されている。そして、入力伝送線路と出力伝送線路との間に、ユニットセル毎に入力トランジスタ 7—：!〜 7— nが接続されている。入力トランジスタ 7— :!〜 7—nのゲートが入力伝送線路に接続され、ドレインが出力伝送線路に接続されている。なお、ドレインと出力伝送線路との間には、インダクタ 8—：!〜 8— nが存在している。また、入力伝送線路には、ユニットセル毎に 2個のインダクタ 3が存在し、出力伝送線路には、ユニットセル毎に 2個のインダクタ 4が存在している。

[0033] また、入力トランジスタ 7_：!〜 7_nのソースと接地との間には、抵抗体 9 _：!〜 9 _ nと抵抗体 11—：！〜 l l _nとが互いに並列に接続されている。なお、抵抗体 11 _ 1 〜11— nとソースとの間には、スィッチ 12—：！〜 12— nが設けられている。抵抗体 9— l〜9_n、抵抗体 11— 1〜： 11 _n及びスィッチ 12—：！〜 12_nから可変抵抗回路が構成されている。更に、ソースと接地との間に、キャパシタ 10— 1〜： 10— nと可変容量コンデンサ 13— :!〜 13— nとが互レ、に直歹 IJに接続されてレ、る。キャパシタ 10—：！〜 10_nと可変容量コンデンサ 13—：！〜 13 _nとの間には、可変容量コンデンサ 13— ：!〜 13_nの容量を制御する際に電圧が印加される制御端子 14—1〜： 14_nが設けられている。制御端子 14—：!〜 14— nに印加される電圧は、予め設定された複数種類のうちから選択することが可能である。キャパシタ 10— :!〜 10— n及び可変容量コンデンサ 13—：!〜 13— nから可変容量回路が構成されている。そして、本実施形態では、可変抵抗回路及び可変容量回路から入力容量変更回路が構成されてレ、る [0034] このような構成の分布型増幅器では、例えば、製造後に、スィッチ 12—：！〜 12— n をオフとし、制御端子 14—：！〜 14— nにある一定の電圧を印加した上で周波数特性を測定する。この結果、ゲインスロープが発生している場合には、上記の式「C R =

s s

C /g 」が成り立つように、スィッチ 12—：！〜 12_nの全部又は一部をオンにし、ま in m

た、制御端子 14— 1〜： 14_nに印加する電圧の値の全部又は一部を他の値に切り替える。つまり、製造環境等により、 C 及び Z又は g が設計値から変動している場合には、それを補償するように C及び/又は Rの値を変化させるのである。従って、例

s s

え C 及び/又は g が変動していても、上記の式「C R =C /g 」が成り立つ状態を in m s s m m

得ること力 sできる。このため、特性のばらつきに伴う歩留りの低下を抑えながら、入力容量を低減してゲートスロープを抑制することが可能となる。

[0035] ここで、本願発明者が行った 2種類のシミュレーションについて説明する。第 1のシミユレーシヨンでは、図 2に示すように、スィッチ 12—：!〜 12— nとして、ゲート電圧 Vsm の切り替えによりオン/オフが切り替わるトランジスタ 15—：!〜 15— nが用いられることとした。また、可変容量コンデンサ 13—：！〜 13— nとして、可変容量ダイオード 16— ：!〜 16— nが用いられることとした。更に、制御端子 14—：！〜 14— nには、 2V又は IVの電圧 Vdioが印加されることとした。また、ユニットセルの段数は、 8段とした。

[0036] そして、制御端子 14—：!〜 14— nに印加される電圧 Vdioを IVとし、トランジスタ 15

15—nのオン/オフを切り替えるとレ、う条件下でシミュレーションを行った。このシミュレーション結果を図 3A及び図 3Bに示す。図 3Aは、第 1のシミュレーションにおける周波数と利得との関係を示すグラフであり、図 3Bは、第 1のシミュレーションにおける周波数と入力反射特性との関係を示すグラフである。なお、図 3A及び図 3B中の破線はトランジスタ 15— 1〜： 15 _nがオフの場合の結果を示し、実線はトランジスタ 1 5 _ 1〜 15 _nがオンの場合の結果を示す。

[0037] 図 3Aに示すように、トランジスタ 15—：！〜 15_nのオン/オフを切り替えることにより、利得の周波数特性が変化した。即ち、このシミュレーションの条件下では、オフの場合よりもオンの場合にゲインスロープが緩和された。

[0038] また、図 3Bに示すように、トランジスタ 15—：！〜 15_nのオン Zオフを切り替えることにより、入力反射特性も変化した。即ち、このシミュレーションの条件下では、オフの場合よりもオンの場合に入力反射特性が向上した。

[0039] また、第 2のシミュレーションでは、第 1のシミュレーションと同じ回路（図 2)を対象とした。そして、トランジスタ 15— 1〜： 15_nをオフとし、制御端子 14— 1〜： 14_nに印カロされる電圧 Vdioを— 2V/1Vから選択するという条件下でシミュレーションを行つた。このシミュレーション結果を図 4A及び図 4Bに示す。図 4Aは、第 2のシミュレーシヨンにおける周波数と利得との関係を示すグラフであり、図 4Bは、第 2のシミュレーシヨンにおける周波数と入力反射特性との関係を示すグラフである。なお、図 4A及び図 4B中の破線は電圧 Vdioが—2Vの場合の結果を示し、実線は電圧 Vdioが IVの場合の結果を示す。

[0040] 図 4Aに示すように、電圧 Vdioを切り替えることにより、利得の周波数特性が変化した。即ち、このシミュレーションの条件下では、電圧 Vdioが—2Vの場合よりも IVの場合に利得の平坦性が良好なものとなった。

[0041] 一方、図 4Bに示すように、電圧 Vdioを切り替えた場合には、入力反射特性はほとんど変化しな力た。

[0042] このように、第 1の実施形態によれば、スィッチ（トランジスタ）のオン/オフの切り替え、及び可変容量コンデンサ（可変容量ダイオード）に印加する電圧を切り替えることにより、製造後であっても、式「C R =C /g 」が成り立つ状態に制御することができ s s m m

、周波数特性を調整することができる。

[0043] なお、上述のシミュレーションでは、電圧 Vdioを 2種類としている力 3種類以上としてもよレ、。また、スィッチ 12— :!〜 12— nの切り替えについては、制御の簡素化という点からは全てを同時に切り替えることが好ましぐより微細な制御を可能とするという点からは個別に切り替えが可能にすることが好ましい。これは、電圧 Vdioの切り替えについても同様である。

[0044] (第 2の実施形態）

次に、本発明の第 2の実施形態について説明する。図 5は、本発明の第 2の実施形態に係る発振器を示す回路図である。第 1の実施形態は、分布型増幅器に関するものであるが、第 2の実施形態は、第 1の実施形態の入力容量変更回路と同様の回路を負性抵抗変更回路として発振器に応用したものである。

[0045] 第 2の実施形態に係る発振器では、可変容量ダイオード 26及びキャパシタ 25が直列に接続され、可変容量ダイオード 26のアノードは接地されている。可変容量ダイォード 26の力ソードには、抵抗体 32を介して制御端子 21が接続されている。キャパシタ 25の他端には、発振トランジスタ 27のゲートが接続されている。但し、キャパシタ 2 5とゲートとの間には、インダクタ 24が存在する。また、キャパシタ 25と接地との間には、インダクタ 23が存在する。

[0046] 発振トランジスタ 27のドレインには、キャパシタ 38及び抵抗体 39が接続されており、抵抗体 39の他端に出力端子 22が接続されている。また、キャパシタ 38の他端は接地されている。なお、ドレインとキャパシタ 38及び抵抗体 39との間には、インダクタ 37 が存在する。また、ドレインと電源電圧供給端子 33との間には、 λ /4線路からなるィンダクタ 28が存在する。

[0047] 発振トランジスタ 27のソースと接地との間には、抵抗体 29と抵抗体 31とが互いに並列に接続されている。なお、抵抗体 31とソースとの間には、スィッチとしてトランジスタ 35が設けられている。更に、ソースと接地との間に、キャパシタ 30と可変容量ダイォード（可変容量コンデンサ） 36とが互いに直列に接続されている。キャパシタ 30と可変容量ダイオード 36との間には、可変容量ダイオード 36の容量を制御する際に電圧 Vdioが印加される制御端子 34が設けられている。制御端子 34に印加される電圧は、予め設定された複数種類のうちから選択することが可能である。

[0048] 本実施形態では、抵抗体 29、抵抗体 31及びトランジスタ（スィッチ） 35から可変抵抗回路が構成され、キャパシタ 30及び可変容量ダイオード 36から可変容量回路が構成されている。そして、可変抵抗回路及び可変容量回路から負性抵抗変更回路が構成されている。

[0049] このような構成の発振器では、例えば、製造後に、トランジスタ 35をオフとし、制御端子 34にある一定の電圧 Vdioを印加した上で周波数特性を測定する。この結果、所望の発振周波数が得られていない場合には、トランジスタ 35をオンにしたり、制御端子 34に印加する電圧 Vdioの値を切り替えたりする。この結果、発振トランジスタ 27 のソースと接地との間の C及び/又は Rの値が変化し、負性抵抗が変化することとなる。そして、発振周波数が変化する。

[0050] ここで、本願発明者が行った 2種類のシミュレーションについて説明する。これらのシミュレーションでは、制御端子 34に、 2V又は IVの電圧 Vdioが印加されることとした。

[0051] そして、第 3のシミュレーションでは、制御端子 34に印加される電圧 Vdioを IVとし、トランジスタ 35のオン/オフを切り替えるとレ、う条件下でシミュレーションを行った。このシミュレーション結果を図 6Aに示す。図 6Aは、第 3のシミュレーションにおける周波数と負性抵抗量及び位相特性との関係を示すグラフである。なお、図 6A中の破線はトランジスタ 35がオフの場合の負性抵抗量 (左縦軸）を示し、実線はトランジスタ 35 がオンの場合の負性抵抗量を示し、一点鎖線はトランジスタ 35がオフの場合の位相特性 (右縦軸）を示し、二点鎖線はトランジスタ 35がオンの場合の位相特性を示す。

[0052] 図 6Aに示すように、トランジスタ 35のオン Zオフを切り替えることにより、負性抵抗量が変化した。即ち、このシミュレーションの条件下では、オフの場合よりもオンの場合に負性抵抗量が高くなつた。

[0053] また、第 4のシミュレーションでは、トランジスタ 35をオフとし、制御端子 34に印加される電圧 Vdioを 2V/1Vから選択するという条件下でシミュレーションを行った。このシミュレーション結果を図 6Bに示す。図 6Bは、第 4のシミュレーションにおける周波数と負性抵抗量及び位相特性との関係を示すグラフである。なお、図 6B中の破線は電圧 Vdioがー 2Vの場合の負性抵抗量 (左縦軸）を示し、実線は電圧 Vdioが IVの場合の負性抵抗量を示し、一点鎖線は電圧 Vdioが 2Vの場合の位相特性 (右縦軸）を示し、二点鎖線は電圧 Vdioが IVの場合の位相特性を示す。

[0054] 図 6Bに示すように、電圧 Vdioを切り替えることにより、負性抵抗量及び発振周波数が変化した。

[0055] このように、第 2の実施形態によれば、負性抵抗量を調整することができる。負性抵抗量が高い場合、出力波形が歪むことがあるが、第 2の実施形態によれば、このような可能性がある場合に負性抵抗量を下げることが可能である。更に、共振器系と共に発振周波数を調整できることにより、歩留まりを向上させることができる。

[0056] (第 3の実施形態）次に、本発明の第 3の実施形態について説明する。図 7は、本発明の第 3の実施形態に係る狭帯域増幅器を示す回路図である。第 1の実施形態は、分布型増幅器に関するものであるが、第 3の実施形態は、第 1の実施形態の中心的な部分を狭帯域増幅器に応用したものである。

[0057] 第 3の実施形態に係る狭帯域増幅器では、入力端子 41にキャパシタ 45及び入力トランジスタ 47のゲートが接続されている。キャパシタ 45の他端には、例えば電源電圧が供給される。また、入力端子 41とキャパシタ 45との間にはインダクタ 43が存在し、更に、キャパシタ 45とゲートとの間にはインダクタ 44が存在する。

[0058] 入力トランジスタ 47のドレインには、キャパシタ 58及び出力端子 42が接続されている。また、キャパシタ 58の他端は接地されている。なお、ドレインとキャパシタ 58及び出力端子 22との間には、インダクタ 57が存在する。また、ドレインと電源電圧供給端子 53との間には、 λ /4線路からなるインダクタ 48が存在する。

[0059] 入力トランジスタ 47のソースと接地との間には、抵抗体 49と抵抗体 51とが互いに並列に接続されている。なお、抵抗体 51とソースとの間には、スィッチとしてトランジスタ 55が設けられている。更に、ソースと接地との間に、キャパシタ 50と可変容量ダイォード（可変容量コンデンサ） 56とが互いに直列に接続されている。キャパシタ 50と可変容量ダイオード 56との間には、可変容量ダイオード 56の容量を制御する際に電圧 Vdioが印加される制御端子 54が設けられている。制御端子 54に印加される電圧は、予め設定された複数種類のうちから選択することが可能である。

[0060] 本実施形態では、抵抗体 49、抵抗体 51及びトランジスタ（スィッチ） 55から可変抵抗回路が構成され、キャパシタ 50及び可変容量ダイオード 56から可変容量回路が構成されている。そして、可変抵抗回路及び可変容量回路から入力容量変更回路が構成されている。

[0061] このような構成の狭帯域増幅器では、例えば、製造後に、トランジスタ 55をオフとし、制御端子 54にある一定の電圧 Vdioを印加した上で周波数特性を測定する。この結果、所望の整合周波数が得られていない場合には、トランジスタ 55をオンにしたり、制御端子 54に印加する電圧 Vdioの値を切り替えたりする。この結果、入カトランジスタ 47のソースと接地との間の C及び/又は Rの値が変化し、整合周波数が変化する。

[0062] ここで、本願発明者が行った 2種類のシミュレーションについて説明する。これらのシミュレーションでは、制御端子 54に、 IV又は IVの電圧 Vdioが印加されることとした。

[0063] そして、第 5のシミュレーションでは、制御端子 54に印加される電圧 Vdioを IVとし、トランジスタ 55のオン/オフを切り替えるとレ、う条件下でシミュレーションを行った。このシミュレーション結果を図 8A乃至図 8Cに示す。図 8Aは、第 5のシミュレーションにおける周波数と利得との関係を示すグラフであり、図 8Bは、第 5のシミュレーションにおける周波数と入力反射特性との関係を示すグラフであり、図 8Cは、第 5のシミュレーシヨンにおける周波数と出力反射特性との関係を示すグラフである。なお、図 8A 乃至図 8C中の破線はトランジスタ 35がオフの場合の各結果を示し、実線はトランジスタ 35がオンの場合の各結果を示す。

[0064] 図 8Aに示すように、トランジスタ 35のオン/オフを切り替えることにより、利得の周波数特性が変化した。また、図 8B及び図 8Cに示すように、入力反射特性及び出力反射特性に悪影響が出ることもなかった。

[0065] また、第 6のシミュレーションでは、トランジスタ 55をオフとし、制御端子 54に印加される電圧 Vdioを— 1V/1Vから選択するという条件下でシミュレーションを行った。このシミュレーション結果を図 9A乃至図 9Cに示す。図 9Aは、第 6のシミュレーションにおける周波数と利得との関係を示すグラフであり、図 9Bは、第 6のシミュレーションにおける周波数と入力反射特性との関係を示すグラフであり、図 9Cは、第 6のシミュレーシヨンにおける周波数と出力反射特性との関係を示すグラフである。なお、図 9A 乃至図 9C中の破線は電圧 Vdioが—IVの場合の各結果を示し、実線は電圧 Vdio が IVの場合の各結果を示す。

[0066] 図 9Aに示すように、電圧 Vdioを切り替えることにより、利得の周波数特性が変化した。また、図 9B及び図 9Cに示すように、入力反射特性及び出力反射特性に悪影響が出ることもなかった。

[0067] このように、第 3の実施形態によれば、利得の制御及び整合周波数の調整が可能である。整合周波数は、トランジスタの製造環境等によりばらつきやすいので、本実施形態はこのような場合に特に有用である。

[0068] (第 4の実施形態）

次に、本発明の第 4の実施形態について説明する。図 10は、本発明の第 4の実施形態に係る分布型増幅器を示す回路図である。

[0069] 図 10に示すように、第 4の実施形態では、入力トランジスタ 7— l〜7—nのソースに

、抵抗体 9 _：!〜 9 _nが接続されておらず、チョークコイル又は 1/4 λ線路からなるインダクタ 17— :!〜 17— ηが接続されてレ、る。

[0070] このような第 4の実施形態においても、第 1の実施形態と同様に、トランジスタ 15— 1

〜： 15 _nのオン Ζオフを切り替えることにより、製造上のばらつきを抑制することができる。

[0071] なお、第 1乃至第 4の実施形態では、トランジスタとして電界効果トランジスタが用いられてレ、るが、その代わりにバイポーラ接合トランジスタが用いられてもよレ、。

[0072] また、入力容量変更回路及び負性抵抗変更回路には、可変抵抗回路及び可変容量回路の双方が設けられてレ、る必要はなく、レ、ずれか一方のみが設けられてレ、ても、本願発明の目的は達成し得る。

[0073] また、入力容量変更回路及び負性抵抗変更回路に設けられるスィッチ、抵抗素子及び可変容量素子等の数も限定されない。より多数のものを用いることにより、回路構成及び制御等が複雑になる可能性はあるものの、より微小な制御及び調整等を行うことが可能となる。

[0074] なお、分布型増幅器の構造は、図 1等に示すものに限定されるものではなぐ例えば差動型の増幅器、複数の入力トランジスタがカスケード接続された増幅器等に応用することも可能である。

[0075] また、これらの回路を構成する半導体材料は特に限定されず、例えば GaAs系化合物半導体、 InP系化合物半導体、 GaN系化合物半導体、 Si系半導体等を用いること力 Sできる。

産業上の利用可能性

[0076] 本発明によれば、入力容量変更回路により、入力トランジスタの入力容量を調整することが可能であるため、製造後にゲインスロープ等の不具合が発生している場合であっても、その後に矯正することが可能である。また、発振器の発明では、負性抵抗を調整することにより、発振周波数を調整することができる。

Claims

請求の範囲

[1] 入力トランジスタと、

前記入力トランジスタの入力容量を変更する入力容量変更回路と、

を有し、

分布型増幅器として機能することを特徴とするアナログ回路。

[2] 前記入力トランジスタ及び入力容量変更回路が複数設けられており、

1個の前記入力容量変更回路力個の前記入力トランジスタに対して設けられていることを特徴とする請求項 1に記載のアナログ回路。

[3] 入力トランジスタと、

を有し、

前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変抵抗回路又は前記入力トランジスタのソースに接続された可変容量回路の少なくとも一方を有することを特徴とするアナログ回路。

[4] 前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変抵抗回路を有することを特徴とする請求項 1に記載のアナログ回路。

[5] 前記可変抵抗回路は、

前記ソースに接続された第 1の抵抗素子と、

前記ソースにスィッチを介して接続された第 2の抵抗素子と、

を有することを特徴とする請求項 4に記載のアナログ回路。

[6] 前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変容量回路を有することを特徴とする請求項 1に記載のアナログ回路。

[7] 前記可変容量回路は、

前記ソースに接続された容量素子と、

前記容量素子に接続された可変容量素子と、

を有することを特徴とする請求項 6に記載のアナログ回路。

[8] 前記入力容量変更回路は、前記入力トランジスタのソースに接続された可変容量回路を有することを特徴とする請求項 4に記載のアナログ回路。

[9] 前記可変容量回路は、

前記ソースに接続された容量素子と、

前記容量素子に接続された可変容量素子と、

を有することを特徴とする請求項 8に記載のアナログ回路。

[10] 前記入力トランジスタ及び入力容量変更回路が複数設けられており、

1個の前記入力容量変更回路力 S1個の前記入力トランジスタに対して設けられており、

前記入力容量変更回路の各々は、

前記入力トランジスタのソースに接続された第 1の抵抗素子と、

を有することを特徴とする請求項 1に記載のアナログ回路。

[11] 前記入力容量変更回路の各々に設けられたスィッチは、互いに独立して制御されることを特徴とする請求項 10に記載のアナログ回路。

[12] 前記入力容量変更回路の各々に設けられたスィッチは、互いに一括して制御されることを特徴とする請求項 10に記載のアナログ回路。

[13] 前記入力トランジスタ及び入力容量変更回路が複数設けられており、

1個の前記入力容量変更回路力個の前記入力トランジスタに対して設けられており、

前記入力容量変更回路の各々は、

前記入力トランジスタのソースに接続された容量素子と、

前記容量素子に接続された可変容量素子と、

[14] 前記可変容量素子の各々の容量値は、互いに独立して制御されることを特徴とする請求項 13に記載のアナログ回路。

[15] 前記可変容量素子の各々の容量値は、互いに一括して制御されることを特徴とする請求項 13に記載のアナログ回路。

[16] 前記入力トランジスタ及び入力容量変更回路が複数設けられており、

前記入力容量変更回路の各々は、

前記入力トランジスタのソースに接続された容量素子と、

前記容量素子に接続された可変容量素子と、

を有することを特徴とする請求項 10に記載のアナログ回路。

[17] 発振トランジスタと、

前記発振トランジスタに対する負性抵抗を変更する負性抵抗変更回路と、を有することを特徴とするアナログ回路。

[18] 発振器として機能することを特徴とする請求項 17に記載のアナログ回路。

[19] 前記負性抵抗変更回路は、前記発振トランジスタのソースに接続された可変抵抗回路を有することを特徴とする請求項 17に記載のアナログ回路。

[20] 前記負性抵抗変更回路は、前記発振トランジスタのソースに接続された可変容量回路を有することを特徴とする請求項 17に記載のアナログ回路。