WO2007125617A1 - 半導体装置およびその製造方法 - Google Patents

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Takeyoshi Masuda
Shinji Matsukawa
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    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device, and more particularly to a semiconductor device including a film made of silicon carbide (hereinafter referred to as SiC) and a method for manufacturing the semiconductor device.
  • SiC silicon carbide
  • SiC has a wide bandgap and the maximum insulation electric field is about an order of magnitude larger than that of silicon (hereinafter referred to as Si)! /, which is expected to be applied to next-generation power semiconductor devices.
  • Si silicon
  • 6H-SiC single crystal wafers called 4H-SiC or 6H-SiC are being applied to various electronic devices, and are considered to be particularly suitable for high-temperature, high-power devices.
  • the above crystals are alpha phase SiC in the form of a stack of zinc blende and wurtzite.
  • semiconductor devices have also been prototyped with beta-phase SiC crystals called 3C-SiC.
  • Schottky diodes, MOSFETs (metal oxide semiconductor field-effect transistors), thyristors, etc. have been prototyped as power elements, and their characteristics have been confirmed to be very good compared to conventional Si semiconductor devices. Has been.
  • Patent Document 1 A technique that can solve this problem to some extent is disclosed in, for example, Japanese Patent Application Laid-Open No. 2000-294777 (Patent Document 1).
  • a flat portion (terrace surface) between bunching steps that occurs during annealing after ion implantation is used as a channel portion of a field effect transistor such as a MOSFET.
  • the SiC substrate is annealed for 1 hour at a temperature of 1600 ° C in an Ar (argon) atmosphere.
  • Ar argon
  • a flat portion is formed between the grooves. This flat part is used as the channel part of the MOSFET.
  • Patent Document 1 Japanese Patent Laid-Open No. 2000-294777
  • the SiC substrate obtained by the method of Patent Document 1 still has a large number of irregularities on the surface, and was unable to sufficiently improve the characteristics of the semiconductor device. This is due to the following reasons.
  • the bunching step is formed by the anisotropy of the crystal. For this reason, damage to the SiC substrate surface due to ion implantation cannot be sufficiently recovered by annealing alone, and unevenness exists on the surface.
  • the bunching step obtained by annealing is a step at the level of several atomic layers because it is formed by step reconstruction.
  • the length of the flat portion between bunching steps (in other words, the length of one cycle of the bunching step) is also very short, about lOnm. Even if a bunching step of this length is used for the channel part, the carrier mobility cannot be improved, but rather the carrier mobility may decrease due to the influence of carrier scattering.
  • an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can sufficiently improve characteristics.
  • the semiconductor device of the present invention includes a semiconductor film made of silicon carbide (SiC).
  • the semiconductor film has a facet on its surface, and this facet is used as a channel.
  • the semiconductor device of the present invention since the length of the flat portion of the facet is longer than the length of the flat portion of the bunching step, the interface state density is reduced and the carrier mobility is improved. And the characteristics of the semiconductor device can be sufficiently improved.
  • the semiconductor device of the present invention preferably, at least one of the facets is constituted by a ⁇ 0001 ⁇ plane.
  • the ⁇ 0001 ⁇ plane in the semiconductor film made of SiC is a plane in which only one of S and C is expressed, and is an energy stable plane. Therefore, by forming a facet by this surface, the density of interface states is reduced, and the carrier mobility can be further reduced.
  • the semiconductor film has a 4H-type crystal structure, and at least one of the facets is constituted by a ⁇ 03-38 ⁇ plane.
  • the ⁇ 03-38 ⁇ plane is a plane on which only one of Si or C appears, and in terms of energy It is a stable surface. Therefore, by forming a facet by this surface, the density of interface states is reduced, and the carrier mobility can be further reduced.
  • the semiconductor film has a 6H-type crystal structure, and at least one of the facets is constituted by a ⁇ 01-14 ⁇ plane.
  • the ⁇ 01-14 ⁇ plane is a plane on which only one of Si or C appears, and in terms of energy It is a stable surface. Therefore, by forming a facet by this surface, the density of interface states is reduced, and the carrier mobility can be further reduced.
  • a channel is included in a plane constituting the facet.
  • the semiconductor film further has a groove on its surface, and a facet is formed adjacent to the groove.
  • a facet having a large area can be formed at a desired position.
  • a method of manufacturing a semiconductor device of the present invention includes a step of forming a semiconductor film made of SiC, a heat treatment step of heat-treating the semiconductor film while Si is supplied to the surface of the semiconductor film, and a heat treatment step. And a step of using a facet obtained on the surface of the semiconductor film as a channel.
  • a semiconductor film made of SiC is heat-treated in a state where Si is supplied, thereby reconfiguring the semiconductor film made of SiC into an energetically stable surface state. Can be made.
  • a facet having one period of lOOnm or more can be obtained, and the length of the flat portion of the facet can be made longer than before. Therefore, by reducing the interface state density, carrier mobility can be improved, and the characteristics of the semiconductor device can be sufficiently improved.
  • facets having a maximum length of one cycle of 2000 nm can be formed.
  • the above manufacturing method further includes a step of planarizing the surface of the semiconductor film before the heat treatment step.
  • the semiconductor film made of SiC is uniformly reconfigured, and the facets grow over a wide area.
  • the above manufacturing method further includes a step of forming a groove in the surface of the semiconductor film before the heat treatment step.
  • facets are formed adjacent to the grooves.
  • the heat treatment step includes a coating film step of forming a coating film containing Si as a main constituent element on the surface of the semiconductor film made of SiC.
  • the channel forming step includes a step of oxidizing the coating film.
  • the oxidized coating film can be used as a gate oxide film, and therefore, compared with the case of forming another gate oxide film by removing the cover film.
  • the process can be simplified.
  • the above manufacturing method further includes a step of implanting impurities into the semiconductor film made of SiC and an activation step of activating the impurities.
  • the heat treatment step and the activation step are performed in the same step.
  • an impurity region having a high carrier concentration is formed in the semiconductor film, and the contact resistance between the electrode and the semiconductor film can be reduced.
  • the manufacturing process can be simplified as compared with the case where the impurity activation is performed in a separate process.
  • the characteristics of the semiconductor device can be sufficiently improved.
  • FIG. 1 is a cross-sectional view showing a configuration of a MOSFET in a first embodiment of the present invention.
  • FIG. 2 is an enlarged perspective view showing a facet forming layer in FIG. 1.
  • FIG. 3A is a view showing a crystal structure of a (0001) plane of a 4H type SiC crystal.
  • FIG. 3B is a view for explaining the (01-10) and (11-20) planes of the SiC crystal.
  • FIG. 4 is a cross sectional view showing a first step of a method for manufacturing a MOSFET in the first embodiment of the present invention.
  • FIG. 5 is a cross sectional view showing a second step of the method for manufacturing the MOSFET in the first embodiment of the present invention.
  • FIG. 6 is a cross sectional view showing a third step of the method of manufacturing a MOSFET in the first embodiment of the present invention.
  • FIG. 7 is a cross sectional view showing a fourth step of the method of manufacturing a MOSFET in the first embodiment of the present invention.
  • FIG. 8 is an enlarged view of part B in FIG. 7 showing a first state in which a facet forming layer is formed.
  • FIG. 9 is an enlarged view of part B in FIG. 7 showing a second state in which the facet forming layer is formed.
  • FIG. 10 is an enlarged view of part B in FIG. 7 showing a third state in which a facet forming layer is formed.
  • FIG. 11 is a cross sectional view showing a fifth step of the method for manufacturing the MOSFET in the first embodiment of the present invention.
  • FIG. 12 is a cross section showing a sixth step of the method of manufacturing a MOSFET in the first embodiment of the present invention.
  • FIG. 13 is a cross sectional view showing a first step of a method of manufacturing a MOSFET in the second embodiment of the present invention.
  • FIG. 14 is a cross sectional view showing a second step of the method of manufacturing a MOSFET in the second embodiment of the present invention.
  • FIG. 15 is a cross-sectional view showing a configuration of a MOSFET in a third embodiment of the present invention.
  • FIG. 16 is a cross-sectional view showing a configuration of a MOSFET in a fourth embodiment of the present invention.
  • FIG. 17 is a cross sectional view showing a method for manufacturing the MOSFET in the fourth embodiment of the present invention.
  • FIG. 18 is a diagram for explaining the growth of facets when trenches are formed.
  • FIG. 19 is a photomicrograph showing facets obtained by the production method of the present invention. Explanation of symbols
  • FIG. 1 is a cross-sectional view showing the configuration of the MOSFET according to the first embodiment of the present invention.
  • MOSFET 30 as a semiconductor device includes SiC substrate 10 and p-type SiC film 11 as a semiconductor film made of SiC.
  • the SiC crystals that make up the SiC substrate 10 are For example, the (0001) plane is tilted by 8 ° in the [11 20] direction (that is, has an off angle of 8 °), or has an off angle of 8 ° in the [1-100] direction.
  • the SiC film 11 is a film that is homoepitaxially grown on the SiC substrate 10 and inherits the crystal structure of the SiC substrate 10.
  • the SiC film 11 has a facet forming layer 11a on its surface.
  • a boundary line is drawn between the SiC film 11 and the facet forming layer 1 la.
  • SiC Facets are formed on the surface of the film 11.
  • FIG. 2 is an enlarged perspective view showing the facet forming layer in FIG. Referring to FIG. 2, from a microscopic viewpoint, the surface of the SiC film 11 is not flat but uneven, and a plurality of facets 1 are formed on the facet forming layer 11a. Each facet 1 is composed of crystal face 2 and crystal face 3.
  • the length P1 of one period of facet 1 is lOOnm or more.
  • the length of one period of facet 1 is the crystal plane 2 constituting one facet 1 in the direction along the surface of SiC film 11 (lateral direction in FIG. 2) when viewed from a macro viewpoint. And the crystal plane 3 are combined.
  • the crystal plane 2 is, for example, the (0001) plane
  • the crystal plane 3 is, for example, (11 2n) (n is an arbitrary integer) or (03-38) Surface. That is, the inclination angle of the crystal plane 3 with respect to the horizontal direction in FIG.
  • Fig. 3A is a diagram showing the crystal structure of the (0001) plane of 4H-type SiC crystal
  • Fig. 3B is a diagram for explaining the (01-10) and (11 20) planes of the SiC crystal. is there.
  • the (0001) plane of the 4H-type SiC crystal is a plane corresponding to the upper surface of the hexagonal column, and the A layer having the atomic arrangement represented by "A” is the uppermost layer. Yes.
  • an A layer having an atomic arrangement represented by “A”, a B layer having an atomic arrangement represented by “B”, and a C layer having an atomic arrangement represented by “C” are stacked in the [0001] direction (perpendicular to the paper surface) in the order of stacking ABCBCA-.
  • any two atoms adjacent to each other are defined as atoms 5a and 5b, and a straight line connecting these atoms 5a and 5b is a straight line 6a.
  • the atoms 5a and 5b Let the atom between the two atoms be the atom 5d, and the straight line connecting the atoms 5a and 5d be the straight line 6b.
  • the straight line connecting the atoms 5b and 5d is defined as a straight line 6c.
  • the plane containing the triangle formed by the above three straight lines 6a to 6c is the (03-38) plane. Referring to FIGS.
  • the SiC film 11 may have a 6H type crystal structure.
  • a 6H-type SiC crystal an A layer having an atomic arrangement represented by “A”, a B layer having an atomic arrangement represented by “B”, and an atomic arrangement represented by “C” Layered in the [0001] direction in the stacking order of C layer with force ABCACBA-.
  • the crystal plane 2 is, for example, the (0001) plane
  • the crystal plane 3 is, for example, the (01-14) plane.
  • the off-angle of the SiC crystal constituting the SiC substrate 10 (the normal of the main surface of the SiC substrate 10 and the normal of the (0001) plane) Is preferably 0 ° or more and 55 ° or less. Since the (03-38) plane is inclined 55 degrees with respect to the (0001) plane, the (0001) plane or the (03-38) plane is changed to a wide faceted plane by setting the off angle to 55 degrees or less. It can be obtained as crystal plane 3).
  • the off angle is more preferably 0 ° or more and 1 ° or less or 1 ° or more and 10 ° or less.
  • a SiC crystal having a wide terrace can be obtained. Also, by setting it to 1 degree or more and 10 degrees or less, the SiC crystal can be easily epitaxially grown. If the angular force is greater than or equal to ⁇ degrees and less than or equal to 10 degrees, the (0001) plane can be obtained as a wide facet plane.
  • the off-angles of the SiC crystals constituting the SiC substrate 10 (the normal of the main surface of the SiC substrate 10 and the normal of the (0001) plane) Is preferably 0 ° or more and 55 ° or less.
  • the (01-14) plane is inclined 55 degrees with respect to the (0001) plane! /, So the (0001) plane or the (01-14) plane is It can be obtained as a wide surface (crystal surface 3).
  • the off angle is more preferably 0 ° or more and 1 ° or less or 1 ° or more and 10 ° or less.
  • the off angle is 0 degree or more and 1 degree or less By doing so, a SiC crystal having a wide terrace can be obtained. Also, by setting it to 1 degree or more and 10 degrees or less, the SiC crystal can be easily epitaxially grown.
  • the off-angle force is greater than or equal to ⁇ degrees and less than or equal to 10 degrees, the (0001) plane can be obtained as a wide facet plane.
  • MOSFET 30 further includes n-type contact regions 12a and 12b, insulating film 13, source electrode 17, gate electrode 18, and drain electrode 19.
  • the n-type contact regions 12a and 12b are formed on the surface of the SiC film 11.
  • An insulating film 13 is formed on the SiC film 11.
  • Each of the holes 14a and 14b is formed in the insulating film 13, and n-type contact regions 12a and 12b are formed on the surface of the SiC film 11 exposed at the bottom of each of the holes 14a and 14b.
  • a source electrode 17 is formed on the surface of the n-type contact region 12a, and a drain electrode 19 is formed on the surface of the n-type contact region 12b.
  • contact between the source electrode 17 and the drain electrode 19 and the SiC film 11 is achieved by forming the n-type contact regions 12a and 12b at the contact portion between the source electrode 17 and the drain electrode 19 and the SiC film 11. Resistance can be reduced.
  • a gate electrode 18 is formed on the insulating film 13a in a portion sandwiched between the source electrode 17 and the drain electrode 19. As a result, the insulating film 13a becomes the gate insulating film of the MOSFE T30, and the facet forming layer 11a existing directly below the insulating film 13a becomes the channel 16 of the MOSFET 30.
  • MOSFET 30 accumulates electrons in the channel 16 by the voltage applied to the gate electrode 18, thereby causing a current to flow between the source electrode 17 and the drain electrode 19.
  • MOSFET 30 is a lateral type, the current between source electrode 17 and drain electrode 19 flows substantially parallel to the surface of SiC film 11.
  • SiC film 11 is epitaxially grown on SiC substrate 10. At this time, the surface of the SiC film 11 has many irregular irregularities (steps). Subsequently, a resist 23 having a predetermined shape is formed on the SiC film 11, and impurities such as N (nitrogen) are ion-implanted into the SiC film 11 using the resist 23 as a mask. This makes n-type contact Impurities are implanted into the portions to be the regions 12a and 12b.
  • the resist 23 is removed, and the surface of the SiC film 11 is flattened. Specifically, etching using HC1 (salt hydrogen) or H (hydrogen) or reactive ion etching
  • the entire surface of the SiC film 11 is etched by etching. Further, the entire surface of the SiC film 11 may be polished by CMP (Chemical Median Polish). As a result, damage to the SiC film 11 due to the ion implantation of the unevenness existing on the surface of the SiC film 11 is removed, and the surface of the SiC film 11 is flattened.
  • CMP Chemical Median Polish
  • a resist carbonization cap 24 is formed so as to cover SiC film 11.
  • the SiC film 11 is heat-treated at a temperature of 1700 ° C.
  • the impurities are activated and the n-type contact regions 12a and 12b are formed.
  • the heat treatment of the SiC film 11 brings the steps on the surface of the SiC film 11 into focus, and a number of bunching steps 7 (FIG. 8) are formed on the surface of the SiC film 11.
  • resist carbonization cap 24 is removed, and coating film 20 made of SU is formed so as to cover SiC film 11.
  • Si is supplied to the surface of the SiC film 11.
  • the SiC film 11 is heat-treated at a temperature of about 1500 ° C., for example.
  • the surface of the SiC film 11 is reconfigured, and the facet forming layer 1 la is formed on the surface of the SiC film 11.
  • the heat treatment temperature of the force SiC film 11 shown in the case where the SiC film 11 is heat treated at 1500 ° C is preferably in the following range. In order to suppress the sublimation and complete decomposition of SiC, it is preferably 2545 ° C or lower. Also SiC, Si,
  • SiC sublimates in the state of SiC, Si, or Si C
  • the temperature is 1800 ° C or lower in order to sufficiently suppress the above and facilitate the control of the surface morphology of the SiC film 11. Furthermore, in order to improve the surface morphology of the SiC film 11, the temperature is preferably 1600 ° C or lower. On the other hand, in order to grow SiC and promote facet formation, the temperature is preferably 1300 ° C or higher. Also, in order to improve the surface morphology of SiC film 11, it is preferable that the temperature is 1400 ° C or higher! /.
  • the heat treatment time of the SiC film 11 is longer than 0, it should be in the following range. Is preferred. In order to form a relatively large facet, it is preferred that it be 10 minutes or longer. In order to form a facet having a length of one cycle of 0.5 m or more, it is preferably 30 minutes or more. On the other hand, considering the productivity of semiconductor devices, it is preferably 4 hours or less. In order to efficiently form a facet having a length of one cycle of 1.0 m or more, it is preferably 2 hours or less. “Heat treatment time” means the time for keeping the SiC film at a predetermined temperature, and “heat treatment time” does not include the temperature rise time and temperature drop time.
  • FIGS. 8 to 10 are enlarged views of a portion B in FIG.
  • FIGS. 8 to 10 are enlarged views of a portion B in FIG.
  • FIGS. 8 to 10 are enlarged views of a portion B in FIG.
  • FIGS. 8 to 10 are enlarged views of a portion B in FIG.
  • FIG. 8 many bunching steps 7 exist on the surface of SiC film 11 before the heat treatment.
  • Each of the bunching steps 7 includes a crystal face 2a and a crystal face 3a.
  • the crystal plane 3a has a flat portion longer than the crystal plane 2a and is a terrain plane of the bunching step 7.
  • the length P2 in the lateral direction of the crystal plane 3a in bunching step 7 is about 1 Onm.
  • each of the bunching steps 7 is converged to form a facet lb having a crystal face 3b wider than the crystal face 3a of the bunching step 7 as shown in FIG.
  • the facet lb grows further in the direction along the crystal plane 3b starting from the crystal plane 2b.
  • each of the facets lb converges to become a facet lc having a crystal face 3c wider than the crystal face 3b of the facet lb, as shown in FIG.
  • the facet lc further grows in the direction along the crystal plane 3c starting from the crystal plane 2c.
  • each of the facets lc converges, and as shown in FIG. 2, the facet 1 has a crystal face 3 wider than the crystal face 3c of the facet lc. In this way, the facet forming layer 11a is formed.
  • the case where the coating film 20 is formed has been described.
  • Si-based gas is introduced into the surface of the SiC film 11.
  • Si may be supplied to the surface of the SiC film 11.
  • Si may be supplied to the surface of the SiC film 11 by applying a liquid containing Si to the surface of the SiC film 11.
  • coating film 20 is removed, and insulating film 13 is formed so as to cover SiC film 11.
  • the insulating film 13 may be formed by oxidizing the coating film 20 without removing the coating film 20.
  • insulating film 13 is etched so that the portions where n-type contact regions 12a and 12b are formed on the surface of SiC film 11 are exposed, and holes 14a are formed in insulating film 13. , 14b. Thereafter, each of the source electrode 17 and the drain electrode 19 is formed on each of the n-type contact regions 12a and 12b exposed at the bottoms of the holes 14a and 14b, and sandwiched between the source electrode 17 and the drain electrode 19 A gate electrode 18 is formed on the insulating film 13a. As a result, the facet forming layer 11 a obtained on the surface of the SiC film 11 becomes the channel 16.
  • MOSFET 30 shown in FIG. 2 is completed.
  • the MOSFET 30 includes the SiC film 11.
  • the SiC film 11 has a facet forming layer 1 la on its surface, and the facet forming layer 1 la is used as a channel 16! /.
  • MOSFET 30 of the present embodiment since the length of the flat portion of facet 1 is longer than the length of the flat portion of the bunching step, the interface state density is reduced and the carrier mobility is improved. And the MOSFET characteristics can be sufficiently improved.
  • At least one crystal face of facet 1 is formed of a (0001) plane.
  • the (0001) plane in the semiconductor film made of SiC is a plane where only one of S and C is expressed, and is an energy stable plane. Therefore, by forming facet 1 with this crystal plane, the density of interface states can be reduced, and the carrier mobility can be further reduced.
  • SiC film 11 has a 4H-type crystal structure, and facet 1 is constituted by a (03-38) plane.
  • SiC film 11 has a 6H-type crystal structure, and facet 1 is constituted by a (01-14) plane.
  • the (03-38) plane is a plane on which only one of S or C appears and is energy-efficient. It is a stable surface.
  • the (01-14) plane is It is a surface where only one of them appears, and is an energy stable surface. Therefore, by forming facet 1 with this surface, the density of interface states is reduced, and the mobility of carriers can be further reduced.
  • the manufacturing method of MOSFET 30 of the present embodiment includes a step of forming SiC film 11, a heat treatment step of heat treating SiC film 11 with Si supplied to the surface of SiC film 11, and a heat treatment step. And a process of using facet 1 obtained on the surface of SiC film 11 as channel 16.
  • SiC film 11 is grown in the direction along crystal plane 3a of bunching step 7 by heat-treating SiC film 11 with Si supplied. Configuration).
  • facet 1 having one period of lOOnm or more is obtained, and the length P1 of the flat portion of facet 1 can be made longer than before. Therefore, by reducing the interface state density, carrier mobility can be improved, and the characteristics of the MOSFET 30 can be sufficiently improved.
  • the channel cannot be formed at an arbitrary position on the surface of the SiC substrate.
  • the position where the facet 1 is formed can be changed depending on the position where Si is supplied, whereby the channel 16 can be formed at an arbitrary position.
  • the surface of the SiC film 11 is planarized before the heat treatment of the SiC film 11.
  • the SiC film 11 is uniformly reconfigured and the facet 1 grows over a wide area.
  • the coating film 20 made of SU is formed on the surface of the SiC film 11 during the heat treatment of the SiC film 11.
  • the state in which Si is supplied to the surface of the SiC film 11 can be realized by the coating film 20.
  • the growth in the direction perpendicular to the crystal plane 3a is suppressed, so the reconstruction of the SiC film 11 along the crystal plane 3a is promoted. can do.
  • the channel 16 is formed by oxidizing the coating film 20 to form a gate insulating film.
  • the oxidized coating film 20 can be used as a gate oxide film, compared to the case of forming another gate oxide film by removing the coating film, The manufacturing process can be simplified.
  • the manufacturing method of the present embodiment first undergoes the same manufacturing process as the manufacturing process of the first embodiment shown in FIG. 4 and FIG. Therefore, the description is omitted.
  • coating film 20 made of SU is formed so as to cover SiC film 11. As a result, Si is supplied to the surface of the SiC film 11.
  • SiC film 11 is heat-treated at a temperature of about 1500 ° C., for example.
  • the impurities are activated and n-type contact regions 12a and 12b are formed.
  • this heat treatment causes the steps on the surface of the SiC film 11 to converge and many bunching steps are formed.
  • the SiC film 11 grows (reconstructs) in the direction along the terrace surface of the bunching step.
  • the impurity is activated, and at the same time, a facet forming layer 1 la composed of a plurality of facets is formed on the surface of the SiC film 11.
  • MOSFET 30 shown in FIG. 1 is completed. A description of these manufacturing processes is omitted.
  • the method for manufacturing MOSFET 30 of the present embodiment further includes a step of implanting impurities into SiC film 11 and an activation step of activating impurities.
  • the heat treatment of the SiC film 11 and the impurity activation process are performed in the same process.
  • n-type contact regions 12a and 12b having a high carrier concentration are formed in SiC film 11, and the contact resistance between each of source electrode 17 and drain electrode 19 and SiC film 11 is reduced. Can be reduced. Further, the manufacturing process can be simplified as compared with the case where the impurity activation is performed in a separate process.
  • the facet forming layer 1 la serving as the channel 16 is composed of a plurality of facets 1
  • the facet forming layer 11a that becomes the channel 16 of the MOSFET 30a may be constituted by one facet 1.
  • the gate electrode 18 and the channel 16 are formed in parallel to the crystal plane 3 constituting the facet 1, and the channel 16 is included in the crystal plane 3.
  • the crystal plane 3 constituting the facet 1 has particularly few irregularities, so that the interface state density is particularly small, and the carrier mobility can be improved.
  • the channel extends in the direction parallel to the paper surface in the crystal plane 3 (the direction indicated by the dotted arrow in FIG. 2) is shown.
  • the channel may extend in a direction perpendicular to the paper surface in the crystal plane 3 (direction indicated by a solid arrow in FIG. 2).
  • the extending direction of the channel is arbitrary.
  • FIG. 16 is a cross-sectional view showing the configuration of the MOSFET in the fourth embodiment of the present invention.
  • trenches (grooves) 25a and 25b are formed on the surface of SiC film 11.
  • the facet forming layer 1 la serving as the channel 16 is formed adjacent to both the trenches 25a and 25b.
  • Each of the source electrode 17 and the drain electrode 19 is formed along the inner wall of each of the trenches 25a and 25b.
  • each of trenches 25a and 25b is formed, for example, by etching a predetermined position on the surface of SiC film 11 after epitaxially growing SiC film 11.
  • the trenches 25a and 25b may be formed at least before the facet formation layer 1la is formed by heat-treating the SiC film 11.
  • a wide area facet can be formed at a desired position.
  • the facet does not exist on the right side of the facet Id, so that the facet Id is affected by the adjacent facet. Grow without. As a result, the growth of facet Id is promoted, and a facet having a large area can be formed at a desired position.
  • the facet forming layer 1 la is formed on the surface of the SiC film 11 formed on the SiC substrate 10. 11 is not formed, and facets are formed on the surface of the SiC substrate 10.
  • a force (03-38) plane may be used in which the crystal plane is indicated by an individual plane such as the (03-38) plane or the (01-14) plane.
  • the collective plane is equivalent to these individual planes, such as the 03-38 ⁇ plane and the (01-14) plane for the ⁇ 01-14 ⁇ plane.
  • Embodiments 1 to 4 show the case where the MOSFET 30 is a horizontal type, the semiconductor device of the present invention may be a vertical type MOSFET.
  • the drain electrode is formed on the lower surface of the SiC substrate 10 in FIG. 1, and the current between the source electrode 17 and the drain electrode 19 is almost perpendicular to the surface of the SiC film 11. Flowing.
  • FIG. 19 is a photomicrograph showing the facets obtained by the production method of the present invention.
  • a portion indicated by C is a portion where a coating film made of SU is formed
  • a portion indicated by D is a facet
  • a portion indicated by E is a bunching step.
  • the interval between the plurality of lines extending in the vertical direction is the length of one cycle of the bunching step, and the length of one cycle of the bunching step is about lOnm.
  • the length of one cycle of the facet is more than lOOnm, which is longer than the length of one cycle of the bunching step. From the above, according to the manufacturing method of the present invention, the length of the flat portion of the facet is reduced. It can be divided that it can be made longer than before.

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Abstract

　ＭＯＳＦＥＴ（３０）は、ＳｉＣ膜（１１）を備えている。ＳｉＣ膜（１１）はその表面にファセットを有しており、ファセットの一周期の長さは１００ｎｍ以上であり、ファセットをチャネル（１６）としている。また、ＭＯＳＦＥＴ（３０）の製造方法は、ＳｉＣ膜（１１）を形成する工程と、ＳｉＣ膜（１１）の表面にＳｉを供給した状態で、ＳｉＣ膜（１１）を熱処理する熱処理工程と、熱処理工程によってＳｉＣ膜（１１）の表面に得られたファセットをチャネル（１６）とする工程とを備えている。これにより、特性を十分に向上することができる。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は、半導体装置およびその製造方法について、より特定的には、炭化ケィ 素（以下 SiCと記す)よりなる膜を備える半導体装置およびその製造方法に関する。 背景技術
[0002] SiCは、バンドギャップが広ぐまた最大絶縁電界がケィ素（以下 Siと記す）と比較し て約一桁大き!/、ことから、次世代の電力用半導体素子への応用が期待されて!、る材 料である。これまでに、 4H— SiCまたは 6H— SiCと呼ばれる単結晶ウェハを用いて 様々な電子デバイスへ応用されつつあり、特に高温、大電力用素子に適すると考え られて 、る。上記の結晶は閃亜鉛鉱型とウルッ鉱型とを積層した形のアルファ相 SiC である。他に 3C— SiCと称されるベータ相 SiCの結晶でも半導体装置が試作されて いる。最近では電力用素子としてショットキーダイオード、 MOSFET (metal oxide s emiconductor field-effect transistor)、サイリスタなどが試作され、その特性から従 来の Si半導体装置と比較して非常に特性が良好なことが確認されている。
[0003] SiCを用いた半導体装置において、特に SiC基板の表面にチャネルが形成される 構造の MOSFETでは、従来、高温ァニールによって形成された表面がチャネルとし て用いられてきた。しかしながら、高温ァニールすることによって得られる SiC基板の 表面には不規則な凹凸が存在している。このため、界面準位の密度が増加すること により、キャリアの移動度が低下し、半導体装置の特性が劣化するという問題があつ た。
[0004] この問題をある程度解決し得る技術が、たとえば特開 2000— 294777号公報 (特 許文献 1)に開示されている。上記特許文献 1では、イオン注入後のァニール時に生 じるバンチングステップ間の平坦な部分 (テラス面）を、 MOSFETなどの電界効果型 トランジスタのチャネル部分に利用している。具体的には、 Ar (アルゴン)雰囲気で 16 00°Cの温度で SiC基板を 1時間ァニールしている。これによつて、 SiC基板の表面に 、ステップの形成とその集積によりバンチングステップが形成され、ノ ンチンダステツ プ間に平坦部分が形成される。そして、この平坦部分を MOSFETのチャネル部分と している。
特許文献 1：特開 2000— 294777号公報
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、特許文献 1の方法で得られる SiC基板には、依然として表面に凹凸 が多数存在しており、半導体装置の特性を十分に向上することができな力つた。これ は以下の理由によるものである。
[0006] イオン注入後のァニールの場合、 Si原子と C (炭素)原子とが脱離'吸着を繰り返し
、その結晶の異方性によってバンチングステップは形成される。このため、イオン注入 による SiC基板表面の損傷は、ァニールだけでは十分に回復することができず、表面 に凹凸が存在する。
[0007] また、ァニールによって得られるバンチングステップは、ステップの再構築によって 形成されるものであるので、数原子層レベルのステップである。このため、バンチング ステップ間の平坦部分の長さ（言い換えれば、バンチングステップの一周期の長さ)も lOnm程度と非常に短い。この程度の長さのバンチングステップをチャネル部分に用 Vヽてもキャリアの移動度を向上することはできず、むしろキャリア散乱の影響によって キャリアの移動度が低下するおそれがある。
[0008] したがって、本発明の目的は、特性を十分に向上することができる半導体装置およ びその製造方法を提供することである。
課題を解決するための手段
[0009] 本発明の半導体装置は、炭化ケィ素 (SiC)よりなる半導体膜を備えている。半導体 膜はその表面にファセットを有しており、このファセットをチャネルとしている。
[0010] 本発明の半導体装置によれば、ファセットの平坦部分の長さはバンチングステップ の平坦部分の長さよりも長 、ので、界面準位の密度が減少してキャリアの移動度を向 上することができ、半導体装置の特性を十分に向上することができる。
[0011] 本発明の半導体装置において好ましくは、ファセットのうち少なくとも 1つが {0001 } 面で構成されている。 [0012] SiCよりなる半導体膜における {0001 }面は、 Sほたは Cもいずれか一方のみが表 れている面であり、エネルギ的に安定な面である。したがって、この面によってファセ ットを構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下するこ とがでさる。
[0013] 本発明の半導体装置において好ましくは、半導体膜は 4H型の結晶構造を有して おり、かつファセットのうち少なくとも 1つが {03— 38}面で構成されている。
[0014] SiCよりなる半導体膜が 4H型の結晶構造を有している場合には、 {03— 38}面は S iまたは Cのいずれか一方のみが表れている面であり、エネルギ的に安定な面である 。したがって、この面によってファセットを構成することで、界面準位の密度が減少し、 キャリアの移動度を一層低下することができる。
[0015] 本発明の半導体装置において好ましくは、半導体膜は 6H型の結晶構造を有して おり、かつファセットのうち少なくとも 1つが {01— 14}面で構成されている。
[0016] SiCよりなる半導体膜が 6H型の結晶構造を有している場合には、 {01— 14}面は S iまたは Cのいずれか一方のみが表れている面であり、エネルギ的に安定な面である 。したがって、この面によってファセットを構成することで、界面準位の密度が減少し、 キャリアの移動度を一層低下することができる。
[0017] 本発明の半導体装置において好ましくは、ファセットを構成する面内にチャネルが 含まれている。
[0018] これにより、ファセットを構成する面内には凹凸が特に少ないので、界面準位の密 度が特に小さぐキャリアの移動度を向上することができる。
[0019] 本発明の半導体装置において好ましくは、半導体膜はその表面に溝をさらに有し、 溝に隣接してファセットが形成されている。
[0020] 溝を形成することにより、溝に隣接する位置におけるファセットの成長が促進される
。その結果、広い面積のファセットを所望の位置に形成することができる。
[0021] 本発明の半導体装置の製造方法は、 SiCよりなる半導体膜を形成する工程と、この 半導体膜の表面に Siを供給した状態で、この半導体膜を熱処理する熱処理工程と、 熱処理工程によって半導体膜の表面に得られたファセットをチャネルとする工程とを 備えている。 [0022] 本発明の半導体装置の製造方法によれば、 Siを供給した状態で SiCよりなる半導 体膜を熱処理することにより、 SiCよりなる半導体膜をエネルギ的に安定な表面状態 に再構成させることができる。その結果、一周期が lOOnm以上のファセットが得られ 、ファセットの平坦部分の長さを従来に比べて長くすることができる。したがって、界面 準位の密度を減少することによりキャリアの移動度を向上することができ、半導体装 置の特性を十分に向上することができる。
[0023] なお、上記製造方法によれば、最大で一周期の長さが 2000nmのファセットを形成 することができる。
[0024] 上記製造方法において好ましくは、熱処理工程の前に、半導体膜の表面を平坦化 する工程をさらに備えている。
[0025] これにより、 SiCよりなる半導体膜が均一に再構成し、ファセットが広い面積で成長 する。
[0026] 上記製造方法において好ましくは、熱処理工程の前に、半導体膜の表面に溝を形 成する工程をさらに備えている。熱処理工程において、この溝に隣接してファセットを 形成する。
[0027] 溝を形成することにより、溝に隣接する位置におけるファセットの成長が促進される 。その結果、広い面積のファセットを所望の位置に形成することができる。
[0028] 上記製造方法にお!、て好ましくは、熱処理工程は、 Siを主な構成元素とする被覆 膜を SiCよりなる半導体膜の表面に形成する被覆膜工程を含んでいる。
[0029] これにより、 SiCよりなる半導体膜の表面に Siを供給した状態を、上記被覆膜によつ て実現することができる。半導体膜における被覆膜が形成された箇所では、テラス面 に対して垂直な方向の成長が抑制されるので、テラス面に沿った半導体膜の再構成 を促進することができる。
[0030] 上記製造方法において好ましくは、チャネル形成工程は、被覆膜を酸化する工程 を含んでいる。
[0031] これにより、酸化された被覆膜をゲート酸ィ匕膜として利用することができるので、被 覆膜を除去して別のゲート酸ィ匕膜を形成する場合と比較して、製造工程を簡略化す ることがでさる。 [0032] 上記製造方法において好ましくは、 SiCよりなる半導体膜に不純物を注入する工程 と、不純物を活性化する活性化工程とをさらに備えている。熱処理工程と活性化工程 とを同一工程で行なう。
[0033] これにより、半導体膜中にキャリア濃度の高い不純物領域が形成され、電極と半導 体膜とのコンタクト抵抗を低減することができる。また、不純物の活性ィ匕を別工程で行 なう場合と比較して、製造工程を簡略ィ匕することができる。
発明の効果
[0034] 本発明の半導体装置およびその製造方法によれば、半導体装置の特性を十分に 向上することができる。
図面の簡単な説明
[0035] [図 1]本発明の実施の形態 1における MOSFETの構成を示す断面図である。
[図 2]図 1におけるファセット形成層を拡大して示す斜視図である。
[図 3A]4H型の SiC結晶の（0001)面の結晶構造を示す図である。
[図 3B]SiC結晶の（01— 10)、および（11— 20)面を説明するための図である。
[図 4]本発明の実施の形態 1における MOSFETの製造方法の第 1工程を示す断面 図である。
[図 5]本発明の実施の形態 1における MOSFETの製造方法の第 2工程を示す断面 図である。
[図 6]本発明の実施の形態 1における MOSFETの製造方法の第 3工程を示す断面 図である。
[図 7]本発明の実施の形態 1における MOSFETの製造方法の第 4工程を示す断面 図である。
[図 8]ファセット形成層が形成される第 1状態を示す図 7の B部拡大図である。
[図 9]ファセット形成層が形成される第 2状態を示す図 7の B部拡大図である。
[図 10]ファセット形成層が形成される第 3状態を示す図 7の B部拡大図である。
[図 11]本発明の実施の形態 1における MOSFETの製造方法の第 5工程を示す断面 図である。
[図 12]本発明の実施の形態 1における MOSFETの製造方法の第 6工程を示す断面 図である。
[図 13]本発明の実施の形態 2における MOSFETの製造方法の第 1工程を示す断面 図である。
[図 14]本発明の実施の形態 2における MOSFETの製造方法の第 2工程を示す断面 図である。
[図 15]本発明の実施の形態 3における MOSFETの構成を示す断面図である。
[図 16]本発明の実施の形態 4における MOSFETの構成を示す断面図である。
[図 17]本発明の実施の形態 4における MOSFETの製造方法を示す断面図である。
[図 18]トレンチが形成された場合におけるファセットの成長を説明するための図であ る。
[図 19]本発明の製造方法によって得られるファセットを示す顕微鏡写真である。 符号の説明
[0036] 1, lb, lc, Id ファセット、 2, 2a〜2c, 3, 3a〜3c 結晶面、 5a〜5d 原子、 6a 〜6c 直線、 7 バンチングステップ、 10 SiC基板、 11 SiC膜、 11a ファセット形 成層、 12a, 12b n型コンタクト領域、 13, 13a 絶縁膜、 14a, 14b 孔、 16 チヤネ ル、 17 ソース電極、 18 ゲート電極、 19 ドレイン電極、 20 被覆膜、 23 レジスト、 24 レジスト炭ィ匕キャップ、 25a, 25b トレンチ、 30, 30a, 30b MOSFET。
発明を実施するための最良の形態
[0037] 以下、本発明の実施の形態について図に基づいて説明する。なお、以下の図面に おいて、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さ ない。また、本明細書中においては、個別方位を []、集合方位をく >、個別面を 0、 集合面を { }でそれぞれ示している。また、負の指数については、結晶学上、 "― " (バ 一）を数字の上に付けることになつている力 本明細書中では、数字の前に負の符号 を付けている。
[0038] (実施の形態 1)
図 1は、本発明の実施の形態 1における MOSFETの構成を示す断面図である。図 1を参照して、半導体装置としての MOSFET30は、 SiC基板 10と、 SiCよりなる半導 体膜としての p型の SiC膜 11とを備えている。 SiC基板 10を構成する SiC結晶は、た とえば (0001)面が [11 20]方向に 8° だけ傾斜する（つまり、 8° のオフ角を有す る）、または [1— 100]方向に 8° のオフ角を有するように形成されている。 SiC膜 11 は、 SiC基板 10上にホモェピタキシャル成長した膜であり、 SiC基板 10の結晶構造 を引き継いでいる。 SiC膜 11はその表面にファセット形成層 11aを有している。なお、 図 1にお 、ては、説明の便宜のために SiC膜 11とファセット形成層 1 laとの間に境界 線を引いているが、実際にこのような境界線は存在せず、 SiC膜 11の表面にファセッ トが形成されている。
[0039] 図 2は、図 1におけるファセット形成層を拡大して示す斜視図である。図 2を参照し て、ミクロな視点で見ると、 SiC膜 11の表面は平らではなく凹凸があり、ファセット形成 層 11aには複数のファセット 1が形成されている。ファセット 1の各々は結晶面 2と結晶 面 3とにより構成されている。ファセット 1の一周期の長さ P1は lOOnm以上である。こ こで、ファセット 1の一周期の長さとは、マクロな視点で見た場合の SiC膜 11の表面に 沿った方向（図 2中横方向）における、 1つのファセット 1を構成する結晶面 2と結晶面 3とを合わせた長さである。 SiC膜 11が 4H型の結晶構造を有する場合には、結晶面 2はたとえば（0001)面であり、結晶面 3はたとえば（11 2n) (nは任意の整数）や、 (03— 38)面である。つまり、図 2中水平方向に対する結晶面 3の傾斜角度が SiC膜 11の才フ角 αとなっている。
[0040] ここで、 4Η型の SiC結晶の（0001)面および（03— 38)面について説明する。図 3 Aは、 4H型の SiC結晶の（0001)面の結晶構造を示す図であり、図 3Bは、 SiC結晶 の（01— 10)、および（11 20)面を説明するための図である。
[0041] 図 3Aを参照して、 4H型の SiC結晶の（0001)面は六角柱の上面に相当する面で あり、 "A"で表わされる原子配列を有する A層が最上層となっている。 4H型の SiC結 晶では、 "A"で表わされる原子配列を有する A層と、 "B"で表わされる原子配列を有 する B層と、 "C"で表わされる原子配列を有する C層とが、 ABCBCA- · ·という積層 順序で [0001 ]方向（紙面に垂直な方向）に積層して 、る。（0001 )面内において、 正六角形の頂点の位置に配列した 6つの原子のうち互いに隣り合つている任意の二 つの原子を原子 5a, 5bとし、これらの原子 5a, 5bを結ぶ直線を直線 6aとする。また、 A層と [0001]方向で隣接する B層において、（0001)面から見て原子 5aと原子 5bと に挟まれる位置の原子を原子 5dとし、原子 5aと原子 5dとを結ぶ直線を直線 6bとする 。また、原子 5bと原子 5dとを結ぶ直線を直線 6cとする。以上の 3つの直線 6a〜6cに よって構成される三角形を含む平面が（03— 38)面である。なお、図 3A、図 3Bを参 照して、正六角形の頂点の位置に配列した 6つの原子のうち原子 5bと隣り合うもう一 つの原子を原子 5cとすると、原子 5aおよび 5cを通り [0001]方向に延びる面が（11 20)面であり、原子 5bと原子 5aとを通り [0001]方向に延びる面が（01— 10)面で ある。
[0042] また、 SiC膜 11は 6H型の結晶構造を有していてもよい。図 3Aを参照して、 6H型 の SiC結晶では、 "A"で表わされる原子配列を有する A層と、 "B"で表わされる原子 配列を有する B層と、 "C"で表わされる原子配列を有する C層と力 ABCACBA- · · という積層順序で [0001]方向に積層している。この場合には、結晶面 2はたとえば（ 0001)面であり、結晶面 3はたとえば（01— 14)面である。
[0043] なお、 4H型の結晶構造を有する SiC膜 11を形成する場合、 SiC基板 10を構成す る SiC結晶のオフ角（SiC基板 10の主表面の法線と（0001)面の法線とのなす角）は 、 0度以上 55度以下であることが好ましい。（03— 38)面は（0001)面に対して 55度 傾斜しているので、オフ角を 55度以下とすることにより、（0001)面または（03— 38) 面をファセットの広い面 (結晶面 3)として得ることができる。またオフ角は 0度以上 1度 以下または 1度以上 10度以下であることがより好ましい。オフ角を 0度以上 1度以下と することによって広いテラスを有する SiC結晶を得ることができる。また 1度以上 10度 以下とすることによって SiC結晶を容易にェピタキシャル成長させることができる。ォ フ角力 ^度以上 10度以下である場合には、（0001)面をファセットの広い面として得 ることがでさる。
[0044] また、 6H型の結晶構造を有する SiC膜 11を形成する場合、 SiC基板 10を構成す る SiC結晶のオフ角（SiC基板 10の主表面の法線と（0001)面の法線とのなす角）は 、 0度以上 55度以下であることが好ましい。オフ角を 55度以下とすることにより、 (01 - 14)面は（0001)面に対して 55度傾斜して!/、るので、（0001)面または（01— 14) 面をファセットの広い面 (結晶面 3)として得ることができる。またオフ角は 0度以上 1度 以下または 1度以上 10度以下であることがより好ましい。オフ角を 0度以上 1度以下と することによって広いテラスを有する SiC結晶を得ることができる。また 1度以上 10度 以下とすることによって SiC結晶を容易にェピタキシャル成長させることができる。ォ フ角力 ^度以上 10度以下である場合には、（0001)面をファセットの広い面として得 ることがでさる。
[0045] 続いて、本実施の形態における MOSFET30の構造について詳細に説明する。
図 1を参照して、 MOSFET30は、 n型コンタクト領域 12a, 12bと、絶縁膜 13と、ソ ース電極 17と、ゲート電極 18と、ドレイン電極 19とをさらに備えている。 n型コンタクト 領域 12a, 12bは SiC膜 11の表面に形成されている。 SiC膜 11上には絶縁膜 13が 形成されている。絶縁膜 13には孔 14a, 14bの各々が形成されており、孔 14a, 14b の各々の底部に露出した SiC膜 11の表面には n型コンタクト領域 12a, 12bが形成さ れている。 n型コンタクト領域 12aの表面上にはソース電極 17が形成されており、 n型 コンタクト領域 12bの表面上にはドレイン電極 19が形成されている。ここで、ソース電 極 17およびドレイン電極 19と、 SiC膜 11との接触部分に n型コンタクト領域 12a, 12 bを形成することで、ソース電極 17およびドレイン電極 19と、 SiC膜 11との接触抵抗 を低減することができる。また、ソース電極 17とドレイン電極 19とに挟まれた部分の絶 縁膜 13a上にはゲート電極 18が形成されている。これにより、絶縁膜 13aは MOSFE T30のゲート絶縁膜となり、絶縁膜 13aの垂直真下に存在するファセット形成層 11a は MOSFET30のチャネル 16となる。
[0046] MOSFET30は、ゲート電極 18に印加される電圧によってチャネル 16に電子を蓄 積し、これによつてソース電極 17とドレイン電極 19との間に電流が流れるようになる。 本実施の形態において、 MOSFET30は横型であるので、ソース電極 17およびドレ イン電極 19の間の電流は SiC膜 11の表面に対してほぼ平行に流れる。
[0047] 続いて、本実施の形態における MOSFET30の製造方法について図 4〜図 12を 用いて説明する。
[0048] 始めに、図 4を参照して、 SiC基板 10上に SiC膜 11をェピタキシャル成長させる。こ のとき、 SiC膜 11の表面には不規則な凹凸 (ステップ）が数多く存在している。続いて 、所定形状のレジスト 23を SiC膜 11上に形成し、このレジスト 23をマスクとして、たと えば N (窒素）などの不純物を SiC膜 11ヘイオン注入する。これにより、 n型コンタクト 領域 12a, 12bとなる部分に不純物が注入される。
[0049] 次に、図 5を参照して、レジスト 23を除去し、 SiC膜 11の表面を平坦ィ匕する。具体 的には、 HC1 (塩ィ匕水素）または H (水素）を用いたエッチングや反応性イオンエッチ
2
ングによって SiC膜 11の表面全面をエッチングする。また、 CMP (Chemical Median ical Polish)により SiC膜 11の表面全面を研磨してもよい。これにより、 SiC膜 11の表 面に存在する凹凸ゃイオン注入による SiC膜 11のダメージが除去され、 SiC膜 11の 表面が平坦化される。
[0050] 次に、図 6を参照して、 SiC膜 11を覆うようにレジスト炭化キャップ 24を形成する。続 いて、たとえば 1700°Cの温度で SiC膜 11を熱処理する。これにより、不純物が活性 化し、 n型コンタクト領域 12a, 12bが形成される。また、 SiC膜 11の熱処理によって S iC膜 11の表面のステップ同士が集束し、 SiC膜 11の表面にはバンチングステップ 7 ( 図 8)が多数形成される。
[0051] 次に、図 7を参照して、レジスト炭化キャップ 24を除去し、 SiC膜 11を覆うように SU りなる被覆膜 20を形成する。これによつて SiC膜 11の表面に Siを供給した状態となる 。続いて、たとえば約 1500°Cの温度で SiC膜 11を熱処理する。これによつて、 SiC 膜 11の表面が再構成され、 SiC膜 11の表面にはファセット形成層 1 laが形成される
[0052] なお、上記においては 1500°Cで SiC膜 11を熱処理する場合について示した力 S iC膜 11の熱処理温度は以下の範囲であることが好ま 、。 SiCが昇華して完全に分 解することを抑止するためには、 2545°C以下であることが好ましい。また SiC、 Si、ま
2 たは Si Cなどの状態で SiCが昇華することをある程度抑止するためには、 2000°C以
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下であることが好ましい。また SiC、 Si、または Si Cなどの状態で SiCが昇華すること
2 2
を十分抑止し、 SiC膜 11の表面モフォロジの制御を容易にするためには、 1800°C 以下であることが好まし 、。さらに SiC膜 11の表面モフォロジを良好にするためには、 1600°C以下であることが好ましい。一方、 SiCを成長させファセットの形成を促進す るためには、 1300°C以上であることが好ましい。また SiC膜 11の表面モフォロジを良 好にするためには、 1400°C以上であることが好まし!/、。
[0053] また、 SiC膜 11の熱処理時間は 0より長い時間であればよぐ以下の範囲であること が好ましい。比較的大きいファセットを形成するためには、 10分以上であることが好ま しい。また一周期の長さが 0. 5 m以上のファセットを形成するためには、 30分以上 であることが好ましい。一方、半導体装置の生産性を考慮すると、 4時間以下であるこ とが好ましい。また一周期の長さが 1. 0 m以上のファセットを効率よく形成するため には、 2時間以下であることが好ましい。なお、「熱処理時間」とは SiC膜を所定の温 度に保持する時間を意味しており、「熱処理時間」に昇温時間および降温時間は含 まれない。
[0054] ここで、 SiC膜 11の表面にファセット形成層 11aが形成される様子を、図 8〜図 10 を用いて説明する。なお、図 8〜図 10は図 7の B部を拡大して示した図である。図 8を 参照して、熱処理前の SiC膜 11の表面には、多数のバンチングステップ 7が存在して いる。バンチングステップ 7の各々は、結晶面 2aと結晶面 3aとにより構成されている。 結晶面 3aは結晶面 2aよりも長い平坦部分を有しており、バンチングステップ 7のテラ ス面となっている。バンチングステップ 7における結晶面 3aの図中横方向の長さ P2は 1 Onm程度である。 SiC膜 11の表面に Siを供給した状態で SiC膜 11を熱処理すると 、 SiC膜 11は、結晶面 3aに垂直な方向へは成長せず、図 8中矢印で示すように、結 晶面 2aを起点として結晶面 3aに沿う方向へ成長する。その結果、バンチンダステツ プ 7の各々が集束し、図 9に示すように、バンチングステップ 7の結晶面 3aよりも広い 結晶面 3bを有するファセット lbとなる。ファセット lbは、結晶面 2bを起点として結晶 面 3bに沿う方向へさらに成長する。その結果、ファセット lbの各々が集束し、図 10に 示すように、ファセット lbの結晶面 3bよりも広い結晶面 3cを有するファセット lcとなる 。ファセット lcは、結晶面 2cを起点として結晶面 3cに沿う方向へさらに成長する。そ の結果、ファセット lcの各々が集束し、図 2に示すように、ファセット lcの結晶面 3cよ りも広い結晶面 3を有するファセット 1となる。このようにして、ファセット形成層 11aが 形成される。
[0055] なお、本実施の形態では被覆膜 20を形成する場合にっ ヽて示したが、被覆膜 20 を形成する代わりに、 Si系のガスを SiC膜 11の表面に導入することで、 SiC膜 11の 表面に Siを供給してもよい。また、 Siを含む液体を SiC膜 11の表面に塗布することで 、 SiC膜 11の表面に Siを供給してもよい。 [0056] 次に、図 11を参照して、被覆膜 20を除去し、 SiC膜 11を覆うように絶縁膜 13を形 成する。ここで、被覆膜 20を除去せずに、被覆膜 20を酸ィ匕することで絶縁膜 13を形 成してちょい。
[0057] 次に、図 12を参照して、 SiC膜 11の表面における n型コンタクト領域 12a, 12bが形 成された部分が露出するように絶縁膜 13をエッチングし、絶縁膜 13に孔 14a, 14bを 開口する。その後、孔 14a, 14bの底部に露出した n型コンタクト領域 12a, 12bの各 々の上に、ソース電極 17およびドレイン電極 19の各々を形成し、ソース電極 17およ びドレイン電極 19に挟まれた絶縁膜 13a上にゲート電極 18を形成する。これにより、 SiC膜 11の表面に得られたファセット形成層 11aがチャネル 16となる。以上の工程に より、図 2に示す MOSFET30が完成する。
[0058] 本実施の形態の MOSFET30は、 SiC膜 11を備えている。 SiC膜 11はその表面に ファセット形成層 1 laを有しており、ファセット形成層 1 laをチャネル 16として!/、る。
[0059] 本実施の形態の MOSFET30によれば、ファセット 1の平坦部分の長さはバンチン グステップの平坦部分の長さよりも長いので、界面準位の密度が減少してキャリアの 移動度を向上することができ、 MOSFETの特性を十分に向上することができる。
[0060] 本実施の形態の MOSFET30において好ましくは、ファセット 1のうち少なくとも 1つ の結晶面が（0001)面で構成されて ヽる。
[0061] SiCよりなる半導体膜における（0001)面は、 Sほたは Cもいずれか一方のみが表 れている面であり、エネルギ的に安定な面である。したがって、この結晶面によってフ ァセット 1を構成することで、界面準位の密度が減少し、キャリアの移動度を一層低下 することができる。
[0062] 本実施の形態の MOSFET30において好ましくは、 SiC膜 11は 4H型の結晶構造 を有しており、かつファセット 1が（03— 38)面で構成されている。
[0063] 本実施の形態の MOSFET30において好ましくは、 SiC膜 11は 6H型の結晶構造 を有しており、かつファセット 1が（01— 14)面で構成されている。
[0064] SiC膜 11が 4H型の結晶構造を有している場合には、（03— 38)面は、 Sほたは C のいずれか一方のみが表れている面であり、エネルギ的に安定な面である。また、 Si C膜 11が 6H型の結晶構造を有している場合には、（01— 14)面は、 Sほたは Cのい ずれか一方のみが表れている面であり、エネルギ的に安定な面である。したがって、 この面によってファセット 1を構成することで、界面準位の密度が減少し、キャリアの移 動度を一層低下することができる。
[0065] 本実施の形態の MOSFET30の製造方法は、 SiC膜 11を形成する工程と、 SiC膜 11の表面に Siを供給した状態で、 SiC膜 11を熱処理する熱処理工程と、熱処理ェ 程によって SiC膜 11の表面に得られたファセット 1をチャネル 16とする工程とを備え ている。
[0066] 本実施の形態の MOSFET30の製造方法によれば、 Siを供給した状態で SiC膜 1 1を熱処理することにより、 SiC膜 11をバンチングステップ 7の結晶面 3aに沿う方向へ 成長（再構成）させることができる。その結果、一周期が lOOnm以上のファセット 1が 得られ、ファセット 1の平坦部分の長さ P1を従来に比べて長くすることができる。した がって、界面準位の密度を減少することによりキャリアの移動度を向上することができ 、 MOSFET30の特性を十分に向上することができる。
[0067] 特に、 Siを供給することにより、 1600°C以下の低い温度でファセットの成長を促す ことが可能となる。これにより、 SUりなる被覆膜 20を形成することで Siを供給する場 合には、 Siの昇華を抑制することができる。
[0068] また、従来の製造方法では、バンチングステップの形成される位置は基板のオフ方 向に制限されるので、 SiC基板表面の任意の位置にチャネルを形成することはでき なかった。これに対して、本実施の形態の製造方法では、 Siを供給する位置によって ファセット 1を形成する位置を変えることができ、これにより任意の位置にチャネル 16 を形成することができる。
[0069] 上記製造方法では、 SiC膜 11の熱処理の前に、 SiC膜 11の表面を平坦化する。
これにより、 SiC膜 11が均一に再構成され、ファセット 1が広い面積で成長する。
[0070] 上記製造方法では、 SiC膜 11の熱処理の際に、 SUりなる被覆膜 20を SiC膜 11の 表面に形成する。
[0071] これにより、 SiC膜 11の表面に Siを供給した状態を、被覆膜 20によって実現するこ とができる。 SiC膜 11における被覆膜 20が形成された箇所では、結晶面 3aに対して 垂直な方向の成長が抑制されるので、結晶面 3aに沿った SiC膜 11の再構成を促進 することができる。
[0072] 上記製造方法において好ましくは、被覆膜 20を酸ィ匕してゲート絶縁膜とすることで チャネル 16を形成する。
[0073] これにより、酸化された被覆膜 20をゲート酸ィ匕膜として利用することができるので、 被覆膜を除去して別のゲート酸ィ匕膜を形成する場合と比較して、製造工程を簡略ィ匕 することができる。
[0074] (実施の形態 2)
本実施の形態では、図 1に示す MOSFET30についての、実施の形態 1とは別の 製造方法を説明する。
[0075] 本実施の形態の製造方法は、始めに図 4および図 5に示す実施の形態 1の製造ェ 程と同様の製造工程を経る。よってその説明を省略する。
[0076] 次に、図 13を参照して、 SiC膜 11を覆うように SUりなる被覆膜 20を形成する。これ によって SiC膜 11の表面に Siを供給した状態となる。
[0077] 次に、図 14を参照して、たとえば約 1500°Cの温度で SiC膜 11を熱処理する。この 熱処理により、不純物が活性ィ匕し、 n型コンタクト領域 12a, 12bが形成される。また、 この熱処理によって SiC膜 11の表面のステップ同士が集束し、バンチングステップが 多数形成される。そして、実施の形態 1の場合と同様に、バンチングステップのテラス 面に沿う方向へ SiC膜 11が成長する（再構成される)。その結果、不純物が活性ィ匕 すると同時に、複数のファセットにより構成されるファセット形成層 1 laが SiC膜 11表 面に形成される。
[0078] その後、図 11および図 12に示す実施の形態 1の製造工程と同様の製造工程を経 て、図 1に示す MOSFET30が完成する。これらの製造工程についてはその説明を 省略する。
[0079] 本実施の形態の MOSFET30の製造方法にお!、ては、 SiC膜 11に不純物を注入 する工程と、不純物を活性ィ匕する活性ィ匕工程とをさらに備えている。 SiC膜 11の熱 処理と不純物の活性ィ匕とを同一工程で行なう。
[0080] これにより、 SiC膜 11中にキャリア濃度の高い n型コンタクト領域 12a, 12bが形成さ れ、ソース電極 17およびドレイン電極 19の各々と、 SiC膜 11とのコンタクト抵抗を低 減することができる。また、不純物の活性ィ匕を別工程で行なう場合と比較して、製造 工程を簡略ィ匕することができる。
[0081] (実施の形態 3)
実施の形態 1では、図 1に示すようにチャネル 16となるファセット形成層 1 laが複数 のファセット 1により構成されている場合について示した。しかし、本発明はこのような 場合の他、たとえば図 15に示すように、 MOSFET30aのチャネル 16となるファセット 形成層 11aが 1つのファセット 1により構成されていてもよい。この場合には、ファセット 1を構成する結晶面 3に対して平行にゲート電極 18およびチャネル 16が形成されて おり、結晶面 3内にチャネル 16が含まれている。これにより、ファセット 1を構成する結 晶面 3内には凹凸が特に少ないので、界面準位の密度が特に小さくなり、キャリアの 移動度を向上することができる。
[0082] なお、本実施の形態では、結晶面 3内における紙面に平行な方向（図 2における点 線矢印で示される方向）にチャネルが延びている場合について示した。しかし、本発 明はこのような場合の他、たとえば結晶面 3内における紙面に垂直な方向（図 2にお ける実線矢印で示される方向）にチャネルが延びていてもよい。結晶面 3内であれば チャネルの延びる方向は任意である。
[0083] (実施の形態 4)
図 16は、本発明の実施の形態 4における MOSFETの構成を示す断面図である。 図 16を参照して、本実施の形態の MOSFET30bにおいては、 SiC膜 11の表面にト レンチ (溝） 25a, 25bの各々が形成されている。チャネル 16となるファセット形成層 1 laはトレンチ 25a, 25bの両方に隣接して形成されている。また、ソース電極 17およ びドレイン電極 19の各々は、トレンチ 25a, 25bの各々の内壁に沿うように形成されて いる。
[0084] 図 17を参照して、トレンチ 25a, 25bの各々は、たとえば SiC膜 11をェピタキシャル 成長させた後に、 SiC膜 11の表面における所定の位置をエッチングすることで形成 される。なお、トレンチ 25a, 25bの形成は、少なくとも SiC膜 11を熱処理してファセッ ト形成層 1 laを形成する前に行なわれればよ ヽ。
[0085] このようにトレンチ 25a, 25bを形成することで、広い面積のファセットを所望の位置 に形成することができる。すなわち、ファセットが成長する際には、通常、隣接するフ ァセット同士が互いに影響を及ぼし合いながら成長する。しかし、図 18に示すように、 ファセットを形成する領域に隣接するようにトレンチ 25bを形成すると、ファセット Idの 右側にはファセットが存在しない状態となるので、ファセット Idは隣接するファセットの 影響を受けずに成長する。その結果、ファセット Idの成長が促進され、広い面積のフ ァセットを所望の位置に形成することができる。
[0086] なお、実施の形態 1〜4では、 SiC基板 10上に形成されている SiC膜 11の表面に ファセット形成層 1 laが形成されて 、る場合にっ 、て示したが、 SiC膜 11が形成され ておらず、 SiC基板 10の表面にファセットが形成されて 、てもよ 、。
[0087] また、実施の形態 1〜4では（03— 38)面や (01— 14)面などの個別面で結晶面を 記している場合がある力 （03— 38)面であれば {03— 38}面、（01— 14)面であれ ば {01— 14}面などのように、これらの個別面と等価な集合面であれば同様の効果が 得られる。
[0088] また、実施の形態 1〜4では、 MOSFET30が横型である場合について示したが、 本発明の半導体装置は、縦型の MOSFETであってもよい。この場合には、ドレイン 電極が SiC基板 10の図 1中下部の表面に形成された構成となり、ソース電極 17およ びドレイン電極 19の間の電流が SiC膜 11の表面に対してほぼ垂直に流れる。
[0089] 以下、本発明の実施例について説明する。
(実施例 1)
本願発明者らは、本発明の製造方法を用いて、 SUりなる被覆膜で一部を覆われ た SiC膜の表面にファセットを形成し、この SiC膜の表面を観察した。図 19は、本発 明の製造方法によって得られるファセットを示す顕微鏡写真である。図 19を参照して 、 Cで示される部分は SUりなる被覆膜が形成された部分であり、 Dで示される部分は ファセットであり、 Eで示される部分はバンチングステップである。 Eで示される部分に おいて縦方向に延びている複数の線の各々の間隔がバンチングステップの一周期 の長さであり、バンチングステップの一周期の長さは約 lOnmである。一方、ファセット の一周期の長さは lOOnm以上であり、バンチングステップの一周期の長さよりも長く なっている。以上から、本発明の製造方法によれば、ファセットの平坦部分の長さを 従来に比べて長くできることが分力る。
以上に開示された実施の形態および実施例はすべての点で例示であって制限的 なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態および 実施例ではなぐ請求の範囲によって示され、請求の範囲と均等の意味および範囲 内でのすべての修正や変形を含むものと意図される。

Claims

請求の範囲
[1] 炭化ケィ素よりなる半導体膜 (11)を備え、
前記半導体膜はその表面にファセット（1)を有し、
前記ファセットをチャネル（16)とすることを特徴とする、半導体装置（30)。
[2] 前記ファセット（1)のうち少なくとも 1つが {0001 }面で構成されていることを特徴と する、請求の範囲第 1項に記載の半導体装置 (30)。
[3] 前記半導体膜（11)は 4H型の結晶構造を有し、かつ前記ファセット（1)のうち少な くとも 1つが {03— 38 }面で構成されて 、ることを特徴とする、請求の範囲第 1項に記 載の半導体装置 (30)。
[4] 前記半導体膜（11)は 6H型の結晶構造を有し、かつ前記ファセット（1)のうち少な くとも 1つが {01— 14}面で構成されていることを特徴とする、請求の範囲第 1項に記 載の半導体装置 (30)。
[5] 前記ファセット（1)を構成する面（3)内に前記チャネル（16)が含まれていることを特 徴とする、請求の範囲第 1項に記載の半導体装置 (30)。
[6] 前記半導体膜（11)はその表面に溝 (25a, 25b)をさらに有し、前記溝に隣接して 前記ファセット（1)が形成されていることを特徴とする、請求の範囲第 1項に記載の半 導体装置 (30)。
[7] 炭化ケィ素よりなる半導体膜 (11)を形成する工程と、
前記半導体膜の表面にケィ素を供給した状態で、前記半導体膜を熱処理する熱 処理工程と、
前記熱処理工程によって前記半導体膜の表面に得られたファセット（1)をチャネル (16)とするチャネル形成工程とを備える、半導体装置 (30)の製造方法。
[8] 前記熱処理工程の前に、前記半導体膜（11)の表面を平坦ィ匕する工程をさらに備 える、請求の範囲第 7項に記載の半導体装置（30)の製造方法。
[9] 前記熱処理工程の前に、前記半導体膜 (11)の表面に溝 (25a, 25b)を形成する 工程をさらに備え、
前記熱処理工程において、前記溝に隣接してファセット（1)を形成することを特徴と する、請求の範囲第 7項に記載の半導体装置 (30)の製造方法。
[10] 熱処理工程は、ケィ素を主な構成元素とする被覆膜 (20)を前記半導体膜（11)の 表面に形成する被覆膜工程を含む、請求の範囲第 7項に記載の半導体装置 (30)の 製造方法。
[11] 前記チャネル形成工程は、前記被覆膜 (20)を酸化する工程を含む、請求の範囲 第 10項に記載の半導体装置 (30)の製造方法。
[12] 前記半導体膜（11)に不純物を注入する工程と、
前記不純物を活性ィ匕する活性ィ匕工程とをさらに備え、
前記熱処理工程と前記活性ィ匕工程とを同一工程で行なうことを特徴とする、請求の 範囲第 7項に記載の半導体装置 (30)の製造方法。
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