WO2008023426A1 - Dispositif de traitement de tâche - Google Patents

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control circuit
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Naotaka Maruyama
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Netcleus Systems Corp
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    • G06F9/461—Saving or restoring of program or task context
    • G06F9/462—Saving or restoring of program or task context with multiple register sets

Definitions

  • the present invention relates to an OS (Operating System) function, and particularly to a task scheduling technique.
  • OS Operating System
  • the multitasking OS divides the CPU processing time into unit times (time slices), and hits the time slices on j tasks with a number ij. Each task can use the CPU only when given a time slice from the OS. One task is executed in each time slice. Since time slices are very short for the user, it seems that multiple tasks are executing their power simultaneously. According to such a processing method, when task A reaches an input standby state and does not require the CPU processing capacity for the time being, the CPU processing capacity can be effectively utilized by giving another task B the execution right.
  • the execution right here is synonymous with the right to use the CPU.
  • a task switch occurs when a time slice elapses or when a task executes a predetermined instruction.
  • the multitask OS saves the context information of the task being executed in the TCB (Task Control Block).
  • Context information is data related to the execution status of a task and data stored in a CPU register during task execution.
  • TCB is an area reserved in memory to hold task-specific information.
  • a multitasking OS has the advantage of being able to execute multiple tasks efficiently, and there is a disadvantage when new overhead occurs when saving and loading context information.
  • the benefits of a multitasking OS more than compensate for the overhead associated with task switching.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-272480
  • Patent Document 2 Japanese Patent Laid-Open No. 2001-75820
  • Non-Patent Document 1 Naohisa Mori, Yoshimi Sakazaki, Hiroshi Shigematsu, “Hardware implementation of a read-time operating system f or embedded control system” , Tokyo Metropolitan Industrial Technology Research Institute research report, Japan, August 4, 2005 (manuscript acceptance), 8, p. 55-58
  • RTOS Real-Time Operating System
  • the present invention has been made in view of the above problems, and a main object of the present invention is to provide a technique for executing and controlling tasks more efficiently in multitask processing.
  • One embodiment of the present invention is a task processing device.
  • This device has a processing register, an execution control circuit that loads data from the memory to the processing register, and executes a task according to the data in the processing register, and a plurality of saves that are associated with a plurality of tasks.
  • a register and a task control circuit are provided.
  • the execution control circuit executes a predetermined system call instruction, it controls the task. Notify the circuit.
  • the task control circuit When notified of the execution of the system call instruction, the task control circuit saves the data in the processing register in the save register corresponding to the task being executed, and selects the next task to be executed.
  • the task to be executed is switched by loading the save register data associated with the selected task into the processing register.
  • the data loaded into the processing register may be an instruction and an operand, an instruction having no operand, or simple data such as a program counter or a stack pointer.
  • context information can be saved and loaded by appropriately replacing context information between a save register associated with each task and a processing register for execution. Access to the TCB for saving the processing register data is virtually unnecessary, so a high-speed task switch is realized.
  • FIG. 1 is a task state transition diagram.
  • FIG. 3 is a circuit diagram of a general CPU on which software RTOS is executed.
  • FIG. 4 is a conceptual diagram of RTOS in the present embodiment.
  • FIG. 5 is a circuit diagram of a task processing device in the present embodiment.
  • FIG. 6 is a circuit diagram of the CPU of FIG.
  • FIG. 7 is a circuit diagram showing how the execution control circuit 152 stops the CPU clock.
  • FIG. 8 (a) is a time chart showing the relationship between various signals when an interrupt request signal is generated.
  • FIG. 8 (b) is a time chart showing the relationship between various signals when executing a system call.
  • FIG. 9 is a schematic diagram for explaining the stop timing of the CPU clock in the knock line processing.
  • FIG. 10 is a circuit diagram showing a relationship between a state storage unit and a task switching circuit.
  • FIG. 11 A diagram showing a task ready list used for selecting a RUN-task by a general RTOS.
  • FIG. 12 is a circuit diagram of an execution selection circuit.
  • FIG. 13 is a diagram showing a wait semaphore list used in semaphore processing by a general RTOS.
  • FIG. 14 is a circuit diagram of a semaphore selection circuit.
  • FIG. 15 is a state transition diagram of the task switching circuit.
  • FIG. 16 is a circuit diagram of the task processing device of FIG. 5 that is not equipped with a task control circuit!
  • FIG. 17 is a circuit diagram of the task processing device of FIG. 5 that does not include a save circuit.
  • the task processing device 100 shown in the present embodiment realizes a task scheduling function of a multitask OS by an electronic circuit.
  • the task state transition will be explained first with reference to FIG.
  • the system call executed in the task processing apparatus 100 is also outlined.
  • a design concept of a general multitask OS will be described with reference to FIGS. 2 and 3, and a processing method of the task processing apparatus 100 in this embodiment will be described in detail with reference to FIGS.
  • the features of the task processing device 100 will be described as appropriate for processing related to semaphores, events, and the like, as compared with general techniques.
  • FIG. 1 is a task state transition diagram.
  • each task has a “state”.
  • Each task transitions between multiple states described later, and is always in one of the states.
  • State transition triggers are “system call execution” and “interrupt request signal detection”.
  • a system call is a special instruction among the instructions executed by each task.
  • An interrupt request signal is a signal that is generated when a peripheral device has received predetermined data such as a keyboard press, mouse click, or communication data reception.
  • state transitions also occur when the time slice allocated to each task is consumed.
  • Tasks are roughly classified into two types: general tasks and special tasks.
  • a general task is a normal task that is executed in response to a system call.
  • a special task is a task that is executed when an interrupt request signal is detected. This is a so-called interrupt handler.
  • STOP task in the STOP state
  • activation system call When another task executes a system call that instructs the activation of another task (hereinafter referred to as the “activation system call”), a general task in the STOP state transitions to the READY state described later.
  • Special tasks are usually in the STOP state.
  • the special task enters the RUN state described later in the STOP state.
  • tasks in the RUN state are switched to the READY state instead.
  • a general task in the RUN state transitions from the RUN state to the READY state or the WAIT state described later when a predetermined system call is executed.
  • a general task in the RUN state transitions to the READY state even when the time slice is consumed. In either case, instead of the general task that was in the RUN state, the general task that is in the READY state transitions to the RUN state.
  • the RUN—task transitions to the READY state.
  • a special task in the STOP state transitions to the RUN state.
  • a special task that has transitioned from the STOP state to the RUN state by an interrupt request signal returns to the STOP state when its own processing is completed.
  • the only states that a special task can take are the STOP and RUN states.
  • a task in the READY state can transition to the RUN state at any time if the execution right is given by the OS. Only general tasks can be in READY state. Hereinafter, a task in the READY state is referred to as “READY—task”.
  • the READY—task is Transition to the RUN state instead.
  • General tasks only transition from the READY state to the RUN state.
  • V one of the READY-tasks transitions to the RUN state based on the task priority that is part of the context information.
  • READY with the same task priority When there are multiple tasks, the oldest V transitions to READY state and the task transitions to RUN state.
  • WAIT release condition When is established, a task in the WAIT state transitions to the READY state. Only general tasks can be in the WAIT state. Hereinafter, a task in the WAIT state is referred to as “WAIT—task”. The WAIT cancellation condition will be described in detail later.
  • each task can proceed with its own processing using the CPU only when it is in the RUN state.
  • the RTOS switches the RUN-task as appropriate while managing the status of multiple tasks. This realizes a processing mode in which the CPU always executes one of the tasks.
  • System calls can be broadly divided into three types: “activation system”, “WAI T system”, and “SET system”.
  • RUN A system call in which task A, which is a task, starts another general task B. At this time, general task B in the STOP state transitions to the READY state.
  • the task that executed this system call ends its own processing and transitions from the RUN state to the STOP state.
  • the termination system call may be an instruction that causes one task to terminate another task.
  • This system call requests acquisition of a semaphore (see below).
  • This system call requests acquisition of a mutex (described later).
  • the event ID is executed with the standby flag pattern (described later) and the flag condition (described later) as variables.
  • various WAIT cancellation conditions are set by the WAIT system call. If a WAIT cancellation condition is already satisfied when a WAIT system call is executed, the RUN task that executed the system call transitions to the RE A DY state. On the other hand, when the WAIT release condition is not satisfied, the RUN-task transitions to a WAIT state that waits for the WAIT release condition to be satisfied.
  • a system call related to the transition between the WAIT and READY states Execution of the SET system call triggers the establishment of the WAIT release condition.
  • Fig. 2 is a conceptual diagram of a general RTOS.
  • This RTOS is a multitasking OS.
  • a general RTOS is implemented as software.
  • RUN switch task from task A to task B. Since Task A occupies the CPU, RTOS interrupts the CPU and picks up the right to use the CPU from Task A. After that, the context information of task A is saved in the TCB.
  • the RTOS selects task B as the next RUN—task and loads the context information from task B's TCB into the CPU registers. When loading is complete, RTOS passes the CPU usage right to task B. In this way, the RTOS executes the task switch from task A to task B by temporarily acquiring the right to use the CPU. The same applies to the execution of special tasks. It is like.
  • the task switch is implemented by saving the context information of the RUN—task to the TCB and then passing the CPU usage right to the special task.
  • RTOS Since RTOS is implemented as software, it requires the right to use the CPU to execute its own processing. In other words, RTOS and tasks are competing for CPU usage.
  • RTOS realized by software in this way is called “software RTOSJ”.
  • FIG. 3 is a circuit diagram of a general CPU on which software RTOS is executed.
  • the CPU 84 includes an execution control circuit 90 that comprehensively controls memory access, instruction execution, and the like, a processing register 92 that stores various data such as task context information, and an arithmetic circuit 94 that executes operations.
  • the processing register 92 is a set of a plurality of types of registers, and is roughly divided into a special register 88 and a general-purpose register 86.
  • the special register 88 is a register that holds a program counter, a stack pointer, a flag, and the like.
  • the general-purpose register 86 is a register for holding work data, and includes a total of 16 registers from R0 to R15.
  • the special register 88 has two sides for the user and the system.
  • the general-purpose register 86 has only one side.
  • processing data is referred to as “processing data”.
  • the execution control circuit 90 causes the arithmetic circuit 94 to output processing data of a desired register among the processing registers 92 in response to a control signal (CTRL) for the output selector 98.
  • the arithmetic circuit 94 performs an operation according to processing data, that is, an instruction or a variable.
  • the calculation result is output to the input selector 96.
  • the execution control circuit 90 inputs an operation result to a desired register among the processing registers 92 by a control signal (CTRL) to the input selector 96.
  • the execution control circuit 90 reads data from the memory via the CPU data bus, and appropriately loads it into the processing register 92 via the input selector 96. Similarly, the execution control circuit 90 appropriately records the processing data in the memory via the CPU data node. The execution control circuit 90 executes the task while updating the program counter in the special register 88.
  • the execution control circuit 90 saves the processing data in the TCB that is an area on the memory.
  • task A executes a system call and a task switch to task B occurs from task A force.
  • RTOS triggered by system call execution Therefore, the CPU 84 temporarily operates as a program for RTOS.
  • the processing process is as follows.
  • the execution control circuit 90 switches the special register 88 for user use and system use.
  • the system special register 88 is loaded with processing data for RTOS processing!
  • the execution control circuit 90 saves the data in the general-purpose register 86 in a stack (not shown).
  • the execution control circuit 90 loads processing data for RTOS into the general-purpose register 86 from a storage medium (not shown), for example, another register. At this stage, the processing data in the processing register 92 is completely replaced with processing data for RTOS.
  • RTOS detects task A TCB from memory and writes the processing data saved in the stack to TCB. Also, the processing data of the user special register 88 is written to the TCB as part of the context information. In this way, the processing data of task A is saved in the TCB.
  • the RTOS records in Task A's TCB that Task A has transitioned from "RUN” to "READY (or WAIT)".
  • the RTOS also detects the TCB of task B for memory capacity, and writes the TCB context information to the stack and user special register 88. RTOS records in task B's TCB that task B has made a transition from "READY" to "RUN".
  • RTOS saves RTOS processing data from general-purpose register 86 to a recording medium (not shown).
  • the execution control circuit 90 loads the stack context information into the general-purpose register 86.
  • the execution control circuit 90 switches the special register 88 to the user for system power. In this way, the processing data of task B is loaded into the processing register 92.
  • a task switch is realized through the above processing steps.
  • the general-purpose register 86 has a one-sided configuration, so a stack is used to switch between task processing data and RTOS processing data. If the general-purpose register 86 is also doubled, it is not necessary to save and load through the stack, so a faster task switch is possible.
  • a save register 110 is provided for each task, thereby realizing a task switch that is so fast. The task switch using the save register 110 will be described in detail with reference to FIG. In the case of the CPU 84 and general software RTOS described in relation to Fig. 3, it is likely that the TCB is frequently accessed during task switching.
  • the explanation is based on the premise that task switching is performed from task A to task B. In practice, however, many instructions must be executed in order for RTOS to select task B to be executed next. Even at this time, the RTOS frequently accesses the memory.
  • the task processing apparatus 100 according to the present embodiment realizes a higher-speed task switch because the task control circuit 200 described later executes task selection processing exclusively.
  • FIG. 4 is a conceptual diagram of RTOS in the present embodiment.
  • the RTOS in this embodiment is mainly realized as hardware separate from the CPU.
  • the RT OS realized by hardware is referred to as “hardware RTOSJ. Since the RTOS in this embodiment is mainly hardware separate from the CPU, in order to execute its own processing, Virtually no CPU usage rights are required, in other words, RTOS and tasks have almost no competition in terms of CPU usage.
  • CPU In addition to the task execution circuit and the RTOS execution circuit, in the case of the hardware RTOS in this embodiment, the CPU is clearly defined as the task execution circuit, and the task scheduling function is a save circuit described later. It can be realized centering on 120 and task control circuit 200.
  • FIG. 5 is a circuit diagram of the task processing device 100 in the present embodiment.
  • the task processing device 100 includes a save circuit 120 and a task control circuit 200 in addition to the CPU 150.
  • the CPU 150 is a task execution subject
  • the save circuit 120 and the task control circuit 200 are the circuits that play the role of the RTOS shown in FIG.
  • the task scheduling process is led by the task control circuit 200.
  • CPU 150 includes an execution control circuit 152, a processing register 154, and an arithmetic circuit 160.
  • the CPU 150 may be the general CPU described with reference to FIG. However, this implementation The CPU 150 in the example has a slightly different signal line connection method from the CPU 84 shown in FIG. The specific circuit configuration will be described in detail with reference to FIG.
  • the task control circuit 200 includes a task switching circuit 210, a semaphore table 212, an event table 214, a task selection circuit 230, and a state storage unit 220.
  • the semaphore table 21 2 and the event table 214 will be described in detail with reference to FIG.
  • the state storage unit 220 is a unit associated with each task.
  • the state storage unit 220 corresponding to the task A is expressed as “state storage unit 220_A”.
  • Each status storage unit 220 holds task status data.
  • State data is information indicating task attributes such as task priority and state, among other context information. Details of the data will be described later with reference to FIG. From each state storage unit 220, all state data of all tasks are constantly output to the task selection circuit 230.
  • the task selection circuit 230 is a circuit that selects various tasks such as RUN—task selection based on the status data of each task.
  • the task selection circuit 230 will also be described in detail with reference to FIG.
  • the task switching circuit 210 detects the system call signal (SC) or the external device power interrupt request signal (INTR) received from the execution control circuit 152, the task switching circuit 210 executes the task switch.
  • SC system call signal
  • INTR external device power interrupt request signal
  • the execution control circuit 152 transmits a system call signal (SC) to the task switching circuit 210 when executing a system call.
  • SC system call signal
  • the task switching circuit 210 detects an interrupt request signal (INTR)
  • the task switching circuit 210 asserts a stop request signal (HR) to the execution control circuit 152.
  • the execution control circuit 152 asserts a stop completion signal (HC) to the task switching circuit 210 when the operation of the CPU 150 is stopped.
  • the save circuit 120 includes a load selection circuit 112 and a plurality of save registers 110.
  • the save register 110 is also a unit associated with each task, and is a register for saving the processing data in the processing register 154. Therefore, the save register 110 has a data capacity equal to or greater than that of the processing register 154.
  • the save register 110 corresponding to the task A is expressed as “save register 110_A”.
  • the load selection circuit 112 processes the data in one of the save registers 110 (hereinafter, the data held in the save register 110 is referred to as “save data”). In Load it.
  • Each save register 110 always outputs each save data to the load selection circuit 112.
  • the load selection circuit 112 When the task switching circuit 210 inputs a task selection signal (TS) designating a task ID to the load selection circuit 112, the load selection circuit 112 outputs the saved data of the save register 1 10 corresponding to the designated task to the processing register 154. To do. Further, when the task switching circuit 210 inputs a write signal (WT) to the processing register 154, the saved data is actually loaded into the processing register 154.
  • TS task selection signal
  • WT write signal
  • all the processing data in the processing register 154 is always output to the all save register 110.
  • the task switching circuit 210 asserts a write signal (WT) for a desired save register 110, the processing data is saved in the save register 110.
  • WT write signal
  • the number of bits that can be transmitted each time the node connecting the processing register 154 and each save register 110 is set so that the processing data can be transferred in parallel. Therefore, the task switching circuit 210 can write the processing data to the save register 110 at a stretch by only transmitting a write signal to the save register 110 once.
  • the number of bits of the bus connecting the save register 110 and the load selection circuit 112, and the load selection circuit 112 and the CPU 150 are set in the same way. The following describes how to execute the task switch for each system call and interrupt request signal. To do.
  • the execution control circuit 152 of the CPU 150 executes the system call
  • the execution control circuit 152 stops the CPU 150 clock (hereinafter referred to as “CPU clock (CLK)”).
  • CLK CPU clock
  • the specific stopping method will be described in detail later in connection with Fig. 7 and the like.
  • the execution control circuit 152 transmits a system call signal (SC) indicating the execution of the system call to the task switching circuit 210 of the task control circuit 200.
  • SC system call signal
  • the execution control circuit 152 asserts a stop completion signal (HC) to the task switching circuit 210.
  • the execution control circuit 152 selects one of the sys- tems according to the type of system call executed. Transmit digital pulses on the system call signal line.
  • the task switching circuit 210 can immediately detect the type of the system call executed according to which signal line of the nine system call signal lines is detected as a digital pulse.
  • the task switching circuit 210 selects necessary data from the output data of the task selection circuit 230 according to the type of the system call, and executes the process instructed by the system call. This process is executed on condition that HC is asserted.
  • the relationship between the task switching circuit 210 and the task selection circuit 230 will be described in detail with reference to FIG. Note that system call parameters and return values are written to a predetermined general-purpose register 158 in the processing register 154.
  • the task switching circuit 210 can read parameters and write return values to the general-purpose register 158.
  • task A which is a RUN—task, executes a wait semaphore system call. Therefore, task A processing data must first be saved.
  • the execution control circuit 152 inputs an SC signal indicating a wait semaphore system call to the task switching circuit 210.
  • the execution control circuit 152 stops CLK, and asserts HC when the stop is completed.
  • the task switching circuit 210 outputs the semaphore ID of the semaphore to be waited for to the semaphore selection circuit 234 described later among the various selection circuits built in the task selection circuit 230, and then executes the task B to be executed next. Select.
  • the task switching circuit 210 writes predetermined data to the state storage unit 220_A. For example, the task A status is changed from “RU N” to “READY” “WAIT”.
  • the task switching circuit 210 outputs rWAITj as data indicating the task state among the state data to the entire state storage unit 220 and then inputs the write signal (WT_A) only to the state storage unit 220_A. . In this way, the status of task A is changed.
  • the task switching circuit 210 outputs a write signal (WT) to the save register 110_A. Since the processing data in the processing register 154 is always output to each save register 110, it is saved in the save register 110_A of the task A by this write signal (WT).
  • Task B context information load> The task switching circuit 210 outputs a task selection signal (TS_B) designating the task B to the load selection circuit 112 when the change of the status data of the task A and the saving of the processing data are completed.
  • the save data in the save register 110_B is output to the processing register 154.
  • WT write signal
  • the task switching circuit 210 outputs a write signal (WT) to the processing register 154, the saved data of task B is loaded into the processing register 154.
  • the task switching circuit 210 writes predetermined data to the state storage unit 220 of task B. For example, change the status of task B from “RE ADY” to “RUN”.
  • the execution control circuit 152 restarts the CPU clock.
  • CPU 150 starts executing task B with the resumed CPU clock. Further details of the processing method will be described later in connection with FIG. 8 (b).
  • the task switching circuit 210 detects an interrupt request signal (INTR) from peripheral devices. More specifically, the interrupt request signal (INTR) is transmitted to the task switching circuit 210 with an interrupt controller power (not shown). A parameter indicating the level of the interrupt request signal (INTR) is recorded in a register built in the interrupt controller.
  • the task switching circuit 210 asserts a stop request signal (HR) to the execution control circuit 152, and the execution control circuit 152 stops the CPU clock. As in the case of system call execution, the task switching circuit 210 saves the processing data of the RUN-task in the save register 110. Next, the task switching circuit 210 starts a special task. There is one special task that is activated regardless of the interrupt request signal parameter.
  • the special task reads the INTR parameter from the interrupt controller's built-in register and executes the process according to the parameter.
  • the processing executed by a special task may be the ability to execute a set event system call or a set semaphore system call! Depending on the parameters, the special task may not finish without executing any special processing.
  • the type of processing to be executed according to the INTR parameter depends on the special task implementation. When the special task finishes executing, the next RUN—task is selected from the READY—task.
  • the task switching circuit 210 loads the CPU 150 with the processing data of the save register 110 corresponding to the special task.
  • the time required for switching from such a general task to a special task can be estimated by using the operation clock of the task control circuit 200. wear.
  • HR is asserted to the execution control circuit 152 and the operation clock of the task switching circuit 210 has passed a predetermined amount of time
  • the task switching circuit 210 negates HR to release the stop of the CPU clock.
  • the execution control circuit 152 restarts the CPU clock when HR is negated.
  • the task switching circuit 210 completes the task switching to the special task and the special task. Details of the processing method will be described later in connection with Fig. 8 (a).
  • the core processing of the task switch is realized by using nodeware.
  • (A) and (B) the need to access the TCB on the memory is eliminated, which contributes to the speedup of the task switch. Further, in realizing the task processing device 100, it is only necessary to add a function for stopping and restarting the CPU clock to the CPU 150. Note that the realization of all of these functions by hardware does not limit the scope of the present invention.
  • the main functions of (A) or (B) may be realized by nodeware, and some RTOS functions may be realized by software in order to assist the functions of the nodeware. It is where it is done.
  • FIG. 6 is a circuit diagram of CPU 150 in FIG.
  • the processing register 154 has only one side for both the special register 156 and the general-purpose register 158.
  • an input bus for the load selection circuit 112 an output bus for the save register 110, and a signal line for the write signal (WT) from the task switching circuit 210 are added.
  • the execution control circuit 152 inputs data of a desired register among the processing registers 92 to the arithmetic circuit 160 by a control signal (CTRL) for the output selector 164.
  • the calculation result is input to the input selector 162.
  • the execution control circuit 152 inputs the operation result to a desired register among the processing registers 154 by a control signal (CTRL) to the input selector 162.
  • the execution control circuit 152 executes the task while updating the program counter of the special register 156.
  • the processing data is saved in the save register 110 instead of the TCB on the memory. Processing Regis
  • the processing data is output from the data 154 to each save register 110 at all times. The timing at which the saved data is actually saved in which save register 110 is controlled by the task switching circuit 210 as described above.
  • Saved data is loaded into the processing register 154 from the save register 110 instead of the TCB on the memory.
  • the task switching circuit 210 controls which save register 110 processing data is actually loaded at which timing as described above.
  • the bus connecting the processing register 154 and the load selection circuit 112, and the processing register 154 and the save register 110 is a bus having the number of bits that can transfer the processing data in parallel at one time. Therefore, reading and writing can be performed at once by the write signal (WT) from the task switching circuit 210.
  • the general software RTOS needs to temporarily occupy the processing register 154 for task switching.
  • the hardware RTOS in this embodiment does not need to load special processing data for task switch processing into the processing register 154.
  • task A also switches task B, it simply saves task A processing data and then loads task B processing data.Therefore, two processing registers 154 for the system and the user can be prepared, It is not necessary to execute the data exchange process via
  • FIG. 7 is a circuit diagram showing a mechanism in which the execution control circuit 152 stops the CPU clock.
  • the inputs of the second AND gate 174 are the original clock (CLK0) and the output of the first AND gate 172, and the latter is a negative logic. is there.
  • the output of the first AND gate 172 is a stop completion signal (HC). Since the stop completion signal (HC) is normally 0, the second AND gate 174 outputs the input original clock (CLK0) as the CPU clock (CLK) as it is.
  • the inputs of the first AND gate 172 are the output of the OR gate 176 and the CPU busy signal (CBUSY), and the latter is negative logic.
  • CBUSY is a signal output from a known state machine that generates the internal cycle of the CPU 150. When the CPU 150 is in a stoppable state This signal is “1”. For example, when the arithmetic circuit 94 completes the last instruction of a single instruction being executed or multiple locked instructions, the CPU can be stopped, or the CPU clock supply has already been stopped. It becomes “0” when the arithmetic circuit 94 completes the last instruction of a single instruction being executed or multiple locked instructions, the CPU can be stopped, or the CPU clock supply has already been stopped. It becomes “0” when
  • the inputs of the OR gate 176 are an output (SC_DETECT) of the instruction decoder 170 and a stop request signal (HR) from the task switching circuit 210.
  • the instruction decoder 170 includes a latch circuit that holds SC_DETECT.
  • a write signal (WT) for the processing register 154 of the task switching circuit 210 is also input to the instruction decoder 170.
  • the instruction decoder 170 in this embodiment is an apparatus provided exclusively for the execution control circuit 152 in order to determine whether the execution target instruction is a system call card.
  • the task switching circuit 210 When the interrupt request signal (INTR) is generated, the task switching circuit 210 asserts the stop request signal (HR) to the execution control circuit 152. That is, the output of the OR gate 176 becomes “1” when the system call is executed and when the stop request signal (HR) is asserted.
  • FIG. 8 (a) is a time chart showing the relationship between various signals when an interrupt request signal is generated.
  • the task switching circuit 210 is interrupted by an external force.
  • the task switching circuit 210 asserts a stop request signal (HR) to the execution control circuit 152 to execute the special task.
  • the input timing t is almost the same as the detection timing t.
  • the task switching circuit 210 starts a task switch from a general task to a special task when HC is asserted. Power to be described in detail later
  • the time required for this task switch is several times as the operation clock of the task control circuit 200.
  • the task control circuit 200 receives a stop request signal (time t) on condition that the operation clock of the task control circuit 200 has changed a predetermined number of times after HC is asserted (time t).
  • FIG. 8 (b) is a time chart showing the relationship between various signals when a system call is executed.
  • instruction decoder 170 detects a system call at time t.
  • SC_DETECT is changed from 0 to 1.
  • the CPU 150 does not need to recognize that the RUN-task switching has been performed while the CPU clock is stopped. Since the task switching circuit 210 performs the task switch processing while the CPU clock is stopped and the CPU 150 is frozen, the processing of the CPU 150 and the processing of the task control circuit 200 are sequentially separated.
  • FIG. 9 is a schematic diagram for explaining the stop timing of the CPU clock in the pipeline processing.
  • the CPU 150 executes the task by executing a plurality of instructions while reading them sequentially from the memory to the processing register 154.
  • the instruction that is the execution unit of this task is the following four Broken down into phases.
  • instruction 1 F When a task sequentially executes instruction 1 to instruction 5, execution from instruction 1 F to WB may be executed, and then instruction 2 F may be executed. However, for more efficient execution, instruction 2 often starts executing during instruction 1 execution.
  • Such a processing method is called pipeline processing. For example, when instruction 1 reaches the D phase, it starts the F phase of instruction 2. When instruction 1 reaches the E phase, the D phase of instruction 2 and the F phase of instruction 3 are executed. In this way, the execution time for each task can be reduced by increasing the number of instructions executed per unit time.
  • each phase may be subdivided into two phases.
  • the F phase is separated into two phases: F1: F2.
  • instruction 1 reaches the F2 phase, it starts the F1 phase of instruction 2.
  • instruction 1 reaches the D1 phase, the F2 phase of instruction 2 and the F1 phase of instruction 3 are executed.
  • the CPU clock stop timing when a system call occurs is explained in the case of the pipeline processing in which each phase is divided into two phases and executed.
  • instruction 1 starts processing at the timing of CPU clock “0”. At the timing of CPU clock “4”, decoding of instruction 1 is completed.
  • Command 1 is a system call.
  • the instruction decoder 170 changes SC_DETECT from 0 to 1.
  • SC-DETECT the condition for SC-DETECT to return from 1 to 0 is that the write signal (WT) from task switching circuit 210 to processing register 154 changes from 1 to 0.
  • WT write signal
  • the second AND gate 174 continues to output the CPU clock.
  • SC_DETECT 1
  • the execution control circuit 152 temporarily stops updating the program counter so that no new instruction is fetched. Therefore, after instruction 6, memory The force will not be footed.
  • Instruction 1 is capable of completing execution at the timing of CPU clock “8” Since instructions 2 to 5 are being executed, the CPU busy signal remains “1”. When the timing of CPU clock “12” is reached, execution of instruction 5 is completed. At this time, the CPU busy signal is “0”. After that, the CPU clock supply is stopped according to the process related to Fig. 8 (b).
  • the task switching circuit 210 saves the processing data at the stage after the completion of the instruction 5 in the save register 110. According to such a stopping method, the task can be switched without wasting the execution result of the instruction after the system call is executed.
  • the CPU busy signal is set to “1” again, and the processing of the instruction decoder 170 is resumed. In this way, the CPU clock is supplied again.
  • the CPU busy signal may be set to “0” and the supply of the CPU clock may be stopped when the execution of the system call instruction is completed. In this case, another instruction that was executed at the same time as the system call instruction is stopped during execution.
  • the intermediate processing result of the interrupted instruction is recorded in the processing register 154 and then saved in the save register 110.
  • this task becomes a RUN—task the continuation of the suspended instruction is executed. For example, when an instruction is interrupted at the stage where the fetch is completed, the instruction or operand read from the memory is saved in the save register 110.
  • the task is resumed, the data in the save register 110 is loaded into the processing register 154, and the decoding stage continued processing is executed.
  • FIG. 10 is a circuit diagram showing the relationship between the state storage unit 220 and the task switching circuit 210.
  • the state storage unit 220 includes a state register 250 and a timer 252.
  • the state storage unit 220 holds task state data.
  • the timer 252 is a timer that starts when the task transitions to the READY state or the WAIT state. The time elapsed since the task transitioned to the READY state is called “READY elapsed time”, and the time elapsed after the task transitioned to the WAIT state was called “WAIT elapsed time”. Timer 252 always outputs the value as a TIM signal.
  • the task switching circuit 210 drives the timer 252 of the task to start time measurement.
  • the state storage unit 220 is a set of registers shown below.
  • Task ID register 254 Holds the task ID. From the task ID register 254, an ID signal indicating the task ID is constantly output to the task selection circuit 230.
  • ID_A signal the ID signal output from task ID register 254 of task A to task selection circuit 230. The same applies to other signals output from the state storage unit 220.
  • Task priority register 256 Holds task priority.
  • the task priority order register 256 always outputs a PR signal indicating the task priority order. “0” is the highest priority, and the higher the value, the lower the task priority.
  • Task status register 258 Indicates the task status. One of STOP, READY, RUN, WAIT, or IDLE is always output as the ST signal. IDLE is the state before the task is initialized.
  • Task activation address register 260 Indicates the TCB address of the task in memory. The output is an AD signal.
  • Wait reason register 262 Indicates the reason for waiting as part of the WAIT release condition when the task is in the WAIT state.
  • the reason for waiting is one of “waiting for semaphore”, “waiting for event”, and “waiting for mutates”.
  • the output is the WR signal.
  • Semaphore ID register 264 Holds the semaphore ID of the semaphore to be waited (hereinafter simply referred to as “waiting semaphore”) when the task is in the WAIT state because of waiting for the semaphore.
  • the output is a SID signal.
  • Mutex ID register 265 Holds the mutex ID of the mutex to be waited (hereinafter simply referred to as “waiting mutex”) when the task is in the WAIT state because of waiting for the mutex.
  • the output is a MID signal.
  • Event ID register 266 Holds the event ID of the event to be waited (hereinafter simply referred to as “waiting event”) when the task is in the WAIT state because the task is waiting for an event.
  • the output is an EID signal.
  • Wait flag register 268 Holds the wait flag pattern when the task is in the WAIT state because of waiting for an event. The output is the FL signal.
  • (J) Flag condition register 270 WAIT state due to task force event wait Hold flag conditions.
  • the output is an FLC signal. The standby flag pattern and flag conditions will be described later.
  • (K) Flag initialization register 272 Holds data indicating the presence or absence of a standby flag pattern. The output is a FLI signal.
  • Timeout counter 274 In WAIT system call, the timeout value is specified as a variable. The timeout counter 274 holds a timeout value. The task switching circuit 210 periodically decrements the timeout value of each timeout counter 274. The output is a TO signal. Instead of the task switching circuit 210 decrementing the timeout value, the timeout counter 274 itself may autonomously decrement its own timeout value periodically.
  • the task selection circuit 230 selects a task based on various signals output from each state storage unit 220.
  • the task selection circuit 230 includes the following circuits.
  • Execution selection circuit 232 The next RUN-task is selected when the task is switched.
  • the execution selection circuit 232 always selects one of the tasks as the RUN task based on the state data constantly output from the state storage unit 220.
  • the output is the task ID of the next RUN task.
  • Semaphore selection circuit 234 Selects the task that should transition from the WAIT state to the READY state by executing the release semaphore system call.
  • the semaphore ID of the semaphore released by the release semaphore system call (hereinafter simply “released semaphore”) is input from the task switching circuit 210.
  • the output signal is the task ID of the task that transitions from the WAIT state to the READY state. If there is no corresponding task, a predetermined value such as 1 is output.
  • Event selection circuit 236 Selects a task that transitions from the WAIT state to the READY state by executing the set event system call.
  • the task switching circuit 210 also inputs the event ID of the event set by the set event system call (hereinafter simply “set event”).
  • the input signals from the status memory 220 are ID, ST, WR, EID, FL, FL
  • the output signal outputs the task ID of the task that transitions from the WAIT state to the READY state, and the FL and FLC of that task.
  • Timeout detection circuit 238 Among the tasks in the WAIT state, a task whose timeout value of the timeout counter 274 has become zero is detected. The timeout detection circuit 238 is driven every time the timeout value is updated. The timeout detection circuit 238 has three types of input signals: ID, ST, and TO. The output signal is the task ID of the corresponding task. If the corresponding task does not exist, a predetermined value such as 1 is output.
  • Mutex circuit 240 Selects a task that transitions from the WAIT state to the READY state by executing the release mutex system call.
  • the mutex ID of the mutex released by the release mutex system call (hereinafter simply “release mutex”) is input from the task switching circuit 210.
  • the output signal is the task ID of the task that transitions from the WAIT state to the REA DY state. If the corresponding task does not exist, a predetermined value such as -1 is output.
  • (F) Search circuit 242 When a task ID is input from the task switching circuit 210, all state data of the task is output.
  • RUN task selection, semaphore, event, mutex, and timeout will be described with particular reference to the processing of the task selection circuit 230 and a comparison with general techniques. .
  • FIG. 11 is a diagram showing a task ready list used when selecting a RUN task by a general RTOS.
  • the task ready list is a list in which the TCBs of each READY—task are linked by pointers.
  • the priority level pointer 280 is provided for each task priority level, and indicates the head address of the TCB of the task having the corresponding task priority level.
  • the task priority “0” priority pointer 280 addresses the task A TCB
  • the task priority “1” priority pointer 280 addresses the task B TCB. is doing .
  • the task A TCB also addresses the task D TCB.
  • General software RTOS selects the next RUN task while scanning this task ready list. At this time, RTOS
  • the RUN task is described as task J.
  • RTOS holds the task ID of the RUN task in memory.
  • the TCB address of task J is acquired based on this task ID.
  • a priority pointer 280 corresponding to the task priority of task J is obtained from the task ready list shown in FIG.
  • the TCB indicated by the acquired priority pointer 280 is detected.
  • TCB of task A is detected.
  • A6 Set task F TCB pointer to address task J TCB. Thus, task J's TCB is added to the task ready list.
  • RTOS detects the force that the priority pointer 280 of the task priority "0" indicates any TCB. If there is no TCB, it is detected whether the priority priority pointer 280 of the task priority “1” indicates any TCB. Task priority until TCB finds Identify any task while lowering. In the figure, task A is identified.
  • General software RTOS performs task switching by such a task ready list.
  • the policy for RTOS to select a RUN-task from multiple READY-tasks is as follows.
  • RUN task selection conditions These three conditions are collectively referred to as “RUN task selection conditions”.
  • the execution selection circuit 232 of the task processing device 100 implements such an RTOS task scheduling function by using node software.
  • FIG. 12 is a circuit diagram of the execution selection circuit 232.
  • the execution selection circuit 232 includes four first comparison circuits 290 (290a to 290d), two second comparison circuits 292 (292a and 292b), and one third comparison circuit 294. Also included are eight decision circuits 296 (296a-296h).
  • the determination circuit 296 receives the ST signal indicating the task state, and outputs a CID signal indicating “1” if READY and “0” if not READY.
  • the decision circuit 296 makes a decision based on the first condition among the above-mentioned RUN task selection conditions.
  • the first comparison circuit 290 The two task IDs, PR, TIM, and the CID signal from the decision circuit 296 are input.
  • the first comparison circuit 290a compares task 0 and task 1 and selects a more suitable task based on the above-described RUN task selection condition.
  • Second decision The task 0 PR signal is compared with the task 1 PR signal, and the task with the highest task priority is selected. For example, if task priority of task 0 is “1” and task priority of task 1 is “2”, task 0 ID, PR, and TIM are output. The second decision will select the task with the highest task priority as the RUN—task candidate. If task 0 and task 1 have the same task priority, the next third decision is performed.
  • the second comparison circuit 292 further narrows down RUN—task candidates based on the outputs from the two first comparison circuits 290.
  • the second comparison circuit 292a performs task selection based on the outputs of the first comparison circuit 290a and the first comparison circuit 290b. For this reason, the second comparison circuit 292a outputs task IDs, PR, and TIM that best satisfy the RUN task selection condition among tasks 0 to 3.
  • the third comparison circuit 294, and the third comparison circuit 294 outputs the task ID of any of tasks 0 to 7.
  • the RUN task selection condition can be realized by a single door.
  • General software RTOS can access RUN—task while accessing task ready list
  • the execution selection circuit 232 in this embodiment selects the RUN task based on the state data output from the state storage unit 220 at all times.
  • the processing of the execution selection circuit 232 is summarized as follows.
  • RUN task is described as task J.
  • the task switching circuit 210 sets “READY” in the task status register 258 of task J.
  • the task switching circuit 210 sets the timer 252 of task J and starts measuring the elapsed READY time.
  • task J makes a state transition from RUN to READY.
  • the processing data is saved in the save register 110 of task J as described above. Since the bus connecting the processing register 154 and the save register 110 can transmit processing data in parallel, the processing of A1 and A2 can be executed in one clock time.
  • the task switching circuit 210 specifies a RUN—task from the task ID output by the execution selection circuit 23 2 when the state transition of the task J is completed. Set “RUN” in the task status register 258 for this task.
  • the specified task makes a transition from READY to RUN.
  • the processing data of the identified task is loaded from the save register 110 to the processing register 154. Since the bus connecting save register 110 and processing register 154 is also the number of bits that can transmit processing data in parallel, B1 processing can be executed in one clock time.
  • the task control circuit 200 in this embodiment can complete the task switch in a short time. Since the status storage unit 220 outputs the normal status data to the execution selection circuit 232, the execution selection circuit 232 always outputs the task ID of one of the tasks. RUN task selection processing does not start after a task switch occurs. Execution when a task switch occurs. Selecting the RUN task by the output of the selection circuit 232 also speeds up the task switch. Has contributed. Here, more tasks can be handled by increasing the number of stages of the force comparison circuit described as having eight tasks.
  • FIG. 13 shows a wait semaphore used in semaphore processing by a general RTOS.
  • semaphore table 212 a semaphore ID and a semaphore counter are recorded in association with each other.
  • the task switching circuit 210 decrements the semaphore counter of the standby semaphore.
  • the semaphore counter is decremented each time acquisition is requested by a wait semaphore event call.
  • the semaphore counter becomes 0! /, A task that has executed a wait semaphore system call with the semaphore as a waiting semaphore enters the WAIT state.
  • the task switching circuit 210 increments the semaphore counter in the semaphore table 212.
  • Semaphore counter When 0: The task that executed the wait semaphore system call transitions from RUN to READY. At this time, the semaphore counter is decremented.
  • semaphore counter 0: The task that executed the wait semaphore system call transitions from RUN to WAIT. The semaphore counter is not decremented! /.
  • General software RTOS manages the TCB of a task that is in the WAIT state because of waiting for a semaphore (hereinafter, particularly called “semaphore waiting task”) by means of a wait semaphore list.
  • the wait semaphore list is a list of the same shape as the task ready list in FIG. Formed on the memory.
  • the TCB of each semaphore waiting task is linked by a pointer.
  • the priority pointer 280 points to the first address of the TCB of the semaphore waiting task with the corresponding task priority.
  • RTOS scans this wait semaphore list when a release semaphore system call is executed, and selects a semaphore waiting task that should transition from the WAIT state to the READY state.
  • RTOS processing when executing a wait semaphore system call and release semaphore system call is as follows.
  • RUN—task is described as task J.
  • RTOS keeps the task ID of RUN—task in memory.
  • the TCB address of task J is acquired based on this task ID.
  • the wait semaphore system call detects the semaphore power counter of the specified standby semaphore. Hereinafter, the process branches according to the value of the semaphore counter.
  • RTOS decrements the semaphore counter of the standby semaphore.
  • the TCB indicated by the obtained priority pointer is detected.
  • task TCB is detected.
  • A7 Set task F TCB pointer to address task J TCB. In this way, Task J's TCB is added to the wait semaphore list.
  • A8. Set TCB “WAIT” for task J. Also set the semaphore ID of the standby semaphore.
  • Bl. RTOS searches for a semaphore-waiting task that uses the release semaphore as a waiting semaphore, in order of tasks with task priority "0". If not, the task with the task priority “1” is set as the search target. Processing branches depending on whether a semaphore-waiting task whose release semaphore is a waiting semaphore is detected.
  • General software RTOS performs semaphore-related processing by managing such a wait semaphore list.
  • the policy that allows RTOS to select multiple WAIT-tasks and READY-tasks is as follows.
  • WAIT To be a task (first condition).
  • WAIT A task whose release semaphore is a waiting semaphore (second condition)
  • the task has the highest task priority (third condition).
  • the WAIT state is the oldest task (fourth condition).
  • the semaphore selection circuit 234 of the task processing device 100 realizes such a task scheduling function of RTOS by using nodeware.
  • FIG. 14 is a circuit diagram of the semaphore selection circuit 234.
  • the semaphore selection circuit 234 includes four first comparison circuits 300 (300 & ⁇ 300 (1), two second comparison circuits 302 (302 &, 302b), one third comparison circuit 304, and eight The determination circuit 306 (306a to 306h) is also included.
  • the determination circuit 306 is a circuit that receives the ST, WR, and SID signals from the state storage unit 220 and the signal indicating the semaphore ID of the task switching circuit 210 as inputs.
  • the semaphore ID input here is the semaphore ID of the released semaphore.
  • the determination circuit 306 outputs a CID signal indicating “1” if the task is a semaphore waiting task whose release semaphore is a waiting semaphore, and “0” otherwise.
  • the determination circuit 306 is a circuit that outputs a determination result regarding the first condition and the second condition among the semaphore standby cancellation conditions.
  • the first comparison circuit 300 receives the IDs of two tasks, PR, TIM, and the CID signal from the determination circuit 306 as inputs.
  • the first comparison circuit 300 is a circuit that determines the third condition and the fourth condition among the semaphore standby cancellation conditions. The same applies to the second comparison circuit 302 and the third comparison circuit 304. As is apparent, the second and third conditions of the RUN task selection condition are the same as the third and fourth conditions of the semaphore standby release condition.
  • Each comparison circuit of the execution selection circuit 232 is a circuit that compares task status data (PR, TIM).
  • each comparison circuit of the semaphore selection circuit 234 is also a circuit that compares task status data (PR, TIM).
  • the first comparison circuit 290 of the execution selection circuit 232 and the first comparison circuit 300 of the semaphore selection circuit 234 are circuits incorporating the same logic and can be shared. Each task is subjected to determination processing by the first comparison circuit 300 after the determination circuit 306 determines the first condition and the second condition. After that, one of the task IDs is output from the third comparison circuit 304 by a determination process equivalent to the execution selection circuit 232.
  • the processing when executing a wait semaphore system call and a release semaphore system call is as follows.
  • the task switching circuit 210 detects from the semaphore table 212 the semaphore counter of the semaphore specified in the wait semaphore system call. Hereinafter, processing branches depending on the value of the semaphore counter.
  • the task switching circuit 210 decrements the semaphore counter of the semaphore table 212.
  • the task switching circuit 210 sets “WAIT” in the task status register 258 of task J, “wait semaphore” in the wait reason register 262, sets the semaphore ID of the standby semaphore in the semaphore ID register 264, and sets the timer 252 Then start measuring the WAIT elapsed time.
  • the task that executed the wait semaphore system call changes state from RUN to READY or WAIT.
  • the task switching circuit 210 inputs the semaphore ID of the released semaphore to each determination circuit 306.
  • Each determination circuit 306 determines the success or failure of the first condition and the second condition of the semaphore standby cancellation conditions for this semaphore ID. Therefore, each first comparison circuit 300 selects a task based on the third condition and the fourth condition.
  • the task switching circuit 210 increments the semaphore counter in the semaphore table 212.
  • the state storage unit 220 always outputs the state data to the semaphore selection circuit 234, when the task switching circuit 210 inputs the semaphore ID to the determination circuit 306, the semaphore selection circuit 2 34 can immediately execute the selection process. .
  • Mutexes are also used for synchronization processing between tasks in the same way as semaphores. Mutexes and semaphores differ in the following respects.
  • a mutex is a special semaphore with a semaphore counter of 1 or 0.
  • the semaphore counter is 2 or more, 2 or more tasks can acquire the same semaphore.
  • only one task can acquire a mutex at any given time.
  • a task that can release a semaphore by a release semaphore system call is not limited to a task that has acquired a semaphore by a wait semaphore system call.
  • the task that can release the mutex by the release mutex system call is only the task that acquired the mutex by the wait mutex system call.
  • the policy for selecting a READY-task from a plurality of WAIT-tasks is as follows.
  • WAIT To be a task (first condition).
  • the task has the highest task priority (third condition).
  • the processing of the hardware RTOS of this embodiment at the time of executing the wait mutex system call and the release mutex system call is as follows.
  • a mutex ID and occupation state data indicating whether or not the mutex is occupied by any task are stored in association with each other!
  • the occupation state data is “0” when not occupied, and when occupied, the task ID of the task that occupies the mutex.
  • RUN—task is described as task J.
  • the task switching circuit 210 detects the force occupied by the mutex specified in the wait mutex system call. Hereinafter, processing branches depending on the occupation state of the mutex.
  • the task switching circuit 210 records the task ID of the task that executed the system call as mutex occupation data.
  • Task switching circuit 210 sets task J's task status register 258 to WAIT, wait reason register 262 to wait for mutex, mutex ID register 265 to set the mutex ID of the wait mutex, and timer 252 Then start measuring the WAIT elapsed time.
  • the task switching circuit 210 inputs the release semaphore ID to the mutex circuit 240 on the condition that the task power release mutex that executed the system call is occupied.
  • the mutex circuit 240 also includes a comparison circuit that is connected in multiple stages, and a determination circuit that determines whether the first condition and the second condition of the mutex standby release conditions are successful. This determination circuit outputs “1” only when both the first condition and the second condition of the mutex standby conditions are satisfied for this mutex.
  • the task state is changed from RUN to READY.
  • the task switching circuit 210 sets the mutex to the non-occupied state in the semaphore table 212.
  • a flag pattern (hereinafter referred to as “current flag pattern”) is recorded in association with an event ID.
  • the flag pattern is an 8-bit bit pattern.
  • the set event system call is a system call that changes the setting of the current flag pattern, and uses the event ID and flag pattern (hereinafter referred to as “set flag pattern”) as parameters.
  • set flag pattern the event ID and flag pattern
  • the powerful flag pattern is changed to a logical sum with the set flag pattern for the corresponding event. For example, when the power rent flag pattern is “00001100” and the set flag pattern is “00000101”
  • the current flag pattern is “00001101”.
  • each flag pattern is referred to as 0th bit, 1st bit,..., 7th bit.
  • the wait event system call is a system call for waiting for the current flag pattern of the wait event to satisfy a predetermined condition.
  • the wait event system call is used to set an event, a flag pattern (hereinafter referred to as a "wait flag pattern"), and a flag condition. It is a parameter.
  • a wait flag pattern hereinafter referred to as a "wait flag pattern"
  • the flag condition is logical OR (OR) or logical AND (AND).
  • the flag condition is AND (AND)
  • the WAIT release condition is that all the corresponding bits of the current flag pattern are “1” for all the bits that are “1” in the standby flag pattern.
  • the standby flag pattern becomes! 1 and becomes 1! /, Ru! /, And the corresponding bit in the current flag pattern is WAIT release condition is “1”. For example, if the current flag pattern is “0000 1101”, the standby flag pattern is “00000011”, and the flag condition is “OR”, the 7th bit of the current flag pattern is the 7th bit of the 6th and 7th bits of the standby flag pattern. Since the bit is 1, the WAIT release condition by the wait event system call is satisfied in this case. On the other hand, in the case of flag condition power ⁇ AND (AND), the 6th bit of the current flag pattern is “0”, so the WAIT release condition is not satisfied!
  • Typical RTOS processing when executing a wait event system call and a set event system call is as follows.
  • an event table is stored in memory for event management.
  • this event table not only the event ID and current flag pattern, but also the task ID, wait flag pattern, and flag of a task that is normally in the WAIT state with that event as a wait event (hereinafter referred to as “event wait task”). Conditions are associated and held.
  • RTOS reads the current flag pattern of the event specified by the system console from the event table.
  • A3. Record the task ID of the task that executed the system call in the event table.
  • A4. Record the standby flag pattern in the event table.
  • A6 Change the task state of the task that executed the system call from RUN to WAIT.
  • RTOS reads the current flag pattern, task ID, standby flag pattern, and flag conditions for the event set by the system call.
  • WAIT To be a task (first condition).
  • WAIT A task that has a set event as a wait event among the tasks (Condition 2).
  • the task must satisfy the WAIT release condition by comparing the wait flag pattern, current flag pattern, and flag conditions (third condition)
  • vent standby release conditions These three conditions are collectively referred to as “event standby release conditions”.
  • the processing at the time of executing the wait event system call and set event system call of the task processing device 100 is as follows.
  • an event ID and a current flag pattern are associated with each other.
  • Information such as a standby task ID and a standby flag pattern is stored in the state storage unit 220.
  • the task switching circuit 210 reads the current flag pattern from the event table 214.
  • the task switching circuit 210 compares the current flag pattern with the standby flag pattern according to the flag condition, and determines whether the WAIT release condition is met.
  • the task switching circuit 210 is the task status register of the task that executed the system call.
  • Task switching circuit 210 reads the current flag pattern from event table 214 and inputs the event ID of the set event specified by the system call to event selection circuit 236.
  • the task switching circuit 210 logically adds the set flag pattern to the current flag pattern of the event table 214.
  • the event selection circuit 236 selects a task that satisfies the event standby condition for the input event ID. At this time, multiple tasks may be selected regardless of task priority and WAIT elapsed time.
  • a task that has entered the WAIT state transitions to the READY state when the WAIT release condition is satisfied.
  • the WAIT cancellation condition is not satisfied due to some external factor or application program bug, the task will not be able to exit the WAIT state. Therefore, a timeout value is usually set when a task is transitioned to the WAIT state. The timeout value is decremented periodically, and when it reaches zero, the task transitions from the WAIT state to the READY state even if the WAIT release condition is not satisfied. In other words, the task is prevented from staying in the WAIT state for a time longer than the timeout value.
  • a timeout value is set in the TCB of a task in the WAIT state, and this timeout value is decremented periodically.
  • the RTOS periodically interrupts CPU processing, checks all TCBs, and the timeout value reaches zero.
  • WAIT Detects a task. When such a task is detected, the RTOS changes the task state of the task to WAIT power READY.
  • the task switching circuit 210 periodically decrements the timeout value of each timeout counter 274.
  • the timeout value is set as a parameter when executing the WAIT system call, and the task switching circuit 210 sets the timeout value in the timeout counter 274 of the task executing the system call.
  • the task switching circuit 210 can update the timeout value independently of the task execution process. Therefore, the task control circuit 200 autonomously updates the timeout value while the CPU 150 executes the task. Since the status data is always input to the timeout detection circuit 238, the timeout detection circuit 238 can detect a task whose timeout count value has become zero at almost the same timing as the timeout count value is updated. . The timeout detection circuit 238 outputs the task ID of such a task. When a task ID is input from the timeout detection circuit 238, the task switching circuit 210 recognizes that a timeout has occurred and asserts HC to stop supplying the CPU clock.
  • the task control circuit 200 transitions the WAIT—task that has timed out to the READY state and the RUN—task to the READY state.
  • the task switching circuit 210 selects the next task to be executed in the READY-task. Also, the task switching circuit 210 restarts the timer 252 of the task in which the timeout has occurred, and measures the READY elapsed time.
  • the task switch when a timeout occurs during execution of a task, that is, during the operation of the CPU clock, the task switch can be executed by interrupting the CPU 150 immediately. Further, during the execution of the task, the task switching circuit 210 can execute the timeout value update process independently without borrowing the processing capacity of the CPU 150.
  • FIG. 15 is a state transition diagram of the task switching circuit 210.
  • system call processing is executed (A4). If the task switch, that is, RUN—task switching does not occur (S18), return to A2. On the other hand, when a task switch is generated by the system call processing (A4) (S20), the task switching circuit 210 selects a RUN-task based on the output of the execution selection circuit 232 (A5). When the task switch is completed (S2 2), the processing state shifts to A2.
  • FIG. 16 is a circuit diagram of the task processing device 100 that does not include the task control circuit 200 in the task processing device 100 of FIG.
  • a register switching control circuit 322 and a processing data holding unit 320 are added. Since the task control circuit 200 is not installed, the task scheduling function is realized by software RTOS. Therefore, RTOS needs to temporarily acquire the right to use CPU 150 at the time of task switching.
  • the processing data holding unit 320 normally holds processing data for RTOS. When the RTOS acquires the right to use the CPU 150, the processing data holding unit 320 replaces the processing data for RTOS in the processing data holding unit 320 with the processing data for tasks in the special register 156. In the following, the process is described as a task switch from task A to task B.
  • the register switching control circuit 322 moves the processing data of task A to the processing data holding unit 320, and loads the processing data for RTOS in the processing data holding unit 320 by 154 bits. At this stage, RTOS obtains the right to use CPU150.
  • the register switching control circuit 322 inputs a write signal to the save register 110a, The processing data for task A in the processing data holding unit 320 is saved in the save register 110.
  • RTOS executes the processing corresponding to the system call based on the variable and ID of the system call recorded in the general register 158. Also, set the task status data of task A TCB to “READY” and add task A TCB to the task ready list.
  • RTOS selects RUN—task, in this case task B, according to the RUN task selection condition described above.
  • the RTOS instructs the register switching control circuit 322 to input a task selection signal designating task B to the load selection circuit 112.
  • the processing data is moved from the save register 110b to the processing data holding unit 320.
  • the register switching control circuit 322 exchanges the processing data for task B in the processing data holding unit 320 and the processing data for RTOS in the processing register 154. As a result, the task B acquires the right to use the CPU 150.
  • the circuit size of the task processing device 100 as a whole can be made compact compared to the task processing device 100 of FIG.
  • the RTOS is implemented as software.
  • the processing data can be loaded and saved by hardware control using a signal from the register switching control circuit 322.
  • the bus connecting processing register 154, processing data holding unit 320, load selection circuit 112, and save register 110 can save processing data to TCB and process from TCB if the processing data is set to the number of bits that can be transferred in parallel. Task switching that is faster than data loading is possible.
  • FIG. 17 is a circuit diagram of the task processing device 100 that does not include the save circuit 120 in the task processing device 100 of FIG.
  • an interrupt interface circuit 324 is added instead of installing the save circuit 120. Since the save circuit 120 is not installed, the processing data is saved in the memory TCB. The saving and loading of processing data is realized by a software-based RTOS. Therefore, RTOS needs to temporarily acquire the right to use CPU 150 at the time of task switching. In the following, the process is described as a task switch from task A to task B. [0117] When a task switch is generated by executing a system call, the software RTOS first saves the processing data of task A to the TCB of task A. Then, the processing data for RTOS is loaded into the processing register 154. The processing method at this time is the same as that described in relation to FIG.
  • Software RTOS writes the system call parameters to interrupt interface circuit 324.
  • the execution control circuit 152 stops the CPU clock of the CPU 150.
  • the interrupt interface circuit 324 causes the task control circuit 200 to execute a task switch.
  • the task switching circuit 210 first sets the task status register 258 of task A to READY, and selects the next RUN-task, task B, based on the output from the task selection circuit 230.
  • the task switching circuit 210 instructs the interrupt interface circuit 324 to load the processing data of task B.
  • the interrupt interface circuit 324 causes the execution control circuit 152 to restart the CPU clock.
  • the interrupt interface circuit 324 notifies the software RTOS that the task B has been selected.
  • the software RTOS accesses the task B TCB and loads the task B processing data into the processing register 154.
  • the circuit size of the task processing device 100 as a whole can be made compact compared to the task processing device 100 of FIG.
  • Some of the functions of RTOS are realized as software.
  • Task selection processing can be realized by the task control circuit 200.
  • the task processing apparatus 100 of FIG. 16 and FIG. Compared to the software RTOS described in relation to FIG. 2 and FIG. 3, the task processing apparatus 100 of FIG. 16 and FIG. . As described with reference to FIG. 16, the existence of the save circuit 120 eliminates the need to access the TCB for saving / loading the processing data. For this reason, the register switching control circuit 322 can execute processing data save and load processing. As described with reference to FIG. 17, the presence of the task control circuit 200 allows the software RTOS to delegate the task selection function to the task control circuit 200.
  • the RTOS task scheduling function can be completely implemented in hardware. Since there is no need to access the memory TCB during task switching, Task switch processing power S is faster. According to the experiments by the present inventors, it has been confirmed that the task processing device 100 in this embodiment operates at a speed about 100 times faster than the general software RTOS described in connection with FIG. Yes.
  • C A processing register that temporarily holds data for task execution
  • Instructions and operands are loaded into the memory registers, execution control circuits that execute tasks according to the instructions and operands in the processing registers, and registers that hold state data for each task for task scheduling.
  • a plurality of status registers respectively associated with a plurality of tasks
  • a task switching circuit for performing task switching for performing task switching
  • a task selection circuit that receives state data output in parallel from the plurality of state registers as input and selects a task according to a predetermined selection condition
  • the execution control circuit When executing the system call instruction, the execution control circuit transmits a predetermined system call signal to the task switching circuit,
  • the task selection circuit selects a task to be executed from tasks in a READY state indicating a state in which the task is waiting to be executed regardless of the presence or absence of the predetermined system call instruction.
  • the task switching circuit selects the task when the system call signal is received.
  • the task to be executed next is selected by the output from the circuit, the data in the processing register is saved to a predetermined storage area, and the state data in the state register corresponding to the task being executed is being executed.
  • Change the setting from the RUN state indicating READY state to the READY state load the selected data to the storage area and load the data into the processing register and the status register corresponding to the task.
  • a task processing device that switches tasks to be executed by changing to the RUN state from the EADY state.
  • the task selection circuit includes a comparison circuit connected in multiple stages,
  • the first stage comparison circuit compares the status data of two or more tasks according to the predetermined selection condition, and outputs the status data of any task to the second stage comparison circuit.
  • stage comparison circuit compares state data output from a plurality of comparison circuits located in the (n-1) th stage according to the predetermined selection condition, and By outputting the status data of the task,
  • the k-th (k is a natural number) stage comparison circuit is characterized in that no state data of any task is output when none of the input state data satisfies the predetermined selection condition. Yes The task processing device described in C2.
  • the status register holds task priority as part of the status data
  • the task selecting circuit according to C1 wherein when there are a plurality of tasks in a READY state at the time of task switching, the task selection circuit selects a task having the highest task priority among the tasks as an execution target. Processing equipment.
  • the task selection circuit includes a plurality of tasks in the READY state at the time of task switching and a plurality of tasks with the highest task priority among these tasks, there are those tasks.
  • the task processing device according to C4 wherein the task processing device that is set in the READY state and has the longest elapsed time is selected as an execution target.
  • C6 Further comprising a plurality of timers respectively associated with a plurality of tasks, The task processing device according to C5, wherein the task switching circuit sets a timer for the task and starts measuring elapsed time when the task is set to the READY state.
  • a semaphore information holding unit for holding a semaphore ID and a semaphore counter in association with each other is further provided.
  • wait semaphore instruction which is a system call instruction for requesting a semaphore, specifying a semaphore ID
  • the task switching circuit decrements the semaphore counter and sets the status data of the task that executed the wait semaphore instruction to the READY state.
  • the semaphore counter is 0 or less
  • the task that executed the wait semaphore instruction is set to a WAIT state indicating a state in which it cannot be executed until a predetermined condition is satisfied, and the specified semaphore ID is set as the condition for releasing the WAIT state of the task.
  • a release semaphore instruction with a semaphore ID which is a system call instruction for releasing the execution control circuit power semaphore
  • the task selection circuit selects one of the tasks in the WAIT state for the designated semaphore ID according to a predetermined selection condition
  • the task switching circuit sets the status data of the task to the READY state.
  • the task switching circuit sets the specified semaphore.
  • C8 Further comprising an event information holding unit that holds the event ID and the first flag pattern in association with each other,
  • a wait event instruction which is a system call instruction for waiting for the establishment of the execution control circuit force event, by specifying an event ID and a second flag pattern
  • the task switching circuit is configured to execute the wait event instruction when a predetermined calculation condition is established between the first flag pattern and the second flag pattern for a specified event.
  • the status data of the task that executed the instruction is set to the READY state, and if it is not satisfied, the task that executed the wait event instruction is set to the WAIT state indicating that the task cannot be executed until the predetermined condition is satisfied, and the task's WAIT Set the specified event ID and the second flag pattern in the status register as the condition release condition,
  • a set event instruction which is a system call instruction for setting the first flag pattern, specifying an event ID and a third flag pattern
  • the task switching circuit logically adds the third flag pattern to the first flag pattern for the designated event
  • the task selection circuit selects a task in a WAIT state for the specified event ID
  • the task switching circuit when any task is selected by the task selection circuit, between the second flag pattern and the first flag pattern held in the status register of the task.
  • the task processing device wherein the selected task is changed from the WAIT state to the READY state on condition that a predetermined calculation condition is satisfied.
  • the status register holds a timeout counter as part of the status data, and the execution control circuit executes a system call instruction with a timeout condition.
  • the task switching circuit sets the status data of the task that executed the system call instruction with the timeout condition to the WAIT status and starts updating the timeout counter
  • the task selection circuit detects a task that has timed out among tasks in the WAIT state
  • the task processing device wherein the task switching circuit changes the state data of a timed-out task from a WAIT state to a READY state.
  • a mutex status holding unit that holds the mutex ID and the mutex acquisition status in association with each other is further provided.
  • the execution control circuit power
  • a wait mutex instruction that is a system call instruction for requesting a mutex is executed by specifying a mutex ID
  • the task switching circuit is in an occupied state when the specified mutex is in an unoccupied state.
  • the status data of the task that executed the wait mutex instruction with the setting changed to EADY, and the task that executed the wait mutex instruction cannot be executed until the specified condition is satisfied
  • set the specified mutex ID in the status register as a condition for releasing the WAIT state of the task.
  • the task selection circuit When the release mutex instruction, which is a system call instruction for releasing the mutex, is executed by specifying the mutex ID, the task selection circuit enters the WAIT state for the designated mutex ID. Select one of the tasks according to the predetermined selection conditions,
  • the task switching circuit sets the specified mutex to an unoccupied state, and sets any status data of the selected task to the READY state when any task is selected by the task selection circuit.
  • the task processing device according to C1, characterized in.
  • a register for saving data of the processing register further comprising a plurality of save registers respectively associated with a plurality of tasks
  • the task switching circuit When the task switching circuit receives the predetermined system call signal, the task switching circuit saves the data in the processing register in the save register associated with the task being executed, and transfers the data to the task selected by the task selection circuit.
  • the task processing apparatus according to C1, wherein data of the save register that is associated is loaded into the processing register.

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Description

明 細 書
タスク処理装置
技術分野
[0001] この発明は、 OS (Operating System)の機能に関し、特に、タスクスケジューリング技 術に関する。
背景技術
[0002] パーソナルコンピュータのような汎用機器用の OSに限らず、携帯電話のような専用 機器用の OSにも高度な機能が求められつつある。特に、 1つの CPU (Central Proce ssing Unit)で複数のタスクを実行可能な OS (以下、このようなタイプの OSのことを「 マルチタスク OS」ともよぶ）が多くの電子機器に搭載されるようになってきて!/、る。
[0003] マルチタスク OSは、 CPUの処理時間を単位時間（タイムスライス）に分割し、複数 のタスクにタイムスライスを j噴番に害 ijり当てる。各タスクは、 OSからタイムスライスを与 えられたときだけ CPUを使用できる。各タイムスライスにおいては一つのタスクが実行 される。タイムスライスはユーザからみて非常に短い時間なので、複数のタスクはあた 力も同時実行されているかのようにみえる。このような処理方法によれば、タスク Aが 入力待機状態に至り CPUの処理能力を当面必要としなくなつたとき、別のタスク Bに 実行権を与えることで CPUの処理能力を有効活用できる。ここでいう実行権とは、 C PUの使用権と同義である。
[0004] マルチタスク OSがタスクの実行権の切り換えることを「タスクスィッチ」とよぶ。タスク スィッチは、タイムスライスが経過したときや、タスクが所定命令を実行したときに発生 する。マルチタスク OSは、タスクスィッチの実行タイミングに至ると、実行中のタスクの コンテキスト情報を TCB (Task Control Block)に退避させる。コンテキスト情報とは、 タスク実行時にぉ 、て CPUのレジスタに格納されて 、たデータやタスクの実行状態 に関するデータである。 TCBとは、タスク固有の情報を保持するためにメモリに確保 される領域である。マルチタスク OSは、実行中のタスクのコンテキスト情報を TCBに 退避させたあと、次に実行権を割り当てるタスクを選択し、そのタスクの TCBカゝらコン テキスト情報を読み出して、 CPUレジスタにロードする。このようにして、各タスクはタ ィムスライスを単位として少しずつ自己の処理をすすめていく。
[0005] マルチタスク OSは、複数のタスクを効率的に実行できるというメリットがある力 コン テキスト情報の退避'ロードと 、うオーバーヘッドが新たに発生すると 、うデメリットもあ る。通常、マルチタスク OSのメリットはタスクスィッチにともなうオーバーヘッドを補って 余りある。
特許文献 1：特開平 11― 272480号公報
特許文献 2：特開 2001— 75820号公報
非特許文献 1 :森久直、坂卷佳壽美、重松宏志、「組込み制御システム向けリアルタイ ム OSのノヽ ~~ rウェ ィ匕 (Hardware implementation of a read-time operating system f or embedded control system)」、東京都立産業技術研究所研究報告、 日本、 2005 年 8月 4日（原稿受付）、 8、 p. 55 - 58
発明の開示
発明が解決しょうとする課題
[0006] 近年においては、決められた時間内に処理が完了することを厳密に要求するリアル タイム OS (以下、 「RTOS (Real-Time Operating System)」 )が組込システム（Enbede d System)を中心として普及しつつある。このような時間的要件の厳しい RTOSにお いては、タスクスィッチ時のオーバーヘッドがシステム全体のパフォーマンスに大きく 影響することがある。本発明者は、マルチタスク処理をいつそう効率ィ匕するためには、 タスクスィッチにともなうオーバーヘッドを抑制する必要があると認識した。
[0007] 本発明は、上記課題に鑑みてなされたものであり、その主たる目的は、マルチタスク 処理において、より効率的にタスクを実行制御するための技術、を提供することにあ る。
課題を解決するための手段
[0008] 本発明のある態様は、タスク処理装置である。
この装置は、処理レジスタと、メモリから処理レジスタにデータをロードし、処理レジ スタのデータにしたがってタスクを実行する実行制御回路と、複数のタスクに対してそ れぞれ対応づけられる複数の退避レジスタと、タスク制御回路を備える。
実行制御回路は、所定のシステムコール命令を実行するとき、その旨をタスク制御 回路に通知する。
タスク制御回路は、システムコール命令の実行を通知されると、実行中のタスクに対 応づけられて!/、る退避レジスタに処理レジスタのデータを退避させ、次に実行すべき タスクを選択し、選択したタスクに対応づけられて ヽる退避レジスタのデータを処理レ ジスタにロードすることにより、実行対象となるタスクを切り換える。
[0009] 処理レジスタにロードされるデータは、命令（instruction)とオペランド、オペランドを 持たない命令、あるいは、プログラムカウンタやスタックポインタのような単純なデータ であってもよい。このような処理方法によれば、タスクごとに対応づけられている退避 レジスタと、実行用の処理レジスタの間でコンテキスト情報を適宜入れ替えることで、 コンテキスト情報の退避およびロードが可能となる。処理レジスタのデータの退避'口 ードのための TCBへのアクセスが実質的に不要となるため、高速なタスクスィッチが 実現される。
[0010] なお、以上の構成要素の任意の組合せ、本発明を方法、システム、記録媒体、コン ピュータプログラムにより表現したものもまた、本発明の態様として有効である。
発明の効果
[0011] 本発明によれば、マルチタスク処理において、より効率的なタスクの実行制御が実 現される。
図面の簡単な説明
[0012] [図 1]タスクの状態遷移図である。
[図 2]—般的な RTOSの概念図である。
[図 3]ソフトウェア RTOSが実行される一般的な CPUの回路図である。
[図 4]本実施例における RTOSの概念図である。
[図 5]本実施例におけるタスク処理装置の回路図である。
[図 6]図 5の CPUの回路図である。
[図 7]実行制御回路 152が CPUクロックを停止させる仕組みを示す回路図である。
[図 8(a)]割り込み要求信号発生時における各種信号の関係をを示すタイムチャートで ある。
[図 8(b)]システムコール実行時における各種信号の関係を示すタイムチャートである [図 9]ノ ィプライン処理における CPUクロックの停止タイミングを説明するための模式 図である。
[図 10]状態記憶部とタスク切換回路の関係を示す回路図である。
[図 11]一般的な RTOSによる RUN -タスク選択に際して利用されるタスクレディリスト を示す図である。
[図 12]実行選択回路の回路図である。
[図 13]—般的な RTOSによるセマフォ処理において利用されるウェイトセマフォリスト を示す図である。
[図 14]セマフォ選択回路の回路図である。
[図 15]タスク切換回路の状態遷移図である。
[図 16]図 5のタスク処理装置のうち、タスク制御回路を搭載しな!、タスク処理装置の回 路図である。
[図 17]図 5のタスク処理装置のうち、退避回路を搭載しないタスク処理装置の回路図 である。
発明を実施するための最良の形態
[0013] 本実施例に示すタスク処理装置 100は、マルチタスク OSのタスクスケジューリング 機能を電子回路により実現している。タスク処理装置 100の詳細を説明する前に、ま ず図 1に関連してタスクの状態遷移について説明する。ここでは一般的なマルチタス ク OSにおけるタスクの状態遷移として説明する力 タスク処理装置 100によるタスク の状態遷移についても同じである。また、タスク処理装置 100において実行されるシ ステムコールについても概説する。図 2および図 3に関連して一般的なマルチタスク OSの設計思想について述べた上で、図 4から図 10に関連して、本実施例における タスク処理装置 100の処理方法について詳述する。更に、セマフォ（Semaphore)ゃミ ユーテックス (Mutex)、イベントなどに関する処理についても、適宜、一般的な技術と 比較しながらタスク処理装置 100の特徴を説明していく。
[タスクの状態遷移]
[0014] 図 1は、タスクの状態遷移図である。 マルチタスク処理において、各タスクは「状態 (ステート）」を持つ。各タスクは、後述 する複数の状態間を遷移し、常に、いずれかの状態となっている。状態遷移の契機と なるのは、「システムコールの実行」と「割り込み要求信号の検出」である。システムコ 一ルとは各タスクが実行する命令のうちの特別な命令である。割り込み要求信号とは 、キーボードの押下やマウスのクリック、通信データの受信など、周辺機器力も所定 データを受け取ったときに発生する信号である。もちろん、各タスクに割り当てられる タイムスライスが消費されたときにも状態遷移が発生する。
[0015] タスクは「一般タスク」と「特殊タスク」の 2種類に大別される。一般タスクとは、システ ムコールを契機として実行される通常のタスクである。特殊タスクは、割り込み要求信 号の検出を契機として実行されるタスクである。いわゆる割り込みハンドラである。ま ず、各タスク状態について述べた後、各種システムコール命令について説明する。
[0016] (1) STOP状態 (休止状態）
タスクが休止状態にあることを示す。一般タスクも特殊タスクも STOP状態となり得る 。以下、 STOP状態にあるタスクのことを「STOP—タスク」とよぶ。
1 - 1.一般タスク
他のタスクが別のタスクの起動を指示するシステムコール（以下、「起動システムコ ール」とよぶ）を実行すると、 STOP状態にある一般タスクは後述の READY状態に 遷移する。
1 - 2.特殊タスク
特殊タスクは、通常、 STOP状態にある。後述のタスク切換回路 210により割り込み 要求信号が検出されると、特殊タスクは STOP状態力 後述の RUN状態に遷移する 。このとき RUN状態にあったタスクは入れ替わりに READY状態に遷移する。
[0017] (2) RUN状態 (実行状態）
タスクが実行中であることを示す。すなわち、タスクがタイムスライスを割り当てられ、 CPUの使用権を取得して ヽる状態である。一般タスクも特殊タスクも RUN状態となり 得る。以下、 RUN状態にあるタスクのことを「RUN—タスク」とよぶ。複数のタスクのう ち、 RUN状態になることができるタスクは常に 1つだけであり、同時に 2つのタスクが RUN状態となることはできな ヽ。 2- 1.一般タスク
RUN状態にある一般タスクは、所定のシステムコールを実行すると RUN状態から READY状態または後述する WAIT状態に遷移する。 RUN状態にある一般タスクは 、タイムスライスを消費したときにも、 READY状態に遷移する。いずれの場合におい ても、 RUN状態にあった一般タスクの代わりに、 READY状態にある一般タスクが R UN状態に遷移する。割り込み要求信号が検出されると、 RUN—タスクは READY 状態に遷移する。このときには、 STOP状態にある特殊タスクが RUN状態に遷移す る。
RUN—タスクが自らを終了させるシステムコール（以下、「終了システムコール」とよ ぶ）を実行すると、 RUN—タスクは STOP状態に遷移する。
2- 2.特殊タスク
割り込み要求信号により STOP状態から RUN状態に遷移した特殊タスクは、自処 理が完了すると STOP状態に戻る。特殊タスクが取り得る状態は STOP状態と RUN 状態のみである。
[0018] (3) READY状態 (実行可能状態）
タスクが実行可能な状態にあることを示す。 READY状態にあるタスクは、 OSから 実行権を与えられれば 、つでも RUN状態に遷移できる。一般タスクのみ READY状 態となり得る。以下、 READY状態にあるタスクのことを「READY—タスク」とよぶ。
RUN状態にある一般タスクがシステムコールの実行により RUN状態以外の状態に 遷移するとき、または、 RUN状態にある特殊タスクが自らの処理を終了して STOP状 態に遷移するとき、 READY—タスクが入れ替わりに RUN状態に遷移する。一般タ スクは、 READY状態からのみ RUN状態に遷移する。 READY状態にあるタスクが 複数存在するときには、コンテキスト情報の一部であるタスク優先順位に基づいて、 V、ずれか一つの READY—タスクが RUN状態に遷移する。タスク優先順位が同じと なる READY—タスクが複数存在するときには、 READY状態に移行したのが最も古 V、タスクが RUN状態に遷移する。
[0019] (4) WAIT状態 (待機状態）
タスクが所定の WAIT解除条件の成立を待って ヽる状態を示す。 WAIT解除条件 が成立すると、 WAIT状態にあるタスクは READY状態に遷移する。一般タスクのみ WAIT状態となり得る。以下、 WAIT状態にあるタスクのことを「WAIT—タスク」とよ ぶ。 WAIT解除条件に関しては後に詳述する。
[0020] 以上をまとめると、各タスクは RUN状態にあるときだけ CPUを使って自らの処理を 進めることができる。 RTOSは、複数のタスクの状態を管理しながら、適宜、 RUN—タ スクを切り換える。これにより、 CPUが常時いずれかのタスクを実行する処理形態が 実現される。
[システムコール]
[0021] 次に、システムコールについて付言しておく。システムコールは、「起動系」、「WAI T系」、「SET系」の 3種類に大別される。
(1)起動系システムコール
STOP状態と READY状態の間の遷移に関連するシステムコールである。 1 - 1.起動システムコール
RUN—タスクであるタスク Aが別の一般タスク Bを起動させるシステムコールである 。このとき、 STOP状態にある一般タスク Bは READY状態に遷移する。
1 - 2.終了システムコ一ノレ
このシステムコールを実行したタスクは、自己の処理を終了させ、 RUN状態から ST OP状態に遷移する。終了システムコールは、あるタスクが別のタスクを終了させる命 令であってもよい。
( 2) WAIT系システムコ一ノレ
RUN状態と WAIT状態の間の遷移に関連するシステムコールである。
2- 1.ウェイトセマフォシステムコール
セマフォ (後述）の獲得を要求するシステムコールである。
2- 2.ウェイトミューテクスシステムコール
ミューテクス (後述）の獲得を要求するシステムコールである。
2- 3.ウェイトイベントシステムコール
イベント（後述）の成立を待つシステムコールである。イベント IDのほ力 待機フラグ パターン (後述)やフラグ条件 (後述)を変数として実行される。 いずれの場合においても、 WAIT系システムコールにより、さまざまな WAIT解除 条件が設定される。 WAIT系システムコールの実行時において、既に WAIT解除条 件が成立する状況にあるときには、システムコールを実行した RUN—タスクは RE A DY状態に遷移する。一方、 WAIT解除条件が成立していないときには、 RUN—タ スクは、 WAIT解除条件の成立を待機する WAIT状態に遷移する。
(3) SET系システムコール
WAIT状態と READY状態の間の遷移に関連するシステムコールである。 SET系 システムコールの実行は、 WAIT解除条件の成立契機となる。
3- 1.リリースセマフォシステムコ一ノレ
セマフォを解放するシステムコールである。
3- 2.リリースミューテクスシステムコール
ミューテクスを解放するシステムコールである。
3- 3.セットイベントシステムコール
イベントのカレントフラグパターン (後述）を設定するシステムコールである。
3-4.クリアフラグシステムコール
カレントフラグパターンをゼロクリアするためのシステムコールである。
本実施例においては、以上の計 9種類のシステムコールを対象として説明するが、 これ以外にもさまざまなシステムコールを実装可能であることは 、うまでもな 、。
[一般的な RTOSの設計思想]
図 2は、一般的な RTOSの概念図である。
この RTOSはマルチタスク OSである。一般的な RTOSはソフトウェアとして実現され る。タスク Aからタスク Bへ RUN—タスクを切り換える場合を例として説明する。タスク Aが CPUを占有しているので、 RTOSは CPUに割り込みをかけて、 CPUの使用権 をタスク Aから取り上げる。その上で、タスク Aのコンテキスト情報を TCBに退避させる 。 RTOSは、次の RUN—タスクとしてタスク Bを選択し、タスク Bの TCBからコンテキス ト情報を CPUのレジスタにロードする。ロードが完了すると、 RTOSは CPUの使用権 をタスク Bに渡す。このように、 RTOSは、一時的に CPUの使用権を取得することによ り、タスク Aからタスク Bへのタスクスィッチを実行する。特殊タスクの実行に関しても同 様である。この場合にも、 RUN—タスクのコンテキスト情報を TCBに退避させたあと、 特殊タスクに CPUの使用権を渡すことによりタスクスィッチを実現している。
RTOSは、ソフトウェアとして実現されるため、 自らの処理を実行するためには CPU の使用権を必要とする。いいかえれば、 RTOSとタスクは、 CPUの使用に関して競合 関係にある。以下、このようにソフトウェアによって実現される RTOSのことを「ソフトゥ エア RTOSJとよぶ。
[0023] 図 3は、ソフトウェア RTOSが実行される一般的な CPUの回路図である。
CPU84は、メモリアクセスや命令の実行等を統括的に制御する実行制御回路 90と 、タスクのコンテキスト情報など各種データを格納する処理レジスタ 92、演算を実行 する演算回路 94を含む。処理レジスタ 92は複数種類のレジスタの集合であり、特殊 レジスタ 88と汎用レジスタ 86に大別される。特殊レジスタ 88は、プログラムカウンタ、 スタックポインタ、フラグ等を保持するレジスタである。汎用レジスタ 86は、作業用の データを保持するレジスタであり、 R0〜R15までの計 16レジスタを含む。特殊レジス タ 88は、ユーザ用とシステム用の 2面が存在する力 汎用レジスタ 86は一面のみで ある。以下、処理レジスタ 92に格納されるデータのことを「処理データ」とよぶ。
[0024] 実行制御回路 90は、出力セレクタ 98に対する制御信号 (CTRL)により、処理レジ スタ 92のうちの所望のレジスタの処理データを演算回路 94に出力させる。演算回路 94は、処理データ、すなわち、命令や変数にしたがって演算を実行する。演算結果 は入力セレクタ 96へ出力される。実行制御回路 90は、入力セレクタ 96に対する制御 信号 (CTRL)により、処理レジスタ 92のうちの所望のレジスタに演算結果を入力する
[0025] また、実行制御回路 90は、 CPUデータバスを介してメモリからデータを読み出し、 入力セレクタ 96を介して処理レジスタ 92に適宜ロードする。実行制御回路 90は、同 じく CPUデータノ スを介して処理データをメモリに適宜記録する。実行制御回路 90 は、特殊レジスタ 88のプログラムカウンタを更新しながら、タスクを実行する。
[0026] タスクスィッチが発生するときには、実行制御回路 90は処理データをメモリ上の領 域である TCBに退避させる。仮にタスク Aがシステムコールを実行し、タスク A力ゝらタ スク Bへのタスクスィッチが発生したとする。 RTOSはシステムコール実行を契機とし て CPUの使用権を取得するので、 CPU84は一時的に RTOS用のプログラムにした 力 て動作することになる。その処理過程は以下の通りである。
くタスク Aのコンテキスト情報の退避〉
[0027] 1.実行制御回路 90は、特殊レジスタ 88をユーザ用力もシステム用に切り換える。
システム用の特殊レジスタ 88には RTOS処理用の処理データがロードされて!/ヽる。
2.実行制御回路 90は、汎用レジスタ 86のデータを図示しないスタックに退避させ る。
3.実行制御回路 90は、図示しない記憶媒体、たとえば、別のレジスタから、 RTOS のための処理データを汎用レジスタ 86にロードする。この段階で、処理レジスタ 92の 処理データは、完全に RTOS用の処理データに入れ替わる。
4. RTOSは、メモリからタスク Aの TCBを検出し、スタックに退避されている処理デ ータを TCBに書き込む。また、ユーザ用特殊レジスタ 88の処理データもコンテキスト 情報の一部として TCBに書き込む。こうして、タスク Aの処理データが TCBに退避さ れる。 RTOSは、タスク Aが「RUN」から「READY (または WAIT)」に状態遷移した ことをタスク Aの TCBに記録する。
くタスク Bのコンテキスト情報のロード >
[0028] 1. RTOSは、メモリ力もタスク Bの TCBを検出し、 TCBのコンテキスト情報をスタック とユーザ用特殊レジスタ 88に書き込む。 RTOSは、タスク Bが「READY」から「RUN 」に状態遷移したことをタスク Bの TCBに記録する。
2. RTOSは、 RTOS処理用のデータを汎用レジスタ 86から図示しない記録媒体 に退避させる。
3.実行制御回路 90は、スタックのコンテキスト情報を汎用レジスタ 86にロードする 。実行制御回路 90は、特殊レジスタ 88をシステム用力もユーザ用に切り換える。こう して、タスク Bの処理データが処理レジスタ 92にロードされる。
[0029] 以上のような処理過程を経て、タスクスィッチが実現される。通常、汎用レジスタ 86 は一面構成のため、タスク用の処理データと RTOS用の処理データを切り換えるた めにスタックを使っている。汎用レジスタ 86も 2面化すれば、スタックを介して退避'口 ードする必要がなくなるため、より高速なタスクスィッチが可能である。 [0030] 本実施例においては、更に、タスクごとに退避レジスタ 110を設けることにより、いつ そう高速なタスクスィッチを実現している。退避レジスタ 110を使ったタスクスィッチに ついては図 5に関連して詳述する。図 3に関連して説明した CPU84と一般的なソフト ウェア RTOSの場合、タスクスィッチに際して、頻繁に TCBへのアクセスが発生して いることがゎカゝる。上記設例では、タスク Aからタスク Bにタスクスィッチするという前提 で説明したが、実際には、 RTOSが次に実行すべきタスク Bを選択するためにも多く の命令を実行する必要がある。このときにも、 RTOSは頻繁にメモリにアクセスするこ とになる。本実施例におけるタスク処理装置 100は、後述のタスク制御回路 200がタ スク選択処理を専用に実行するため、更に高速なタスクスィッチを実現して 、る。
[タスク処理装置 100による RTOSのハードウェア化]
[0031] 図 4は、本実施例における RTOSの概念図である。
一般的なソフトウェア RTOSと異なり、本実施例における RTOSは、主として、 CPU とは別個のハードウェアとして実現される。以下、ハードウェアによって実現される RT OSのことを、「ハードウェア RTOSJとよぶ。本実施例の RTOSは、主として、 CPUと は別個のハードウェアであるため、自らの処理を実行するためには CPUの使用権を 実質的にほとんど必要としない。いいかえれば、 RTOSとタスクは、 CPUの使用に関 してほとんど競合関係にない。図 2に示した一般的なソフトウェア RTOSの場合、 CP Uはタスク実行用回路であるとともに、 RTOS実行用回路でもあった。これに対し、本 実施例におけるハードウェア RTOSの場合、 CPUはタスク実行回路として明確ィ匕さ れ、タスクスケジューリング機能は後述の退避回路 120とタスク制御回路 200を中心 として実現することができる。
[0032] 図 5は、本実施例におけるタスク処理装置 100の回路図である。
タスク処理装置 100は、 CPU150に加えて退避回路 120とタスク制御回路 200を 含む。 CPU150はタスクの実行主体であり、退避回路 120とタスク制御回路 200が図 4に示した RTOSの役割を担う回路である。タスクススケジューリング処理は、タスク制 御回路 200により主導される。
[0033] CPU150は、実行制御回路 152、処理レジスタ 154および演算回路 160を含む。
CPU150は、図 3に関連して説明した一般的な CPUであってもよい。ただし、本実施 例における CPU150は、図 3に示した CPU84とは信号線の接続方法等が若干変更 されている。具体的な回路構成については次の図 6に関連して詳述する。
[0034] タスク制御回路 200は、タスク切換回路 210、セマフォテーブル 212、イベントテー ブル 214、タスク選択回路 230および状態記憶部 220を含む。セマフォテーブル 21 2とイベントテーブル 214については、図 13以降に関連して詳述する。状態記憶部 2 20は、タスクごとに対応づけられたユニットである。以下、タスク Aに対応する状態記 憶部 220のことを「状態記憶部 220_A」のように表記する。各状態記憶部 220は、タス クの状態データを保持する。状態データとは、コンテキスト情報のうち、特に、タスク優 先順位や状態など、タスクの属性を示す情報である。具体的なデータの内容につい ては、図 10に関連して後述する。各状態記憶部 220からは、全タスクの全状態デー タがタスク選択回路 230に常時出力している。タスク選択回路 230は、各タスクの状 態データに基づいて、 RUN—タスクの選択等、各種タスク選択を行う回路である。タ スク選択回路 230についても図 10以降に関連して詳述する。タスク切換回路 210は 、実行制御回路 152から受信するシステムコール信号 (SC)や外部装置力 の割り 込み要求信号 (INTR)を検出すると、タスクスィッチを実行する。
[0035] 実行制御回路 152はシステムコール実行時には、システムコール信号（SC)をタス ク切換回路 210に送信する。また、タスク切換回路 210が割り込み要求信号 (INTR) を検出したときには、タスク切換回路 210は実行制御回路 152に対して停止要求信 号 (HR)をアサートする。実行制御回路 152は、 CPU150の動作が停止しているとき には停止完了信号 (HC)をタスク切換回路 210にアサートする。これら 3種類の信号 によって、 CPU150とタスク制御回路 200が連係動作することになる。
[0036] 退避回路 120は、ロード選択回路 112および複数の退避レジスタ 110を含む。退 避レジスタ 110も、タスクごとに対応づけられたユニットであり、処理レジスタ 154の処 理データを退避させるためのレジスタである。したがって、退避レジスタ 110は、処理 レジスタ 154と同等以上のデータ容量を持つ。以下、タスク Aに対応する退避レジス タ 110のことを「退避レジスタ 110_A」のように表記する。ロード選択回路 112は、タス ク切換回路 210から指示されると、いずれかの退避レジスタ 110のデータ（以下、退 避レジスタ 110が保持するデータのことを「退避データ」とよぶ）を処理レジスタ 154に ロードする。
[0037] 各退避レジスタ 110はそれぞれの退避データをロード選択回路 112に常時出力す る。タスク切換回路 210がロード選択回路 112にタスク IDを指定したタスク選択信号（ TS)を入力すると、ロード選択回路 112は指定されたタスクに対応する退避レジスタ 1 10の退避データを処理レジスタ 154に出力する。更に、タスク切換回路 210が処理 レジスタ 154に対して書き込み信号 (WT)を入力すると、その退避データは処理レジ スタ 154に実際にロードされる。
[0038] 一方、処理レジスタ 154の全処理データも全退避レジスタ 110に常時出力されてい る。タスク切換回路 210が所望の退避レジスタ 110に対して書き込み信号 (WT)をァ サートすると、その退避レジスタ 110に処理データが退避される。ここで、処理レジス タ 154と各退避レジスタ 110を接続するノ スがー度に伝送可能なビット数は、処理デ ータをパラレル転送できるように設定されている。そのため、タスク切換回路 210は、 退避レジスタ 110に書き込み信号を一度送信するだけで、処理データを退避レジス タ 110に一気に書き込むことができる。また、退避レジスタ 110とロード選択回路 112 、ロード選択回路 112と CPU150を接続するバスのビット数も同様に設定されている 以下、システムコールと割り込み要求信号のそれぞれについてタスクスィッチの実 行方法を説明する。
[1]システムコール実行
[0039] CPU150の実行制御回路 152がシステムコールを実行するとき、実行制御回路 15 2は CPU150のクロック（以下、「CPUクロック（CLK)」とよぶ）を停止させる。具体的 な停止方法については、図 7等に関連して後に詳述する。実行制御回路 152は、シ ステムコールの実行を示すシステムコール信号（SC)をタスク制御回路 200のタスク 切換回路 210に送信する。また、 CLKが停止完了すると、実行制御回路 152は停止 完了信号 (HC)をタスク切換回路 210にアサートする。
[0040] CPU150とタスク切換回路 210の間には、システムコール信号伝送用に 9本の信 号線が接続されて 、る。 9本の信号線は先述した 9種類のシステムコールに対応する 。実行制御回路 152は、実行されたシステムコールの種類に応じて、いずれかのシス テムコール信号線にてデジタルパルスを伝送する。タスク切換回路 210は、 9本のシ ステムコール信号線のうち、どの信号線カゝらデジタルパルスが検出されたかに応じて 、即座に実行されたシステムコールの種類を検出できる。タスク切換回路 210は、シ ステムコールの種類に応じて、タスク選択回路 230の出力データから必要なデータを 選択し、システムコールにより指示された処理を実行する。この処理は、 HCがアサ一 トされたことを条件として実行される。タスク切換回路 210とタスク選択回路 230の関 係については、図 10に関連して詳述する。なお、システムコールのパラメータや戻り 値は、処理レジスタ 154のうち、所定の汎用レジスタ 158に書き込まれる。タスク切換 回路 210は汎用レジスタ 158に対してパラメータの読み出しや戻り値の書き込みを実 行可能である。ここでは、 RUN—タスクであるタスク Aがウェイトセマフォシステムコ一 ルを実行したとする。したがって、まず、タスク Aの処理データを退避させる必要があ る。
くタスク Aのコンテキスト情報の退避〉
[0041] 実行制御回路 152は、ウェイトセマフォシステムコールを示す SC信号をタスク切換 回路 210に入力する。実行制御回路 152は CLKを停止させ、停止が完了すると HC をアサートする。タスク切換回路 210はタスク選択回路 230に内蔵される各種選択回 路のうち、後述のセマフォ選択回路 234に対して待機対象となるセマフォのセマフォ I Dを出力した上で、次に実行すべきタスク Bを選択する。タスク切換回路 210は、状態 記憶部 220_Aに対して所定データを書き込む。たとえば、タスク Aの状態として「RU N」から「READY」 「WAIT」に設定変更する。より具体的には、タスク切換回路 21 0は、状態データのうちタスク状態を示すデータとして rWAITjを全状態記憶部 220 に出力した上で、状態記憶部 220_Aだけに書き込み信号 (WT_A)を入力する。こう して、タスク Aの状態が設定変更される。
[0042] 次に、タスク切換回路 210は、退避レジスタ 110_Aに対して書き込み信号 (WT)を 出力する。処理レジスタ 154の処理データは、常時、各退避レジスタ 110に出力され ているので、この書き込み信号 (WT)によりタスク Aの退避レジスタ 110_Aに退避され る。
くタスク Bのコンテキスト情報のロード > [0043] タスク切換回路 210は、タスク Aの状態データの変更、処理データの退避が完了す ると、タスク Bを指定したタスク選択信号 (TS_B)をロード選択回路 112に出力する。こ れにより、退避レジスタ 110_Bの退避データが処理レジスタ 154に出力される。タスク 切換回路 210は、処理レジスタ 154に書き込み信号 (WT)を出力すると、タスク Bの 退避データが処理レジスタ 154にロードされる。また、タスク切換回路 210は、タスク B の状態記憶部 220に対して所定データを書き込む。たとえば、タスク Bの状態を「RE ADY」から「RUN」に設定変更する。以上の処理が完了すると、実行制御回路 152 は CPUクロックを再開させる。 CPU150は、再開された CPUクロックによりタスク Bの 実行を開始する。処理方法の更なる詳細については、図 8 (b)に関連して後述する。
[2]割り込み要求信号の発生
[0044] タスク切換回路 210は周辺機器力ゝらの割り込み要求信号 (INTR)を検出する。より 具体的には、割り込み要求信号 (INTR)は、図示しない割込コントローラ力もタスク 切換回路 210に送信される。割り込み要求信号 (INTR)のレベルを示すパラメータ は、割込コントローラが内蔵するレジスタに記録される。タスク切換回路 210は実行制 御回路 152に停止要求信号 (HR)をアサートし、実行制御回路 152は CPUクロック を停止させる。システムコール実行時と同様、タスク切換回路 210は RUN—タスクの 処理データを退避レジスタ 110に退避させる。次に、タスク切換回路 210は特殊タス クを起動する。割り込み要求信号のパラメータにかかわらず起動される特殊タスクは 1 種類である。特殊タスクは、割込コントローラの内蔵レジスタから INTRのパラメータを 読み出し、ノ メータに応じた処理を実行する。特殊タスクが実行する処理は、セット イベントシステムコールやセットセマフォシステムコールの実行力、もしれな!、し、一般 タスクの起動カゝもしれない。パラメータによっては、特殊タスクは特段の処理を実行せ ずに終了する力もしれない。 INTRのパラメータによってどのような処理を実行するか は特殊タスクの実装による。特殊タスクが実行終了すると、 READY—タスクの中から 次の RUN—タスクが選択される。
[0045] タスク切換回路 210は、特殊タスクに対応した退避レジスタ 110の処理データを CP U150にロードさせる。このような一般タスクから特殊タスクへの切り換えのために要 する時間は、タスク制御回路 200の動作クロックによってあら力じめ見積もることがで きる。 HRを実行制御回路 152にアサートして力もタスク切換回路 210の動作クロック が所定クロック分経過すると、タスク切換回路 210は CPUクロックの停止を解除する ために HRをネゲートする。実行制御回路 152は HRをネゲートされると CPUクロック を再開させる。このときには、タスク切換回路 210によって一般タスク力も特殊タスクへ のタスクスィッチが完了している。処理方法の詳細については、図 8 (a)に関連して後 述する。
[0046] いずれの場合においても、
(A)処理データの退避'ロード
(B)タスクの状態遷移および RUN—タスクの選択
t 、うタスクスィッチの中核となる処理をノヽードウエアにより実現して 、る。（A)および（ B)に関し、メモリ上の TCBにアクセスする必要がなくなることもタスクスィッチの高速 化に寄与している。また、タスク処理装置 100を実現するにあたり、 CPU150につい ては、 CPUクロックを停止および再開する機能を追加するだけでよい。なお、これら の機能がすべてハードウェアによって実現されることは、本発明の範囲を限定するも のではない。たとえば、（A)または (B)の主たる機能をノヽードウエアにより実現し、ノヽ 一ドウエアの機能を補助するために RTOSの一部の機能をソフトウェアで実現しても よいことは当業者には理解されるところである。
[0047] 図 6は、図 5の CPU150の回路図である。
図 3の CPU84と異なり、処理レジスタ 154は特殊レジスタ 156と汎用レジスタ 158共 に一面だけの構成となっている。処理レジスタ 154にはそれぞれロード選択回路 112 力 の入力バス、退避レジスタ 110への出力バス、タスク切換回路 210からの書き込 み信号 (WT)用の信号線が追加されている。実行制御回路 152は、出力セレクタ 16 4に対する制御信号（CTRL)により、処理レジスタ 92のうちの所望のレジスタのデー タを演算回路 160に入力する。演算結果は入力セレクタ 162への入力となる。実行 制御回路 152は、入力セレクタ 162に対する制御信号 (CTRL)により、処理レジスタ 154のうちの所望のレジスタに演算結果を入力する。実行制御回路 152は、特殊レ ジスタ 156のプログラムカウンタを更新しながら、タスクを実行する。
[0048] 処理データは、メモリ上の TCBではなく退避レジスタ 110に退避される。処理レジス タ 154からは常時、各退避レジスタ 110に処理データが出力されている。実際にどの 退避レジスタ 110にどのタイミングで処理データを退避させるかは、先述のようにタス ク切換回路 210によって制御される。
[0049] 処理レジスタ 154には、メモリ上の TCBではなく退避レジスタ 110から退避データが ロードされる。実際にどの退避レジスタ 110の処理データをどのタイミングでロードす るかは、先述のようにタスク切換回路 210によって制御される。
[0050] 処理レジスタ 154とロード選択回路 112、処理レジスタ 154と退避レジスタ 110を接 続するバスは、一度に処理データをパラレル転送可能なビット数のバスである。その ため、タスク切換回路 210による書き込み信号 (WT)により、一度に読み出しや書き 込みが可能となっている。一般的なソフトウェア RTOSは、タスクスィッチに際しては 処理レジスタ 154を一時的に占有する必要がある。これに対して、本実施例における ハードウェア RTOSは、タスクスィッチ処理のための特別な処理データを処理レジス タ 154にロードする必要がない。タスク A力もタスク Bの切り換えに際しては、タスク A の処理データを退避したあとにタスク Bの処理データをロードするだけなので、処理レ ジスタ 154をシステム用とユーザ用の 2面分用意したり、スタックを介したデータの入 れ替え処理を実行する必要がな 、。
[0051] 図 7は、実行制御回路 152が CPUクロックを停止させる仕組みを示す回路図である 第 2ANDゲート 174の入力は原クロック（CLK0)と第 1ANDゲート 172の出力で、 後者は負論理である。第 1ANDゲート 172の出力は停止完了信号 (HC)である。停 止完了信号 (HC)は通常は 0なので、第 2ANDゲート 174は、入力された原クロック（ CLK0)を CPUクロック（CLK)としてそのまま出力する。 CPU150は、第 2ANDゲー ト 174の出力する CPUクロックを受けて動作する。第 1ANDゲート 172の出力が「1」 のとき、いいかえれば、停止完了信号（HC) = 1のときには、第 2ANDゲート 174の 出力はゼロに固定され、 CPUクロック（CLK)が停止する。
[0052] 第 1ANDゲート 172の入力は、 ORゲート 176の出力と CPUビジー信号（CBUSY )で、後者は負論理である。 CBUSYは、 CPU 150の内部サイクルを発生させる既知 のステートマシンから出力される信号であり、 CPU150が停止可能な状態にあるとき に「1」となる信号である。たとえば、演算回路 94が実行中の単一の命令またはロック されている複数の命令の最後の命令を完了させ、 CPUが停止可能な状態になった とき、または、すでに CPUクロックの供給が停止されているときに「0」となる。
[0053] ORゲート 176の入力は、命令復号器 170の出力（SC_DETECT)とタスク切換回 路 210からの停止要求信号 (HR)である。命令復号器 170は、 SC_DETECTを保持 するラッチ回路を内蔵する。命令復号器 170は、 CPU150からフェッチされたデータ (FD)を入力とし、 FDがシステムコール命令のときに SC_DETECT= 1を出力する。 内蔵ラッチ回路により、その後に FDが変化しても、命令復号器 170は SC_DETECT = 1を継続して出力する。命令復号器 170にはタスク切換回路 210の処理レジスタ 1 54に対する書き込み信号 (WT)も入力される。 WTが 0から 1に変化するとき、先述し たように退避データの処理レジスタ 154へのロードが実行される。この WTは所定時 間後に 1から 0に戻るパルス信号である。 WTが 1から 0に変化するとき、命令復号器 1 70のラッチ回路はリセットされ、命令復号器 170は SC_DETECTをネゲートする。 S C_DETECTと書き込み信号 (WT)の関係については、図 8 (b)に関連して詳述する 。本実施例における命令復号器 170は、実行対象命令がシステムコールカゝ否かを判 定するために実行制御回路 152に専用に設けられる装置である。変形例として、命 令復号器 170は CPU150のデコードステージを担当する CPUデコーダと共通化さ れてもよい。この場合、命令復号器 170は、 CPUデコーダに、復号したデータがシス テムコール命令であったときに SC_DETECT= 1を出力する機能を追加することによ り実現できる。
割り込み要求信号 (INTR)が発生したとき、タスク切換回路 210は実行制御回路 1 52に停止要求信号 (HR)をアサートする。すなわち、 ORゲート 176の出力は、シス テムコールが実行される力、、停止要求信号 (HR)がアサートされたときに「1」となる。
[0054] まとめると、システムコールが実行される力割り込み要求信号が発生し、かつ、 CPU ビジー信号が「0」となったとき、第 1ANDゲート 172の出力は「1」となり、第 2AND1 74からは CPUクロックが出力されなくなる。
[0055] 図 8 (a)は、割り込み要求信号発生時における各種信号の関係をを示すタイムチヤ ートである。 同図においては、まず、時刻 tにおいて、タスク切換回路 210は外部力もの割り込
0
み要求信号 (INTR)を検出している。タスク切換回路 210は、特殊タスクを実行させ るため、実行制御回路 152に停止要求信号 (HR)をアサートする。入力タイミング t は、検出タイミング tとほとんど同時である。時刻 tでは、 CPU150のステートマシン
0 1
は「タスク実行中」であり、 CBUSY= 1である。 HR= 1より、 ORゲート 176は「1」を出 力するが、 CBUSY= 1ゆえに CPU150は停止しない。そのため、 HR= 1が入力さ れても、しばらくは CPUクロック（CLK)は原クロック（CLK0)に同期して出力される。
[0056] 時間が経過し、時刻 tにおいて CBUSY=0に変化している。すでに HR= 1のた
2
め、第 1ANDゲート 172は HC= 1を出力し、第 2ANDゲート 174から出力される CP Uクロックは 0に固定される。一方、タスク切換回路 210は、 HCがアサートされたこと を契機として、一般タスクから特殊タスクへタスクスィッチを開始する。詳しくは後述す る力 このタスクスィッチのために要する時間はタスク制御回路 200の動作クロックに して数回分である。 HCがアサートされてから、タスク制御回路 200の動作クロックが 所定回数変化したことを条件として（時刻 t )、タスク制御回路 200は停止要求信号（
3
HR)をネゲートする。 HR=0なので、実行制御回路 152は CPUクロック（CLK)を再 開させる。 CPU150が処理を再開すると、 CPU150は CBUSYを 0から 1に変化させ る（時刻 t ) 0このように、 CPUクロックが停止する時刻 tから時刻 tの間に、一般タス
4 2 3 タカゝら特殊タスクへのタスクスィッチが実行されることになる。
なお、別の処理方法として、タスク制御回路 200の動作クロックが所定回数変化し たことを条件とする代わりに、タスク制御回路 200がタスクスィッチを完了させたことを 条件として、 HRをネゲートしてもよい。そして、実行制御回路 152が、 HRがネゲート されたことを条件として、 HCをネゲートさせてもよい。 HC = 0となると、実行制御回路 152は CPUクロック（CLK)を再開させる。こうして、タスクの実行を再開させてもよい
[0057] 図 8 (b)は、システムコール実行時における各種信号の関係を示すタイムチャートで ある。
同図においては、まず、時刻 tにおいて、命令復号器 170がシステムコールを検出
0
し、 SC_DETECTを 0から 1に変化させている。時刻 tでは、 CPU150のステートマ シンは「タスク実行中」であり、 CBUSY= 1である。 SC_DETECT= 1より、 ORゲート 176は「1」を出力するが、 CBUSY= 1ゆえに CPU150は停止しない。そのため、 S C_DETECT= 1が出力されても、しばらくは CPUクロック（CLK)は原クロック（CLK 0)に同期して出力される。
[0058] 時間が経過し、時刻 tにおいて CBUSY=0に変化している。 SC_DETECT= 1、 かつ、 CBUSY= 1となったので、 HCはネゲートされ、 CPUクロックは停止される。タ スク切換回路 210は、 HC = 0を入力されると、タスクスィッチ処理を開始し、書き込み 信号 (WT)を CPU 150に出力する。 WTが 0から 1に変化する時刻 tに退避データが
2
処理レジスタ 154にロードされる。書き込み信号 (WT)は、パルス信号のため、所定 時間経過後の時刻 tに WT=0となる。この WT: 1→0の立ち下がり検出により命令
3
復号器 170にラッチされている SC DETECTはリセットされる（時刻 t ) 0このとき、 C
4
BUSYは 0から 1に変化する。 CBUSY= 1となったので、 HC = 0となり、 CPUクロッ クが再開される。 CPUクロックが停止する時刻 tから時刻 tの間に、タスクスィッチが
1 4
実行されること〖こなる。
なお、別の処理方法として、 WT: 1→0の立ち下がり検出を条件とする代わりに、タ スク制御回路 200がタスクスィッチを完了させ、 HRをネゲートしたことを条件として、 実行制御回路 152が、 HCをネゲートしてもよい。 HC = 0となったことを条件として、 S C_DETECTをリセットする。実行制御回路 152は CPUクロック（CLK)を再開させ、 CBUSYは 0から 1に変化する。
[0059] いずれの場合においても、 CPU150は、 CPUクロックが停止している期間に RUN —タスクの切り換えが行われたことを認識する必要はない。タスク切換回路 210は、 C PUクロックが停止し、 CPU 150がいわばフリーズしている間にタスクスィッチ処理を 行うため、 CPU150の処理とタスク制御回路 200の処理はシーケンシャルに分離さ れている。
[0060] 図 9は、パイプライン処理における CPUクロックの停止タイミングを説明するための 模式図である。
CPU150は、複数の命令をメモリから処理レジスタ 154に順次読み出しながら実行 することにより、タスクを実行する。このタスクの実行単位である命令は、以下の 4つの フェーズに分解される。
1. F (フェッチ）：メモリから命令を取り出す。
2. D (デコード）：命令を解釈する。
3. E (エダゼキューシヨン）：命令を実行する。
4. WB (ライトバック）：実行結果をメモリに書き込む。
[0061] あるタスクが命令 1から命令 5を順次実行する場合、命令 1の Fから WBまで実行し た後、命令 2の Fを実行してもよい。しかし、より効率的な実行のために、命令 1の実 行中に命令 2の実行を開始することが多い。このような処理方法は、パイプライン処理 とよばれる。たとえば、命令 1が、 Dのフェーズに至ったとき、命令 2の Fのフェーズを 開始する。命令 1が、 Eのフェーズに至ったときには、命令 2の Dフェーズ、命令 3の F フェーズを実行する。このように、単位時間当たりに実行される命令の数を増やすこと により、タスクごとの実行時間を減少させることができる。
[0062] 更に、各フェーズを 2つのフェーズに細分化してもよい。たとえば、 Fフェーズを F1： F2という 2つのフェーズに分離される。命令 1が、 F2のフェーズに至ったとき、命令 2 の F1のフェーズを開始する。命令 1が、 D1のフェーズに至ったときには、命令 2の F2 フェーズ、命令 3の F1フェーズを実行する。フェーズの細分化により、いっそう CPU1 50の計算資源を効率的に利用できる。図 9においては、各フェーズを 2つのフェーズ に細分ィ匕して実行するノ ィプライン処理にぉ 、て、システムコールが発生したときの CPUクロック停止タイミングにつ 、て説明する。
[0063] 同図において、命令 1は CPUクロック「0」のタイミングで処理を開始されている。 CP Uクロック「4」のタイミングで、命令 1のデコードが完了する。命令 1はシステムコール であったとする。命令復号器 170は SC_DETECTを 0から 1に変化させる。次に SC— DETECTが 1から 0に戻る条件は、タスク切換回路 210から処理レジスタ 154への書 き込み信号 (WT)が 1から 0に変化することである。 SC_DETECT= 1となっても、命 令 2〜5が既に実行中または実行開始済であるため、 CBUSY= 1のままである。そ のため、第 2ANDゲート 174は CPUクロックを引き続き出力することになる。ただし、 実行制御回路 152は、 SC_DETECT= 1のときには、新たな命令がフェッチされな いようにプログラムカウンタの更新を一時停止させる。したがって、命令 6以降はメモリ 力 フ ツチされなくなる。
[0064] CPUクロック「8」のタイミングで命令 1は実行完了する力 命令 2〜5は実行中であ るため、 CPUビジー信号は「1」のままである。 CPUクロック「12」のタイミングに至ると 命令 5が実行完了する。このとき、 CPUビジー信号は「0」となる。あとは、図 8 (b)に関 連したプロセスにしたがって、 CPUクロックの供給が停止される。タスク切換回路 210 は、命令 5まで終了した段階の処理データを退避レジスタ 110に退避させる。このよう な停止方法によれば、システムコールが実行されたあとの命令の実行結果を無駄に することなくタスクスィッチできる。タスクスィッチが完了すると、 CPUビジー信号は再 び「1」にセットされ、命令復号器 170の処理も再開される。こうして、 CPUクロックが再 び供給されるようになる。
なお、別の処理方法として、システムコール命令が実行完了するタイミングで、 CP Uビジー信号を「0」とし、 CPUクロックの供給を停止してもよい。この場合、システムコ ール命令と同時に実行されていた別の命令は実行途中のまま停止する。中途停止さ れた命令の中間的な処理結果は処理レジスタ 154に記録されたあと、退避レジスタ 1 10に退避される。次回、このタスクが RUN—タスクとなるときには、中途停止された命 令の続きが実行される。たとえば、ある命令が、フェッチを終了した段階で中途停止さ れた場合、メモリから読み出された命令やオペランドは退避レジスタ 110に退避され る。タスク再開時には、退避レジスタ 110のデータが処理レジスタ 154にロードされ、 デコードステージ力 続きの処理が実行されることになる。
[0065] 図 10は、状態記憶部 220とタスク切換回路 210の関係を示す回路図である。
状態記憶部 220は、状態レジスタ 250とタイマ 252を含む、状態記憶部 220は、タ スクの状態データを保持する。また、タイマ 252は、タスクが READY状態または WA IT状態に遷移したときに開始するタイマである。タスクが READY状態に遷移してか ら経過した時間のことを「READY経過時間」、タスクが WAIT状態に遷移して力 経 過した時間のことを「WAIT経過時間」とよぶ。タイマ 252は、その値を TIM信号とし て常時出力する。タスク切換回路 210は、タスクスィッチに際して、あるタスクが REA DY状態または WAIT状態に変化したときには、そのタスクのタイマ 252を駆動して時 間計測を開始させる。 状態記憶部 220は、以下に示すレジスタの集合である。
(A)タスク IDレジスタ 254：タスク IDを保持する。タスク IDレジスタ 254からはタスク I Dを示す ID信号がタスク選択回路 230に常時出力される。以下、タスク Aのタスク ID レジスタ 254からタスク選択回路 230に出力される ID信号のことを「ID_A信号」と表 記する。状態記憶部 220から出力される他の信号についても同様である。
(B)タスク優先順位レジスタ 256：タスク優先順位を保持する。タスク優先順位レジ スタ 256からはタスク優先順位を示す PR信号が常時出力される。「0」が最高優先順 位であり、値が大き ヽほどタスク優先順位が低 ヽことを示す。
(C)タスク状態レジスタ 258 :タスク状態を示す。 STOP、 READY, RUN, WAIT 、 IDLEのいずれかが ST信号として常時出力される。なお、 IDLEとは、タスクが初期 化される前の状態である。
(D)タスク起動アドレスレジスタ 260 :メモリにおけるタスクの TCBアドレスを示す。出 力は AD信号である。
(E)待機理由レジスタ 262：タスクが WAIT状態にあるとき、 WAIT解除条件の一部 として待機の理由を示す。待機理由は、「セマフォ待ち」、「イベント待ち」、「ミューテツ タス待ち」のいずれかである。出力は WR信号である。
(F)セマフォ IDレジスタ 264：タスクがセマフォ待ちを理由として、 WAIT状態にある とき、待ち対象のセマフォ（以下、単に「待機セマフォ」）のセマフォ IDを保持する。出 力は SID信号である。
(G)ミューテックス IDレジスタ 265：タスクがミューテックス待ちを理由として、 WAIT 状態にあるとき、待ち対象のミューテックス（以下、単に「待機ミューテックス」）のミュー テックス IDを保持する。出力は MID信号である。
(H)イベント IDレジスタ 266：タスクがイベント待ちを理由として、 WAIT状態にある とき、待ち対象のイベント（以下、単に「待機イベント」）のイベント IDを保持する。出力 は EID信号である。
(I)待機フラグレジスタ 268：タスクがイベント待ちを理由として、 WAIT状態にあると き、待機フラグパターンを保持する。出力は FL信号である。
(J)フラグ条件レジスタ 270：タスク力イベント待ちを理由として、 WAIT状態にあると き、フラグ条件を保持する。出力は FLC信号である。待機フラグパターンやフラグ条 件については後述する。
(K)フラグ初期化レジスタ 272：待機フラグパターンの有無を示すデータを保持す る。出力は FLI信号である。
(L)タイムアウトカウンタ 274 : WAIT系システムコールにおいてはタイムアウト値が 変数として指定される。タイムアウトカウンタ 274は、タイムアウト値を保持する。タスク 切換回路 210は、各タイムアウトカウンタ 274のタイムアウト値を定期的にデクリメント する。出力は TO信号である。タスク切換回路 210がタイムアウト値をデクリメントする 代わりに、タイムアウトカウンタ 274自体が自律的に自らのタイムアウト値を定期的に デクリメントしてもよい。
タスク選択回路 230は、各状態記憶部 220から出力される各種信号をもとに、タスク の選択を行う。タスク選択回路 230は、以下に示す回路を含む。
(A)実行選択回路 232 :タスクスィッチに際して、次の RUN—タスクを選択する。実 行選択回路 232は、状態記憶部 220から常時出力される状態データにより常にいず れかのタスクを RUN タスクとして選択している。実行選択回路 232の入力信号は、 ID、 ST、 PR、 TIMの 4種類である。出力は、次の RUN タスクのタスク IDである。 詳細な回路構成については図 12に関連して詳述する。
(B)セマフォ選択回路 234：リリースセマフォシステムコールの実行により、 WAIT状 態から READY状態に遷移すべきタスクを選択する。リリースセマフォシステムコール により解放されるセマフォ（以下、単に「解放セマフォ」 )のセマフォ IDをタスク切換回 路 210から入力される。状態記憶部 220からの入力信号は、 ID、 ST、 WR、 PR、 SI D、 TIMの 6種類である。出力信号は、 WAIT状態から READY状態に遷移するタス クのタスク IDである。該当するタスクが存在しなければ、 1などの所定値を出力する 。より具体的な回路構成については図 13に関連して詳述する。
(C)イベント選択回路 236 :セットイベントシステムコールの実行により、 WAIT状態 から READY状態に遷移するタスクを選択する。セットイベントシステムコールにより セットされるイベント（以下、単に「設定イベント」 )のイベント IDをタスク切換回路 210 力も入力される。状態記憶部 220からの入力信号は、 ID、 ST、 WR、 EID、 FL、 FL Cの 6種類である。出力信号は、 WAIT状態から READY状態に遷移するタスクのタ スク IDと、そのタスクの FL、 FLCを出力する。
(D)タイムアウト検出回路 238 : WAIT状態のタスクのうち、タイムアウトカウンタ 274 のタイムアウト値がゼロとなったタスクを検出する。タイムアウト検出回路 238は、タイ ムアウト値が更新されるごとに駆動される。タイムアウト検出回路 238の入力信号は、 I D、 ST、 TOの 3種類である。出力信号は、該当するタスクのタスク IDである。該当す るタスクが存在しなければ、 1などの所定値を出力する。
(E)ミューテックス回路 240：リリースミューテックスシステムコールの実行により、 W AIT状態から READY状態に遷移するタスクを選択する。リリースミューテックスシス テムコールにより解放されるミューテックス（以下、単に「解放ミューテックス」）のミュー テックス IDをタスク切換回路 210から入力される。状態記憶部 220からの入力信号は 、 ID、 ST、 WR、 PR、 SID、 TIMの 6種類である。出力信号は、 WAIT状態から REA DY状態に遷移するタスクのタスク IDである。該当するタスクが存在しなければ、ー1 などの所定値を出力する。
(F)検索回路 242：タスク切換回路 210からタスク IDを入力されると、そのタスクの 全状態データを出力する。
[0068] 以下においては、タスクスィッチに関連し、 RUN—タスクの選択、セマフォ、イベント 、ミューテックス、タイムアウトについて、特に、タスク選択回路 230の処理を中心とし て一般的な技術と比較しながら説明する。
[RUN タスク選択]
[ 1 ]一般的なソフトウェア RTOSによる RUN -タスクの選択
[0069] 図 11は、一般的な RTOSによる RUN タスク選択に際して利用されるタスクレディ リストを示す図である。
タスクレディリストは、メモリ上に开成され、各 READY—タスクの TCBをポインタに よって連結したリストである。優先順位ポインタ 280は、タスク優先順位ごとに設けられ 、該当タスク優先順位のタスクの TCBの先頭アドレスを指す。同図のタスクレディリス トの場合、タスク優先順位「0」の優先順位ポインタ 280は、タスク Aの TCBをアドレス し、タスク優先順位「1」の優先順位ポインタ 280は、タスク Bの TCBをアドレスしている 。タスク Aの TCBは、更に、タスク Dの TCBをアドレスしている。 一般的なソフトウェア RTOSは、このタスクレディリストを走査しながら、次の RUN タスクを選択する。この とき、 RTOSは、
A. RUN タスクを RUNから READYに状態遷移させる。
B.次の RUN タスクを選択し、そのタスクのタスク状態を READYから RUNに状 態遷移させる。
という 2段階の処理を行う。ソフトウェア RTOSによる各処理を分解すると以下の通り である。
< RUN タスクの状態遷移 >
[0070] ここでは、 RUN タスクをタスク Jとして説明する。
Al. RTOSは、 RUN タスクのタスク IDをメモリに保持している。このタスク IDをも とに、タスク Jの TCBのアドレスを取得する。
A2. TCBにアクセスし、タスク Jのタスク優先順位を取得する。タスク優先順位は「0 」であったとする。
A3.図 11に示すタスクレディリストのうち、タスク Jのタスク優先順位に対応する優先 順位ポインタ 280を取得する。
A4.取得した優先順位ポインタ 280が示す TCBを検出する。ここではタスク Aの T CBが検出される。
A5.タスク Aの TCBが持つポインタをたどっていき、最後尾の TCBを検出する。同 図においては、タスク Fが最後尾である。
A6：タスク Fの TCBのポインタがタスク Jの TCBをアドレスするように設定する。こうし て、タスク Jの TCBがタスクレディリストに追加される。
A7.タスク Jの TCBに「READY」を設定する。また、処理データは、 TCBのレジス タ格納エリアにコピーされる。
< READY タスクの状態遷移 >
[0071] Bl. RTOSは、タスク優先順位「0」の優先順位ポインタ 280がいずれかの TCBを 示している力検出する。 TCBがなければ、タスク優先順位「1」の優先順位ポインタ 28 0がいずれかの TCBを示しているか検出する。 TCBが見つ力るまで、タスク優先順位 を下げながらいずれかのタスクを特定する。同図の場合、タスク Aが特定されること〖こ なる。
B2.タスク Aをタスクレディリストからはずす。具体的には、タスク順位「0」の優先順 位ポインタ 280がタスク Aではなくタスク Dの TCBをアドレスするように書き換える。ま た、タスク Aのポインタがタスク Dをアドレスしないように NULL設定する。こうして、タ スク Aの TCBがタスクレディリストから外される。
B3.タスク Aの TCBに「RUN」を設定する。また、タスク Aの TCBのレジスタ格納ェ リアに退避されていた処理データが処理レジスタにロードされる。
[0072] 一般的なソフトウェア RTOSは、このようなタスクレディリストによりタスクスィッチを行 う。すなわち、 RTOSが複数の READY—タスクの中から RUN—タスクを選択するポ リシは以下の通りである。
1. READY—タスクであること (第 1条件)。
2. READY—タスクのうち、最もタスク優先順位の高いタスクであること (第 2条件）
3.最もタスク優先順位の高いタスクが複数存在するときには、 READY状態になつ た時期が最も古 、タスクであること (第 3条件)。
このような 3つの条件のことを、まとめて「RUNタスク選択条件」とよぶことにする。タ スク処理装置 100の実行選択回路 232は、このような RTOSのタスクスケジューリング 機能をノヽードウエアにより実現して ヽる。
[2]本実施例のハードウェア RTOSによる RUN—タスクの選択
[0073] 図 12は、実行選択回路 232の回路図である。
ここでは、タスク 0〜タスク 7の 8つのタスクから、 RUN—タスクを選択するとして説明 する。実行選択回路 232は、 4つの第 1比較回路 290 (290a〜290d)、 2つの第 2比 較回路 292 (292a、 292b)、 1つの第 3比較回路 294を含む。また、 8つの判定回路 296 (296a〜296h)も含む。
判定回路 296は、タスクの状態を示す ST信号を入力とし、 READYであれば「1」、 READY以外であれば「0」を示す CID信号を出力する。判定回路 296は、上記 RU Nタスク選択条件のうちの第 1条件に基づく判定を行っている。第 1比較回路 290は、 2つのタスクの ID、 PR、 TIM,および、判定回路 296からの CID信号を入力とする。
[0074] 第 1比較回路 290aに着目して説明する。第 1比較回路 290aは、タスク 0とタスク 1を 比較し、上記した RUNタスク選択条件に基づいて、より好適なタスクを選択する。 第 1の判定:まず、判定回路 296aと判定回路 296bのそれぞれから出力される CID 信号を比較する。いずれか一方が「1」であれば、いいかえれば、いずれか一方のタ スクだけが READY状態であれば、第 1比較回路 290aは、そのタスクの ID、 PR、 TI Μを出力する。いずれも「0」であれば、すなわち、いずれのタスクも READY状態で なければ、第 1比較回路 290aは、 ID = PR = TIM = NULLを出力する。これは、い ずれのタスクも選択されなかったことを示す。いすれも「1」であれば、すなわち、いず れのタスクも READY状態であれば、次の第 2の判定が実行される。
第 2の判定：タスク 0の PR信号とタスク 1の PR信号を比較し、タスク優先順位が上位 となるタスクを選択する。たとえば、タスク 0のタスク優先順位が「1」、タスク 1のタスク 優先順位が「2」であれば、タスク 0の ID、 PR、 TIMを出力する。第 2の判定により、タ スク優先順位が上位のタスクが RUN—タスクの候補として選択されることになる。タス ク 0とタスク 1のタスク優先順位が同じであれば、次の第 3の判定が実行される。
第 3の判定：タスク 0の TIM信号とタスク 1の TIM信号を比較し、 READY経過時間 が長い方のタスクを選択する。 READY経過時間が同じであれば、タスク 0を選択す るものとする。経過時間の大小を比較するだけで判定できるため、タスクレディリストの ような TCBの順序管理が不要となる。
[0075] このようにして、タスク 0とタスク 1、タスク 2とタスク 3、タスク 4とタスク 5、タスク 6とタス ク 7がそれぞれ RUNタスク選択条件により比較される。第 2比較回路 292は、 2つの 第 1比較回路 290からの出力により、更に RUN—タスクの候補を絞り込む。第 2比較 回路 292aは、第 1比較回路 290aと第 1比較回路 290bの出力によりタスク選択を実 行する。このため、第 2比較回路 292aは、タスク 0〜タスク 3のうち、最も RUNタスク選 択条件に適合するタスクの ID、 PR、 TIMを出力する。第 3比較回路 294も同様であ り、第 3比較回路 294はタスク 0〜タスク 7のいずれかのタスクのタスク IDを出力する。
[0076] このような処理方法によれば、 RUNタスク選択条件をノ、一ドウ アにより実現できる 。一般的なソフトウェア RTOSは、タスクレディリストにアクセスしながら RUN—タスク を選択していた力 本実施例における実行選択回路 232は、状態記憶部 220から常 時出力される状態データにより RUN タスクを選択している。実行選択回路 232の 処理をまとめると以下の通りである。
< RUN タスクの状態遷移 >
[0077] ここでは、 RUN タスクをタスク Jとして説明する。
A1.タスク切換回路 210は、タスク Jのタスク状態レジスタ 258に「READY」を設定 する。
A2.タスク切換回路 210は、タスク Jのタイマ 252をセットして READY経過時間の 計測を開始させる。
こうして、タスク Jは RUN→READYに状態遷移する。処理データは、先述したよう にタスク Jの退避レジスタ 110に退避される。処理レジスタ 154と退避レジスタ 110をつ なぐバスは、処理データをパラレルに伝送可能であるため、 A1と A2の処理は 1クロッ ク時間で実行可能である。
< READY タスクの状態遷移 >
[0078] B1.タスク切換回路 210は、タスク Jの状態遷移が完了したときに実行選択回路 23 2が出力するタスク IDから、 RUN—タスクを特定する。このタスクのタスク状態レジス タ 258に「RUN」を設定する。
こうして、特定されたタスクは READY→RUNに状態遷移する。特定されたタスクの 処理データは退避レジスタ 110から処理レジスタ 154にロードされる。退避レジスタ 1 10と処理レジスタ 154をつなぐバスも、処理データをパラレルに伝送可能なビット数 であるため、 B1の処理は 1クロック時間で実行可能である。
[0079] ソフトウェア RTOSは、タスクスィッチに際して、タスクレディリストへのアクセス等によ り CPUの CPUクロック時間を多く消費する。これに対し、本実施例におけるタスク制 御回路 200は、僅かな時間でタスクスィッチを完了させることができる。状態記憶部 2 20は常時状態データを実行選択回路 232に出力しているため、実行選択回路 232 は常時 、ずれかのタスクのタスク IDを出力して 、る。タスクスィッチが発生してから R UN タスクの選択処理を開始するのではなぐタスクスィッチが発生したときの実行 選択回路 232の出力により RUN タスクの選択を行う点もタスクスィッチの高速化に 寄与している。ここでは、タスクが 8つであるとして説明した力 比較回路の段数を増 やすことにより、より多くのタスクにも対応可能である。
[セマフォ処理]
[0080] 図 13は、一般的な RTOSによるセマフォ処理において利用されるウェイトセマフォリ ストを示す図である。
ウェイトセマフォリストを説明する前に、セマフォについて簡単に説明する。セマフォ テーブル 212には、セマフォ IDとセマフォカウンタが対応づけて記録される。セマフォ カウンタは、初期値として有限数に設定される。たとえば、セマフォ ID=4、セマフォ カウンタ = 3として設定されて!、るとする。 、ずれかのタスクがセマフォ ID = 4のセマフ ォを待機セマフォとしてウェイトセマフォシステムコールを実行すると、タスク切換回路 210は待機セマフォのセマフォカウンタをデクリメントする。セマフォカウンタはウェイト セマフォイベントコールにより獲得要求されるごとにデクリメントされ、 0になると獲得で きなくなる。セマフォカウンタが 0となって!/、るセマフォを待機セマフォとしてウェイトセ マフォシステムコールを実行したタスクは、 WAIT状態に状態遷移する。
[0081] 一方、いずれかのタスクがセマフォ ID=4のセマフォを解放セマフォとしてリリースセ マフオシステムコールを実行すると、タスク切換回路 210はセマフォテーブル 212の セマフォカウンタをインクリメントする。まとめると、
セマフォカウンタ〉 0のとき：ウェイトセマフォシステムコールを実行したタスクは、 RU N→READYに遷移する。このときセマフォカウンタはデクリメントされる。
セマフォカウンタ =0のとき：ウェイトセマフォシステムコールを実行したタスクは、 RU N→WAITに遷移する。セマフォカウンタはデクリメントされな!/、。
ウェイトセマフォシステムコールを実行したタスクが WAIT状態から READY状態に 遷移するためには、別のタスクがリリースセマフォシステムコールを実行する必要があ る。
[ 1 ]一般的なソフトウェア RTOSによるセマフォ処理
[0082] 一般的なソフトウェア RTOSはウェイトセマフォリストにより、セマフォ待ちを理由とし て WAIT状態にあるタスク（以下、特に、「セマフォ待ちタスク」とよぶ）の TCBを管理 する。ウェイトセマフォリストは、図 11のタスクレディリストと同等の形状のリストであり、 メモリ上に形成される。各セマフォ待ちタスクの TCBは、ポインタによって連結される。 優先順位ポインタ 280は、該当タスク優先順位のセマフォ待ちタスクの TCBの先頭ァ ドレスを指す。
一般的なソフトウェア RTOSは、リリースセマフォシステムコールが実行されたとき、 このウェイトセマフォリストを走査しながら、 WAIT状態から READY状態に遷移させ るべきセマフォ待ちタスクを選択する。ウェイトセマフォシステムコールおよびリリース セマフォシステムコール実行時における RTOSの処理は以下の通りである。
<ウェイトセマフォシステムコールの実行 >
ここでは、 RUN—タスクをタスク Jとして説明する。
Al. RTOSは、 RUN—タスクのタスク IDをメモリに保持している。このタスク IDをも とに、タスク Jの TCBのアドレスを取得する。
A2.ウェイトセマフォシステムコールにぉ 、て指定された待機セマフォのセマフォ力 ゥンタを検出する。以下、セマフォカウンタの値に応じて処理は分岐する。
(セマフォカウンタ >0のとき）
A3. RTOSは、待機セマフォのセマフォカウンタをデクリメントする。
A4.タスク Jの TCBに「READY」を設定する。この場合、タスク Jの TCBはタスクレ ディリストに追加される。
(セマフォカウンタ =0のとき）
A3. TCBにアクセスし、タスク Jのタスク優先順位を取得する。タスク優先順位は「0 」であったとする。
A4.ウェイトセマフォリストのうち、タスク Jのタスク優先順位に対応する優先順位ボイ ンタを取得する。
A5.取得した優先順位ポインタが示す TCBを検出する。ここではタスク Aの TCBが 検出される。
A6.タスク Aの TCBが持つポインタをたどっていき、最後尾の TCBを検出する。同 図においては、タスク Fが最後尾である。
A7：タスク Fの TCBのポインタがタスク Jの TCBをアドレスするように設定する。こうし て、タスク Jの TCBがウェイトセマフォリストに追加される。 A8.タスク Jの TCB 「WAIT」を設定する。また、待機セマフォのセマフォ IDも設 定する。
くリリースセマフォシステムコールの実行 >
[0084] Bl. RTOSは、タスク優先順位「0」のタスクを順番に迪りながら、解放セマフォを待 機セマフォとするセマフォ待ちタスクを検索する。存在しなければ、タスク優先順位「1 」のタスクを検索対象とする。解放セマフォを待機セマフォとするセマフォ待ちタスクが 検出されるか否かに応じて処理は分岐する。
(検出されたとき）
B2.検出されたタスクがタスク Eであるとして説明する。タスク Eの TCBに「READY 」を設定する。また、待機セマフォのセマフォ IDをクリアする。
B3.タスク Eの TCBをウェイトセマフォリストから外す。
B4.セマフォを解放したタスクの状態を RUN→READYに状態遷移させる。このタ スクの TCBは、タスクレディリストに追加される。
(検出されなかったとき）
B2.セマフォカウンタをインクリメントする。
B3.セマフォを解放したタスクの状態を RUN→READYに状態遷移させる。このタ スクの TCBは、タスクレディリストに追加される。
[0085] 一般的なソフトウェア RTOSは、このようなウェイトセマフォリストを管理することによ つて、セマフォ関連処理を行う。セマフォの解放に際し、 RTOSが複数の WAIT—タ スクの中力も READY—タスクを選択するポリシは以下の通りである。
1. WAIT—タスクであること (第 1条件)。
2. WAIT—タスクのうち、解放セマフォを待機セマフォとするタスクであること（第 2 条件）
3.そのようなタスクが複数存在するときには、最もタスク優先順位の高いタスクであ ること (第 3条件)。
4.最もタスク優先順位の高いタスクが複数存在するときには、 WAIT状態になった 時期が最も古 、タスクであること (第 4条件)。
このような 4つの条件のことを、まとめて「セマフォ待機解除条件」とよぶことにする。 タスク処理装置 100のセマフォ選択回路 234は、このような RTOSのタスクスケジユー リング機能をノヽードウエアにより実現している。
[2]本実施例のハードウェア RTOSによるセマフォ処理
[0086] 図 14は、セマフォ選択回路 234の回路図である。
ここでも、タスク 0〜タスク 7の 8つのタスクを前提として説明する。セマフォ選択回路 234は、 4っの第1比較回路300 (300&〜300(1)、2っの第2比較回路302 (302&、 302b)、 1つの第 3比較回路 304を含む。また、 8つの判定回路 306 (306a〜306h) も含む。
判定回路 306は、状態記憶部 220からの ST、 WR、 SID信号とタスク切換回路 210 力ものセマフォ IDを示す信号を入力とする回路である。ここで入力されるセマフォ ID は、解放セマフォのセマフォ IDである。判定回路 306は、解放セマフォを待機セマフ ォとするセマフォ待ちタスクであれば「1」、そうでなければ「0」を示す CID信号を出力 する。判定回路 306は、上記セマフォ待機解除条件のうちの第 1条件と第 2条件に関 する判定結果を出力する回路である。第 1比較回路 300は、 2つのタスクの ID、 PR、 TIM、および、判定回路 306からの CID信号を入力とする。
[0087] 第 1比較回路 300は、セマフォ待機解除条件のうち第 3条件と第 4条件についての 判定を行う回路である。第 2比較回路 302や第 3比較回路 304も同様である。すでに 明らかなように、 RUNタスク選択条件の第 2条件および第 3条件は、セマフォ待機解 除条件の第 3条件および第 4条件と同じである。実行選択回路 232の各比較回路は 、タスクの状態データ (PR、 TIM)を比較する回路である。一方、セマフォ選択回路 2 34の各比較回路も、タスクの状態データ (PR、 TIM)を比較する回路である。したが つて、実行選択回路 232の第 1比較回路 290とセマフォ選択回路 234の第 1比較回 路 300は、同等のロジックを内蔵する回路であり、共通化することができる。各タスク は判定回路 306により第 1条件と第 2条件を判定された上で、第 1比較回路 300の判 定処理に供される。あとは、実行選択回路 232と同等の判定処理により、いずれかの タスク IDが第 3比較回路 304から出力される。ウェイトセマフォシステムコールおよび リリースセマフォシステムコール実行時における処理は以下の通りである。
<ウェイトセマフォシステムコールの実行 > [0088] ここでは、 RUN—タスクをタスク Jとして説明する。
A1.タスク切換回路 210は、ウェイトセマフォシステムコールにおいて指定されたセ マフォのセマフォカウンタをセマフォテーブル 212から検出する。以下、セマフォカウ ンタの値に応じて処理は分岐する。
(セマフォカウンタ >0のとき）
A2.タスク切換回路 210は、セマフォテーブル 212のセマフォカウンタをデクリメント する。
A3.タスク Jのタスク状態レジスタ 258に「READY」を設定する。このとき、タスク切 換回路 210は、 RUN—タスクのタイマ 252をセットして READY経過時間の計測を 開始させる。
(セマフォカウンタ =0のとき）
A2.タスク切換回路 210は、タスク Jのタスク状態レジスタ 258に「WAIT」、待機理 由レジスタ 262に「セマフォ待ち」、セマフォ IDレジスタ 264に待機セマフォのセマフ ォ IDをセットし、タイマ 252をセットして WAIT経過時間の計測を開始させる。
こうして、ウェイトセマフォシステムコールを実行したタスクは RUN→READYまたは WAITに状態遷移する。
くリリースセマフォシステムコールの実行 >
[0089] B1.タスク切換回路 210は、解放セマフォのセマフォ IDを各判定回路 306に入力 する。各判定回路 306は、このセマフォ IDを対象としてセマフォ待機解除条件のうち の第 1条件および第 2条件の成否を判定する。したがって、各第 1比較回路 300は、 第 3条件および第 4条件にもとづいてタスクを選択する。
(いずれかの判定回路 306が「1」を出力し、第 3比較回路 304がいずれかのタスク ID を出力したとき）
B2.検出されたタスクのタスク状態レジスタ 258に「READY」を設定し、待機理由 レジスタ 262とセマフォ IDレジスタ 264をクリアし、タイマ 252に READY経過時間を 計測させる。
B3.システムコールを実行したタスクのタスク状態レジスタ 258に「READY」に設 定し、 READY経過時間の計測を開始する。 (いずれの判定回路 306も「1」を出力せず、第 3比較回路 304がいずれのタスク IDも 出力しないとき）
B2.タスク切換回路 210はセマフォテーブル 212のセマフォカウンタをインクリメント する。
B3.システムコールを実行したタスクの状態を RUN→READYに状態遷移させる
[0090] 状態記憶部 220は常時状態データをセマフォ選択回路 234に出力しているため、 タスク切換回路 210がセマフォ IDを判定回路 306に入力すると、セマフォ選択回路 2 34は直ちに選択処理を実行できる。
[ミューテックス処理]
[0091] ミューテックスもセマフォと同じぐタスク間の同期処理に利用される。ミューテックス とセマフォは以下の点において相違する。
1.セマフォカウンタは 1以上の整数を設定可能である。これに対し、ミューテックス はセマフォカウンタが 1または 0の特殊なセマフォである。セマフォカウンタが 2以上の ときには、同一セマフォを 2以上のタスクが獲得できる。しかし、ミューテックスの場合、 あるミューテックスを獲得できるタスクは常に 1つだけである。
2.リリースセマフォシステムコールによりセマフォを解放できるタスクは、ウェイトセマ フォシステムコールによりセマフォを獲得したタスクに限らない。これに対し、リリースミ ユーテックスシステムコールによりミューテックスを解放できるタスクは、ウェイトミューテ ックスシステムコールによりミューテックスを獲得したタスクだけである。
[0092] ミューテックスの解放に際し、複数の WAIT—タスクの中から READY—タスクを選 択するポリシは以下の通りである。
1. WAIT—タスクであること (第 1条件)。
2. WAIT—タスクのうち、解放ミューテックスを待機ミューテックスとするタスクである こと (第 2条件）
3.そのようなタスクが複数存在するときには、最もタスク優先順位の高いタスクであ ること (第 3条件)。
4.最もタスク優先順位の高いタスクが複数存在するときには、 WAIT状態になった 時期が最も古 、タスクであること (第 4条件)。
このような 4つの条件のことを、まとめて「ミューテックス待機解除条件」とよぶことに する。
[0093] したがって、ウェイトミューテックスシステムコールおよびリリースミューテックスシステ ムコール実行時における本実施例のハードウェア RTOSの処理は以下の通りである 。セマフォテーブル 212には、ミューテックス IDと、そのミューテックスがいずれかのタ スクに占有されて ヽるか否かを示す占有状態データが対応づけて保持されて!、る。 占有状態データは、占有されていないときには「0」であり、占有されているときにはミ ユーテックスを占有して 、るタスクのタスク IDとなる。
<ウェイトミューテックスシステムコールの実行〉
[0094] ここでは、 RUN—タスクをタスク Jとして説明する。
A1.タスク切換回路 210は、ウェイトミューテックスシステムコールにおいて指定さ れたミューテックスが占有されている力検出する。以下、ミューテックスの占有状態に 応じて処理は分岐する。
(ミューテックスが占有されて 、な 、とき）
A2.タスク切換回路 210は、ミューテックスの占有データとして、システムコールを 実行したタスクのタスク IDを記録する。
A3.タスク Jのタスク状態レジスタ 258に「READY」を設定する。このとき、タスク切 換回路 210は、 RUN—タスクのタイマ 252をセットして READY経過時間の計測を 開始させる。
(ミューテックスが占有されて 、るとき）
A2.タスク切換回路 210は、タスク Jのタスク状態レジスタ 258に「WAIT」、待機理 由レジスタ 262に「ミューテックス待ち」、ミューテックス IDレジスタ 265に待機ミューテ ッタスのミューテックス IDをセットし、タイマ 252をセットして WAIT経過時間の計測を 開始させる。
くリリースミューテックスシステムコールの実行 >
[0095] B1.タスク切換回路 210は、システムコールを実行したタスク力 解放ミューテックス を占有していることを条件として、解放セマフォ IDをミューテックス回路 240に入力す る。ミューテックス回路 240も、図 14と同じく多段接続された比較回路とミューテックス 待機解除条件のうちの第 1条件および第 2条件の成否を判定する判定回路を含む。 この判定回路は、このミューテックスを対象としてミューテックス待機条件のうちの第 1 条件および第 2条件が共に成立したときだけ「1」を出力する。なお、解放ミューテック スを占有しないタスクがリリースミューテックスシステムコールを実行したときには、そ のタスクの状態を RUN→READYに状態遷移させる。
(いずれかの判定回路が「1」を出力し、ミューテックス回路 240からいずれかのタスク I Dを出力したとき）
B2.検出されたタスクのタスク状態レジスタ 258に「READY」を設定し、待機理由 レジスタ 262とミューテックス IDレジスタ 265をクリアし、タイマ 252を READY経過時 間を計測させる。
B3.システムコールを実行したタスクのタスク状態レジスタ 258に「READY」に設 定し、 READY経過時間の計測を開始する。
(いずれの判定回路も「1」を出力せず、ミューテックス回路 240がいずれのタスク IDも 出力しないとき）
B2.タスク切換回路 210はセマフォテーブル 212において、ミューテックスを非占 有状態に設定する。
B3.システムコールを実行したタスクの状態を RUN→READYに状態遷移させる [イベント処理]
本実施例におけるイベント管理について簡単に説明する。イベントテーブル 214に は、イベント IDにフラグパターン（以下、「カレントフラグパターン」とよぶ）が対応づけ て記録される。フラグパターンは 8ビットのビットパターンである。
セットイベントシステムコールは、カレントフラグパターンを設定変更するシステムコ ールであり、イベント IDとフラグパターン（以下、「セットフラグパターン」とよぶ）をパラ メータとする。セットイベントシステムコールが実行されると、該当イベントについて、力 レントフラグパターンは、セットフラグパターンとの論理和に変更される。たとえば、力 レントフラグパターン「00001100」、セットフラグパターン「00000101」のときには、 カレントフラグパターンは、「00001101」となる。以下、各フラグパターンについて左 力ら第 0ビット、第 1ビット、 · · ·、第 7ビットとよぶ。
[0097] ウェイトイベントシステムコールは、待機イベントのカレントフラグパターンが所定条 件を満たすのを待っためのシステムコールであり、イベント 、フラグパターン（以下 、「待機フラグパターン」とよぶ）、フラグ条件をパラメータとする。ウェイトイベントシステ ムコールが実行されると、カレントフラグパターンと待機フラグパターンの間にフラグ 条件が成立する力判定される。フラグ条件は論理和 (OR)または論理積 (AND)であ る。フラグ条件が論理積 (AND)の場合、待機フラグパターンにおいて「1」となってい るすべてのビットについて、カレントフラグパターンの該当ビットも全て「1」であること が WAIT解除条件となる。フラグ条件が論理和 (OR)の場合、待機フラグパターンに お!、て「 1」となって!/、る!/、ずれかのビットにっ 、て、カレントフラグパターンの該当ビッ トが「1」であることが WAIT解除条件となる。たとえば、カレントフラグパターン「0000 1101」、待機フラグパターン「00000011」、フラグ条件「論理和（OR)」の場合、待 機フラグパターンの第 6ビットおよび第 7ビットのうち、カレントフラグパターンの第 7ビ ットが 1なので、この場合には、ウェイトイベントシステムコールによる WAIT解除条件 は成立する。一方、フラグ条件力 ^論理積 (AND)」の場合、カレントフラグパターンの 第 6ビットが「0」なので WAIT解除条件は成立しな!、。
[ 1 ]一般的なソフトウェア RTOSによるイベント処理
[0098] ウェイトイベントシステムコールおよびセットイベントシステムコール実行時における 一般的な RTOSの処理は以下の通りである。一般的な RTOSにおいては、イベント 管理のために、メモリ上にイベントテーブルを保持する。このイベントテーブルにおい ては、イベント ID、カレントフラグパターンだけではなぐ通常、そのイベントを待機ィ ベントとして WAIT状態にあるタスク（以下、「イベント待ちタスク」とよぶ）のタスク ID、 待機フラグパターン、フラグ条件が対応づけられて保持される。
<ウェイトイベントシステムコールの実行 >
[0099] Al. RTOSは、システムコ一ノレで指定されたイベントのカレントフラグパターンをィ ベントテーブルから読み出す。
A2.カレントフラグパターンと待機フラグパターンをフラグ条件にしたがって比較し 、 WAIT解除条件の成否を判定する。
(WAIT解除条件が成立するとき）
A3.システムコールを実行したタスクのタスク状態を RUN→READYに状態遷移 させる。
(WAIT解除条件が成立しな 、とき）
A3.イベントテーブルに、システムコールを実行したタスクのタスク IDを記録する。 A4.イベントテーブルに待機フラグパターンを記録する。
A5.イベントテーブルにフラグ条件を記録する。
A6.システムコールを実行したタスクのタスク状態を RUN→WAITに状態遷移さ せる。
くセットイベントシステムコールの実行 >
Bl. RTOSは、システムコールで指定された設定イベントについて、イベントテープ ルカもカレントフラグパターン、タスク ID、待機フラグパターン、フラグ条件を読み出す
B2.カレントフラグパターンとセットフラグパターンの論理和を新たなカレントフラグ パターンとして記録する。
(設定イベントについてイベント待ちタスクが存在しないとき、または、存在したとしても 待機フラグパターンとフラグ条件力も WAIT解除条件が成立しないとき）
B3.システムコールを実行したタスクのタスク状態を RUN→READYに状態遷移さ せる。
(設定イベントについてイベント待ちタスクが存在し、 WAIT解除条件が成立するとき )
B3.イベントを待機して 、たタスクのタスク状態を WAIT→READYに状態遷移さ せる。
B4.イベントテーブルにおける待機タスク ID、待機フラグパターン、フラグ条件をク リアする。
B5.システムコールを実行したタスクのタスク状態を RUN→READYに状態遷移さ せる。また、 RUN—タスクの選択が行われる。 [0101] セットイベントシステムコールが実行されるとき、複数の WAIT—タスクの中力も RE ADY—タスクを選択するポリシは以下の通りである。
1. WAIT—タスクであること (第 1条件)。
2. WAIT—タスクのうち、設定イベントを待機イベントとするタスクであること（第 2条 件)。
3.待機フラグパターンとカレントフラグパターン、フラグ条件を比較して WAIT解除 条件が成立するタスクであること (第 3条件）
このような 3つの条件のことを、まとめて「イベント待機解除条件」とよぶことにする。
[2]本実施例のハードウェア RTOSによるイベント処理
[0102] タスク処理装置 100のウェイトイベントシステムコールおよびセットイベントシステムコ ール実行時における処理は以下の通りである。タスク処理装置 100が内蔵するセマ フォテーブル 212においては、イベント IDとカレントフラグパターンが対応づけられて いる。待機タスク IDや待機フラグパターンなどの情報は、状態記憶部 220に格納され る。
<ウェイトイベントシステムコールの実行 >
[0103] A1.タスク切換回路 210は、イベントテーブル 214からカレントフラグパターンを読 み出す。
A2.タスク切換回路 210は、カレントフラグパターンと待機フラグパターンをフラグ 条件にしたがって比較し、 WAIT解除条件の成否を判定する。
(WAIT解除条件が成立するとき）
A3.システムコールを実行したタスクのタスク状態レジスタ 258に「READY」を設 定する。
(WAIT解除条件が成立しな 、とき）
A3.タスク切換回路 210は、システムコールを実行したタスクのタスク状態レジスタ
258 「WAIT」、待機理由レジスタ 262に「イベント待ち」、イベント IDレジスタ 266に 待機イベントのイベント ID、待機フラグレジスタ 268に待機フラグパターン、フラグ条 件レジスタ 270にフラグ条件をそれぞれ設定する。
くセットイベントシステムコールの実行 > [0104] Bl.タスク切換回路 210は、イベントテーブル 214からカレントフラグパターンを読 み出すとともに、システムコールで指定された設定イベントのイベント IDをイベント選 択回路 236に入力する。
B2.タスク切換回路 210は、イベントテーブル 214のカレントフラグパターンにセット フラグパターンを論理加算する。
B3.イベント選択回路 236は、入力されたイベント IDについて、イベント待機条件 が成立するタスクを選択する。このとき、タスク優先順位や WAIT経過時間にかかわ らず複数のタスクが選択されてもょ ヽ。
(イベント待機解除条件を満たすタスクが存在するとき）
B4.イベント待ちタスクのタスク状態レジスタ 258に「READY」を設定し、イベント I Dレジスタ 266、待機フラグレジスタ 268、フラグ条件レジスタ 270をクリアする。
B5.システムコールを実行したタスクのタスク状態を RUN→READYに状態遷移さ せる。
(イベント待機解除条件を満たすタスクが存在しないとき）
B4.システムコールを実行したタスクのタスク状態を RUN→READYに状態遷移さ せる。
[タイムアウト処理]
[0105] WAIT状態に移行したタスクは、 WAIT解除条件が成立したときに READY状態に 遷移する。し力し、何らかの外的要因やアプリケーションプログラムのバグにより、 WA IT解除条件の成立が阻害されると、タスクは WAIT状態カゝら抜け出せなくなってしま う。そこで、通常、タスクを WAIT状態に遷移させるときにはタイムアウト値を設定する 。タイムアウト値は定期的にデクリメントされ、ゼロとなったときには、 WAIT解除条件 が成立して 、なくてもタスクは WAIT状態から READY状態に遷移する。すなわち、 タイムアウト値以上の時間、タスクが WAIT状態に止まるのを防止している。
[1]一般的なソフトウェア RTOSによるタイムアウト処理
[0106] ソフトウェアによる一般的な RTOSの場合、 WAIT状態のタスクの TCBにはタイムァ ゥト値が設定され、このタイムアウト値は定期的にデクリメントされる。 RTOSは周期的 に CPUの処理に割り込みをかけ、全 TCBをチェックし、タイムアウト値がゼロに至つ た WAIT—タスクを検出する。このようなタスクが検出されたときには、 RTOSはその タスクのタスク状態を WAIT力 READYに状態遷移させる。
[2]本実施例のハードウェア RTOSによるタイムアウト処理
[0107] 一方、本実施例の場合、タスク切換回路 210は各タイムアウトカウンタ 274のタイム アウト値を定期的にデクリメントする。タイムアウト値は、 WAIT系システムコールを実 行する時にパラメータとして設定され、タスク切換回路 210はそのシステムコールを実 行したタスクのタイムアウトカウンタ 274にタイムアウト値を設定する。
[0108] タイムアウト値のデクリメント処理に CPU150が介在しないため、タスク切換回路 21 0がタスク実行処理とは独立してタイムアウト値を更新できる。そのため、 CPU150が タスクを実行して 、る最中にも、タスク制御回路 200にお 、て自律的にタイムアウト値 の更新がなされる。タイムアウト検出回路 238には状態データが常時入力されている ので、タイムアウト検出回路 238は、タイムアウトカウント値が更新されたタイミングとほ ぼ同じタイミングにて、タイムアウトカウント値がゼロとなったタスクを検出できる。タイム アウト検出回路 238は、そのようなタスクのタスク IDを出力する。タスク切換回路 210 は、タイムアウト検出回路 238からタスク IDを入力されると、タイムアウトが発生したと 認識し、 HCをアサートして CPUクロックを供給停止させる。タスク制御回路 200は、 タイムアウトが発生した WAIT—タスクを READY状態に遷移させるとともに、 RUN— タスクを READY状態に遷移させる。タスク切換回路 210は、 READY—タスクの中 力も次に実行すべきタスクを選択する。また、タスク切換回路 210は、タイムアウトが 発生したタスクのタイマ 252をリスタートさせ、 READY経過時間を計測させる。
[0109] このような処理方法によれば、タスクの実行中、すなわち、 CPUクロックの動作中に タイムアウトが発生したときに、即時的に CPU150に割り込みをかけて、タスクスイツ チを実行できる。また、タスクの実行中において、タスク切換回路 210は CPU150の 処理能力を借りることなく独立してタイムアウト値の更新処理を実行できる。
[有限ステートマシンとしてのタスク切換回路 210]
[0110] 図 15は、タスク切換回路 210の状態遷移図である。
初期化処理 (A1)においては、全タスク力 DLE状態にある。初期化処理が完了す ると（S10)、いずれかのタスクが RUN—タスクとなりタスク実行状態 (A2)となる。割り 込み要求信号が検出されると（S12)、特殊タスクが RUN—タスクとなり、割り込み処 理 (A3)が実行される。割り込み処理が終了すると（S 14)、タスク切換回路 210は、 一般タスク力 RUN—タスクを選択し、 A2に遷移する。
[0111] また、タスク実行中（A2)において、システムコールが実行されると（S 16)、システム コール処理が実行される（A4)。タスクスィッチ、すなわち、 RUN—タスクの切り換え が発生しない場合には（S18)、 A2に戻る。一方、システムコール処理 (A4)により、 タスクスィッチが発生する場合には（S20)、タスク切換回路 210は実行選択回路 232 の出力に基づいて RUN—タスクの選択を行う（A5)。タスクスィッチが完了すると（S2 2)、処理状態は A2に移行する。
最後に、タスク処理装置 100の主要素である退避回路 120とタスク制御回路 200の うち一方のみを実装する場合にっ 、て付言する。
[タスク制御回路 200を搭載しな 、タイプのタスク処理装置 100]
[0112] 図 16は、図 5のタスク処理装置 100のうち、タスク制御回路 200を搭載しないタスク 処理装置 100の回路図である。
タスク制御回路 200を搭載しない代わりに、レジスタ切換制御回路 322と処理デー タ保持部 320を追加している。タスク制御回路 200を搭載しないため、タスクスケジュ 一リング機能はソフトウェア RTOSにより実現される。したがって、 RTOSはタスクスィ ツチに際して、 CPU150の使用権を一時的に取得する必要が生じる。処理データ保 持部 320は、通常、 RTOSのための処理データを保持する。 RTOSが CPU150の 使用権を取得するときには、処理データ保持部 320は処理データ保持部 320にある RTOS用の処理データと特殊レジスタ 156のタスク用の処理データを入れ替える。以 下、タスク Aからタスク Bへタスクスィッチするとして、その処理過程を説明する。
[0113] A1.タスク Aがシステムコール実行するとき、システムコールの変数やシステムコ一 ルの IDを汎用レジスタ 158の一部に記録する。
A2.レジスタ切換制御回路 322は、タスク Aの処理データを処理データ保持部 32 0に移動させ、処理データ保持部 320の RTOS用処理データを処理レジスタ 154〖こ ロードする。この段階で、 RTOSが CPU150の使用権を取得する。
A3.レジスタ切換制御回路 322は、退避レジスタ 110aに書き込み信号を入力し、 処理データ保持部 320のタスク A用処理データを退避レジスタ 110に退避させる。
A4. RTOSは、汎用レジスタ 158に記録されているシステムコールの変数や IDに 基づき、システムコールに対応する処理を実行する。また、タスク Aの TCBのタスク状 態データを「READY」に設定し、タスクレディリストにタスク Aの TCBを追加する。
[0114] B1.次に、 RTOSは先述した RUNタスク選択条件にしたがって、 RUN—タスク、こ こでは、タスク Bを選択する。
B2. RTOSはレジスタ切換制御回路 322に指示して、タスク Bを指定したタスク選 択信号をロード選択回路 112に入力させる。退避レジスタ 110bから処理データ保持 部 320に処理データが移動される。
B3. レジスタ切換制御回路 322は、処理データ保持部 320のタスク B用処理データ と処理レジスタ 154の RTOS用処理データを入れ替える。これにより、タスク Bが CPU 150の使用権を取得する。
[0115] このような処理方法によれば、タスク制御回路 200を搭載する図 5のタスク処理装置 100に比べて、タスク処理装置 100全体としての回路サイズをコンパクトにできる。 RT OSはソフトウェアとして実現される力 処理データのロード'退避はレジスタ切換制御 回路 322からの信号によってハードウェア制御できる。処理レジスタ 154、処理デー タ保持部 320、ロード選択回路 112、退避レジスタ 110をそれぞれつなぐバスは処理 データをパラレル転送可能なビット数に設定すれば、 TCBへの処理データの退避や TCBからの処理データのロードに比べて高速なタスクスィッチが可能となる。
[退避回路 120を搭載しな 、タイプのタスク処理装置 100]
[0116] 図 17は、図 5のタスク処理装置 100のうち、退避回路 120を搭載しないタスク処理 装置 100の回路図である。
退避回路 120を搭載しな 、代わりに、割込インタフェース回路 324を追加して 、る。 退避回路 120を搭載しないため、処理データはメモリの TCBに退避される。処理デ ータの退避'ロードに関してはソフトウェアベースの RTOSにより実現される。したがつ て、 RTOSはタスクスィッチに際して、 CPU150の使用権を一時的に取得する必要 力 S生じる。以下、タスク Aカゝらタスク Bへタスクスィッチするとして、その処理過程を説 明する。 [0117] システムコールの実行によりタスクスィッチが発生すると、まず、ソフトウェア RTOS がタスク Aの処理データをタスク Aの TCBに退避させる。そして、 RTOS用の処理デ ータを処理レジスタ 154にロードする。このときの処理方法は、図 3に関連して説明し た内容と同等となる。
[0118] ソフトウェア RTOSは、割込インタフェース回路 324にシステムコールのパラメータを 書き込む。実行制御回路 152は、 CPU150の CPUクロックを停止させる。割込インタ フェース回路 324は、タスク制御回路 200にタスクスィッチを実行させる。タスク切換 回路 210は、まず、タスク Aのタスク状態レジスタ 258を READYに設定し、タスク選 択回路 230からの出力により次の RUN—タスクであるタスク Bを選択する。タスク切換 回路 210は、割込インタフェース回路 324に指示してタスク Bの処理データをロードを 指示する。ここで、割込インタフェース回路 324は実行制御回路 152に CPUクロック を再開させる。また、割込インタフェース回路 324は、タスク Bが選択された旨をソフト ウェア RTOSに通知する。ソフトウェア RTOSは、タスク Bの TCBにアクセスし、タスク Bの処理データを処理レジスタ 154にロードする。
[0119] このような処理方法によっても、退避回路 120を搭載する図 5のタスク処理装置 100 に比べて、タスク処理装置 100全体としての回路サイズをコンパクトにできる。 RTOS の機能の一部はソフトウエアとして実現される力 タスク選択処理はタスク制御回路 2 00により実現できる。
[0120] 図 2および図 3に関連して説明したソフトウェア RTOSに比べて、図 16および図 17 のタスク処理装置 100は、 V、ずれも RTOSの機能の一部をハードウェア化することが できる。図 16に関連して説明したように、退避回路 120が存在することによって、処 理データの退避 ·ロードのために TCBにアクセスする必要がなくなる。このため、レジ スタ切換制御回路 322により処理データの退避'ロード処理を実行可能となっている 。また、図 17に関連して説明したように、タスク制御回路 200が存在することによって 、ソフトウエア RTOSはタスク選択機能をタスク制御回路 200に委譲できる。
[0121] 図 5に関連して説明したように、退避回路 120とタスク制御回路 200を搭載するタス ク処理装置 100の場合、 RTOSのタスクスケジューリング機能を完全にハードウェア 化できる。タスクスィッチに際してメモリの TCBにアクセスする必要性がなくなるため、 タスクスィッチ処理力 Sいっそう高速ィ匕される。本発明者らの実験によると、図 3等に関 連して説明した一般的なソフトウェア RTOSに比べて、本実施例におけるタスク処理 装置 100は約 100倍の速度で動作することが確認されている。
[0122] 以上、本発明を実施例をもとに説明した。実施の形態は例示であり、それらの各構 成要素や各処理プロセスの組合せに 、ろ 、ろな変形例が可能なこと、またそうした変 形例も本発明の範囲にあることは当業者に理解されるところである。
[0123] 請求項に記載のセレクタ回路の機能は、本実施例においてはロード選択回路 112 により実現されている。
このほかにも、請求項に記載の各構成要件が果たすべき機能は、本実施例におい て示された各機能ブロックの単体もしくはそれらの連係〖こよって実現されることも当業 者には理解されるところである。
[0124] 以上の実施の形態および変形例から把握される発明の!/、ろ 、ろな態様をすでに特 許請求の範囲に記載したものも含む形にて以下に例示する。タスク制御回路 200の 特徴に関連し、以下の発明が認識される。
[0125] C1.タスク実行のためのデータを一時的に保持する処理レジスタと、
命令（instruction)およびオペランドをメモリ力 前記処理レジスタにロードし、前記 処理レジスタの命令とオペランドにしたがってタスクを実行する実行制御回路と、 タスクスケジューリングのためのタスクごとの状態データを保持するレジスタであって
、複数のタスクに対してそれぞれ対応づけられる複数の状態レジスタと、
タスクの切り換えを実行するタスク切換回路と、
複数の前記状態レジスタからパラレルに出力される状態データを入力として、所定 の選択条件によりタスクを選択するタスク選択回路と、を備え、
前記実行制御回路は、システムコール命令を実行するとき、所定のシステムコール 信号を前記タスク切換回路に送信し、
前記タスク選択回路は、前記所定のシステムコール命令の有無によらず、実行可 能に待機して ヽる状態を示す READY (レディ)状態のタスクの中から実行対象となる タスクを選択し、
前記タスク切換回路は、前記システムコール信号を受信したときの前記タスク選択 回路からの出力により次の実行対象となるタスクを選択し、前記処理レジスタのデー タを所定の記憶領域に退避させるとともに、実行中のタスクに対応する前記状態レジ スタの状態データをタスク実行中を示す RUN (ラン)状態から READY状態に設定変 更し、選択したタスクにっ 、て前記記憶領域に退避されて 、たデータを前記処理レ ジスタにロードするとともにそのタスクに対応する前記状態レジスタの状態データを R
EADY状態カゝら RUN状態に変更することにより、実行対象となるタスクを切り換える ことを特徴とするタスク処理装置。
[0126] C2.前記タスク選択回路は、多段階に接続される比較回路を内蔵し、
第 1段の比較回路が、 2以上のタスクの状態データを前記所定の選択条件により比 較して、いずれかのタスクの状態データを第 2段の比較回路に出力し、
第 n (nは 2以上の自然数)段の比較回路が、第 (n— 1)段に位置する複数の比較回 路から出力された状態データを前記所定の選択条件により比較して、いずれかのタ スクの状態データを出力することにより、
最後段の比較回路により特定されたタスクを実行対象として選択することを特徴と する C1に記載のタスク処理装置。
[0127] C3.第 k(kは自然数)段の比較回路は、入力された状態データがいずれも前記所 定の選択条件を満たさないときには、いずれのタスクの状態データも出力しないこと を特徴とする C2に記載のタスク処理装置。
[0128] C4.前記状態レジスタは、状態データの一部としてタスク優先度を保持し、
前記タスク選択回路は、タスク切り換えに際して READY状態のタスクが複数あると きには、それらのタスクのうちタスク優先度が最も高いタスクを実行対象として選択す ることを特徴とする C1に記載のタスク処理装置。
[0129] C5.前記タスク選択回路は、タスク切り換えに際して READY状態のタスクが複数 存在し、かつ、それらのタスクのうちタスク優先度が最も高く設定されているタスクも複 数存在するときには、それらのタスクのうち READY状態に設定されて力ゝらの経過時 間が最も長いタスクを実行対象として選択することを特徴とする C4に記載のタスク処 理装置。
[0130] C6.複数のタスクに対してそれぞれ対応づけられる複数のタイマを更に備え、 前記タスク切換回路は、タスクを READY状態に設定するとき、そのタスクについて のタイマをセットして経過時間の計測を開始させることを特徴とする C5に記載のタス ク処理装置。
[0131] C7.セマフォ IDとセマフォカウンタを対応づけて保持するセマフォ情報保持部を更 に備え、
前記実行制御回路力 セマフォを要求するためのシステムコール命令であるウェイ トセマフォ命令をセマフォ IDを指定して実行する場合において、
前記タスク切換回路は、指定されたセマフォのセマフォカウンタが 1以上のときには セマフォカウンタをデクリメントした上で前記ウェイトセマフォ命令を実行したタスクの 状態データを READY状態に設定し、セマフォカウンタが 0以下のときには前記ゥヱ イトセマフォ命令を実行したタスクを所定条件が成立するまで実行できない状態を示 す WAIT (ゥヱイト)状態に設定するとともに、そのタスクの WAIT状態解除の条件とし て前記指定されたセマフォ IDを前記状態レジスタに設定し、
前記実行制御回路力 セマフォを解放するためのシステムコール命令であるリリー スセマフォ命令をセマフォ IDを指定して実行する場合において、
前記タスク選択回路は、指定されたセマフォ IDにつ 、て WAIT状態にあるタスクの うち、いずれかのタスクを所定の選択条件にしたがって選択し、
前記タスク切換回路は、前記タスク選択回路によりいずれかのタスクが選択されたと きにはそのタスクの状態データを READY状態に設定し、いずれのタスクも選択され な力つたときには前記指定されたセマフォのセマフォカウンタをインクリメントすること を特徴とする C1に記載のタスク処理装置。
[0132] C8.イベント IDと第 1のフラグパターンを対応づけて保持するイベント情報保持部 を更に備え、
前記実行制御回路力 イベントの成立を待ち合わせるためのシステムコール命令 であるウェイトイベント命令をイベント IDと第 2のフラグパターンを指定して実行する場 合において、
前記タスク切換回路は、指定されたイベントについて第 1のフラグパターンと第 2の フラグパターンとの間で所定の演算条件が成立するときには、前記ウェイトイベント命 令を実行したタスクの状態データを READY状態に設定し、成立しな 、ときには前記 ウェイトイベント命令を実行したタスクを所定条件が成立するまで実行できない状態を 示す WAIT状態に設定するとともにそのタスクの WAIT状態解除の条件として前記 指定されたイベント IDと第 2のフラグパターンを前記状態レジスタに設定し、
前記実行制御回路が、第 1のフラグパターンを設定するためのシステムコール命令 であるセットイベント命令をイベント IDと第 3のフラグパターンを指定して実行する場 合において、
前記タスク切換回路は、指定されたイベントについて第 1のフラグパターンに第 3の フラグパターンを論理加算し、
前記タスク選択回路は、前記指定されたイベント IDにつ 、て WAIT状態にあるタス クを選択し、
前記タスク切換回路は、前記タスク選択回路によりいずれかのタスクが選択されたと きには、そのタスクの前記状態レジスタに保持されている第 2のフラグパターンと第 1 のフラグパターンとの間で前記所定の演算条件が成立することを条件として、選択さ れたタスクを WAIT状態から READY状態に設定変更することを特徴とする C1に記 載のタスク処理装置。
[0133] C9.前記状態レジスタは、状態データの一部としてタイムアウトカウンタを保持し、 前記実行制御回路がタイムアウト条件つきのシステムコール命令を実行する場合に おいて、
前記タスク切換回路は、前記タイムアウト条件つきのシステムコール命令を実行した タスクの状態データを WAIT状態に設定するとともにタイムアウトカウンタの更新を開 始させ、
前記タスク選択回路は、 WAIT状態にあるタスクのうち、タイムアウトしたタスクを検 出し、
前記タスク切換回路は、タイムアウトしたタスクの状態データを WAIT状態から REA DY状態に設定変更することを特徴とする C1に記載のタスク処理装置。
[0134] C10.ミューテックス IDとミューテックスの取得状態を対応づけて保持するミューテツ タス情報保持部を更に備え、 前記実行制御回路力 ミューテックスを要求するためのシステムコール命令である ウェイトミューテックス命令をミューテックス IDを指定して実行する場合において、 前記タスク切換回路は、指定されたミューテックスが非占有状態のときには占有状 態に設定変更して前記ウェイトミューテックス命令を実行したタスクの状態データを R EADY状態に設定し、占有状態のときには前記ウェイトミューテックス命令を実行し たタスクを所定条件が成立するまで実行できない状態を示す WAIT状態に設定する とともにそのタスクの WAIT状態解除の条件として前記指定されたミューテックス IDを 前記状態レジスタに設定し、
前記実行制御回路力 ミューテックスを解放するためのシステムコール命令であるリ リースミューテックス命令をミューテックス IDを指定して実行する場合において、 前記タスク選択回路は、指定されたミューテックス IDにつ 、て WAIT状態にあるタス クのうち、いずれかのタスクを所定の選択条件にしたがって選択し、
前記タスク切換回路は、指定されたミューテックスを非占有状態に設定し、前記タス ク選択回路によりいずれかのタスクが選択されたときには選択されたタスクの状態デ ータを READY状態に設定することを特徴とする C1に記載のタスク処理装置。
[0135] C11.前記処理レジスタのデータを退避させるためのレジスタであって、複数のタス クに対してそれぞれ対応づけられる複数の退避レジスタを更に備え、
前記タスク切換回路は、前記所定のシステムコール信号を受信すると、実行中のタ スクに対応づけられている前記退避レジスタに前記処理レジスタのデータを退避させ 、前記タスク選択回路により選択されたタスクに対応づけられて ヽる前記退避レジス タのデータを前記処理レジスタにロードすることを特徴とする C1に記載のタスク処理 装置。
産業上の利用可能性
[0136] 本発明によれば、マルチタスク処理にぉ 、て、より効率的なタスクの実行制御が実 現される。

Claims

請求の範囲
[1] タスク実行のためのデータを一時的に保持する処理レジスタと、
命令（instruction)およびオペランドをメモリ力 前記処理レジスタにロードし、前記 処理レジスタの命令とオペランドにしたがってタスクを実行する実行制御回路と、 前記処理レジスタのデータを退避させるためのレジスタであって、複数のタスクに対 してそれぞれ対応づけられる複数の退避レジスタと、
タスクの切り換えを制御するタスク制御回路と、を備え、
前記実行制御回路は、所定のシステムコール命令を実行するとき、所定のシステム コール信号を前記タスク制御回路に送信し、
前記タスク制御回路は、前記所定のシステムコール信号を受信すると、実行中のタ スクに対応づけられている前記退避レジスタに前記処理レジスタのデータを退避させ 、次に実行すべきタスクを所定の規則にしたがって選択し、選択したタスクに対応づ けられている前記退避レジスタのデータを前記処理レジスタにロードすることにより、 実行対象となるタスクを切り換えることを特徴とするタスク処理装置。
[2] 前記実行制御回路は、前記所定のシステムコール命令を実行するときにタスクの実 行プロセスを進めるための実行用クロックを供給停止させ、前記退避レジスタ力ゝら前 記処理レジスタへデータがロードされたあとに前記実行用クロックを再開させることを 特徴とする請求項 1に記載のタスク処理装置。
[3] 複数の命令をパイプライン処理する場合において、
前記実行制御回路は、前記所定のシステムコール命令を実行するときに実行中の 他の命令が所定の中断可能なフェーズまで実行されたことを条件として、前記実行 用クロックを停止させることを特徴とする請求項 2に記載のタスク処理装置。
[4] 前記処理レジスタのデータは、複数の前記退避レジスタに対して常時出力されてお り、
前記タスク制御回路は、実行中のタスクに対応する前記退避レジスタに対して書き 込み信号を入力することにより、前記退避レジスタに前記処理レジスタのデータを退 避させることを特徴とする請求項 1に記載のタスク処理装置。
[5] 前記退避レジスタ力 前記処理レジスタへデータをロードするときに、データ送信元 となる前記退避レジスタを選択するセレクタ回路を更に備え、
複数の前記退避レジスタのデータは、前記セレクタ回路に対して常時出力されてお り、
前記タスク制御回路は、実行対象として選択したタスクに対応する前記退避レジス タを指定した出力信号を前記セレクタ回路に送信することにより、前記退避レジスタ のデータを前記処理レジスタへロードすることを特徴とする請求項 1に記載のタスク処 理装置。
[6] 前記処理レジスタのデータをパラレルに送信可能なビット数のバスを介して、前記 処理レジスタと複数の前記退避レジスタを接続することを特徴とする請求項 1に記載 のタスク処理装置。
[7] 前記タスク制御回路は、外部から所定の割り込み要求信号を受信すると、前記実行 制御回路に対して停止要求信号を送信し、
前記実行制御回路は、前記停止要求信号を受信すると前記実行用クロックを供給 停止させ、割込タスクを実行するためのデータを前記処理レジスタにロードした上で、 前記実行用クロックを供給再開させることにより、前記割り込み要求信号に対応した 割込タスクを実行させることを特徴とする請求項 2に記載のタスク処理装置。
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