WO2008155379A2 - Transistor a effet de champ a contacts electriques alternes - Google Patents

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WO2008155379A2
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Laurent Clavelier
Thierry Poiroux
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    • H10D30/62—Fin field-effect transistors [FinFET]
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    • H—ELECTRICITY
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6219—Fin field-effect transistors [FinFET] characterised by the source or drain electrodes

Definitions

  • the invention relates to the field of field effect transistors, and in particular FinFETs (finned field effect transistors).
  • multi-gate devices such as for example FinFETs.
  • FinFET transistors have better electrostatic control, resulting in a better slope below the threshold and thus a lower off-state leakage current, and higher on-state current through the existence of several transport channels.
  • These grids can in particular be independent of each other, allowing for example to be able to modulate the threshold voltage via the second gate.
  • Figure 1 shows an example of a
  • the FinFET 1 comprises a source 2, a drain 4 and n fingers 6 each forming two channels, parallel to each other and made on an oxide layer 8 of an initial SOI (silicon on insulator) substrate. .
  • the FinFET 1 comprises three fingers 6 formed on one face of the oxide layer 8.
  • Each finger 6 comprises an active zone portion 10 of thickness T Sl on which is formed a hard mask portion 12 and finally a grid 14 of length L G made above the hard mask portion 12 and on the sides of the hard mask 12 and the active zone 10.
  • the conduction between the active zone 10 and the gate 14 is made at the sides, the hard mask 12 preventing the conduction between the gate 14 and the active zone 10 at the upper face of the active zone 10.
  • the integration density of FinFET 1 therefore directly depends on the ability to minimize the space between the fingers 6.
  • FIGS. 2A-2E A method of making a non-connected gate finfet 20 is described in conjunction with FIGS. 2A-2E. First of all, the structure represented in FIG. 2A comprising a substrate 22, a buried oxide layer 24, an active layer 26 based on a semiconductor, for example Si, and a hard mask layer 28 are produced first.
  • a step of electron beam photolithography and then a step of etching the hard mask 28 and the active layer 26 form the fingers, that is to say the channels, of the FinFET 20 (FIG. 2B).
  • a gate stack formed by a gate dielectric 29 such as SiO 2 and a gate material 30 such as polycrystalline Si is then deposited on the oxide layer 24, also covering the fingers of the gate. FinFET 20.
  • a planarization is then carried out, for example mechanochemical with stopping on the hard mask layer 28 (FIG. 2D).
  • a dielectric material 31 is deposited on the entire structure.
  • Via, or contact holes, 32 and metal portions 34 are then made in this dielectric 31 by lithography, etching and metal deposition.
  • the assembly is then planarized, as shown in Figure 2E.
  • the most restrictive drawing rule can be either the minimum pitch between two metal portions 34 consecutive ( “No por tion” in Figure 2E), the minimum pitch between two sets of gate 30 / active layer 26 / via 32 ( “No V i has” in Figure 2E), taking into account the misalignment 32 for example, for the 45 nm technology node, the drawing rule for the width of a finger is equal to about 9 nm. The width of the gate 30 as well as that of the metal portion 34 and via 32 is equal to about 45 nm. The maximum misalignment of via 32 is equal to about 13 nm (value at 5 times the standard deviation).
  • the minimum pitch is therefore equal to approximately 58 nm (13 nm + 45 nm) for the grid 30 / active layer 26 / via 32 assembly.
  • the minimum pitch for producing the portions metal 34 is about 90 nm.
  • the minimum pitch of the metal portions 34 is therefore greater than that of the entire grid 30 / active layer 26 / via 32. It is therefore the metal portions 34 which impose the distance between two channel zones of the active layer 26, c that is the distance between two fingers of the FinFET.
  • An object of the present invention is to provide a field effect transistor with a better integration density.
  • the present invention proposes a field effect transistor comprising at least:
  • an active zone based on at least one semiconductor intended to form a channel, disposed on one face of the support layer, between a first and a second grid made on said face of the support layer and each comprising a first face on the side of the support layer and a second face opposite to the first face,
  • first electrical contact made on the second face of the first gate and electrically connected to the second face of the first gate, and a second electrical contact passing through the support layer and electrically connected to the first face of the second gate.
  • the present invention therefore makes it possible to improve the integration density of a field-effect transistor such as a non-connected grid FinFET by releasing the stress on the dimensions of the electrical contacts, by connecting only one gate on two per face.
  • the minimum pitch of the electrical contacts is multiplied by two compared to the devices of the prior art. It is therefore the whole grid / active zone / via which imposes the minimum distance between the fingers.
  • the invention furthermore relates to a field effect transistor comprising at least: a support layer, a plurality of active zones based on at least one semiconductor, each active zone being intended to form a channel and arranged between two grids located next to one another consecutively, the active zones and the grids being arranged on the support layer, each grid having a first face on the side of the support layer and a second face opposite to the first face,
  • the second face of a first of the two gates being electrically connected to a first electrical contact formed on the second face of said first of the two gates, and the first face of a second of the two gates being electrically connected to a second electrical contact; passing through the support layer, the gates of the transistor not being electrically connected to each other.
  • the improvement of the integration density can therefore be applied to non-connected gate transistors such as FinFETs.
  • the support layer may comprise recesses in which the grids may be arranged.
  • the support layer may be based on at least one dielectric material such as SiO 2 and / or Li 2 O 3 and / or nitride and / or diamond and / or based on at least one selectively etchable material. to other transistor materials, such as Si and / or Ge and / or SiGe.
  • the transistor may further comprise a portion of a hard mask disposed on the active area or zones.
  • the portion of the hard mask may comprise at least one oxide layer such as SiO 2 and / or a nitride layer.
  • the active zone (s) may be based on at least one semiconductor, constrained or not, such as Si and / or Ge and / or SiGe and / or any type III semiconductor.
  • the grids may be based on at least one metallic material and / or polysilicon.
  • the first and second grids may be partially surrounded by at least one gate dielectric based on a dielectric material such as SiON and / or SiO 2 and / or HfO 2 .
  • the transistor may further include a dielectric material, such as SiO 2 , at least partially covering portions of the support layer and forming isolation trenches such as shallow isolation trenches.
  • the first and / or second electrical contact may further comprise silicide portions formed against the first and / or second face of the first and / or second grid, or the first and / or second of the two grids.
  • the transistor may include silicide portions formed on source and drain regions of the transistor.
  • the first and / or second electrical contact may each comprise a via based on a first conductive material and a metal portion based on a second conductive material, the via being disposed between the metal portion and the first and / or second grid, or between the metal portion and the first and / or second of the two grids.
  • the transistor may further comprise dielectric spacers disposed on the support layer and at least against the grids.
  • the transistor may further comprise: a plurality of active zones based on at least one semiconductor, each active zone being able to be arranged between two grids located next to one another consecutively, the active zones and the grids being able to be arranged on the support layer, each grid possibly comprising a first face on the side of the support layer and a second face opposite to the first face,
  • the transistor may further comprise source and drain zones formed on said face of the support layer and electrically connected to electrical contacts made on the side of said face of the support layer and / or on the side of a face opposite to said face of the support layer through the support layer.
  • the present invention also relates to a method for producing a field effect transistor, comprising at least the following steps:
  • the invention also relates to a method for producing a field effect transistor, comprising at least the following steps:
  • a gate material at least in the gate locations, forming a plurality of gates each comprising a first face on the side of the support layer and a second face opposite to the first face, each active zone being arranged between two gates located next to each other consecutively,
  • Engraving of the grid locations can also be done in part in the support layer.
  • the method may further comprise, before the photolithography and etching step, a deposition step, such as a LPCVD deposition, of a hard mask on the active layer, the grid locations being also etched through the hard mask.
  • a deposition step such as a LPCVD deposition
  • the method may further comprise, between the step of photolithography and etching gate locations and the deposition step of the gate material, a deposition step of a gate dielectric at least in the gate locations, the gate material being deposited on this gate dielectric.
  • the method may further comprise, between the deposition step of the gate material and the step of producing the first electrical contact, a dopant implantation step in zones of the active layer intended to form source zones and drain of the transistor.
  • the method may further comprise, between the deposition step of the gate material and the step of producing the first electrical contact, a step of producing dielectric spacers on the support layer and at least against the grids.
  • the method may furthermore comprise, between the step of producing the spacers and the step of producing the first electrical contact, a step of depositing a dielectric material on portions of the support layer not covered by the gate material or the active layer or the spacers, forming isolation trenches.
  • the method may furthermore comprise, between the deposition step of the gate material and the step of producing the first electrical contact, a chemical-mechanical planarization step with a stop on the active layer or, when the transistor comprises a hard mask disposed on the active layer, with stop on the hard mask.
  • the method may further comprise, between the deposition step of the gate material and the step of producing the first electrical contact, a step of siliciding the gate material and / or zones of the active layer intended to form zones. source or drain of the transistor.
  • the realization of the first electrical contact can be obtained at least by the steps of:
  • first conductive material partially filling the etched location in the dielectric layer, forming a via electrically contacting the first grid or the first of the two grids, depositing a second conductive material in the location etched in the dielectric layer on the via, forming a metal portion.
  • the realization of the second electrical contact can be obtained at least by the steps of:
  • the method may further comprise, between the step of photolithography and etching of the via location in the support layer and the step of depositing the first conductive material in this location, a silicidation step of the first face of the second grid or the second of the two grids.
  • the present invention also relates to a method for producing a field effect transistor, comprising at least the following steps:
  • a gate material at least in the gate locations, forming a plurality of gates each comprising a first face on the side of the support layer and a second face opposite to the first face, each active zone being arranged between two gates located next to each other consecutively,
  • the method may furthermore comprise, between the deposition step of the gate material and the step of producing the first electrical contact, a step of producing source and drain zones in the active layer, the implementation of the step of producing the first electrical contact and / or the step of producing the second electrical contact through the support layer also forming metal portions electrically connected to the source and drain zones on the side of a face of the support layer having the first electrical contact and / or the side of another face of the support layer having the second electrical contact through the support layer.
  • the contacts of the source and drain zones as well as the contacts of the grids on one side and / or the other of the transistor can be made simultaneously.
  • FIG. 1 represents a FinFET with grids connected according to the prior art
  • FIGS. 2A to 2E show the steps of a method of producing a FinFET with gates not connected according to the prior art
  • FIGS. 3A to 3P show the steps of a method for producing a field effect transistor, object of the present invention
  • FIG. 4 represents an electrical diagram of a ring oscillator made from self-aligned double-gate transistors, object of the present invention
  • FIG. 5 represents electrical simulations of operation of the ring oscillator represented on FIG. Figure 4
  • FIG. 6 represents an example of a logic buffer produced from double-gate transistors according to the invention.
  • Identical, similar or equivalent parts of the different figures described below bear the same numerical references so as to facilitate the passage from one figure to another.
  • the different parts shown in the figures are not necessarily in a uniform scale, to make the figures more readable.
  • a method of producing a field effect transistor, here a FinFET 100, will now be described in connection with FIGS. 3A to 3P.
  • a substrate of the semiconductor-on-insulator type comprising a substrate 102, a support layer 104 and an active layer 106, a hard mask 108, for example by an LPCVD deposit (deposit low pressure chemical vapor phase).
  • LPCVD deposit deposit low pressure chemical vapor phase
  • the material of the substrate 102 is preferably chosen such that it can easily be consumed chemically and / or mechanically, for example Si.
  • the support layer 104 is based on at least one dielectric material. such as SiO 2.
  • the active layer 106 is based on at least one semiconductor, here Si.
  • the active layer 106 may also be based on SiGe, and / or Ge, and / or any type III-V material (GaAs, InGaAs, GaN, InP, etc.).
  • the hard mask 108 here comprises an SiO 2 -based layer and / or a nitride layer.
  • the hard mask 108 comprises a bilayer of SiO 2 and nitride.
  • the thickness of the substrate 102 is for example equal to about 750 ⁇ m, that of the support layer 104 is about 200 nm, and that of the active layer 106 equal to about 40 nm .
  • An electron beam photolithography is then carried out in order to define the locations of the grids, the source and drain zones and the channels intended to be made in the active layer 106 of the FinFET 100.
  • the hard mask 108 is etched the active layer 106 the pattern previously defined by photolithography by implementing anisotropic etching. The etching is also carried out partially in the support layer 104, without crossing it completely. Thus, depressions are formed in the support layer 104 in which the grids will then be made.
  • Figures 3B and 3C respectively show a sectional view and a top view of FinFET 100 after etching.
  • a grid dielectric 110 is deposited. for example based on HfO 2 .
  • the gate dielectric 110 deposited on the hard mask 108 and on the support layer 104, is also in contact with the sidewalls of the active layer 106 exposed during the previous step of etching the hard mask 108 and the active layer 106.
  • a gate material 112 for example based on a metal and / or polysilicon, for example a metal bilayer (for example TiN) / polysilicon is then deposited by LPCVD on the gate dielectric 110.
  • Figures 3D and 3E respectively show a sectional view and a top view of the FinFET 100 after deposition of the gate dielectric 110 and the gate material 112.
  • the gate material 112 and the gate dielectric 110 may be based on any material making it possible to obtain a stack of grids such as: SiON / polysilicon, SiO 2 / polysilicon, HfO 2 / TiN / polysilicon, SiO 2 2 / metal, etc.
  • a gate stack is not limited to two different materials, the gate material 112 and the gate dielectric 110 may be based on several materials. Then, as shown in FIG. 3F (seen from above), a photolithography and etching of the gate material 112 and the gate dielectric 110 such that the remaining portions, or fingers, of this gate stack form the gates and the gate dielectrics of FinFET 100.
  • LDD (low doping) implementations are then carried out in the portions of the active layer 106 intended to form part of the source and the drain of the FinFET 100.
  • two implementation steps are implemented to achieve the LDD zones, on each side of the portions of the active layer 106.
  • These implantation steps are performed by oblique beams of angles ⁇ and - ⁇ (see FIG. 3G,
  • is determined by the formula:
  • E finger distance between two consecutive portions, or fingers, of the active layer 106 intended to form part of the source and drain zones; h finger : height of the active layer 106, h md : height of the hard mask 108.
  • the LDD implantations here are of the opposite type to the doping of the substrate 102.
  • the LDD implantations are carried out with N-type dopants.
  • An implantation of dopant pockets is also performed in the active layer 106, at the boundary between the zones intended to form the source and the drain and the zones intended to form the channels.
  • spacers 114 are then produced on the support layer 104, along the side walls of the active layer 106 exposed during the first etching step and the grids 112, by depositing a material dielectric such as SiO 2 and engraving it in the desired pattern.
  • HDD (strong doping) implementations are then performed to form the source and drain zones. This strong doping is carried out with dopants of the opposite type to the doping of the substrate 102.
  • a dielectric material 116 for example based on an oxide such as SiO 2, is deposited on the entire FinFET 100, covering in particular the portions of the support layer 104 not covered by the spacers 114.
  • a chemical mechanical planarization with stop at the hard mask 108 allows portions of the gate material 112 and the dielectric material 116 at a level above the hard mask 108 to be removed and to form a flat face of the FinFET 100 (FIGS. 31 and 3J).
  • the dielectric material 116 thus forms shallow isolation trenches (STI) protecting the portions of the support layer 104 still visible after the spacers 114 are made.
  • STI shallow isolation trenches
  • a photolithography and etching of a part of the hard mask 108 is carried out to expose part of the source and drain zones of the active layer 106.
  • the remaining portions of the hard mask 108 protect the Fingers formed in the active layer 106.
  • the exposed portions of the source and drain zones of the active layer 106 and the grids 112 are then silicided.
  • a metal is deposited by example of cobalt and / or platinum and / or palladium and / or nickel on the areas on which it is desired to make a metal-semiconductor alloy, or any another metal that can form a metal-semiconductor alloy, and for example silicide as in this embodiment, or germanide, or germanosilicide.
  • a first anneal makes it possible to form the silicide 118.
  • the unreacted nickel is then selectively removed.
  • a second annealing finally makes it possible to reduce the resistivity of the silicide 118.
  • First electrical contacts are then formed on a first face of FinFET 100.
  • a layer of dielectric 120 for example SiO 2 is deposited by PECVD (plasma-enhanced chemical vapor deposition) on the face of FinFET 100 where is the hard mask 108, called the first face.
  • PECVD plasma-enhanced chemical vapor deposition
  • a photolithography is then carried out defining the locations of the electrical contacts intended to be made at the first face of the FinFET 100 and an anisotropic etching of the dielectric layer 120.
  • a Ti / TiN deposit forming a diffusion barrier and then tungsten in the locations etched in the dielectric layer 120 makes it possible to form via 122.
  • a chemical mechanical planarization then makes it possible to avoid short circuits by putting metal only in the contact holes, or via.
  • a deposit of metal such as aluminum on the via 122 finally makes it possible to make metal portions 124.
  • These first electrical contacts formed by the silicide 118, via 122 and the metal portions 124, make it possible to contact both a part of the FinFET 100 grids and the source and drain zones ( Figures 3M and 3N).
  • a photolithography and etching step allows to define and realizing the metal tracks of a first level of interconnections connected to these first electrical contacts. It is possible to carry out further levels of interconnections connected to this first level of interconnections, for example by photolithography and etching.
  • the FinFET 100 comprises a plurality of grids 112 arranged next to each other, separated by the fingers formed in the active layer 106. These first electrical contacts are made so as to contact a grid 112 on two. Indeed, considering that each finger of the active layer 106 is disposed between two grids 112, only one of the two grids is connected to a first electrical contact as made above. Similarly, first electrical contacts are also made at the source and drain areas. In the example of FIG. 3N, the source and drain zones are connected to contacts formed on the first face of FinFET 100.
  • another layer of dielectric 126 is then deposited on the dielectric layer 120 and on the metal portions 124 made on the first face, and then this dielectric layer 126 is planarized.
  • a second substrate 128 is then adhesively bonded to this other dielectric layer 126.
  • the first substrate 102 is eliminated by mechanical ("grinding") and / or chemical (for example from a solution of tetramethylammonium hydroxide (TMAH)).
  • Via 130 and metal portions 132 are then made at the second face of the FinFET 100, to contact the grids that are not contacted by the first electrical contacts and form second electrical contacts.
  • TMAH tetramethylammonium hydroxide
  • a silicidation of these grids is carried out in a manner similar to the silicidation described above.
  • the via 130 and the metal portions 132 are here made similarly to the via 122 and metal portions 124 of the first face of the FinFET 100
  • Interconnection levels can then be achieved, for example by photolithography and etching, connected to the second electrical contacts.
  • the gates 112 are connected to a first electrical contact and a second electrical contact on either side of the transistor.
  • the electrical contacts formed at the source and drain zones can be made not on the side of the first face of the FinFET, but on the side of the second face of the FinFET 100, opposite to the first face.
  • the electrical contacts formed at the source and drain zones can be made on both sides of the FinFET 100, that is to say both on the side of the first face and the second face of the FinFET 100.
  • the fourth column of the table expresses the gain in% obtained over the minimum distance between the fingers for such a transistor, corresponding to the possible reduction of the surface used for producing the transistor.
  • a block carrying out a logic function comprises various elements such as inverters, simple logic gates (NOR, NAND, ...) or more complex (OR-AND, AND-OR, ...), or flip-flops and / or or storage elements.
  • Such a block may for example be a ring oscillator 1000 made from a plurality of self-aligned and independent double-gate transistors shown in FIG. 4, whose operation is controlled by means of a CMD signal. Electrical simulations of this oscillator 1000 are shown in FIG. 5.
  • the curves 1002, 1004, 1006, 1008 and 1010 represent variations of parameters of the oscillator 1000 as a function of the values of the voltages Vctrl N and Vctrl P, Vctrl_N being equal to the value represented on the axis X and Vctrl_P being equal to the value VDD - Vctrl_N.
  • the curve 1002 represents the variations of the maximum voltage of the oscillation signal obtained during the operation of the oscillator 1000.
  • the curve 1004 represents the minimum voltage of this oscillation signal.
  • Curve 1006 represents the period of the output signal of the oscillator 1000.
  • the curve 1008 represents the static consumption of the oscillator 1000 when the CMD signal is ⁇ 0 '.
  • the curve 1010 represents the dynamic consumption of the oscillator 1000 when the signal Cmd is at ⁇ l '.
  • the dual independent gates allow control of the operating speed of the oscillator through a control of the switching time of the transistors while optimizing the consumption of the circuit.
  • the electrical performance of a logic block is thus optimized by the evolution of the electrical diagrams while minimizing its impact in terms of surface area thanks to the invention with respect to a diagram according to the prior art.
  • FIG. 6 represents a logic buffer 2000 made from independent double-gate transistors as previously described. For the sake of clarity, this buffer has been reduced in this FIG. 6 to an inverter with two double-gate transistors.
  • this buffer or any other logic function comprising active transistors having a minimum channel length L and a large transistor width W, such as for example W> 20 ⁇ L, the density constraints integration are important. When transistors are of FinFET type, these constraints result in transistors having a large number of fingers.
  • the PMOS of this buffer 2000 has 40 fingers and the NMOS has 20 fingers.
  • this device requires 20 fingers.
  • the contact recovery constraints lead to the use of the proposed technique to increase the density of the implantation of the components.
  • the present invention makes it possible to increase the integration density of these transistors by reducing the space required between the fingers of these transistors.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

Transistor a effet de champ (100) comportant : - une couche support (104), - une pluralité de zones actives (106) a base de semi-conducteur, chaque zone active étant destinée a former un canal et disposée entre deux grilles (112) situées l'une a cote de l'autre consécutivement, les zones actives et les grilles étant disposées sur Ia couche support, chaque grille comportant une première face du cote de Ia couche support et une seconde face opposée a Ia première face, - Ia seconde face d'une première des deux grilles étant reliée électriquement a un premier contact électrique (118, 122, 124) réalisé sur Ia seconde face de ladite première des deux grilles, et Ia première face d'une seconde des deux grilles étant reliée électriquement a un second contact électrique (118, 130, 132) traversant Ia couche support, les grilles du transistor n'étant pas reliées électriquement entre elles.

Description

TRANSISTOR A EFFET DE CHAMP A CONTACTS ELECTRIQUES ALTERNES
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
L' invention concerne le domaine des transistors à effet de champ, et notamment les FinFET (transistors à effet de champ à ailettes) .
Afin de palier aux inconvénients liés à la réduction des dimensions des transistors CMOS, notamment l'augmentation de la consommation énergétique due aux fuites dans ces transistors et l'augmentation des contraintes technologiques, des dispositifs dits « multi-grilles » ont été développés, comme par exemple les FinFET. Par rapport aux transistors CMOS, les transistors FinFET possèdent un meilleur contrôle électrostatique, permettant d'obtenir une meilleure pente sous le seuil et donc un courant de fuite à l'état bloqué plus faible, et un courant à l'état passant plus élevé grâce à l'existence de plusieurs canaux de transport. Ces grilles peuvent notamment être indépendantes les unes des autres, permettant par exemple de pouvoir moduler la tension de seuil par l'intermédiaire de la seconde grille. La figure 1 représente un exemple d'un
FinFET 1. Le FinFET 1 comporte une source 2, un drain 4 et n doigts 6 formant chacun deux canaux, parallèles les uns par rapport aux autres et réalisés sur une couche d'oxyde 8 d'un substrat SOI (silicium sur isolant) initial. Sur l'exemple de la figure 1, le FinFET 1 comporte trois doigts 6 formés sur une face de la couche d' oxyde 8. Chaque doigt 6 comporte une portion de zone active 10 d'épaisseur TSl sur laquelle est formée une portion de masque dur 12 et enfin une grille 14 de longueur LG réalisée au-dessus de la portion de masque dur 12 et sur les côtés du masque dur 12 et de la zone active 10. La conduction entre la zone active 10 et la grille 14 est réalisée au niveau des côtés, le masque dur 12 empêchant la conduction entre la grille 14 et la zone active 10 au niveau de la face supérieure de la zone active 10. Dans un tel FinFET à grilles connectées (les différentes grilles 14 sont reliées électriquement entre elles) , la densité du courant circulant dans les zones actives 10 est proportionnelle à la valeur Weq = n x 2 x TSl. La densité d' intégration du FinFET 1 dépend donc directement de la capacité à minimiser l'espace entre les doigts 6.
Il est également connu de l'art antérieur de réaliser des FinFETs à grilles non connectées, c'est-à-dire comportant des grilles se trouvant en contact avec les côtés des zones actives et qui ne sont pas reliées électriquement entre elles. Dans ce cas, les tensions de grille à appliquer au FinFET 1 pour chaque grille sont donc indépendantes les unes des autres, permettant ainsi de moduler la tension de seuil liée à l'une des grilles par rapport à la tension de seuil liée à l'autre grille.
Un procédé de réalisation d'un FinFET à grilles non connectées 20 est décrit en liaison avec les figures 2A à 2E. On réalise tout d'abord la structure représentée sur la figure 2A comportant un substrat 22, une couche d'oxyde enterrée 24, une couche active 26 à base de semi-conducteur, par exemple du Si, et une couche de masque dur 28.
Une étape de photolithographie par faisceau d'électrons, puis une étape de gravure du masque dur 28 et de la couche active 26 forment les doigts, c'est-à- dire les canaux, du FinFET 20 (figure 2B) . Comme représenté sur la figure 2C, on dépose ensuite un empilement de grille formé par un diélectrique de grille 29 tel que du Siθ2 et un matériau de grille 30 tel que du Si polycristallin, sur la couche d'oxyde 24, recouvrant également les doigts du FinFET 20.
On réalise ensuite une planarisation, par exemple mécano-chimique avec arrêt sur la couche de masque dur 28 (figure 2D) .
Enfin, des contacts électriques sont réalisés au-dessus de chaque grille 30. Pour cela, un matériau diélectrique 31 est déposé sur l'ensemble de la structure. Des via, ou trous de contact, 32 et des portions métalliques 34 sont ensuite réalisés dans ce diélectrique 31 par lithographie, gravure et dépôt de métal. L'ensemble est ensuite planarisé, comme représenté sur la figure 2E.
Dans un tel FinFET à grilles non connectées, les dimensions des zones de canal, des grilles, des via et des portions métalliques sont soumises à des contraintes. La règle de dessin la plus contraignante peut être soit le pas minimum entre deux portions métalliques 34 consécutives (« Pasportion » sur la figure 2E) , soit le pas minimum entre deux ensembles grille 30/couche active 26/via 32 (« PasVia » sur la figure 2E) , en tenant compte du désalignement possible des via 32. Par exemple, pour le nœud technologique 45 nm, la règle de dessin pour la largeur d'un doigt est égale à environ 9 nm. La largeur de la grille 30 ainsi que celle de la portion métallique 34 et du via 32 est égale à environ 45 nm. Le désalignement maximum des via 32 est égal à environ 13 nm (valeur à 5 fois l'écart type près). Pour éviter de court-circuiter deux grilles, le pas minimum est donc égal à environ 58 nm (13 nm + 45 nm) pour l'ensemble grille 30/couche active 26/via 32. Or, le pas minimum pour la réalisation des portions métalliques 34 est d'environ 90 nm. Le pas minimum des portions métalliques 34 est donc plus grand que celui de l'ensemble grille 30/couche active 26/via 32. Ce sont donc les portions métalliques 34 qui imposent la distance entre deux zones de canal de la couche active 26, c'est-à-dire la distance entre deux doigts du FinFET.
On voit donc que dans ce type de structure, les règles de dessin des contacts électriques sont contraignantes et limitent la densité d' intégration de tels transistors.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de proposer un transistor à effet de champ offrant une meilleure densité d'intégration. Pour cela, la présente invention propose un transistor à effet de champ comportant au moins :
- une couche support,
- une zone active à base d' au moins un semi-conducteur, destinée à former un canal, disposée sur une face de la couche support, entre une première et une seconde grilles réalisées sur ladite face de la couche support et comportant chacune une première face du côté de la couche support et une seconde face opposée à la première face,
- un premier contact électrique réalisé sur la seconde face de la première grille et relié électriquement à la seconde face de la première grille, et un second contact électrique traversant la couche support et relié électriquement à la première face de la seconde grille.
La présente invention permet donc d'améliorer la densité d'intégration d'un transistor à effet de champ tel qu'un FinFET à grilles non connectées en relâchant la contrainte sur les dimensions des contacts électriques, en ne connectant qu'une grille sur deux par face.
Dans cette nouvelle approche, le pas minimum des contacts électriques est multiplié par deux par rapport aux dispositifs de l'art antérieur. C'est donc l'ensemble grille/zone active/via qui impose la distance minimum entre les doigts.
L' invention concerne en outre un transistor à effet de champ comportant au moins : - une couche support, - une pluralité de zones actives à base d'au moins un semi-conducteur, chaque zone active étant destinée à former un canal et disposée entre deux grilles situées l'une à côté de l'autre consécutivement, les zones actives et les grilles étant disposées sur la couche support, chaque grille comportant une première face du côté de la couche support et une seconde face opposée à la première face,
- la seconde face d'une première des deux grilles étant reliée électriquement à un premier contact électrique réalisé sur la seconde face de ladite première des deux grilles, et la première face d'une seconde des deux grilles étant reliée électriquement à un second contact électrique traversant la couche support, les grilles du transistor n'étant pas reliées électriquement entre elles.
On réalise ainsi un transistor comportant des grilles non reliées électriquement entre elles, c'est-à-dire isolées électriquement les unes des autres, et comportant des contacts électriques alternés au niveau de deux faces opposées du transistor. L'ensemble des grilles du transistor sont donc indépendantes les unes des autres, cette isolation électrique étant également réalisée entre les grilles reliées électriquement à des contacts électriques formés sur une même face du transistor. L'amélioration de la densité d'intégration peut donc s'appliquer à des transistors à grilles non connectées tels que des FinFET. De préférence, la couche support peut comporter des creux dans lesquels peuvent être disposées les grilles.
La couche support peut être à base d' au moins un matériau diélectrique tel que du Siθ2 et/ou de IΑI2O3 et/ou du nitrure et/ou du diamant et/ou à base d' au moins un matériau pouvant être gravé sélectivement par rapport aux autres matériaux du transistor, tel que du Si et/ou du Ge et/ou du SiGe. Le transistor peut comporter en outre une portion d'un masque dur disposée sur la ou les zones actives .
La portion du masque dur peut comporter au moins une couche d'oxyde tel que du Siθ2 et/ou une couche de nitrure.
La ou les zones actives peuvent être à base d'au moins un semi-conducteur, contraint ou non, tel que du Si et/ou du Ge et/ou du SiGe et/ou n' importe quel semi-conducteur de type III-V. Les grilles peuvent être à base d'au moins un matériau métallique et/ou de polysilicium.
Les premières et secondes grilles peuvent être en partie entourées d' au moins un diélectrique de grille à base d'un matériau diélectrique tel que du SiON et/ou du SiO2 et/ou de HfO2.
Le transistor peut comporter en outre un matériau diélectrique, tel que du SiO2, recouvrant au moins en partie des portions de la couche support et formant des tranchées d' isolation telles que des tranchées d'isolation peu profondes. Le premier et/ou le second contact électrique peut comporter en outre des portions de siliciure formées contre la première et/ou la seconde face de la première et/ou de la seconde grille, ou la première et/ou la seconde des deux grilles.
Le transistor peut comporter des portions de siliciure formées sur des zones de source et de drain du transistor.
Le premier et/ou le second contact électrique peut comporter chacun un via à base d'un premier matériau conducteur et une portion métallique à base d'un second matériau conducteur, le via étant disposé entre la portion métallique et la première et/ou la seconde grille, ou entre la portion métallique et la première et/ou la seconde des deux grilles.
Le transistor peut comporter en outre des espaceurs diélectriques disposés sur la couche support et au moins contre les grilles.
Le transistor peut comporter en outre : - une pluralité de zones actives à base d'au moins un semi-conducteur, chaque zone active pouvant être disposée entre deux grilles situées l'une à côté de l'autre consécutivement, les zones actives et les grilles pouvant être disposées sur la couche support, chaque grille pouvant comporter une première face du côté de la couche support et une seconde face opposée à la première face,
- la seconde face de l'une des deux grilles pouvant être reliée électriquement à un premier contact électrique réalisé sur la seconde face de ladite une des deux grilles, et la première face de l'autre des deux grilles pouvant être reliée électriquement à un second contact électrique traversant la couche support. Le transistor peut comporter en outre des zones de source et de drain formées sur ladite face de la couche support et reliées électriquement à des contacts électriques réalisés du côté de ladite face de la couche support et/ou du côté d'une face opposée à ladite face de la couche support en traversant la couche support. L'invention a également pour but de proposer un procédé de réalisation d'un transistor à effet de champ, tel un transistor à doubles grilles auto-alignées et indépendantes, dont la mise en œuvre soit facilitée par rapport aux procédés de l'art antérieur.
La présente invention concerne également un procédé de réalisation d'un transistor à effet de champ, comportant au moins les étapes suivantes :
- photolithographie et gravure d'au moins deux emplacements de grilles dans une couche active à base d'au moins un semi-conducteur disposée sur une couche support, formant dans la couche active et entre les emplacements de grilles au moins une zone active destinée à former un canal, - dépôt d'un matériau de grille au moins dans les emplacements de grilles, formant une première et une seconde grilles comportant chacune une première face du côté de la couche support et une seconde face opposée à la première face, - réalisation d'au moins un premier contact électrique sur la seconde face de la première grille, ce premier contact étant relié électriquement à la seconde face de la première grille,
- réalisation, à travers la couche support, d'au moins un second contact électrique relié électriquement à la première face de la seconde grille.
L' invention concerne également un procédé de réalisation d'un transistor à effet de champ, comportant au moins les étapes suivantes :
- photolithographie et gravure d'une pluralité d'emplacements de grilles dans une couche active à base d'au moins un semi-conducteur disposée sur une couche support, formant dans la couche active une pluralité de zones actives, chacune étant destinée à former un canal et étant disposée entre deux emplacements de grilles disposés l'un à côté de l'autre consécutivement,
- dépôt d'un matériau de grille au moins dans les emplacements de grilles, formant une pluralité de grilles comportant chacune une première face du côté de la couche support et une seconde face opposée à la première face, chaque zone active étant disposée entre deux grilles situées l'une à côté de l'autre consécutivement,
- réalisation d'au moins un premier contact électrique sur la seconde face d'une première des deux grilles, ce premier contact étant relié électriquement à la seconde face de ladite première des deux grilles,
- réalisation, à travers la couche support, d'au moins un second contact électrique relié électriquement à la première face d'une seconde des deux grilles, les grilles du transistor n'étant pas reliées électriquement entre elles.
La gravure des emplacements de grilles peut également être réalisée en partie dans la couche support.
Le procédé peut comporter en outre, avant l'étape de photolithographie et de gravure, une étape de dépôt, tel un dépôt LPCVD, d'un masque dur sur la couche active, les emplacements de grilles étant également gravés à travers le masque dur.
Le procédé peut comporter en outre, entre l'étape de photolithographie et de gravure des emplacements de grilles et l'étape de dépôt du matériau de grille, une étape de dépôt d'un diélectrique de grille au moins dans les emplacements de grilles, le matériau de grille étant déposé sur ce diélectrique de grille .
Le procédé peut comporter en outre, entre l'étape de dépôt du matériau de grille et l'étape de réalisation du premier contact électrique, une étape d' implantation de dopants dans des zones de la couche active destinées à former des zones de source et de drain du transistor.
Le procédé peut comporter en outre, entre l'étape de dépôt du matériau de grille et l'étape de réalisation du premier contact électrique, une étape de réalisation d'espaceurs diélectriques sur la couche support et au moins contre les grilles.
Dans ce cas, le procédé peut comporter en outre, entre l'étape de réalisation des espaceurs et l'étape de réalisation du premier contact électrique, une étape de dépôt d'un matériau diélectrique sur des parties de la couche support non recouvertes par le matériau de grille ou la couche active ou les espaceurs, formant des tranchées d'isolation. Le procédé peut comporter en outre, entre l'étape de dépôt du matériau de grille et l'étape de réalisation du premier contact électrique, une étape de planarisation mécano-chimique avec arrêt sur la couche active ou, lorsque le transistor comporte un masque dur disposé sur la couche active, avec arrêt sur le masque dur .
Le procédé peut comporter en outre, entre l'étape de dépôt du matériau de grille et l'étape de réalisation du premier contact électrique, une étape de siliciuration du matériau de grille et/ou de zones de la couche active destinées à former des zones de source ou de drain du transistor.
La réalisation du premier contact électrique peut être obtenue au moins par les étapes de :
- dépôt d'une couche diélectrique sur la couche active et sur les grilles,
- photolithographie et gravure d'un emplacement de via dans la couche diélectrique au niveau de la première grille ou la première des deux grilles,
- dépôt d'un premier matériau conducteur remplissant en partie l'emplacement gravé dans la couche diélectrique, formant un via contactant électriquement la première grille ou la première des deux grilles, - dépôt d'un second matériau conducteur dans l'emplacement gravé dans la couche diélectrique sur le via, formant une portion métallique.
La réalisation du second contact électrique peut être obtenue au moins par les étapes de :
- photolithographie et gravure d'un emplacement de via dans la couche support au niveau de la seconde grille ou la seconde des deux grilles,
- dépôt d'un premier matériau conducteur remplissant en partie l'emplacement gravé dans la couche support, formant un via contactant électriquement la première face de la seconde grille ou la seconde des deux grilles,
- dépôt d'un second matériau conducteur dans l'emplacement gravé dans la couche support sur le via, formant une portion métallique.
Le procédé peut comporter en outre, entre l'étape de photolithographie et de gravure de l'emplacement de via dans la couche support et l'étape de dépôt du premier matériau conducteur dans cet emplacement, une étape de siliciuration de la première face de la seconde grille ou la seconde des deux grilles .
La présente concerne également un procédé de réalisation d'un transistor à effet de champ, comportant au moins les étapes suivantes :
- photolithographie et gravure d'une pluralité d'emplacements de grilles dans une couche active à base d'au moins un semi-conducteur disposée sur une couche support, formant dans la couche active une pluralité de zones actives, chacune étant destinée à former un canal et étant disposée entre deux emplacements de grilles disposés l'un à côté de l'autre consécutivement,
- dépôt d'un matériau de grille au moins dans les emplacements de grilles, formant une pluralité de grilles comportant chacune une première face du côté de la couche support et une seconde face opposée à la première face, chaque zone active étant disposée entre deux grilles situées l'une à côté de l'autre consécutivement,
- réalisation d'un premier contact électrique sur la seconde face de chacune d'une des deux grilles, ce premier contact étant relié électriquement à la seconde face de ladite une des deux grilles,
- réalisation, à travers la couche support, d'un second contact électrique relié électriquement à la première face de chacune de l'autre des deux grilles . Le procédé peut comporter en outre, entre l'étape de dépôt du matériau de grille et l'étape de réalisation du premier contact électrique, une étape de réalisation de zones de source et de drain dans la couche active, la mise en œuvre de l'étape de réalisation du premier contact électrique et/ou de l'étape de réalisation du second contact électrique à travers la couche support formant également des portions métalliques reliées électriquement aux zones de source et de drain du côté d'une face de la couche support comportant le premier contact électrique et/ou du côté d'une autre face de la couche support comportant le second contact électrique à travers la couche support.
Ainsi, les contacts des zones de source et de drain ainsi que les contacts des grilles se trouvant d'un côté et/ou de l'autre du transistor peuvent être réalisés simultanément.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés à titre purement indicatif et nullement limitatif en faisant référence aux dessins annexés sur lesquels :
- la figure 1 représente un FinFET à grilles connectées selon l'art antérieur, - les figures 2A à 2E représentent les étapes d'un procédé de réalisation d'un FinFET à grilles non connectées selon l'art antérieur,
- les figures 3A à 3P représentent les étapes d'un procédé de réalisation d'un transistor à effet de champ, objet de la présente invention,
- la figure 4 représente un schéma électrique d'un oscillateur en anneau réalisé à partir de transistors à doubles grilles auto-alignées, objet de la présente invention, - la figure 5 représente des simulations électriques de fonctionnement de l'oscillateur à anneau représenté sur la figure 4,
- la figure 6 représente un exemple de buffer logique réalisé à partir de transistors double grilles selon l'invention. Des parties identiques, similaires ou équivalentes des différentes figures décrites ci-après portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre. Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles .
Les différentes possibilités (variantes et modes de réalisation) doivent être comprises comme n'étant pas exclusives les unes des autres et peuvent se combiner entre elles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
Un procédé de réalisation d'un transistor à effet de champ, ici un FinFET 100, va maintenant être décrit en liaison avec les figures 3A à 3P.
Comme représenté sur la figure 3A, on dépose tout d'abord sur un substrat de type semiconducteur sur isolant, comportant un substrat 102, une couche support 104 et une couche active 106, un masque dur 108, par exemple par un dépôt LPCVD (dépôt chimique en phase vapeur basse pression) .
Le matériau du substrat 102 est de préférence choisi tel qu' il puisse être facilement consommé par voie chimique et/ou mécanique, par exemple du Si. Dans cet exemple de réalisation, la couche support 104 est à base d'au moins un matériau diélectrique tel que du Siθ2. La couche active 106 est à base d'au moins un semi-conducteur, ici du Si. La couche active 106 peut également être à base de SiGe, et/ou de Ge, et/ou de n'importe quel matériau de type III-V (GaAs, InGaAs, GaN, InP, ...) . Enfin, le masque dur 108 comprend ici une couche à base de Siθ2 et/ou une couche de nitrure. Avantageusement, le masque dur 108 comporte un bicouche de Siθ2 et de nitrure. Pour un diamètre de substrat égal à environ 200 mm, l'épaisseur du substrat 102 est par exemple égale à environ 750 μm, celle de la couche support 104 égale à environ 200 nm, et celle de la couche active 106 égale à environ 40 nm. On réalise ensuite une photolithographie par faisceau d'électrons afin de définir les emplacements des grilles, des zones de source et de drain et des canaux destinés à être réalisés dans la couche active 106 du FinFET 100. On grave ensuite dans le masque dur 108 et la couche active 106 le motif précédemment défini par la photolithographie en mettant en œuvre une gravure anisotrope. La gravure est également réalisée en partie dans la couche support 104, sans la traverser complètement. Ainsi, des creux sont formés dans la couche support 104 dans lesquels les grilles seront ensuite réalisées. Les figures 3B et 3C représentent respectivement une vue en coupe et une vue de dessus du FinFET 100 après la gravure.
On dépose ensuite, par exemple par un dépôt CVD (dépôt chimique en phase vapeur), sur l'ensemble du dispositif 100, c'est-à-dire sur le masque dur 108 et dans les emplacements précédemment gravés, un diélectrique de grille 110 par exemple à base de HfO2. Le diélectrique de grille 110, déposé sur le masque dur 108 et sur la couche support 104, est également en contact avec les parois latérales de la couche active 106 mises à nu lors de la précédente étape de gravure du masque dur 108 et de la couche active 106. Un matériau de grille 112 par exemple à base d'un métal et/ou de polysilicium, par exemple un bicouche métal (par exemple du TiN) / polysilicium est ensuite déposé par LPCVD sur le diélectrique de grille 110. Les figures 3D et 3E représentent respectivement une vue en coupe et une vue de dessus du FinFET 100 après dépôt du diélectrique de grille 110 et du matériau de grille 112.
De manière générale, le matériau de grille 112 et le diélectrique de grille 110 peuvent être à base de tout matériau permettant d' obtenir un empilement de grilles tel que : SiON/polysilicium, Siθ2/polysilicium, Hf02/TiN/polysilicium, Siθ2/métal, etc. De plus, un tel empilement de grille n'est pas limité à deux matériaux différents, le matériau de grille 112 et le diélectrique de grille 110 pouvant être à base de plusieurs matériaux. On réalise alors, comme représenté sur la figure 3F (vue de dessus) , une photolithographie et une gravure du matériau de grille 112 et du diélectrique de grille 110 telle que les portions restantes, ou doigts, de cet empilement de grille forment les grilles et les diélectriques de grilles du FinFET 100. On réalise ensuite des implantations LDD (dopage faible) dans les portions de la couche active 106 destinées à former une partie de la source et du drain du FinFET 100. Pour chacune de ces portions de la couche active 106, deux étapes d'implantation sont mises en œuvre pour réaliser les zones de LDD, de chaque côté des portions de la couche active 106. Ces étapes d'implantation sont réalisées par des faisceaux obliques d'angles θ et -θ (voir figure 3G, |θ| étant la valeur de l'angle entre le faisceau utilisé pour l'implantation et une droite parallèle à l'axe y) . La valeur maximale de |θ| est déterminée par la formule :
Tan ( θmax) = Edoigt / (hdoigt + hmd) , avec
Edoigt : distance entre deux portions consécutives, ou doigts, de la couche active 106 destinées à former une partie des zones de source et de drain ; hdoigt : hauteur de la couche active 106, hmd : hauteur du masque dur 108.
Les implantations LDD sont ici de type opposé au dopage du substrat 102. Par exemple, pour un substrat 102 de type P, les implantations LDD sont réalisées avec des dopants de type N.
Une implantation de poches de dopants est également réalisée dans la couche active 106, à la frontière entre les zones destinées à former la source et le drain et les zones destinées à former les canaux.
Afin d' implanter ces poches à la fois du côté de la source et du côté du drain, deux étapes d' implantation sont mises en œuvre avec des faisceaux d'ions inclinés. Les dopants de ces poches sont ici du même type que le dopage du substrat 102.
Comme représenté sur la figure 3H, on réalise ensuite des espaceurs 114 sur la couche support 104, le long des parois latérales de la couche active 106 mises à nu lors de la première étape de gravure et des grilles 112, en déposant un matériau diélectrique tel que du Siθ2 et en le gravant selon le motif souhaité. On réalise ensuite des implantations HDD (dopage fort) pour former les zones de source et de drain. Ce dopage fort est réalisé avec des dopants de type opposé au dopage du substrat 102.
Un matériau diélectrique 116, par exemple à base d'oxyde tel que du Siθ2, est déposé sur l'ensemble du FinFET 100, recouvrant notamment les portions de la couche support 104 non recouvertes par les espaceurs 114. Une planarisation mécano-chimique avec arrêt au niveau du masque dur 108 permet de supprimer des portions du matériau de grille 112 et du matériau diélectrique 116 se trouvant à un niveau au-dessus du masque dur 108 et former une face plane du FinFET 100 (figures 31 et 3J) . Le matériau diélectrique 116 forme ainsi des tranchées d'isolation peu profondes (STI) protégeant les portions de la couche support 104 encore visibles après la réalisation des espaceurs 114.
Comme représenté sur la figure 3K, on réalise une photolithographie et une gravure d'une partie du masque dur 108 pour mettre à nu une partie des zones de source et de drain de la couche active 106. Les portions du masque dur 108 restantes protègent les doigts formés dans la couche active 106. Sur la figure 3L, on réalise alors une siliciuration des portions mises à nues des zones de source et de drain de la couche active 106 ainsi que des grilles 112. Pour cela, on dépose un métal, par exemple du cobalt et/ou du platine et/ou du palladium et/ou du nickel sur les zones sur lesquelles on veut réaliser un alliage métal - semi-conducteur, ou tout autre métal pouvant former un alliage métal - semiconducteur, et par exemple du siliciure comme dans cet exemple de réalisation, ou du germaniure, ou du germanosiliciure . Un premier recuit permet de former le siliciure 118. On retire alors sélectivement le nickel n'ayant pas réagi. Un second recuit permet enfin de réduire la résistivité du siliciure 118.
On forme ensuite des premiers contacts électriques sur une première face du FinFET 100. Pour cela, on dépose une couche de diélectrique 120, par exemple du Siθ2, par PECVD (dépôt chimique en phase vapeur assisté par plasma) sur la face du FinFET 100 où se trouve le masque dur 108, appelé première face. On réalise ensuite une photolithographie définissant les emplacements des contacts électriques destinés à être réalisés au niveau de la première face du FinFET 100 et une gravure anisotrope de la couche de diélectrique 120. Un dépôt de Ti/TiN formant une barrière de diffusion puis de tungstène dans les emplacements gravés dans la couche de diélectrique 120 permet de former des via 122. Une planarisation mécano-chimique permet ensuite d'éviter les courts circuits en ne mettant du métal que dans les trous de contact, ou via. Un dépôt de métal tel que de l'aluminium sur les via 122 permet enfin de réaliser des portions métalliques 124. Ces premiers contacts électriques, formés par le siliciure 118, les via 122 et les portions métalliques 124, permettent de contacter à la fois une partie des grilles du FinFET 100 et des zones de source et de drain (figures 3M et 3N) . Une étape de photolithographie et de gravure permet de définir et réaliser les pistes de métal d'un premier niveau d' interconnexions relié à ces premiers contacts électriques. Il est possible de réaliser ensuite d'autres niveaux d'interconnexions reliés à ce premier niveau d'interconnexions, par exemple par photolithographie et gravure.
Le FinFET 100 comporte une pluralité de grilles 112 disposées les unes à côtés des autres, séparées par les doigts formés dans la couche active 106. Ces premiers contacts électriques sont réalisés de manière à contacter une grille 112 sur deux. En effet, en considérant que chaque doigt de la couche active 106 est disposé entre deux grilles 112, seule une des deux grilles est connectée à un premier contact électrique tel que réalisé ci-dessus. De même, des premiers contacts électriques sont également réalisés au niveau des zones de source et de drain. Sur l'exemple de la figure 3N, les zones de source et de drain sont reliées à des contacts formés sur la première face du FinFET 100.
Comme représenté sur la figure 30, on dépose ensuite une autre couche de diélectrique 126, par exemple à base de Siθ2, sur la couche de diélectrique 120 et sur les portions métalliques 124 réalisées sur la première face, puis on planarise cette couche diélectrique 126. Un second substrat 128 est ensuite collé par adhésion moléculaire sur cette autre couche diélectrique 126.
Enfin, sur la figure 3P, le premier substrat 102 est supprimé par élimination mécanique (« grinding » en anglais) et/ou chimique (par exemple à partir d'une solution d' Hydroxyde de tétraméthylammonium (TMAH) ) . Des via 130 et des portions métalliques 132 sont alors réalisés au niveau de la seconde face du FinFET 100, afin de contacter les grilles qui ne sont pas contacter par les premiers contacts électriques et former des seconds contacts électriques. Sur la figure 30, une siliciuration de ces grilles est réalisée de manière similaire à la siliciuration décrite précédemment. De même, les via 130 et les portions métalliques 132 sont ici réalisés de manière similaire aux via 122 et portions métalliques 124 de la première face du FinFET 100
(autre couche diélectrique 129, photolithographie, gravure, dépôt métallique) . Des niveaux d'interconnexions peuvent ensuite être réalisés, par exemple par photolithographie et gravure, reliés aux seconds contacts électriques.
Ainsi, de manière alternée, les grilles 112 sont connectées à un premier contact électrique et à un second contact électrique de part et d'autre du transistor .
Dans une variante, les contacts électriques formés au niveau des zones de source et de drain peuvent être réalisés non pas du côté de la première face du FinFET, mais du côté de la seconde face du FinFET 100, opposée à la première face. Dans une autre variante, les contacts électriques formés au niveau des zones de source et de drain peuvent être réalisés des deux côtés du FinFET 100, c'est-à-dire à la fois du côté de la première face et de la seconde face du FinFET 100. Le tableau ci-dessous présente, pour différents nœuds technologiques, le pas minimum à respecter entre les doigts formés dans un FinFET comportant tous les contacts sur une seule face
(deuxième colonne, le pas entre les doigts correspondant au pas des portions métalliques) et le pas minimum à respecter entre les doigts formés dans un FinFET comportant des contacts répartis de manière alternée sur ses deux faces tel que décrit précédemment
(troisième colonne, le pas entre les doigts correspondant au désalignement des via à 5 écarts types près + taille des via après gravure) . La quatrième colonne du tableau exprime le gain en % obtenu sur la distance minimum entre les doigts pour un tel transistor, correspondant à la réduction possible de la surface utilisée pour la réalisation du transistor.
Figure imgf000026_0001
On voit alors qu'on obtient en moyenne un gain de 35 % sur la distance minimum à respecter entre les doigts. Les transistors à effet de champ décrits précédemment trouvent leurs applications dans de nombreux domaines.
Un bloc réalisant une fonction logique comprend divers éléments tels que des inverseurs, des portes logiques simples (NOR, NAND, ...) ou plus complexes (OR-AND, AND-OR, ...) , ou encore des bascules et/ou des éléments de mémorisation. Selon le contexte d'utilisation, il peut être intéressant de contrôler la vitesse de fonctionnement de ce bloc par rapport à sa consommation. Un tel bloc peut par exemple être un oscillateur en anneau 1000 réalisé à partir de plusieurs transistors à doubles grilles auto-alignées et indépendantes représenté sur la figure 4, dont le fonctionnement est contrôlé par l'intermédiaire d'un signal CMD. Des simulations électriques de cet oscillateur 1000 sont représentées sur la figure 5. Les courbes 1002, 1004, 1006, 1008 et 1010 représentent des variations de paramètres de l'oscillateur 1000 en fonction des valeurs des tensions Vctrl N et Vctrl P, Vctrl_N étant égale à la valeur représentée sur l'axe X et Vctrl_P étant égale à la valeur VDD - Vctrl_N. La courbe 1002 représente les variations de la tension maximale du signal d'oscillation obtenu lors du fonctionnement de l'oscillateur 1000. La courbe 1004 représente la tension minimale de ce signal d'oscillation. La courbe 1006 représente la période du signal de sortie de l'oscillateur 1000. La courbe 1008 représente la consommation statique de l'oscillateur 1000 lorsque le signal Cmd est à λ0' . La courbe 1010 représente la consommation dynamique de l'oscillateur 1000 lorsque le signal Cmd est à λl'.
A partir des résultats obtenus sur ces courbes, on voit que la période d'oscillation obtenue varie entre 3,6 ns et 2 ns environ, que la consommation dynamique varie entre 15 μA et 50 μA environ et que la consommation statique varie entre 0 et 20 μA environ. On voit également que la plage de fonctionnement optimale de cet oscillateur 1000 est obtenue lorsque Vctrl_N est compris entre environ -0,2 V et 0,2 V pour la technologie considérée.
Les doubles grilles indépendantes permettent un contrôle de la vitesse de fonctionnement de l'oscillateur par l'intermédiaire d'un contrôle du temps de commutation des transistors tout en optimisant la consommation du circuit. On optimise donc les performances électriques d'un bloc logique par l'évolution des schémas électriques tout en minimisant son impact en terme de surface grâce à l'invention vis- à-vis d'un schéma selon l'art antérieur.
La figure 6 représente un buffer logique 2000 réalisé à partir de transistors à double grilles indépendantes tels que précédemment décrits. Pour des raisons de clarté, ce buffer a été réduit, sur cette figure 6, à un inverseur à deux transistors double grilles. Pour l'implantation d'un tel buffer logique, ou tout autre fonction logique comportant des transistors actifs présentant une longueur de canal L minimum et une importante largeur de transistor W, tel que par exemple W > 20χ L, les contraintes de densité d'intégration sont importantes. Lorsque les transistors sont de type FinFET, ces contraintes se traduisent par des transistors comportant un grand nombre de doigts. Dans l'exemple représenté sur la figure 6, le PMOS de ce buffer 2000 comporte 40 doigts et le NMOS comporte 20 doigts.
Par exemple, pour une hauteur de doigt de 100 nm et un W de 2 μm, ce dispositif nécessite 20 doigts. Les contraintes de reprise de contacts conduisent à l'utilisation de la technique proposée pour augmenter la densité de l'implantation des composants .
Ainsi, la présente invention permet d'augmenter la densité d'intégration de ces transistors en réduisant l'espace nécessaire entre les doigts de ces transistors.

Claims

REVENDICATIONS
1. Transistor à effet de champ (100) comportant au moins : - une couche support (104),
- une pluralité de zones actives (106) à base d'au moins un semi-conducteur, chaque zone active
(106) étant destinée à former un canal et disposée entre deux grilles (112) situées l'une à côté de l'autre consécutivement, les zones actives (106) et les grilles (112) étant disposées sur la couche support (104), chaque grille (112) comportant une première face du côté de la couche support (104) et une seconde face opposée à la première face, - la seconde face d'une première des deux grilles (112) étant reliée électriquement à un premier contact électrique (118, 122, 124) réalisé sur la seconde face de ladite première des deux grilles (112), et la première face d'une seconde des deux grilles (112) étant reliée électriquement à un second contact électrique (118, 130, 132) traversant la couche support (104), les grilles (112) du transistor (100) n'étant pas reliées électriquement entre elles.
2. Transistor (100) selon la revendication 1, la couche support (104) comportant des creux dans lesquels sont disposées les grilles (112).
3. Transistor (100) selon l'une des revendications précédentes, la couche support (104) étant à base d' au moins un matériau diélectrique tel que du Siθ2 et/ou de IΑI2O3 et/ou du nitrure et/ou du diamant et/ou à base d'au moins un matériau pouvant être gravé sélectivement par rapport aux autres matériaux du transistor (100), tel que du Si et/ou du SiGe et/ou du SiGe.
4. Transistor (100) selon l'une des revendications précédentes, comportant en outre une portion d'un masque dur (108) disposée sur les zones actives (106) .
5. Transistor (100) selon la revendication 4, la portion du masque dur (108) comportant au moins une couche d'oxyde tel que du Siθ2 et/ou une couche de nitrure .
6. Transistor (100) selon l'une des revendications précédentes, les zones actives (106) étant à base d'au moins un semi-conducteur, contraint ou non, tel que du Si et/ou du Ge et/ou du SiGe et/ou n'importe quel semi-conducteur de type III-V, les grilles (112) étant à base d'au moins un matériau métallique et/ou de polysilicium et en partie entourées d'au moins un diélectrique de grille (110) à base d'un matériau tel que du SiON et/ou du Siθ2 et/ou de HfO2.
7. Transistor (100) selon l'une des revendications précédentes, comportant en outre un matériau diélectrique (116), tel que du SiO2, recouvrant au moins en partie des portions de la couche support (104) et formant des tranchées d'isolation.
8. Transistor (100) selon l'une des revendications précédentes, le premier et/ou le second contact électrique comportant en outre des portions de siliciure (118) formées contre la première et/ou la seconde face de la première et/ou de la seconde des deux grilles (112) .
9. Transistor (100) selon l'une des revendications précédentes, le premier et/ou le second contact électrique comportant chacun un via (122, 130) à base d'un premier matériau conducteur et une portion métallique (124, 132) à base d'un second matériau conducteur, le via (122, 130) étant disposé entre la portion métallique (124, 132) et la première et/ou la seconde des deux grilles (112).
10. Transistor (100) selon l'une des revendications précédentes, comportant en outre des espaceurs diélectriques (114) disposés sur la couche support (104) et au moins contre les grilles (112) .
11. Transistor (100) selon l'une des revendications précédentes, ledit transistor (100) étant de type FinFET.
12. Transistor (100) selon l'une des revendications précédentes, comportant en outre des zones de source et de drain formées sur ladite face de la couche support (104) et reliées électriquement à des contacts électriques (124) réalisés du côté de ladite face de la couche support et/ou du côté d'une face opposée à ladite face de la couche support (104) en traversant la couche support (104) .
13. Procédé de réalisation d'un transistor à effet de champ (100), comportant au moins les étapes suivantes : - photolithographie et gravure d'une pluralité d'emplacements de grilles dans une couche active (106) à base d'au moins un semi-conducteur disposée sur une couche support (104), formant dans la couche active (106) une pluralité de zones actives (106), chacune étant destinée à former un canal et étant disposée entre deux emplacements de grilles disposés l'un à côté de l'autre consécutivement,
- dépôt d'un matériau de grille (112) au moins dans les emplacements de grilles, formant une pluralité de grilles (112) comportant chacune une première face du côté de la couche support (104) et une seconde face opposée à la première face, chaque zone active (106) étant disposée entre deux grilles (112) situées l'une à côté de l'autre consécutivement, - réalisation d'au moins un premier contact électrique (118, 122, 124) sur la seconde face d'une première des deux grilles (112), ce premier contact
(118, 122, 124) étant relié électriquement à la seconde face de ladite première des deux grilles (112), - réalisation, à travers la couche support
(104), d'au moins un second contact électrique (118, 130, 132) relié électriquement à la première face d'une seconde des deux grilles (112), les grilles (112) du transistor (100) n'étant pas reliées électriquement entre elles.
14. Procédé selon la revendication 13, la gravure des emplacements de grilles étant également réalisée en partie dans la couche support (104) .
15. Procédé selon l'une des revendications
13 ou 14, comportant en outre, avant l'étape de photolithographie et de gravure, une étape de dépôt, tel un dépôt LPCVD, d'un masque dur (108) sur la couche active (106), les emplacements de grilles étant également gravés à travers le masque dur (108) .
16. Procédé selon l'une des revendications 13 à 15, comportant en outre, entre l'étape de photolithographie et de gravure des emplacements de grilles et l'étape de dépôt du matériau de grille (112), une étape de dépôt d'un diélectrique de grille (110) au moins dans les emplacements de grilles, le matériau de grille (112) étant déposée sur ce diélectrique de grille (110).
17. Procédé selon l'une des revendications 13 à 16, comportant en outre, entre l'étape de dépôt du matériau de grille (112) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape d'implantation de dopants dans des zones de la couche active (106) destinées à former des zones de source et de drain du transistor (100) .
18. Procédé selon l'une des revendications 13 à 17, comportant en outre, entre l'étape de dépôt du matériau de grille (112) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape de réalisation d'espaceurs diélectriques (114) sur la couche support (104) et au moins contre les grilles (112) .
19. Procédé selon la revendication 18, comportant en outre, entre l'étape de réalisation des espaceurs (114) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape de dépôt d'un matériau diélectrique (116) sur des parties de la couche support (104) non recouvertes par le matériau de grille (112) ou la couche active (106) ou les espaceurs (114), formant des tranchées d'isolation.
20. Procédé selon l'une des revendications 13 à 19, comportant en outre, entre l'étape de dépôt du matériau de grille (112) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape de planarisation mécano-chimique avec arrêt sur la couche active (106) ou, lorsque le transistor comporte un masque dur (108) disposé sur la couche active (106), avec arrêt sur le masque dur (108) .
21. Procédé selon l'une des revendications
13 à 20, comportant en outre, entre l'étape de dépôt du matériau de grille (112) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape de siliciuration (118) du matériau de grille (112) et/ou de zones de la couche active (106) destinées à former des zones de source ou de drain du transistor
(100) .
22. Procédé selon l'une des revendications 13 à 21, la réalisation du premier contact électrique (118, 122, 124) étant obtenue au moins par les étapes de :
- dépôt d'une couche diélectrique (120) sur la couche active (106) et sur les grilles (112),
- photolithographie et gravure d'un emplacement de via dans la couche diélectrique (120) au niveau de la première des deux grilles (112),
- dépôt d'un premier matériau conducteur remplissant en partie l'emplacement gravé dans la couche diélectrique (120), formant un via (122) contactant électriquement la première des deux grilles (112),
- dépôt d'un second matériau conducteur dans l'emplacement gravé dans la couche diélectrique
(120) sur le via (122), formant une portion métallique (124) .
23. Procédé selon l'une des revendications 13 à 22, la réalisation du second contact électrique (118, 130, 132) étant obtenue au moins par les étapes de : - photolithographie et gravure d'un emplacement de via dans la couche support (104) au niveau de la seconde des deux grilles (112),
- dépôt d'un premier matériau conducteur remplissant en partie l'emplacement gravé dans la couche support (104), formant un via (130) contactant électriquement la première face de la seconde des deux grilles (112),
- dépôt d'un second matériau conducteur dans l'emplacement gravé dans la couche support (104) sur le via (130), formant une portion métallique (132).
24. Procédé selon la revendication 23, comportant en outre, entre l'étape de photolithographie et de gravure de l'emplacement de via dans la couche support (104) et l'étape de dépôt du premier matériau conducteur dans cet emplacement, une étape de siliciuration (118) de la première face de la seconde des deux grilles (112) .
25. Procédé selon l'une des revendications 13 à 24, comportant en outre entre l'étape de dépôt du matériau de grille (112) et l'étape de réalisation du premier contact électrique (118, 122, 124), une étape de réalisation de zones de source et de drain dans la couche active (106), la mise en œuvre de l'étape de réalisation du premier contact électrique (118, 122, 124) et/ou de l'étape de réalisation du second contact électrique (118, 130, 132) à travers la couche support (104) formant également des portions métalliques (124) reliées électriquement aux zones de source et de drain du côté d'une face de la couche support (104) comportant le premier contact électrique (118, 122, 124) et/ou du côté d'une autre face de la couche support (104) comportant le second contact électrique (118, 130, 132) à travers la couche support (104) .
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