WO2010024433A1 - 半導体装置およびその製造方法 - Google Patents

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    • H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
    • H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device having a super junction MOS (Metal Oxide Semiconductor) structure and a manufacturing method thereof.
  • MOS Metal Oxide Semiconductor
  • FET Field Effect Transistor
  • the first loss is an on loss.
  • On-loss is a loss associated with current flowing through the channel of the MOSFET, and a reduction in the on-resistance of the MOSFET is required.
  • the second loss is a switching loss accompanying turn-on switching.
  • it is required to increase the gate sensitivity of the MOSFET to reduce the gate charge amount Qg necessary for the turn-on switching, thereby shortening the turn-on switching time.
  • the third loss is a switching loss associated with turn-off switching, and is called a through loss.
  • a through loss In order to reduce the through loss, it is required to reduce the reverse recovery time (Reverse Recovery Time) trr of the MOSFET and the turn-off switching time.
  • a MOSFET having a planar structure has a first resistance type first base layer 12 having a high resistance and a first conductivity provided on the back surface of the first base layer 12, as shown in FIG.
  • Type drain layer 10 second conductivity type second base layer 16 formed on the surface of first base layer 12, first conductivity type source layer 18 formed on the surface of second base layer 16,
  • a gate insulating film 20 disposed on the surfaces of the source layer 18 and the second base layer 16, a gate electrode 22 disposed on the gate insulating film 20, and an interlayer insulating film 24 disposed on the gate electrode 22.
  • the drain electrode provided on the drain layer 10 and the source electrode provided on the source layer 18 and the second base layer 16 are not shown in FIG.
  • FIG. 12 shows an example of a switching waveform of the semiconductor device according to the conventional example.
  • a MOSFET having a super junction MOS structure exhibits superior performance in terms of switching loss and on-loss compared to a conventional planar structure MOSFET, but inferior in terms of through loss.
  • the super junction MOSFET includes a column layer of the second conductivity type formed in the first base layer 12 below the second base layer 16 and the source layer 18 so as to face the drain layer 10. Therefore, the on-resistance is reduced, the gate sensitivity is increased, the gate charge amount Qg necessary for turn-on switching is reduced, and the turn-on switching time is shortened.
  • the provision of this column layer increases the pn junction area, increases the reverse recovery time trr, and increases the turn-off switching time.
  • the gate charge amount Qg is defined as, for example, the charge amount necessary for the gate-source voltage V GS to reach 10V.
  • the reverse recovery time trr As a technique for shortening the reverse recovery time trr, there are a method using diffusion of heavy metal and a method of irradiating an electron beam. According to these methods, the reverse recovery time trr can be shortened, but there is a problem that the leakage current between the drain and the source increases because the controllability of trap level formation is poor.
  • IGBT Insulated Gate Bipolar Transistor
  • Japanese Patent Laid-Open No. 10-242165 (FIG. 1, pages 3-4) Japanese Patent Laid-Open No. 10-270451 (FIG. 1, page 4)
  • An object of the present invention is to provide a semiconductor device having a super junction MOS structure that shortens the reverse recovery time trr without increasing the drain-source leakage current, and a method for manufacturing the same.
  • a step of forming a first conductive type first base layer with high resistance a step of forming a first conductive type drain layer on the back surface of the first base layer, Forming a second conductivity type second base layer on the surface of the first base layer; forming a first conductivity type source layer on the surface of the second base layer; and Forming a gate insulating film on the surface of the base layer; forming a gate electrode on the gate insulating film; and draining the drain into the first base layer below the second base layer and the source layer.
  • the present invention it is possible to provide a semiconductor device having a super junction MOS structure that shortens the reverse recovery time trr without increasing the drain-source leakage current and a method for manufacturing the same.
  • FIG. 1 is a schematic sectional view of a semiconductor device according to a first embodiment of the present invention.
  • 1 is a schematic bird's-eye view of a semiconductor device according to a first embodiment of the present invention.
  • 1 is a schematic plan pattern configuration diagram of a semiconductor device according to a first embodiment of the present invention.
  • FIG. FIG. 6 is another schematic planar pattern configuration diagram of the semiconductor device according to the first embodiment of the present invention. 6 is a switching waveform example of a comparative example of the semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a schematic cross-sectional structure diagram illustrating a relationship between an irradiation target position and a device structure when 3 He ++ ions are irradiated from the back surface to the semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a schematic diagram showing the relationship between the reverse recovery time trr, the drain-source saturation current I DSS, and the distance from the bottom surface of the column layer in the semiconductor device according to the first embodiment of the present invention.
  • the typical bird's-eye view of the semiconductor device which concerns on a prior art example. 7 is a switching waveform example of a semiconductor device according to a conventional example.
  • FIG. 1 A schematic cross-sectional structure of the semiconductor device according to the first embodiment of the present invention is expressed as shown in FIG.
  • FIG. 1 A schematic bird's-eye view structure of the semiconductor device according to the first embodiment is expressed as shown in FIG.
  • the semiconductor device according to the first embodiment is provided on a first base layer 12 doped with n-type impurities with high resistance, and on the back surface of the first base layer 12, A drain layer 10 doped with an n-type impurity and a surface of the first base layer 12, a second base layer 16 doped with a p-type impurity and a surface of the second base layer 16, and an n-type impurity
  • An interlayer insulating film 24 is disposed on the gate electrode 22. A broken line shown in FIG. 1
  • heavy particles are irradiated to the column layer 14 to locally form trap levels.
  • n-type impurity for example, P, As, Sb and the like
  • p-type impurity for example, B, Al, Ga and the like
  • impurities can be doped in each layer using a diffusion technique or an ion implantation technique.
  • the gate insulating film 20 for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a hafnium oxide film, an alumina film, a tantalum oxide film, or the like can be applied.
  • gate electrode 22 for example, polysilicon can be applied, and for the drain electrode 28 and the source electrode 26, for example, aluminum can be applied.
  • interlayer insulating film 24 for example, a silicon oxide film, a silicon nitride film, a TEOS (tetraethoxysilane) film, or the like can be applied.
  • the schematic planar pattern configuration of the semiconductor device according to the first embodiment shows an example in which a rectangular pattern is used as a base tone in the example of FIG.
  • a rectangular pattern for example, as shown in FIG. 3, it may be arranged in a staggered pattern based on a rectangular pattern, or in a staggered pattern based on a hexagonal pattern as shown in FIG. You may arrange in a shape.
  • the plane pattern configuration is not limited to a rectangle or a hexagon, but may be based on a circle, an ellipse, a pentagon, a polygon of a heptagon or more.
  • 3 and 4 schematically show patterns of semiconductor layers such as the first base layer 12, the column layer 14, the second base layer 16, and the source layer 18, and the gate electrode 22, the source electrode 26, etc. The display is omitted.
  • FIG. 5 shows an example of switching waveforms in a comparative example in which lifetime control by heavy particle irradiation is not performed in the semiconductor device according to the first embodiment.
  • the reverse recovery time trr is 160 nsec, which is longer than 130 nsec of the conventional example shown in FIG.
  • FIG. 6 shows a schematic cross-sectional structure for explaining the relationship between the irradiation target position and the device structure when the semiconductor device according to the first embodiment is irradiated with 3 He ++ ions from the back surface (IR: Irradiation). It is expressed as follows.
  • WA the thickness of the drain layer 10 measured from the back surface of the semiconductor device.
  • the coordinates are defined with the bottom surface of the column layer 14 as a reference, the direction of the source electrode 26 as the positive direction, and the direction of the drain layer 10 as the negative direction.
  • the irradiation target position is defined as an attenuation peak position of the range of heavy particle ions irradiated from the back surface of the semiconductor device, and can be expressed on the above coordinates.
  • FIG. 7 shows a case where the dose amount of 3 He ++ ions is 1 ⁇ 10 12 ions / cm 2 and 5 ⁇ 10 12 ions / cm 2 .
  • the relationship between the reverse recovery time trr and the distance from the bottom surface of the column layer 14 corresponding to the attenuation peak position is expressed as shown in FIG. FIG. 8 also shows the case where the dose amount of 3 He ++ ions is 1 ⁇ 10 12 ions / cm 2 and 5 ⁇ 10 12 ions / cm 2 .
  • the value of the drain-source saturation current I DSS tends to decrease as the distance from the bottom surface of the column layer 14 corresponding to the attenuation peak position increases.
  • the reverse recovery time trr tends to increase as the distance from the bottom surface of the column layer 14 corresponding to the attenuation peak position increases.
  • the relationship between the reverse recovery time trr, the drain-source saturation current I DSS, and the distance from the bottom surface of the column layer 14 is schematically shown in FIG.
  • the semiconductor device with reference to the bottom surface of the column layer 14, the first position PB obtained from the relationship between the distance from the bottom surface of the column layer 14 and the reverse recovery time trr, and the column layer 14
  • the heavy particle irradiation so that the attenuation peak position of the heavy particle irradiation is included between the second position PA obtained from the relationship between the distance from the bottom surface of the electrode and the drain-source saturation current I DSS.
  • a semiconductor device having a reverse recovery time trr shorter than the reverse recovery time t 0 and having a drain-source saturation current I DSS smaller than the drain-source saturation current I 0 can be obtained.
  • a curve D has a reverse recovery time trr shorter than the reverse recovery time t 0 and a semiconductor device having a drain-source saturation current I DSS smaller than the drain-source saturation current I 0. Represents the attenuation peak curve of heavy particle irradiation.
  • the first position PB is a heavy particle irradiation attenuation peak position corresponding to the reverse recovery time t 0 .
  • the second position PA is the attenuation peak position of heavy particle irradiation corresponding to the drain-source saturation current I 0 .
  • the reverse recovery time t 0 80 nsec and the drain-source saturation current I 0 is 1 ⁇ A
  • the reverse recovery time trr ⁇ t 0 80 nsec
  • the drain-source saturation current I DSS ⁇ I 0 1 ⁇ A
  • the semiconductor device can be obtained.
  • the particle species to be irradiated heavy particles for example, can be adopted proton, 3 the He ++, one of the 4 the He ++.
  • the drain layer 10 made of a thin substrate.
  • the dose amount of heavy particle irradiation can be set in the range of 5 ⁇ 10 10 to 5 ⁇ 10 12 particles / cm 2 , for example.
  • FIG. 10 shows the relationship between the impurity density N, the resistivity ⁇ , the sheet resistance R, and the distance from the bottom surface of the column layer 14 in the semiconductor device according to the first embodiment.
  • the resistivity ⁇ and the sheet resistance R show peak characteristics
  • the impurity density N shows a decreasing peak characteristic.
  • the method of manufacturing a semiconductor device includes a step of forming a first base layer 12 having a high resistance and a first conductivity type, Forming a drain layer 10 of the first conductivity type on the back surface, forming a second base layer 16 of the second conductivity type on the surface of the first base layer 12, and first on the surface of the second base layer 16.
  • the step of locally forming the trap level uses the bottom surface of the column layer 14 as a reference, and sets the first position PB from the relationship between the distance from the bottom surface of the column layer 14 and the reverse recovery time trr.
  • a step of determining, a step of determining the second position PA obtained from the relationship between the distance from the bottom surface of the column layer 14 and the drain-source saturation current I DSS, and the first position PB and the second position PA And a step of performing heavy particle irradiation so that an attenuation peak position is included in between.
  • the first embodiment it is possible to improve the reverse recovery characteristics of the built-in diode while suppressing the deterioration of the drain-source saturation current I DSS and the gate-source threshold voltage. As a result, switching loss and diode reverse recovery loss can be reduced.
  • the first embodiment it is possible to provide a semiconductor device having a super junction MOS structure that shortens the reverse recovery time trr without increasing the drain-source leakage current and a method for manufacturing the same.
  • the semiconductor device of the present invention can be applied to a bridge circuit using a high voltage MOSFET, an LCD inverter, a motor, an automobile HID (High Intensity Discharge lamp) headlight lighting device, and the like.

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  • Insulated Gate Type Field-Effect Transistor (AREA)
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Abstract

　ドレイン・ソース間のリーク電流を増大させずに逆回復時間を短縮する半導体装置およびその製造方法を提供する。 　第１ベース層（１２）と、第１ベース層（１２）の裏面に設けられたドレイン層（１０）と、第１ベース層（１２）の表面に形成された第２ベース層（１６）と、第２ベース層（１６）の表面に形成されたソース層（１８）と、ソース層（１８）および第２ベース層（１６）の表面上に配置されたゲート絶縁膜（２０）と、ゲート絶縁膜（２０）上に配置されたゲート電極（２２）と、第２ベース層（１６）およびソース層（１８）の下部の第１ベース層（１２）内にドレイン層（１０）に対向して形成されたコラム層（１４）と、ドレイン層（１０）に設けられたドレイン電極（２８）と、ソース層および第２ベース層に設けられたソース電極（２６）とを備え、コラム層（１４）に対して重粒子照射を行い、トラップレベルを局所的に形成した半導体装置およびその製造方法。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、特に、スーパージャンクションＭＯＳ（Metal Oxide Semiconductor）構造を備える半導体装置およびその製造方法に関する。
　ＭＯＳ電界効果トランジスタ（ＦＥＴ： Field Effect transistor）をブリッジ回路に構成する場合、３つの損失低減が要求される。
　第１の損失は、オン損失である。オン損失は、ＭＯＳＦＥＴのチャネル通して電流が流れることに伴う損失であり、ＭＯＳＦＥＴのオン抵抗の低減が要求される。
　第２の損失は、ターンオンスイッチングに伴うスイッチング損失である。ターンオンスイッチングに伴うスイッチング損失を低減するためには、ＭＯＳＦＥＴのゲート感度を増大させてターンオンスイッチングに必要なゲート電荷量Ｑｇを削減して、ターンオンスイッチング時間を短縮することが要求される。
　第３の損失は、ターンオフスイッチングに伴うスイッチング損失であり、貫通損失と呼ばれる。貫通損失を低減するためには、ＭＯＳＦＥＴの逆回復時間（Reverse Recovery Time）ｔｒｒを短縮し、ターンオフスイッチング時間を短縮することが要求される。
　従来例に係る半導体装置として、プレーナ構造のＭＯＳＦＥＴは、図１１に示すように、高抵抗で第１導電型の第１ベース層１２と、第１ベース層１２の裏面に設けられた第１導電型のドレイン層１０と、第１ベース層１２の表面に形成された第２導電型の第２ベース層１６と、第２ベース層１６の表面に形成された第１導電型のソース層１８と、ソース層１８および第２ベース層１６の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置されたゲート電極２２と、ゲート電極２２上に配置された層間絶縁膜２４とを備える。ドレイン層１０に設けられたドレイン電極と、ソース層１８および第２ベース層１６上に設けられたソース電極については、図１２では表示を省略している。
　従来例に係る半導体装置のスイッチング波形例を図１２に示す。
　スーパージャンクションＭＯＳ構造を備えるＭＯＳＦＥＴは、従来のプレーナ構造のＭＯＳＦＥＴに比べ、スイッチング損失およびオン損失の点では優れた性能を示すが、貫通損失の点で性能が劣っている。
　すなわち、スーパージャンクションＭＯＳＦＥＴでは、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して形成された第２導電型のコラム層を備える。このため、オン抵抗は低減化され、かつゲート感度が増大し、ターンオンスイッチングに必要なゲート電荷量Ｑｇが削減されて、ターンオンスイッチング時間が短縮される。一方、このコラム層を備えるため、ｐｎ接合面積が増大し、逆回復時間ｔｒｒが増大し、ターンオフスイッチング時間を増大する。ここで、ゲート電荷量Ｑｇは、例えば、ゲート・ソース間電圧ＶGSが１０Ｖに到達するのに必要な電荷量と定義される。
　一般的に、逆回復時間ｔｒｒを短縮するための技術として、重金属の拡散を用いる方法と、電子線を照射する方法がある。これらの方法によれば、逆回復時間ｔｒｒを短縮することはできるが、トラップレベルの形成の制御性が悪いため、ドレイン・ソース間のリーク電流が増大するという問題がある。
　また、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ:Insulated Gate Bipolar Transistor）において、局所的にライフタイム制御された層を形成する技術は、既に提案されている（例えば、特許文献１参照。）。
　また、ＩＧＢＴにおいて、アルミニウムで形成されたソース電極を配線として用いると共に、電子線照射のマスクとして用いることによって、所定の領域にのみ電子線を照射する技術についても、既に開示されている（例えば、特許文献２参照。）。
特開平１０－２４２１６５号公報（第１図、第３－４頁） 特開平１０－２７０４５１号公報（第１図、第４頁）
　本発明の目的は、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することにある。
　上記目的を達成するための本発明の一態様によれば、高抵抗で第１導電型の第１ベース層と、前記第１ベース層の裏面に設けられた第１導電型のドレイン層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、前記第２ベース層の表面に形成された第１導電型のソース層と、前記ソース層および前記第２ベース層の表面上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、前記第２ベース層および前記ソース層の下部の前記第１ベース層内に前記ドレイン層に対向して形成された第２導電型のコラム層と、前記ドレイン層に設けられたドレイン電極と、前記ソース層および前記第２ベース層に設けられたソース電極とを備え、前記コラム層に対して重粒子照射を行い、トラップレベルを局所的に形成した半導体装置が提供される。
　本発明の他の態様によれば、高抵抗で第１導電型の第１ベース層を形成する工程と、前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、前記第２ベース層の表面に第１導電型のソース層を形成する工程と、前記ソース層および前記第２ベース層の表面上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記第２ベース層および前記ソース層の下部の前記第１ベース層内に前記ドレイン層に対向して第２導電型のコラム層を形成する工程と、前記ドレイン層にドレイン電極を形成する工程と、前記ソース層および前記第２ベース層にソース電極を形成する工程と、前記コラム層に対して重粒子照射を行い、トラップレベルを局所的に形成する工程とを有する半導体装置の製造方法が提供される。
　本発明によれば、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することができる。
本発明の第１の実施の形態に係る半導体装置の模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置の模式的鳥瞰図。 本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成図。 本発明の第１の実施の形態に係る半導体装置の別の模式的平面パターン構成図。 本発明の第１の実施の形態に係る半導体装置の比較例のスイッチング波形例。 本発明の第１の実施の形態に係る半導体装置に裏面から3Ｈｅ++をイオン照射する場合の照射狙い位置とデバイス構造との関係を説明する模式的断面構造図。 本発明の第１の実施の形態に係る半導体装置において、ドレイン・ソース間飽和電流ＩDSSとコラム層の底面からの距離との関係を示す図。 本発明の第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒとコラム層の底面からの距離との関係を示す図。 本発明の第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒおよびドレイン・ソース間飽和電流ＩDSSとコラム層の底面からの距離との関係を示す模式図。 本発明の第１の実施の形態に係る半導体装置において、不純物密度Ｎ、抵抗率、およびシート抵抗Ｒとコラム層の底面からの距離との関係を示す図。 従来例に係る半導体装置の模式的鳥瞰図。 従来例に係る半導体装置のスイッチング波形例。
　次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一　次に、図面を参照して、本発明の実施の形態を説明する。以下において、同じブロックまたは要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この発明の実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（素子構造）
　本発明の第１の実施の形態に係る半導体装置の模式的断面構造は、図１に示すように表される。また、第１の実施の形態に係る半導体装置の模式的鳥瞰構造は、図２に示すように表される。
　第１の実施の形態に係る半導体装置は、図１～図２に示すように、高抵抗でｎ型不純物をドープされた第１ベース層１２と、第１ベース層１２の裏面に設けられ、ｎ型不純物をドープされたドレイン層１０と、第１ベース層１２の表面に形成され、ｐ型不純物をドープされた第２ベース層１６と、第２ベース層１６の表面に形成され、ｎ型不純物をドープされたソース層１８と、ソース層１８および第２ベース層１６の表面上に配置されたゲート絶縁膜２０と、ゲート絶縁膜２０上に配置されたゲート電極２２と、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して形成され、ｐ型不純物をドープされたコラム層１４と、ドレイン層１０に設けられたドレイン電極２８と、ソース層１８および第２ベース層１６に設けられたソース電極２６とを備える。ゲート電極２２上には、層間絶縁膜２４が配置されている。図１に示される破線は、ドレイン・ソース間に導通する電流を表す。
　第１の実施の形態に係る半導体装置においては、コラム層１４に対して重粒子照射を行い、トラップレベルを局所的に形成している。
　ｎ型不純物としては、例えば、Ｐ、Ａｓ、Ｓｂなどを適用することができ、ｐ型不純物は、例えば、Ｂ、Ａｌ、Ｇａなどを適用することができる。これらの不純物は、拡散技術若しくはイオン注入技術を用いて各層にドーピングすることができる。
　ゲート絶縁膜２０としては、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などを適用することができる。
　ゲート電極２２としては、例えば、ポリシリコンを適用することができ、ドレイン電極２８とソース電極２６には、例えば、アルミニウムを適用することができる。
　層間絶縁膜２４としては、例えば、シリコン酸化膜、シリコン窒化膜、ＴＥＯＳ（テトラエトキシシラン）膜などを適用することができる。
　第１の実施の形態に係る半導体装置の模式的平面パターン構成は、図２の例では、矩形パターンを基調として、格子状に配置した例を示す。これに対して、例えば、図３に示すように、矩形パターンを基調として、千鳥格子状に配置しても良く、また、図４に示すように、六角形パターンを基調として、千鳥格子状に配置しても良い。さらに、平面パターン構成は、矩形、六角形に限らず、円形、楕円形、５角形、７角形以上の多角形などを基調とするものであっても良い。図３および図４においては、いずれも第１ベース層１２、コラム層１４、第２ベース層１６、ソース層１８などの半導体層のパターンを模式的に示し、ゲート電極２２、ソース電極２６などは表示を省略している。
　第１の実施の形態に係る半導体装置において、重粒子照射によるライフタイム制御を実施しない比較例におけるスイッチング波形例を、図５に示す。図５の結果によれば、逆回復時間ｔｒｒは、１６０ｎｓｅｃであり、図１２に示す従来例の１３０ｎｓｅｃよりも長い。
　第１の実施の形態に係る半導体装置に裏面から3Ｈｅ++イオンを照射（ＩＲ：Irradiation）する場合の照射狙い位置とデバイス構造との関係を説明する模式的断面構造は、図６に示すように表される。
　図６において、ＷＡは、半導体装置の裏面から測ったドレイン層１０の厚さを示す。また、ＷＢは、半導体装置の裏面から測ったコラム層１４の底面までの距離を示す。図６の例では、ＷＡ＝２０８μｍ、ＷＢ＝２２０μｍである。
　また、図６に示すように、コラム層１４の底面を基準とし、ソース電極２６の方向を正方向、ドレイン層１０の方向を負方向として、座標を定義する。照射狙い位置は、半導体装置の裏面から照射する重粒子イオンの飛程の減衰ピーク位置として定義され、上記の座標上で表すことができる。
（実験結果）
　第１の実施の形態に係る半導体装置において、ドレイン・ソース間飽和電流ＩDSSと減衰ピーク位置に対応するコラム層１４の底面からの距離との関係は、図７に示すように表される。図７においては、3Ｈｅ++イオンのドーズ量を１×１０12個／ｃｍ2、５×１０12個／ｃｍ2とした場合を示す。
　また、第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒと減衰ピーク位置に対応するコラム層１４の底面からの距離との関係は、図８に示すように表される。図８においても、3Ｈｅ++イオンのドーズ量を１×１０12個／ｃｍ2、５×１０12個／ｃｍ2とした場合を示す。
　図７から明らかなように、ドレイン・ソース間飽和電流ＩDSSの値は、減衰ピーク位置に対応するコラム層１４の底面からの距離が増加するにつれて、減少する傾向がある。また、図８から明らかなように、逆回復時間ｔｒｒは、減衰ピーク位置に対応するコラム層１４の底面からの距離が増加するにつれて、増加する傾向がある。
　第１の実施の形態に係る半導体装置において、逆回復時間ｔｒｒおよびドレイン・ソース間飽和電流ＩDSSとコラム層１４の底面からの距離との関係を図９に模式的に示す。
　第１の実施の形態に係る半導体装置において、コラム層１４の底面を基準とし、コラム層１４の底面からの距離と逆回復時間ｔｒｒとの関係より求めた第１の位置ＰＢと、コラム層１４の底面からの距離とドレイン・ソース間飽和電流ＩDSSとの関係より求めた第２の位置ＰＡとの間に、重粒子照射の減衰ピーク位置が含まれるように、重粒子照射を実施することによって、逆回復時間ｔ0よりも短い逆回復時間ｔｒｒを有し、ドレイン・ソース間飽和電流Ｉ0よりも小さいドレイン・ソース間飽和電流ＩDSSを有する半導体装置を得ることができる。図９において、曲線Ｄは、逆回復時間ｔ0よりも短い逆回復時間ｔｒｒを有し、ドレイン・ソース間飽和電流Ｉ0よりも小さいドレイン・ソース間飽和電流ＩDSSを有する半導体装置を得るための、重粒子照射の減衰ピーク曲線を表す。
　ここで、第１の位置ＰＢは、逆回復時間ｔ0に対応する重粒子照射の減衰ピーク位置である。また、第２の位置ＰＡは、ドレイン・ソース間飽和電流Ｉ0に対応する重粒子照射の減衰ピーク位置である。例えば、逆回復時間ｔ0として８０ｎｓｅｃ、ドレイン・ソース間飽和電流Ｉ0として、１μＡとした場合、逆回復時間ｔｒｒ＜ｔ0＝８０ｎｓｅｃでかつ、ドレイン・ソース間飽和電流ＩDSS＜Ｉ0＝１μＡの半導体装置を得ることができる。
　ここで、重粒子照射する粒子種は、例えば、プロトン、3Ｈｅ++、4Ｈｅ++のいずれかを採用することができる。重粒子照射する粒子種として、4Ｈｅ++を使用する場合、薄い基板からなるドレイン層１０を採用することが望ましい。
　また、重粒子照射のドーズ量は、例えば、５×１０10～５×１０12個／ｃｍ2の範囲に設定することができる。
　第１の実施の形態に係る半導体装置において、不純物密度Ｎ、抵抗率ρ、およびシート抵抗Ｒとコラム層１４の底面からの距離との関係を図１０に示す。重粒子照射の減衰ピーク曲線の傾向に対応して、抵抗率ρ、およびシート抵抗Ｒが増大するピーク特性を示し、不純物密度Ｎは、減少するピーク特性を示している。
（製造方法）
　第１の実施の形態に係る半導体装置の製造方法は、図１～図２に示すように、高抵抗で第１導電型の第１ベース層１２を形成する工程と、第１ベース層１２の裏面に第１導電型のドレイン層１０を形成する工程と、第１ベース層１２の表面に第２導電型の第２ベース層１６を形成する工程と、第２ベース層１６の表面に第１導電型のソース層１８を形成する工程と、ソース層１８および第２ベース層１６の表面上にゲート絶縁膜２０を形成する工程と、ゲート絶縁膜２０上にゲート電極２２を形成する工程と、第２ベース層１６およびソース層１８の下部の第１ベース層１２内にドレイン層１０に対向して第２導電型のコラム層１４を形成する工程と、ドレイン層１０にドレイン電極２８を形成する工程と、
　前記ソース層および前記第２ベース層にソース電極を形成する工程と、コラム層１４に対して重粒子照射を行い、トラップレベルを局所的に形成する工程とを有する。
　トラップレベルを局所的に形成する工程は、図９に示すように、コラム層１４の底面を基準とし、コラム層１４の底面からの距離と逆回復時間ｔｒｒとの関係より第１の位置ＰＢを決定する工程と、コラム層１４の底面からの距離とドレイン・ソース間飽和電流ＩDSSとの関係より求めた第２の位置ＰＡを決定する工程と、第１の位置ＰＢと第２の位置ＰＡとの間に減衰ピーク位置が含まれるように重粒子照射を実施する工程とを有する。
　第１の実施の形態によれば、ドレイン・ソース間飽和電流ＩDSSおよびゲート・ソース間しきい値電圧の劣化を抑制しつつ、内蔵ダイオードの逆回復特性の向上を実現することができる。これによって、スイッチングロスの低減と、ダイオード逆回復損失の低減が可能となった。
　第１の実施の形態によれば、ドレイン・ソース間のリーク電流を増大させずに逆回復時間ｔｒｒを短縮するスーパージャンクションＭＯＳ構造を備える半導体装置およびその製造方法を提供することができる。
[その他の実施の形態]
　上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
　このように、本発明はここでは記載していない様々な実施の形態などを含む。
　本発明の半導体装置は、高耐圧ＭＯＳＦＥＴを使用するブリッジ回路、ＬＣＤインバータ、モータ、自動車用ＨＩＤ（High Intensity Discharge lamp）ヘッドライト点灯装置などに適用可能である。
１０…ドレイン層
１２…第１ベース層
１４…コラム層
１６…第２ベース層
１８…ソース層
２０…ゲート絶縁膜
２２…ゲート電極
２４…層間絶縁膜
２６…ソース電極
２８…ドレイン電極

Claims (9)

  1. 　高抵抗で第１導電型の第１ベース層と、
    　前記第１ベース層の裏面に設けられた第１導電型のドレイン層と、
    　前記第１ベース層の表面に形成された第２導電型の第２ベース層と、
    　前記第２ベース層の表面に形成された第１導電型のソース層と、
    　前記ソース層および前記第２ベース層の表面上に配置されたゲート絶縁膜と、
    　前記ゲート絶縁膜上に配置されたゲート電極と、
    　前記第２ベース層および前記ソース層の下部の前記第１ベース層内に前記ドレイン層に対向して形成された第２導電型のコラム層と、
    　前記ドレイン層に設けられたドレイン電極と、
    　前記ソース層および前記第２ベース層に設けられたソース電極とを備え、
    　前記コラム層に対して重粒子照射を行い、トラップレベルを局所的に形成したことを特徴とする半導体装置。
  2. 　前記コラム層の底面を基準とし、前記コラム層の底面からの距離と逆回復時間との関係より求めた第１の位置と、前記コラム層の底面からの距離とドレイン・ソース間飽和電流との関係より求めた第２の位置との間に、前記イオン照射の減衰ピーク位置が含まれることを特徴とする請求項１に記載の半導体装置。
  3. 　前記重粒子照射する粒子種は、プロトン、3Ｈｅ++、4Ｈｅ++のいずれかであることを特徴とする請求項１または２に記載の半導体装置。
  4. 　前記重粒子照射のドーズ量は、５×１０10～５×１０12個／ｃｍ2であることを特徴とする請求項１～３のいずれか１項に記載の半導体装置。
  5. 　前記第１ベース層、前記第２ベース層、および前記ソース層は、矩形若しくは六角形を基調とする平面パターンを格子状、若しくは千鳥格子状に配置したことを特徴とする請求項１～４のいずれか１項に記載の半導体装置。
  6. 　高抵抗で第１導電型の第１ベース層を形成する工程と、
    　前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、
    　前記第１ベース層の表面に第２導電型の第２ベース層を形成する工程と、
    　前記第２ベース層の表面に第１導電型のソース層を形成する工程と、
    　前記ソース層および前記第２ベース層の表面上にゲート絶縁膜を形成する工程と、
    　前記ゲート絶縁膜上にゲート電極を形成する工程と、
    　前記第２ベース層および前記ソース層の下部の前記第１ベース層内に前記ドレイン層に対向して第２導電型のコラム層を形成する工程と、
    　前記ドレイン層にドレイン電極を形成する工程と、
    　前記ソース層および前記第２ベース層にソース電極を形成する工程と、
    　前記コラム層に対して重粒子照射を行い、トラップレベルを局所的に形成する工程と
    　を有することを特徴とする半導体装置の製造方法。
  7. 前記トラップレベルを局所的に形成する工程は、
    　前記コラム層の底面を基準とし、前記コラム層の底面からの距離と逆回復時間との関係より第１の位置を決定する工程と、
    　前記コラム層の底面からの距離とドレイン・ソース間飽和電流との関係より求めた第２の位置を決定する工程と、
    　前記第１の位置と前記第２の位置との間に減衰ピーク位置が含まれるように重粒子照射を実施する工程と
    　を有することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 　前記重粒子照射する粒子種は、プロトン、3Ｈｅ++、4Ｈｅ++のいずれかであることを特徴とする請求項６または７に記載の半導体装置の製造方法。
  9. 　前記重粒子照射のドーズ量は、５×１０10～５×１０12個／ｃｍ2であることを特徴とする請求項６～８のいずれか１項に記載の半導体装置の製造方法。
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