WO2011089918A1 - 注入同期型分周器及びｐｌｌ回路 - Google Patents

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WO2011089918A1
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injection
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channel mos
frequency divider
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嶋高広
佐藤潤二
小林真史
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Panasonic Corp
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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    • H03K3/2885—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit the input circuit having a differential configuration
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop

Definitions

  • the present invention relates to an injection-locked frequency divider and PLL (Phase Locked Loop) circuit used in a mobile communication terminal, and more particularly, a wideband injection-locked frequency divider capable of dividing a frequency signal of 10 GHz or higher. And a PLL circuit.
  • PLL Phase Locked Loop
  • a PLL circuit that operates in a wide band is indispensable as a frequency synthesizer for a radio unit.
  • a circuit that divides a high-frequency signal to a low frequency is a frequency divider, and an injection-locked frequency divider is known particularly in a frequency band of 10 GHz or more (see, for example, Non-Patent Document 1). ).
  • FIG. 1 is a circuit diagram showing a configuration of an injection-locked frequency divider 10 described in Non-Patent Document 1.
  • the injection-locked frequency divider 10 has a first amplifier circuit 41, a second amplifier circuit 42, and a third amplifier circuit 43 cascaded in a ring shape (also called a loop shape) in three stages.
  • the configuration includes a ring oscillator 40 and a signal injection circuit 50 that outputs an injection signal I1.
  • the first amplifier circuit 41 includes an N-channel MOS (Metal Oxide Semiconductor) transistor 11 and a P-channel MOS transistor 12.
  • the N-channel MOS (Metal Oxide Semiconductor) transistor 11 receives the feedback output of the third amplifier circuit 43 at its gate.
  • the P-channel MOS transistor 12 functions as a load.
  • the second amplifier circuit 42 includes an N-channel MOS transistor 21 and a P-channel MOS transistor 22.
  • N-channel MOS transistor 21 receives the output of first amplifier circuit 41 at its gate.
  • the P-channel MOS transistor 22 functions as a load.
  • the third amplifier circuit 43 includes an N-channel MOS transistor 31 and a P-channel MOS transistor 32.
  • the output of the second amplifier circuit 42 is input to the gate.
  • the P-channel MOS transistor 32 functions as a load.
  • the signal injection circuit 50 is connected to the gates of the P-channel MOS transistors 12, 22, and 32 at all stages.
  • the sources of the P-channel MOS transistors 12, 22, and 32 are connected to the high potential power supply Vdd, and the sources of the N-channel MOS transistors 11, 21, and 31 are grounded.
  • FIG. 2 is a diagram showing the frequency relationship of the output signal of the injection locking frequency divider 10
  • FIG. 3 is a diagram showing the phase relationship at each stage of the ring oscillator 40. As shown in FIG.
  • the output of the ring oscillator 40 includes an oscillation signal F1 having a free-run frequency fo and a second harmonic component F2 having a frequency 2fo.
  • the third harmonic component F3 having the frequency 3fo is generated.
  • the injection signal I1 from the signal injection circuit 50 is a signal near the frequency 3fo
  • an output obtained by down-converting the injection signal near the free-run frequency fo by mixing the injection signal I1 and the second harmonic component F2 Signal I2 is generated.
  • the oscillation signal F1 of the ring oscillator 40 is attracted to and synchronized with the frequency of the output signal I2.
  • the phase relationship of the oscillation signal F1 in each stage of the ring oscillator 40 has a phase rotation by 120 ° as shown in FIG. Therefore, if the first stage is 0 °, the second stage is ⁇ 120 °, and the third stage is ⁇ 240 °. Further, the phase relationship of the third harmonic component F3 is three times the oscillation signal F1 at each stage, so that the phase is 0 ° at all stages. That is, the phases of the injection signals I1 at each stage may be all the same.
  • the injection signal I1 in the vicinity of the frequency 3fo is input, the vicinity of the free-run frequency fo is the output signal I2, so that it operates as a frequency divider that divides the frequency by 1/3.
  • FIG. 4 is a diagram showing the frequency characteristics of the voltage amplitude of the injection signal I1.
  • the injection signal I1 is a signal input from the signal injection circuit 50 necessary for stably synchronizing the injection locking type frequency divider 10.
  • the voltage amplitude of the injection signal may be the smallest in the vicinity of a frequency three times the free-run frequency fo of the ring oscillator 40, and it is possible to operate in a band of about 5 GHz when the voltage amplitude is 200 mVpp. It shows that there is.
  • FIG. 5 is a circuit configuration diagram including a parasitic capacitance component in the injection-locking frequency divider 10.
  • parasitic capacitances C1, C2, and C3 are generated between the wiring and the substrate. Due to the generation of the parasitic capacitances C1, C2, and C3, the signal amplitude of each stage is reduced. Since the injection signal I1 is attenuated, the output signal I2 to be down-converted also becomes small and synchronization becomes difficult. As a result, there is a problem that the operating frequency band is narrowed.
  • An object of the present invention is to provide an injection-locked frequency divider and a PLL circuit that can reduce the influence of parasitic capacitance and have a wide operating frequency.
  • An injection-locked frequency divider includes a ring oscillator in which an amplifier circuit including an N-channel MOS transistor and a P-channel MOS transistor is cascade-connected in a ring shape (2n + 1) (n is an arbitrary natural number), A current source composed of an N-channel MOS transistor connected to a ring oscillator and driving the ring oscillator, and an injection signal is output to the ring oscillator, and a reverse phase signal of the injection signal is output to the current source as a differential signal.
  • a differential signal injection circuit configured to connect a drain of the N-channel MOS transistor of the current source to a source of the N-channel MOS transistor of the ring oscillator, and the differential signal injection circuit includes the ring
  • the injection signal is output to the gate of the P-channel MOS transistor of the oscillator, and the N channel of the current source is output. It employs a configuration for outputting the differential signal to the gate of Le MOS type transistor.
  • a PLL circuit of the present invention includes a reference signal oscillator that outputs a reference signal, a voltage-controlled oscillator that outputs a high-frequency signal, an injection-locked frequency divider that divides the high-frequency signal, and an injection-locked frequency divider
  • a phase frequency comparator that compares the frequency division and the output signal of the reference signal oscillator and outputs a phase and frequency error, and a charge pump that converts the phase and frequency error detected by the phase frequency comparator into a current
  • a loop filter that generates a control voltage for the voltage controlled oscillator and outputs the generated control voltage to the voltage controlled oscillator, so that the error detected by the phase frequency comparator is reduced in the control voltage.
  • a PLL circuit that controls the voltage-controlled oscillator and performs a negative frequency feedback operation, wherein the injection-locked frequency divider employs a configuration using the injection-locked frequency divider.
  • an injection locked frequency divider and a PLL circuit having a wide operating frequency can be realized.
  • an extremely simple circuit configuration can be realized, and there is an effect that the number of parts is small and can be easily implemented.
  • circuit diagram which shows the structure of the conventional injection locking type frequency divider 1
  • the figure which shows the frequency relationship of the output signal of the conventional injection locking type frequency divider 1 The figure which shows the phase relationship in each stage of the ring oscillator of the conventional injection locking type frequency divider 1
  • Circuit configuration diagram including parasitic capacitance component in conventional injection locked frequency divider 1 1 is a circuit diagram showing a configuration of an injection locked frequency divider according to a first embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a configuration of an injection locking frequency divider according to a second embodiment of the present invention.
  • FIG. 6 is a circuit diagram showing a configuration of the injection locked frequency divider according to the first embodiment of the present invention. This embodiment can be applied to an injection-locked frequency divider mounted on a PLL circuit.
  • the injection-locked frequency divider 100 includes a ring oscillator 140 in which a first amplifier circuit 141, a second amplifier circuit 142, and a third amplifier circuit 143 are cascade-connected in three stages, and an N channel.
  • the configuration includes a MOS transistor 150 and a differential signal injection circuit 160.
  • the first amplifier circuit 141 includes an N-channel MOS transistor 111 and a P-channel MOS transistor 112. In the N-channel MOS transistor 111, the feedback output of the third amplifier circuit 143 is input to the gate.
  • the P-channel MOS transistor 112 functions as a load.
  • the second amplifier circuit 142 includes an N-channel MOS transistor 121 and a P-channel MOS transistor 122.
  • the output of the first amplifier circuit 141 is input to the gate.
  • P-channel MOS transistor 122 functions as a load.
  • the third amplifier circuit 143 includes an N-channel MOS transistor 131 and a P-channel MOS transistor 132.
  • the output of the second amplifier circuit 142 is input to the gate.
  • P-channel MOS transistor 132 functions as a load.
  • the drain of the N-channel MOS transistor 150 is connected to the sources of the N-channel MOS transistors 111, 121, and 131.
  • the differential signal injection circuit 160 outputs an injection signal X1 to the gates of the P-channel MOS transistors 112, 122, and 132 at each stage.
  • the differential signal injection circuit 160 outputs a negative phase signal Y1 of the injection signal X1 to the gate of the N-channel MOS transistor 150 as a differential signal.
  • the sources of the P-channel MOS transistors 112, 122, 132 are connected to the high potential power supply Vdd.
  • the source of the N channel MOS transistor 150 is grounded.
  • the drain of the N-channel MOS transistor 131 of the third amplifier circuit 143 and the drain of the P-channel MOS transistor 132 are connected to provide an output of the ring oscillator 140.
  • the injection-locked frequency divider 100 of the present embodiment solves the problem that the operating frequency band of the injection-locked frequency divider 10 (FIG. 1) of Non-Patent Document 1 is narrowed.
  • the injection-locked frequency divider 100 also inputs a signal to the sources of the N-channel MOS transistors 111, 121, 131 of the amplification circuit of each stage of the ring oscillator 140. To do. With this configuration, the influence of parasitic capacitance can be reduced.
  • Patent Document 1 the configuration of an injection-locked frequency divider that inputs a signal from the source of an N-channel MOS transistor is disclosed in Patent Document 1.
  • FIG. 7 is a circuit diagram showing a configuration of the injection-locked frequency divider 60 described in Patent Document 1.
  • the injection locked frequency divider 60 includes a ring oscillator 70 in which a fourth amplifier circuit 71 and a fifth amplifier circuit 72 are cascade-connected in two stages in a ring shape, a differential signal injection circuit 80, It is the structure containing these.
  • the fourth amplifier circuit 71 includes an N-channel BJT (Bipolar Junction Transistor) type differential transistor pair Q11 and Q12 and resistors R11 and R12.
  • BJT Bipolar Junction Transistor
  • the N channel BJT type differential transistor pair Q11, Q12 receives the feedback output of the fifth amplifier circuit 72 as a base.
  • Resistors R11 and R12 function as a load
  • the fifth amplifier circuit 72 includes an N-channel BJT type differential transistor pair Q13 and Q14 and resistors R13 and R14.
  • the output of the fourth amplifier circuit 71 is input to the base.
  • Resistors R13 and R14 function as a load
  • the ring oscillator 70 is supplied with a current from the constant current source CS1 through the differential transistor pair Q15 and Q16.
  • the differential signal injection circuit 80 is connected to the bases of the differential transistor pair Q15 and Q16 and receives a differential signal.
  • the resistors R11, R12, R13, and R14 are connected to the high potential power supply Vdd.
  • FIG. 8 is a diagram showing the frequency relationship of the output signal of the injection locking type frequency divider 60.
  • an output signal I2' (solid line) is generated near the free-run frequency fo.
  • the output signal I2 ′ (solid line) is a signal obtained by down-converting the injection signal I1 ′ by mixing the injection signal I1 ′ and the oscillation signal F1 ′.
  • the oscillation signal F1 'of the ring oscillator 70 is attracted to and synchronized with the frequency of the output signal I2'.
  • the injection signal I1 ' which phase near the frequency 2fo is in a differential relationship, the injection signal I1' is down-converted into an output signal I2 'near the free-run frequency fo. Therefore, it operates as a frequency divider that divides the frequency by half.
  • FIG. 9 shows the phase relationship of the oscillation signal F 1 ′ at each stage of the ring oscillator 70.
  • FIG. 9 is a diagram showing a phase relationship at the collector output of each N-channel BJT type transistor of the ring oscillator 70.
  • the phase relationship of the second-order harmonic components is twice the oscillation signal F1 'at each stage.
  • the phase relationship of the second stage with respect to the first stage is differential of 0 ° and ⁇ 180 °, respectively.
  • the injection signal I1 ' may be input through the differential transistor pair Q15 and Q16 as long as the phase relationship of the second stage is differential with respect to the first stage.
  • the phase relationship of the frequency signal that is an even multiple of the oscillation frequency fo of the ring oscillator 70 is 0 ° at the first stage and the second stage at ⁇ 180. It is a differential of °. Therefore, the injection locking frequency divider 60 can operate as an even frequency divider by inputting a frequency signal that is an even multiple of the oscillation frequency fo.
  • a frequency signal that is an even multiple of the oscillation frequency fo is input from the differential signal injection circuit 80 via the differential transistor pair Q15 and Q16.
  • phase relationship of the frequency signal that is an odd multiple of the oscillation frequency fo of the ring oscillator 70 is the same for each of the first-stage N-channel BJT transistors Q11 and Q12 and the second-stage N-channel BJT transistors Q13 and Q14. , Have different phase relationships.
  • phase relationships of Q11, Q12, Q13, and Q14 are 0 °, ⁇ 180 °, ⁇ 270 °, and ⁇ 90 °, respectively.
  • a differential transistor pair is added between the amplifier circuits 71 and 72 and the constant current source CS1.
  • a power source having a higher potential which is not suitable for lowering voltage and lowering power consumption.
  • the injection-locked frequency divider 10 of Non-Patent Document 1 has a problem that the injection-locked frequency divider 10 has a problem of reducing the influence of the parasitic capacitance generated between the wiring and the substrate and has a wide operating frequency. Realize.
  • differential signals are input to the gates of the P-channel MOS transistors 112, 122, and 132 and the gate of the N-channel MOS transistor 150 of the constant current source.
  • the injection-locked frequency divider 100 can be configured by adding one transistor, and an odd-numbered frequency divider that can operate even with a low-voltage power supply can be realized.
  • FIG. 10 is a diagram showing a phase relationship in which the injection signal of the injection-locking frequency divider 100 transitions until it is transmitted to the output.
  • the signal X1, signal X2, signal Y1, signal Y2, signal Y3, and signal Z1 in FIG. 10 indicate the signal X1, signal X2, signal Y1, signal Y2, signal Y3, and signal Z1 in each part of FIG.
  • the differential signal injection circuit 160 outputs the signal X1 to the gates of the P-channel MOS transistors 112, 122, and 132 at each stage, and outputs a differential signal Y1 having a phase opposite to that of the signal X1 to N. Output to the gate of channel MOS transistor 150.
  • the signal X ⁇ b> 2, the signal Y ⁇ b> 2, and the signal Y ⁇ b> 3 are signals of each part of the third amplifier circuit 143 that is an output stage, and the signal Z ⁇ b> 1 is an output signal of the injection locked frequency divider 100.
  • the output of the ring oscillator 140 is an oscillation having a free-run frequency fo.
  • a signal F1 (broken line), a second harmonic component F2 having a frequency 2fo (broken line), and a third harmonic component F3 having a frequency 3fo (broken line) are generated.
  • the signal X1 from the differential signal injection circuit 160 is input to the gates of the P-channel MOS transistors 112, 122, and 132 of the ring oscillator 140.
  • the drain of the P-channel MOS transistor 132 at the output stage of the ring oscillator 140 outputs a signal X2.
  • the signal X2 is an amplified signal obtained by inverting the signal X1.
  • the signal input to the gate of the N-channel MOS transistor 150 is output via the signal Y1, the signal Y2, and the signal Y3. Since the inversion is repeated twice at each stage, the signal Y3 is in phase with the signal Y1.
  • the signal Z1 that is the output of the ring oscillator 140 (that is, the output of the injection locking frequency divider 100) is a signal output that is the sum of the signal X2 and the signal Y3. As shown in FIG. 10, since the signal X1 and the signal Y3 are in phase, the signal Z1 becomes a signal having a large amplitude by addition.
  • Injection locking frequency divider 100 can compensate for the attenuation of output signal Z1 by increasing the signal level of output signal Z1 using signals X2 and Y3.
  • an output signal I2 in which the injection signal I1 is down-converted near the free-run frequency F1 (fo) is generated.
  • the free run frequency F1 (broken line) of the ring oscillator 140 is attracted to and synchronized with the frequency of the output signal I2 (solid line).
  • the output signal I2 corresponds to the output signal Z1 in FIG.
  • the injection signal I1 is not easily attenuated even if a parasitic capacitance component is generated, the amplitude of the output signal I2 to be down-converted is increased, and the operation frequency of the injection-locking frequency divider is wide. Turn into.
  • FIG. 11 is a diagram showing the frequency characteristics of the voltage amplitude of the injection signal I1 from the differential signal injection circuit 160 necessary to stably synchronize the injection locked frequency divider 100.
  • the minimum value of the voltage amplitude of the operable injection signal is around 3 times the free-run frequency fo.
  • the ring oscillator 140 can operate in a wide frequency band of about 7 GHz at a voltage amplitude of 200 mVpp.
  • the frequency band can be expanded by about 2 GHz.
  • the injection locked frequency divider 100 includes a ring in which the first amplifier circuit 141, the second amplifier circuit 142, and the third amplifier circuit 143 are cascade-connected in three stages.
  • the configuration includes an oscillator 140, an N-channel MOS transistor 150, and a differential signal injection circuit 160.
  • the first amplifier circuit 141 includes an N-channel MOS transistor 111 and a P-channel MOS transistor 112. In the N-channel MOS transistor 111, the feedback output of the third amplifier circuit 143 is input to the gate.
  • the P-channel MOS transistor 112 functions as a load.
  • the second amplifier circuit 142 includes an N-channel MOS transistor 121 and a P-channel MOS transistor 122.
  • the output of the first amplifier circuit 141 is input to the gate.
  • P-channel MOS transistor 122 functions as a load.
  • the third amplifier circuit 143 includes an N-channel MOS transistor 131 and a P-channel MOS transistor 132.
  • the output of the second amplifier circuit 142 is input to the gate.
  • P-channel MOS transistor 132 functions as a load.
  • the drain of the N-channel MOS transistor 150 is connected to the sources of the N-channel MOS transistors 111, 121, 131 at each stage.
  • the differential signal injection circuit 160 outputs an injection signal I1 to the gates of the P-channel MOS transistors 112, 122, 132 at each stage.
  • the differential signal injection circuit 160 outputs a reverse phase signal of the injection signal I1 as a differential signal to the gate of the N-channel MOS transistor 150.
  • differential signals are input to the gates of the P-channel MOS transistors 112, 122, and 132 and the gate of the N-channel MOS transistor 150 that is a constant current source.
  • the injection-locked frequency divider 100 uses the differential signal injection circuit 160 and the first N-channel MOS transistor 150 to strengthen the injection signal. That is, as shown by the signal Z1 in FIG. 10, the differential signal input from the differential signal injection circuit 160 becomes in-phase and strengthens at the output stage of the ring oscillator 140. For this reason, the influence of the parasitic capacitance can be reduced, and a wide band operating frequency can be secured. In FIG. 6, it is possible to realize an injection-locked frequency divider that divides the frequency by 1/3 with a wide operating frequency.
  • the injection-locked frequency divider 100 can be configured by adding one transistor, and can realize an odd-numbered frequency divider that can operate even with a low-voltage power supply.
  • the injection-locked frequency divider 100 is particularly effective when the input is a differential signal and the output is a single signal, and a frequency divider that can operate in a wide band without increasing the circuit scale. Can be realized.
  • the number of stages of the ring oscillator 140 has been described as three.
  • the present invention is not limited to this, and the number of stages of the ring oscillator 140 is (2n + 1), and the frequency of the injection signal from the differential signal injection circuit 160 May be configured to be around m (2n + 1) times the free-run frequency fo of the ring oscillator.
  • the number of stages of the ring oscillator may be five, and the differential signal injection circuit 160 may output a signal having a frequency approximately 5 times or 10 times the oscillation frequency of the five-stage ring oscillator. It can be operated as an injection-locked frequency divider that divides m (2n + 1), and a similar effect can be obtained.
  • the free-run frequency fo of the ring oscillator 140 can be adjusted by controlling the bias voltage of the gates of the P-channel MOS transistors 112, 122, and 132 of the ring oscillator 140.
  • the ring oscillator 140 may be any ring connected in an odd number of stages, and there is no restriction on the gate type such as a NAND or NOR configuration that functions as an inverter, and the same operation is possible. .
  • FIG. 12 is a circuit diagram showing a configuration of an injection locked frequency divider according to the second embodiment of the present invention.
  • the same components as those in FIG. 6 are denoted by the same reference numerals, and description of overlapping portions is omitted.
  • the injection-locked frequency divider 200 includes a ring oscillator 140 in FIG. 6 (referred to as a first ring oscillator 140 for convenience of explanation) and a second ring having the same configuration as the first ring oscillator 140.
  • a ring oscillator 240 and a current source 250 are included.
  • the current source 250 includes N-channel MOS transistors 251, 252, and 253.
  • the N-channel MOS transistors 251, 252, and 253 are connected to the drains by combining the sources of the N-channel MOS transistors in each stage of the first and second ring oscillators 140 and 240, respectively.
  • the injection-locked frequency divider 200 inputs the injection signal X1 to the gates of the P-channel MOS transistors 112, 122, 132 of the first ring oscillator 140, and the P-channel MOS type of the second ring oscillator 240.
  • the differential signal injection circuit 160 is configured to input a negative phase signal Y1 of the injection signal X1 as a differential signal to the gates of the transistors 212, 222, and 232.
  • the second ring oscillator 240 is a three-stage cascade connection of the first amplifier circuit 241, the second amplifier circuit 242, and the third amplifier circuit 243 in a ring shape.
  • the first amplifier circuit 241 includes an N-channel MOS transistor 211 and a P-channel MOS transistor 212.
  • N-channel MOS transistor 211 receives the feedback output of third amplifier circuit 243 at its gate.
  • the P-channel MOS transistor 212 is a load.
  • the second amplifier circuit 242 includes an N-channel MOS transistor 221 and a P-channel MOS transistor 222.
  • N-channel MOS transistor 221 receives the output of first amplifier circuit 241 at its gate.
  • the P-channel MOS transistor 222 is a load.
  • the third amplifier circuit 243 includes an N-channel MOS transistor 231 and a P-channel MOS transistor 232.
  • N-channel MOS transistor 231 receives the output of second amplifier circuit 242 at its gate.
  • the P-channel MOS transistor 232 is a load.
  • the sources of the P-channel MOS transistors 112, 122, 132, 212, 222, and 232 at the respective stages of the first and second ring oscillators 140 and 240 are connected to the high potential power supply Vdd. Further, the bias voltage Vg is supplied to the gates of the N-channel MOS transistors 251, 252, and 253 of the current source 250, and the source is grounded.
  • the drain of the N-channel MOS transistor 231 and the drain of the P-channel MOS transistor 232 of the third amplifier circuit 243 of the second ring oscillator 240 are connected to provide an output of the injection locked frequency divider 200.
  • FIG. 13 is a diagram showing a phase relationship in which the injection signal of the injection-locked oscillator 200 transitions until it is transmitted to the output.
  • Signal X1, signal X2, signal X3, signal X4, signal Y1, signal Y2, and signal Z1 in FIG. 13 are signal X1, signal X2, signal X3, signal X4, signal Y1, signal Y2, and signal Z1 in each part of FIG. Indicates.
  • the differential signal injection circuit 160 outputs the signal X1 to the gates of the P-channel MOS transistors 112, 122, and 132 in each stage of the first ring oscillator 140, and has the opposite phase of the signal X1.
  • the differential signal Y 1 is output to the gates of the P-channel MOS transistors 212, 222, and 232 of the second ring oscillator 240.
  • 12 and 13 are the source potentials of the N-channel MOS transistors 131 and 231 of the third amplifier circuits 143 and 243 of the first and second ring oscillators 140 and 240, respectively.
  • the output of the second ring oscillator 240 is free-running frequency fo.
  • Oscillation signal F1 (broken line)
  • a second harmonic component F2 (broken line) having a frequency 2fo
  • a third harmonic component F3 (broken line) having a frequency 3fo are generated.
  • the phase relationship is changed until the injection signals X1 and Y1 are transmitted to the output of the ring oscillator 240. Is shown in FIG. 13 and has the same phase in each stage of the second ring oscillator 240.
  • Signals input to the gates of the P-channel MOS transistors 112, 122, 132 of the first ring oscillator 140 are output via signals X1 to X4.
  • the phase since the phase is inverted twice before transmission from the signal X1 to the signal X2, the phase does not change.
  • the first and second ring oscillators 140 and 240 are connected by a constant current source 250, and the signal X2 and the signal X3 are in a differential relationship, so the phase is inverted. Further, the phase is inverted from signal X3 to signal X4.
  • signals input to the gates of the P-channel MOS transistors 212, 222, and 232 of the second ring oscillator 240 are output via signals Y1 and Y2.
  • the signal Y1 is inverted and amplified.
  • the injection-locked frequency divider 200 of the present embodiment has a differential configuration in which the first and second ring oscillators 140 and 240 use the current source 250. Therefore, the injection-locked frequency divider 200 can reduce the influence of the parasitic component, and can realize an injection-locked frequency divider that divides the frequency by 1/3 with a wide operating frequency. it can.
  • the injection-locked frequency divider 200 is particularly effective when the input signal is a differential signal and the output signal is a differential signal or a single signal, and a frequency at which broadband operation is possible.
  • a frequency divider can be realized.
  • the N-channel MOS transistors 251, 252, and 253 are used as the constant current source 250.
  • a passive element including a resistor or an inductor is used, an injection-locked frequency divider is used. It can be operated. By using passive elements, a simpler and smaller circuit configuration can be realized.
  • the number of stages of the first and second ring oscillators 140 and 240 has been described as three, as in the first embodiment, but the present invention is not limited to this, and the first and second The number of stages of the ring oscillators 140 and 240 may be (2n + 1) stages, and the frequency of the injection signal from the differential signal injection circuit 160 may be close to m (2n + 1) times the free-run frequency fo of the ring oscillator. As a result, it can be operated as an injection-locked frequency divider that divides m (2n + 1), and a similar effect can be obtained.
  • the free-run frequency of the ring oscillators 140 and 240 is controlled by controlling the bias voltage of the gates of the P-channel MOS transistors 112, 122, 132, 212, 222, and 232 of the ring oscillators 140 and 240. fo can be adjusted.
  • FIG. 14 is a circuit diagram showing a configuration of an injection locked frequency divider according to the third embodiment of the present invention.
  • the same components as those in FIG. 12 are denoted by the same reference numerals, and description of overlapping portions is omitted.
  • the injection-locked frequency divider 300 includes a first ring oscillator 140, a second ring oscillator 240 having the same configuration as the first ring oscillator 140, and an N-channel MOS type that is a current source.
  • the configuration includes a transistor 350 and a differential signal injection circuit 160.
  • the N-channel MOS transistor 350 as a current source is connected to the drain by combining the sources of the N-channel MOS transistors 131 and 231 at the output stage of the first and second ring oscillators 140 and 240.
  • the differential signal injection circuit 160 outputs an injection signal I1 to the gates of the P-channel MOS transistors 112, 122, 132 of the first ring oscillator 140, and the P-channel MOS transistor 212 of the second ring oscillator 240. , 222, 232, the opposite phase signal of the injection signal I1 is output as a differential signal.
  • the injection-locked frequency divider 300 is different from the injection-locked frequency divider 200 of FIG. 12 in that an N-channel MOS transistor 350 as a current source is connected only to the output stage.
  • the output of the second ring oscillator 240 includes the oscillation signal F1 (dashed line) having the free-run frequency fo, the frequency A second-order harmonic component F2 (dashed line) having 2fo and a third-order harmonic component F3 (dashed line) having a frequency 3fo are generated.
  • the injection signal from the differential signal injection circuit 160 is input with the injection signals X1 and Y1 having a frequency of about 3 fo, the signal via the P-channel MOS transistor of the first ring oscillator 140, the second Since the signal via the P-channel MOS transistor of the ring oscillator 240 is in phase with the output of the injection locked frequency divider 300, the amplitude increases.
  • the attenuation of the injection signal due to the parasitic capacitance component can be compensated. That is, even if the injection signal is attenuated by the parasitic capacitance component, the attenuation of the injection signal is compensated by increasing the amplitude of the signal level at the output of the injection locking frequency divider 300.
  • phase relationship of each stage of the first and second ring oscillators 140 and 240 includes a phase rotation of 120 °. Note that it is possible to operate even when the rotation directions are opposite to each other.
  • the injection-locked frequency divider 300 of the present embodiment has a differential configuration using the current source 350 at the output stage of the first and second ring oscillators 140 and 240. For this reason, the number of MOS transistors used as the current source 350 can be reduced. As a result, the influence of parasitic components can be reduced without increasing the circuit scale, and an injection-locked frequency divider that divides the frequency by 1/3 with a wide operating frequency can be realized.
  • the injection-locked frequency divider 300 of this embodiment is particularly effective when the input signal is a differential signal and the output signal is a differential signal or a single signal, and has a wide bandwidth without increasing the circuit scale.
  • a frequency divider capable of operation can be realized.
  • the output stage of the amplification circuits of the first and second ring oscillators 140 and 240 has a differential configuration using the current source 350.
  • the present invention is not limited to this, and other than the output stage Other amplifier circuits may have a differential configuration. The effect of expanding the degree of freedom of design can be expected.
  • the N-channel MOS transistor 350 is used as a current source.
  • a passive element including a resistor or an inductor it can be operated as an injection-locked frequency divider. By using passive elements, a simpler and smaller circuit configuration can be realized.
  • the first and second ring oscillators 140 and 240 are described as having three stages. However, the present invention is not limited to this, and the first and second ring oscillators are not limited thereto.
  • the number of stages of the ring oscillators 140 and 240 may be (2n + 1) stages, and the frequency of the injection signal from the differential signal injection circuit 160 may be close to m (2n + 1) times the free-run frequency fo of the ring oscillator. It can be operated as an injection-locked frequency divider that divides m (2n + 1), and a similar effect can be obtained.
  • the free-run frequency of the ring oscillators 140 and 240 is controlled by controlling the bias voltage of the gates of the P-channel MOS transistors 112, 122, 132, 212, 222, and 232 of the ring oscillators 140 and 240. fo can be adjusted.
  • FIG. 15 is a diagram showing a configuration of a fixed frequency dividing circuit (prescaler) according to the fourth exemplary embodiment of the present invention.
  • the fixed frequency dividing circuit 400 includes the injection-locked frequency divider 100 and the fixed frequency divider 460 shown in FIG. 6.
  • the high frequency differential signal is frequency-divided into a single output signal by the injection locking type frequency divider 100.
  • the single output signal is further frequency-divided to a low frequency by a fixed frequency divider 460.
  • the fixed frequency dividing circuit 400 of the present embodiment is configured by using the injection locking type frequency divider 100 of the first embodiment as the injection locking type frequency dividing device 100 of the fixed frequency dividing circuit. Since the output of the injection locked frequency divider 100 and the input of the fixed divider 460 at the subsequent stage can be configured using a single output signal, the operating frequency is not only wideband, but also small and low consumption. A power fixed frequency dividing circuit can be realized.
  • FIG. 16 is a diagram showing a configuration of a PLL circuit according to the fifth embodiment of the present invention.
  • the PLL circuit 500 includes the injection-locked frequency divider 100 of FIG. 6 (or one of the injection-locked frequency divider 200 of FIG. 12 and the injection-locked frequency divider 300 of FIG. 14). , Reference signal oscillator 410, voltage controlled oscillator 420, phase frequency comparator 430, charge pump 440, and loop filter 450.
  • the voltage controlled oscillator 420 outputs a high frequency signal.
  • the high frequency signal is frequency-divided to a low frequency by the injection locking type frequency divider 100 (200, 300).
  • the phase frequency comparator 430 compares the frequency-divided signal of the injection-locking frequency divider 100 (200, 300) with the output signal of the reference signal oscillator 410, and outputs a phase and frequency error to the charge pump 440.
  • the charge pump 440 converts the phase and frequency error detected by the phase frequency comparator 430 into a current, and the loop filter 450 generates a control voltage for the voltage controlled oscillator 420.
  • the control voltage operates as a PLL circuit that performs a frequency negative feedback operation in order to control the voltage controlled oscillator 420 so that an error detected by the phase frequency comparator 430 is reduced.
  • the PLL circuit 500 of the present embodiment is configured by using the injection-locked frequency divider 100 (200, 300) of the first to third embodiments as the injection-locked frequency divider of the PLL circuit. Yes. Since the operating frequency band of the injection locking frequency divider 100 (200, 300) is wide, a PLL circuit having a wide operating frequency can be realized.
  • the injection-locking frequency divider 100 (200, 300) is an odd-numbered frequency divider and has a larger frequency division number than that of the two-frequency divider, the number of frequency dividers as a PLL circuit can be reduced. A small and low power consumption PLL circuit can be realized.
  • a fixed frequency divider or a frequency divider including a programmable counter is connected between the injection locking frequency divider 100 (200, 300) and the phase frequency comparator 430 to divide the frequency to a low frequency. Has the same effect.
  • MOS transistor Metal Insulated Semiconductor
  • SOI Silicon-On-Insulator
  • bipolar transistor Bi-CMOS, or a combination thereof may be used.
  • MOS transistors are advantageous in terms of power consumption.
  • injection-locked frequency divider is used in each of the above embodiments, this is for convenience of explanation, and it goes without saying that it may be a frequency divider, a PLL device, or the like.
  • the circuit parts constituting the injection-locked frequency divider for example, the number of inverter gate stages of the ring oscillator, the type of logic element, etc. are not limited to the above-described embodiment. Needless to say, various compensation transistors may be added to the injection-locked frequency divider.
  • the injection-locked frequency divider and PLL circuit according to the present invention can be used for an injection-locked frequency divider and PLL circuit used in portable communication terminals, and in particular, can divide a frequency signal of 10 GHz or more. This is useful for a wide bandwidth injection-locked frequency divider and PLL circuit. Further, it can be applied to all electronic circuits as an injection-locked frequency divider.

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Abstract

　寄生容量の影響を小さくすることができ、動作周波数が広帯域な注入同期型分周器及びＰＬＬ回路を提供すること。注入同期型分周器（１００）は、ＮチャネルＭＯＳ型トランジスタ（１１１）とＰチャネルＭＯＳ型トランジスタ（１１２）から構成される第１増幅回路（１４１）と、同様な構成の第２増幅回路１４２と第３増幅回路（１４３）とをリング状に３段縦続接続したリング発振器１４０と、各段のＮチャネルＭＯＳ型トランジスタ（１１１，１２１，１３１）のソースがドレインに接続されたＮチャネルＭＯＳ型トランジスタ１５０と、各段のＰチャネルＭＯＳ型トランジスタ（１１２，１２２，１３２）のゲートに注入信号Ｉ１を注入し、かつＮチャネルＭＯＳ型トランジスタ（１５０）のゲートに注入信号Ｉ１の逆相信号を差動信号として注入する差動信号注入回路（１６０）とを備える。

Description

注入同期型分周器及びＰＬＬ回路
　本発明は、携帯通信端末に使用される注入同期型分周器及びＰＬＬ（Phase Locked Loop）回路に係り、特に１０ＧＨｚ以上の周波数信号を分周することが可能である広帯域な注入同期型分周器及びＰＬＬ回路に関する。
　近年、爆発的に普及している携帯通信端末には高速化が求められ、無線部の周波数シンセサイザとしては、広帯域に動作するＰＬＬ回路が必須となっている。このＰＬＬ回路において、高周波数の信号を低周波数まで分周する回路が分周器であり、特に１０ＧＨｚ以上の周波数帯域では注入同期型分周器が知られている（例えば、非特許文献１参照）。
　図１は、非特許文献１に記載の注入同期型分周器１０の構成を示す回路図である。
　図１に示すように、注入同期型分周器１０は、第１増幅回路４１と第２増幅回路４２と第３増幅回路４３とをリング状（ループ状ともいう）に３段縦続接続させたリング発振器４０と、注入信号Ｉ１を出力する信号注入回路５０と、を含む構成である。
　第１増幅回路４１は、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型トランジスタ１１とＰチャネルＭＯＳ型トランジスタ１２とを含む構成である。ＮチャネルＭＯＳ（Metal Oxide Semiconductor）型トランジスタ１１は、第３増幅回路４３の帰還出力をゲートに受ける。ＰチャネルＭＯＳ型トランジスタ１２は、負荷として機能する。
　第２増幅回路４２は、ＮチャネルＭＯＳ型トランジスタ２１とＰチャネルＭＯＳ型トランジスタ２２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ２１は、第１増幅回路４１の出力をゲートに受ける。ＰチャネルＭＯＳ型トランジスタ２２は、負荷として機能する。
　第３増幅回路４３は、ＮチャネルＭＯＳ型トランジスタ３１とＰチャネルＭＯＳ型トランジスタ３２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ３１は、第２増幅回路４２の出力がゲートに入力される。ＰチャネルＭＯＳ型トランジスタ３２は、負荷として機能する。
　信号注入回路５０は、全ての段のＰチャネルＭＯＳ型トランジスタ１２，２２，３２のゲートに接続される。
　ＰチャネルＭＯＳ型トランジスタ１２，２２，３２のソースは高電位電源Ｖｄｄに接続され、ＮチャネルＭＯＳ型トランジスタ１１，２１，３１のソースは接地される。
　上記注入同期型分周器１０の動作について説明する。
　図２は、上記注入同期型分周器１０の出力信号の周波数関係を示す図、図３は、上記リング発振器４０の各段における位相関係を示す図である。
　図２に示すように、信号注入回路５０からの注入信号が入力されない場合は、リング発振器４０の出力にはフリーラン周波数ｆｏである発振信号Ｆ１と、周波数２ｆｏである２次高調波成分Ｆ２と、周波数３ｆｏである３次高調波成分Ｆ３と、が発生する。
　次に、信号注入回路５０からの注入信号Ｉ１が周波数３ｆｏ付近の信号の場合は、注入信号Ｉ１と２次高調波成分Ｆ２とのミキシングによってフリーラン周波数ｆｏ付近に注入信号がダウンコンバートされた出力信号Ｉ２とが発生する。リング発振器４０の発振信号Ｆ１は出力信号Ｉ２の周波数に引き寄せられて同期する。
　このときのリング発振器４０の各段における発振信号Ｆ１の位相関係は、図３に示すように、１２０°ずつ、位相回転を有する。このため、１段目が０°であると、２段目は±１２０°、３段目は±２４０°となる。また、３次高調波成分Ｆ３の位相関係は、各段において発振信号Ｆ１を３倍したものになるため、全ての段において同位相である０°となる。つまり、各段における注入信号Ｉ１の位相は、全て同位相であればよい。
　このように周波数３ｆｏ付近の注入信号Ｉ１を入力することに対して、フリーラン周波数ｆｏ付近は出力信号Ｉ２であるので、１／３分周する周波数分周器として動作する。
　図４は、注入信号Ｉ１の電圧振幅の周波数特性を示す図である。注入信号Ｉ１は、注入同期型分周器１０を安定して同期させるために必要な信号注入回路５０から入力される信号である。
　図４に示すように、リング発振器４０のフリーラン周波数ｆｏの３倍の周波数付近では、注入信号の電圧振幅が最も小さくてよく、電圧振幅として２００ｍＶｐｐでは約５ＧＨｚの帯域で動作することが可能であることを示している。
「５８．８／３９．２ＧＨｚデュアルモードＣＭＯＳ周波数分周器、電子情報通信学会総合大会、２００７年」
特開平１０－９３３９９号公報
　しかしながら、このような従来の注入同期型分周器にあっては、以下のような課題があった。
　図５は、注入同期型分周器１０において寄生容量成分を含めた回路構成図である。
　図５に示すように、実際の配線レイアウトでは、配線と基板間には寄生容量Ｃ１、Ｃ２、Ｃ３が発生する。寄生容量Ｃ１、Ｃ２、Ｃ３の発生により、各段の信号振幅が小さくなる。注入信号Ｉ１が減衰するため、ダウンコンバートされる出力信号Ｉ２も小さくなって同期が困難になる。その結果、動作周波数帯域が狭くなるという課題がある。
　本発明の目的は、寄生容量の影響を小さくすることができ、動作周波数が広帯域な注入同期型分周器及びＰＬＬ回路を提供することである。
　本発明の注入同期型分周器は、ＮチャネルＭＯＳ型トランジスタとＰチャネルＭＯＳ型トランジスタとを含む増幅回路をリング状に（２ｎ＋１）（ｎは任意の自然数）段縦続接続したリング発振器と、前記リング発振器に接続され、前記リング発振器を駆動させるＮチャネルＭＯＳ型トランジスタからなる電流源と、前記リング発振器に注入信号を出力し、前記電流源に前記注入信号の逆相信号を差動信号として出力する差動信号注入回路と、を備え、前記電流源の前記ＮチャネルＭＯＳ型トランジスタのドレインは、前記リング発振器のＮチャネルＭＯＳ型トランジスタのソースに接続し、前記差動信号注入回路は、前記リング発振器のＰチャネルＭＯＳ型トランジスタのゲートに前記注入信号を出力し、かつ、前記電流源の前記ＮチャネルＭＯＳ型トランジスタのゲートに前記差動信号を出力する構成を採る。
　本発明のＰＬＬ回路は、基準信号を出力する基準信号発振器と、高周波信号を出力する電圧制御発振器と、前記高周波信号を分周する注入同期型分周器と、前記注入同期型分周器の分周と前記基準信号発振器の出力信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、前記位相周波数比較器により検波された位相と周波数の誤差を電流に変換するチャージポンプと、前記電圧制御発振器の制御電圧を生成し、生成した制御電圧を前記電圧制御発振器に出力するループフィルタとを備え、前記制御電圧は、前記位相周波数比較器で検波される誤差が小さくなるように前記電圧制御発振器を制御し、周波数負帰還動作を行うＰＬＬ回路であって、前記注入同期型分周器は、上記注入同期型分周器を用いる構成を採る。
　本発明によれば、動作周波数が広帯域な注入同期型分周器及びＰＬＬ回路を実現することができる。また、極めて簡易な回路構成を実現することができ、部品点数が少なく容易に実施できる効果がある。
従来の注入同期型分周器１の構成を示す回路図 従来の注入同期型分周器１の出力信号の周波数関係を示す図、 従来の注入同期型分周器１のリング発振器の各段における位相関係を示す図 従来の注入同期型分周器１を安定して同期させるために必要な信号注入回路からの注入信号Ｉ１の電圧振幅の周波数特性を示す図 従来の注入同期型分周器１において寄生容量成分を含めた回路構成図 本発明の実施の形態１に係る注入同期型分周器の構成を示す回路図 従来の注入同期型分周器２の構成を示す回路図 従来の注入同期型分周器２の出力信号の周波数関係を示す図 従来の注入同期型分周器２のリング発振器の各段における位相関係を示す図 上記実施の形態１に係る注入同期型分周器の注入信号が出力に伝達するまでに遷移する位相関係を示す図 上記実施の形態１に係る注入同期型分周器を安定して同期させるために必要な差動信号注入回路からの注入信号Ｉ１の電圧振幅の周波数特性を示す図 本発明の実施の形態２に係る注入同期型分周器の構成を示す回路図 上記実施の形態２に係る注入同期型分周器の注入信号が出力に伝達するまでに遷移する位相関係を示す図 本発明の実施の形態３に係る注入同期型分周器の構成を示す回路図 本発明の実施の形態４に係る固定分周回路（プリスケーラ）の構成を示す図 本発明の実施の形態５に係るＰＬＬ回路の構成を示す図
　以下、本発明の実施の形態について、図面を参照して詳細に説明する。
　（実施の形態１）
　図６は、本発明の実施の形態１に係る注入同期型分周器の構成を示す回路図である。本実施の形態は、ＰＬＬ回路に搭載される注入同期型分周器に適用可能である。
　図６に示すように、注入同期型分周器１００は、第１増幅回路１４１と第２増幅回路１４２と第３増幅回路１４３とをリング状に３段縦続接続したリング発振器１４０と、ＮチャネルＭＯＳ型トランジスタ１５０と、差動信号注入回路１６０と、を含む構成である。
　第１増幅回路１４１は、ＮチャネルＭＯＳ型トランジスタ１１１とＰチャネルＭＯＳ型トランジスタ１１２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ１１１は、第３増幅回路１４３の帰還出力がゲートに入力される。ＰチャネルＭＯＳ型トランジスタ１１２は、負荷として機能する。
　第２増幅回路１４２は、ＮチャネルＭＯＳ型トランジスタ１２１とＰチャネルＭＯＳ型トランジスタ１２２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ１２１は、第１増幅回路１４１の出力がゲートに入力される。ＰチャネルＭＯＳ型トランジスタ１２２は、負荷として機能する。
　第３増幅回路１４３は、ＮチャネルＭＯＳ型トランジスタ１３１とＰチャネルＭＯＳ型トランジスタ１３２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ１３１は、第２増幅回路１４２の出力がゲートに入力される。ＰチャネルＭＯＳ型トランジスタ１３２は、負荷として機能する。
　ＮチャネルＭＯＳ型トランジスタ１５０のドレインは、ＮチャネルＭＯＳ型トランジスタ１１１，１２１，１３１のソースと接続される。
　差動信号注入回路１６０は、各段のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲートに注入信号Ｘ１を出力する。差動信号注入回路１６０は、ＮチャネルＭＯＳ型トランジスタ１５０のゲートに注入信号Ｘ１の逆相信号Ｙ１を差動信号として出力する。
　ＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のソースは、高電位電源Ｖｄｄに接続される。ＮチャネルＭＯＳ型トランジスタ１５０のソースは、接地される。
　第３増幅回路１４３のＮチャネルＭＯＳ型トランジスタ１３１のドレインとＰチャネルＭＯＳ型トランジスタ１３２のドレインは結線され、リング発振器１４０出力となる。
　このように、本実施の形態の注入同期型分周器１００は、非特許文献１の注入同期型分周器１０（図１）が有する動作周波数帯域が狭くなる課題を解決するものである。
　そこで、本実施の形態の注入同期型分周器１００は、図６に示すように、リング発振器１４０の各段の増幅回路のＮチャネルＭＯＳ型トランジスタ１１１、１２１、１３１のソースにも信号を入力する。この構成により、寄生容量の影響を小さくすることができる。
　但し、ＮチャネルＭＯＳ型トランジスタのソースから信号を入力する注入同期型分周器の構成については、特許文献１に開示されている。
　図７は、特許文献１に記載の注入同期型分周器６０の構成を示す回路図である。
　図７に示すように、注入同期型分周器６０は、第４増幅回路７１と第５増幅回路７２とをリング状に２段縦続接続させたリング発振器７０と、差動信号注入回路８０と、を含む構成である。
　第４増幅回路７１は、ＮチャネルＢＪＴ（Bipolar Junction Transistor）型差動トランジスタ対Ｑ１１、Ｑ１２と、抵抗Ｒ１１、Ｒ１２と、を含む構成である。
　ＮチャネルＢＪＴ型差動トランジスタ対Ｑ１１、Ｑ１２は、第５増幅回路７２の帰還出力がベースに入力される。抵抗Ｒ１１、Ｒ１２は、負荷として機能する
　第５増幅回路７２は、ＮチャネルＢＪＴ型差動トランジスタ対Ｑ１３、Ｑ１４と、抵抗Ｒ１３、Ｒ１４とを含む構成である。ＮチャネルＢＪＴ型差動トランジスタ対Ｑ１３、Ｑ１４は、第４増幅回路７１の出力がベースに入力される。抵抗Ｒ１３、Ｒ１４は、負荷として機能する
　リング発振器７０は、差動トランジスタ対Ｑ１５、Ｑ１６を介して定電流源ＣＳ１から電流が供給される。
　差動信号注入回路８０は、差動トランジスタ対Ｑ１５、Ｑ１６のベースに接続され、差動信号が入力される。
　抵抗Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４は、高電位電源Ｖｄｄに接続される。
　上記注入同期分周器６０の動作について説明する。
　図８は、上記注入同期型分周器６０の出力信号の周波数関係を示す図である。
　図８に示すように、信号注入回路８０からの注入信号が入力されない場合（周波数２ｆｏに破線の注入信号なし）は、リング発振器７０の出力には、フリーラン周波数ｆｏである発振信号Ｆ１’（破線）が発生する。
　次に、差動信号注入回路８０からの注入信号Ｉ１’が周波数２ｆｏ付近の信号（実線）であると、フリーラン周波数ｆｏ付近に、出力信号Ｉ２’（実線）が発生する。
　出力信号Ｉ２′（実線）は、注入信号Ｉ１’と発振信号Ｆ１’とのミキシングによって、注入信号Ｉ１’がダウンコンバートされた信号である。
　これにより、リング発振器７０の発振信号Ｆ１’は、出力信号Ｉ２’の周波数に引き寄せられて同期する。
　このように、周波数２ｆｏ付近の位相が差動関係にある注入信号Ｉ１’を入力することによって、注入信号Ｉ１’がダウンコンバートされ、フリーラン周波数ｆｏ付近の出力信号Ｉ２’となる。このため、１／２分周する周波数分周器として動作することになる。
　リング発振器７０の各段における発振信号Ｆ１’の位相関係を図９に示す。
　図９は、上記リング発振器７０の各ＮチャネルＢＪＴ型トランジスタのコレクタ出力における位相関係を示す図である。
　図９に示すように、２次高調波成分の位相関係は、各段において発振信号Ｆ１’を２倍したものになる。このため、１段目に対する２段目の位相関係は、それぞれ０°、±１８０°の差動となる。つまり、注入信号Ｉ１’は、１段目に対して２段目の位相関係は差動であればよく、差動トランジスタ対Ｑ１５、Ｑ１６を介して入力することができる。
　このように、特許文献１に記載の注入同期分周器６０は、リング発振器７０の発振周波数ｆｏの偶数倍の周波数信号の位相関係は、１段目と２段目がそれぞれ０°、±１８０°の差動となる。このため、注入同期分周器６０は、発振周波数ｆｏの偶数倍の周波数信号を入力することによって、偶数分周器として動作することができる。発振周波数ｆｏの偶数倍の周波数信号は、差動信号注入回路８０から差動トランジスタ対Ｑ１５、Ｑ１６を介して、入力される。
　しかし、リング発振器７０の発振周波数ｆｏの奇数倍の周波数信号の位相関係は、１段目のＮチャネルＢＪＴ型トランジスタＱ１１、Ｑ１２と、２段目のＮチャネルＢＪＴ型トランジスタＱ１３、Ｑ１４とのそれぞれで、異なる位相関係となる。
　例えば、３ｆｏの周波数信号では、Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４の位相関係は、それぞれ、０°、±１８０°、±２７０°、±９０°となる。
　したがって、特許文献１に記載の注入同期分周器６０は、差動トランジスタ対Ｑ１５、Ｑ１６を介して、信号を入力することは困難であるので、奇数分周器として動作することは困難である。
　また、リング発振器７０は、増幅回路７１、７２と定電流源ＣＳ１の間に差動トランジスタ対を追加している。リング発振器７０が動作するためには、より高電位な電源に接続する必要があり、低電圧化、低消費電力化には適していない。
　本実施の形態は、非特許文献１の注入同期型分周器１０が課題として有する、配線と基板間に発生する寄生容量の影響を小さくし、動作周波数が広帯域な注入同期型分周器を実現する。
　その上で、本実施の形態は、ＰチャネルＭＯＳ型トランジスタ１１２、１２２、１３２のゲートと、定電流源のＮチャネルＭＯＳ型トランジスタ１５０のゲートと、に差動信号を入力する。これにより、注入同期型分周器１００は、１つのトランジスタを追加することで構成可能であり、また、低電圧電源でも動作が可能な奇数分周器を実現することができる。
　次に、本実施の形態の注入同期型分周器１００の動作について詳細に説明する。
　図１０は、注入同期型分周器１００の注入信号が、出力に伝達するまでに遷移する位相関係を示す図である。図１０の信号Ｘ１，信号Ｘ２，信号Ｙ１，信号Ｙ２，信号Ｙ３，信号Ｚ１は、図６の各部の信号Ｘ１，信号Ｘ２，信号Ｙ１，信号Ｙ２，信号Ｙ３，信号Ｚ１を示す。
　図６に示すように、差動信号注入回路１６０は、信号Ｘ１を各段のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲートに出力し、かつ信号Ｘ１の逆相の差動信号Ｙ１をＮチャネルＭＯＳ型トランジスタ１５０のゲートに出力する。
　図６及び図１０の信号Ｘ２，信号Ｙ２，信号Ｙ３は、出力段である第３増幅回路１４３の各部の信号、信号Ｚ１は注入同期型分周器１００の出力信号である。
　前記図２に示すように、まず、差動信号注入回路１６０からの注入信号が入力されない（周波数３ｆｏに破線の注入信号なし）場合は、リング発振器１４０の出力にはフリーラン周波数ｆｏである発振信号Ｆ１（破線）と、周波数２ｆｏである２次高調波成分Ｆ２（破線）と、周波数３ｆｏである３次高調波成分Ｆ３（破線）と、が発生する。
　次に、差動信号注入回路１６０からの注入信号Ｉ１（実線）が周波数３ｆｏ付近の信号の場合は、注入信号Ｉ１が注入同期型分周器１００の出力に伝達するまでに遷移する位相関係は、図１０に示すように、各段において同じ位相となる。ここでは出力段の位相関係について説明する。
　リング発振器１４０のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲートは、差動信号注入回路１６０から信号Ｘ１が入力される。リング発振器１４０の出力段のＰチャネルＭＯＳ型トランジスタ１３２のドレインは、信号Ｘ２を出力する。信号Ｘ２は、信号Ｘ１が反転し、増幅された信号である。
　また、ＮチャネルＭＯＳ型トランジスタ１５０のゲートに入力される信号は、信号Ｙ１，信号Ｙ２，信号Ｙ３を経て出力される。各段において、反転を２回繰り返しているため、信号Ｙ３では信号Ｙ１の信号と同相となる。
　リング発振器１４０の出力（すなわち注入同期型分周器１００の出力）である信号Ｚ１は、信号Ｘ２と信号Ｙ３の和の信号出力である。図１０に示すように、信号Ｚ１は、信号Ｘ２と信号Ｙ３が同相であるため、加算によって振幅が大きな信号となる。
　注入同期型分周器１００は、出力信号Ｚ１の信号レベルを、信号Ｘ２と信号Ｙ３を用いて大きくすることで、出力信号Ｚ１の減衰分を補償することができる。
　注入信号Ｉ１（周波数３ｆｏ）と２次高調波成分Ｆ２（周波数２ｆｏ）とのミキシングによって、フリーラン周波数Ｆ１付近（ｆｏ）に注入信号Ｉ１がダウンコンバートされた出力信号Ｉ２が発生する。このため、リング発振器１４０のフリーラン周波数Ｆ１（破線）は、出力信号Ｉ２（実線）の周波数に引き寄せられて同期する。なお、上記出力信号Ｉ２は、図６の出力信号Ｚ１に相当する。
　ここで、上述したように、注入信号Ｉ１は、寄生容量成分が発生しても減衰しにくいため、ダウンコンバートされる出力信号Ｉ２の振幅も大きくなり、注入同期型分周器の動作周波数は広帯域化する。
　図１１は、注入同期型分周器１００を安定して同期させるために必要な差動信号注入回路１６０からの注入信号Ｉ１の電圧振幅の周波数特性を示す図である。
　図１１に示すように、リング発振器１４０は、フリーラン周波数ｆｏの３倍の周波数付近が、動作可能な注入信号の電圧振幅の最小値となる。リング発振器１４０は、電圧振幅として２００ｍＶｐｐにおいて、約７ＧＨｚという広い周波数帯域で動作することが可能である。特に、図４の従来の注入同期型分周器１０と比較して分かるように、例えば２００ｍＶｐｐでは周波数帯域を約２ＧＨｚも拡大することができる。
　以上のように、本実施の形態によれば、注入同期型分周器１００は、第１増幅回路１４１と第２増幅回路１４２と第３増幅回路１４３とをリング状に３段縦続接続したリング発振器１４０と、ＮチャネルＭＯＳ型トランジスタ１５０と、差動信号注入回路１６０とを含む構成である。
　第１増幅回路１４１は、ＮチャネルＭＯＳ型トランジスタ１１１とＰチャネルＭＯＳ型トランジスタ１１２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ１１１は、第３増幅回路１４３の帰還出力がゲートに入力される。ＰチャネルＭＯＳ型トランジスタ１１２は、負荷として機能する。
　第２増幅回路１４２は、ＮチャネルＭＯＳ型トランジスタ１２１とＰチャネルＭＯＳ型トランジスタ１２２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ１２１は、第１増幅回路１４１の出力がゲートに入力される。ＰチャネルＭＯＳ型トランジスタ１２２は、負荷として機能する。
　第３増幅回路１４３は、ＮチャネルＭＯＳ型トランジスタ１３１とＰチャネルＭＯＳ型トランジスタ１３２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ１３１は、第２増幅回路１４２の出力がゲートに入力される。ＰチャネルＭＯＳ型トランジスタ１３２は、負荷として機能する。
　ＮチャネルＭＯＳ型トランジスタ１５０のドレインは、各段のＮチャネルＭＯＳ型トランジスタ１１１，１２１，１３１のソースと接続される。
　差動信号注入回路１６０は、各段のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲートに注入信号Ｉ１を出力する。差動信号注入回路１６０は、ＮチャネルＭＯＳ型トランジスタ１５０のゲートに注入信号Ｉ１の逆相信号を差動信号として出力する。
　すなわち、本実施の形態では、ＰチャネルＭＯＳ型トランジスタ１１２、１２２、１３２のゲートと定電流源のＮチャネルＭＯＳ型トランジスタ１５０のゲートとに差動信号を入力する。
　この構成により、注入同期型分周器１００は、差動信号注入回路１６０と第１のＮチャネルＭＯＳ型トランジスタ１５０を用いて注入信号を強め合う。すなわち、図１０の信号Ｚ１に示すように、差動信号注入回路１６０から入力される差動信号は、リング発振器１４０の出力段において同相となり強め合う。このため、寄生容量の影響を軽減することができ、広帯域な動作周波数を確保することができる。図６では、動作周波数が広帯域な１／３分周する注入同期型分周器を実現することができる。
　また、注入同期型分周器１００は、１つのトランジスタを追加することで構成可能であり、低電圧電源でも動作が可能な奇数分周器を実現することができる。
　本実施の形態の注入同期型分周器１００は、入力が差動信号で、出力がシングル信号では、特に有効であり、回路規模を大きくすることなく、広帯域動作が可能な周波数分周器を実現することができる。
　また、極めて簡易な回路構成で実現でき、部品点数が少なく容易に実施できる効果がある。
　なお、本実施の形態では、リング発振器１４０の段数を３段として説明したが、これに限らず、リング発振器１４０の段数を（２ｎ＋１）段とし、差動信号注入回路１６０からの注入信号の周波数をリング発振器のフリーラン周波数ｆｏのｍ（２ｎ＋１）倍付近とする構成でもよい。
　例えば、リング発振器の段数を５段とし、差動信号注入回路１６０は５段のリング発振器の発振周波数のほぼ５倍あるいは１０倍の周波数の信号を出力するものでもよい。ｍ（２ｎ＋１）分周する注入同期型分周器として動作させることができ、同様な効果を得ることができる。
　また、本実施の形態では、リング発振器１４０のＰチャネルＭＯＳ型トランジスタ１１２、１２２、１３２のゲートのバイアス電圧を制御することで、リング発振器１４０のフリーラン周波数ｆｏを調整することができる。
　また、リング発振器１４０は、リング状に奇数段縦続接続されているものであればよく、インバータとして機能させるＮＡＮＤ，ＮＯＲ構成など、ゲート種類に制限は設けておらず、同様の動作が可能である。
　（実施の形態２）
　図１２は、本発明の実施の形態２に係る注入同期型分周器の構成を示す回路図である。図６と同一構成部分には同一符号を付して重複箇所の説明を省略する。
　図１２に示すように、注入同期型分周器２００は、図６のリング発振器１４０（説明の便宜上、第１のリング発振器１４０という）と、第１のリング発振器１４０と同一構成の第２のリング発振器２４０と、電流源２５０と、を含む構成である。
　電流源２５０は、ＮチャネルＭＯＳ型トランジスタ２５１，２５２，２５３を含む構成である。
　ＮチャネルＭＯＳ型トランジスタ２５１，２５２，２５３は、第１及び第２のリング発振器１４０，２４０の各段のＮチャネルＭＯＳ型トランジスタのソースをそれぞれ組み合わせてドレインに接続されている。
　また、注入同期型分周器２００は、第１のリング発振器１４０のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲートに注入信号Ｘ１を入力し、かつ第２のリング発振器２４０のＰチャネルＭＯＳ型トランジスタ２１２，２２２，２３２のゲートに注入信号Ｘ１の逆相信号Ｙ１を差動信号として入力する差動信号注入回路１６０を含む構成である。
　第２のリング発振器２４０は、第１増幅回路２４１と第２増幅回路２４２と第３増幅回路２４３とをリング状に３段縦続接続する。
　第１増幅回路２４１は、ＮチャネルＭＯＳ型トランジスタ２１１とＰチャネルＭＯＳ型トランジスタ２１２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ２１１は、第３増幅回路２４３の帰還出力をゲートに受ける。ＰチャネルＭＯＳ型トランジスタ２１２は、負荷である。
　第２増幅回路２４２は、ＮチャネルＭＯＳ型トランジスタ２２１とＰチャネルＭＯＳ型トランジスタ２２２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ２２１は、第１増幅回路２４１の出力をゲートに受ける。ＰチャネルＭＯＳ型トランジスタ２２２は、負荷である。
　第３増幅回路２４３は、ＮチャネルＭＯＳ型トランジスタ２３１とＰチャネルＭＯＳ型トランジスタ２３２とを含む構成である。ＮチャネルＭＯＳ型トランジスタ２３１は、第２増幅回路２４２の出力をゲートに受ける。ＰチャネルＭＯＳ型トランジスタ２３２は、負荷である。
　第１及び第２のリング発振器１４０，２４０の各段のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２，２１２，２２２，２３２のソースは、高電位電源Ｖｄｄに接続される。また、電流源２５０のＮチャネルＭＯＳ型トランジスタ２５１，２５２，２５３のゲートは、バイアス電圧Ｖｇが供給され、ソースは接地される。
　第２のリング発振器２４０の第３増幅回路２４３のＮチャネルＭＯＳ型トランジスタ２３１のドレインとＰチャネルＭＯＳ型トランジスタ２３２のドレインは結線され、注入同期型分周器２００出力となる。
　以下、上述のように構成された注入同期型分周器２００の動作について説明する。
　図１３は、注入同期型発振器２００の注入信号が出力に伝達するまでに遷移する位相関係を示す図である。図１３の信号Ｘ１，信号Ｘ２，信号Ｘ３，信号Ｘ４，信号Ｙ１，信号Ｙ２，信号Ｚ１は、図１２の各部の信号Ｘ１，信号Ｘ２，信号Ｘ３，信号Ｘ４，信号Ｙ１，信号Ｙ２，信号Ｚ１を示す。
　図１３に示すように、差動信号注入回路１６０は、信号Ｘ１を第１のリング発振器１４０の各段のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲートに出力し、かつ信号Ｘ１の逆相の差動信号Ｙ１を第２のリング発振器２４０のＰチャネルＭＯＳ型トランジスタ２１２，２２２，２３２のゲートに出力する。
　図１２及び図１３の信号Ｘ２，信号Ｘ３は、第１及び第２のリング発振器１４０，２４０の第３増幅回路１４３，２４３のＮチャネルＭＯＳ型トランジスタ１３１，２３１のソース電位である。
　また、図１２及び図１３の信号Ｙ２，信号Ｘ４は、出力段である第２のリング発振器２４０の第３増幅回路２４３の各部の信号、信号Ｚ１は注入同期型分周器２００の出力信号である。
　前記図２に示すように、まず、差動信号注入回路１６０からの注入信号が入力されない場合（周波数３ｆｏに破線の注入信号なし）は、第２のリング発振器２４０の出力にはフリーラン周波数ｆｏである発振信号Ｆ１（破線）と、周波数２ｆｏである２次高調波成分Ｆ２（破線）と、周波数３ｆｏである３次高調波成分Ｆ３（破線）と、が発生する。
　次に、差動信号注入回路１６０からの注入信号が周波数３ｆｏ付近の注入信号Ｘ１，Ｙ１が入力される場合は、注入信号Ｘ１，Ｙ１がリング発振器２４０の出力に伝達するまでに遷移する位相関係は、図１３に示され、第２のリング発振器２４０の各段において同じ位相となる。
　出力段の位相関係について説明する。
　第１のリング発振器１４０のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲートに入力される信号は、信号Ｘ１～信号Ｘ４を介して出力される。まず、信号Ｘ１から信号Ｘ２に伝達するまでに位相は２回反転するため位相は変わらない。次に、第１及び第２のリング発振器１４０，２４０は、定電流源２５０により接続され、信号Ｘ２と信号Ｘ３は差動の関係にあるため位相は反転する。さらに、信号Ｘ３から信号Ｘ４で位相は反転する。
　次に、第２のリング発振器２４０のＰチャネルＭＯＳ型トランジスタ２１２，２２２，２３２のゲートに入力される信号は、信号Ｙ１、信号Ｙ２を経て出力される。信号Ｙ２では信号Ｙ１の信号が反転し増幅される。
　以上の結果、第２のリング発振器２４０の出力には、信号Ｘ４と信号Ｙ２の和の信号が出力されるが、信号Ｘ４と信号Ｙ２は同相であるため、振幅が大きな信号Ｚ１となる。信号Ｚ１の信号レベルを信号Ｘ２と信号Ｙ３を用いて大きくすることで、信号Ｚ１の減衰分を補償することができる。
　ここでは、出力段のみについて説明したが、全ての段において同様の補償効果がある。寄生成分の影響を軽減できるため、注入同期型分周器の動作周波数は広帯域化する。
　このように、本実施の形態の注入同期型分周器２００は、第１及び第２のリング発振器１４０，２４０を、電流源２５０を用いた差動構成である。このため、注入同期型分周器２００は、寄生成分の影響を軽減することができ、動作周波数が広帯域な動作周波数が広帯域な１／３分周する注入同期型分周器を実現することができる。
　特に、本実施の形態の注入同期型分周器２００は、入力信号が差動信号であり、出力信号が差動信号かシングル信号である場合において、特に有効であり、広帯域動作が可能な周波数分周器を実現することができる。
　なお、本実施の形態では、定電流源２５０として、ＮチャネルＭＯＳ型トランジスタ２５１，２５２，２５３を用いて説明したが、抵抗又はインダクタを含む受動素子を用いても、注入同期型分周器として動作させることができる。受動素子を用いることで、より簡易で小型な回路構成を実現することができる。
　また、本実施の形態では、実施の形態１と同様に、第１及び第２のリング発振器１４０，２４０の段数を３段として説明したが、本発明はこれに限られず、第１及び第２のリング発振器１４０，２４０の段数を（２ｎ＋１）段とし、差動信号注入回路１６０からの注入信号の周波数をリング発振器のフリーラン周波数ｆｏのｍ（２ｎ＋１）倍付近とする構成でもよい。これにより、ｍ（２ｎ＋１）分周する注入同期型分周器として動作させることができ、同様な効果を得ることができる。
　また、本実施の形態では、リング発振器１４０、２４０のＰチャネルＭＯＳ型トランジスタ１１２、１２２、１３２、２１２、２２２、２３２のゲートのバイアス電圧を制御することで、リング発振器１４０、２４０のフリーラン周波数ｆｏを調整することができる。
　（実施の形態３）
　図１４は、本発明の実施の形態３に係る注入同期型分周器の構成を示す回路図である。図１２と同一構成部分には同一符号を付して重複箇所の説明を省略する。
　図１４に示すように、注入同期型分周器３００は、第１のリング発振器１４０と、第１のリング発振器１４０と同一構成の第２のリング発振器２４０と、電流源であるＮチャネルＭＯＳ型トランジスタ３５０と、差動信号注入回路１６０と、を含む構成である。
　電流源であるＮチャネルＭＯＳ型トランジスタ３５０は、第１及び第２のリング発振器１４０，２４０の出力段のＮチャネルＭＯＳ型トランジスタ１３１，２３１のソースを組み合わせてドレインに接続されている。
　差動信号注入回路１６０は、第１のリング発振器１４０のＰチャネルＭＯＳ型トランジスタ１１２，１２２，１３２のゲートに注入信号Ｉ１を出力し、かつ、第２のリング発振器２４０のＰチャネルＭＯＳ型トランジスタ２１２，２２２，２３２のゲートに注入信号Ｉ１の逆相信号を差動信号として出力する。
　注入同期型分周器３００は、図１２の注入同期型分周器２００に対して、出力段のみに電流源としてのＮチャネルＭＯＳ型トランジスタ３５０を接続している構成であることが異なる。
　以下、上述のように構成された注入同期型分周器３００の動作について説明する。基本的な動作は、実施の形態２と同様である。
　差動信号注入回路１６０からの注入信号が入力されない場合は、前記図２に示すように、第２のリング発振器２４０の出力には、フリーラン周波数ｆｏである発振信号Ｆ１（破線）と、周波数２ｆｏである２次高調波成分Ｆ２（破線）と、周波数３ｆｏである３次高調波成分Ｆ３（破線）と、が発生する。
　次に、差動信号注入回路１６０からの注入信号が周波数３ｆｏ付近の注入信号Ｘ１，Ｙ１が入力される場合は、第１のリング発振器１４０のＰチャネルＭＯＳ型トランジスタを介した信号と、第２のリング発振器２４０のＰチャネルＭＯＳ型トランジスタを介した信号とが、注入同期型分周器３００の出力において同相であるため、振幅は大きくなる。
　注入同期型分周器３００の出力における信号の振幅を大きくすることで、寄生容量成分による注入信号の減衰分を補償することができる。すなわち、寄生容量成分によって注入信号が減衰しても、注入同期型分周器３００の出力における信号レベルの振幅を大きくすることで、注入信号の減衰分を補償している。
　ここで、第１及び第２のリング発振器１４０，２４０の各段における位相関係には、１２０°ずつの位相回転が存在する。なお、回転方向をそれぞれ逆方向としても動作可能である。
　このように、本実施の形態の注入同期型分周器３００は、第１及び第２のリング発振器１４０，２４０の出力段に電流源３５０を用いた差動構成である。このため、電流源３５０として用いるＭＯＳトランジスタの数を減らすことができる。その結果、回路規模を大きくすることなく、寄生成分の影響を軽減することができ、動作周波数が広帯域な１／３分周する注入同期型分周器を実現することができる。
　本実施の形態の注入同期型分周器３００は、入力信号が差動信号であり、出力信号が差動信号かシングル信号である場合において、特に有効であり、回路規模を大きくすることなく広帯域動作が可能な周波数分周器を実現することができる。
　また、本実施の形態では、第１及び第２のリング発振器１４０，２４０の増幅回路のうち、出力段が電流源３５０を用いて差動構成されているが、これに限らず、出力段以外の他の増幅回路を差動構成としてもよい。設計の自由度を広げる効果が期待できる。
　なお、本実施の形態では、電流源としてＮチャネルＭＯＳ型トランジスタ３５０を用いて説明したが、抵抗又はインダクタを含む受動素子を用いても、注入同期型分周器として動作させることができる。受動素子を用いることで、より簡易で小型な回路構成を実現することができる。
　また、本実施の形態では、実施の形態１，２と同様に、第１及び第２のリング発振器１４０，２４０の段数を３段として説明したが、これに限らず、第１及び第２のリング発振器１４０，２４０の段数を（２ｎ＋１）段とし、差動信号注入回路１６０からの注入信号の周波数をリング発振器のフリーラン周波数ｆｏのｍ（２ｎ＋１）倍付近とする構成でもよい。ｍ（２ｎ＋１）分周する注入同期型分周器として動作させることができ、同様な効果を得ることができる。
　また、本実施の形態では、リング発振器１４０、２４０のＰチャネルＭＯＳ型トランジスタ１１２、１２２、１３２、２１２、２２２、２３２のゲートのバイアス電圧を制御することで、リング発振器１４０、２４０のフリーラン周波数ｆｏを調整することができる。
　（実施の形態４）
　図１５は、本発明の実施の形態４に係る固定分周回路（プリスケーラ）の構成を示す図である。
　図１５に示すように、固定分周回路４００は、図６の注入同期型分周器１００と、固定分周器４６０と、を含む構成である。
　次に、固定分周回路４００の動作について説明する。
　高周波の差動信号は、注入同期型分周器１００によりシングル出力の信号に分周される。そのシングル出力の信号は、固定分周器４６０により、さらに低周波まで分周される。
　このように、本実施の形態の固定分周回路４００は、固定分周回路の注入同期型分周器１００に、実施の形態１の注入同期型分周器１００を用いて構成している。注入同期型分周器１００の出力と後段の固定分周器４６０の入力とをシングル出力の信号を用いて構成とすることができるため、動作周波数が広帯域であるだけではなく、小型で低消費電力な固定分周回路を実現することができる。
　（実施の形態５）
　図１６は、本発明の実施の形態５に係るＰＬＬ回路の構成を示す図である。
　図１６に示すように、ＰＬＬ回路５００は、図６の注入同期型分周器１００（又は図１２の注入同期型分周器２００、図１４の注入同期型分周器３００のいずれか）と、基準信号発振器４１０と、電圧制御発振器４２０と、位相周波数比較器４３０と、チャージポンプ４４０と、ループフィルタ４５０と、を含む。
　次に、ＰＬＬ回路５００の動作について説明する。
　電圧制御発振器４２０は、高周波信号を出力する。高周波信号は、注入同期型分周器１００（２００，３００）により低周波まで分周される。
　位相周波数比較器４３０は、注入同期型分周器１００（２００，３００）の分周信号と基準信号発振器４１０の出力信号とを比較し、位相と周波数の誤差をチャージポンプ４４０に出力する。
　チャージポンプ４４０は、位相周波数比較器４３０において検波された位相と周波数の誤差を電流に変換し、ループフィルタ４５０は、電圧制御発振器４２０の制御電圧を生成する。
　上記制御電圧は、位相周波数比較器４３０において検波される誤差が小さくなるように電圧制御発振器４２０を制御するため、周波数負帰還動作を行うＰＬＬ回路として動作する。
　このように、本実施の形態のＰＬＬ回路５００は、ＰＬＬ回路の注入同期型分周器に、実施の形態１乃至３の注入同期型分周器１００（２００，３００）を用いて構成している。注入同期型分周器１００（２００，３００）の動作周波数帯域が広帯域であるため、動作周波数が広帯域なＰＬＬ回路を実現することができる。
　また、注入同期型分周器１００（２００，３００）は奇数分周であり、２分周器と比較して分周数が大きいため、ＰＬＬ回路としての分周器数を減らすことができ、小型で低消費電力なＰＬＬ回路を実現することができる。
　また、各種のＰＬＬ回路にも汎用に使用できるという優れた効果がある。
　なお、注入同期型分周器１００（２００，３００）と位相周波数比較器４３０の間に、固定分周器、又は、プログラマブルカウンタを含む分周器を接続して、低周波まで分周しても同様の効果がある。
　以上の説明は本発明の好適な実施の形態の例証であり、本発明の範囲はこれに限定されることはない。例えば、上記各実施の形態では、ＭＯＳトランジスタを使用した例について説明したが、どのようなＭＯＳトランジスタでもよい。例えば、ＭＩＳ（Metal Insulated Semiconductor）トランジスタであってもよい。また、このＭＩＳトランジスタは、ＳＯＩ（Silicon On Insulator）構造のシリコン基板上に形成されたＭＩＳトランジスタでもよい。さらに、バイポーラトランジスタ、Ｂｉ－ＣＭＯＳ、又はこれらの組み合わせであってもよい。但し、ＭＯＳトランジスタが消費電力の点で有利であることは言うまでもない。
　また、上記各実施の形態では注入同期型分周器という名称を用いたが、これは説明の便宜上であり、周波数分周器、ＰＬＬ装置等であってもよいことは勿論である。
　さらに、上記注入同期型分周器を構成する各回路部、例えばリング発振器のインバータゲートの段数、論理素子の種類などは前述した実施の形態に限られない。当然のことながら、本注入同期型分周器に、各種補償用のトランジスタを付加してもよいことは言うまでもない。
　２０１０年１月２２日出願の特願２０１０－０１２１３１の日本出願に含まれる明細書、図面及び要約書の開示内容は、すべて本願に援用される。
　本発明に係る注入同期型分周器及びＰＬＬ回路は、携帯通信端末に使用される注入同期型分周器及びＰＬＬ回路等に利用可能であり、特に１０ＧＨｚ以上の周波数信号を分周することが可能で広帯域な注入同期型分周器及びＰＬＬ回路等に有用である。また、注入同期型分周器として電子回路全般に適用することが可能である。
　１００，２００，３００　注入同期型分周器
　１１１，１２１，１３１，１５０，２１２，２２２，２３２，２５１，２５２，２５３，３５０　ＮチャネルＭＯＳ型トランジスタ
　１１２，１２２，１３２，２１２，２２２，２３２　ＰチャネルＭＯＳ型トランジスタ
　１４０，２４０　リング発振器
　１４１　第１増幅回路
　１４２　第２増幅回路
　１４３　第３増幅回路
　１６０　差動信号注入回路
　２５０　電流源
　４００　固定分周回路
　４１０　基準信号発振器
　４２０　電圧制御発振器
　４３０　位相周波数比較器
　４４０　チャージポンプ
　４５０　ループフィルタ
　５００　ＰＬＬ回路

Claims (4)

  1. 　ＮチャネルＭＯＳ型トランジスタとＰチャネルＭＯＳ型トランジスタとを含む増幅回路をリング状に（２ｎ＋１）（ｎは任意の自然数）段縦続接続したリング発振器と、
    　前記リング発振器に接続され、前記リング発振器を駆動させるＮチャネルＭＯＳ型トランジスタからなる電流源と、
    　前記リング発振器に注入信号を出力し、前記電流源に前記注入信号の逆相信号を差動信号として出力する差動信号注入回路と、
    　を備え、
    　前記電流源の前記ＮチャネルＭＯＳ型トランジスタのドレインは、前記リング発振器のＮチャネルＭＯＳ型トランジスタのソースに接続し、
    　前記差動信号注入回路は、前記リング発振器のＰチャネルＭＯＳ型トランジスタのゲートに前記注入信号を出力し、かつ、前記電流源の前記ＮチャネルＭＯＳ型トランジスタのゲートに前記差動信号を出力する、
    　注入同期型分周器。
  2. 　前記リング発振器の出力段は、前記注入信号を基に増幅した信号と前記差動信号を基に増幅した信号とを同相で重ね合わせて出力する請求項１記載の注入同期型分周器。
  3. 　前記差動信号注入回路は、前記リング発振器の発振周波数のｍ（２ｎ＋１）（ｍは任意の自然数）倍の周波数の信号を注入する請求項１記載の注入同期型分周器。
  4. 　基準信号を出力する基準信号発振器と、
    　高周波信号を出力する電圧制御発振器と、
    　前記高周波信号を分周する注入同期型分周器と、
    　前記注入同期型分周器の分周と前記基準信号発振器の出力信号とを比較し、位相と周波数の誤差を出力する位相周波数比較器と、
    　前記位相周波数比較器により検波された位相と周波数の誤差を電流に変換するチャージポンプと、
    　前記電圧制御発振器の制御電圧を生成し、生成した制御電圧を前記電圧制御発振器に出力するループフィルタとを備え、前記制御電圧は、前記位相周波数比較器で検波される誤差が小さくなるように前記電圧制御発振器を制御する、周波数負帰還動作を行うＰＬＬ回路であって、
    　前記注入同期型分周器は、請求項１に記載の注入同期型分周器であるＰＬＬ回路。
     
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