JPH0548402A - スタテイツク型フリツプフロツプ回路 - Google Patents
スタテイツク型フリツプフロツプ回路Info
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- JPH0548402A JPH0548402A JP3207048A JP20704891A JPH0548402A JP H0548402 A JPH0548402 A JP H0548402A JP 3207048 A JP3207048 A JP 3207048A JP 20704891 A JP20704891 A JP 20704891A JP H0548402 A JPH0548402 A JP H0548402A
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Abstract
(57)【要約】
【目的】 本発明は、スタティック型フリップフロップ
回路に関し、正帰還を有する差動対のミラー容量の低減
により高速化を図ることを目的とする。 【構成】 マスタ回路およびスレーブ回路の各データ読
み込み用の上段差動対の共通エミッタにそれぞれコレク
タが接続され、各ベースにクロック信号あるいはクロッ
ク補信号が入力される第１のトランジスタおよび第２の
トランジスタの各エミッタを接続し、各上段差動対に対
する第１の下段差動対を構成してその共通エミッタに第
１の電流源回路を接続し、マスタ回路およびスレーブ回
路の各データ保持用の上段差動対の共通エミッタにそれ
ぞれコレクタが接続され、各ベースにクロック補信号あ
るいはクロック信号が入力される第３のトランジスタお
よび第４のトランジスタの各エミッタを接続し、各上段
差動対に対する第２の下段差動対を構成してその共通エ
ミッタに第２の電流源回路を接続する。
回路に関し、正帰還を有する差動対のミラー容量の低減
により高速化を図ることを目的とする。 【構成】 マスタ回路およびスレーブ回路の各データ読
み込み用の上段差動対の共通エミッタにそれぞれコレク
タが接続され、各ベースにクロック信号あるいはクロッ
ク補信号が入力される第１のトランジスタおよび第２の
トランジスタの各エミッタを接続し、各上段差動対に対
する第１の下段差動対を構成してその共通エミッタに第
１の電流源回路を接続し、マスタ回路およびスレーブ回
路の各データ保持用の上段差動対の共通エミッタにそれ
ぞれコレクタが接続され、各ベースにクロック補信号あ
るいはクロック信号が入力される第３のトランジスタお
よび第４のトランジスタの各エミッタを接続し、各上段
差動対に対する第２の下段差動対を構成してその共通エ
ミッタに第２の電流源回路を接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路におい
てスタティック動作するスタティック型フリップフロッ
プ回路に関する。
てスタティック動作するスタティック型フリップフロッ
プ回路に関する。
【０００２】
【従来の技術】図４は、ＥＣＬ（Emitter Coupled Logi
c ）基本回路を用いた従来のスタティック型フリップフ
ロップ回路の構成例である。
c ）基本回路を用いた従来のスタティック型フリップフ
ロップ回路の構成例である。
【０００３】図において、マスタ回路１は、抵抗器Ｒ
１，Ｒ２およびトランジスタＱ１，Ｑ２，Ｑ５からなる
データ読み込み回路と、抵抗器Ｒ１，Ｒ２、トランジス
タＱ３，Ｑ４，Ｑ６、トランジスタＱ８，Ｑ９および抵
抗器Ｒ６，Ｒ７からなるデータ保持用正帰還回路と、ト
ランジスタＱ５，Ｑ６の共通エミッタに接続のトランジ
スタＱ７および抵抗器Ｒ５からなる電流源回路とにより
構成される。スレーブ回路２は、抵抗器Ｒ３，Ｒ４およ
びトランジスタＱ１０，Ｑ１１，Ｑ１４からなるデータ
読み込み回路と、抵抗器Ｒ３，Ｒ４、トランジスタＱ１
２，Ｑ１３，Ｑ１５、トランジスタＱ１７，Ｑ１８およ
び抵抗器Ｒ９，Ｒ１０からなるデータ保持用正帰還回路
と、トランジスタＱ１４，Ｑ１５の共通エミッタに接続
のトランジスタＱ１６および抵抗器Ｒ８からなる電流源
回路とにより構成される。ＧＮＤはグランド端子、ＶＥ
Ｅは電源端子、ＶＣＳは定電流源端子である。
１，Ｒ２およびトランジスタＱ１，Ｑ２，Ｑ５からなる
データ読み込み回路と、抵抗器Ｒ１，Ｒ２、トランジス
タＱ３，Ｑ４，Ｑ６、トランジスタＱ８，Ｑ９および抵
抗器Ｒ６，Ｒ７からなるデータ保持用正帰還回路と、ト
ランジスタＱ５，Ｑ６の共通エミッタに接続のトランジ
スタＱ７および抵抗器Ｒ５からなる電流源回路とにより
構成される。スレーブ回路２は、抵抗器Ｒ３，Ｒ４およ
びトランジスタＱ１０，Ｑ１１，Ｑ１４からなるデータ
読み込み回路と、抵抗器Ｒ３，Ｒ４、トランジスタＱ１
２，Ｑ１３，Ｑ１５、トランジスタＱ１７，Ｑ１８およ
び抵抗器Ｒ９，Ｒ１０からなるデータ保持用正帰還回路
と、トランジスタＱ１４，Ｑ１５の共通エミッタに接続
のトランジスタＱ１６および抵抗器Ｒ８からなる電流源
回路とにより構成される。ＧＮＤはグランド端子、ＶＥ
Ｅは電源端子、ＶＣＳは定電流源端子である。
【０００４】なお、トランジスタＱ１〜Ｑ７および抵抗
器Ｒ１，Ｒ２，Ｒ５と、トランジスタＱ１０〜Ｑ１６お
よび抵抗器Ｒ３，Ｒ４，Ｒ８は、それぞれ上下２段の差
動対からなる縦積みゲートを構成し、トランジスタＱ
８，Ｑ９および抵抗器Ｒ６，Ｒ７と、トランジスタＱ１
７，Ｑ１８および抵抗器Ｒ９，Ｒ１０は、それぞれエミ
ッタホロワ回路を構成する。
器Ｒ１，Ｒ２，Ｒ５と、トランジスタＱ１０〜Ｑ１６お
よび抵抗器Ｒ３，Ｒ４，Ｒ８は、それぞれ上下２段の差
動対からなる縦積みゲートを構成し、トランジスタＱ
８，Ｑ９および抵抗器Ｒ６，Ｒ７と、トランジスタＱ１
７，Ｑ１８および抵抗器Ｒ９，Ｒ１０は、それぞれエミ
ッタホロワ回路を構成する。
【０００５】ここで、クロック信号ＣＫがトランジスタ
Ｑ５，Ｑ１５のベースに入力され、クロック補信号ＣＫ
がトランジスタＱ６，Ｑ１４のベースに入力され、マス
タ回路１の出力端子Ｑ′，Ｑ′にスレーブ回路２の入力
端子（トランジスタＱ１０，Ｑ１１のベース）が接続さ
れ、スレーブ回路２の出力端子Ｑ，Ｑにマスタ回路１の
入力端子（トランジスタＱ１，Ｑ２のベース）が帰還接
続され、スタティック型フリップフロップ回路が構成さ
れる。なお、Ｑ，Ｑ′は真信号の出力端子であり、Ｑ，
Ｑ′は補信号の出力端子である。
Ｑ５，Ｑ１５のベースに入力され、クロック補信号ＣＫ
がトランジスタＱ６，Ｑ１４のベースに入力され、マス
タ回路１の出力端子Ｑ′，Ｑ′にスレーブ回路２の入力
端子（トランジスタＱ１０，Ｑ１１のベース）が接続さ
れ、スレーブ回路２の出力端子Ｑ，Ｑにマスタ回路１の
入力端子（トランジスタＱ１，Ｑ２のベース）が帰還接
続され、スタティック型フリップフロップ回路が構成さ
れる。なお、Ｑ，Ｑ′は真信号の出力端子であり、Ｑ，
Ｑ′は補信号の出力端子である。
【０００６】こうような構成のスタティック型フリップ
フロップ回路では、クロック信号ＣＫがハイレベルにな
るとトランジスタＱ５，Ｑ１５が導通状態となり、トラ
ンジスタＱ１，Ｑ２およびトランジスタＱ１２，Ｑ１３
からなる差動対に電流パスが形成される。マスタ回路１
に帰還されたスレーブ回路２の出力信号は、トランジス
タＱ１，Ｑ２からなる差動対によって反転され、トラン
ジスタＱ８，Ｑ９を介してレベルシフトされてマスタ回
路１の出力端子Ｑ′，Ｑ′に取り出される。このとき、
トランジスタＱ６，Ｑ１４はローレベルのクロック補信
号ＣＫが入力されて非導通状態であり、トランジスタＱ
３，Ｑ４およびトランジスタＱ１０，Ｑ１１からなる差
動対には電流が流れない。したがって、マスタ回路１の
出力端子Ｑ′，Ｑ′に取り出された信号は、スレーブ回
路２には伝搬せずにそこに保持される。
フロップ回路では、クロック信号ＣＫがハイレベルにな
るとトランジスタＱ５，Ｑ１５が導通状態となり、トラ
ンジスタＱ１，Ｑ２およびトランジスタＱ１２，Ｑ１３
からなる差動対に電流パスが形成される。マスタ回路１
に帰還されたスレーブ回路２の出力信号は、トランジス
タＱ１，Ｑ２からなる差動対によって反転され、トラン
ジスタＱ８，Ｑ９を介してレベルシフトされてマスタ回
路１の出力端子Ｑ′，Ｑ′に取り出される。このとき、
トランジスタＱ６，Ｑ１４はローレベルのクロック補信
号ＣＫが入力されて非導通状態であり、トランジスタＱ
３，Ｑ４およびトランジスタＱ１０，Ｑ１１からなる差
動対には電流が流れない。したがって、マスタ回路１の
出力端子Ｑ′，Ｑ′に取り出された信号は、スレーブ回
路２には伝搬せずにそこに保持される。
【０００７】次に、クロック信号ＣＫがローレベルにな
り、クロック補信号ＣＫがハイレベルになるとトランジ
スタＱ６，Ｑ１４が導通状態となり、トランジスタＱ
３，Ｑ４およびトランジスタＱ１０，Ｑ１１からなる差
動対に電流パスが形成されるので、マスタ回路１の出力
端子Ｑ′，Ｑ′に取り出された信号はトランジスタＱ
３，Ｑ４およびトランジスタＱ１０，Ｑ１１に伝搬され
る。トランジスタＱ３，Ｑ４からなる差動対には、エミ
ッタホロワ回路により正帰還がかかっているので、クロ
ック信号ＣＫがローレベルの間はマスタ回路１の出力信
号は保持される。一方、スレーブ回路２に伝搬したマス
タ回路１の出力信号は、トランジスタＱ１０，Ｑ１１か
らなる差動対により反転され、トランジスタＱ１７，Ｑ
１８を介してレベルシフトされてスレーブ回路２の出力
端子Ｑ，Ｑに取り出される。このとき、トランジスタＱ
５，Ｑ１５はローレベルのクロック信号ＣＫが入力され
て非導通状態であり、トランジスタＱ１，Ｑ２およびト
ランジスタＱ１２，Ｑ１３からなる差動対には電流が流
れない。したがって、スレーブ回路２の出力端子Ｑ，Ｑ
に取り出された信号は、マスタ回路１には伝搬せずにそ
こに保持される。
り、クロック補信号ＣＫがハイレベルになるとトランジ
スタＱ６，Ｑ１４が導通状態となり、トランジスタＱ
３，Ｑ４およびトランジスタＱ１０，Ｑ１１からなる差
動対に電流パスが形成されるので、マスタ回路１の出力
端子Ｑ′，Ｑ′に取り出された信号はトランジスタＱ
３，Ｑ４およびトランジスタＱ１０，Ｑ１１に伝搬され
る。トランジスタＱ３，Ｑ４からなる差動対には、エミ
ッタホロワ回路により正帰還がかかっているので、クロ
ック信号ＣＫがローレベルの間はマスタ回路１の出力信
号は保持される。一方、スレーブ回路２に伝搬したマス
タ回路１の出力信号は、トランジスタＱ１０，Ｑ１１か
らなる差動対により反転され、トランジスタＱ１７，Ｑ
１８を介してレベルシフトされてスレーブ回路２の出力
端子Ｑ，Ｑに取り出される。このとき、トランジスタＱ
５，Ｑ１５はローレベルのクロック信号ＣＫが入力され
て非導通状態であり、トランジスタＱ１，Ｑ２およびト
ランジスタＱ１２，Ｑ１３からなる差動対には電流が流
れない。したがって、スレーブ回路２の出力端子Ｑ，Ｑ
に取り出された信号は、マスタ回路１には伝搬せずにそ
こに保持される。
【０００８】このように、スレーブ回路２の出力端子
Ｑ，Ｑに取り出される信号は、クロック信号ＣＫがハイ
レベルからローレベルに変化するときに反転する動作を
繰り返す。したがって、図４に示すスタティック型フリ
ップフロップ回路の出力端子Ｑ，Ｑには、図５に示すよ
うにクロック信号ＣＫの周波数の１／２の周波数を有す
る信号が出力される。
Ｑ，Ｑに取り出される信号は、クロック信号ＣＫがハイ
レベルからローレベルに変化するときに反転する動作を
繰り返す。したがって、図４に示すスタティック型フリ
ップフロップ回路の出力端子Ｑ，Ｑには、図５に示すよ
うにクロック信号ＣＫの周波数の１／２の周波数を有す
る信号が出力される。
【０００９】
【発明が解決しようとする課題】図４に示すスタティッ
ク型フリップフロップ回路の構成において、マスタ回路
１の遅延時間は、クロック信号ＣＫが入力されてデータ
信号がエミッタホロワ回路に出力されるまでの時間Ｔ１
と、正帰還を有する差動対（トランジスタＱ３，Ｑ４）
および次段のスレーブ回路２の入力差動対（トランジス
タＱ１０，Ｑ１１）を駆動するまでの時間Ｔ２との和で
表される。したがって、マスタ回路１とスレーブ回路２
が縦続に接続されている構成の遅延時間はその２倍とな
り、最高動作周波数はこの遅延時間の逆数になる。すな
わち、この遅延時間が短いほどスタティック型フリップ
フロップ回路は高速に動作することになる。
ク型フリップフロップ回路の構成において、マスタ回路
１の遅延時間は、クロック信号ＣＫが入力されてデータ
信号がエミッタホロワ回路に出力されるまでの時間Ｔ１
と、正帰還を有する差動対（トランジスタＱ３，Ｑ４）
および次段のスレーブ回路２の入力差動対（トランジス
タＱ１０，Ｑ１１）を駆動するまでの時間Ｔ２との和で
表される。したがって、マスタ回路１とスレーブ回路２
が縦続に接続されている構成の遅延時間はその２倍とな
り、最高動作周波数はこの遅延時間の逆数になる。すな
わち、この遅延時間が短いほどスタティック型フリップ
フロップ回路は高速に動作することになる。
【００１０】ところで、遅延時間Ｔ２は、正帰還を有す
る差動対（トランジスタＱ３，Ｑ４）および次段のスレ
ーブ回路２の入力差動対（トランジスタＱ１０，Ｑ１
１）のミラー容量に大きく影響される。しかし、従来の
回路構成ではこのミラー容量の低減は極めて困難であ
り、スタティック型フリップフロップ回路の動作速度を
高める上での大きな支障になっていた。
る差動対（トランジスタＱ３，Ｑ４）および次段のスレ
ーブ回路２の入力差動対（トランジスタＱ１０，Ｑ１
１）のミラー容量に大きく影響される。しかし、従来の
回路構成ではこのミラー容量の低減は極めて困難であ
り、スタティック型フリップフロップ回路の動作速度を
高める上での大きな支障になっていた。
【００１１】本発明は、遅延時間Ｔ２に関するミラー容
量のうち、正帰還を有する差動対（トランジスタＱ３，
Ｑ４）のミラー容量の低減により高速化を図ることがで
きるスタティック型フリップフロップ回路を提供するこ
とを目的とする。
量のうち、正帰還を有する差動対（トランジスタＱ３，
Ｑ４）のミラー容量の低減により高速化を図ることがで
きるスタティック型フリップフロップ回路を提供するこ
とを目的とする。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、データ読み込み用の差動対およびデータ保持用の差
動対をそれぞれ備えたマスタ回路およびスレーブ回路の
２つのラッチ回路で構成されるスタティック型フリップ
フロップ回路において、前記マスタ回路のデータ読み込
み用の上段差動対の共通エミッタにコレクタが接続さ
れ、ベースにクロック信号が入力される第１のトランジ
スタのエミッタと、前記スレーブ回路のデータ読み込み
用の上段差動対の共通エミッタにコレクタが接続され、
ベースにクロック補信号が入力される第２のトランジス
タのエミッタとを接続し、各上段差動対に対する第１の
下段差動対を構成してその共通エミッタに第１の電流源
回路を接続し、前記マスタ回路のデータ保持用の上段差
動対の共通エミッタにコレクタが接続され、ベースにク
ロック補信号が入力される第３のトランジスタのエミッ
タと、前記スレーブ回路のデータ保持用の上段差動対の
共通エミッタにコレクタが接続され、ベースにクロック
信号が入力される第４のトランジスタのエミッタとを接
続し、各上段差動対に対する第２の下段差動対を構成し
てその共通エミッタに第２の電流源回路を接続すること
を特徴とする。
は、データ読み込み用の差動対およびデータ保持用の差
動対をそれぞれ備えたマスタ回路およびスレーブ回路の
２つのラッチ回路で構成されるスタティック型フリップ
フロップ回路において、前記マスタ回路のデータ読み込
み用の上段差動対の共通エミッタにコレクタが接続さ
れ、ベースにクロック信号が入力される第１のトランジ
スタのエミッタと、前記スレーブ回路のデータ読み込み
用の上段差動対の共通エミッタにコレクタが接続され、
ベースにクロック補信号が入力される第２のトランジス
タのエミッタとを接続し、各上段差動対に対する第１の
下段差動対を構成してその共通エミッタに第１の電流源
回路を接続し、前記マスタ回路のデータ保持用の上段差
動対の共通エミッタにコレクタが接続され、ベースにク
ロック補信号が入力される第３のトランジスタのエミッ
タと、前記スレーブ回路のデータ保持用の上段差動対の
共通エミッタにコレクタが接続され、ベースにクロック
信号が入力される第４のトランジスタのエミッタとを接
続し、各上段差動対に対する第２の下段差動対を構成し
てその共通エミッタに第２の電流源回路を接続すること
を特徴とする。
【００１３】請求項２に記載の発明は、データ読み込み
用の差動対およびデータ保持用の差動対をそれぞれ備え
たマスタ回路およびスレーブ回路の２つのラッチ回路で
構成されるスタティック型フリップフロップ回路におい
て、前記マスタ回路のデータ読み込み用の上段差動対の
共通エミッタにコレクタが接続され、ベースにクロック
信号が入力される第１のトランジスタのエミッタと、前
記スレーブ回路のデータ読み込み用の上段差動対の共通
エミッタにコレクタが接続され、ベースにクロック補信
号が入力される第２のトランジスタのエミッタとを接続
し、各上段差動対に対する下段差動対を構成してその共
通エミッタに第１の電流源回路を接続し、前記マスタ回
路のデータ保持用の差動対の共通エミッタに第２の電流
源回路を接続し、前記スレーブ回路のデータ保持用の差
動対の共通エミッタに第３の電流源回路を接続すること
を特徴とする。
用の差動対およびデータ保持用の差動対をそれぞれ備え
たマスタ回路およびスレーブ回路の２つのラッチ回路で
構成されるスタティック型フリップフロップ回路におい
て、前記マスタ回路のデータ読み込み用の上段差動対の
共通エミッタにコレクタが接続され、ベースにクロック
信号が入力される第１のトランジスタのエミッタと、前
記スレーブ回路のデータ読み込み用の上段差動対の共通
エミッタにコレクタが接続され、ベースにクロック補信
号が入力される第２のトランジスタのエミッタとを接続
し、各上段差動対に対する下段差動対を構成してその共
通エミッタに第１の電流源回路を接続し、前記マスタ回
路のデータ保持用の差動対の共通エミッタに第２の電流
源回路を接続し、前記スレーブ回路のデータ保持用の差
動対の共通エミッタに第３の電流源回路を接続すること
を特徴とする。
【００１４】
【作用】正帰還を有する差動対のミラー容量Ｃｍは、そ
の差動対を構成するトランジスタのコレクタ容量をＣｃ
とし、その差動対の電圧増幅率をＡｏとすると、 Ｃｍ＝Ｃｃ（１＋Ａｏ） で表すことができる。ここで、正帰還を有する差動対を
構成するトランジスタの動作電流を小さくすることによ
り、電圧増幅率Ａｏを小さくすることができ、正帰還を
有する差動対のミラー容量Ｃｍを低減することが可能と
なる。
の差動対を構成するトランジスタのコレクタ容量をＣｃ
とし、その差動対の電圧増幅率をＡｏとすると、 Ｃｍ＝Ｃｃ（１＋Ａｏ） で表すことができる。ここで、正帰還を有する差動対を
構成するトランジスタの動作電流を小さくすることによ
り、電圧増幅率Ａｏを小さくすることができ、正帰還を
有する差動対のミラー容量Ｃｍを低減することが可能と
なる。
【００１５】本発明は、マスタ回路およびスレーブ回路
の各データ読み込み用の差動対と各データ保持用の差動
対をそれぞれ組み合わせることにより、正帰還を有する
差動対（データ保持用の差動対）の動作電流を独立に小
さくすることが可能な回路設計となる。したがって、遅
延時間Ｔ２のうち正帰還を有する差動対の遅延時間を小
さくすることができ、スタティック型フリップフロップ
回路の高速化が可能になる。
の各データ読み込み用の差動対と各データ保持用の差動
対をそれぞれ組み合わせることにより、正帰還を有する
差動対（データ保持用の差動対）の動作電流を独立に小
さくすることが可能な回路設計となる。したがって、遅
延時間Ｔ２のうち正帰還を有する差動対の遅延時間を小
さくすることができ、スタティック型フリップフロップ
回路の高速化が可能になる。
【００１６】また、トランジスタサイズの小さなトラン
ジスタを用いて正帰還を有する差動対を構成することに
より、コレクタ容量Ｃｃの低減が可能となり、同様にミ
ラー容量Ｃｍの低減が実現され、スタティック型フリッ
プフロップ回路の高速化が可能になる。
ジスタを用いて正帰還を有する差動対を構成することに
より、コレクタ容量Ｃｃの低減が可能となり、同様にミ
ラー容量Ｃｍの低減が実現され、スタティック型フリッ
プフロップ回路の高速化が可能になる。
【００１７】
【実施例】図１は、本発明の第一実施例の回路構成を示
す図である。図において、マスタ回路３は、抵抗器Ｒ１
１，Ｒ１２およびトランジスタＱ２１，Ｑ２２，Ｑ２５
からなるデータ読み込み回路と、抵抗器Ｒ１１，Ｒ１
２、トランジスタＱＬ１，ＱＬ２，ＱＬ５、トランジス
タＱ２８，Ｑ２９および抵抗器Ｒ１６，Ｒ１７からなる
データ保持用正帰還回路とを有する。スレーブ回路４
は、抵抗器Ｒ１３，Ｒ１４およびトランジスタＱ２３，
Ｑ２４，Ｑ２６からなるデータ読み込み回路と、抵抗器
Ｒ１３，Ｒ１４、トランジスタＱＬ３，ＱＬ４，ＱＬ
６、トランジスタＱ３０，Ｑ３１および抵抗器Ｒ１９，
Ｒ２０からなるデータ保持用正帰還回路とを有する。
す図である。図において、マスタ回路３は、抵抗器Ｒ１
１，Ｒ１２およびトランジスタＱ２１，Ｑ２２，Ｑ２５
からなるデータ読み込み回路と、抵抗器Ｒ１１，Ｒ１
２、トランジスタＱＬ１，ＱＬ２，ＱＬ５、トランジス
タＱ２８，Ｑ２９および抵抗器Ｒ１６，Ｒ１７からなる
データ保持用正帰還回路とを有する。スレーブ回路４
は、抵抗器Ｒ１３，Ｒ１４およびトランジスタＱ２３，
Ｑ２４，Ｑ２６からなるデータ読み込み回路と、抵抗器
Ｒ１３，Ｒ１４、トランジスタＱＬ３，ＱＬ４，ＱＬ
６、トランジスタＱ３０，Ｑ３１および抵抗器Ｒ１９，
Ｒ２０からなるデータ保持用正帰還回路とを有する。
【００１８】ここで、図４に示す従来回路ではトランジ
スタＱ２５，ＱＬ５あるいはトランジスタＱ２６，ＱＬ
６でそれぞれ下段の差動対を構成していたが、本発明に
よる実施例回路では、マスタ回路３のトランジスタＱ２
５とスレーブ回路４のトランジスタＱ２６で差動対を構
成し、またマスタ回路３のトランジスタＱＬ５とスレー
ブ回路４のトランジスタＱＬ６で差動対を構成し、各差
動対の共通エミッタに電流源回路を構成するトランジス
タＱ２７と抵抗器Ｒ１５、およびトランジスタＱＬ７と
抵抗器Ｒ１８を接続する。なお、ＧＮＤはグランド端
子、ＶＥＥは電源端子、ＶＣＳは定電流源端子である。
スタＱ２５，ＱＬ５あるいはトランジスタＱ２６，ＱＬ
６でそれぞれ下段の差動対を構成していたが、本発明に
よる実施例回路では、マスタ回路３のトランジスタＱ２
５とスレーブ回路４のトランジスタＱ２６で差動対を構
成し、またマスタ回路３のトランジスタＱＬ５とスレー
ブ回路４のトランジスタＱＬ６で差動対を構成し、各差
動対の共通エミッタに電流源回路を構成するトランジス
タＱ２７と抵抗器Ｒ１５、およびトランジスタＱＬ７と
抵抗器Ｒ１８を接続する。なお、ＧＮＤはグランド端
子、ＶＥＥは電源端子、ＶＣＳは定電流源端子である。
【００１９】このように、電流源回路を含めてデータ読
み込み回路とデータ保持用正帰還回路とを分離する回路
構成をとることにより、データ保持用正帰還回路に流れ
る電流をデータ読み込み回路に流れる電流に比べて小さ
く設計することが可能となる。データ保持用正帰還回路
に流れる電流を小さくすることができれば、正帰還を有
する差動対の電圧増幅率Ａｏを小さくすることができ、
そのミラー容量Ｃｍを低減することが可能となる。その
結果、遅延時間Ｔ２のうち正帰還を有する差動対を駆動
するまでの遅延時間が小さくなり、その分スタティック
型フリップフロップ回路を高速動作させることができ
る。なお、データ保持用正帰還回路に流れる電流を小さ
くするには、例えばその電流源回路を構成する抵抗器Ｒ
１８の抵抗値を大きくする。
み込み回路とデータ保持用正帰還回路とを分離する回路
構成をとることにより、データ保持用正帰還回路に流れ
る電流をデータ読み込み回路に流れる電流に比べて小さ
く設計することが可能となる。データ保持用正帰還回路
に流れる電流を小さくすることができれば、正帰還を有
する差動対の電圧増幅率Ａｏを小さくすることができ、
そのミラー容量Ｃｍを低減することが可能となる。その
結果、遅延時間Ｔ２のうち正帰還を有する差動対を駆動
するまでの遅延時間が小さくなり、その分スタティック
型フリップフロップ回路を高速動作させることができ
る。なお、データ保持用正帰還回路に流れる電流を小さ
くするには、例えばその電流源回路を構成する抵抗器Ｒ
１８の抵抗値を大きくする。
【００２０】さらに、データ保持用正帰還回路を構成す
るトランジスタＱＬ１〜ＱＬ４のトランジスタサイズを
小さくすることにより、コレクタ容量と基板容量を小さ
くすることができ、同様にそのミラー容量Ｃｍを低減す
ることが可能となり、スタティック型フリップフロップ
回路を高速動作させることができる。
るトランジスタＱＬ１〜ＱＬ４のトランジスタサイズを
小さくすることにより、コレクタ容量と基板容量を小さ
くすることができ、同様にそのミラー容量Ｃｍを低減す
ることが可能となり、スタティック型フリップフロップ
回路を高速動作させることができる。
【００２１】なお、本実施例の構成においても、クロッ
ク信号ＣＫとクロック補信号ＣＫが入力されるトランジ
スタの接続関係が従来回路と同じであるので、上述した
従来回路とまったく同様の動作をする。
ク信号ＣＫとクロック補信号ＣＫが入力されるトランジ
スタの接続関係が従来回路と同じであるので、上述した
従来回路とまったく同様の動作をする。
【００２２】ここで、第一実施例の回路について、ＳＰ
ＩＣＥシミュレーションにより求めた最高動作周波数と
正帰還を有する差動対の動作電流との関係を図２に示
す。図において、横軸は正帰還用差動対の動作電流（ｍ
Ａ）であり、縦軸はスタティック型フリップフロップ回
路の最高動作周波数（ＧHz）である。図に示すように、
正帰還を有する差動対の動作電流を小さくすることによ
り、大幅な高速化が可能であることがわかる。
ＩＣＥシミュレーションにより求めた最高動作周波数と
正帰還を有する差動対の動作電流との関係を図２に示
す。図において、横軸は正帰還用差動対の動作電流（ｍ
Ａ）であり、縦軸はスタティック型フリップフロップ回
路の最高動作周波数（ＧHz）である。図に示すように、
正帰還を有する差動対の動作電流を小さくすることによ
り、大幅な高速化が可能であることがわかる。
【００２３】図３は、本発明の第二実施例の回路構成を
示す図である。図において、マスタ回路５は、抵抗器Ｒ
２１，Ｒ２２およびトランジスタＱ４１，Ｑ４２，Ｑ４
５からなるデータ読み込み回路と、抵抗器Ｒ２１，Ｒ２
２、トランジスタＱＬ１１，ＱＬ１２、トランジスタＱ
４８，Ｑ４９および抵抗器Ｒ２７，Ｒ２８からなるデー
タ保持用正帰還回路とを有する。スレーブ回路５は、抵
抗器Ｒ２３，Ｒ２４およびトランジスタＱ４３，Ｑ４
４，Ｑ４６からなるデータ読み込み回路と、抵抗器Ｒ２
３，Ｒ２４、トランジスタＱＬ１３，ＱＬ１４、トラン
ジスタＱ５０，Ｑ５１および抵抗器Ｒ３０，Ｒ３１から
なるデータ保持用正帰還回路とを有する。
示す図である。図において、マスタ回路５は、抵抗器Ｒ
２１，Ｒ２２およびトランジスタＱ４１，Ｑ４２，Ｑ４
５からなるデータ読み込み回路と、抵抗器Ｒ２１，Ｒ２
２、トランジスタＱＬ１１，ＱＬ１２、トランジスタＱ
４８，Ｑ４９および抵抗器Ｒ２７，Ｒ２８からなるデー
タ保持用正帰還回路とを有する。スレーブ回路５は、抵
抗器Ｒ２３，Ｒ２４およびトランジスタＱ４３，Ｑ４
４，Ｑ４６からなるデータ読み込み回路と、抵抗器Ｒ２
３，Ｒ２４、トランジスタＱＬ１３，ＱＬ１４、トラン
ジスタＱ５０，Ｑ５１および抵抗器Ｒ３０，Ｒ３１から
なるデータ保持用正帰還回路とを有する。
【００２４】ここで、本実施例回路では、差動対を構成
するマスタ回路５のトランジスタＱ４５とスレーブ回路
６のトランジスタＱ４６の共通エミッタに、電流源回路
を構成するトランジスタＱ４７と抵抗器Ｒ２５を接続す
る。さらに、第一実施例の構成では、クロック信号ＣＫ
およびクロック補信号ＣＫにより電流パスを切り換える
差動対を構成したトランジスタＱＬ５，ＱＬ６に代え
て、それぞれ電流源回路を構成するトランジスタＱＬ１
５と抵抗器Ｒ２６およびトランジスタＱＬ１６と抵抗器
Ｒ２９を接続する。したがって、トランジスタＱＬ１
１，ＱＬ１２あるいはトランジスタＱＬ１３，ＱＬ１４
により構成される差動対は、クロック信号ＣＫに無関係
に常に動作状態になる。
するマスタ回路５のトランジスタＱ４５とスレーブ回路
６のトランジスタＱ４６の共通エミッタに、電流源回路
を構成するトランジスタＱ４７と抵抗器Ｒ２５を接続す
る。さらに、第一実施例の構成では、クロック信号ＣＫ
およびクロック補信号ＣＫにより電流パスを切り換える
差動対を構成したトランジスタＱＬ５，ＱＬ６に代え
て、それぞれ電流源回路を構成するトランジスタＱＬ１
５と抵抗器Ｒ２６およびトランジスタＱＬ１６と抵抗器
Ｒ２９を接続する。したがって、トランジスタＱＬ１
１，ＱＬ１２あるいはトランジスタＱＬ１３，ＱＬ１４
により構成される差動対は、クロック信号ＣＫに無関係
に常に動作状態になる。
【００２５】しかし、データ読み込み回路の差動対（ト
ランジスタＱ４１，Ｑ４２およびトランジスタＱ４３，
Ｑ４４）はクロック信号ＣＫに応じて動作し、クロック
信号ＣＫとそれらの差動対間を伝搬する信号との関係は
第一実施例あるいは従来回路と同じであるので、本実施
例においても上述した第一実施例あるいは従来回路と同
様の動作をする。
ランジスタＱ４１，Ｑ４２およびトランジスタＱ４３，
Ｑ４４）はクロック信号ＣＫに応じて動作し、クロック
信号ＣＫとそれらの差動対間を伝搬する信号との関係は
第一実施例あるいは従来回路と同じであるので、本実施
例においても上述した第一実施例あるいは従来回路と同
様の動作をする。
【００２６】なお、本実施例の構成においても、電流源
回路を含めてデータ読み込み回路とデータ保持用正帰還
回路とを分離する回路構成をとることにより、データ保
持用正帰還回路に流れる電流をデータ読み込み回路に流
れる電流に比べて小さく設計することが可能となる。し
たがって、正帰還を有する差動対のミラー容量Ｃｍを低
減することができ、スタティック型フリップフロップ回
路を高速動作させることができる。
回路を含めてデータ読み込み回路とデータ保持用正帰還
回路とを分離する回路構成をとることにより、データ保
持用正帰還回路に流れる電流をデータ読み込み回路に流
れる電流に比べて小さく設計することが可能となる。し
たがって、正帰還を有する差動対のミラー容量Ｃｍを低
減することができ、スタティック型フリップフロップ回
路を高速動作させることができる。
【００２７】さらに、データ保持用正帰還回路を構成す
るトランジスタＱＬ１１〜ＱＬ１４のトランジスタサイ
ズを小さくすることにより、同様にそのミラー容量Ｃｍ
を低減することが可能となり、スタティック型フリップ
フロップ回路を高速動作させることができる。
るトランジスタＱＬ１１〜ＱＬ１４のトランジスタサイ
ズを小さくすることにより、同様にそのミラー容量Ｃｍ
を低減することが可能となり、スタティック型フリップ
フロップ回路を高速動作させることができる。
【００２８】ところで、以上示した実施例では、トラン
ジスタにバイポーラトランジスタを用いた例について説
明したが、その他例えばGaAsＭＥＳＦＥＴを用いても同
様に本発明のスタティック型フリップフロップ回路を実
現することができる。また、本明細書ではフリップフロ
ップ回路として分周動作が可能なＴ型フリップフロップ
回路を例にして説明したが、スレーブ回路の出力がマス
タ回路の入力に帰還されないＤ型フリップフロップ回路
についても、同様に本発明を適用することができる。
ジスタにバイポーラトランジスタを用いた例について説
明したが、その他例えばGaAsＭＥＳＦＥＴを用いても同
様に本発明のスタティック型フリップフロップ回路を実
現することができる。また、本明細書ではフリップフロ
ップ回路として分周動作が可能なＴ型フリップフロップ
回路を例にして説明したが、スレーブ回路の出力がマス
タ回路の入力に帰還されないＤ型フリップフロップ回路
についても、同様に本発明を適用することができる。
【００２９】
【発明の効果】以上説明したように本発明のスタティッ
ク型フリップフロップ回路の構成では、正帰還を有する
差動対の動作電流およびそのトランジスタサイズについ
て、他のトランジスタの動作電流およびトランジスタサ
イズに比べて小さくすることが可能となる。したがっ
て、この正帰還を有する差動対のミラー容量の低減が可
能となり、これらのトランジスタを駆動する際の遅延時
間を短縮することができ、スタティック型フリップフロ
ップ回路を高速動作させることができる。
ク型フリップフロップ回路の構成では、正帰還を有する
差動対の動作電流およびそのトランジスタサイズについ
て、他のトランジスタの動作電流およびトランジスタサ
イズに比べて小さくすることが可能となる。したがっ
て、この正帰還を有する差動対のミラー容量の低減が可
能となり、これらのトランジスタを駆動する際の遅延時
間を短縮することができ、スタティック型フリップフロ
ップ回路を高速動作させることができる。
【００３０】また、トランジスタサイズの小型化によ
り、消費電力の低減が可能となる。
り、消費電力の低減が可能となる。
【図１】本発明の第一実施例の回路構成を示す図であ
る。
る。
【図２】第一実施例の回路について、ＳＰＩＣＥシミュ
レーションにより求めた最高動作周波数と正帰還を有す
る差動対の動作電流との関係を示す図である。
レーションにより求めた最高動作周波数と正帰還を有す
る差動対の動作電流との関係を示す図である。
【図３】本発明の第二実施例の回路構成を示す図であ
る。
る。
【図４】ＥＣＬ基本回路を用いた従来のスタティック型
フリップフロップ回路の構成例である。
フリップフロップ回路の構成例である。
【図５】図４に示すスタティック型フリップフロップ回
路の動作を説明する図である。
路の動作を説明する図である。
Ｑ１〜Ｑ１８ トランジスタ Ｒ１〜Ｒ１０ 抵抗器 Ｑ，Ｑ 出力端子 Ｑ２１〜Ｑ３１ トランジスタ ＱＬ１〜ＱＬ７ トランジスタ Ｒ１１〜Ｒ２０ 抵抗器 Ｑ４１〜Ｑ５１ トランジスタ ＱＬ１１〜ＱＬ１６ トランジスタ Ｒ２１〜Ｒ３１ 抵抗器
Claims (2)
- 【請求項１】 データ読み込み用の差動対およびデータ
保持用の差動対をそれぞれ備えたマスタ回路およびスレ
ーブ回路の２つのラッチ回路で構成されるスタティック
型フリップフロップ回路において、 前記マスタ回路のデータ読み込み用の上段差動対の共通
エミッタにコレクタが接続され、ベースにクロック信号
が入力される第１のトランジスタのエミッタと、前記ス
レーブ回路のデータ読み込み用の上段差動対の共通エミ
ッタにコレクタが接続され、ベースにクロック補信号が
入力される第２のトランジスタのエミッタとを接続し、
各上段差動対に対する第１の下段差動対を構成してその
共通エミッタに第１の電流源回路を接続し、 前記マスタ回路のデータ保持用の上段差動対の共通エミ
ッタにコレクタが接続され、ベースにクロック補信号が
入力される第３のトランジスタのエミッタと、前記スレ
ーブ回路のデータ保持用の上段差動対の共通エミッタに
コレクタが接続され、ベースにクロック信号が入力され
る第４のトランジスタのエミッタとを接続し、各上段差
動対に対する第２の下段差動対を構成してその共通エミ
ッタに第２の電流源回路を接続することを特徴とするス
タティック型フリップフロップ回路。 - 【請求項２】 データ読み込み用の差動対およびデータ
保持用の差動対をそれぞれ備えたマスタ回路およびスレ
ーブ回路の２つのラッチ回路で構成されるスタティック
型フリップフロップ回路において、 前記マスタ回路のデータ読み込み用の上段差動対の共通
エミッタにコレクタが接続され、ベースにクロック信号
が入力される第１のトランジスタのエミッタと、前記ス
レーブ回路のデータ読み込み用の上段差動対の共通エミ
ッタにコレクタが接続され、ベースにクロック補信号が
入力される第２のトランジスタのエミッタとを接続し、
各上段差動対に対する下段差動対を構成してその共通エ
ミッタに第１の電流源回路を接続し、 前記マスタ回路のデータ保持用の差動対の共通エミッタ
に第２の電流源回路を接続し、 前記スレーブ回路のデータ保持用の差動対の共通エミッ
タに第３の電流源回路を接続することを特徴とするスタ
ティック型フリップフロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207048A JP2747467B2 (ja) | 1991-08-19 | 1991-08-19 | スタティック型フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207048A JP2747467B2 (ja) | 1991-08-19 | 1991-08-19 | スタティック型フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548402A true JPH0548402A (ja) | 1993-02-26 |
| JP2747467B2 JP2747467B2 (ja) | 1998-05-06 |
Family
ID=16533346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207048A Expired - Lifetime JP2747467B2 (ja) | 1991-08-19 | 1991-08-19 | スタティック型フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747467B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877642A (en) * | 1995-11-17 | 1999-03-02 | Nec Corporation | Latch circuit for receiving small amplitude signals |
| US6218878B1 (en) * | 1997-01-25 | 2001-04-17 | Nippon Precision Circuits, Inc. | D-type flip-flop circiut |
| US7671652B2 (en) | 2004-10-05 | 2010-03-02 | Nec Corporation | Logic circuit for use in a latch circuit and a data reading circuit or the like which includes such a latch circuit |
| WO2011089918A1 (ja) * | 2010-01-22 | 2011-07-28 | パナソニック株式会社 | 注入同期型分周器及びｐｌｌ回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012819A (ja) * | 1983-07-01 | 1985-01-23 | Matsushita Electric Ind Co Ltd | Ｅｃｌ論理回路 |
| JPS6386611A (ja) * | 1986-09-29 | 1988-04-18 | Nec Corp | フリツプフロツプ |
-
1991
- 1991-08-19 JP JP3207048A patent/JP2747467B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012819A (ja) * | 1983-07-01 | 1985-01-23 | Matsushita Electric Ind Co Ltd | Ｅｃｌ論理回路 |
| JPS6386611A (ja) * | 1986-09-29 | 1988-04-18 | Nec Corp | フリツプフロツプ |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5877642A (en) * | 1995-11-17 | 1999-03-02 | Nec Corporation | Latch circuit for receiving small amplitude signals |
| US6218878B1 (en) * | 1997-01-25 | 2001-04-17 | Nippon Precision Circuits, Inc. | D-type flip-flop circiut |
| US7671652B2 (en) | 2004-10-05 | 2010-03-02 | Nec Corporation | Logic circuit for use in a latch circuit and a data reading circuit or the like which includes such a latch circuit |
| WO2011089918A1 (ja) * | 2010-01-22 | 2011-07-28 | パナソニック株式会社 | 注入同期型分周器及びｐｌｌ回路 |
| CN102356547A (zh) * | 2010-01-22 | 2012-02-15 | 松下电器产业株式会社 | 注入锁定分频器、以及锁相环电路 |
| US8466721B2 (en) | 2010-01-22 | 2013-06-18 | Panasonic Corporation | Injection locked frequency divider and PLL circuit |
| JP5480896B2 (ja) * | 2010-01-22 | 2014-04-23 | パナソニック株式会社 | 注入同期型奇数分周器及びｐｌｌ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2747467B2 (ja) | 1998-05-06 |
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