WO2011148484A1 - メモリシステム、メモリ装置及びメモリインターフェース装置 - Google Patents

メモリシステム、メモリ装置及びメモリインターフェース装置 Download PDF

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memory
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spd
circuits
memory circuits
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西尾匡弘
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Fujitsu Ltd
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    • G06F13/1678—Details of memory controller using bus width

Definitions

  • the present invention relates to a memory system, a memory device, and a memory interface device.
  • a high-speed and large-capacity memory system is effective for speeding up information processing devices and improving processing capacity. For example, with the rapid spread of server system virtualization, the memory capacity of existing systems is insufficient.
  • FIG. 19 is a configuration diagram of a conventional memory system.
  • a CPU (Central Processing Unit) 100 has a memory controller 102.
  • the memory controller 102 has three memory buses 112-0 to 112-2.
  • Three memory modules 110-0 to 110-2, 110-3 to 110-5, and 110-6 to 110-8 are connected to the memory buses 112-0 to 112-2 through slots.
  • DDR Double Data Rate
  • one memory bus is limited to connecting 2 to 3 memory modules to a memory slot.
  • the memory controller 102 grasps the status of each of the memory modules 110-0 to 110-2, 110-3 to 110-5, and 110-6 to 110-8, the memory controller 102 has three serial
  • the memory modules 110-1 to 110-2, 110-3 to 110-5, and 110-6 to 110-8 are connected via the buses 114-0 to 114-2.
  • buses 114-0 to 114-2 buses having a lower transmission speed than the memory buses are used.
  • an I2C (Inter-Integrated Circuit) communication bus is used. This I2C communication bus can identify 3 bits, and one I2C communication bus can connect up to eight memory modules.
  • FIG. 20 is a configuration diagram of another conventional memory system. 20, the memory buses 112-0 to 112-2, serial buses 114-0 to 114-2, and the number of memory slots are the same as those of the conventional system of FIG. In FIG. 20, risers 120-0 to 120-2 are connected to the memory slots of this existing system for memory expansion.
  • a memory buffer chip 122 for memory expansion and a plurality of memory modules 124-0 to 124-3 are mounted in the risers 120-0 to 120-2.
  • one memory slot is expanded to four memory slots by the risers 120-0 to 120-2.
  • the SPD memories of the memory modules 124-0 to 124-3 are directly connected to the serial buses 114-0 to 114-2.
  • the RAMs of the memory modules 124-0 to 124-3 are connected to the memory buses 112-0 to 112-2 via the buffer memory chip 122. That is, the memory capacity can be expanded four times.
  • OS Operating System
  • boot processing is started.
  • This start-up process includes initialization and diagnosis of various hardware by firmware such as BIOS (Basic Input Output System) and OS, and processing of incorporating various hardware into a computer system.
  • BIOS Memory initialization processing is performed by BIOS via serial bus 114-0 to 114-2.
  • the BIOS is referred to as memory module specification information (hereinafter referred to as SPD data) stored in a nonvolatile memory (hereinafter referred to as SPD (Serial Presence Detect) memory) mounted on the memory module.
  • SPD Serial Presence Detect
  • the BIOS determines the operation speed, latency, access timing, and the like of the memory module. Further, the BIOS performs an operation setting of the memory controller and an initialization process of a RAM (Random Access Memory) mounted on the memory module based on the determined information.
  • RAM Random Access Memory initialization processing
  • BIOS memory initialization control device that collects SPD data and checks for memory mounting errors separately from the memory module, instead of the BIOS.
  • the SPD memories of the memory modules 124-0 to 124-3 of the risers 120-0 to 120-2 are directly connected to the serial bus 114-0 to 114-2, the SPD memory bus connection The number becomes a bottleneck and the number of risers added is limited.
  • the maximum number of SPD memories connected to the memory module is eight per serial bus.
  • the number of SPD memory connections for each serial bus is 6, and there is no problem because the maximum number of connections is 8 or less.
  • the maximum number of connections will be exceeded, so no more risers can be added. This limits the expansion of the memory.
  • An object of the present invention is to provide a memory system, a memory device, and a memory interface device that increase the number of memory devices mounted with a plurality of memory modules.
  • a disclosed memory system includes a plurality of memory circuits each including a volatile memory and a nonvolatile memory that stores specification information of data input / output of the volatile memory, and the plurality of memory circuits.
  • a memory device having a memory interface circuit connected to a nonvolatile memory via a control bus; and a processing unit having a memory controller for performing data input / output control of the volatile memory via the memory bus.
  • a processing circuit for determining whether or not, connected to the processing unit by a control bus, And a storage unit for storing a determination result of the physical circuit, wherein the processing unit reads out the stored information of the storage unit via the control bus, to process initializes the memory controller.
  • the disclosed memory device includes a plurality of memory circuits each including a volatile memory and a nonvolatile memory storing data input / output specification information of the volatile memory, and the memory bus.
  • a memory unit connected by a control bus to a processing unit for performing data input / output control of a volatile memory, and connected by a control bus to the nonvolatile memory of the plurality of memory circuits, the memory interface circuit comprising: Whether the specification information of the non-volatile memory of the plurality of memory circuits is read via the control bus, and whether or not at least the plurality of memory circuits satisfy a memory expansion requirement from the read specification information of the plurality of memory circuits And a processing circuit for initialization processing of the processing unit connected to the control bus. And a storage unit for storing a determination result.
  • the disclosed memory interface circuit includes a volatile memory and a nonvolatile memory that stores specification information of data input / output of the volatile memory.
  • a memory interface circuit connected by a control bus to a processing unit connected by a control bus and performing data input / output control of the volatile memory via a memory bus, wherein the memory interface circuit is connected to the processing unit via the control bus.
  • a processing circuit that reads out the specification information of the non-volatile memory of a plurality of memory circuits and determines whether or not at least the plurality of memory circuits satisfy a memory expansion requirement from the read specification information of the plurality of memory circuits And the processing circuit connected to the control bus for initialization processing of the processing unit And a storage unit for storing a determination result.
  • the specification information of multiple memory circuits is collected, common specification information is created, and the memory interface circuit to be stored is connected to the control bus of the processing unit, the number of memory connections of the memory bus can be increased. Even if the memory is increased on the memory bus, the initialization process of the processing unit can be shortened.
  • FIG. 1 is an overall block diagram of a memory system according to an embodiment.
  • FIG. 2 is a partial block diagram of the memory system of FIG. 1. It is a block diagram of the virtual SPD memory of the embodiment.
  • FIG. 3 is a flowchart of a BIOS initialization process according to the embodiment. It is explanatory drawing of the content of the holding data and SPD data consistency check of the SPD memory of the memory module. It is explanatory drawing of the holding
  • FIG. 7 is an explanatory diagram of an SDRAM capacity / bank address width conversion process of byte 4 in FIG. 6. It is explanatory drawing of the row / column address width of the byte 5 of FIG.
  • FIG. 5 is a relationship diagram of DRAM capacity and SPD set value.
  • FIG. 10 is a block diagram of a memory system according to a fifth embodiment. It is a block diagram of the memory system of 6th Embodiment. It is explanatory drawing of the conventional memory system. It is explanatory drawing of the other conventional memory system.
  • FIG. 1 is an overall block diagram of a memory system according to an embodiment.
  • FIG. 2 is a partial block diagram of the memory system of FIG.
  • a CPU Central Processing Unit
  • the memory controller 32 has a plurality of memory buses 20-0 to 20-2 and a plurality of serial buses 22-0 to 22-2. In this example, three memory buses 20-0 to 20-2 and three serial buses 22-0 to 22-2 are shown, but the number of buses is not limited thereto.
  • the memory buses 20-0 to 20-2 are composed of a high-speed memory transmission system of DDR (Double Data Rate) 2 / DDR3 specifications.
  • DDR Double Data Rate
  • serial buses 22-0 to 22-2 a bus having a lower transmission speed than the memory bus is used.
  • I2C Inter-Integrated Circuit
  • This I2C communication bus can identify 3 bits, and one I2C communication bus can connect up to eight memory modules.
  • the risers 1-0 to 1-2, 1-3 to 1-5, and 1-6 to 1-8 are connected to the memory buses 20-0 to 20-2 and the serial buses 22-0 to 22-2. Are connected to three memory slots.
  • Each riser 1-0 to 1-8 includes a memory buffer chip 12 for memory expansion, a plurality of memory modules 10-0 to 10-3, and a memory interface circuit (referred to as a virtual SPD memory) 14. Yes.
  • Each of the memory modules 10-0 to 10-3 has a nonvolatile memory 70 (also referred to as SPD in the figure) and a random access memory (RAM) on which memory specification information (SPD data: Serial Presence Detect Data) is mounted. 72.
  • the virtual SPD memory 14 is connected to serial buses 22-0 to 22-2, and is connected to a nonvolatile memory (hereinafter referred to as an SPD memory) 70 of each memory module 10-0 to 10-3.
  • the RAM 72 of each of the memory modules 10-0 to 10-3 is connected to the memory buses 20-0 to 20-2 via the buffer memory chip 12.
  • FIG. 1 shows a system in which risers are mounted in all memory slots, but risers may be mounted in some of all memory slots, and the number of mounted risers can be changed according to the required memory capacity.
  • the number of memory modules mounted on the riser is shown as four, a plurality of memory modules may be used.
  • the configuration is as shown in FIG. That is, the risers 1-0 to 1-2 are connected to the memory controller 32 of the CPU 30 via the memory bus 20-0 and the serial bus 22-0.
  • Each riser 1-0 to 1-2 is mounted with a memory buffer chip 12, a plurality of memory modules 10-0 to 10-2, and a virtual SPD memory 14.
  • the memory buffer 12 is connected to the memory controller 32 and the RAM 72 of each of the memory modules 10-0 to 10-2 through the memory bus 20-0.
  • the virtual SPD memory 14 is connected to the memory controller 32 and the SPD memory 70 of each of the memory modules 10-0 to 10-2 through the serial bus 22-0.
  • the SPD memory 70 is a non-volatile memory in which memory specification information (SPD data: Serial Presence Detect Data) is mounted as will be described later.
  • SPD data Serial Presence Detect Data
  • 2 shows an example in which three memory modules 10-0 to 10-2 are mounted on the risers 1-0 to 1-2. However, as shown in FIG. 1, four memory modules 10-0 to 10-3 can be mounted on the risers 1-0 to 1-2.
  • the virtual SPD memory 14 collects SPD data of the memory modules 10-0 to 10-3 in the riser, performs data consistency check, performs memory expansion conversion, and expands converted SPD data. Hold. In other words, the virtual SPD memory 14 holds SPD data obtained by converging SPD data of the SPD memories of the four memory modules 10-0 to 10-3 in the riser.
  • the memory controller 32 can recognize that the plurality of memory modules of the riser are one memory module. That is, the number of memory modules can be expanded despite the limitation on the number of connections of the serial bus 22-0. Further, the memory controller 32 can omit the initialization process of the individual memory modules in the riser. For this reason, even if the number of memory modules is increased, the load on the BIOS can be reduced.
  • FIG. 3 is a block diagram of the virtual SPD memory according to the embodiment.
  • FIG. 4 is a flowchart of a BIOS initialization process according to the embodiment.
  • FIG. 3 the same components as those shown in FIGS. 1 and 2 are denoted by the same symbols.
  • the virtual SPD memory 14 includes a power supply voltage monitoring circuit 40, an SPD read sequencer 42, a local SPD bus (serial bus) 44, an SPD read register 46, an SPD data check unit 48, and an SPD.
  • the data memory expansion conversion unit 50, the SPD write sequencer 52, the SPD command decode unit 54, and the SPD data storage unit 56 are included.
  • the SPD read sequencer 42 reads the SPD data in the SPD memory 70 of the memory modules 10-0 to 10-3 to the SPD read register 46 via the local SPD bus 44 having the same configuration as the serial bus 22-0.
  • the SPD data check unit 48 determines whether the SPD data of the memory modules 10-0 to 10-3 read into the SPD read register 46 matches.
  • the SPD data memory expansion conversion unit 50 performs memory expansion conversion such as an address bit width from the SPD data of each of the memory modules 10-0 to 10-3 read to the SPD read register 46.
  • the SPD write sequencer 52 writes the data of the SPD read register 46 to the SPD data storage unit 56 via the SPD command decode unit 54.
  • the SPD command decode unit 54 is connected to the serial bus 22-0, receives the slave address from the memory controller 32, performs read access to the SPD data storage unit 56, and transfers the data in the SPD data storage unit 56 to the serial bus 22- Send to zero.
  • the SPD read sequencer 42 includes an SPD read control unit 60 and an SPD bus control unit 62.
  • the SPD read control unit 60 issues the local slave address LSA and the word address WA of the memory modules 10-0 to 10-3 to the SPD bus control unit 62 in response to the trigger signal Tr from the power supply voltage monitoring circuit 40.
  • the SPD bus control unit 62 transmits the issued read command RD including the local slave address LSA and the word address WA to the SPD memory 70 of the memory modules 10-0 to 10-3 via the local SPD bus 44.
  • the SPD write sequencer 52 includes an SPD write control unit 64 and an SPD bus control unit 66.
  • the SPD write control unit 64 issues the SPD data storage unit 56 word address WA to the SPD bus control unit 62 in response to the trigger signal Tr from the SPD data memory expansion conversion unit 50.
  • the SPD bus control unit 66 transmits a write command WD including the issued word address WA to the SPD command decoding unit 54.
  • the power supply voltage monitoring circuit 40 operates to check the power supply voltage value.
  • the power supply voltage monitoring circuit 40 outputs a trigger signal Tr to the SPD read sequencer when the power supply voltage value is a normal value within the standard.
  • the SPD read sequencer 42 When the SPD read sequencer 42 receives the trigger signal Tr, the SPD read sequencer 42 starts collecting actual SPD data of the plurality of memory modules 10-0 to 10-3 under the memory buffer chip 12 (see FIGS. 1 and 2). That is, the SPD read controller 60 of the SPD read sequencer 42 generates a local SPD slave address LSA and an SPD word address WA.
  • the local SPD slave address LSA is a signal for selecting the real SPD memory device 70 on the risers 1-0 (1-1 to 1-8).
  • the SPD word address WA is a signal indicating the storage address of the selected SPD data in the real SPD memory device 70.
  • the SPD bus control unit 62 receives the local SPD slave address LSA and the SPD word address WA from the SPD read control unit 60, generates an SPD read command RD, and transmits the command RD to the local SPD bus 44.
  • the SPD data of the designated SPD memory device 70 is sequentially read and stored in the SPD read data register 46 via the local SPD bus 44.
  • the read sequencer 42 repeats this process and collects all the SPD data in all the SPD memories 70 in the SPD read data register 46 (S20 in FIG. 4).
  • the SPD data check unit 48 After the collected SPD data is temporarily stored in the SPD read data register 46, the SPD data check unit 48 performs data consistency check. The consistency check is to check whether the memory modules 10-0 to 10-3 under the buffer memory 12 satisfy the memory expansion requirement.
  • coincidence determination it is checked whether the memory capacities are the same and whether the operation speeds are uniform.
  • common timing calculation it is checked whether there is a variation in timing characteristics, and if there is, data processing is performed to absorb it (S22 and S24 in FIG. 4).
  • match determination items are divided into two items: match required and match selection.
  • Matching-required items are items that must be matched regardless of the memory expansion method.
  • the coincidence selection item is an item that does not necessarily need to be coincident depending on the memory expansion method.
  • the specifications of the memory modules 10-0 to 10-3 on the riser 1-0 are basically the same. However, depending on the expansion method of the memory buffer chip 12, there may be no problem even if the memory capacity and the operation speed do not match, so the matching items are classified into two.
  • the match determination logic of the SPD data check unit 48 such that it is programmable by PLD (Programmable Logic Device) or has a plurality of modes. Thereby, it can respond flexibly to each expansion method.
  • PLD Programmable Logic Device
  • the common timing calculation item employs the maximum timing value between the memory modules. This is because the timing characteristic in the riser 1-0 is absorbed by adjusting the timing to the memory module having the slowest timing value.
  • the SPD data check unit 48 displays the check error result.
  • the error log Er is logged in the reserve bit of the SPD data storage unit 56 (S30 in FIG. 4).
  • the BIOS can detect erroneous mounting of the memory module by looking at the log bits in the SPD data storage unit 56.
  • the SPD data check unit 48 calculates the maximum value as the common timing
  • the SPD data check unit 48 updates the corresponding field item in the SPD data storage unit 56 with the maximum value.
  • the SPD data memory extension conversion unit 50 performs extension conversion of the SPD data (S26 in FIG. 4).
  • the memory expansion conversion processing is SPD data processing such as expansion of the address bit width in order to increase the memory capacity to 2 times, 4 times, 8 times, or the like.
  • the memory expansion conversion unit 50 preferentially expands the row address width of the memory module to the maximum value, and if that is not enough, expands the column address width.
  • the memory expansion conversion unit 50 may be a hard wire fixed. However, it is desirable to implement such that the memory expansion conversion unit 50 is programmable by PLD or has a plurality of modes. Thereby, it can respond flexibly to each expansion method.
  • the memory extension conversion unit 50 When the memory extension conversion unit 50 completes all the extension conversion processes, it rewrites the corresponding field in the SPD data storage unit 56 with the converted value. Then, the memory expansion conversion unit 50 outputs a trigger signal Tr to the SPD write sequencer 52. Upon receiving the trigger signal Tr, the SPD write sequencer 52 writes the updated SPD data (FIGS. 5 and 6) stored in the SPD read data register 46 to the SPD data storage unit 56.
  • the SPD write control unit 64 of the SPD write sequencer 52 generates the SPD word address WA of the SPD data storage unit 56.
  • the SPD bus control unit 66 receives the SPD word address WA from the SPD write control unit 64, generates an SPD write command WT, and transmits the write command to the SPD command decoding unit 54 (S28 in FIG. 4).
  • the SPD command decode unit 54 decodes the SPD write command and writes the data designated by the word address of the SPD read register 46 in the SPD data storage unit 56.
  • the SPD write sequencer 52 repeats this process to generate one virtual SPD memory (S30 in FIG. 4).
  • the SPD data storage unit 56 has the same address map and data format as the actual SPD memory 70. Therefore, the BIOS can access the virtual SPD storage unit 56 via the serial bus 22-0 in the same manner as the real SPD memory 70. In other words, the memory can be expanded without changing the BIOS.
  • step S14 If the boot process in step S12 is successful, the processor reset is released.
  • the BIOS executed by the CPU 30 reads the SPD data in the SPD data storage unit 56 of the virtual SPD memory 14 of the riser 1-0 (1-1 to 1-8) via the serial bus 22-0. As described in steps S20 to S30 in FIG. 3 and FIG. 4, the virtual SPD memory 14 detects power-on, and the memory modules 10-0 to 10- of the risers 1-0 (1-1 to 1-8). 3 is executed, and the result is stored in the SPD data storage unit 56.
  • the BIOS can perform the memory recognition processing of the SPD data of the memory modules 10-0 to 10-3 of the risers 1-0 (1-1 to 1-8) by one reading. For this reason, the burden of BIOS memory recognition processing can be reduced. That is, the BIOS initialization time can be shortened.
  • the BIOS repeats this memory recognition process for the number of all the risers (and all memory modules) installed.
  • the BIOS performs SPD data processing.
  • the BIOS determines the operation speed, latency, access timing, and the like of the memory module of the riser based on the SPD data read from the virtual SPD memory 14 of each riser. In this case, since the determination of the access timing or the like in the riser has been completed, the BIOS only needs to determine the access timing or the like between the risers.
  • BIOS initialization time can be shortened.
  • BIOS performs the operation setting of the memory controller 32 and the initialization process of the RAM 72 mounted on the memory module based on the determined information.
  • FIG. 5 is an explanatory diagram of data held in the SPD memory 70 of the memory modules 10-0 to 10-3 and the contents of the SPD data consistency check.
  • FIG. 5 is a relationship diagram showing the byte position and field contents of the SPD memory of the memory module of the DDR3 specification and the target of the SPD data consistency check. In FIG. 5, data that does not require a consistency check among the SPD data is omitted in the blank.
  • SPD data is specification information that defines the type, capacity, maximum operating speed, support latency, timing characteristics, etc. of the memory module.
  • FIG. 5 shows an example of SPD data of DDR3 specifications. In the DDR3 specification, SPD data has a field of 0 to 255 bytes.
  • byte 0 specifies the total number of SPD bytes / number of valid bytes / CRC (Cyclic Redundancy Code) protection width.
  • Byte 1 defines the SPD version number.
  • the SPD data item to be determined for which the above-described matching is essential is indicated by “required” in FIG.
  • the SPD data items to be determined to be coincident are the DRAM device type of byte 2, the module type of byte 3, the module voltage of byte 6, the module bus width of byte 8, and the CRC code of the SPD of bytes 126-127.
  • Byte 2 DRAM (Dynamic Random Access Memory) device type specifies whether the memory module is DDR2 specification, DDR3 specification or other.
  • the module type of byte 3 defines whether the memory module type is RDIMM (Registered Dual Inline Memory Module) or UDIMM (Unbaffered Dual Inline Memory Module).
  • the module voltage of byte 6 defines the operating voltage value of the memory module.
  • the module bus width of byte 8 defines the bus width of the memory module.
  • the CRC code of the SPD in bytes 126 to 127 defines the CRC code value (CRC value of 0 to 116 bytes or CRC value of 0 to 125 bytes) of the SPD data.
  • the aforementioned SPD data check unit 48 compares the SPD data items between the memory modules to determine whether they match. When the above-mentioned SPD data check unit 48 finds an item that does not match, it logs an error as an incorrect implementation as described above.
  • the SPD data item of the determination item for which coincidence is selected is indicated by “(required)” in FIG. That is, the SPD data item of the determination item for which coincidence is selected includes the SDRAM capacity / bank address width of byte 4, the row / column address width of byte 5, and the module rank number of SDRAM 7 / SDRAM bit width. , Byte 12 SDRAM minimum cycle time, bytes 14-15 CAS (Column Address Strobe) latency support, byte 16 minimum CAS latency (tAA), byte 18 minimum RAS (Row Address Strobe) to CAS delay (tRCDmin), bytes 20 minimum precharge time (tRPmin).
  • the items for which these matches are selected are selected when the characteristics of the buffer memory 12, the simultaneous read (Lockstep) operation or the duplex operation of a plurality of memory modules are performed.
  • the paired memory modules must have the same specifications.
  • the SPD data items used for the common timing calculation in the consistency check are indicated by “necessary” in the common timing calculation column of FIG. That is, the SPD data items used for the common timing calculation are the minimum write recovery time (tWRmin) of byte 17, the minimum RA (Row Address) to RA delay (tRRDmin) of byte 19, and tRAS / tRC (Bytes 22, 23) of byte 21.
  • the timing characteristics have a certain amount of deviation due to semiconductor variations even between memory modules having the same speed specifications.
  • the common timing calculation compares the timing characteristics of the individual memory modules and calculates a timing specification effective for all the memory modules.
  • the SPD data check unit 48 selects the maximum value of the target SPD data and updates the corresponding field in the SPD data storage unit 56 to the selected value.
  • FIG. 6 is an explanatory diagram of the data held in the SPD memory 70 of the memory modules 10-0 to 10-3 and the memory expansion conversion process.
  • FIG. 6 shows the byte position and field contents of the SPD memory of the memory module of the DDR3 specification which is the same as FIG. In FIG. 6, as in FIG. 5, data that does not require consistency check and extended conversion in the SPD data is omitted in the blank.
  • conversion items are indicated by "necessary" in the column of the conversion location. That is, the conversion location is the SDRAM capacity / bank address width of byte 4, the row / column address width of byte 5, the module rank number of byte 7 / SDRAM bit width, and the CRC code of the SPD of bytes 126-127.
  • the latency countermeasure items are indicated by “necessary” in the latency countermeasure column of FIG.
  • the latency countermeasure items are the minimum RA to RA delay time (tRRDmin) of byte 19 and the CRC code of the SPD of bytes 126 to 127.
  • FIG. 7 is an explanatory diagram of the conversion process of the SDRAM capacity / bank address width of byte 4 in FIG.
  • the SDRAM capacity / bank address width of byte 4 is composed of a 4-bit [3: 0] SDRAM capacity column and a 3-bit [6: 4] bank address width field. 3 adds the SDRAM capacity of the SPD data of each memory module, calculates the expanded capacity, and rewrites the SDRAM capacity column with the calculated capacity. The bank address width is not changed.
  • FIG. 8 is an explanatory diagram of the row / column address width of byte 5 in FIG.
  • FIG. 9 is a relationship diagram between the DRAM capacity and the SPD set value.
  • FIG. 10 is a flowchart of the row / column address conversion process executed by the SPD data memory expansion unit 50.
  • the row / column address width of byte 5 includes a 3-bit [2: 0] column address column and a 3-bit [5: 3] row address column.
  • DRAM capacity shows six types of 512 Mbit, 1 Gbit, 2 Gbit, 4 Gbit, 8 Gbit, and 16 Gbit. Two DRAM configurations are defined for each DRAM capacity. Each DRAM configuration has two types of ⁇ 8 bits and ⁇ 4 bits.
  • the row address (RA) bit width and column (CA) address bit width are set according to each DRAM capacity and DRAM configuration.
  • the row address bit width is a maximum of 16 bits
  • the column address bit width is a maximum of 12 bits.
  • a DRAM having a capacity of 512 Mbit uses 13 bits for the row address bit width
  • a DRAM having a capacity of 1 Gbit uses 14 bits for the row address bit width
  • a DRAM with a capacity of 2 Gbit uses 15 bits for the row address bit width
  • a DRAM with a capacity of 4 Gbit, 8 Gbit, 16 Gbit uses 16 bits for the row address bit width.
  • a DRAM having a capacity of 512 Mbit, 1 Gbit, 2 Gbit, 4 Gbit and a configuration of 8 bits uses 10 bits for the column address bit width.
  • a DRAM having a capacity of 512 Mbit, 1 Gbit, 2 Gbit, 4 Gbit and a configuration of ⁇ 4 bits uses 11 bits for the column address bit width.
  • a DRAM having a capacity of 8 Gbit and a configuration of ⁇ 8 bits uses 11 bits for the column address bit width.
  • a DRAM with a capacity of 8 Gbit and a configuration of ⁇ 4 bits and a DRAM with a capacity of 16 Gbit use 12 bits for the column address bit width.
  • the SPD data memory expansion conversion unit 50 sets the number of virtual ranks.
  • the virtual rank number is the virtual rank number of the riser and is usually smaller than the real rank number.
  • the SPD data memory expansion conversion unit 50 adds the number of expansion bits to the row address (RA) width of the real SPD data in byte 5 in FIG.
  • the SPD data memory expansion conversion unit 50 determines whether or not the calculated row address width is 16 bits or less which is the maximum value. When the SPD data memory expansion conversion unit 50 determines that the calculated row address width is equal to or less than the maximum value of 16 bits, it rewrites the corresponding field (see FIG. 8) of the SPD read register 46 with the calculated row address width. ,finish.
  • the SPD data memory expansion conversion unit 50 determines that the calculated row address width is 17 bits, it expands the column address width. That is, the SPD data memory expansion conversion unit 50 adds 1 bit to the column address (CA) width of the actual SPD data of byte 5 in FIG. Then, the SPD data memory expansion conversion unit 50 sets the row address (RA) width to “16” which is the maximum value. That is, the extended portion by the column address (CA) is returned to the row address. The SPD data memory expansion conversion unit 50 rewrites the corresponding field (see FIG. 8) of the SPD read register 46 with the calculated row address width and column address width, and ends.
  • FIG. 11 is an explanatory diagram of the conversion process of the number of module ranks of byte 7 / SDRAM bit width in FIG.
  • the module rank number of byte 7 / SDRAM bit width is composed of a 3-bit [2: 0] SDRAM bit width column and a 3-bit [5: 3] rank number column.
  • the SPD data memory expansion unit 50 in FIG. 3 sets the virtual rank number in the rank number column and rewrites it. Also, the SDRAM bit width is not changed.
  • FIG. 12 is an explanatory diagram of the conversion process of the minimum RAS to RAS delay time (tRRDmin) of the byte 19 in FIG.
  • the SPD data memory expansion conversion unit 50 in FIG. 3 adds the latency time of the buffer memory chip 12 (see FIGS. 1 and 2) to the field value.
  • FIG. 13 is an explanatory diagram of the SPD CRC code recalculation process of bytes 126 to 127 in FIG.
  • the CRC code of the SPD in bytes 126-127 has a 16-bit CRC value.
  • the upper 8 bits are held in byte 127 and the lower 8 bits are held in byte 126.
  • the CRC code value of the SPD data is a CRC value of 0 to 116 bytes or a CRC value of 0 to 125 bytes of the SPD data. One of them is designated by bit [7] of byte 0 in FIG.
  • the SPD data conversion extension unit 50 recalculates the CRC from 0 to 125 bytes of the SPD data (after conversion and extension) in FIGS. , Write in the fields of bytes 126 and 127. Then, the SPD data conversion extension unit 50 rewrites the corresponding field (see FIGS. 5 and 6) of the SPD read register 46 with the calculated CRC value, and ends.
  • the SPD read register unit 46 holds the SPD data having the field of 0 to 255 bytes shown in FIGS. 5 and 6, and the SPD data check unit 48 and the SPD data memory expansion conversion unit 50 detect coincidence. , Timing adjustment, rewritten to extended conversion value. Since the SPD data of the SPD read register unit 46 is written to the virtual SPD storage unit 56, the virtual SPD storage unit 56 reads the field of 0 to 255 bytes rewritten to the value subjected to coincidence detection, timing adjustment, and extended conversion. The SPD data possessed is stored.
  • the BIOS can perform memory recognition processing of SPD data of the memory modules 10-0 to 10-3 of the risers 1-0 (1-1 to 1-8) by one reading. For this reason, the burden of BIOS memory recognition processing can be reduced. That is, the BIOS initialization time can be shortened.
  • FIG. 14 is a block diagram of a memory system according to the second embodiment.
  • the same components as those described in FIG. 2 are indicated by the same symbols.
  • the memory controller 32 of the CPU 30 is connected to the bus switch 16 via the serial bus 22-0.
  • the bus switch 16 is connected to the virtual SPD memory 14 described with reference to FIG. 3 and the SPD memories 70 of the memory modules 10-0 to 10-2 through the serial bus 22-0.
  • the bus switch 16 is provided in the risers 1-0 to 1-2, and the bus switch 16 is switched by the address from the memory controller 32 to access the virtual SPD memory 14.
  • the memory controller 32 can also access the SPD memory 70 of the memory modules 10-0 to 10-2.
  • FIG. 15 is a block diagram of a memory system according to the third embodiment.
  • the same components as those described in FIGS. 2 and 14 are indicated by the same symbols.
  • the memory controller 32 of the CPU 30 is connected to the virtual SPD memory 14 via the serial bus 22-0.
  • the virtual SPD memory 14 includes a bus switch 18.
  • the bus switch 18 is connected to the SPD memory 70 of the memory modules 10-0 to 10-2 through the serial bus 22-0.
  • a bus switch 18 is provided in the virtual SPD memory 14 of the risers 1-0 to 1-2, and the bus switch 18 is switched by an address from the memory controller 32, and also to the SPD memory 70 of the memory modules 10-0 to 10-2. Accessible.
  • FIG. 16 is a block diagram of a memory system according to the fourth embodiment.
  • a virtual SPD memory 14 is built in the buffer memory chip 12.
  • the memory controller 32 of the CPU 30 is connected to the virtual SPD memory 14 in the buffer memory chip 12 via the serial bus 22-0.
  • the virtual SPD memory 14 is connected to the SPD memory 70 of the memory modules 10-0 to 10-2 through the serial bus 22-0.
  • the built-in virtual SPD memory 14 in the memory buffer chip 12 can reduce the LSI (Large Scaled Integrated) chip in the riser.
  • FIG. 17 is a block diagram of a memory system according to the fifth embodiment.
  • the memory controller 32 of the CPU 30 is connected to the virtual SPD memory 14 via the serial bus 22-0.
  • the virtual SPD memory 14 is connected to the SPD memory 70 of the memory modules 10-0 to 10-2 through the serial bus 22-0.
  • This virtual SPD memory 14 includes a ROM (Read Only Memory) 24 that stores SPD data check logic data and SPD data expansion conversion logic data, and a PLD (Programmable) that can change the check logic and expansion conversion logic in a programmable manner using the logic data in the ROM 24.
  • ROM Read Only Memory
  • PLD Programmable
  • Logic Device 26.
  • the circuits of the SPD data check unit 48 and the SPD data extension conversion unit 50 described in FIG. 2 can be changed in a programmable manner. That is, it becomes possible to flexibly cope with the SPD specification change.
  • FIG. 18 is a block diagram of a memory system according to the sixth embodiment.
  • the same components as those described in FIG. 2 are denoted by the same symbols.
  • the memory controller 32 of the CPU 30 is connected to the virtual SPD memory 14A via the serial bus 22-0.
  • the virtual SPD memory 14A is connected to the SPD memory 70 of the memory modules 10-0 to 10-2 through the serial bus 22-0.
  • the virtual SPD memory 14A has the SPD data check (coincidence detection) function described in FIG. 5, and does not have the SPD data common timing function and the SPD data extension conversion function.
  • the error log of the data check in the virtual SPD memory 14A is logged in a free area in the storage unit of the virtual SPD memory 14A. Then, the BIOS accesses the real SPD memory 70 of the memory modules 10-0 to 10-2 as usual and performs memory initialization processing.
  • the virtual SPD memory 14A can be mounted on the riser 1-0 of another manufacturer without being changed. Also, since the virtual SPD memory executes the BIOS SPD data check instead, the load on the BIOS can be reduced.
  • the memory circuit is described as DIMM, but a memory module circuit having another configuration can be applied.
  • the memory bus has been described in the example of DDR3 of the time division address and command transmission method, but it can be applied to other time division address and command transmission methods such as DDR and DDR2.
  • the I2C bus has been described as the control bus, other types of control buses can be used.
  • the specification information of multiple memory circuits is collected, common specification information is created, and the memory interface circuit to be stored is connected to the control bus of the processing unit, the number of memory connections of the memory bus can be increased. Even if the memory is increased on the memory bus, the initialization process of the processing unit can be shortened.

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Abstract

処理ユニット（３０）がメモリバス（２０－０）を介し複数のメモリ回路（１０－０～１０－３）のデータの入出力を行うメモリシステムにおいて、複数のメモリ回路（１０－０～１０－３）の仕様情報を収集し、共通の仕様情報を作成し、格納するメモリインターフェース回路（１４）を処理ユニットの制御バスに接続した。このため、メモリバスのメモリ接続数を増加できる。又、メモリバスにメモリを増加しても、処理ユニットの初期化処理を短縮できる。

Description

メモリシステム、メモリ装置及びメモリインターフェース装置
　本発明は、メモリシステム、メモリ装置及びメモリインターフェース装置に関する。
　高速で大容量なメモリシステムは、情報処理装置の高速化及び処理能力の向上に有効である。例えば、サーバーシステムの仮想化の急速な普及に伴って、既存システムのメモリの搭載容量が不足している。
　図１９は、従来のメモリシステムの構成図である。ＣＰＵ（Central　Processing　Unit）１００はメモリコントローラ１０２を有する。メモリコントローラ１０２は、３つのメモリバス１１２－０～１１２－２を有する。３枚のメモリモジュール１１０－０～１１０－２，１１０－３～１１０－５，１１０－６～１１０－８が、各メモリバス１１２－０～１１２－２にスロットを介し接続される。ＤＤＲ（Double　Data　Rate）２／ＤＤＲ３のような高速メモリ伝送システムでは、１つのメモリバスは２～３枚のメモリモジュールをメモリスロットに接続するのが限界である。
　又、メモリコントローラ１０２が各メモリモジュール１１０－０～１１０－２，１１０－３～１１０－５，１１０－６～１１０－８の状態把握及び状態設定等の行うため、メモリコントローラ１０２は３つのシリアルバス１１４－０～１１４－２を介し、３枚のメモリモジュール１１０－１～１１０－２，１１０－３～１１０－５，１１０－６～１１０－８に接続する。このシリアルバス１１４－０～１１４－２は、メモリバスに比較し、伝送速度の遅いバスが使用される。例えば、Ｉ２Ｃ（Inter-Integrated　Circuit）通信バスを利用する。このＩ２Ｃ通信バスは３ビットの識別が可能であり、１つのＩ２Ｃ通信バスはメモリモジュールを最大８個まで接続できる。
　図２０は、他の従来のメモリシステムの構成図である。図２０において、メモリバス１１２－０～１１２－２、シリアルバス１１４－０～１１４－２、メモリスロットの数は、図１９の従来システムと同じである。図２０では、メモリの拡張のため、この既存システムのメモリスロットに、ライザー１２０－０～１２０－２を接続する。
　ライザー１２０－０～１２０－２には、メモリ拡張用のメモリバッファチップ１２２と複数のメモリモジュール１２４－０～１２４－３とが搭載されている。この例では、１つのメモリスロットがライザー１２０－０～１２０－２によって、４つのメモリスロットに拡張される。各メモリモジュール１２４－０～１２４－３のＳＰＤメモリはシリアルバス１１４－０～１１４－２に直接接続される。又、各メモリモジュール１２４－０～１２４－３のＲＡＭは、バッファメモリチップ１２２を介しメモリバス１１２－０～１１２－２に接続される。すなわちメモリ容量を４倍に拡張することが可能である。
　一方、コンピュータシステムに電源が投入されると、ブート処理と呼ばれるオペレーティングシステム（ＯＳ：Operating　System）の立ち上げ処理を開始する。この立ち上げ処理には、ＢＩＯＳ（Basic　Input　Output　System）等のファームウェアやＯＳによる各種ハードウェアの初期化と診断、コンピュータシステムへの各種ハードウェアの組込み処理等が含まれる。
　メモリの初期化処理はシリアルバス１１４－０～１１４－２を介しＢＩＯＳが行う。この初期化処理においては、ＢＩＯＳは、メモリモジュールに搭載される不揮発性メモリ（以下、ＳＰＤ（Serial　Presence　Detect）メモリと称す）に格納されているメモリモジュールの仕様情報（以下、ＳＰＤデータ）と言う）を読み出し、ＢＩＯＳが、メモリモジュールの動作スピード、レイテンシ、アクセスタイミング等を決定する。更に、ＢＩＯＳは、この決定した情報をもとにメモリコントローラの動作設定及びメモリモジュールに搭載されたＲＡＭ（Random　Access　Memory）の初期化処理を行う。
　このようなメモリシステムでは、メモリの増加とともに、ＢＩＯＳのメモリ初期化処理の負担が重くなり、メモリモジュール誤実装によるシステム障害が発生するおそれがある。ＢＩＯＳのメモリ初期化処理の負担を軽減するため、ＢＩＯＳに代わって、ＳＰＤデータの収集を行い、メモリ搭載ミスをチェックするメモリ初期化制御装置を、メモリモジュールと別に設けることが提案されている。
日本特許公開２００６－０１８４８７号公報
　図２０に示したように、ライザー１２０－０～１２０－２のメモリモジュール１２４－０～１２４－３のＳＰＤメモリがシリアルバス１１４－０～１１４－２に直接接続するので、ＳＰＤメモリのバス接続数がボトルネックとなって、ライザーの追加数が制限されてしまう。例えば、前述のＩ２Ｃ通信バスをシリアスバスに使用する場合は、メモリモジュールのＳＰＤメモリのバス最大接続数は、１つのシリアルバスあたり８個である。
　図２０においては、１つのシリアルバス毎のＳＰＤメモリの接続数は６個であり、最大接続数の８個以下なので問題はない。しかし、１つのシリアルバスにライザー１２０－０を２個追加すると、最大接続数を越えてしまうので、ライザーを更に追加することはできない。このため、メモリの拡張に制限が生じる。
　本発明の目的は、複数のメモリモジュールを搭載したメモリ装置の搭載数を増加するメモリシステム、メモリ装置及びメモリインターフェース装置を提供することにある。
　この目的の達成のため、開示のメモリシステムは、揮発性メモリと前記揮発性メモリのデータ入出力の仕様情報を格納する不揮発性メモリとを有する複数のメモリ回路と、前記複数のメモリ回路の前記不揮発性メモリに制御バスで接続されたメモリインターフェース回路とを有するメモリ装置と、メモリバスを介し前記揮発性メモリのデータ入出力制御を行うメモリコントローラを有する処理ユニットとを有し、前記メモリインターフェース回路は、前記制御バスを介し前記複数のメモリ回路の前記不揮発性メモリの前記仕様情報を読み出し、読み出した前記複数のメモリ回路の前記仕様情報から、少なくとも前記複数のメモリ回路がメモリ拡張要件を満たすか否かの判定を行う処理回路と、前記処理ユニットと制御バスで接続され、前記処理回路の判定結果を格納する記憶部とを有し、前記処理ユニットは、前記制御バスを介し前記記憶部の格納情報を読み出し、前記メモリコントローラを初期化処理する。
　又、この目的の達成のため、開示のメモリ装置は、揮発性メモリと前記揮発性メモリのデータ入出力の仕様情報を格納する不揮発性メモリとを有する複数のメモリ回路と、メモリバスを介し前記揮発性メモリのデータ入出力制御を行う処理ユニットと制御バスで接続され、前記複数のメモリ回路の前記不揮発性メモリに制御バスで接続されたメモリインターフェース回路とを有し、前記メモリインターフェース回路は、前記制御バスを介し前記複数のメモリ回路の前記不揮発性メモリの前記仕様情報を読み出し、読み出した前記複数のメモリ回路の前記仕様情報から、少なくとも前記複数のメモリ回路がメモリ拡張要件を満たすか否かの判定を行う処理回路と、前記制御バスに接続され、前記処理ユニットの初期化処理のための前記処理回路の判定結果を格納する記憶部とを有する。
　更に、この目的の達成のため、開示のメモリインターフェース回路は、揮発性メモリと前記揮発性メモリのデータ入出力の仕様情報を格納する不揮発性メモリとを有する複数のメモリ回路の前記不揮発性メモリに制御バスで接続され、且つメモリバスを介し前記揮発性メモリのデータ入出力制御を行う処理ユニットと制御バスで接続されたメモリインターフェース回路であって、前記メモリインターフェース回路は、前記制御バスを介し前記複数のメモリ回路の前記不揮発性メモリの前記仕様情報を読み出し、読み出した前記複数のメモリ回路の前記仕様情報から、少なくとも前記複数のメモリ回路がメモリ拡張要件を満たすか否かの判定を行う処理回路と、前記制御バスに接続され、前記処理ユニットの初期化処理のための前記処理回路の判定結果を格納する記憶部とを有する。
　複数のメモリ回路の仕様情報を収集し、共通の仕様情報を作成し、格納するメモリインターフェース回路を処理ユニットの制御バスに接続したので、メモリバスのメモリ接続数を増加できる。又、メモリバスにメモリを増加しても、処理ユニットの初期化処理を短縮できる。
実施の形態のメモリシステムの全体ブロック図である。 図１のメモリシステムの部分ブロック図である。 実施の形態の仮想ＳＰＤメモリのブロック図である。 実施の形態のＢＩＯＳの初期化処理フロー図である。 メモリモジュールのＳＰＤメモリの保持データとＳＰＤデータ整合性チェックの内容の説明図である。 メモリモジュールのＳＰＤメモリの保持データとメモリ拡張変換処理の説明図である。 図６のバイト４のＳＤＲＡＭ容量／バンクアドレス幅の変換処理の説明図である。 図６のバイト５のロー／カラムアドレス幅の説明図である。 ＤＲＡＭ容量とＳＰＤ設定値の関係図である。 ＳＰＤデータメモリ拡張部が実行するロー／カラムアドレス変換処理フロー図である。 図６のバイト７のモジュールランク数／ＳＤＲＡＭビット幅の変換処理の説明図である。 図６のバイト１９の最小ＲＡＳｔｏＲＡＳデレイ時間（ｔＲＲＤｍｉｎ）の変換処理の説明図である。 図６のバイト１２６－１２７のＳＰＤのＣＲＣコードの再計算処理の説明図である。 第２の実施の形態のメモリシステムのブロック図である。 第３の実施の形態のメモリシステムのブロック図である。 第４の実施の形態のメモリシステムのブロック図である。 第５の実施の形態のメモリシステムのブロック図である。 第６の実施の形態のメモリシステムのブロック図である。 従来のメモリシステムの説明図である。 従来の他のメモリシステムの説明図である。
　以下、実施の形態の例を、メモリシステムの第１の実施の形態、仮想ＳＰＤメモリ、メモリの一致／拡張変換処理、メモリシステムの他の実施の形態の順で説明するが、開示のメモリシステム、メモリ装置、メモリインターフェース装置は、この実施の形態に限られない。
　（メモリシステムの第１の実施の形態）
　図１は、実施の形態のメモリシステムの全体ブロック図である。図２は、図１のメモリシステムの部分ブロック図である。図１に示すように、ＣＰＵ（Central　Processing　Unit）３０は演算処理ユニット（図示せず）とメモリコントローラ３２とを有する。メモリコントローラ３２は、複数のメモリバス２０－０～２０－２と複数のシリアルバス２２－０～２２－２とを有する。この例では、３つのメモリバス２０－０～２０－２と３つのシリアルバス２２－０～２２－２を示すが、このバス数に限られない。
　又、メモリバス２０－０～２０－２は、ＤＤＲ（Double　Data　Rate）２／ＤＤＲ３仕様の高速メモリ伝送システムで構成される。シリアルバス２２－０～２２－２は、メモリバスに比較し、伝送速度の遅いバスが使用される。例えば、Ｉ２Ｃ（Inter-Integrated　Circuit）通信バスを利用する。このＩ２Ｃ通信バスは３ビットの識別が可能であり、１つのＩ２Ｃ通信バスはメモリモジュールを最大８個まで接続できる。
　ライザー１－０～１－２，１－３～１－５，１－６～１－８は、各メモリバス２０－０～２０－２と各シリアルバス２２－０～２２－２に接続された３つのメモリスロットにそれぞれ接続される。
　各ライザー１－０～１－８には、メモリ拡張用のメモリバッファチップ１２と複数のメモリモジュール１０－０～１０－３と、メモリインターフェース回路（仮想ＳＰＤメモリと称す）１４とが搭載されている。各メモリモジュール１０－０～１０－３はメモリの仕様情報（ＳＰＤデータ：Serial　Presence　Detect　Data）を搭載する不揮発性メモリ７０（図では、ＳＰＤとも記す）とランダムアクセスメモリ（ＲＡＭ：Random　Access　Memory）７２とを有する。
　図１の例では、ライザー１－０～１－８が、４つのメモリモジュール１０－０～１０－３を搭載するため、１つのメモリスロットがライザー１―０～１－８によって、４つのメモリスロットに拡張される。仮想ＳＰＤメモリ１４はシリアルバス２２－０～２２－２に接続し、且つ各メモリモジュール１０－０～１０－３の不揮発性メモリ（以下、ＳＰＤメモリという）７０に接続する。又、各メモリモジュール１０－０～１０－３のＲＡＭ７２は、バッファメモリチップ１２を介しメモリバス２０－０～２０－２に接続される。
　図１の例は、全メモリスロットにライザーを搭載したシステムを示すが、全メモリスロットの一部にライザーを搭載しても良く、必要なメモリ容量に応じて、ライザー搭載数を変更できる。又、ライザーが搭載するメモリモジュール数を４個で示しているが、複数であれば良い。
　図１のメモリシステム全体を、１つのメモリバス２０－０、１つのシリアルバス２２－０を対象にすると、図２に示す構成となる。即ち、ライザー１－０～１－２がメモリバス２０－０、シリアルバス２２－０を介しＣＰＵ３０のメモリコントローラ３２に接続する。各ライザー１－０～１－２は、メモリバッファチップ１２と、複数のメモリモジュール１０－０～１０－２と、仮想ＳＰＤメモリ１４とが搭載される。メモリバッファ１２はメモリバス２０－０によりメモリコントローラ３２と各メモリモジュール１０－０～１０－２のＲＡＭ７２とに接続する。
　仮想ＳＰＤメモリ１４は、シリアルバス２２－０によりメモリコントローラ３２と各メモリモジュール１０－０～１０－２のＳＰＤメモリ７０とに接続する。ＳＰＤメモリ７０は後述するようにメモリの仕様情報（ＳＰＤデータ：Serial　Presence　Detect　Data）を搭載する不揮発性メモリである。尚、図２では、ライザー１－０～１－２に３つのメモリモジュール１０－０～１０－２を搭載する例で図示する。しかし、図１に示したように、ライザー１－０～１－２に４つのメモリモジュール１０－０～１０－３を搭載することもできる。
　後述するように、仮想ＳＰＤメモリ１４は、ライザー内のメモリモジュール１０－０～１０－３のＳＰＤデータを収集し、データの整合性チェックを行い、且つメモリ拡張変換を行い、拡張変換したＳＰＤデータを保持する。即ち、仮想ＳＰＤメモリ１４は、ライザー内の４つのメモリモジュール１０－０～１０－３のＳＰＤメモリのＳＰＤデータを収約したＳＰＤデータを保持する。
　このため、メモリコントローラ３２は、ライザーの複数のメモリモジュールがあたかも１つのメモリモジュールであると認識できる。即ち、シリアルバス２２－０の接続数の制限にもかかわらず、メモリモジュール数を拡張できる。又、メモリコントローラ３２は、ライザー内の個々のメモリモジュールの初期化処理を省略できる。このため、メモリモジュール数を増加しても、ＢＩＯＳの負荷を軽減することができる。
　（仮想ＳＰＤメモリ）
　図３は、実施の形態の仮想ＳＰＤメモリのブロック図である。図４は、実施の形態のＢＩＯＳの初期化処理フロー図である。図３において、図１及び図２で示したものと同一のものは、同一の記号で示してある。
　図３に示すように、仮想ＳＰＤメモリ１４は、電源電圧監視回路４０と、ＳＰＤ読出しシーケンサ４２と、ローカルＳＰＤバス（シリアルバス）４４と、ＳＰＤ読出しレジスタ４６と、ＳＰＤデータチェック部４８と、ＳＰＤデータメモリ拡張変換部５０と、ＳＰＤ書き込みシーケンサ５２と、ＳＰＤコマンドデコード部５４と、ＳＰＤデータ記憶部５６とを有する。
　ＳＰＤ読出しシーケンサ４２は、シリアルバス２２－０と同じ構成のローカルＳＰＤバス４４を介しメモリモジュール１０－０～１０－３のＳＰＤメモリ７０のＳＰＤデータを、ＳＰＤ読出しレジスタ４６に読み出す。ＳＰＤデータチェック部４８は、ＳＰＤ読出しレジスタ４６に読みだされた各メモリモジュール１０－０～１０－３のＳＰＤデータの一致判定を行う。
　ＳＰＤデータメモリ拡張変換部５０は、ＳＰＤ読出しレジスタ４６に読みだされた各メモリモジュール１０－０～１０－３のＳＰＤデータからアドレスビット幅等のメモリ拡張変換を行う。ＳＰＤ書き込みシーケンサ５２は、ＳＰＤコマンドデコード部５４を介しＳＰＤデータ記憶部５６にＳＰＤ読み出しレジスタ４６のデータを書き込む。又、ＳＰＤコマンドデコード部５４は、シリアルバス２２－０と接続し、メモリコントローラ３２からスレーブアドレスを受けと、ＳＰＤデータ記憶部５６をリードアクセスし、ＳＰＤデータ記憶部５６のデータをシリアルバス２２－０に送出する。
　又、ＳＰＤ読み出しシーケンサ４２は、ＳＰＤ読み出し制御部６０と、ＳＰＤバス制御部６２とを有する。ＳＰＤ読み出し制御部６０は、電源電圧監視回路４０からのトリガー信号Ｔｒに応じて、メモリモジュール１０－０～１０－３のローカルスレーブアドレスＬＳＡとワードアドレスＷＡをＳＰＤバス制御部６２に発行する。ＳＰＤバス制御部６２は、発行されたローカルスレーブアドレスＬＳＡとワードアドレスＷＡを含むリードコマンドＲＤをローカルＳＰＤバス４４を介しメモリモジュール１０－０～１０－３のＳＰＤメモリ７０に送信する。
　ＳＰＤ書き込みシーケンサ５２は、ＳＰＤ書き込み制御部６４とＳＰＤバス制御部６６とを有する。ＳＰＤ書き込み制御部６４は、ＳＰＤデータメモリ拡張変換部５０からのトリガー信号Ｔｒに応じて、ＳＰＤデータ記憶部５６ワードアドレスＷＡをＳＰＤバス制御部６２に発行する。ＳＰＤバス制御部６６は、発行されたワードアドレスＷＡを含むライトコマンドＷＤをＳＰＤコマンドデコード部５４に送信する。
　次に、図４を参照して、図３の仮想ＳＰＤメモリ１４の動作を説明する。システムの電源が入力されると、電源電圧監視回路４０が動作して、電源電圧値をチェックする。電源電圧監視回路４０は、電源電圧値が規格内の正常な値であるとき、電源電圧監視回路４０はＳＰＤ読出しシーケンサにトリガー信号Ｔｒを出力する。
　ＳＰＤ読出しシーケンサ４２は、トリガー信号Ｔｒを受けると、メモリバッファチップ１２（図１、図２参照）の配下にある複数のメモリモジュール１０－０～１０－３の実ＳＰＤデータの収集を開始する。即ち、ＳＰＤ読出しシーケンサ４２のＳＰＤ読出し制御部６０は、ローカルＳＰＤスレーブアドレスＬＳＡとＳＰＤワードアドレスＷＡを生成する。ローカルＳＰＤスレーブアドレスＬＳＡは、ライザー１－０（１－１～１－８）上の実ＳＰＤメモリデバイス７０を選択する信号である。ＳＰＤワードアドレスＷＡは、選択し実ＳＰＤメモリデバイス７０のＳＰＤデータの格納番地を示す信号である。
　ＳＰＤバス制御部６２は、ＳＰＤ読出し制御部６０からローカルＳＰＤスレーブアドレスＬＳＡとＳＰＤワードアドレスＷＡとを受け取り、ＳＰＤリードコマンドＲＤを生成し、そのコマンドＲＤをローカルＳＰＤバス４４に送信する。指定されたＳＰＤメモリデバイス７０のＳＰＤデータが順次読みだされ、ローカルＳＰＤバス４４を介しＳＰＤ読み出しデータレジスタ４６に格納される。読出しシーケンサ４２はこの処理を繰り返し行い、全ＳＰＤメモリ７０の全ＳＰＤデータをＳＰＤ読み出しデータレジスタ４６に収集する（図４のＳ２０）。
　収集したＳＰＤデータがＳＰＤ読出しデータレジスタ４６に一旦格納された後、ＳＰＤデータチェック部４８がデータの整合性チェックを行う。整合性チェックは、バッファメモリ１２の配下のメモリモジュール１０－０～１０－３がメモリ拡張要件を満たすかどうかチェックするものである。
　整合性チェックは、一致判定と共通タイミング算出の２つがある。一致判定は、メモリ容量が同一であるか、動作スピードは揃っているか等のチェックを行う。共通タイミング算出は、タイミング特性のバラつきがないかチェックを行い、ある場合はそれを吸収するデータ処理を行う（図４のＳ２２、Ｓ２４）。
　図５で後述するように、一致判定の項目は、一致必須と一致選択の２つの項目に分けられる。一致必須項目は、メモリ拡張方式に関係なく、一致が必須である項目のことである。又、一致選択項目は、メモリ拡張方式によっては必ずしも一致している必要がない項目のことである。ライザー１－０上の各メモリモジュール１０－０～１０－３の仕様は全て同一であることが基本である。しかし、メモリバッファチップ１２の拡張方式によっては、メモリ容量や動作スピード等は不一致でも問題ない場合があるため、一致項目を２つに分類している。
　そのため、ＳＰＤデータチェック部４８の一致判定のロジックは、ＰＬＤ（Programable　Logic　Device）でプログラマブルにする、又は複数モードを持たせる、といった実装を行うことが望ましい。これにより、各拡張方式に柔軟に対応できる。
　又、図５で説明するように、共通タイミング算出の項目は、各メモリモジュール１０－０～１０－３のタイミング特性にバラつきがある場合、各メモリモジュール間のタイミング値の最大値を採用する。この理由は、一番タイミング値が遅いメモリモジュールにタイミングを合わせることによって、ライザー１－０内のタイミング特性のバラつきを吸収するためである。
　ＳＰＤデータチェック部４８は、ＳＰＤデータの一致判定により整合性チェックに問題がある場合、すなわち、メモリ拡張要件を満たさないメモリモジュールが誤ってライザー１－０に実装された場合は、チェックエラー結果をＳＰＤデータ記憶部５６のリザーブビットにエラーログＥｒとしてログする（図４のＳ３０）。ＢＩＯＳはＳＰＤデータ記憶部５６のログビットを見ることによって、メモリモジュールの誤実装を検出できる。
　一方、ＳＰＤデータチェック部４８は、最大値を共通タイミングとして算出した場合には、ＳＰＤデータ記憶部５６の該当フィールド項目を、最大値で更新する。
　ＳＰＤデータチェック部４６が、ＳＰＤデータの一致判定により整合性に問題がないと判断する場合、ＳＰＤデータメモリ拡張変換部５０がＳＰＤデータを拡張変換する（図４のＳ２６）。メモリ拡張変換処理は、メモリ容量を２倍、４倍、８倍、、、に増やすために、アドレスビット幅を拡張する等のＳＰＤデータ処理である。
　図６以下において後述するように、メモリ拡張変換部５０は、メモリモジュールのローアドレス幅を優先的に最大値まで拡張し、それでも足りない場合は、カラムアドレス幅を拡張する。このメモリ拡張変換部５０は、ハードワイヤ固定でも良い。しかしながら、メモリ拡張変換部５０を、ＰＬＤでプログラマブルにする、又は複数モードを持たせる、といった実装を行うことが望ましい。これにより、各拡張方式に柔軟に対応できる。
　メモリ拡張変換部５０は全ての拡張変換処理を終了すると、ＳＰＤデータ記憶部５６の該当フィールドを変換した値に書き換える。そして、メモリ拡張変換部５０はＳＰＤ書込みシーケンサ５２にトリガー信号Ｔｒを出力する。ＳＰＤ書込みシーケンサ５２は、トリガー信号Ｔｒを受けると、ＳＰＤ読出しデータレジスタ４６に格納された更新されたＳＰＤデータ（図５、図６）をＳＰＤデータ記憶部５６に書き込む。
　ＳＰＤ書込みシーケンサ５２のＳＰＤ書込み制御部６４は、ＳＰＤデータ記憶部５６のＳＰＤワードアドレスＷＡを生成する。ＳＰＤバス制御部６６は、ＳＰＤ書込み制御部６４からＳＰＤワードアドレスＷＡを受け取り、ＳＰＤライトコマンドＷＴを生成し、ライトコマンドをＳＰＤコマンドデコード部５４に送信する（図４のＳ２８）。
　ＳＰＤコマンドデコード部５４は、ＳＰＤライトコマンドをデコードして、ＳＰＤデータ記憶部５６にＳＰＤ読み出しレジスタ４６のワードアドレスで指定されたデータを書き込む。ＳＰＤ書込みシーケンサ５２はこの処理を繰り返し行い、１つの仮想ＳＰＤメモリを生成する（図４のＳ３０）。
　ＳＰＤデータ記憶部５６は、実ＳＰＤメモリ７０と同一のアドレスマップやデータフォーマットを備える。したがって、ＢＩＯＳは、実ＳＰＤメモリ７０と同じようにシリアルバス２２－０を介し、仮想ＳＰＤ記憶部５６にアクセスできる。すなわち、ＢＩＯＳの変更をすることなく、メモリ拡張が可能である。
　次に、図４によりＢＩＯＳ及び仮想ＳＰＤメモリの処理を説明する。
　（Ｓ１０）電源の投入により、ＣＰＵ３０のＯＳの立ち上げ処理のためのブート処理が起動する。又、前述した仮想ＳＰＤメモリ１４の仮想ＳＰＤメモリ作成処理が起動する。
　（Ｓ１２）ＣＰＵ３０のブート処理では、ＣＰＵ３０及びメモリシステムを含む周辺回路のチップセットの設定を行う。次に、ブート処理は、バスの調整を行う。その後、ブート処理は、ＣＰＵ３０のプロセッサの内部設定を行う。
　（Ｓ１４）ステップＳ１２のブート処理が成功した場合、プロセッサのリセットが解除される。
　（Ｓ１６）プロセッサのリセットが解除されると、プロセッサはＢＩＯＳを起動する。
　（Ｓ３２）ＣＰＵ３０の実行するＢＩＯＳは、シリアルバス２２－０を介しライザー１－０（１－１～１－８）の仮想ＳＰＤメモリ１４のＳＰＤデータ記憶部５６のＳＰＤデータを読み出す。図３、図４のステップＳ２０～Ｓ３０で説明したように、仮想ＳＰＤメモリ１４は、電源投入を検出し、ライザー１－０（１－１～１－８）のメモリモジュール１０－０～１０－３の初期化処理を実行し、その結果をＳＰＤデータ記憶部５６に格納している。
　従って、ＢＩＯＳは、１回の読み出しにより、ライザー１－０（１－１～１－８）のメモリモジュール１０－０～１０－３のＳＰＤデータのメモリ認識処理が可能となる。このため、ＢＩＯＳのメモリ認識処理の負担を軽減できる。即ち、ＢＩＯＳの初期化時間を短縮できる。当然、メモリスロットにライザー構成でないメモリモジュール（図１９、図２０）を混在して搭載した場合には、ライザー以外のこれらのメモリモジュールのＳＰＤデータを読み出す。ＢＩＯＳは、このメモリ認識処理を、搭載された全ライザー（及び全メモリモジュール）枚数分だけ繰り返し行う。
　（Ｓ３４）次に、ＢＩＯＳはＳＰＤデータ処理を行う。ＢＩＯＳは、各ライザーの仮想ＳＰＤメモリ１４から読み出したＳＰＤデータをもとに、ライザーのメモリモジュールの動作スピード、レイテンシ、アクセスタイミング等を決定する。この場合、ライザー内のアクセスタイミング等の決定は終了しているため、ＢＩＯＳは、ライザー間のアクセスタイミング等を決定するだけで良い。
　従って、ＢＩＯＳはＳＰＤデータ拡張変換を行う必要がなく、ＢＩＯＳのＳＰＤデータ処理の負担を軽減できる。即ち、ＢＩＯＳの初期化時間を短縮できる。
　（Ｓ３６）ＢＩＯＳは、この決定した情報をもとに、メモリコントローラ３２の動作設定及びメモリモジュールに搭載されたＲＡＭ７２の初期化処理を行う。
　（メモリの一致／拡張変換処理）
　次に、前述したメモリの一致及び拡張変換処理を説明する。図５は、メモリモジュール１０－０～１０－３のＳＰＤメモリ７０の保持データとＳＰＤデータ整合性チェックの内容の説明図である。図５は、ＤＤＲ３仕様のメモリモジュールのＳＰＤメモリのバイト位置及びフィールド内容と、ＳＰＤデータ整合チェックの対象を示す関係図である。尚、図５において、ＳＰＤデータの内、整合性チェックを要しないデータは空欄で省略してある。
　図５に示すように、ＳＰＤデータは、メモリモジュールの種類、容量、最高動作スピード、サポートレイテンシ、タイミング特性等を規定した仕様情報である。図５では、ＤＤＲ３仕様のＳＰＤデータを例に示す。ＤＤＲ３仕様では、ＳＰＤデータは、０～２５５バイトのフィールドを持つ。
　例えば、バイト０は、ＳＰＤ総バイト数／有効バイト数／ＣＲＣ（Cyclic　Redundancy　Code）保護幅を規定する。又、バイト１は、ＳＰＤの版数を規定する。前述の一致が必須である判定対象のＳＰＤデータ項目は、図５の「要」で示してある。
　即ち、一致必須判定対象のＳＰＤデータ項目は、バイト２のＤＲＡＭデバイスタイプ、バイト３のモジュールタイプ、バイト６のモジュール電圧、バイト８のモジュールバス幅、バイト１２６－１２７のＳＰＤのＣＲＣコードである。
　バイト２のＤＲＡＭ（Dynamic　Random　Access　Memory）デバイスタイプは、メモリモジュールがＤＤＲ２仕様かＤＤＲ３仕様かそれ以外かを規定する。バイト３のモジュールタイプは、メモリモジュールの種類がＲＤＩＭＭ（Registered　Dual　Inline　Memory　Module）か、ＵＤＩＭＭ(Unbaffered　Dual　Inline　Memory　Module）かを規定する。バイト６のモジュール電圧は、メモリモジュールの動作電圧値を規定する。バイト８のモジュールバス幅は、メモリモジュールのバス幅を規定する。バイト１２６－１２７のＳＰＤのＣＲＣコードは、ＳＰＤデータのＣＲＣコード値（０～１１６ＢｙｔｅのＣＲＣ値又は０～１２５ＢｙｔｅのＣＲＣ値）を規定する。
　これらのＳＰＤデータは、各メモリモジュールで一致しないと、動作不能となる。前述のＳＰＤデータチェック部４８は、各メモリモジュール間でこのＳＰＤデータ項目が一致するか否かを比較し、一致判定を行う。前述のＳＰＤデータチェック部４８は、一致しない項目が見つかると、前述のように誤実装として、エラーログする。
　又、一致が選択される判定項目のＳＰＤデータ項目は、図５の「（要）」で示す。即ち、一致が選択される判定項目のＳＰＤデータ項目は、バイト４のＳＤＲＡＭ容量／バンクアドレス幅、バイト５のロー（Ｒａｗ）／カラム（Ｃｏｌｕｍｎ）アドレス幅、バイト７のモジュールランク数／ＳＤＲＡＭビット幅、バイト１２のＳＤＲＡＭ最小サイクルタイム、バイト１４－１５のＣＡＳ（Column　Address　Strobe）レイテンシサポート、バイト１６の最小ＣＡＳレイテンシ（ｔＡＡ）、バイト１８の最小ＲＡＳ(Row　Address　Strobe)ｔｏＣＡＳデレイ（ｔＲＣＤｍｉｎ）、バイト２０の最小プリチャージ時間（ｔＲＰｍｉｎ）である。
　これらの一致が選択される項目は、バッファメモリ１２の特性や複数メモリモジュールの同時リード（Lockstepという）動作や二重化動作を行う場合に選択される。例えば、ペアとなるメモリモジュールは同一仕様でなければならないからである。
　一方、整合性チェックにおける共通タイミング計算に用いられるＳＰＤデータの項目は、図５の共通タイミング算出欄の「要」で示す。即ち、共通タイミング計算に用いられるＳＰＤデータの項目は、バイト１７の最小ライトリカバリ時間（ｔＷＲｍｉｎ）、バイト１９の最小ＲＡ（Row　Address）ｔｏＲＡデレイ（ｔＲＲＤｍｉｎ）、バイト２１のｔＲＡＳ／ｔＲＣ（Ｂｙｔｅ２２，２３）の上位ビット、バイト２２の最小ＡＣＴ(Bank　Active)ｔｏプリチャージデレイ（ｔＲＡｍｉｎ）、バイト２３の最小ＡＣＴｔｏＡＣＴデレイ（ｔＲＣｍｉｎ）、バイト２４－２５の最小リフレッシュリカバリ時間（ｔＲＦＣ）、バイト２６の最小ライトｔｏリードデレイ時間（ｔＷＴＲｍｉｎ）、バイト２７の最小リードｔｏプリチャージデレイ（ｔＲＴＰｍｉｎ）、バイト１２６－１２７のＳＰＤのＣＲＣコードである。
　これらのメモリモジュールのタイミングや速度に関する仕様では、同一速度の仕様のメモリモジュール間でも、半導体のバラツキによりタイミング特性がある程度ズレ幅を持っている。このズレ幅に対処するため、共通タイミング計算は、個々メモリモジュールのタイミング特性を比較し、全メモリモジュールに有効なタイミング仕様を計算する。この例では、図５の処理内容に記載されたように、ＳＰＤデータチェック部４８は、対象ＳＰＤデータの最大値を選択し、ＳＰＤデータ記憶部５６の該当フィールドを選択値に更新する。
　図６は、メモリモジュール１０－０～１０－３のＳＰＤメモリ７０の保持データとメモリ拡張変換処理の説明図である。図６は、図５と同一であるＤＤＲ３仕様のメモリモジュールのＳＰＤメモリのバイト位置及びフィールド内容を示し、且つフィールド内容に対しメモリ拡張変換の変更個所、レイテンシ対策項目、処理内容を示す。尚、図６において、図５と同様に、ＳＰＤデータの内、整合性チェックと拡張変換を要しないデータは空欄で省略してある。
　図６において、変換項目は、変換個所の欄に「要」で示す。即ち、変換個所は、バイト４のＳＤＲＡＭ容量／バンクアドレス幅、バイト５のロー／カラムアドレス幅、バイト７のモジュールランク数／ＳＤＲＡＭビット幅、バイト１２６－１２７のＳＰＤのＣＲＣコードである。
　同様に、レイテンシ対策項目は、図６のレイテンシ対策欄の「要」で示す。レイテンシ対策項目は、バイト１９の最小ＲＡｔｏＲＡデレイ時間（ｔＲＲＤｍｉｎ）、バイト１２６－１２７のＳＰＤのＣＲＣコードである。
　図７は、図６のバイト４のＳＤＲＡＭ容量／バンクアドレス幅の変換処理の説明図である。バイト４のＳＤＲＡＭ容量／バンクアドレス幅は、４ビット［３：０］のＳＤＲＡＭ容量欄と３ビット［６：４］のバンクアドレス幅欄とで構成される。図３のＳＰＤデータメモリ拡張部５０は、各メモリモジュールのＳＰＤデータのＳＤＲＡＭ容量を加算し、拡張した容量を計算し、計算した容量でＳＤＲＡＭ容量欄を書き換える。又、バンクアドレス幅は変更しない。
　図８は、図６のバイト５のロー／カラムアドレス幅の説明図である。図９はＤＲＡＭ容量とＳＰＤ設定値の関係図である。図１０は、ＳＰＤデータメモリ拡張部５０が実行するロー／カラムアドレス変換処理フロー図である。図８に示すように、バイト５のロー／カラムアドレス幅は、３ビット［２：０］のカラムアドレス欄と３ビット［５：３］のローアドレス欄とからなる。
　又、図９に示すように、ＤＲＡＭ容量（ＤＲＡＭテクノロジと記す）は、５１２Ｍｂｉｔ，１Ｇｂｉｔ，２Ｇｂｉｔ，４Ｇｂｉｔ，８Ｇｂｉｔ，１６Ｇｂｉｔの６種類を示す。各ＤＲＡＭ容量に対し、ＤＲＡＭ構成が２つ定義される。各ＤＲＡＭ構成は、×８ビットと×４ビットの２種類である。
　各ＤＲＡＭ容量とＤＲＡＭ構成に応じて、ローアドレス（ＲＡ）ビット幅とカラム（ＣＡ）アドレスビット幅が設定される。ローアドレスビット幅は、最大１６ビットであり、カラムアドレスビット幅は、最大１２ビットである。
　例えば、容量が５１２ＭｂｉｔのＤＲＡＭは、ローアドレスビット幅に１３ビットを使用し、容量が１ＧｂｉｔのＤＲＡＭは、ローアドレスビット幅に１４ビットを使用する。又、容量が２ＧｂｉｔのＤＲＡＭは、ローアドレスビット幅に１５ビットを使用し、容量が４Ｇｂｉｔ、８Ｇｂｉｔ，１６ＧｂｉｔのＤＲＡＭは、ローアドレスビット幅に１６ビットを使用する。
　更に、容量が５１２Ｍｂｉｔ，１Ｇｂｉｔ，２Ｇｂｉｔ，４Ｇｂｉｔで構成が×８ビットのＤＲＡＭは、カラムアドレスビット幅に１０ビットを使用する。容量が５１２Ｍｂｉｔ，１Ｇｂｉｔ，２Ｇｂｉｔ，４Ｇｂｉｔで構成が×４ビットのＤＲＡＭは、カラムアドレスビット幅に１１ビットを使用する。容量が８Ｇｂｉｔで構成が×８ビットのＤＲＡＭは、カラムアドレスビット幅に１１ビットを使用する。容量が８Ｇｂｉｔで構成が×４ビットのＤＲＡＭと容量が１６ＧｂｉｔのＤＲＡＭは、カラムアドレスビット幅に１２ビットを使用する。
　図１０により、ＳＰＤデータメモリ拡張変換部５０のＲＡ／ＣＡビット拡張処理を説明する。
　（Ｓ４０）ＳＰＤデータメモリ拡張変換部５０は、仮想ランク（Ｒａｎｋ）数を設定する。仮想ランク数は、ライザーの仮想的なランク数であり、通常実ランク数より小さい。
　（Ｓ４２）ＳＰＤデータメモリ拡張変換部５０は、仮想ランク数と実ランク総数の差から必要な拡張ビット数を計算する。例えば、仮想ランク数＝２、実ランク総数＝８である場合には、仮想ランク数＝２＝２の１乗（情報量１ビット）と実ランク総数＝８＝２の３乗（情報量３ビット）から、必要拡張ビット数は、３－１＝２ビットである。
　（Ｓ４４）ＳＰＤデータメモリ拡張変換部５０は、図６のバイト５の実ＳＰＤデータのローアドレス（ＲＡ）幅に拡張ビット数を加算する。
　（Ｓ４６）ＳＰＤデータメモリ拡張変換部５０は、計算したローアドレス幅が最大値である１６ビット以下であるか否かを判定する。そして、ＳＰＤデータメモリ拡張変換部５０は、計算したローアドレス幅が最大値である１６ビット以下であると判定すると、計算したローアドレス幅でＳＰＤ読み出しレジスタ４６の該当フィールド（図８参照）を書き換え、終了する。
　（Ｓ４８）一方、ＳＰＤデータメモリ拡張変換部５０は、計算したローアドレス幅が最大値である１６ビット以下でないと判定する場合、即ち、計算したローアドレス幅が最大値である１６ビットを越えている場合には、計算したローアドレス幅が１７ビットであるか否かを判定する。
　（Ｓ５０）ＳＰＤデータメモリ拡張変換部５０は、計算したローアドレス幅が１７ビットであると判定した場合、カラムアドレス幅を拡張する。即ち、ＳＰＤデータメモリ拡張変換部５０は、図６のバイト５の実ＳＰＤデータのカラムアドレス（ＣＡ）幅に１ビットを加算する。そして、ＳＰＤデータメモリ拡張変換部５０は、ローアドレス（ＲＡ）幅を最大値である「１６」に設定する。即ち、ローアドレスに対し、カラムアドレス（ＣＡ）で拡張した分を戻す。ＳＰＤデータメモリ拡張変換部５０は、計算したローアドレス幅とカラムアドレス幅でＳＰＤ読み出しレジスタ４６の該当フィールド（図８参照）を書き換え、終了する。
　（Ｓ５２）一方、ＳＰＤデータメモリ拡張変換部５０は、計算したローアドレス幅が１７ビットでないと判定した場合、拡張不可能と判断し、エラーログでＳＰＤ読み出しレジスタ４６の該当フィールドを書き換え、終了する。
　図１１は、図６のバイト７のモジュールランク数／ＳＤＲＡＭビット幅の変換処理の説明図である。バイト７のモジュールランク数／ＳＤＲＡＭのビット幅は、３ビット［２：０］のＳＤＲＡＭビット幅欄と３ビット［５：３］のランク数欄とで構成される。図３のＳＰＤデータメモリ拡張部５０は、ランク数欄に仮想ランク数を設定し、書き換える。又、ＳＤＲＡＭビット幅は変更しない。
　図１２は、図６のバイト１９の最小ＲＡＳｔｏＲＡＳデレイ時間（ｔＲＲＤｍｉｎ）の変換処理の説明図である。バイト１９の最小ＲＡＳｔｏＲＡＳデレイ時間（ｔＲＲＤｍｉｎ）は、ＲＡＳ－ＲＡＳデレイ時間（ｎｓ）をベース時間（＝０．１２５ｎｓ）で割った値をフィールドとして格納する。図３のＳＰＤデータメモリ拡張変換部５０は、フィールドの値にバッファメモリチップ１２（図１、図２参照）のレイテンシ時間を加算する。
　図１３は、図６のバイト１２６－１２７のＳＰＤのＣＲＣコードの再計算処理の説明図である。バイト１２６－１２７のＳＰＤのＣＲＣコードは、１６ビットのＣＲＣ値を有する。ここで、１６ビットのＣＲＣ値の内、上位８ビットをバイト１２７に、下位８ビットをバイト１２６に保持する。
　図６で説明したように、ＳＰＤデータのＣＲＣコード値は、ＳＰＤデータの０～１１６ＢｙｔｅのＣＲＣ値又は０～１２５ＢｙｔｅのＣＲＣ値である。そのいずれかは、図６のバイト０のビット［７］で指定されている。
　ここでは、ＳＰＤデータ変換拡張部５０が、図６のバイト０［７］＝１の場合は、図５、図６のＳＰＤデータ（変換及び拡張後）の０～１１６バイトまでのＣＲＣを再計算し、バイト１２６，１２７のフィールドに書き込む。又、ＳＰＤデータ変換拡張部５０が、図６のバイト０［７］＝０の場合は、図５、図６のＳＰＤデータ（変換及び拡張後）の０～１２５バイトまでのＣＲＣを再計算し、バイト１２６，１２７のフィールドに書き込む。そして、ＳＰＤデータ変換拡張部５０は、計算したＣＲＣ値でＳＰＤ読み出しレジスタ４６の該当フィールド（図５、図６参照）を書き換え、終了する。
　前述のように、ＳＰＤ読み出しレジスタ部４６は、図５、図６の０～２５５バイトのフィールドを持つＳＰＤデータを保持し、且つＳＰＤデータチェック部４８とＳＰＤデータメモリ拡張変換部５０により、一致検出、タイミング調整、拡張変換された値に書き換えられる。このＳＰＤ読み出しレジスタ部４６のＳＰＤデータが、仮想ＳＰＤ記憶部５６に書き込まれるため、仮想ＳＰＤ記憶部５６は、一致検出、タイミング調整、拡張変換された値に書き換えられた０～２５５バイトのフィールドを持つＳＰＤデータを格納する。
　このため、ＢＩＯＳは、１回の読み出しにより、ライザー１－０（１－１～１－８）のメモリモジュール１０－０～１０－３のＳＰＤデータのメモリ認識処理が可能となる。このため、ＢＩＯＳのメモリ認識処理の負担を軽減できる。即ち、ＢＩＯＳの初期化時間を短縮できる。
　（メモリシステムの他の実施の形態）
　図１４は、第２の実施の形態のメモリシステムのブロック図である。図１４において、図２で説明したものと同一のものは、同一の記号で示してある。図１４に示すように、ＣＰＵ３０のメモリコントローラ３２はシリアルバス２２－０を介しバススイッチ１６に接続する。バススイッチ１６は、シリアルバス２２－０により、図３で説明した仮想ＳＰＤメモリ１４と、メモリモジュール１０－０～１０－２のＳＰＤメモリ７０に接続する。
　ライザー１－０～１－２にバススイッチ１６を設け、メモリコントローラ３２からのアドレスで、バススイッチ１６を切り替え、仮想ＳＰＤメモリ１４にアクセスする。又、メモリコントローラ３２は、メモリモジュール１０－０～１０－２のＳＰＤメモリ７０にもアクセスできる。
　図１５は、第３の実施の形態のメモリシステムのブロック図である。図１５において、図２、図１４で説明したものと同一のものは、同一の記号で示してある。図１５に示すように、ＣＰＵ３０のメモリコントローラ３２はシリアルバス２２－０を介し仮想ＳＰＤメモリ１４に接続する。仮想ＳＰＤメモリ１４は、バススイッチ１８を内蔵する。バススイッチ１８は、シリアルバス２２－０により、メモリモジュール１０－０～１０－２のＳＰＤメモリ７０に接続する。
　ライザー１－０～１－２の仮想ＳＰＤメモリ１４内にバススイッチ１８を設け、メモリコントローラ３２からのアドレスで、バススイッチ１８を切り替え、メモリモジュール１０－０～１０－２のＳＰＤメモリ７０にもアクセスできる。
　図１４及び図１５の構成例は、何らかの理由（例えば、メモリアクセスエラー検出等）で、メモリモジュール１０－０～１０－２のＳＰＤメモリ７０のＳＰＤデータを参照する場合に有効である。
　図１６は、第４の実施の形態のメモリシステムのブロック図である。図１６において、図２で説明したものと同一のものは、同一の記号で示してある。図１６に示すように、バッファメモリチップ１２内に仮想ＳＰＤメモリ１４を内蔵する。ＣＰＵ３０のメモリコントローラ３２はシリアルバス２２－０を介しバッファメモリチップ１２内の仮想ＳＰＤメモリ１４に接続する。仮想ＳＰＤメモリ１４は、シリアルバス２２－０により、メモリモジュール１０－０～１０－２のＳＰＤメモリ７０に接続する。
　この仮想ＳＰＤメモリ１４を、メモリバッファチップ１２に内蔵することにより、ライザー内のＬＳＩ（Large　Scaled　Integrated）チップを削減できる。
　図１７は、第５の実施の形態のメモリシステムのブロック図である。図１６において、図２で説明したものと同一のものは、同一の記号で示してある。図１６に示すように、ＣＰＵ３０のメモリコントローラ３２はシリアルバス２２－０を介し仮想ＳＰＤメモリ１４に接続する。仮想ＳＰＤメモリ１４は、シリアルバス２２－０により、メモリモジュール１０－０～１０－２のＳＰＤメモリ７０に接続する。
　この仮想ＳＰＤメモリ１４は、ＳＰＤデータチェック論理データやＳＰＤデータ拡張変換論理データを格納したＲＯＭ（Read　Only　Memory）２４と、ＲＯＭ２４の論理データによりプログラマブルにチェック論理や拡張変換論理を変更できるＰＬＤ（Programable　Logic　Device）２６とを有する。
　この構成により、図２で説明したＳＰＤデータチェック部４８やＳＰＤデータ拡張変換部５０の回路をプログラマブルに変更できる。即ち、ＳＰＤの仕様変更に柔軟に対応可能となる。
　図１８は、第６の実施の形態のメモリシステムのブロック図である。図１８において、図２で説明したものと同一のものは、同一の記号で示してある。図１８に示すように、ＣＰＵ３０のメモリコントローラ３２はシリアルバス２２－０を介し仮想ＳＰＤメモリ１４Ａに接続する。仮想ＳＰＤメモリ１４Ａは、シリアルバス２２－０により、メモリモジュール１０－０～１０－２のＳＰＤメモリ７０に接続する。
　この仮想ＳＰＤメモリ１４Ａは、図５で説明したＳＰＤデータチェック（一致検出）機能を有し、ＳＰＤデータの共通タイミング機能、ＳＰＤデータ拡張変換機能を有しない。仮想ＳＰＤメモリ１４Ａのデータチェックのエラーログは、仮想ＳＰＤメモリ１４Ａの記憶部の空き領域にログされる。そして、ＢＩＯＳは、通常通りメモリモジュール１０－０～１０－２の実ＳＰＤメモリ７０にアクセスして、メモリ初期化処理を行う。
　この構成によれば、仮想ＳＰＤメモリ１４Ａを、他の製造者のライザー１－０に変更なく、搭載できる。又、ＢＩＯＳのＳＰＤデータチェックを仮想ＳＰＤメモリが代わりに実行するため、ＢＩＯＳの負荷を軽減できる。
　前述の実施の形態では、メモリ回路をＤＩＭＭで説明したが、他の構成のメモリモジュール回路を適用できる。又、メモリバスを、時分割アドレス、コマンド送信方式のＤＤＲ３の例で説明したが、ＤＤＲ，ＤＤＲ２等の他の時分割アドレス、コマンド送信方式に適用できる。更に、制御バスとして、Ｉ２Ｃバスで説明したが、他の形式の制御バスを使用できる。
　以上、本発明を実施の形態により説明したが、本発明の趣旨の範囲内において、本発明は、種々の変形が可能であり、本発明の範囲からこれらを排除するものではない。
　複数のメモリ回路の仕様情報を収集し、共通の仕様情報を作成し、格納するメモリインターフェース回路を処理ユニットの制御バスに接続したので、メモリバスのメモリ接続数を増加できる。又、メモリバスにメモリを増加しても、処理ユニットの初期化処理を短縮できる。
　１－０～１－８　メモリ装置
　１０－０～１０－３　メモリモジュール
　１２　メモリバッファ
　１４　仮想ＳＰＤメモリ（メモリインターフェース回路）
　２０－０～２０－２　メモリバス
　２２－０～２２－２　制御バス（シリアルバス）
　３０　ＣＰＵ
　３２　メモリコントローラ
　７０　ＳＰＤメモリ（不揮発性メモリ）
　７２　揮発性メモリ（ＤＲＡＭ）
　４０　電源電圧監視回路
　４２　ＳＰＤ読み出しシーケンサ
　４４　ローカルＳＰＤバス
　４６　ＳＰＤ読み出しデータレジスタ
　４８　ＳＰＤデータチェック部
　５０　ＳＰＤデータメモリ拡張変換部
　５２　ＳＰＤ書き込みシーケンサ
　５４　ＳＰＤコマンドデコード部
　５６　ＳＰＤデータ記憶部

Claims (20)

  1. 　揮発性メモリと前記揮発性メモリのデータ入出力の仕様情報を格納する不揮発性メモリとを有する複数のメモリ回路と、前記複数のメモリ回路の前記不揮発性メモリに制御バスで接続されたメモリインターフェース回路とを有するメモリ装置と、
    　メモリバスを介し前記揮発性メモリのデータ入出力制御を行うメモリコントローラを有する処理ユニットとを有し、
    　前記メモリインターフェース回路は、
    　前記制御バスを介し前記複数のメモリ回路の前記不揮発性メモリの前記仕様情報を読み出し、読み出した前記複数のメモリ回路の前記仕様情報から、少なくとも前記複数のメモリ回路がメモリ拡張要件を満たすか否かの判定を行う処理回路と、
    　前記処理ユニットと制御バスで接続され、前記処理回路の判定結果を格納する記憶部とを有し、
    　前記処理ユニットは、前記制御バスを介し前記記憶部の格納情報を読み出し、前記メモリコントローラを初期化処理する
    　ことを特徴とするメモリシステム。
  2. 　前記処理回路は、前記読み出した前記複数のメモリ回路の前記仕様情報から、前記複数のメモリ回路を前記処理ユニットがデータ入出力する共通の仕様情報を作成し、前記記憶部に格納する
    　ことを特徴とする請求項１のメモリシステム。
  3. 　前記処理回路は、
    　前記制御バスを介し前記複数のメモリ回路の前記不揮発性メモリの前記仕様情報を読み出し、レジスタに格納する読み出し制御部と、
    　前記レジスタの前記複数のメモリ回路の前記仕様情報から、前記複数のメモリ回路の同一性判定を行い、且つ前記複数のメモリ回路を前記処理ユニットがデータ入出力する共通の仕様情報を作成する作成回路と、
    　前記作成した共通仕様を前記記憶部に書き込む書き込み制御部とを有する
    　ことを特徴とする請求項２のメモリシステム。
  4. 　前記処理回路は、前記複数のメモリ回路の仕様情報から前記複数のメモリ回路の動作速度が一致しているかを判定し、前記複数のメモリ回路の共通のタイミング情報を作成する
    　ことを特徴とする請求項２のメモリシステム。
  5. 　前記処理回路は、前記複数のメモリ回路の仕様情報から前記メモリの拡張のための共通のアドレスビット幅を作成する
    　ことを特徴とする請求項２のメモリシステム。
  6. 　前記メモリ装置に電源が入力されたことを検出する電源検出部を更に設け、
    　前記処理回路が前記電源検出部の前記電源検出結果に応じて、前記仕様情報の読み出しを開始する
    　ことを特徴とする請求項１のメモリシステム。
  7. 　前記メモリインターフェース回路は、
    　前記メモリバスに接続され、前記複数のメモリ回路の揮発性メモリに接続されたバッファメモリを更に有する
    　ことを特徴とする請求項１のメモリシステム。
  8. 　複数の前記メモリ装置を前記メモリバスを介し前記処理ユニットに接続した
    　ことを特徴とする請求項１のメモリシステム。
  9. 　揮発性メモリと前記揮発性メモリのデータ入出力の仕様情報を格納する不揮発性メモリとを有する複数のメモリ回路と、
    　メモリバスを介し前記揮発性メモリのデータ入出力制御を行う処理ユニットと制御バスで接続され、前記複数のメモリ回路の前記不揮発性メモリに制御バスで接続されたメモリインターフェース回路とを有し、
    　前記メモリインターフェース回路は、
    　前記制御バスを介し前記複数のメモリ回路の前記不揮発性メモリの前記仕様情報を読み出し、読み出した前記複数のメモリ回路の前記仕様情報から、少なくとも前記複数のメモリ回路がメモリ拡張要件を満たすか否かの判定を行う処理回路と、
    　前記制御バスに接続され、前記処理ユニットの初期化処理のための前記処理回路の判定結果を格納する記憶部とを有する
    　ことを特徴とするメモリ装置。
  10. 　前記処理回路は、前記読み出した前記複数のメモリ回路の前記仕様情報から、前記複数のメモリ回路を前記処理ユニットがデータ入出力する共通の仕様情報を作成し、前記記憶部に格納する
    　ことを特徴とする請求項９のメモリ装置。
  11. 　前記処理回路は、
    　前記制御バスを介し前記複数のメモリ回路の前記不揮発性メモリの前記仕様情報を読み出し、レジスタに格納する読み出し制御部と、
    　前記レジスタの前記複数のメモリ回路の前記仕様情報から、前記複数のメモリ回路の同一性判定を行い、且つ前記複数のメモリ回路を前記処理ユニットがデータ入出力する共通の仕様情報を作成する作成回路と、
    　前記作成した共通仕様を前記記憶部に書き込む書き込み制御部とを有する
    　ことを特徴とする請求項１０のメモリ装置。
  12. 　前記処理回路は、前記複数のメモリ回路の仕様情報から前記複数のメモリ回路の動作速度が一致しているかを判定し、前記複数のメモリ回路の共通のタイミング情報を作成する
    　ことを特徴とする請求項１０のメモリ装置。
  13. 　前記処理回路は、前記複数のメモリ回路の仕様情報から前記メモリの拡張のための共通のアドレスビット幅を作成する
    　ことを特徴とする請求項１０のメモリ装置。
  14. 　前記メモリ装置に電源が入力されたことを検出する電源検出部を更に設け、
    　前記処理回路が前記電源検出部の前記電源検出結果に応じて、前記仕様情報の読み出しを開始する
    　ことを特徴とする請求項９のメモリ装置。
  15. 　前記メモリインターフェース回路は、
    　前記メモリバスに接続され、前記複数のメモリ回路の揮発性メモリに接続されたバッファメモリを更に有する
    　ことを特徴とする請求項９のメモリ装置。
  16. 　揮発性メモリと前記揮発性メモリのデータ入出力の仕様情報を格納する不揮発性メモリとを有する複数のメモリ回路の前記不揮発性メモリに制御バスで接続され、且つメモリバスを介し前記揮発性メモリのデータ入出力制御を行う処理ユニットと制御バスで接続されたメモリインターフェース回路であって、
    　前記メモリインターフェース回路は、
    　前記制御バスを介し前記複数のメモリ回路の前記不揮発性メモリの前記仕様情報を読み出し、読み出した前記複数のメモリ回路の前記仕様情報から、少なくとも前記複数のメモリ回路がメモリ拡張要件を満たすか否かの判定を行う処理回路と、
    　前記制御バスに接続され、前記処理ユニットの初期化処理のための前記処理回路の判定結果を格納する記憶部とを有する
    　ことを特徴とするメモリインターフェース回路。
  17. 　前記処理回路は、前記読み出した前記複数のメモリ回路の前記仕様情報から、前記複数のメモリ回路を前記処理ユニットがデータ入出力する共通の仕様情報を作成し、前記記憶部に格納する
    　ことを特徴とする請求項１６のメモリインターフェース回路。
  18. 　前記処理回路は、
    　前記制御バスを介し前記複数のメモリ回路の前記不揮発性メモリの前記仕様情報を読み出し、レジスタに格納する読み出し制御部と、
    　前記レジスタの前記複数のメモリ回路の前記仕様情報から、前記複数のメモリ回路の同一性判定を行い、且つ前記複数のメモリ回路を前記処理ユニットがデータ入出力する共通の仕様情報を作成する作成回路と、
    　前記作成した共通仕様を前記記憶部に書き込む書き込み制御部とを有する
    　ことを特徴とする請求項１７のメモリインターフェース回路。
  19. 　前記処理回路は、前記複数のメモリ回路の仕様情報から前記複数のメモリ回路の動作速度が一致しているかを判定し、前記複数のメモリ回路の共通のタイミング情報を作成する
    　ことを特徴とする請求項１７のメモリインターフェース回路。
  20. 　前記処理回路は、前記複数のメモリ回路の仕様情報から前記メモリの拡張のための共通のアドレスビット幅を作成する
    　ことを特徴とする請求項１６のメモリインターフェース回路。
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