WO2012133448A1 - フォトダイオードアレイモジュール及びその製造方法 - Google Patents

フォトダイオードアレイモジュール及びその製造方法 Download PDF

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WO2012133448A1
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photodiode
semiconductor
etching
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正敏 石原
直 井上
宙和 山本
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    • H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL

Definitions

  • the present invention relates to a photodiode array module and a manufacturing method thereof.
  • Patent Document 1 a CCD (Charge Coupled Device) is disposed at a position before the light to be measured is incident, and an InGaAs photodiode array is disposed at a position subsequent to the CCD, and these are bump-connected to each other.
  • a structure is disclosed in which output signals from each of the channels are read out by a shift register formed in a CCD.
  • Patent Document 2 discloses a structure in which two HgCdTe photodiode arrays in which it is difficult to create a long sensor with one sensor are arranged in succession.
  • the two photodiode arrays are arranged so as to overlap, but it is not possible to detect images in a plurality of wavelength bands. .
  • Patent Document 3 discloses a structure in which a Si-CCD is disposed at a position before the light to be measured enters and an InGaAs image sensor is disposed at a position subsequent to the CCD, and an output is taken out separately from each other. In the case of this structure, images of a plurality of wavelength bands can be detected, but it is difficult to make a module having a long size.
  • the present invention has been made in view of such problems, and an object thereof is to provide a photodiode array module capable of precise measurement.
  • a photodiode array module is sensitive to a first semiconductor substrate having a first photodiode array that is sensitive to light in the first wavelength band and light in the second wavelength band.
  • the third semiconductor substrate has wirings respectively connected to the amplifier, and each of the wirings is electrically connected to each photodiode of the first and second photodiode arrays via a bump.
  • the end of the first photodiode array adjacent to the second photodiode array is a first stage.
  • the first step portion is located at a boundary between the first side surface and the second side surface along the thickness direction of the first semiconductor substrate and the first side surface and the second side surface.
  • a first terrace surface facing the third semiconductor substrate wherein the first side surface is closer to the third semiconductor substrate than the second side surface, and the crystal defect density in the first side surface is Lower than the crystal defect density in the two side surfaces, an end of the second photodiode array adjacent to the first photodiode array has a second stepped portion, and the second stepped portion is A third side surface and a fourth side surface along the thickness direction of the second semiconductor substrate; and a second terrace surface located at a boundary between the third side surface and the fourth side surface and facing the third semiconductor substrate.
  • the third side surface is closer to the third semiconductor substrate than the fourth side surface,
  • the crystal defect density in the third side surface is lower than the crystal defect density in the fourth side surface.
  • the photodiode array module of the aspect of the present invention since the crystal defect density on the first side surface of the first step portion is low, the photodiode can be brought close to this, and the third side surface of the second step portion Since the crystal defect density is low, a photodiode can be brought close to this. Therefore, the first semiconductor substrate and the second semiconductor substrate can be arranged side by side without overlapping, and both photodiodes (pixels) can be continuously arranged. In addition, since the first and second semiconductor substrates do not overlap, the occurrence of stress at the overlapping portion is suppressed, and the imaging position of incident light with respect to the first and second semiconductor substrates is set to the same position. It is also possible to perform precise measurement.
  • each photodiode constituting the first photodiode array includes a first conductivity type first semiconductor region and the third semiconductor of the first semiconductor substrate.
  • a first pixel region of a second conductivity type located on a surface layer side of a surface facing the substrate, and the first terrace surface from the surface facing the third semiconductor substrate of the first semiconductor substrate.
  • the depth is deeper than the depth of the first pixel region of the first photodiode array, and each photodiode constituting the second photodiode array includes a second semiconductor region of a first conductivity type and the second semiconductor region.
  • a second pixel region of a second conductivity type located on a surface layer side of a surface of the semiconductor substrate facing the third semiconductor substrate, and a surface of the second semiconductor substrate facing the third semiconductor substrate
  • the depth of the second terrace surfaces of al is characterized by deeper than the depth of the second pixel region of the second photodiode array.
  • the first side surface and the third side surface extend to a position deeper than the pixel region, the first and second pixel regions from the second side surface and the fourth side surface that exist at a deeper position than the first side surface. The influence of can be suppressed.
  • the method for manufacturing a photodiode array module includes preparing a first wafer including the first semiconductor substrate having the first photodiode array, and etching the first wafer along a first etching line. Exposing the first side surface, dicing the first wafer along the deepest portion of the first etching line to expose the second side surface, and the second having the second photodiode array. Preparing a second wafer including a semiconductor substrate, etching the second wafer along a second etching line to expose the third side surface, and forming the second wafer along the deepest portion of the second etching line.
  • the crystal defect density in the first side surface and the third side surface formed by etching is lower than the crystal defect density in the second side surface and the fourth side surface formed when dicing. Therefore, the influence on the first and second pixel regions from the second side surface and the fourth side surface can be suppressed, and precise measurement is possible.
  • the photodiode array module According to the photodiode array module according to the aspect of the present invention, it is possible to perform precise measurement over different wavelength bands.
  • FIG. 1 is a perspective view of a photodiode array module.
  • FIG. 2 is a circuit diagram of the photodiode array module.
  • FIG. 3 is a perspective view of one semiconductor substrate 2.
  • FIG. 4 is a perspective view of the second semiconductor substrate 2 '.
  • FIG. 5 is a cross-sectional view taken along the line VV of the photodiode array module shown in FIG.
  • FIG. 6 is an enlarged view of a region VI of the photodiode array module shown in FIG.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII of the photodiode array module shown in FIG.
  • FIG. 8 is an enlarged view of a region VIII of the photodiode array module shown in FIG.
  • FIG. 1 is a perspective view of a photodiode array module.
  • FIG. 2 is a circuit diagram of the photodiode array module.
  • FIG. 3 is a perspective view of one semiconductor substrate 2.
  • FIG. 9 is a diagram for explaining the effect of the stepped portion.
  • FIG. 10 is a diagram for explaining a method of manufacturing a semiconductor substrate.
  • FIG. 11 is a diagram for explaining the structure of the bump.
  • FIG. 12 is a cross-sectional view of a photodiode array module in which a resin layer is interposed between substrates.
  • FIG. 13 is a plan view of a wafer on which a semiconductor substrate is manufactured.
  • FIG. 14 is a circuit diagram of the amplifier.
  • FIG. 15 is a diagram illustrating a spectroscopic device.
  • FIG. 1 is a perspective view of a photodiode array module according to an embodiment.
  • the photodiode array module 10 includes a first semiconductor substrate 2 having a composition A made of a compound semiconductor material (InGaAs) and a second semiconductor substrate 2 'having a composition B made of a compound semiconductor material (InGaAs). Both the semiconductor substrates 2 and 2 ′ are placed and fixed on the third semiconductor substrate 3.
  • the first semiconductor substrate 2 has a first photodiode array PDA2, and the second semiconductor substrate 2 'has a second photodiode array PDA2'.
  • the structures of these semiconductor substrates 2 and 2 ' are the same except for their compositions.
  • the composition A of the first semiconductor substrate 2 is sensitive to light in the first wavelength band (900 nm to 1700 nm), for example, and the composition B of the second semiconductor substrate 2 ′ is sensitive to light in the second wavelength band (900 nm to 2600 nm). However, these wavelength bands are different.
  • the third semiconductor substrate 3 is made of Si.
  • the surfaces of the first semiconductor substrate 2 and the second semiconductor substrate 2 ′ are bonded to the surface of the third semiconductor substrate 3.
  • a plurality of amplifiers AMP to which outputs from the respective photodiodes are inputted are formed on the third semiconductor substrate 3. These amplifiers AMP are formed using a normal device forming method.
  • a three-dimensional orthogonal coordinate system is set in which the thickness direction of the third semiconductor substrate 3 is the Z axis, the photodiode arrangement direction is the X axis, and the direction perpendicular to both the Z axis and the X axis is the Y axis.
  • the X axis is the longitudinal direction of the semiconductor substrates 2, 2 ′, 3, and the Y axis is the width direction of the semiconductor substrates 2, 2 ′, 3.
  • Light incident on the photodiode array module 10 travels in the ⁇ Z direction. That is, light enters the module 10 from the first semiconductor substrate 2 and the second semiconductor substrate 2 'side.
  • the first photodiode array PDA2 and the second photodiode array PDA2 ' are located on the side of the semiconductor substrate 2, 2' facing the third semiconductor substrate 3.
  • All amplifiers AMP are formed in the third semiconductor substrate 3, but these amplifiers AMP are defined by being divided into several groups.
  • the first group 1G of the plurality of amplifiers AMP is a group electrically connected to the first photodiode array PDA2. That is, the first group 1G of the amplifier AMP is connected to the first wiring group W2 patterned on the third semiconductor substrate 3 and the bumps B respectively provided on the first wiring group W2.
  • the photodiode array PDA2 is electrically connected to each photodiode.
  • a pair of common wirings CW2 (1) and CW2 (2) (see FIG. 3) formed on the surface of the first semiconductor substrate 2 via an insulating layer extends along the X-axis, and the photodiode PD2 One pole (cathode) is configured, and the pixel region P2 configures the other pole (anode).
  • a second wiring group W2 is connected to the cathode and the anode, and each photodiode is connected to the non-inverting input terminal (+) and the inverting input terminal ( ⁇ ) of the amplifier AMP (see FIG. 2).
  • the second group 2G of the plurality of amplifiers AMP is a group electrically connected to the second photodiode array PDA2 '.
  • the second group 2G of the amplifier AMP is connected to the second photo group via the second wiring group W2 ′ patterned on the third semiconductor substrate 3 and the bumps respectively provided on the second wiring group W2 ′.
  • the photodiode array PDA2 ′ is electrically connected to each photodiode.
  • a pair of common wires CW2 ′ (1) and CW2 ′ (2) (see FIG. 4) formed on the surface of the second semiconductor substrate 2 ′ via an insulating layer extends along the X axis, One pole (cathode) of the diode PD2 ′ is configured, and the pixel region P2 ′ configures the other pole (anode).
  • a second wiring group W2 ′ is connected to the cathode and anode, and each photodiode is connected to the non-inverting input terminal (+) and the inverting input terminal ( ⁇ ) of the amplifier AMP (see FIG. 2). .
  • FIG. 2 is a circuit diagram of the photodiode array module.
  • the amplifier AMP is located on both sides of the photodiode arrays PDA2 and PDA2 '.
  • the arrangement direction of the amplifiers AMP is parallel to the X axis, and the arrangement directions of the amplifiers AMP in both groups 1G and 2G are the same.
  • the photodiodes PD2 and PD2 ' are arranged along the X axis and are located on the same straight line.
  • the amplifier group located on one side is designated as 1G1 and 2G1
  • the amplifier group located on the other side is designated as 1G2 and 2G2. Since the photodiode array is formed on a substrate different from the substrate on which the amplifier is formed, the amplifier does not need to be arranged on both sides of the photodiode array, and may be divided into two groups.
  • FIG. 3 is a perspective view of the first semiconductor substrate 2
  • FIG. 4 is a perspective view of the second semiconductor substrate 2 '.
  • the first semiconductor substrate 2 and the second semiconductor substrate 2 ′ shown in FIGS. 3 and 4 are shown upside down from those shown in FIG. 1.
  • 5 is a cross-sectional view taken along the line VV of the photodiode array module shown in FIG. 1
  • FIG. 6 is an enlarged view of a region VI of the photodiode array module shown in FIG.
  • the first semiconductor substrate 2 shown in FIG. 3 has a stepped portion STP at the end on the second photodiode array (PDA2 ') side.
  • the stepped portion STP includes the first side surface S1 and the second side surface S2 along the thickness direction (Z axis) of the first semiconductor substrate 2, and the first side surface S1 and the second side surface S2.
  • a terrace surface ST located at the boundary and facing the third semiconductor substrate 3 is provided.
  • the front surface, the back surface, and the terrace surface ST of the first semiconductor substrate 2 are XY planes, and the first side surface S1 and the second side surface S2 are both YZ planes.
  • the second semiconductor substrate 2 'shown in FIG. 4 has a stepped portion STP' at the end on the first photodiode array (PDA2) side.
  • the step portion STP ′ includes the third side surface S1 ′ and the fourth side surface S2 ′ along the thickness direction (Z axis) of the second semiconductor substrate 2 ′, the third side surface S1 ′, It has a terrace surface ST ′ located at the boundary of the fourth side surface S2 ′ and facing the third semiconductor substrate 3.
  • the front surface, the back surface, and the terrace surface ST 'of the second semiconductor substrate 2' are XY surfaces, and the third side surface S1 'and the fourth side surface S2' are both YZ planes.
  • the first photodiode array PDA2 includes a plurality of photodiodes PD2 aligned along the X-axis direction, and the second photodiode array PDA2 ′ is also aligned along the X-axis direction.
  • a plurality of photodiodes PD2 ′ are provided.
  • FIG. 5 is a cross-sectional view taken along the line VV of the module shown in FIG. 1. This cross-section is precisely drawn in a zigzag manner as shown in FIGS. It is a cross section in the case of.
  • FIG. 7 is a cross-sectional view taken along the arrow VII-VII of the photodiode array module shown in FIG. 1, and FIG. 8 is an enlarged view of a region VIII of the photodiode array module shown in FIG.
  • the third semiconductor substrate 3 includes a semiconductor substrate 31 having a high impurity concentration, and an epitaxial layer 32 formed on the semiconductor substrate 31, and on the epitaxial layer 32 on the surface.
  • An insulating layer 33 made of SiO 2 or SiN X is formed.
  • wirings W2 and W2 ′ for connecting the amplifier AMP and each photodiode are patterned and formed.
  • the wiring is made of aluminum or the like.
  • the material / conductivity type / thickness (range) / impurity concentration (range) of each layer in the third semiconductor substrate 3 are as follows. Note that a pentavalent element (N, P, or As) can be used as an N-type impurity for Si, and a trivalent element (B or Al) can be used as a P-type impurity. A plurality of field effect transistors are formed in the epitaxial layer 32, and an amplifier AMP is formed.
  • Semiconductor substrate 31 Si / P type / 200 to 800 ⁇ m / 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3
  • Epitaxial layer 32 Si / P type / 5 to 20 ⁇ m / 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3
  • the first semiconductor substrate 2 includes a semiconductor substrate 21 having a high impurity concentration, a buffer layer 22 formed on the semiconductor substrate 21, a light absorption layer 24 formed on the buffer layer 22, and a light absorption layer. 24 and a cap layer 25 formed on the substrate 24. Further, the first semiconductor substrate 2 includes a second conductivity type (P type) pixel region P ⁇ b> 2 formed in the cap layer 25 and the light absorption layer 24.
  • P type second conductivity type
  • An insulating layer 26 made of SiO 2 or SiN X is formed on the cap layer 25 on the surface.
  • a contact electrode E21 is embedded in a contact hole provided in the insulating layer 26, and the contact electrode E21
  • the patterned wiring W2 is physically and electrically connected through the bumps B.
  • the wiring W2 is located on the insulating layer 33.
  • the material / conductivity type / thickness (range) / impurity concentration (range) of each layer in the first semiconductor substrate 2 are as follows. Note that S or Si can be used as an N-type impurity for InGaAs or InP, and Zn can be used as a P-type impurity.
  • Semiconductor substrate 21 InP / N type / 100 to 1000 ⁇ m / 1 ⁇ 10 17 to 1 ⁇ 10 20 cm ⁇ 3
  • Buffer layer 22 InP / N type / 1 to 10 ⁇ m / 1 ⁇ 10 17 to 1 ⁇ 10 20 cm ⁇ 3
  • Light absorbing layer 24 InGaAs / N type / 1-7 ⁇ m / 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3
  • Cap layer 25 InP / N type / 0.1 to 2 ⁇ m / 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3
  • Pixel area P2 InP / InGaAs / P type / 0.1 to 3 ⁇ m / 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3
  • Each photodiode PD2 in the first semiconductor substrate 2 is located on the surface layer side of the surface of the semiconductor regions 24, 25 facing the third semiconductor substrate 3 and the semiconductor regions 24, 25 of the first conductivity type (N type).
  • a pixel region P2 made of a two-conductivity type (P-type) semiconductor.
  • the plurality of pixel regions P2 are aligned along the X axis, and are intermittently arranged up to a position before reaching the end portion on the second semiconductor substrate 2 'side.
  • the interface between the P-type semiconductor region P2 and the N-type semiconductor regions 24 and 25 forms a PN junction, and a depletion layer extends from the PN junction interface.
  • the depletion layer In the state where no bias voltage is applied to the photodiode PD2, the depletion layer is generated by recombination of holes and electrons in the vicinity of the PN junction surface. Therefore, the size of the depletion layer supplies holes and electrons. This depends on the impurity concentration in the pixel region P 2 and the impurity concentration in the semiconductor region 24. Since the depletion layer has photosensitivity characteristics, if this depletion layer extends to a region where noise occurs, noise may be superimposed on the output of the photodiode PD2. In particular, since damage is introduced into the end portion of the first semiconductor substrate 2 on the second photodiode array side during dicing, it is preferable to suppress noise generated at such a location.
  • the response speed can be improved by controlling the spread of the depletion layer and simultaneously reducing the junction capacitance defined by the depletion layer. If a non-doped layer is used between the buffer layer 22 and the light absorption layer 24, the thickness of the depletion layer is increased, so that the junction capacitance is decreased. Therefore, in this device, the response speed can be improved. It becomes possible.
  • the buffer layer 22 and the semiconductor substrate 21 having an impurity concentration higher than that of the light absorption layer 24 are provided directly below the light absorption layer 24 (in the drawing, the positive direction of the Z axis is a direction directly below the first semiconductor substrate 2). Is located, and the spread of the depletion layer in the thickness direction is suppressed.
  • dicing is performed using a diamond dicing blade in a region outside the depletion layer. That is, the first side surface S 1 at the end is formed by etching, and the depth of the first side surface S 1 in the Z-axis direction is deeper than the light absorption layer 24.
  • the first side surface S1 reaches the buffer layer 22, but this may reach the substrate 21. Since the second side surface S2 having a high crystal defect density is located outside the depletion layer as the carrier generation region, the noise component mixed in the output signal is suppressed even if the pixel region P2 is brought close to the substrate edge. can do.
  • shell cracks are likely to occur on the second side surface, and this functions as a large defect.
  • the second side surface S2 is located away from the pixel region P2, the pixel region caused by the shell cracks P2 chipping and noise can also be suppressed.
  • the range in which current easily flows approaches the impurity diffusion portion as the pixel region P2, and when etching is not used, depending on the size of the shell crack, the diffusion portion may be short-circuited, If a bias is applied at a very close position, the depletion layer may reach the shell crack portion.
  • the terrace surface ST located at the end of the first semiconductor substrate 2 is located at the deepest part of the first side surface S1.
  • the depth of the terrace surface ST from the surface of the first semiconductor substrate 2 facing the third semiconductor substrate is at least deeper than the depth of the pixel region P2 of the second photodiode array. This is because, when the depth of the terrace surface ST is shallower than the pixel region P2, the second side surface S2 having a high crystal defect density is adjacent to the side of the pixel region P2, and noise is mixed therein.
  • the deeper the terrace surface ST the less the influence of noise.
  • dicing is performed from a location where the influence of noise due to defects becomes small, and the substrate is removed. Disconnect.
  • the crystal defect density in the first side surface S1 can be reduced by using the second side surface. It can be made lower than the crystal defect density in S2, and noise can be suppressed and the pixel region P2 can be brought close to the side surface S1.
  • the closest distance from the first side surface S1 to the pixel region P2 can be set to 3 ⁇ m or more.
  • the structure of the second semiconductor substrate 2 ′ is the same as that of the first semiconductor substrate 2 except for the composition.
  • the text is replaced by adding “′” to the reference numeral. It is.
  • the first side surface S1 and the second side surface S2 of the first semiconductor substrate 2 are the third side surface S1 ′ and the fourth side surface S2 ′ of the second semiconductor substrate 2 ′, and the terrace surface ST ′ is stepped. Constitutes part STP ′.
  • the closest distance from the third side surface S1 to the pixel region P2' can be set to 3 ⁇ m or more.
  • common wires CW2 (1), CW2 (2) electrically connected to N-type semiconductor regions constituting the cathode of the first photodiode array PDA2 and the cathode of the second photodiode array PDA2 ′, CW2 ′ (1) and CW2 ′ (2) include a first common line CW2 (1) and CW2 ′ (1) extending in a direction in which a plurality of the pixel regions are arranged, and a first common line CW2 (1). , CW2 ′ (1) and a second common wiring CW2 (2) CW2 ′ (2) extending in parallel.
  • Insulating layers 26 and 26 ' are located on the cap layer 25, and contact electrodes E22 and E22' are embedded in the contact holes provided in the insulating layers 26 and 26 '.
  • CW2 (1), CW2 (2), CW2 ′ (1), CW2 ′ (2) are connected via contact electrodes E22, E22 ′ and wirings W2, W2 ′ connected thereto via bumps B, B ′. And connected to the non-inverting input terminal (+) of the amplifier AMP (see FIG. 2).
  • FIG. 8 shows a state in which the wirings W2 and W2 ′ extending from the contact electrode E21 (see FIG. 6) are located on the insulating layer 33.
  • the contact electrodes E21 and E21 ′ are connected to the amplifier AMP.
  • This vertical cross-sectional structure is a cross section passing through the common wirings CW2 (1) and CW2 ′ (1) (see FIGS. 3 and 4), but the common wirings CW2 (2) and CW2 ′ (2) (see FIG. 3 and FIG.
  • the cross-sectional structure passing through 4) is also the same.
  • the pixel regions P2 and P2 ′ are in regions between the common lines CW2 (1) and CW2 ′ (1) and the common lines CW2 (2) and CW2 ′ (2). positioned.
  • the amplifier AMP is formed on the third semiconductor substrate 3.
  • each group 1G, 2G of the amplifier AMP in the third semiconductor substrate 3 includes a first outer amplifier group 1G1, 2G1 and a second outer amplifier group 1G2, 2G2.
  • the first outer amplifier groups 1G1 and 2G1 are located outside the region between the first and second semiconductor regions of each substrate (see FIGS. 3 and 4).
  • the second outer amplifier groups 1G2 and 2G2 are located outside the region between the first and second semiconductor regions of the respective substrates.
  • the first outer amplifier groups 1G1 and 2G1 are disposed closer to the common lines CW2 (1) and CW2 ′ (1) than the common lines CW2 (2) and CW2 ′ (2), and the second outer amplifier group 1G2 , 2G2 are arranged closer to the common lines CW2 (2) and CW2 ′ (2) than the common lines CW2 (1) and CW2 ′ (1).
  • the pixel regions P2 and P2 ′ of each substrate are connected to one terminal ( ⁇ ) of the first outer amplifier groups 1G1 and 2G1 and the second outer amplifier groups 1G2 and 2G2 along the arrangement direction (X axis). Alternately, they are electrically connected.
  • the first pixel region P2 from the left in FIG. 3 is connected to the inverting terminal ( ⁇ ) of the amplifier AMP of the outer amplifier group 1G2, and the second pixel region P2 is the inverting terminal of the amplifier AMP of the outer amplifier group 1G1.
  • the third pixel region P2 is connected to ( ⁇ )
  • the third pixel region P2 is connected to the inverting terminal ( ⁇ ) of the amplifier AMP of the outer amplifier group 1G2
  • the fourth pixel region P2 is connected to the inverting terminal of the amplifier AMP of the outer amplifier group 1G1.
  • (-)It is connected to the.
  • the other terminal (+) of the first outer amplifier group 1G1 and the other terminal (+) of the second outer amplifier group 1G2 are electrically connected to the common wirings CW2 (1) and CW2 (2), respectively. Yes.
  • the connection between the amplifier AMP and each region of the photodiode PD2 uses a patterned wiring W2.
  • the first pixel region P2 ′ from the left in FIG. 4 is connected to the inverting terminal ( ⁇ ) of the amplifier AMP of the outer amplifier group 2G2, and the second pixel region P2 ′ is the amplifier AMP of the outer amplifier group 2G1.
  • the third pixel region P2 ′ is connected to the inverting terminal ( ⁇ ) of the amplifier AMP of the outer amplifier group 2G2, and the fourth pixel region P2 ′ is connected to the inverting terminal ( ⁇ ) of the outer amplifier group 2G1. It is connected to the inverting terminal ( ⁇ ) of the amplifier AMP.
  • MOD (N, 2) + 1 k
  • the Nth pixel area P2 'from the left is connected to the inverting terminal (-) of the amplifier AMP in the kth outer amplifier group 2Gk.
  • the other terminal (+) of the first outer amplifier group 2G1 and the other terminal (+) of the second outer amplifier group 2G2 are electrically connected to the common wirings CW2 ′ (1) and CW2 ′ (2), respectively.
  • a patterned wiring W2 ' is used for connection between the amplifier AMP and each region of the photodiode PD2'.
  • the amplifiers AMP are located on both sides of each pixel region P2, P2 ′, so that the number of amplifiers arranged per unit length in the arrangement direction of the pixel regions P2, P2 ′ is increased. It is possible to increase the resolution by narrowing the pitch of the pixel areas P2 and P2 ′.
  • the photodiode array module since the crystal defect density on the first side surface of the first stepped portion STP is low, the photodiode can be brought close to the first stepped portion STP, and the third side surface of the second stepped portion STP ′ Since the crystal defect density is low, a photodiode can be brought close to this. Accordingly, the first semiconductor substrate 2 and the second semiconductor substrate 2 ′ can be arranged side by side without overlapping, and both photodiodes (pixels) can be continuously arranged. In addition, since the first and second semiconductor substrates 2 and 2 ′ do not overlap with each other, the generation of stress at the overlapping portion is suppressed, and the incident light is not coupled to the first and second semiconductor substrates 2 and 2 ′. Since the image position can be set to the same position, precise measurement is possible.
  • the outputs of all the amplifiers AMP can be taken out from the terminals T.
  • Each terminal T is connected to a circuit (shift register) that converts parallel outputs from a plurality of terminals T into serial outputs.
  • a capacitor C is interposed between the input and output terminals of each amplifier AMP, and the output charge can be converted into a voltage. That is, the amplifier AMP is a charge amplifier, the amplifier AMP is an operational amplifier, and the two input terminals are virtually short-circuited. Accordingly, each of the photodiodes PD2 and PD2 'can be driven with zero bias, and an excessive spread of the depletion layer can be suppressed.
  • the operational amplifier various types such as those using CMOS can be used.
  • FIG. 14 is a circuit diagram showing an example of the amplifier AMP.
  • the anode of the photodiode PD (PD2, PD2 ') is connected to the inverting input terminal (-), and the cathode is connected to the non-inverting input terminal (+).
  • a P-channel field effect transistor PMOS and an N-channel field effect transistor NMOS are connected as shown in the figure, an operational amplifier is formed.
  • a power supply line Vdd and a ground potential are connected to the operational amplifier, and an NMOS (3) adjacent to the ground potential.
  • a bias potential Vbias is applied to the gate of the NMOS (4) and functions as a constant current source.
  • the potential difference generated between both ends of the photodiode PF is detected by a differential pair (NMOS (1), NMOS (2)), and from the current mirror circuit (PMOS (1), PMOS (2)) from the other transistor. Large current is supplied, and the input potential difference is transmitted to the amplifier circuits (PMOS (3) and PMOS (4)) in the subsequent stage, amplified and output from the terminal T.
  • a method for manufacturing the photodiode, amplifier and capacitor is as follows. A normal method may be used.
  • the first photodiode array PDA2 and the second photodiode array PDA2 ′ formed thereon are , It has sensitivity to incident light in different wavelength bands.
  • the above-mentioned composition A of InGaAs is In 0.53 Ga 0.47 As, and the composition B is In 0.82 Ga 0.18 As.
  • the distance t2 from the back surface of the semiconductor substrate 2, 2 ′ to the pixel regions P2, P2 ′ is shorter than the distance t1 from the back surface to the front surface of the third semiconductor substrate 3, and the semiconductor substrate 2
  • the light incident from the 2 ′ side passes through the semiconductor substrates 2 and 2 ′ and is sufficiently incident on the depletion layer near the pixel regions P2 and P2 ′.
  • the photodiodes PD2 and PD2 ′ of the photodiode arrays PDA2 and PDA2 ′ are connected to the amplifier AMP, the outputs of the photodiodes PD2 and PD2 ′ are amplified and output to the outside. .
  • the outputs of the photodiodes of the semiconductor substrates 2 and 2 ′ are input to the amplifiers AMP of the groups 1G and 2G via the bumps (B and B ′) and the wiring groups W2 and W2 ′, and are transmitted via these amplifiers AMP.
  • the end portions of the semiconductor substrates 2 and 2 ′ have stepped portions STP and STP ′.
  • the step portions STP and STP ′ include side surfaces S1 and S1 ′ close to the third semiconductor substrate 3 and side surfaces S2 and S2 ′ far from the third semiconductor substrate 3, but the crystal defect density of the side surfaces S1 and S1 ′. Is relatively low, the adverse effects on the photodiode arrays PDA2 and PDA2 ′ are reduced.
  • FIG. 9 is a diagram for explaining the effect of the stepped portion of the first semiconductor substrate 2. This effect is the same for the step portion of the second semiconductor substrate 2 '.
  • FIG. 9A dicing is performed after etching to a deep position.
  • a large amount of crystal defects are introduced into the side surface S2 as indicated by the arrow D, but this is a position outside the depletion layer, and the influence on the pixel region P2 is slight.
  • FIG. 9B when etching is not performed, as shown in FIG. 9B, a large amount of crystal defects are introduced in the entire side surface as indicated by an arrow D, which is caused by the crystal defects.
  • noise is mixed into the pixel region P2 close to the side surface.
  • a plurality of amplifiers AMP are formed and bonded to the third semiconductor substrate 3 and the third semiconductor substrate 3 made of a semiconductor material.
  • First and second semiconductor substrates 2 and 2 'made of a semiconductor material are prepared.
  • the buffer layer 22, the light absorption layer 24, and the cap layer 25 are sequentially grown on the semiconductor substrate 21.
  • a metal organic chemical vapor deposition (MOCVD) method can be used.
  • MOCVD metal organic chemical vapor deposition
  • the buffer layer 22 ′, the light absorption layer 24 ′, and the cap layer 25 ′ are sequentially grown on the semiconductor substrate 21 ′.
  • MOCVD metal organic chemical vapor deposition
  • As a source gas for growing InP or InGaAs trimethylindium (TMI), trimethylgallium (TMGa), or trimethylarsine (TMAs) can be used.
  • second conductive type (P-type) pixel regions P2 and P2 ′ located on the surface layer side of the surface of the semiconductor substrates 2 and 2 ′ facing the third semiconductor substrate 3 are formed, and the photodiode arrays PDA2 and PDA2 are formed.
  • 'Form That is, by using a photolithography technique, P-type impurities are diffused into the pixel formation scheduled region, thereby forming pixel regions P2 and P2 'as anodes.
  • wirings W2 and W2 ′ for connecting the contact electrodes E21, E22, E21 ′ and E22 ′ and the input terminals ( ⁇ , +) of the amplifier AMP are patterned on the third semiconductor substrate 3 with aluminum or the like,
  • the semiconductor substrate 2, 2 ′ on which the diode array is formed is completed.
  • Each electrode on the cathode side is connected using a common wiring.
  • the wiring groups W2 and W2 ′ are formed on the third semiconductor substrate 3 via the insulating layer 33, so that each pixel region of the first photodiode array PDA2 and the amplifier AMP are connected via the wiring group W2.
  • the first group 1G is electrically connected
  • the wiring group W2 ′ and the second group 2G of the amplifier AMP are electrically connected. That is, the third semiconductor substrate 3 and the semiconductor substrates 2 and 2 ′ are bonded together, the photodiode arrays PDA2 and PDA2 ′ are disposed on the wiring groups W2 and W2 ′ via the bumps B and B ′, and the wiring group W2 is disposed.
  • W2 ′ and each of the pixel regions P2 and P2 ′ of the photodiode are electrically connected.
  • This wafer W separates the semiconductor substrate 2 or 2 'shown in FIG. 1 from the wafer by performing etching and dicing after forming each element.
  • this etching and dicing as shown in FIG. 13, the longitudinal direction (X axis) of the semiconductor substrate 2 or 2 ′ is diced along the dicing lines DL10 to DL15, and the short direction (Y axis) is the semiconductor.
  • Etching lines EL1, EL2, and EL3 are set only at locations where the substrates 2 and 2 ′ are adjacent, and dicing lines DL1 to DL3 are set so as to overlap the etching lines EL1, EL2, and EL3.
  • dicing is performed by setting the dicing lines DL1 to DL3 along these lines, thereby forming the stepped portion.
  • a dicing line DL0 in the Y-axis direction can be set separately.
  • FIG. 10 is a diagram illustrating a step of forming a step portion of the first semiconductor substrate 2.
  • the step of forming the step portion of the second semiconductor substrate 2 ' is the same as this.
  • the resist R is applied to the surface of the wafer including the first semiconductor substrate 2, and exposure and development are performed so that the resist R is opened along the etching line (FIG. 10A). As a result, a line-shaped opening H1 is formed in the resist R.
  • the insulating film 26 on the surface is etched using the resist R as a mask (FIG. 10B). This etching may be wet etching using a hydrofluoric acid aqueous solution or dry etching using a chlorine-based etching gas. Here, wet etching is used for etching.
  • the compound semiconductor is etched using the resist R and the insulating film 26 as a mask.
  • the wafer including the first semiconductor substrate 2 is etched to a position deeper than the depth of the pixel region P2 of the second photodiode array until it reaches the buffer layer 22 in this example (FIG. 10C).
  • wet etching is used for etching.
  • the InP etching solution for example, a mixed solution of hydrochloric acid and phosphoric acid, or a commonly used etching solution such as a hydrochloric acid aqueous solution, a odorous acid-based etching solution, or bromomethanol can be used.
  • etching solution for InGaAs or InGaAsP for example, a citric acid-based etching solution (a mixed solution of citric acid, hydrogen peroxide, and water) or a sulfuric acid-based etching solution (a mixed solution of sulfuric acid, hydrogen peroxide, and water) is usually used.
  • the etchant used can be used.
  • an etching groove defined by the opening H ⁇ b> 1 is formed including one side surface (S ⁇ b> 1) of the first semiconductor substrate 2.
  • the first semiconductor substrate 2 is separated from the wafer by dicing the deepest portion of the etching groove along the dicing line (FIG. 10D). Dicing is performed halfway through the semiconductor substrate 21. At the time of separation, the semiconductor substrate is attached to an expanded tape and stretched to perform separation. Of course, dicing is performed up to the back surface of the substrate. Also good.
  • the first side surface S1 shown in FIG. 6 is a surface formed by etching the first semiconductor substrate 2 in the thickness direction, and the second side surface S2 is diced in the thickness direction. It is the surface formed by this.
  • the crystal defect density in the side surface that appears by etching is smaller than the crystal defect density in the side surface that appears by dicing.
  • the method includes the steps of preparing a first wafer including a first semiconductor substrate 2 having a first photodiode array, and etching the first wafer along first etching lines EL1, EL2, EL3 to form a first side surface S1.
  • a second wafer including a second semiconductor substrate 2 ′ having a second photodiode array is prepared, and the second wafer is etched along the second etching lines EL1, EL2, EL3.
  • a step of exposing the third side surface S1 ′ and a step of dicing the second wafer along the deepest portion of the second etching lines EL1, EL2, EL3 to expose the fourth side surface S2 ′ are included.
  • the first semiconductor substrate 2 and the second semiconductor substrate 2 ′ are bonded to the third semiconductor substrate 3 via the bumps B and B ′, and the first semiconductor substrate 2 and the second semiconductor substrate 2 are bonded.
  • the step of electrically connecting each photodiode in “to each of the amplifiers AMP via bumps B and B ′ is provided.
  • the first semiconductor substrate 2 is separated from the wafer by dicing the deepest portion of the etching groove.
  • the crystal defect density in the side surface S1 (see FIG. 6) that appears by etching is smaller than the crystal defect density in the side surface S2 (see FIG. 6) that appears by dicing. Since the photodiode (pixel region P2) located at the end of the first semiconductor substrate 2 is not affected by noise and does not need to be removed, a reduction in the number of photodiodes can be suppressed. In this method, the influence on the first and second pixel regions from the second side surface and the fourth side surface can be suppressed, and precise measurement is possible.
  • FIG. 11 is a diagram showing the structure in the vicinity of the bump.
  • An insulating layer 26 is formed on the semiconductor region P2 (or the cap layer 25).
  • a contact hole is formed in the insulating layer 26, and a contact electrode E21 (or E22) is formed inside.
  • a resin layer J made of photosensitive polyimide or the like is interposed between the contact electrode (under bump metal) E21 (or E22) and the bump B.
  • the resin layer J can suppress disconnection and electric field concentration near the bump B.
  • the bumps are made of a solder material, and the contact electrodes are made of a metal such as Ti, Pt, or Au.
  • the bump B is provided not only on the first semiconductor substrate but also on the wiring formed on the third semiconductor substrate 3, and a pair of bumps is provided. The bumps are melted and bonded while facing each other. This structure is the same in the vicinity of the contact hole in the semiconductor region P2 'of the second semiconductor substrate 2'.
  • FIG. 12 is a cross-sectional view of a photodiode array module having a resin layer.
  • the photodiode array module further includes a resin layer RG interposed between the third semiconductor substrate 3 and the first and second semiconductor substrates 2 and 2 '.
  • the adhesive strength between the third semiconductor substrate 3 and the semiconductor substrates 2, 2 ' can be increased.
  • the manufacturing method further includes a step of interposing a resin layer RG between the third semiconductor substrate 3 and the semiconductor substrates 2 and 2 ′, so that the adhesive strength between the semiconductor substrate 3 and the semiconductor substrates 2 and 2 ′ is increased.
  • the resin layer RG may be introduced between the substrates before bonding the substrates, or may be introduced after bonding.
  • An epoxy resin can be used as the resin material.
  • the crystal defect density in the side surface that appears by etching is smaller than the crystal defect density in the side surface that appears by dicing. Since it is not necessary to remove the photodiodes located at the end portions of the semiconductor substrates 2 and 2 ', it is possible to suppress a decrease in the number of photodiodes. Further, since the pitch of the light receiving portions of the third semiconductor substrate 3 and the semiconductor substrates 2 and 2 'is constant and continuous, a continuous spectrum can be obtained by combining this with this spectroscope.
  • FIG. 15 is a diagram showing a spectroscopic device using the photodiode array module described above.
  • a specific wavelength band is selectively transmitted to the light incident surface side of the semiconductor substrate 2 having a photodiode having a sensitivity of 1.3 ⁇ m band and the semiconductor substrate 2 ′ having a photodiode having a sensitivity of 2.3 m band.
  • a filter F2 is provided.
  • a transmission wavelength variable filter (LVF: Linear Variable Filter) whose transmission wavelength band changes linearly in the length direction can be used.
  • the light to be detected is split by the filter F2, and the split light is detected by each photodiode array formed on the semiconductor substrates 2 and 2 ′ and output to the outside through an amplifier formed on the semiconductor substrate 3.
  • the cathode is taken out by opening a contact hole in the insulating layer formed on the cap layer and contacting the contact electrode directly with the cap layer.
  • the diffusion layer may be formed after opening the contact hole, or the cap layer may be removed by etching and connected to the light absorption layer by a bump.
  • a diffusion layer may be formed, or the buffer layer and the semiconductor substrate may be etched and directly connected.
  • the photodiode array formed on the first and second semiconductor substrates is connected to the amplifier by connecting the anode of the photodiode to the inverting input ( ⁇ ) of the amplifier and the non-inverting input (+) of the cathode to the common wiring CW2 (1).
  • CW2 (2) Connected to CW2 (2) and in the form of a differential amplifier, this is just an example.
  • the common wires CW2 (1), CW2 (2), CW2 '(1), and CW2' (2) may be connected to an external power source.
  • the photodiode array may be a single amplifier instead of a differential amplifier.
  • the single amplifier has an advantage that a bias voltage (reverse bias voltage) can be applied to the photodiode, and the differential amplifier has an advantage that the photodiode can be zero bias.
  • the amplifier is a charge amplifier having a capacity between the inverting input and the output. For resetting, it is preferable to provide a transistor as a reset switch in parallel with the capacity. Further, although the output from the amplifier is taken out from the terminal T, a switch for determining whether or not to connect the output to the terminal T may be provided between the amplifier output and the terminal T.
  • SYMBOLS 3 DESCRIPTION OF SYMBOLS 3 ... 3rd semiconductor substrate, 2 ... 1st semiconductor substrate, 2 '... 2nd semiconductor substrate, PD2, PD2' ... Photodiode, P2, P2 '... Pixel region, STP, STP' ... Step part, S1 ... 1st Side surface, S2 ... second side surface, S1 '... third side surface, S2' ... fourth side surface.

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Abstract

　このフォトダイオードアレイモジュールは、第１波長帯域の光に感応する第１フォトダイオードアレイを有する第１半導体基板２と、第２波長帯域の光に感応する第２フォトダイオードアレイを有する第２半導体基板２'と、複数のアンプＡＭＰが形成されると共に第１及び第２半導体基板２，２'が重なることなく横に並べ、各フォトダイオードをバンプを介してアンプＡＭＰに接続した第３半導体基板３とを備えている。第１半導体基板２及び第２半導体基板２'の隣接する端部には、段差部が形成されており、これにより各画素を双方の基板に渡って連続して整列させた場合においても、低ノイズで計測ができるようになる。

Description

フォトダイオードアレイモジュール及びその製造方法
　本発明は、フォトダイオードアレイモジュール及びその製造方法に関する。
　特許文献１には、被測定光が入射する前段位置にＣＣＤ（電荷結合素子）を配置すると共に、このＣＣＤの後段位置にＩｎＧａＡｓフォトダイオードアレイを配置し、これらをバンプ接続し、ＩｎＧａＡｓフォトダイオードアレイの各チャンネルからの出力信号をＣＣＤに形成したシフトレジスタで読み出す構造が開示されている。
　特許文献２には、１つのセンサで長尺センサを作成することが困難なＨｇＣｄＴｅのフォトダイオードアレイを、２つ連続して配置した構造が開示されている。この構造では、フォトダイオードアレイの境目で画素ピッチが変わるのを防止するため、２つのフォトダイオードアレイの一部が重なるように配置されているが、複数の波長帯域のイメージを検出することはできない。
　特許文献３には、被測定光が入射する前段位置にＳｉ－ＣＣＤ、このＣＣＤの後段位置にＩｎＧａＡｓイメージセンサを配置し、夫々別に外部に出力を取出す構造が開示されている。この構造の場合、複数の波長帯域のイメージを検出することができるが、寸法の長いモジュールとすることは難しい。
国際公開ＷＯ００／６２３４４号パンフレット 特開平６－６７１１４号公報 特開平９－３０４１８２号公報
　そこで、Ｓｉ－ＣＣＤとＩｎＧａＡｓイメージセンサを横に並べて配置する構造が考えられるが、この場合には、双方イメージセンサの画素を、これらの境界においても連続させることは困難である。なぜならば、双方のイメージセンサの端部には、ダイシング時のイメージセンサの損傷の影響を抑制するためのマージンをとる必要があるからである。もちろん、特許文献２に記載の構造のように、一部分を重ね合わせることで、かかる不具合を解消することも可能であると考えられるが、実際には、重ね合わせ部分に応力が生じて破損が生じることや、重ね合わせの厚み分だけ入射イメージの結像位置が異なり、精密な計測ができないという不具合が発生してしまう。
　したがって、異なる波長帯域を有する２つのイメージセンサを横に配置することで、連続的に画素が配列したフォトダイオードアレイモジュールを構成することは、精密な計測を行うには不向きであると考えられた。
　本発明は、このような課題に鑑みてなされたものであり、精密な計測が可能なフォトダイオードアレイモジュールを提供することを目的とする。
　上述の課題を解決するため、本発明の態様に係るフォトダイオードアレイモジュールは、第１波長帯域の光に感応する第１フォトダイオードアレイを有する第１半導体基板と、第２波長帯域の光に感応する第２フォトダイオードアレイを有する第２半導体基板と、複数のアンプが形成されると共に前記第１及び第２半導体基板が重なることなく横に並べて載置された第３半導体基板と、を備えるフォトダイオードアレイモジュールであって、前記第３半導体基板は前記アンプにそれぞれ接続された配線を有し、前記配線のそれぞれは、前記第１及び第２フォトダイオードアレイの各フォトダイオードにバンプを介して電気的に接続され、前記第１フォトダイオードアレイにおける、前記第２フォトダイオードアレイに隣接する端部は、第1段差部を有しており、前記第１段差部は、前記第１半導体基板の厚み方向に沿った第１側面及び第２側面と、前記第１側面及び前記第２側面の境界に位置し前記第３半導体基板に対向した第1テラス面と、を有し、前記第１側面は前記第２側面よりも、前記第３半導体基板に近く、前記第１側面内の結晶欠陥密度は、前記第２側面内の結晶欠陥密度よりも低く、前記第２フォトダイオードアレイにおける、前記第１フォトダイオードアレイに隣接する端部は、第２段差部を有しており、前記第２段差部は、前記第２半導体基板の厚み方向に沿った第３側面及び第４側面と、前記第３側面及び前記第４側面の境界に位置し前記第３半導体基板に対向した第２テラス面と、を有し、前記第３側面は前記第４側面よりも、前記第３半導体基板に近く、前記第３側面内の結晶欠陥密度は、前記第４側面内の結晶欠陥密度よりも低いことを特徴とする。
　本発明の態様に係るフォトダイオードアレイモジュールによれば、第１段差部の第１側面の結晶欠陥密度が低いため、これにフォトダイオードを近接させることができ、第２段差部の第３側面の結晶欠陥密度が低いため、これにフォトダイオードを近接させることができる。したがって、第１半導体基板と第２半導体基板を重なり合うことなく横に並べて、双方のフォトダイオード（画素）を連続して配列させることが可能となる。また、第１及び第２半導体基板は、重なっていないため、重なり部分で応力が発生するのを抑制し、また、第１及び第２半導体基板に対する入射光の結像位置を、同じ位置に設定することもできるため、精密な計測が可能となる。
　また、本発明の態様に係るフォトダイオードアレイモジュールにおいては、前記第１フォトダイオードアレイを構成する各フォトダイオードは、第１導電型の第1半導体領域と、前記第１半導体基板の前記第３半導体基板と対向する面の表層側に位置する第２導電型の第1画素領域と、を備えており、前記第１半導体基板の前記第３半導体基板との対向面からの前記第１テラス面の深さは、前記第１フォトダイオードアレイの前記第１画素領域の深さよりも深く、前記第２フォトダイオードアレイを構成する各フォトダイオードは、第１導電型の第２半導体領域と、前記第２半導体基板の前記第３半導体基板と対向する面の表層側に位置する第２導電型の第２画素領域と、を備えており、前記第２半導体基板の前記第３半導体基板との対向面からの前記第２テラス面の深さは、前記第２フォトダイオードアレイの前記第２画素領域の深さよりも深いことを特徴とする。
　この場合、第１側面及び第３側面が、画素領域よりも深い位置まで延びているため、これよりも更に深い位置に存在する第２側面及び第４側面からの第１及び第２画素領域への影響を抑制することができる。
　また、上述のフォトダイオードアレイモジュールの製造方法は、前記第１フォトダイオードアレイを有する前記第１半導体基板を含む第１ウェハを用意する工程と、前記第１ウェハを第１エッチングラインに沿ってエッチングし前記第１側面を露出させる工程と、前記第１エッチングラインの最深部に沿って前記第１ウェハをダイシングし前記第２側面を露出させる工程と、前記第２フォトダイオードアレイを有する前記第２半導体基板を含む第２ウェハを用意する工程と、前記第２ウェハを第２エッチングラインに沿ってエッチングし前記第３側面を露出させる工程と、前記第２エッチングラインの最深部に沿って前記第２ウェハをダイシングし前記第４側面を露出させる工程と、前記第１半導体基板及び第２半導体基板を、前記バンプを介して、前記第３半導体基板に貼り付け、前記第１半導体基板及び第２半導体基板における各フォトダイオードを、前記バンプを介して前記アンプのそれぞれに電気的に接続する工程と、を備えることを特徴とする。
　この場合、エッチングによって形成される第１側面及び第３側面内の結晶欠陥密度は、ダイシングをした場合に形成される第２側面および第４側面の結晶欠陥密度よりも低くなる。したがって、第２側面及び第４側面からの第１及び第２画素領域への影響を抑制することができ、精密な計測が可能となる。
　本発明の態様に係るフォトダイオードアレイモジュールによれば、異なる波長帯域にわたって精密な計測を行うが可能となる。
図１は、フォトダイオードアレイモジュールの斜視図である。 図２は、フォトダイオードアレイモジュールの回路図である。 図３は、１半導体基板２の斜視図である。 図４は、第２半導体基板２’の斜視図である。 図５は、１に示したフォトダイオードアレイモジュールのＶ－Ｖ矢印線断面図である。 図６は、図５に示したフォトダイオードアレイモジュールの領域ＶＩの拡大図である。 図７は、図１に示したフォトダイオードアレイモジュールのＶＩＩ－ＶＩＩ矢印線断面図である。 図８は、図７に示したフォトダイオードアレイモジュールの領域ＶＩＩＩの拡大図である。 図９は、段差部の効果について説明するための図である。 図１０は、半導体基板の製造方法について説明するための図である。 図１１は、バンプの構造について説明するため図である。 図１２は、基板間に樹脂層を介在させたフォトダイオードアレイモジュールの断面図である。 図１３は、半導体基板が製造されるウェハの平面図である。 図１４は、アンプの回路図である。 図１５は、分光装置を示す図である。
　以下、実施の形態に係るフォトダイオードアレイモジュール及びその製造方法について説明する。なお、同一要素には同一符号を用いることとし、重複する説明は省略する。
　図１は、実施の形態に係るフォトダイオードアレイモジュールの斜視図である。
　このフォトダイオードアレイモジュール１０は、化合物半導体材料（ＩｎＧａＡｓ）からなる組成Ａの第１半導体基板２と、化合物半導体材料（ＩｎＧａＡｓ）からなる組成Ｂの第２半導体基板２’とを備えている。双方の半導体基板２，２’は、第３半導体基板３上に載置され、固定されている。第１半導体基板２は、第１フォトダイオードアレイＰＤＡ２を有しており、第２半導体基板２’は、第２フォトダイオードアレイＰＤＡ２’を有している。これらの半導体基板２，２’の構造は、その組成を除いて同一である。
　第１半導体基板２の組成Ａは、例えば第１波長帯域（９００ｎｍ～１７００ｎｍ）の光に感応し、第２半導体基板２’の組成Ｂは、第２波長帯域（９００ｎｍ～２６００ｎｍ）の光に感応し、これらの波長帯域は異なるものである。なお、第３半導体基板３はＳｉからなる。
　第３半導体基板３の表面には、第１半導体基板２及び第２半導体基板２’の表面が貼り合わせられている。第３半導体基板３には、各フォトダイオードからの出力が入力される複数のアンプＡＭＰが形成されている。これらのアンプＡＭＰは、通常のデバイス形成方法を用いて形成されている。
　第３半導体基板３の厚み方向をＺ軸とし、フォトダイオードの配列方向をＸ軸とし、Ｚ軸及びＸ軸の双方に垂直な方向をＹ軸とする三次元直交座標系を設定する。Ｘ軸は半導体基板２，２’，３の長手方向であり、Ｙ軸は半導体基板２，２’，３の幅方向である。フォトダイオードアレイモジュール１０に入射する光は－Ｚ方向に進行する。すなわち、第１半導体基板２及び第２半導体基板２’側からモジュール１０に光が入射する。第１半導体基板２及び第２半導体基板２’の裏面側から光が入射し、その表面側に位置する光感応領域で光電変換が行われ、バンプ及び配線群を介して、出力が取り出される。この出力は、第３半導体基板３に設けられたバンプ、配線群及びアンプＡＭＰを介して外部に取り出される。
　第１フォトダイオードアレイＰＤＡ２、及び、第２フォトダイオードアレイＰＤＡ２‘は、それぞれの半導体基板２、２’における第３半導体基板３に対向する面側に位置している。
　全てのアンプＡＭＰは、第３半導体基板３内に形成されているが、これらのアンプＡＭＰを、幾つかのグループに分けて定義する。
　複数のアンプＡＭＰの第１グループ１Ｇは、第１フォトダイオードアレイＰＤＡ２に電気的に接続されたグループである。すなわち、アンプＡＭＰの第１グループ１Ｇは、第３半導体基板３上にパターニングされ設けられた第１配線群Ｗ２、及び、この第１配線群Ｗ２にそれぞれ設けられたバンプＢを介して、第１フォトダイオードアレイＰＤＡ２の各フォトダイオードにそれぞれ電気的に接続されている。
　第１半導体基板２の表面上に絶縁層を介して形成された一対の共通配線ＣＷ２（１）、ＣＷ２（２）（図３参照）は、Ｘ軸に沿って延びており、フォトダイオードＰＤ２の一方の極（カソード）を構成し、画素領域Ｐ２は他方の極（アノード）を構成している。これらのカソード及びアノードには、第２配線群Ｗ２が接続され、フォトダイオード毎にそれぞれアンプＡＭＰの非反転入力端子（＋）及び反転入力端子（－）に接続されている（図２参照）。
　同様に、複数のアンプＡＭＰの第２グループ２Ｇは、第２フォトダイオードアレイＰＤＡ２’に電気的に接続されたグループである。アンプＡＭＰの第２グループ２Ｇは、第３半導体基板３上にパターニングされ設けられた第２配線群Ｗ２’、及び、この第２配線群Ｗ２’にそれぞれ設けられたバンプを介して、第２フォトダイオードアレイＰＤＡ２’の各フォトダイオードにそれぞれ電気的に接続されている。
　第２半導体基板２’の表面上に絶縁層を介して形成された一対の共通配線ＣＷ２’（１）、ＣＷ２’（２）（図４参照）は、Ｘ軸に沿って延びており、フォトダイオードＰＤ２’の一方の極（カソード）を構成し、画素領域Ｐ２’は他方の極（アノード）を構成している。これらのカソード及びアノードには、第２配線群Ｗ２’が接続され、フォトダイオード毎にそれぞれアンプＡＭＰの非反転入力端子（＋）及び反転入力端子（－）に接続されている（図２参照）。
　図２は、フォトダイオードアレイモジュールの回路図である。
　図１及び図２を参照すると、アンプＡＭＰは、フォトダイオードアレイＰＤＡ２，ＰＤＡ２’の両側に位置している。アンプＡＭＰの配列方向はＸ軸に平行であり、双方のグループ１Ｇ，２ＧのアンプＡＭＰの配列方向は一致している。各フォトダイオードＰＤ２，ＰＤ２’はＸ軸に沿って配列され、同一直線上に位置している。フォトダイオードＰＤ２，ＰＤ２’の配列方向を基準として、一方の側に位置するアンプ群を１Ｇ１，２Ｇ１とし、他方の側に位置するアンプ群を１Ｇ２，２Ｇ２とする。フォトダイオードアレイはアンプの形成される基板とは異なる基板に形成されているため、アンプはフォトダイオードアレイの両側に配置される必要はなく、２つのグループに分けられればよい。
　図３は、第１半導体基板２の斜視図であり、図４は、第２半導体基板２’の斜視図である。図３及び図４にそれぞれ示す第１半導体基板２及び第２半導体基板２’は、図１に示したものとは上下を反転させて示されている。また、図５は、図１に示したフォトダイオードアレイモジュールのＶ－Ｖ矢印断面図、図６は、図５に示したフォトダイオードアレイモジュールの領域ＶＩの拡大図である。
　図３に示す第１半導体基板２は、第２フォトダイオードアレイ（ＰＤＡ２’）側の端部が段差部ＳＴＰを有している。段差部ＳＴＰは、図５又は図６を参照すると、第１半導体基板２の厚み方向（Ｚ軸）に沿った第１側面Ｓ１及び第２側面Ｓ２と、第１側面Ｓ１及び第２側面Ｓ２の境界に位置し第３半導体基板３に対向したテラス面ＳＴとを有している。第１半導体基板２の表面、裏面及びテラス面ＳＴはＸＹ面であり、第１側面Ｓ１及び第２側面Ｓ２は、共にＹＺ平面である。
　同様に、図４に示す第２半導体基板２’は、第１フォトダイオードアレイ（ＰＤＡ２）側の端部が段差部ＳＴＰ’を有している。段差部ＳＴＰ’は、図５又は図６を参照すると、第２半導体基板２’の厚み方向（Ｚ軸）に沿った第３側面Ｓ１’及び第４側面Ｓ２’と、第３側面Ｓ１’及び第４側面Ｓ２’の境界に位置し第３半導体基板３に対向したテラス面ＳＴ’とを有している。第２半導体基板２’の表面、裏面及びテラス面ＳＴ’はＸＹ面であり、第３側面Ｓ１’及び第４側面Ｓ２’は、共にＹＺ平面である。
　図５に示すように、第１フォトダイオードアレイＰＤＡ２は、Ｘ軸方向に沿って整列した複数のフォトダイオードＰＤ２を備えており、第２フォトダイオードアレイＰＤＡ２’も、Ｘ軸方向に沿って整列した複数のフォトダイオードＰＤ２’を備えている。なお、図５は、図１に示したモジュールのＶ－Ｖ矢印線断面図であるが、この断面は正確には、図３及び図４に示すように、Ｖ－Ｖ矢印線をジグザグに引いた場合の断面である。
　また、図７は、図１に示したフォトダイオードアレイモジュールのＶＩＩ－ＶＩＩ矢印断面図であり、図８は、図７に示したフォトダイオードアレイモジュールの領域ＶＩＩＩの拡大図である。
　図５～図８を参照すると、第３半導体基板３は、不純物濃度が高濃度の半導体基板３１と、半導体基板３１上に形成されたエピタキシャル層３２を備えており、表面のエピタキシャル層３２上には、ＳｉＯ２又はＳｉＮＸからなる絶縁層３３が形成されている。絶縁層３３上には、アンプＡＭＰと各フォトダイオードとを接続するための配線Ｗ２、Ｗ２’がパターニングされ、形成されている。配線はアルミニウムなどから形成される。
　第３半導体基板３における各層の材料／導電型／厚み（範囲）／不純物濃度（範囲）は、以下の通りである。なお、Ｓｉに対するＮ型の不純物としては、５価の元素（Ｎ、Ｐ又はＡｓ）を用いることができ、Ｐ型の不純物としては、３価の元素（Ｂ又はＡｌ）を用いることができる。エピタキシャル層３２内には複数の電界効果トランジスタが形成され、アンプＡＭＰが形成されている。
・半導体基板３１：Ｓｉ／Ｐ型／２００～８００μｍ／１×１０１６～１×１０１8ｃｍ－３
・エピタキシャル層３２：Ｓｉ／Ｐ型／５～２０μｍ／１×１０１５～１×１０１７ｃｍ－３　
　また、第１半導体基板２は、不純物濃度が高濃度の半導体基板２１と、半導体基板２１上に形成されたバッファ層２２と、バッファ層２２上に形成された光吸収層２４と、光吸収層２４上に形成されたキャップ層２５とを有している。更に、第１半導体基板２は、キャップ層２５及び光吸収層２４内に形成された第２導電型（Ｐ型）の画素領域Ｐ２を備えている。
　表面のキャップ層２５上には、ＳｉＯ２又はＳｉＮＸからなる絶縁層２６が形成されており、絶縁層２６に設けられたコンタクトホール内には、コンタクト電極Ｅ２１が埋め込まれ、コンタクト電極Ｅ２１にはパターニングされた配線Ｗ２が、バンプＢを介して、物理的及び電気的に接続されている。配線Ｗ２は、絶縁層３３上に位置している。
　第１半導体基板２における各層の材料／導電型／厚み（範囲）／不純物濃度（範囲）は、以下の通りである。なお、ＩｎＧａＡｓ又はＩｎＰに対するＮ型の不純物としては、Ｓ又はＳｉを用いることができ、Ｐ型の不純物としては、Ｚｎを用いることができる。
・半導体基板２１：ＩｎＰ／Ｎ型／１００～１０００μｍ／１×１０１７～１×１０２０ｃｍ－３
・バッファ層２２：ＩｎＰ／Ｎ型／１～１０μｍ／１×１０１７～１×１０２０ｃｍ－３
・光吸収層２４：ＩｎＧａＡｓ／Ｎ型／１～７μｍ／１×１０１５～１×１０１７ｃｍ－３
・キャップ層２５：ＩｎＰ／Ｎ型／０．１～２μｍ／１×１０１6～１×１０１８ｃｍ－３
・画素領域Ｐ２：ＩｎＰ／ＩｎＧａＡｓ／Ｐ型／０．１～３μｍ／１×１０１７～１×１０１９ｃｍ－３
　第１半導体基板２における各フォトダイオードＰＤ２は、第１導電型（Ｎ型）の半導体領域２４，２５と、半導体領域２４，２５の第３半導体基板３に対向する面の表層側に位置する第２導電型（Ｐ型）の半導体からなる画素領域Ｐ２とを備えている。複数の画素領域Ｐ２は、Ｘ軸に沿って整列しており、第２半導体基板２’側の端部に至る手前の位置まで断続的に配列している。Ｐ型の半導体領域Ｐ２とＮ型の半導体領域２４，２５との界面はＰＮ接合を構成しており、ＰＮ接合界面から空乏層が広がっている。
　フォトダイオードＰＤ２にバイアス電圧を印加しない状態では、空乏層は、ＰＮ接合面付近において正孔と電子が再結合することで発生しているので、空乏層の寸法は、正孔及び電子を供給する画素領域Ｐ２における不純物濃度と半導体領域２４における不純物濃度に依存する。空乏層は、光感応特性を有するので、この空乏層が、ノイズの発生する領域まで広がると、フォトダイオードＰＤ２の出力に、ノイズが重畳する虞がある。特に、第１半導体基板２における第２フォトダイオードアレイ側の端部内には、ダイシング時にダメージが導入されているため、かかる箇所において発生するノイズを抑制することが好ましい。
　フォトダイオードにおいては、空乏層の広がりを制御すると同時に、当該空乏層によって規定される接合容量を低下させることで、応答速度を向上させることができる。バッファ層２２と光吸収層２４の間にノンドープ層を用いることにすれば、空乏層の厚みは増加するので、接合容量は低下することになり、したがって、このデバイスでは応答速度を向上させることも可能となる。
　本例では、光吸収層２４の直下(図面ではＺ軸正方向を第１半導体基板２に関する直下方向とする)には、光吸収層２４よりも高い不純物濃度を有するバッファ層２２及び半導体基板２１が位置しており、空乏層の厚み方向の広がりを抑制している。また、第１半導体基板２の端部において、ダイヤモンド製のダイシングブレードを使ってダイシングが行われるのは、空乏層の外側の領域である。すなわち、端部における第１側面Ｓ１は、エッチングにより形成されたものであり、この第１側面Ｓ１のＺ軸方向の深さは、光吸収層２４よりも深い位置に存在している。上記の例では、第１側面Ｓ１は、バッファ層２２に到達しているが、これは基板２１まで到達することとしてもよい。結晶欠陥密度の高い第２側面Ｓ２は、キャリア発生領域としての空乏層の外側に位置しているため、画素領域Ｐ２を基板端部に近接させたとしても、出力信号に混入するノイズ成分を抑制することができる。
　特に、ダイシング時においては、第２側面にシェルクラックが入りやすく、これが大きな欠陥として機能するが、第２側面Ｓ２は画素領域Ｐ２からは離間した位置に存在するため、シェルクラックに起因する画素領域Ｐ２の欠けやノイズも抑制することができる。なお、シェルクラックが発生すると、電流が流れやすい範囲が、画素領域Ｐ２としての不純物拡散部分に近づき、エッチングを用いない場合には、シェルクラックの大きさによっては、この拡散部分とショートしたり、非常に近い位置になりバイアスをかけると空乏層がシェルクラック部分に達してしまうこともある。また、初期的にはシェルクラックと拡散領域の絶縁が保たれていても、湿度が高い環境下で水分がイオン化することで電気的にショートしやすくなり、寿命が短くなることが懸念される。一方、上記実施形態では、シェルクラックの発生位置が離間しているので、これらの不具合が抑制される。
　第１半導体基板２の端部に位置するテラス面ＳＴは、第１側面Ｓ１の最深部に位置している。テラス面ＳＴの第１半導体基板２の第３半導体基板との対向面からの深さは、少なくとも第２フォトダイオードアレイの画素領域Ｐ２の深さよりも深い。テラス面ＳＴの深さが、画素領域Ｐ２よりも浅い場合には、結晶欠陥密度の高い第２側面Ｓ２が、画素領域Ｐ２の側方に隣接することとなり、ノイズが混入するからである。テラス面ＳＴは深い位置に存在するほど、ノイズの影響は少なくなるが、エッチング工程は、ダイシング工程よりも時間がかかるため、欠陥によるノイズの影響が小さくなる箇所からはダイシングを行って、基板を切断する。このように、第１側面Ｓ１は第２側面Ｓ２よりも第３半導体基板３に近い位置に存在しているが、エッチングを用いることで、第１側面Ｓ１内の結晶欠陥密度は、第２側面Ｓ２内の結晶欠陥密度よりも低くすることができ、ノイズを抑制して側面Ｓ１に画素領域Ｐ２を近接させることができるようになる。
　第１側面Ｓ１から、画素領域Ｐ２までの最近接距離は、３μｍ以上に設定することが可能となる。
　なお、第２半導体基板２’の構造は、第１半導体基板２と組成を除いて同一であり、第１半導体基板２に関する説明において、符号に「’」を付加して、文章を読み替えたものである。なお、第１半導体基板２における第１側面Ｓ１，第２側面Ｓ２は、第２半導体基板２’においては、第３側面Ｓ１’、第４側面Ｓ２’であり、これらとテラス面ＳＴ’が段差部ＳＴＰ’を構成している。なお、第２半導体基板２’においても、第３側面Ｓ１から、画素領域Ｐ２’までの最近接距離は、３μｍ以上に設定することが可能となる。
　図３及び図４を参照して、第１半導体基板２及び第２半導体基板２’の構造について詳説する。
　それぞれの基板において、第１フォトダイオードアレイＰＤＡ２のカソード、第２フォトダイオードアレイＰＤＡ２’のカソードを構成するＮ型の半導体領域に電気的に接続される共通配線ＣＷ２（１），ＣＷ２（２）、ＣＷ２’（１），ＣＷ２’（２）は、前記画素領域が複数配列されている方向に延びた第１共通配線ＣＷ２（１），ＣＷ２’（１）と、第１共通配線ＣＷ２（１），ＣＷ２’（１）に対して平行に延びた第２共通配線ＣＷ２（２）ＣＷ２’（２）とを備えている。
　また、キャップ層２５上には絶縁層２６,２６’が位置しており、絶縁層２６,２６’に設けられたコンタクトホール内には、コンタクト電極Ｅ２２，Ｅ２２’が埋め込まれており、共通配線ＣＷ２（１），ＣＷ２（２）、ＣＷ２’（１），ＣＷ２’（２）は、コンタクト電極Ｅ２２、Ｅ２２’及びこれにバンプＢ、Ｂ’を介して接続された配線Ｗ２、Ｗ２’を介して、アンプＡＭＰの非反転入力端子（＋）に接続されている（図２参照）。なお、図８には、コンタクト電極Ｅ２１（図６参照）から延びた配線Ｗ２、Ｗ２’が絶縁層３３上に位置している状態が示されており、コンタクト電極Ｅ２１、Ｅ２１’はアンプＡＭＰの反転入力端子（－）に接続される（図２参照）。この縦断面構造は、共通配線ＣＷ２（１）、ＣＷ２’（１）（図３、図４参照）を通る断面であるが、共通配線ＣＷ２（２）、ＣＷ２’（２）（図３、図４参照）を通る断面構造も、同一である。
　再び、図３及び図４を参照すると、画素領域Ｐ２、Ｐ２’は、共通配線ＣＷ２（１）、ＣＷ２’（１）と共通配線ＣＷ２（２）、ＣＷ２’（２）との間の領域に位置している。なお、アンプＡＭＰは、第３半導体基板３に形成されている。
　図１～図４を参照すると、第３半導体基板３におけるアンプＡＭＰの各グループ１Ｇ、２Ｇは、第１外側アンプ群１Ｇ１，２Ｇ１と、第２外側アンプ群１Ｇ２、２Ｇ２とを備えている。第１外側アンプ群１Ｇ１，２Ｇ１は、それぞれの基板の第１及び第２半導体領域間の領域（図３、図４参照）よりも外側に位置している。同様に、第２外側アンプ群１Ｇ２，２Ｇ２は、それぞれの基板の第１及び第２半導体領域間の領域よりも外側に位置している。
　第１外側アンプ群１Ｇ１，２Ｇ１は、共通配線ＣＷ２（２）、ＣＷ２’（２）よりも、共通配線ＣＷ２（１）、ＣＷ２’（１）に近い位置に配置され、第２外側アンプ群１Ｇ２，２Ｇ２は、共通配線ＣＷ２（１）、ＣＷ２’（１）よりも、共通配線ＣＷ２（２）、ＣＷ２’（２）に近い位置に配置されている。
　それぞれの基板の画素領域Ｐ２、Ｐ２’は、その配列方向（Ｘ軸）に沿って、第１外側アンプ群１Ｇ１，２Ｇ１、及び第２外側アンプ群１Ｇ２，２Ｇ２の一方の端子（－）に、交互に、電気的に接続されている。
　すなわち、図３の左から１番目の画素領域Ｐ２は、外側アンプ群１Ｇ２のアンプＡＭＰの反転端子（－）に接続され、２番目の画素領域Ｐ２は、外側アンプ群１Ｇ１のアンプＡＭＰの反転端子（－）に接続され、３番目の画素領域Ｐ２は、外側アンプ群１Ｇ２のアンプＡＭＰの反転端子（－）に接続され、４番目の画素領域Ｐ２は、外側アンプ群１Ｇ１のアンプＡＭＰの反転端子（－）に接続されている。ＭＯＤ（Ｎ，２）＋１＝ｋとすると、左からＮ番目の画素領域Ｐ２は、第ｋ外側アンプ群１ＧｋのアンプＡＭＰの反転端子（－）に接続されている。なお、ＭＯＤ（Ｎ，２）は、Ｎを２で割ったときの余りを示す演算子である。
　また、第１外側アンプ群１Ｇ１の他方の端子（＋）及び第２外側アンプ群１Ｇ２の他方の端子（＋）は、それぞれ共通配線ＣＷ２（１）、ＣＷ２（２）に電気的に接続されている。アンプＡＭＰとフォトダイオードＰＤ２の各領域との接続はパターニングされた配線Ｗ２を用いる。
　同様に、図４の左から１番目の画素領域Ｐ２’は、外側アンプ群２Ｇ２のアンプＡＭＰの反転端子（－）に接続され、２番目の画素領域Ｐ２’は、外側アンプ群２Ｇ１のアンプＡＭＰの反転端子（－）に接続され、３番目の画素領域Ｐ２’は、外側アンプ群２Ｇ２のアンプＡＭＰの反転端子（－）に接続され、４番目の画素領域Ｐ２’は、外側アンプ群２Ｇ１のアンプＡＭＰの反転端子（－）に接続されている。ＭＯＤ（Ｎ，２）＋１＝ｋとすると、左からＮ番目の画素領域Ｐ２’は、第ｋ外側アンプ群２ＧｋのアンプＡＭＰの反転端子（－）に接続されている。
　また、第１外側アンプ群２Ｇ１の他方の端子（＋）及び第２外側アンプ群２Ｇ２の他方の端子（＋）は、それぞれ共通配線ＣＷ２’（１）、ＣＷ２’（２）に電気的に接続されている。アンプＡＭＰとフォトダイオードＰＤ２’の各領域との接続はパターニングされた配線Ｗ２’を用いる。
　上述の構造においては、各画素領域Ｐ２、Ｐ２’の両側にアンプＡＭＰが位置しているので、画素領域Ｐ２、Ｐ２’の配列方向の単位長さ当たりに配置されているアンプ数を増加させることができ、画素領域Ｐ２、Ｐ２’のピッチを狭くして、分解能を上げることができる。
　また、上記フォトダイオードアレイモジュールによれば、第１段差部ＳＴＰの第１側面の結晶欠陥密度が低いため、これにフォトダイオードを近接させることができ、第２段差部ＳＴＰ’の第３側面の結晶欠陥密度が低いため、これにフォトダイオードを近接させることができる。したがって、第１半導体基板２と第２半導体基板２’を重なり合うことなく横に並べて、双方のフォトダイオード（画素）を連続して配列させることが可能となる。また、第１及び第２半導体基板２，２’は、重なっていないため、重なり部分で応力が発生するのを抑制し、また、第１及び第２半導体基板２，２’に対する入射光の結像位置を、同じ位置に設定することもできるため、精密な計測が可能となる。
　また、上述の構造において、全ての各アンプＡＭＰの出力は端子Ｔから取り出すことができるが、各端子Ｔは、複数の端子Ｔからのパラレル出力をシリアル出力に変換する回路（シフトレジスタ）に接続することもできる。また、図２に示すように、各アンプＡＭＰの入出力端子間には、キャパシタＣが介在しており、出力された電荷を電圧に変換することができる。すなわち、アンプＡＭＰは、チャージアンプであり、また、アンプＡＭＰはオペアンプであって、２つの入力端子間は仮想短絡している。したがって、各フォトダイオードＰＤ２，ＰＤ２’は、ゼロバイアス駆動することができ、空乏層の余分な広がりを抑制することができる。オペアンプの構造としては、ＣＭＯＳを用いたものなど、様々な形式のものを利用することができる。
　図１４は、アンプＡＭＰの一例を示す回路図である。　上述のフォトダイオードＰＤ（ＰＤ２，ＰＤ２’）のアノードは、反転入力端子（－）に接続されており、カソードは非反転入力端子（＋）に接続されている。Ｐチャネルの電界効果トランジスタＰＭＯＳとＮチャネルの電界効果トランジスタＮＭＯＳとを図示の如く接続するとオペアンプが構成され、オペアンプには電源ラインＶｄｄとグランド電位が接続され、グランド電位に隣接するＮＭＯＳ（３）、ＮＭＯＳ（４）のゲートにはバイアス電位Ｖｂｉａｓが加えられ、定電流源として機能している。フォトダイオードＰＦの両端間に発生した電位差は、差動対（ＮＭＯＳ（１）、ＮＭＯＳ（２））によって検出され、カレントミラー回路（ＰＭＯＳ（１）、ＰＭＯＳ（２））から、他方のトランジスタよりも大きな電流が供給され、入力電位差が後段の増幅回路（ＰＭＯＳ（３）、ＰＭＯＳ（４）に伝達され、増幅されて端子Ｔより出力される。なお、フォトダイオード、アンプ及びキャパシタの製造方法は、通常の方法を用いればよい。
　上記フォトダイオードアレイモジュールによれば、第１半導体基板２と、第２半導体基板２’とは、組成が異なるため、これに形成される第１フォトダイオードアレイＰＤＡ２及び第２フォトダイオードアレイＰＤＡ２’は、互いに異なる波長帯域の入射光に対して感度を有する。上述のＩｎＧａＡｓの組成Ａは、In0.53Ga0.47Asであり、組成ＢはIn0.82Ga0.18Asである。
　なお、図６に示すように、半導体基板２、２’の裏面から画素領域Ｐ２、Ｐ２’までの距離ｔ２は、第３半導体基板３の裏面から表面までの距離ｔ１よりも短く、半導体基板２、２’側から入射した光が、半導体基板２、２’を透過し、十分に画素領域Ｐ２、Ｐ２’近傍の空乏層に入射する構成となっている。
　図１に示すように、フォトダイオードアレイＰＤＡ２，ＰＤＡ２’の各フォトダイオードＰＤ２，ＰＤ２’は、アンプＡＭＰに接続されているため、フォトダイオードＰＤ２，ＰＤ２’の出力は増幅して外部に出力される。
　半導体基板２、２’のフォトダイオードの出力は、バンプ（Ｂ、Ｂ’）及び配線群Ｗ２、Ｗ２’を介して、各グループ１Ｇ、２ＧのアンプＡＭＰに入力され、これらのアンプＡＭＰを介して外部に取り出される。ここで、半導体基板２、２’の端部は、段差部ＳＴＰ、ＳＴＰ’を有している。段差部ＳＴＰ、ＳＴＰ’は、第３半導体基板３に近い側面Ｓ１、Ｓ１’と、第３半導体基板３から遠い側面Ｓ２、Ｓ２’とを備えているが、側面Ｓ１、Ｓ１’の結晶欠陥密度は相対的に低いため、フォトダイオードアレイＰＤＡ２、ＰＤＡ２’に対する悪影響は少なくなる。
　図９は、第１半導体基板２の段差部の効果について説明するための図である。なお、この効果は、第２半導体基板２’の段差部に関しても同様である。
　第２側面Ｓ２と第２フォトダイオードアレイＰＤＡ２の最近接フォトダイオード（画素領域Ｐ２）との間を近づけても、このフォトダイオードの出力の劣化が抑制されるため、当該フォトダイオードを除去する必要がない。したがって、かかる構造において、モジュール当たりのフォトダイオード数の減少を抑制することができる。
　すなわち、上述の実施形態では、図９（Ａ）に示すように、深い位置までエッチングを行った後、ダイシングを行っている。この場合、多量の結晶欠陥は、矢印Ｄで示すように、側面Ｓ２内に導入されるが、ここは空乏層の外側の位置であり、画素領域Ｐ２への影響は軽微である。一方、エッチングを行わない場合には、図９（Ｂ）に示すように、多量の結晶欠陥は、矢印Ｄで示すように、側面の全域において、導入されることとなり、この結晶欠陥に起因して、側面に近接する画素領域Ｐ２にノイズが混入することになる。図９（Ｃ）に示すように、切断面を著しく離隔した場合、多量の結晶欠陥は矢印Ｄのように側面の全域に導入されるが、画素領域Ｐ２への影響は小さくなる。しかしながら、このような場合には第３半導体基板を著しく離間して配置しなくてはならず、空間的に連続的な撮像を行うことができなくなる。
　次に、製造方法について説明する。
　このフォトダイオードアレイモジュールの製造方法においては、まず、図１に示したように、複数のアンプＡＭＰが形成され、半導体材料からなる第３半導体基板３と、第３半導体基板３に貼り合わせられるべき第１、２半導体材料からなる半導体基板２、２’とを用意する。
　半導体基板２の製造方法は、半導体基板２１上に、バッファ層２２、光吸収層２４、キャップ層２５を順次成長させる。成長には、有機金属気相成長法（ＭＯＣＶＤ）法を用いることができる。半導体基板２’の製造方法は、半導体基板２１’上に、バッファ層２２’、光吸収層２４’、キャップ層２５’を順次成長させる。成長には、有機金属気相成長法（ＭＯＣＶＤ）法を用いることができる。ＩｎＰ又はＩｎＧａＡｓを成長する際の原料ガスとしては、トリメチルインジウム（ＴＭＩ）、トリメチルガリウム（ＴＭＧａ）、トリメチルアルシン（ＴＭＡｓ）を用いることができる。
　しかる後、半導体基板２、２’の第３半導体基板３と対向する面の表層側に位置する第２導電型（Ｐ型）の画素領域Ｐ２、Ｐ２’を形成し、フォトダイオードアレイＰＤＡ２、ＰＤＡ２’を形成する。すなわち、フォトリソグラフィー技術を用い、その画素形成予定領域内にＰ型の不純物を拡散し、アノードとしての画素領域Ｐ２、Ｐ２’を形成する。しかる後、ＣＶＤ法によって、絶縁層２６，２６’をキャップ層２５，２５’上に形成し、これにコンタクトホールを空けて、内部にコンタクト電極Ｅ２１、Ｅ２２、Ｅ２１’、Ｅ２２’を形成する。しかる後、コンタクト電極Ｅ２１、Ｅ２２、Ｅ２１’、Ｅ２２’と、アンプＡＭＰの入力端子(－，＋)とを接続する配線Ｗ２、Ｗ２’を第３半導体基板３上にアルミニウムなどでパターニングし、フォトダイオードアレイが形成された半導体基板２、２’が完成する。カソード側の各電極は共通配線を用いて接続する。
　もちろん、半導体基板２、２’は、図１３に示すように、ウェハＷ内に複数形成されるものである。
　なお、上記の如く、第３半導体基板３上に絶縁層３３を介して配線群Ｗ２，Ｗ２’を形成することで、配線群Ｗ２を介して第１フォトダイオードアレイＰＤＡ２の各画素領域とアンプＡＭＰの第１グループ１Ｇが電気的に接続され、配線群Ｗ２’とアンプＡＭＰの第２グループ２Ｇが電気的に接続される。すなわち、第３半導体基板３と半導体基板２、２’とを貼り合わせ、配線群Ｗ２、Ｗ２’上にバンプＢ、Ｂ’を介して、フォトダイオードアレイＰＤＡ２，ＰＤＡ２’を配置し、配線群Ｗ２、Ｗ２’とフォトダイオードの画素領域Ｐ２、Ｐ２’のそれぞれとを電気的に接続する。
　このウェハＷは、各素子の形成後にエッチング及びダイシングを行うことで、図１に示した半導体基板２又は２’をウェハから分離する。このエッチング及びダイシングは、図１３に示すように、半導体基板２又は２’の長手方向（Ｘ軸）は、ダイシングラインＤＬ１０～ＤＬ１５に沿ってダイシングを行い、短手方向（Ｙ軸）は、半導体基板２，２’が隣接する箇所のみエッチングラインＥＬ１，ＥＬ２，ＥＬ３を設定し、エッチングラインＥＬ１，ＥＬ２，ＥＬ３に重ねるようにダイシングラインＤＬ１～ＤＬ３を設定する。すなわち、エッチングラインＥＬ１，ＥＬ２，ＥＬ３に沿ってエッチングを行った後、このラインに沿ってダイシングラインＤＬ１～ＤＬ３を設定してダイシングを行い、段差部を形成する。隣接しない箇所については、Ｙ軸方向のダイシングラインＤＬ０を別途設定することができる。
　図１０は、第１半導体基板２の段差部の形成工程を示す図である。なお、第２半導体基板２’の段差部の形成工程もこれと同一である。
　第１半導体基板２を含むウェハの表面にレジストＲを塗布し、エッチングラインに沿って、レジストＲが開口するように露光及び現像を行う（図１０（Ａ））。これにより、レジストＲにライン状の開口Ｈ１が形成されることになる。次に、レジストＲをマスクとして、表面の絶縁膜２６をエッチングする（図１０（Ｂ））。このエッチングは、フッ酸水溶液を用いたウエットエッチングであってもよいし、塩素系エッチングガスを用いたドライエッチングであってもよい。ここでは、エッチングにウエットエッチングを用いる。
　次に、レジストＲ及び絶縁膜２６をマスクとして、化合物半導体のエッチングを行う。このエッチングでは、第１半導体基板２を含むウェハを第２フォトダイオードアレイの画素領域Ｐ２の深さよりも深い位置まで、本例ではバッファ層２２に到達するまでエッチングする(図１０（Ｃ）)。ここでは、エッチングにウエットエッチングを用いる。ＩｎＰのエッチング液としては、例えば塩酸と燐酸の混合液、或いは、塩酸水溶液、臭酸系エッチング液、ブロムメタノール等、通常用いられるエッチング液を用いることができる。ＩｎＧａＡｓやＩｎＧａＡｓＰのエッチング液としては、例えばクエン酸系のエッチング液（クエン酸、過酸化水素、水の混合液）や、硫酸系エッチング液（硫酸、過酸化水素、水の混合液）など、通常用いられるエッチング液を用いることができる。これにより、開口Ｈ１で規定されるエッチング溝が、第１半導体基板２の一側面（Ｓ１）を含んで形成される。
　更に、エッチング溝の最深部を、ダイシングラインに沿って、ダイシングすることで、第１半導体基板２をウェハから分離する(図１０（Ｄ）)。なお、ダイシングは、半導体基板２１の途中まで行い、分離の際には、半導体基板をエキスパンドテープに貼り付け、これを伸ばすことで、分離を行うが、もちろん、基板裏面に至るまでダイシングを行ってもよい。
　図６に示した第１側面Ｓ１は、第１半導体基板２をその厚み方向にエッチングすることによって形成された面であり、第２側面Ｓ２は、第１半導体基板２をその厚み方向にダイシングすることによって形成された面である。エッチングによって現れる側面内の結晶欠陥密度は、ダイシングによって現れる側面内の結晶欠陥密度よりも小さい。
　上記方法は、第１フォトダイオードアレイを有する第１半導体基板２を含む第１ウェハを用意する工程と、第１ウェハを第１エッチングラインＥＬ１、ＥＬ２，ＥＬ３に沿ってエッチングし第１側面Ｓ１を露出させる工程と、第１エッチングラインＥＬ１、ＥＬ２，ＥＬ３の最深部に沿って第１ウェハをダイシングし第２側面Ｓ２を露出させる工程とを備えている。同様に、この製造方法は、第２フォトダイオードアレイを有する第２半導体基板２’を含む第２ウェハを用意する工程と、第２ウェハを第２エッチングラインＥＬ１、ＥＬ２，ＥＬ３に沿ってエッチングし第３側面Ｓ１’を露出させる工程と、第２エッチングラインＥＬ１、ＥＬ２，ＥＬ３の最深部に沿って第２ウェハをダイシングし第４側面Ｓ２’を露出させる工程を有している。
　そして、この製造方法は、第１半導体基板２及び第２半導体基板２’を、バンプＢ、Ｂ’を介して、第３半導体基板３に貼り付け、第１半導体基板２及び第２半導体基板２’における各フォトダイオードを、バンプＢ，Ｂ’を介してアンプＡＭＰのそれぞれに電気的に接続する工程を備えている。
　この方法によれば、第１半導体基板２をエッチングした後に、そのエッチング溝の最深部をダイシングすることで、第１半導体基板２をウェハから分離している。エッチングによって現れる側面Ｓ１（図６参照）内の結晶欠陥密度は、ダイシングによって現れる側面Ｓ２（図６参照）内の結晶欠陥密度よりも小さい。第１半導体基板２の端部に位置するフォトダイオード（画素領域Ｐ２）は、ノイズの影響を受けず、取り除く必要が無いので、フォトダイオード数の減少を抑制することができる。この方法では、第２側面及び第４側面からの第１及び第２画素領域への影響を抑制することができ、精密な計測が可能となる。
　図１１は、バンプ近傍の構造を示す図である。
　半導体領域Ｐ２（或いはキャップ層２５）上には絶縁層２６が形成されているが、絶縁層２６にはコンタクトホールが形成され、内部にコンタクト電極Ｅ２１（又はＥ２２）が形成されている。ここで、コンタクト電極（アンダーバンプメタル）Ｅ２１（又はＥ２２）とバンプＢとの間には、感光性のポリイミドなどからなる樹脂層Ｊが介在している。樹脂層Ｊにより、バンプＢの近傍の断線や電界集中を抑制することができる。なお、バンプは半田材料からなり、コンタクト電極はＴｉ、ＰｔやＡｕなどの金属からなる。また、第３半導体基板と第１半導体基板の接着時においては、バンプＢは、第１半導体基板のみではなく、第３半導体基板３上に形成された配線上にも設けられ、一対のバンプが対向した状態で、バンプの溶融・接着が行われる。なお、この構造は、第２半導体基板２’の半導体領域Ｐ２’のコンタクトホール近傍においても同一である。
　図１２は、樹脂層を備えたフォトダイオードアレイモジュールの断面図である。
　また、このフォトダイオードアレイモジュールは、第３半導体基板３と第１及び第２半導体基板２、２’との間に介在する樹脂層ＲＧを更に備えている。この場合、第３半導体基板３と半導体基板２、２’との間の接着強度を高めることができる。この場合の製法は、第３半導体基板３と半導体基板２、２’との間に樹脂層ＲＧを介在させる工程を更に備えることとなり、半導体基板３と半導体基板２，２’間の接着強度を高めることができる。樹脂層ＲＧは、基板の貼り合わせ前に基板間に導入してもよいが、貼り合わせ後に導入してもよい。
　樹脂材料としては、エポキシ系樹脂を用いることができる。
　以上のように、エッチングによって現れる側面内の結晶欠陥密度は、ダイシングによって現れる側面内の結晶欠陥密度よりも小さい。半導体基板２、２’の端部に位置するフォトダイオードは、取り除く必要が無いので、フォトダイオード数の減少を抑制することができる。また、第３半導体基板３と半導体基板２、２’の受光部のピッチは一定で連続しているため、これと分光器と組み合わせることで、連続したスペクトルを得ることができる。
　図１５は、上述のフォトダイオードアレイモジュールを用いた分光装置を示す図である。
　１．３μｍ帯の感度を有するフォトダイオードを有する半導体基板２と、２．３ｍ帯の感度を有するフォトダイオードを有する半導体基板２’の光入射面側には、特定の波長帯域を選択的に透過させるフィルタＦ２が設けられている。フィルタＦ２としては、長さ方向にリニアに透過波長帯域が変化する透過波長可変フィルタ（ＬＶＦ：Ｌｉｎｅａｒ　Ｖａｒｉａｂｌｅ　Ｆｉｌｔｅｒ）を用いることができる。被検出光は、フィルタＦ２によって分光され、分光された光が、半導体基板２，２’に形成された各フォトダイオードアレイで検出され、半導体基板３に形成されたアンプを介して外部に出力される。上述のモジュールを用いた場合、チップ端部のチャンネル（画素）へのリーク電流が低減するので、２つのチップ間の全てのチャネル間ギャップ（距離）を等間隔にすることができる。
　なお、上述の各半導体領域における導電型を逆にしてもかまわない。また、第１及び第２半導体基板においては、カソードの取り出しは、キャップ層上に形成した絶縁層にコンタクトホールをあけて、コンタクト電極を直接キャップ層にコンタクトさせているが、コンタクト抵抗を減らすため、コンタクトホールを空けたあとに拡散層を形成してもよいし、キャップ層をエッチングで除去してバンプで光吸収層に接続してもよい。光吸収層への接続の際にコンタクト抵抗を減らすために拡散層を形成してもよいし、バッファ層や半導体基板までエッチングして、直接接続してもよい。
　第１及び第２半導体基板上に形成されるフォトダイオードアレイとアンプの接続は、フォトダイオードのアノードをアンプの反転入力（－）に、カソードを非反転入力（＋）と共通配線ＣＷ２（１）、ＣＷ２（２）に接続し、差動アンプの形式としているが、これもあくまでも一例にすぎない。共通配線ＣＷ２（１）、ＣＷ２（２）、ＣＷ２’（１）、ＣＷ２’（２）は外部電源に接続してもよい。また、フォトダイオードアレイで、差動アンプではなく、シングルアンプの形式としてもよい。シングルアンプの場合はフォトダイオードにバイアス電圧（逆バイアス電圧）を印加できるという利点があるし、差動アンプの場合は、フォトダイオードをゼロバイアスとできる利点がある。
　また、アンプは反転入力と出力の間に容量を有するチャージアンプとなっているが、リセットのため、容量に並列にリセットスイッチとしてトランジスタを設けることが好ましい。また、アンプからの出力は端子Ｔから取り出すが、アンプ出力と端子Ｔの間に出力を端子Ｔに接続するしないを決めるスイッチを設けてもよい。
　３…第３半導体基板、２…第１半導体基板、２’…第２半導体基板、ＰＤ２，ＰＤ２’…フォトダイオード、Ｐ２，Ｐ２’…画素領域、ＳＴＰ，ＳＴＰ’…段差部、Ｓ１…第１側面、Ｓ２…第２側面、Ｓ１’…第３側面、Ｓ２’…第４側面。

Claims (3)

  1. 　第１波長帯域の光に感応する第１フォトダイオードアレイを有する第１半導体基板と、
    　第２波長帯域の光に感応する第２フォトダイオードアレイを有する第２半導体基板と、
    　複数のアンプが形成されると共に前記第１及び第２半導体基板が重なることなく横に並べて載置された第３半導体基板と、
    を備えるフォトダイオードアレイモジュールであって、
    　前記第３半導体基板は前記アンプにそれぞれ接続された配線を有し、
    　前記配線のそれぞれは、前記第１及び第２フォトダイオードアレイの各フォトダイオードにバンプを介して電気的に接続され、
    　前記第１フォトダイオードアレイにおける、前記第２フォトダイオードアレイに隣接する端部は、第1段差部を有しており、
    　前記第１段差部は、
    　前記第１半導体基板の厚み方向に沿った第１側面及び第２側面と、
    　前記第１側面及び前記第２側面の境界に位置し前記第３半導体基板に対向した第1テラス面と、
    を有し、
    　前記第１側面は前記第２側面よりも、前記第３半導体基板に近く、
    　前記第１側面内の結晶欠陥密度は、前記第２側面内の結晶欠陥密度よりも低く、
    　前記第２フォトダイオードアレイにおける、前記第１フォトダイオードアレイに隣接する端部は、第２段差部を有しており、
    　前記第２段差部は、
    　前記第２半導体基板の厚み方向に沿った第３側面及び第４側面と、
    　前記第３側面及び前記第４側面の境界に位置し前記第３半導体基板に対向した第２テラス面と、
    を有し、
    　前記第３側面は前記第４側面よりも、前記第３半導体基板に近く、
    　前記第３側面内の結晶欠陥密度は、前記第４側面内の結晶欠陥密度よりも低い、
    ことを特徴とするフォトダイオードアレイモジュール。
  2. 　前記第１フォトダイオードアレイを構成する各フォトダイオードは、
    　第１導電型の第1半導体領域と、
    　前記第１半導体基板の前記第３半導体基板と対向する面の表層側に位置する第２導電型の第1画素領域と、
    を備えており、
    　前記第１半導体基板の前記第３半導体基板との対向面からの前記第１テラス面の深さは、前記第１フォトダイオードアレイの前記第１画素領域の深さよりも深く、
    　前記第２フォトダイオードアレイを構成する各フォトダイオードは、
    　第１導電型の第２半導体領域と、
    　前記第２半導体基板の前記第３半導体基板と対向する面の表層側に位置する第２導電型の第２画素領域と、
    を備えており、
    　前記第２半導体基板の前記第３半導体基板との対向面からの前記第２テラス面の深さは、前記第２フォトダイオードアレイの前記第２画素領域の深さよりも深い、
    ことを特徴とする請求項１に記載のフォトダイオードアレイモジュール。
  3. 　請求項１に記載のフォトダイオードアレイモジュールの製造方法において、
    　前記第１フォトダイオードアレイを有する前記第１半導体基板を含む第１ウェハを用意する工程と、
    　前記第１ウェハを第１エッチングラインに沿ってエッチングし前記第１側面を露出させる工程と、
    　前記第１エッチングラインの最深部に沿って前記第１ウェハをダイシングし前記第２側面を露出させる工程と、
    　前記第２フォトダイオードアレイを有する前記第２半導体基板を含む第２ウェハを用意する工程と、
    　前記第２ウェハを第２エッチングラインに沿ってエッチングし前記第３側面を露出させる工程と、
    　前記第２エッチングラインの最深部に沿って前記第２ウェハをダイシングし前記第４側面を露出させる工程と、
    　前記第１半導体基板及び第２半導体基板を、前記バンプを介して、前記第３半導体基板に貼り付け、前記第１半導体基板及び第２半導体基板における各フォトダイオードを、前記バンプを介して前記アンプのそれぞれに電気的に接続する工程と、
    を備えることを特徴とするフォトダイオードアレイモジュールの製造方法。
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