WO2012144163A1 - Ｄｃｄｃコンバータ及びその制御方法 - Google Patents

Ｄｃｄｃコンバータ及びその制御方法 Download PDF

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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a DCDC converter and a control method thereof, and more particularly, to a DCDC converter suitable for reducing current consumption and a control method thereof.
  • a DCDC converter that can generate output voltages of various voltage levels based on one input voltage is generally used.
  • FIG. 13 is a diagram illustrating an overall configuration of the switching power supply device 200 disclosed in Patent Document 1.
  • the Nch driver 216 is a circuit that outputs the drive signal DRV_N to drive the synchronous rectification transistor MN201.
  • the Nch driver 216 further includes a current direction detection unit that takes in the voltage V_LX1 of the node LX1 and detects the direction of the current flowing through the inductor L201 and the synchronous rectification transistor MN201.
  • FIG. 14 shows an internal circuit of the Nch driver 216.
  • the Nch driver 216 includes a current direction detection unit 2161 and a driver signal generation unit 2162.
  • the current direction detection unit 2161 is provided between the I / V conversion circuit 2163 to which the fixed voltage VREG is supplied, the gate bias circuit 2164 that generates the bias voltage Vg1, and the node LX1 and the I / V conversion circuit 2163.
  • a comparator 2165 that compares the reference voltage Vref1 and the drain voltage V11 of the transistor MN202.
  • this switching power supply device 200 when the main transistor MP201 is turned on by the Pch driver 215 (the synchronous rectification transistor MN201 is turned off), a current flows from the power supply device 211 to the capacitor C201 via the main transistor MP201 and the inductor L201. C201 is charged. Further, when the synchronous rectification transistor MN201 is turned on by the Nch driver 216 (the main transistor MP201 is turned off), current flows to the capacitor C201 via the synchronous rectification transistor MN201 and the inductor L201 due to the energy accumulated in the inductor L201. The capacitor C201 is charged.
  • the Nch driver 216 when the Nch driver 216 detects a change in the voltage V_LX1 of the node LX1 and determines that the direction of the current is reversed, the Nch driver 216 controls the synchronous rectification transistor MN201 to be turned off.
  • FIG. 15 shows an operation waveform of the Nch driver 216.
  • the control signal PRDRV_N output from the power supply control circuit 214 in FIG. 13 changes from “L” to “H” (the control signal PRDRV_P changes from “L” to “H” and the main transistor MP201 is turned off)
  • the driver signal The drive signal DRV_N is changed from “L” to “H” by the generation unit 2162.
  • the synchronous rectification transistor MN201 changes from off to on.
  • a current flows from the synchronous rectification transistor MN201 to the capacitor C201 via the inductor L201. Therefore, the voltage V_LX1 of the node LX1 is a negative voltage lower than the ground voltage GND.
  • the reference voltage Vref1 is set in advance so as to be the drain voltage V11 of the transistor MN202 at this time. Then, the output of the comparator 2165 is inverted from “H” to “L”, and accordingly, the drive signal DRV_N changes from “H” to “L”, and the synchronous rectification transistor MN201 is turned off. Thus, when the voltage V_LX1 of the node LX1 becomes zero, the reverse current that immediately flows from the inductor L201 toward the synchronous rectification transistor MN201 is blocked.
  • Patent Document 2 discloses a stop control unit for stopping one of the pair of synchronous rectification switching elements when an output voltage exceeds a predetermined voltage in a switching power supply including the pair of synchronous rectification switching elements.
  • a switching power supply comprising:
  • Patent Document 3 discloses a synchronous rectification type switching regulator characterized by forcibly turning off a synchronous rectification transistor to enter a cut-off state when the occurrence of a reverse current flow is detected.
  • the switching power supply device (DCDC converter) disclosed in Patent Document 1 reduces the current consumption by turning off the synchronous rectification transistor MN201 when a backflow of current occurs.
  • this switching power supply device operates to turn on the rectifying transistor MN201 once and detect that the reverse current has flown even when the reverse flow of the current is likely to occur, such as when the load 213 is a low load. is required. That is, this switching power supply device needs to perform control (switch control) for turning on and off the rectifier transistor once even when the rectifier transistor MN201 should always be turned off because a reverse current tends to occur. Therefore, this switching power supply device has a problem that current consumption increases due to useless switch control of the rectifying transistor.
  • the DCDC converter of the related technology has a problem that the current consumption increases due to wasteful switch control of the rectifying transistor.
  • a DCDC converter is provided between a power supply control circuit that generates first and second pulse signals having a predetermined duty ratio, an input voltage terminal to which an input voltage is supplied, and an external output terminal.
  • a first switch element that is controlled to be turned on / off based on a one-pulse signal; a reference voltage terminal to which a first reference voltage is supplied; and an external output terminal. The first switch element is controlled based on a second control signal.
  • An inductor provided between a second switch element whose on / off is controlled to be opposite to the element, a connection point between the first and second switch elements, and the external output terminal; and the connection A comparison circuit that compares the voltage at the point with the second reference voltage and outputs a comparison result; and, based on the comparison result, the second pulse signal and a first stop signal that turns off the second switch element, what A first control circuit that outputs the first control signal as a first control signal, a detection timing at which current is determined to flow backward from the external output terminal toward the second switch element according to the comparison result, a reference timing, And a second control circuit for outputting either the first control signal or the second stop signal for turning off the second switch element as a second control signal.
  • a DCDC converter control method is provided between a power supply control circuit that generates first and second pulse signals having a predetermined duty ratio, an input voltage terminal to which an input voltage is supplied, and an external output terminal.
  • a first switch element that is controlled to be turned on / off based on the first pulse signal, a reference voltage terminal to which a first reference voltage is supplied, and an external output terminal, and based on a second control signal,
  • An inductor provided between a second switch element whose on / off is controlled to be opposite to the first switch element, a connection point between the first and second switch elements, and the external output terminal;
  • the control method of the DCDC converter comprising: a voltage at the connection point and a second reference voltage are compared and a comparison result is output, and based on the comparison result, the second pulse signal; Any one of the first stop signal for turning off the switch element is output as the first control signal, and it is determined from the comparison result that the current flows backward from the external output terminal toward the second switch element. Based on the detection timing and
  • FIG. 1 is a block diagram showing a DCDC converter 1 according to a first embodiment of the present invention.
  • the DCDC converter 1 according to the present embodiment is provided on the reverse flow path when it is detected that the current is flowing backward (when it is detected that the coil current is reduced to a value close to 0).
  • the reverse flow of the current is stopped by turning off the rectifying transistor. Thereby, an increase in current consumption is suppressed.
  • the DCDC converter 1 according to the present embodiment is in the period of the next cycle when the timing of detecting the backflow of current in a certain cycle (backflow detection timing) is the same as or earlier than the predetermined reference timing. Continue to turn off the rectifier transistor.
  • the DCDC converter according to the present embodiment can suppress unnecessary switch control of the rectifier transistor in the case of a low load in which backflow is likely to occur, and thus can further suppress an increase in current consumption. . This will be specifically described below.
  • the DCDC converter 1 includes a power supply control circuit 11, a comparator (comparison circuit) 12, a flip-flop (first flip-flop, hereinafter simply referred to as DFF) 13, and a low load control circuit 14.
  • AND circuit first AND circuit
  • AND circuit second AND circuit, hereinafter simply referred to as AND
  • MN1 rectifier transistor
  • a coil (inductor) L1 a capacitor C1.
  • the DFF 13 and the AND 15 constitute a first control circuit.
  • the low load control circuit 14 and the AND 16 constitute a second control circuit.
  • the power supply control circuit 11 is a circuit that continuously generates a pulse signal (first pulse signal) PWM_P and a pulse signal (second pulse signal) PWM_N having a predetermined duty ratio.
  • the power supply control circuit 11 can appropriately change the duty ratio of the pulse signals PWM_P and PWM_N.
  • the duty ratio is the ratio of the H level in one cycle of the pulse signal among the voltage levels of the H level and the L level.
  • the output transistor MP1 and the rectifying transistor MN1 include an input voltage terminal (hereinafter referred to as VDD) to which a power supply voltage (input voltage) VDD is supplied, and a reference to which a reference voltage (first reference voltage) GND is supplied.
  • a voltage terminal hereinafter, the terminal name is referred to as GND
  • the source is connected to the input voltage terminal VDD, the drain is connected to the node LX, and the pulse signal PWM_P from the power supply control circuit 11 is applied to the gate.
  • the rectifying transistor MN1 the source is connected to the reference voltage terminal GND, the drain is connected to the node LX, and a control signal S2 (described later) is applied to the gate.
  • the output transistor MP1 is turned on when the pulse signal PWM_P is at L level and turned off when the pulse signal PWM_P is at H level.
  • the rectifying transistor MN1 is turned on when the control signal S2 is at the H level, and is turned off when the control signal S2 is at the L level. Note that, in the normal state (a state in which no reverse current flows), the output transistor MP1 and the rectifying transistor MN1 are controlled to be turned on and off so as to conflict with each other.
  • the coil L1 is provided between the node LX and the external output terminal VOUT.
  • the capacitor C1 is provided between a connection point between the coil L1 and the external output terminal VOUT and the reference voltage terminal GND.
  • the output transistor MP1 is turned off and the rectifier transistor MN1 is turned on, the energy accumulated in the coil L1 is released, and a current flows through the rectifier transistor MN1 toward the coil L1 to charge the capacitor C1. During this time, the current flowing through the coil L1 decreases. When a current flows toward the coil L1 via the rectifying transistor MN1, the voltage at the node LX is lower than the reference voltage GND. On the other hand, when the current flowing through the coil L1 decreases and the current starts to flow from the coil L1 via the rectifying transistor MN1, that is, when a reverse current occurs, the voltage at the node LX shows a value equal to or higher than the reference voltage GND.
  • the comparator 12 the voltage of the node LX is supplied to the non-inverting input terminal, the reference voltage (second reference voltage) GND is supplied to the inverting input terminal, and the comparison result COMP_OUT is output from the output terminal. That is, the comparator 12 is a circuit that compares the voltage of the node LX with the reference voltage GND and outputs the comparison result COMP_OUT.
  • the comparator 12 when the voltage of the node LX is lower than the reference voltage GND, the comparator 12 outputs an L level comparison result COMP_OUT. On the other hand, when the voltage of the node LX is equal to or higher than the reference voltage GND, the comparator 12 outputs an H level comparison result COMP_OUT.
  • the comparison result COMP_OUT is input to the clock input terminal CLK
  • the power supply voltage VDD H level
  • the pulse signal PWM_N from the power supply control circuit 11 is input to the reset input terminal RESET_B
  • the data A mask signal (first mask signal) M1 is output from the inverting output terminal Q_B.
  • the DFF 13 is reset when the pulse signal PWM_N is at L level, and outputs an H level mask signal M1 from the data inversion output terminal Q_B. Further, the DFF 13 is released from the reset when the pulse signal PWM_N is at the H level.
  • the comparison result COMP_OUT rises during this period, the LFF mask signal from the data inversion output terminal Q_B is synchronized with the rise of the comparison result COMP_OUT. M1 is output.
  • the pulse signal PWM_N from the power supply control circuit 11 is input to one input terminal, the mask signal M1 from the DFF 13 is input to the other input terminal, and the control signal (first control signal) S1 is output from the output terminal. Is done. That is, the AND 15 is a circuit that controls whether or not the pulse signal PWM_N from the power supply control circuit 11 is directly output as the control signal S1 based on the mask signal M1.
  • the AND 15 outputs the pulse signal PWM_N from the power supply control circuit 11 as it is as the control signal S1.
  • the AND 15 outputs the control signal S1 (first stop signal) at L level regardless of the value of the pulse signal PWM_N.
  • the low load control circuit 14 generates a mask signal (second mask signal) M2 based on a timing at which a backflow of current is detected based on the comparison result COMP_OUT (backflow detection timing) and a predetermined reference timing. Circuit. Specifically, in a certain cycle, when the pulse signal PWM_P and PWM_N are both at the H level and the switching timing of the comparison result COMP_OUT from the L level to the H level is later than the reference timing, the low load control circuit 14 Continues to output the H level mask signal M2 during the next cycle.
  • the low load control circuit 14 is in the H cycle during the next cycle.
  • the level mask signal M2 is continuously output.
  • the low load control circuit No. 14 continues to output the L level mask signal M2 during the next cycle.
  • the control signal S 1 from the AND 15 is input to one input terminal, the mask signal M 2 from the low load control circuit 14 is input to the other input terminal, and the control signal (second control signal) S 2 is output from the output terminal. Is output. That is, the AND 16 is a circuit that controls whether or not the control signal S1 from the AND 15 is directly output as the control signal S2 based on the mask signal M2.
  • the AND 16 outputs the control signal S1 from the AND 15 as it is as the control signal S2.
  • the AND 16 outputs the control signal S2 (second stop signal) at the L level regardless of the value of the control signal S1.
  • the DCDC converter 1 shown in FIG. 1 detects the backflow of the current by the comparator 12, the backflow of the current is stopped by turning off the rectification transistor MN1. Thereby, an increase in current consumption is suppressed. Furthermore, in the DCDC converter 1 shown in FIG. 1, in a certain cycle, when the timing at which the current backflow is detected is the same as or earlier than the reference timing, that is, when the current backflow is detected at a relatively early timing, During the cycle, the rectifying transistor MN1 is kept off. Thereby, since the DCDC converter 1 shown in FIG. 1 can suppress useless switch control of the rectifying transistor MN1, it is possible to further suppress an increase in current consumption.
  • the coil current shown in the timing charts of FIGS. 2 to 4 is a current that flows through the coil L1, and a current that flows from the node LX to the external output terminal VOUT via the coil L1 is positive.
  • FIG. 2 is a timing chart showing the operation of the DCDC converter 1 under a high load. Note that a high load means a state in which a large amount of current needs to be supplied to a circuit (not shown) connected to the external output terminal VOUT.
  • the output transistor MP1 is turned on.
  • the L-level pulse signal PWM_N is directly propagated as the control signal S2 via the ANDs 15 and 16 regardless of the values of the mask signals M1 and M2.
  • the rectification transistor MN1 is turned off. Therefore, a current flows from the input voltage terminal VDD to the coil L1 via the output transistor MP1, and the capacitor C1 is charged. Thereby, the coil current flowing through the coil L1 increases, and energy is accumulated in the coil L1.
  • the low load control circuit 14 does not detect a backflow of current in the previous cycle (because the coil current has not decreased to a value close to 0), so during this cycle (time t1 to t3). At times t3 to t5), the H level mask signal M2 is continuously output.
  • the output transistor MP1 is turned off.
  • the pulse signal PWM_N at the H level is directly propagated as the control signal S2 via the ANDs 15 and 16 because the mask signals M1 and M2 are at the H level.
  • the rectification transistor MN1 is turned on. Therefore, the energy accumulated in the coil L1 is released, and a current flows toward the coil L1 through the rectifying transistor MN1 to charge the capacitor C1. During this time, the current flowing through the coil L1 decreases.
  • the comparator 12 outputs an L level comparison result COMP_OUT. Therefore, the DFF 13 outputs an H level mask signal M1 at the time of reset.
  • the pulse current PWM_N and PWM_P are both at the H level (time t2 to t3 and time t4 to t5), and the coil current Decreases but does not decrease to a negative value. That is, no reverse current is generated.
  • the voltage of the node LX always shows a value lower than the reference voltage GND. Therefore, during this period, the comparator 12 continues to output the L level comparison result COMP_OUT. Therefore, the DFF 13 continues to output the H level mask signal M1 at the reset time during this period. Further, as described above, the low load control circuit 14 continues to output the H level mask signal M2 during this cycle. Therefore, the pulse signal PWM_N is directly propagated as the control signal S2 through the ANDs 15 and 16.
  • the DCDC converter 1 In such a high load state, the current flowing through the coil L1 (coil current) repeatedly increases and decreases, but the direction does not change. That is, the DCDC converter 1 according to the present embodiment performs the same operation as a general DCDC converter when the load is high.
  • FIG. 3 is a timing chart showing the operation of the DCDC converter 1 at the time of medium load (when the timing of reverse current flow is late).
  • the medium load refers to a state in which a smaller current needs to be supplied to a circuit (not shown) connected to the external output terminal VOUT than in the case of a high load.
  • the output transistor MP1 is turned on.
  • the L-level pulse signal PWM_N is directly propagated as the control signal S2 via the ANDs 15 and 16 regardless of the values of the mask signals M1 and M2.
  • the rectification transistor MN1 is turned off. Therefore, a current flows from the input voltage terminal VDD to the coil L1 via the output transistor MP1, and the capacitor C1 is charged. Thereby, the coil current flowing through the coil L1 increases, and energy is accumulated in the coil L1.
  • the low load control circuit 14 detects a backflow of current at a timing later than a predetermined reference timing in the previous cycle (because the coil current has decreased to a value close to 0). During this cycle (time t1 to t4 and time t4 to t7), the H level mask signal M2 is continuously output.
  • the output transistor MP1 is turned off.
  • the pulse signal PWM_N at the H level is directly propagated as the control signal S2 via the ANDs 15 and 16 because the mask signals M1 and M2 are at the H level.
  • the rectification transistor MN1 is turned on. Therefore, the energy accumulated in the coil L1 is released, and a current flows toward the coil L1 through the rectifying transistor MN1 to charge the capacitor C1. During this time, the current flowing through the coil L1 decreases.
  • the comparator 12 outputs an L level comparison result COMP_OUT. Therefore, the DFF 13 outputs an H level mask signal M1 at the time of reset.
  • the pulse signals PWM_N and PWM_P are both at the H level (time t2 to t4 and time t5).
  • the coil current decreases to a negative value (time t3 and time t6). That is, reverse current flow occurs.
  • the comparator 12 switches the comparison result COMP_OUT from the L level to the H level and outputs it.
  • the DFF 13 switches the mask signal M1 from the H level to the L level and outputs it in synchronization with the rising edge of the comparison result COMP_OUT. Therefore, the control signals S1 and S2 indicate the L level regardless of the value of the pulse signal PWM_N. As a result, the rectifying transistor MN1 is turned off, and the reverse current flow is stopped.
  • the low load control circuit 14 determines that the backflow detection timing (time t3 and time t6) is later than the reference timing (time X and time Y) in this cycle (time t1 to t4 and time t4 to t7). During this period, the H level mask signal M2 is continuously output.
  • FIG. 4 is a timing chart showing the operation of the DCDC converter 1 when the load is low (when the timing of the backflow of current is early). Note that the low load refers to a state where it is necessary to supply a smaller current than a medium load to a circuit (not shown) connected to the external output terminal VOUT.
  • the output transistor MP1 is turned on.
  • the L-level pulse signal PWM_N is directly propagated as the control signal S2 via the ANDs 15 and 16 regardless of the values of the mask signals M1 and M2.
  • the rectification transistor MN1 is turned off. Therefore, a current flows from the input voltage terminal VDD to the coil L1 via the output transistor MP1, and the capacitor C1 is charged. Thereby, the coil current flowing through the coil L1 increases, and energy is accumulated in the coil L1.
  • the low load control circuit 14 detects the backflow of current at the same timing or earlier than the reference timing determined in advance in the previous cycle (the coil current decreases to a value close to 0). Therefore, during this cycle (time t1 to t4 and time t4 to t7), the L level mask signal M2 is continuously output.
  • the output transistor MP1 is turned off.
  • the control signal S2 becomes the L level. Therefore, the rectifying transistor MN1 is turned off regardless of the value of the pulse signal PWM_N. Therefore, no reverse current occurs.
  • the case where a parasitic diode is formed in the rectifying transistor MN1 is also considered. That is, the energy accumulated in the coil L1 is released, a current flows through the parasitic diode of the rectifying transistor MN1 toward the coil L1, and the capacitor C1 is charged. During this time, the current flowing through the coil L1 decreases.
  • the comparator 12 outputs an L level comparison result COMP_OUT. Therefore, the DFF 13 outputs an H level mask signal M1 at the time of reset.
  • the pulse signals PWM_N and PWM_P are both at the H level (time t2 to t4 and time). From t5 to t7), the coil current decreases to a value near 0 at a timing earlier than the reference timing (time X and time Y) (time t3 and time t6). In other words, at time t3 and time t6, the voltage of the node LX shows a value equal to or higher than the reference voltage GND. At this time, the comparator 12 switches the comparison result COMP_OUT from the L level to the H level and outputs it.
  • the DFF 13 switches the mask signal M1 from the H level to the L level and outputs it in synchronization with the rising edge of the comparison result COMP_OUT.
  • the low load control circuit 14 continues to output the L level mask signal M2 during this cycle as described above. Therefore, the control signal S2 indicates the L level during the cycle, regardless of the value of the pulse signal PWM_N.
  • the low load control circuit 14 has the same or earlier backflow detection timing (time t3 and time t6) than the reference timing (time X and time Y) in this cycle (time t1 to t4 and time t4 to t7).
  • the L level mask signal M2 is continuously output.
  • the DCDC converter 1 continues to turn off the rectifying transistor MN1 during the next cycle, thereby stopping the reverse current flow and suppressing unnecessary switch control. As a result, an increase in current consumption is further suppressed at the time of a low load where current backflow is likely to occur.
  • FIG. 5 is a diagram showing a specific circuit configuration of the low load control circuit 14. As illustrated in FIG. 5, the low load control circuit 14 includes a DFF (second flip-flop) 141, a DFF (third flip-flop) 142, and a delay circuit 143.
  • DFF second flip-flop
  • DFF third flip-flop
  • the comparison result COMP_OUT is input to the clock input terminal CLK
  • the power supply voltage VDD H level
  • the pulse signal PWM_N from the power supply control circuit 11 is input to the reset input terminal RESET_B
  • the data An intermediate signal T1 is output from the output terminal Q
  • an intermediate inversion signal TB1 is output from the data inversion output terminal Q_B.
  • the delay circuit 143 the intermediate signal T1 is input to the input terminal, and the delay signal D1 is output from the output terminal.
  • the intermediate inverted signal TB1 from the DFF 141 is input to the clock input terminal CLK
  • the delay signal D1 from the delay circuit 143 is input to the data input terminal D
  • the power supply voltage VDD (H level) is input to the reset input terminal RESET_B. Then, the mask signal M2 is output from the data output terminal Q.
  • the DFF 141 is reset when the pulse signal PWM_N is at the L level, outputs the L level intermediate signal T1 from the data output terminal Q, and outputs the H level intermediate inverted signal TB1 from the data inversion output terminal Q_B. Further, the DFF 141 is released from the reset when the pulse signal PWM_N is at the H level. When the comparison result COMP_OUT rises during this period, the DFF 141 is synchronized with the rise of the comparison result COMP_OUT from the data output terminal Q to the H level intermediate signal. In addition to outputting T1, an intermediate inverted signal TB1 of L level is output from the data inverted output terminal Q_B.
  • the delay circuit 143 adds a predetermined delay to the intermediate signal T1, inverts it, and outputs it as a delay signal D1.
  • the DFF 142 takes in the delay signal D1 in synchronization with the rising edge of the intermediate inverted signal TB1 and outputs it as a mask signal M2.
  • FIG. 6 is a timing chart showing the operation of the low load control circuit 14 at high load.
  • the timing chart shown in FIG. 6 shows the operation of the low load control circuit 14 when the DCDC converter 1 is operated under the same conditions as in FIG.
  • the comparator 12 when the pulse signals PWM_N and PWM_P are at the L level, the comparator 12 outputs the comparison result COMP_OUT at the H level (time t1 to t2 and time t3 to t4). However, since the DFF 141 is reset by the L level pulse signal PWM_N, the DFF 141 outputs the L level intermediate signal T1 and outputs the H level intermediate inversion signal TB1.
  • the DFF 142 continues to output the H level mask signal M2 at the time of reset. Details will be described later.
  • the comparator 12 outputs an L level comparison result COMP_OUT.
  • the pulse current PWM_N and PWM_P are both at the H level (time t2 to t3 and time t4 to t5), and the coil current Decreases but does not decrease to a negative value. That is, no reverse current is generated.
  • the comparator 12 continues to output the L level comparison result COMP_OUT.
  • the DFF 141 continues to output the L-level intermediate signal T1 and the H-level intermediate inverted signal TB1 at the time of reset.
  • the delay circuit 143 outputs an H level delay signal D1. Therefore, the DFF 142 continues to output the H level mask signal M2 at the reset time during the next cycle.
  • the low load control circuit 14 continues to output the mask signal M2 at the H level during the period of the next cycle when no reverse current flows in a certain cycle.
  • FIG. 7 is a timing chart showing the operation of the low load control circuit 14 at a medium load.
  • the timing chart shown in FIG. 7 shows the operation of the low load control circuit 14 when the DCDC converter 1 is operated under the same conditions as in FIG.
  • the comparator 12 when the pulse signals PWM_N and PWM_P are at the L level, the comparator 12 outputs the comparison result COMP_OUT at the H level (time t1 to t2 and time t4 to t5). However, since the DFF 141 is reset by the L level pulse signal PWM_N, the DFF 141 outputs the L level intermediate signal T1 and outputs the H level intermediate inversion signal TB1.
  • the DFF 142 continues to output the H level mask signal M2. Details will be described later.
  • the comparator 12 outputs an L level comparison result COMP_OUT.
  • the pulse signals PWM_N and PWM_P are both at the H level (time t2 to t4 and time t5).
  • the coil current decreases to a negative value (time t3 and time t6). That is, reverse current flow occurs.
  • the comparator 12 switches the comparison result COMP_OUT from the L level to the H level and outputs it.
  • the DFF 141 switches and outputs the intermediate signal T1 from the L level to the H level and outputs the intermediate inverted signal TB1 from the H level to the L level in synchronization with the rising of the comparison result COMP_OUT.
  • the delay circuit 143 adds a predetermined delay to the intermediate signal T1, inverts it, and outputs it as a delay signal D1.
  • the delay circuit 142 adds a delay having a length corresponding to the period X to t4 to the intermediate signal T1, inverts it, and outputs it as a delay signal D1.
  • the DFF 142 When the intermediate inverted signal TB1 is reset to the H level by switching the pulse signal PWM_N from the H level to the L level (time t4 and time t7), the DFF 142 is synchronized with the rising edge of the intermediate inverted signal TB1. Capture.
  • the backflow detection timing time t3 and time t6
  • the reference timing time X and time Y
  • the DFF 142 takes in the delay signal D1 in the H level state and outputs it as the mask signal M2. That is, the DFF 142 continues to output the H level mask signal M2 during the next cycle.
  • the low load control circuit 14 continues to output the H level mask signal M2 during the next cycle.
  • FIG. 8 is a timing chart showing the operation of the low load control circuit 14 at low load.
  • the timing chart shown in FIG. 8 shows the operation of the low load control circuit 14 when the DCDC converter 1 is operated under the same conditions as in FIG.
  • the comparator 12 when the pulse signals PWM_N and PWM_P are at the L level, the comparator 12 outputs the comparison result COMP_OUT at the H level (time t1 to t2 and time t4 to t5). However, since the DFF 141 is reset by the L level pulse signal PWM_N, the DFF 141 outputs the L level intermediate signal T1 and outputs the H level intermediate inversion signal TB1.
  • the DFF 142 continues to output the L level mask signal M2. Details will be described later.
  • the comparator 12 outputs an L level comparison result COMP_OUT.
  • the pulse signals PWM_N and PWM_P are both at the H level (time t2 to t4 and time t4). From t5 to t7), the coil current decreases to a value near 0 at a timing earlier than the reference timing (time X and time Y) (time t3 and time t6). In other words, at time t3 and time t6, the voltage of the node LX shows a value equal to or higher than the reference voltage GND.
  • the comparator 12 switches the comparison result COMP_OUT from the L level to the H level and outputs it.
  • the DFF 141 switches and outputs the intermediate signal T1 from the L level to the H level and outputs the intermediate inverted signal TB1 from the H level to the L level in synchronization with the rising of the comparison result COMP_OUT.
  • the delay circuit 143 adds a predetermined delay to the intermediate signal T1, inverts it, and outputs it as a delay signal D1.
  • the delay circuit 142 adds a delay having a length corresponding to the period X to t4 to the intermediate signal T1, inverts it, and outputs it as a delay signal D1.
  • the DFF 142 When the intermediate inverted signal TB1 is reset to the H level by switching the pulse signal PWM_N from the H level to the L level (time t4 and time t7), the DFF 142 is synchronized with the rising edge of the intermediate inverted signal TB1. Capture.
  • the backflow detection timing time t3 and time t6
  • the reference timing time X and time Y
  • the DFF 142 takes in the delay signal D1 in the L level state and outputs it as the mask signal M2. That is, the DFF 142 continues to output the L level mask signal M2 during the next cycle.
  • the low load control circuit 14 continues to output the L level mask signal M2 during the next cycle.
  • the DCDC converter 1 according to the present embodiment detects a reverse current flow (when it detects that the coil current has decreased to a value close to 0), By turning it off, the reverse current flow is stopped. Thereby, an increase in current consumption is suppressed. Furthermore, the DCDC converter 1 according to the present embodiment continues to turn off the rectifier transistor during the next cycle when the backflow detection timing is the same as or earlier than the reference timing in a certain cycle. As a result, the DCDC converter 1 according to the present embodiment can suppress unnecessary switch control of the rectifier transistor in the case of a low load in which backflow is likely to occur, and thus can further suppress an increase in current consumption.
  • the DCDC converter 1 can suppress wasteful switch control by turning off the rectifier transistor in advance in the case of a low load where current backflow is likely to occur. Can be suppressed.
  • the delay added to the intermediate signal T1 by the delay circuit 143 can be adjusted.
  • the low load control circuit 14 can be realized by a simple circuit configuration including two DFFs 141 and 142 and a delay circuit 143. In the present embodiment, the case where the low load control circuit 14 is applied to the step-down circuit has been described as an example, but the present invention is not limited to this.
  • the low load control circuit 14 can be applied not only to the step-down circuit but also to the step-up circuit, the step-up / step-down circuit, and the polarity inversion circuit.
  • Embodiment 2 In the present embodiment, another configuration example of the low load control circuit 14 will be described as a low load control circuit 14a.
  • FIG. 9 shows a specific circuit configuration of the low load control circuit 14a. As illustrated in FIG. 9, the low load control circuit 14 a includes a DFF 141, a DFF 142, and a pulse generation circuit 144.
  • the comparison result COMP_OUT is input to the clock input terminal CLK
  • the power supply voltage VDD H level
  • the pulse signal PWM_N from the power supply control circuit 11 is input to the reset input terminal RESET_B
  • the data An intermediate signal T1 is output from the output terminal Q.
  • a determination signal is input to the input terminal, and a pulse signal (third pulse signal) P1 is output from the output terminal.
  • the pulse signal P1 from the pulse generation circuit 144 is input to the clock input terminal CLK
  • the intermediate signal T1 from the DFF 141 is input to the data input terminal D
  • the power supply voltage VDD (H level) is input to the reset input terminal RESET_B.
  • the mask signal M2 is output from the data inversion output terminal Q_B.
  • the DFF 141 is reset when the pulse signal PWM_N is at L level, and outputs an intermediate signal T1 at L level from the data output terminal Q. Further, the DFF 141 is released from the reset when the pulse signal PWM_N is at the H level. When the comparison result COMP_OUT rises during this period, the DFF 141 is synchronized with the rise of the comparison result COMP_OUT from the data output terminal Q to the H level intermediate signal. Output T1.
  • the pulse generation circuit 144 outputs a pulse signal P1 having a predetermined period based on the determination signal output from the power supply control circuit 11.
  • a case where the pulse signal P1 has the same cycle as the pulse signal PWM_N and the duty ratio is different will be described as an example.
  • the DFF 142 takes in the intermediate signal T1 in synchronization with the rising edge of the pulse signal P1, and outputs the inverted signal as the mask signal M2.
  • FIG. 10 is a timing chart showing the operation of the low load control circuit 14a at the time of high load.
  • the timing chart shown in FIG. 10 shows the operation of the low load control circuit 14a when the DCDC converter 1 is operated under the same conditions as in FIG.
  • the comparator 12 when the pulse signals PWM_N and PWM_P are at the L level, the comparator 12 outputs the H level comparison result COMP_OUT (time t1 to t2 and time t3 to t4). However, since the DFF 141 is reset by the L level pulse signal PWM_N, it outputs the L level intermediate signal T1.
  • the comparator 12 outputs an L level comparison result COMP_OUT.
  • the pulse current PWM_N and PWM_P are both at the H level (time t2 to t3 and time t4 to t5), and the coil current Decreases but does not decrease to a negative value. That is, no reverse current is generated.
  • the voltage of the node LX always shows a value lower than the reference voltage GND. Therefore, during this period, the comparator 12 continues to output the L level comparison result COMP_OUT. Therefore, during this period, the DFF 141 continues to output the L-level intermediate signal T1 at the time of reset.
  • the pulse generation circuit 144 falls in synchronization with the fall of the pulse signal PWM_N (time t1 and time t3) based on the determination signal from the power supply control circuit 11, and after a predetermined period has elapsed from the rise of the pulse signal PWM_N. It rises at the reference timing (time X and time Y).
  • the DFF 142 takes in the L-level intermediate signal T1 in synchronization with the rising edge of the pulse signal P1, and continues to output the H-level mask signal M2, which is an inverted signal, until the next rising edge of the pulse signal P1.
  • the low load control circuit 14a continues to output the H level mask signal M2 when no backflow of current occurs.
  • FIG. 11 is a timing chart showing the operation of the low load control circuit 14a during a medium load.
  • the timing chart shown in FIG. 11 shows the operation of the low load control circuit 14a when the DCDC converter 1 is operated under the same conditions as in FIG.
  • the comparator 12 when the pulse signals PWM_N and PWM_P are at the L level, the comparator 12 outputs the comparison result COMP_OUT at the H level (time t1 to t2 and time t4 to t5). However, since the DFF 141 is reset by the L level pulse signal PWM_N, it outputs the L level intermediate signal T1.
  • the comparator 12 outputs an L level comparison result COMP_OUT.
  • the energy accumulated in the coil L1 is smaller than that in the case of a high load.
  • the coil current decreases to a negative value (time t3 and time t6). That is, reverse current flow occurs.
  • the comparator 12 switches the comparison result COMP_OUT from the L level to the H level and outputs it.
  • the DFF 141 switches the intermediate signal T1 from the L level to the H level and outputs it in synchronization with the rise of the comparison result COMP_OUT.
  • the pulse generation circuit 144 falls in synchronization with the fall of the pulse signal PWM_N based on the determination signal from the power supply control circuit 11 (time t1 and time t3), and after a predetermined period has elapsed from the rise of the pulse signal PWM_N. It rises at the reference timing (time X and time Y).
  • the backflow detection timing (time t3 and time t6) is later than the reference timing (time X and time Y). Therefore, the DFF 142 takes in the L-level intermediate signal T1 in synchronization with the rising edge of the pulse signal P1, and continues to output the H-level mask signal M2 that is an inverted signal until the next rising edge of the pulse signal P1.
  • the low load control circuit 14a continues to output the H level mask signal M2 from the reference timing to the reference timing of the next cycle.
  • FIG. 12 is a timing chart showing the operation of the low load control circuit 14a when the load is low.
  • the timing chart shown in FIG. 12 shows the operation of the low load control circuit 14a when the DCDC converter 1 is operated under the same conditions as in FIG.
  • the comparator 12 when the pulse signals PWM_N and PWM_P are at L level, the comparator 12 outputs a comparison result COMP_OUT at H level (time t1 to t2 and time t4 to t5). However, since the DFF 141 is reset by the L level pulse signal PWM_N, it outputs the L level intermediate signal T1.
  • the comparator 12 outputs an L level comparison result COMP_OUT.
  • the energy accumulated in the coil L1 is further smaller than in the case of the medium load, so that the pulse signals PWM_N and PWM_P are both at the H level (time t2 to t4 and time).
  • the coil current decreases to a value near 0 at a timing earlier than the reference timing (time X and time Y) (time t3 and time t6).
  • the voltage of the node LX shows a value equal to or higher than the reference voltage GND.
  • the comparator 12 switches the comparison result COMP_OUT from the L level to the H level and outputs it.
  • the DFF 141 switches the intermediate signal T1 from the L level to the H level and outputs it in synchronization with the rise of the comparison result COMP_OUT.
  • the pulse generation circuit 144 falls in synchronization with the fall of the pulse signal PWM_N (time t1 and time t3) based on the determination signal from the power supply control circuit 11, and after a predetermined period has elapsed from the rise of the pulse signal PWM_N. It rises at the reference timing (time X and time Y).
  • the backflow detection timing (time t3 and time t6) is earlier than the reference timing (time X and time Y). Accordingly, the DFF 142 takes in the H-level intermediate signal T1 in synchronization with the rising edge of the pulse signal P1, and continues to output the L-level mask signal M2, which is an inverted signal, until the next rising edge of the pulse signal P1.
  • the low load control circuit 14a continues to output the L level mask signal M2 from the reference timing to the reference timing of the next cycle.
  • the DCDC converter 1 according to the first and second embodiments is provided on the reverse flow path when detecting the reverse flow of the current (detecting that the coil current has decreased to a value close to 0).
  • the reverse flow of the current is stopped by turning off the rectifying transistor.
  • the DCDC converter 1 according to the first and second embodiments keeps the rectifying transistor off during the next cycle when the backflow detection timing is the same as or earlier than the reference timing in a certain cycle.
  • the DCDC converter according to the present embodiment can suppress unnecessary switch control of the rectifier transistor in the case of a low load in which backflow is likely to occur, and can further suppress an increase in current consumption.
  • the present invention is not limited to the above-described embodiment, and can be appropriately changed without departing from the spirit of the present invention.
  • the case where the comparator 12 compares the voltage of the node LX with the reference voltage GND has been described as an example.
  • the comparator 12 can be appropriately changed to a circuit configuration that compares the voltage of the node LX with a second reference voltage having a voltage level different from the reference voltage GND. In this case, even when the current does not necessarily flow backward, the comparator 12 determines that the current is “current is flowing backward” and outputs the comparison result.
  • the rectification transistor MN1 is always controlled to be off at the time of a low load
  • the present invention is not limited to this.
  • the mask signal M2 indicates the L level and the rectification transistor MN1 is kept off, so that it may be determined that no reverse current has occurred.
  • the mask signal M2 indicates the H level during the next cycle. Such an operation is repeated, and there is a possibility that the voltage level of the mask signal M2 is alternately switched every cycle.
  • the determination signal is output from the power supply control circuit 11 as an example, but the present invention is not limited to this. It is possible to appropriately change to a circuit configuration in which the determination signal is supplied from the outside.

Landscapes

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Abstract

　本発明にかかるＤＣＤＣコンバータ（１）は、パルス信号（ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎ）を生成する電源制御回路（１１）と、パルス信号（ＰＷＭ＿Ｐ）に基づきオンオフが制御される出力トランジスタ（ＭＰ１）と、制御信号（Ｓ２）に基づきオンオフが制御される整流トランジスタ（ＭＮ１）と、出力トランジスタ（ＭＰ１）及び整流トランジスタ（ＭＮ１）間のノード（ＬＸ）と外部出力端子（ＶＯＵＴ）との間に設けられたコイル（Ｌ１）と、ノード（ＬＸ）の電圧と基準電圧（ＧＮＤ）とを比較するコンパレータ（１２）と、コンパレータ（１２）の比較結果（ＣＯＭＰ＿ＯＵＴ）に基づき制御信号（Ｓ１）を生成する第１制御回路と、逆流検出タイミングと基準タイミングとに基づき制御信号（Ｓ２）を生成する第２制御回路と、を備える。

Description

ＤＣＤＣコンバータ及びその制御方法
　本発明は、ＤＣＤＣコンバータ及びその制御方法に関し、特に消費電流の低減に適したＤＣＤＣコンバータ及びその制御方法に関する。
　例えば、デジタルカメラセットでは、モータ、メモリ、スピーカ及びバックライト等を駆動するために様々な電圧レベルの電源電圧が必要である。この要求を満足するために、一般的に、一つの入力電圧に基づいて様々な電圧レベルの出力電圧を生成可能なＤＣＤＣコンバータが用いられている。
　さらに近年では、デジタルカメラを低消費電力化して長時間動作可能にすることが求められている。そのため、かつて考慮されていなかったＤＣＤＣコンバータ１の低負荷時における消費電流も低減することが必要になってきている。つまり、ＤＣＤＣコンバータ１の低負荷時における電力効率を高めることが必要になってきている。
　関連する技術が特許文献１に開示されている。図１３は、特許文献１に開示されたスイッチング電源装置２００の全体構成を示す図である。Ｎｃｈドライバ２１６は、駆動信号ＤＲＶ＿Ｎを出力して同期整流トランジスタＭＮ２０１を駆動する回路である。Ｎｃｈドライバ２１６は、ノードＬＸ１の電圧Ｖ＿ＬＸ１を取り込み、インダクタＬ２０１と同期整流トランジスタＭＮ２０１を流れる電流の方向を検出する電流方向検出部をさらに備えている。
　図１４にＮｃｈドライバ２１６の内部回路を示す。このＮｃｈドライバ２１６は、電流方向検出部２１６１とドライバ信号生成部２１６２とを有する。電流方向検出部２１６１は、固定電圧ＶＲＥＧが供給されるＩ／Ｖ変換回路２１６３と、バイアス電圧Ｖｇ１を生成するゲートバイアス回路２１６４と、ノードＬＸ１とＩ／Ｖ変換回路２１６３との間に設けられゲートにバイアス電圧Ｖｇ１が印加されたＮＭＯＳトランジスタＭＮ２０２と、基準電圧Ｖｒｅｆ１とトランジスタＭＮ２０２のドレイン電圧Ｖ１１とを比較する比較器２１６５と、を有する。
　このスイッチング電源装置２００では、Ｐｃｈドライバ２１５によってメイントランジスタＭＰ２０１がオンした（同期整流トランジスタＭＮ２０１がオフした）とき、電源装置２１１からメイントランジスタＭＰ２０１及びインダクタＬ２０１を介してキャパシタＣ２０１に電流が流れ、当該キャパシタＣ２０１が充電される。また、Ｎｃｈドライバ２１６によって同期整流トランジスタＭＮ２０１がオンした（メイントランジスタＭＰ２０１がオフした）ときは、インダクタＬ２０１に蓄積されたエネルギーにより、同期整流トランジスタＭＮ２０１及びインダクタＬ２０１を介してキャパシタＣ２０１に電流が流れ、当該キャパシタＣ２０１が充電される。後者の場合において、Ｎｃｈドライバ２１６は、ノードＬＸ１の電圧Ｖ＿ＬＸ１の変化を検出して電流の方向が逆転していると判断すると、同期整流トランジスタＭＮ２０１をオフに制御する。
　図１５にこのＮｃｈドライバ２１６の動作波形を示す。図１３の電源制御回路２１４から出力される制御信号ＰＲＤＲＶ＿Ｎが"Ｌ"→"Ｈ"に変化（制御信号ＰＲＤＲＶ＿Ｐが"Ｌ"→"Ｈ"に変化してメイントランジスタＭＰ２０１がオフ）すると、ドライバ信号生成部２１６２によって駆動信号ＤＲＶ＿Ｎが"Ｌ"→"Ｈ"に変化する。それにより、同期整流トランジスタＭＮ２０１がオフ→オンに変化する。それにより、同期整流トランジスタＭＮ２０１からインダクタＬ２０１を介してキャパシタＣ２０１に向けて電流が流れる。そのため、ノードＬＸ１の電圧Ｖ＿ＬＸ１は接地電圧ＧＮＤよりも低い負の電圧となる。
　この後、時間経過により、インダクタＬ２０１の電流は減少してゆき、ノードＬＸ１の電位も上昇していく。インダクタＬ２０１の電流がゼロになると、ノードＬＸ１の電圧Ｖ＿ＬＸ１もゼロとなり、この後はインダクタＬ２０１から同期整流トランジスタＭＮ２０１の方向に逆電流が流れ始める。
　そこで、基準電圧Ｖｒｅｆ１をこのときのトランジスタＭＮ２０２のドレイン電圧Ｖ１１になるように予め設定しておく。そうすると、比較器２１６５の出力が反転して"Ｈ"→"Ｌ"となり、それに応じて、駆動信号ＤＲＶ＿Ｎが"Ｈ"→"Ｌ"に変化して、同期整流トランジスタＭＮ２０１がオフする。このように、ノードＬＸ１の電圧Ｖ＿ＬＸ１がゼロになると、直ちにインダクタＬ２０１から同期整流トランジスタＭＮ２０１に向けて流れる逆電流が阻止される。
　そのほか、特許文献２には、一対の同期整流用スイッチング素子を備えたスイッチング電源において、出力電圧が所定の電圧を上回ったときに前記一対の同期整流スイッチング素子の一方を停止させるための停止制御部を備えることを特徴とするスイッチング電源が開示されている。
　また、特許文献３には、電流の逆流の発生を検出すると同期整流用トランジスタを強制的にオフさせて遮断状態にすることを特徴とする同期整流型スイッチングレギュレータが開示されている。
特開２０１０－２３９７７８号公報 特開２００７－３１８９０９号公報 特開２００９－７１９２０号公報
　特許文献１に開示されたスイッチング電源装置（ＤＣＤＣコンバータ）は、電流の逆流が発生した場合に同期整流トランジスタＭＮ２０１をオフすることにより、消費電流を低減させている。しかしながら、このスイッチング電源装置は、負荷２１３が低負荷の場合等、電流の逆流が発生しやすい場合でも、整流トランジスタＭＮ２０１を一度オンし、電流の逆流が発生したのを検出した後にオフにする動作が必要である。つまり、このスイッチング電源装置は、電流の逆流が発生しやすく整流トランジスタＭＮ２０１を常にオフしておくべき場合でも、整流トランジスタを一度オンしてオフする制御（スイッチ制御）を行う必要がある。そのため、このスイッチング電源装置では、整流トランジスタの無駄なスイッチ制御により消費電流が増大するという問題があった。
　なお、低負荷が継続される状態では、スイッチ制御による消費電流が回路全体の消費電流に占める割合は無視できないほど大きなものである。
　このように、関連する技術のＤＣＤＣコンバータでは、整流トランジスタの無駄なスイッチ制御により消費電流が増大するという問題があった。
　本発明にかかるＤＣＤＣコンバータは、所定のデューティ比の第１及び第２パルス信号を生成する電源制御回路と、入力電圧の供給される入力電圧端子と外部出力端子との間に設けられ、前記第１パルス信号に基づいてオンオフが制御される第１スイッチ素子と、第１基準電圧の供給される基準電圧端子と外部出力端子との間に設けられ、第２制御信号に基づいて前記第１スイッチ素子と相反するようにオンオフが制御される第２スイッチ素子と、前記第１及び第２スイッチ素子との間の接続点と、前記外部出力端子と、の間に設けられたインダクタと、前記接続点の電圧と第２基準電圧とを比較して比較結果を出力する比較回路と、前記比較結果に基づき、前記第２パルス信号と、前記第２スイッチ素子をオフする第１停止信号と、の何れかを第１制御信号として出力する第１制御回路と、前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された検出タイミングと、基準タイミングと、に基づき、前記第１制御信号と、前記第２スイッチ素子をオフする第２停止信号と、の何れかを第２制御信号として出力する第２制御回路と、を備える。
　本発明にかかるＤＣＤＣコンバータの制御方法は、所定のデューティ比の第１及び第２パルス信号を生成する電源制御回路と、入力電圧の供給される入力電圧端子と外部出力端子との間に設けられ、前記第１パルス信号に基づいてオンオフが制御される第１スイッチ素子と、第１基準電圧の供給される基準電圧端子と外部出力端子との間に設けられ、第２制御信号に基づいて前記第１スイッチ素子と相反するようにオンオフが制御される第２スイッチ素子と、前記第１及び第２スイッチ素子との間の接続点と、前記外部出力端子と、の間に設けられたインダクタと、を備えたＤＣＤＣコンバータの制御方法であって、前記接続点の電圧と第２基準電圧とを比較して比較結果を出力し、前記比較結果に基づき、前記第２パルス信号と、前記第２スイッチ素子をオフする第１停止信号と、の何れかを第１制御信号として出力し、前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された検出タイミングと、基準タイミングと、に基づき、前記第１制御信号と、前記第２スイッチ素子をオフする第２停止信号と、の何れかを第２制御信号として出力する。
　上述のような回路構成により、整流トランジスタのスイッチ制御を抑制することができるため、消費電流の増大を抑制することができる。
　本発明により、整流トランジスタのスイッチ制御を抑制することにより、消費電流の増大を抑制することが可能なＤＣＤＣコンバータを提供することができる。
本発明の実施の形態１にかかるＤＣＤＣコンバータを示すブロック図である。 本発明の実施の形態１にかかるＤＣＤＣコンバータの動作を示すタイミングチャートである。 本発明の実施の形態１にかかるＤＣＤＣコンバータの動作を示すタイミングチャートである。 本発明の実施の形態１にかかるＤＣＤＣコンバータの動作を示すタイミングチャートである。 本発明の実施の形態１にかかる低負荷制御回路を示すブロック図である。 本発明の実施の形態１にかかる低負荷制御回路の動作を示すタイミングチャートである。 本発明の実施の形態１にかかる低負荷制御回路の動作を示すタイミングチャートである。 本発明の実施の形態１にかかる低負荷制御回路の動作を示すタイミングチャートである。 本発明の実施の形態２にかかる低負荷制御回路を示すブロック図である。 本発明の実施の形態２にかかる低負荷制御回路の動作を示すタイミングチャートである。 本発明の実施の形態２にかかる低負荷制御回路の動作を示すタイミングチャートである。 本発明の実施の形態２にかかる低負荷制御回路の動作を示すタイミングチャートである。 関連する技術のスイッチング電源装置を示すブロック図である。 関連する技術のＮｃｈドライバのドライバ信号生成部を示すブロック図である。 関連する技術のスイッチング電源装置の動作を示すタイミングチャートである。
　以下、図面を参照しつつ、本発明の実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として本発明の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
　実施の形態１
　図１は、本発明の実施の形態１にかかるＤＣＤＣコンバータ１を示すブロック図である。本実施の形態にかかるＤＣＤＣコンバータ１は、電流が逆流していることを検出した場合（コイル電流が０付近の値まで減少していることを検出した場合）に、逆流経路上に設けられた整流トランジスタをオフにすることにより電流の逆流を停止させる。それにより、消費電流の増大が抑制される。さらに、本実施の形態にかかるＤＣＤＣコンバータ１は、あるサイクルにおいて電流の逆流を検出したタイミング（逆流検出タイミング）が予め決められた基準タイミングと同じ又はそれより早い場合に、次のサイクルの期間中、整流トランジスタをオフにし続ける。それにより、本実施の形態にかかるＤＣＤＣコンバータは、逆流の発生しやすい低負荷の場合に、整流トランジスタの無駄なスイッチ制御を抑制することができるため、さらに消費電流の増大を抑制することができる。以下、具体的に説明する。
　図１に示すように、ＤＣＤＣコンバータ１は、電源制御回路１１と、コンパレータ（比較回路）１２と、フリップフロップ（第１フリップフロップ。以下、単にＤＦＦと称す）１３と、低負荷制御回路１４と、論理積回路（第１論理積回路）１５と、論理積回路（第２論理積回路。以下、単にＡＮＤと称す）１６と、出力トランジスタ（第１スイッチ素子）ＭＰ１と、整流トランジスタ（第２スイッチ素子）ＭＮ１と、コイル（インダクタ）Ｌ１と、キャパシタＣ１と、を備える。本実施の形態では、出力トランジスタＭＰ１がＰチャネルＭＯＳトランジスタであって、整流トランジスタＭＮ１がＮチャネルＭＯＳトランジスタである場合を例に説明する。なお、ＤＦＦ１３とＡＮＤ１５とにより第１制御回路が構成される。また、低負荷制御回路１４とＡＮＤ１６とにより第２制御回路が構成される。
　電源制御回路１１は、所定のデューティ比のパルス信号（第１パルス信号）ＰＷＭ＿Ｐ及びパルス信号（第２パルス信号）ＰＷＭ＿Ｎを連続的に生成する回路である。電源制御回路１１は、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎのデューティ比を適宜変更することができる。なお、デューティ比とは、ＨレベルとＬレベルの電圧レベルのうちパルス信号１サイクルにおけるＨレベルの占める割合のことである。
　出力トランジスタＭＰ１と整流トランジスタＭＮ１とは、電源電圧（入力電圧）ＶＤＤの供給される入力電圧端子（以下、端子名をＶＤＤと称す）と、基準電圧（第１基準電圧）ＧＮＤの供給される基準電圧端子（以下、端子名をＧＮＤと称す）と、の間に直列に接続される。より具体的には、出力トランジスタＭＰ１では、ソースが入力電圧端子ＶＤＤに接続され、ドレインがノードＬＸに接続され、ゲートに電源制御回路１１からのパルス信号ＰＷＭ＿Ｐが印加される。整流トランジスタＭＮ１では、ソースが基準電圧端子ＧＮＤに接続され、ドレインがノードＬＸに接続され、ゲートに制御信号Ｓ２（後述）が印加される。
　出力トランジスタＭＰ１は、パルス信号ＰＷＭ＿ＰがＬレベルの場合にオンし、パルス信号ＰＷＭ＿ＰがＨレベルの場合にオフする。整流トランジスタＭＮ１は、制御信号Ｓ２がＨレベルの場合にオンし、制御信号Ｓ２がＬレベルの場合にオフする。なお、通常状態（電流の逆流が生じない状態）の場合、出力トランジスタＭＰ１と整流トランジスタＭＮ１とでは、互いに相反するようにオンオフが制御される。
　コイルＬ１は、ノードＬＸと外部出力端子ＶＯＵＴとの間に設けられる。また、キャパシタＣ１は、コイルＬ１と外部出力端子ＶＯＵＴとの間の接続点と、基準電圧端子ＧＮＤと、の間に設けられる。
　例えば、出力トランジスタＭＰ１がオンし、整流トランジスタＭＮ１がオフした場合、入力電圧端子ＶＤＤから出力トランジスタＭＰ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。それにより、コイルＬ１に流れる電流は増大し、コイルＬ１にエネルギーが蓄積される。
　一方、出力トランジスタＭＰ１がオフし、整流トランジスタＭＮ１がオンした場合、コイルＬ１に蓄積されたエネルギーが放出され、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。この間にコイルＬ１に流れる電流は減少する。なお、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れている場合、ノードＬＸの電圧は基準電圧ＧＮＤより低い値を示す。一方、コイルＬ１に流れる電流が減少して、コイルＬ１から整流トランジスタＭＮ１を介して電流が流れ始めると、即ち、電流の逆流が発生すると、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。
　コンパレータ１２では、非反転入力端子にノードＬＸの電圧が供給され、反転入力端子に基準電圧（第２基準電圧）ＧＮＤが供給され、出力端子から比較結果ＣＯＭＰ＿ＯＵＴが出力される。つまり、コンパレータ１２は、ノードＬＸの電圧と、基準電圧ＧＮＤと、を比較して比較結果ＣＯＭＰ＿ＯＵＴを出力する回路である。
　例えば、ノードＬＸの電圧が基準電圧ＧＮＤより低い場合、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。一方、ノードＬＸの電圧が基準電圧ＧＮＤ以上である場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
　ＤＦＦ１３では、クロック入力端子ＣＬＫに比較結果ＣＯＭＰ＿ＯＵＴが入力され、データ入力端子Ｄに電源電圧ＶＤＤ（Ｈレベル）が入力され、リセット入力端子ＲＥＳＥＴ＿Ｂに電源制御回路１１からのパルス信号ＰＷＭ＿Ｎが入力され、データ反転出力端子Ｑ＿Ｂからマスク信号（第１マスク信号）Ｍ１が出力される。
　ＤＦＦ１３は、パルス信号ＰＷＭ＿ＮがＬレベルの場合にリセットされ、データ反転出力端子Ｑ＿ＢからＨレベルのマスク信号Ｍ１を出力する。また、ＤＦＦ１３は、パルス信号ＰＷＭ＿ＮがＨレベルの場合にリセット解除され、この期間中に比較結果ＣＯＭＰ＿ＯＵＴが立ち上がると、当該比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期してデータ反転出力端子Ｑ＿ＢからＬレベルのマスク信号Ｍ１を出力する。
　ＡＮＤ１５では、一方の入力端子に電源制御回路１１からのパルス信号ＰＷＭ＿Ｎが入力され、他方の入力端子にＤＦＦ１３からのマスク信号Ｍ１が入力され、出力端子から制御信号（第１制御信号）Ｓ１が出力される。つまり、ＡＮＤ１５は、マスク信号Ｍ１に基づき、電源制御回路１１からのパルス信号ＰＷＭ＿Ｎをそのまま制御信号Ｓ１として出力するか否かを制御する回路である。
　例えば、マスク信号Ｍ１がＨレベルの場合、ＡＮＤ１５は、電源制御回路１１からのパルス信号ＰＷＭ＿Ｎをそのまま制御信号Ｓ１として出力する。一方、マスク信号Ｍ１がＬレベルの場合、ＡＮＤ１５は、パルス信号ＰＷＭ＿Ｎの値に関わらずＬレベルの制御信号Ｓ１（第１停止信号）を出力する。
　低負荷制御回路１４は、比較結果ＣＯＭＰ＿ＯＵＴにより電流の逆流が検出されたタイミング（逆流検出タイミング）と、予め決められた基準タイミングと、に基づいて、マスク信号（第２マスク信号）Ｍ２を生成する回路である。具体的には、あるサイクルにおいて、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、比較結果ＣＯＭＰ＿ＯＵＴのＬレベルからＨレベルへの切り替わりタイミングが基準タイミングより遅い場合には、低負荷制御回路１４は、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。同様に、あるサイクルにおいて、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、比較結果ＣＯＭＰ＿ＯＵＴがＬレベルのままである場合には、低負荷制御回路１４は、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。一方、あるサイクルにおいて、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、比較結果ＣＯＭＰ＿ＯＵＴのＬレベルからＨレベルへの切り替わりタイミングが基準タイミングと同じ又はそれより早い場合には、低負荷制御回路１４は、次のサイクルの期間中、Ｌレベルのマスク信号Ｍ２を出力し続ける。
　ＡＮＤ１６では、一方の入力端子にＡＮＤ１５からの制御信号Ｓ１が入力され、他方の入力端子に低負荷制御回路１４からのマスク信号Ｍ２が入力され、出力端子から制御信号（第２制御信号）Ｓ２が出力される。つまり、ＡＮＤ１６は、マスク信号Ｍ２に基づき、ＡＮＤ１５からの制御信号Ｓ１をそのまま制御信号Ｓ２として出力するか否かを制御する回路である。
　例えば、マスク信号Ｍ２がＨレベルの場合、ＡＮＤ１６は、ＡＮＤ１５からの制御信号Ｓ１をそのまま制御信号Ｓ２として出力する。一方、マスク信号Ｍ２がＬレベルの場合、ＡＮＤ１６は、制御信号Ｓ１の値に関わらずＬレベルの制御信号Ｓ２（第２停止信号）を出力する。
　このように、図１に示すＤＣＤＣコンバータ１は、コンパレータ１２により電流の逆流を検出すると、整流トランジスタＭＮ１をオフすることにより電流の逆流を停止させる。それにより、消費電流の増大が抑制される。さらに、図１に示すＤＣＤＣコンバータ１は、あるサイクルにおいて、電流の逆流を検出したタイミングが基準タイミングと同じ又はそれより早い場合、即ち、電流の逆流を比較的早いタイミングで検出した場合、次のサイクルの期間中、整流トランジスタＭＮ１をオフにし続ける。それにより、図１に示すＤＣＤＣコンバータ１は、整流トランジスタＭＮ１の無駄なスイッチ制御を抑制できるため、さらに消費電流の増大を抑制することができる。
　（タイミングチャート）
　次に、図１に示すＤＣＤＣコンバータ１の動作を、図２～図４のタイミングチャートを用いて説明する。なお、図２～図４のタイミングチャート中に示すコイル電流とは、コイルＬ１に流れる電流であって、ノードＬＸからコイルＬ１を介して外部出力端子ＶＯＵＴに向けて流れる電流を正としている。
　図２は、高負荷時におけるＤＣＤＣコンバータ１の動作を示すタイミングチャートである。なお、高負荷とは、外部出力端子ＶＯＵＴに接続された回路（不図示）に対し多くの電流を供給する必要がある状態をいう。
　図２に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合（時刻ｔ１～ｔ２及び時刻ｔ３～ｔ４）、出力トランジスタＭＰ１はオンする。このとき、Ｌレベルのパルス信号ＰＷＭ＿Ｎは、マスク信号Ｍ１，Ｍ２の値に関わらず、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。それにより、整流トランジスタＭＮ１はオフする。そのため、入力電圧端子ＶＤＤから出力トランジスタＭＰ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。それにより、コイルＬ１に流れるコイル電流は増大し、コイルＬ１にエネルギーが蓄積される。
　なお、この期間中（時刻ｔ１～ｔ２及び時刻ｔ３～ｔ４）、ノードＬＸの電圧が基準電圧ＧＮＤより高いため、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。しかしながら、ＤＦＦ１３は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｈレベルのマスク信号Ｍ１を出力する。
　また、低負荷制御回路１４は、一つ前のサイクルで電流の逆流が検出されていないため（コイル電流が０付近の値まで減少していないため）、本サイクルの期間中（時刻ｔ１～ｔ３及び時刻ｔ３～ｔ５）、Ｈレベルのマスク信号Ｍ２を出力し続けている。
　次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ４）、出力トランジスタＭＰ１はオフする。このとき、Ｈレベルのパルス信号ＰＷＭ＿Ｎは、マスク信号Ｍ１，Ｍ２がＨレベルであるため、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。それにより、整流トランジスタＭＮ１はオンする。そのため、コイルＬ１に蓄積されたエネルギーが放出され、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。この間にコイルＬ１に流れる電流は減少する。
　なお、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れている場合、ノードＬＸの電圧は基準電圧ＧＮＤより低い値を示す。この場合、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。そのため、ＤＦＦ１３は、リセット時におけるＨレベルのマスク信号Ｍ１を出力する。
　ここで、図２の高負荷の例では、コイルＬ１に蓄積されたエネルギーが大きいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２～ｔ３及び時刻ｔ４～ｔ５）、コイル電流は減少するが負の値まで減少しない。つまり、電流の逆流は発生していない。言い換えると、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、ノードＬＸの電圧は常に基準電圧ＧＮＤよりも低い値を示す。したがって、この期間中、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力し続ける。そのため、ＤＦＦ１３は、この期間中、リセット時におけるＨレベルのマスク信号Ｍ１を出力し続ける。また、低負荷制御回路１４は、上記したように本サイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続けている。したがって、パルス信号ＰＷＭ＿Ｎは、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。
　このように高負荷時の場合、コイルＬ１に流れる電流（コイル電流）は増減を繰り返すがその方向は変わらない。つまり、本実施の形態にかかるＤＣＤＣコンバータ１は、高負荷時の場合、一般的なＤＣＤＣコンバータと同様の動作を行う。
　図３は、中負荷時（電流の逆流の発生するタイミングが遅い場合）におけるＤＣＤＣコンバータ１の動作を示すタイミングチャートである。なお、中負荷とは、外部出力端子ＶＯＵＴに接続された回路（不図示）に対し高負荷の場合より少ない電流を供給する必要がある状態をいう。
　図３に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合（時刻ｔ１～ｔ２及び時刻ｔ４～ｔ５）、出力トランジスタＭＰ１はオンする。このとき、Ｌレベルのパルス信号ＰＷＭ＿Ｎは、マスク信号Ｍ１，Ｍ２の値に関わらず、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。それにより、整流トランジスタＭＮ１はオフする。そのため、入力電圧端子ＶＤＤから出力トランジスタＭＰ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。それにより、コイルＬ１に流れるコイル電流は増大し、コイルＬ１にエネルギーが蓄積される。
　なお、この期間中（時刻ｔ１～ｔ２及び時刻ｔ４～ｔ５）、ノードＬＸの電圧が基準電圧ＧＮＤより高いため、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。しかしながら、ＤＦＦ１３は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｈレベルのマスク信号Ｍ１を出力する。
　また、低負荷制御回路１４は、一つ前のサイクルにおいて予め決められた基準タイミングより遅いタイミングで電流の逆流が検出されているため（コイル電流が０付近の値まで減少しているため）、本サイクルの期間中（時刻ｔ１～ｔ４及び時刻ｔ４～ｔ７）、Ｈレベルのマスク信号Ｍ２を出力し続けている。
　次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、出力トランジスタＭＰ１はオフする。このとき、Ｈレベルのパルス信号ＰＷＭ＿Ｎは、マスク信号Ｍ１，Ｍ２がＨレベルであるため、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。それにより、整流トランジスタＭＮ１はオンする。そのため、コイルＬ１に蓄積されたエネルギーが放出され、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。この間にコイルＬ１に流れる電流は減少する。
　なお、整流トランジスタＭＮ１を介してコイルＬ１に向けて電流が流れている場合、ノードＬＸの電圧は基準電圧ＧＮＤより低い値を示す。この場合、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。そのため、ＤＦＦ１３は、リセット時におけるＨレベルのマスク信号Ｍ１を出力する。
　ここで、図３の中負荷の例では、コイルＬ１に蓄積されたエネルギーが高負荷の場合よりも小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２～ｔ４及び時刻ｔ５～ｔ７）、コイル電流は負の値まで減少する（時刻ｔ３及び時刻ｔ６）。つまり、電流の逆流が発生する。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１３は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、マスク信号Ｍ１をＨレベルからＬレベルに切り替えて出力する。したがって、パルス信号ＰＷＭ＿Ｎの値に関わらず、制御信号Ｓ１，Ｓ２はＬレベルを示す。それにより、整流トランジスタＭＮ１がオフするため、電流の逆流は停止する。
　また、低負荷制御回路１４は、本サイクル（時刻ｔ１～ｔ４及び時刻ｔ４～ｔ７）において逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）より遅いため、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。
　このように中負荷時の場合、コイルＬ１に流れる電流（コイル電流）は逆流する。しかし、ＤＣＤＣコンバータ１は、電流の逆流が検出されると整流トランジスタＭＮ１をオフするため、電流の逆流を停止させることができる。それにより、消費電流の増大が抑制される。なお、図３の例では、逆流検出タイミングが基準タイミングより遅いため、次のサイクルの期間中、整流トランジスタＭＮ１が常にオフし続けることはない。
　図４は、低負荷時（電流の逆流の発生するタイミングが早い場合）におけるＤＣＤＣコンバータ１の動作を示すタイミングチャートである。なお、低負荷とは、外部出力端子ＶＯＵＴに接続された回路（不図示）に対し中負荷より少ない電流を供給する必要がある状態をいう。
　図４に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合（時刻ｔ１～ｔ２及び時刻ｔ４～ｔ５）、出力トランジスタＭＰ１はオンする。このとき、Ｌレベルのパルス信号ＰＷＭ＿Ｎは、マスク信号Ｍ１，Ｍ２の値に関わらず、ＡＮＤ１５，１６を介してそのまま制御信号Ｓ２として伝搬される。それにより、整流トランジスタＭＮ１はオフする。そのため、入力電圧端子ＶＤＤから出力トランジスタＭＰ１を介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電される。それにより、コイルＬ１に流れるコイル電流は増大し、コイルＬ１にエネルギーが蓄積される。
　なお、この期間中（時刻ｔ１～ｔ２及び時刻ｔ４～ｔ５）、ノードＬＸの電圧が基準電圧ＧＮＤより高いため、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。しかしながら、ＤＦＦ１３は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｈレベルのマスク信号Ｍ１を出力する。
　また、低負荷制御回路１４は、一つ前のサイクルにおいて予め決められた基準タイミングと同じ又はそれより早いタイミングで電流の逆流が検出されているため（コイル電流が０付近の値まで減少しているため）、本サイクルの期間中（時刻ｔ１～ｔ４及び時刻ｔ４～ｔ７）、Ｌレベルのマスク信号Ｍ２を出力し続けている。
　次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、出力トランジスタＭＰ１はオフする。このとき、マスク信号Ｍ２がＬレベルを示しているため、制御信号Ｓ２はＬレベルとなる。したがって、整流トランジスタＭＮ１は、パルス信号ＰＷＭ＿Ｎの値に関わらずオフする。そのため、電流の逆流が発生することはない。ただし、図４の例では、整流トランジスタＭＮ１に寄生ダイオードが形成された場合も考慮している。つまり、コイルＬ１に蓄積されたエネルギーが放出され、整流トランジスタＭＮ１の寄生ダイオードを介してコイルＬ１に向けて電流が流れキャパシタＣ１が充電されている。この間にコイルＬ１に流れる電流は減少する。
　なお、整流トランジスタＭＮ１の寄生ダイオードを介してコイルＬ１に向けて電流が流れている場合、ノードＬＸの電圧は基準電圧ＧＮＤより低い値を示す。この場合、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。そのため、ＤＦＦ１３は、リセット時におけるＨレベルのマスク信号Ｍ１を出力する。
　ここで、図４の低負荷の例では、コイルＬ１に蓄積されたエネルギーが中負荷の場合よりもさらに小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２～ｔ４及び時刻ｔ５～ｔ７）、コイル電流は基準タイミング（時刻Ｘ及び時刻Ｙ）より早いタイミングで０付近の値まで減少する（時刻ｔ３及び時刻ｔ６）。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１３は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、マスク信号Ｍ１をＨレベルからＬレベルに切り替えて出力する。なお、低負荷制御回路１４は、上記したように本サイクルの期間中、Ｌレベルのマスク信号Ｍ２を出力し続けている。したがって、制御信号Ｓ２は、本サイクルの期間中、パルス信号ＰＷＭ＿Ｎの値に関わらずＬレベルを示す。それにより、本サイクルの期間中、整流トランジスタＭＮ１は常にオフし続けるため、無駄なスイッチ制御が抑制され消費電流の増大が抑制される。
　また、低負荷制御回路１４は、本サイクル（時刻ｔ１～ｔ４及び時刻ｔ４～ｔ７）において逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）と同じ又はそれより早いため、次のサイクルの期間中、Ｌレベルのマスク信号Ｍ２を出力し続ける。
　このように低負荷時の場合、コイルＬ１に流れる電流（コイル電流）は基準タイミングより早いタイミングで０付近の値にまで減少する。この場合、ＤＣＤＣコンバータ１は、次のサイクルの期間中に整流トランジスタＭＮ１をオフし続けることにより、電流の逆流を停止させるとともに無駄なスイッチ制御を抑制する。それにより、電流の逆流が発生しやすい低負荷時において、さらに消費電流の増大が抑制される。
　（低負荷制御回路１４の構成例）
　図５は、低負荷制御回路１４の具体的な回路構成を示す図である。図５に示すように、低負荷制御回路１４は、ＤＦＦ（第２フリップフロップ）１４１と、ＤＦＦ（第３フリップフロップ）１４２と、遅延回路１４３と、を有する。
　ＤＦＦ１４１では、クロック入力端子ＣＬＫに比較結果ＣＯＭＰ＿ＯＵＴが入力され、データ入力端子Ｄに電源電圧ＶＤＤ（Ｈレベル）が入力され、リセット入力端子ＲＥＳＥＴ＿Ｂに電源制御回路１１からのパルス信号ＰＷＭ＿Ｎが入力され、データ出力端子Ｑから中間信号Ｔ１が出力され、データ反転出力端子Ｑ＿Ｂから中間反転信号ＴＢ１が出力される。遅延回路１４３では、入力端子に中間信号Ｔ１が入力され、出力端子から遅延信号Ｄ１が出力される。ＤＦＦ１４３では、クロック入力端子ＣＬＫにＤＦＦ１４１からの中間反転信号ＴＢ１が入力され、データ入力端子Ｄに遅延回路１４３からの遅延信号Ｄ１が入力され、リセット入力端子ＲＥＳＥＴ＿Ｂに電源電圧ＶＤＤ（Ｈレベル）が入力され、データ出力端子Ｑからマスク信号Ｍ２が出力される。
　ＤＦＦ１４１は、パルス信号ＰＷＭ＿ＮがＬレベルの場合にリセットされ、データ出力端子ＱからＬレベルの中間信号Ｔ１を出力するとともに、データ反転出力端子Ｑ＿ＢからＨレベルの中間反転信号ＴＢ１を出力する。また、ＤＦＦ１４１は、パルス信号ＰＷＭ＿ＮがＨレベルの場合にリセット解除され、この期間中に比較結果ＣＯＭＰ＿ＯＵＴが立ち上がると、当該比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、データ出力端子ＱからＨレベルの中間信号Ｔ１を出力するとともに、データ反転出力端子Ｑ＿ＢからＬレベルの中間反転信号ＴＢ１を出力する。
　遅延回路１４３は、中間信号Ｔ１に所定の遅延を付加して反転させ、遅延信号Ｄ１として出力する。ＤＦＦ１４２は、中間反転信号ＴＢ１の立ち上がりに同期して遅延信号Ｄ１を取り込み、マスク信号Ｍ２として出力する。
　（低負荷制御回路１４のタイミングチャート）
　次に、図５に示す低負荷制御回路１４の動作を、図６～図８のタイミングチャートを用いて説明する。
　図６は、高負荷時における低負荷制御回路１４の動作を示すタイミングチャートである。なお、図６に示すタイミングチャートは、図２と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４の動作を示すものである。
　図６に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１～ｔ２及び時刻ｔ３～ｔ４）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力し、Ｈレベルの中間反転信号ＴＢ１を出力する。
　なお、一つ前のサイクルで電流の逆流が検出されていないため（コイル電流が０付近の値まで減少していないため）、本サイクルの期間中（時刻ｔ１～ｔ３及び時刻ｔ３～ｔ５）、ＤＦＦ１４２は、リセット時におけるＨレベルのマスク信号Ｍ２を出力し続けている。詳細については後述する。
　次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ４）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
　ここで、図６の高負荷の例では、コイルＬ１に蓄積されたエネルギーが大きいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２～ｔ３及び時刻ｔ４～ｔ５）、コイル電流は減少するが負の値まで減少しない。つまり、電流の逆流は発生していない。言い換えると、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、ノードＬＸの電圧は常に基準電圧ＧＮＤよりも低い値を示す。したがって、この期間中、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力し続ける。そのため、ＤＦＦ１４１は、この期間中、リセット時におけるＬレベルの中間信号Ｔ１及びＨレベルの中間反転信号ＴＢ１を出力し続ける。それに応じて、遅延回路１４３は、Ｈレベルの遅延信号Ｄ１を出力する。そのため、ＤＦＦ１４２は、次のサイクルの期間中、リセット時におけるＨレベルのマスク信号Ｍ２を出力し続ける。
　このように、低負荷制御回路１４は、あるサイクルにおいて電流の逆流が発生しない場合、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。
　図７は、中負荷時における低負荷制御回路１４の動作を示すタイミングチャートである。なお、図７に示すタイミングチャートは、図３と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４の動作を示すものである。
　図７に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１～ｔ２及び時刻ｔ４～ｔ５）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力し、Ｈレベルの中間反転信号ＴＢ１を出力する。
　なお、一つ前のサイクルにおいて予め決められた基準タイミングより遅いタイミングで電流の逆流が検出されているため（コイル電流が０付近の値まで減少しているため）、本サイクルの期間中（時刻ｔ１～ｔ４及び時刻ｔ４～ｔ７）、ＤＦＦ１４２は、Ｈレベルのマスク信号Ｍ２を出力し続けている。詳細については後述する。
　次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
　ここで、図７の中負荷の例では、コイルＬ１に蓄積されたエネルギーが高負荷の場合よりも小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２～ｔ４及び時刻ｔ５～ｔ７）、コイル電流は負の値まで減少する（時刻ｔ３及び時刻ｔ６）。つまり、電流の逆流が発生する。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１４１は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、中間信号Ｔ１をＬレベルからＨレベルに切り替えて出力するとともに、中間反転信号ＴＢ１をＨレベルからＬレベルに切り替えて出力する。
　そして、遅延回路１４３は、中間信号Ｔ１に所定の遅延を付加して反転させ、遅延信号Ｄ１として出力する。ここでは、遅延回路１４２は、中間信号Ｔ１に期間Ｘ～ｔ４に相当する長さの遅延を付加して反転させ、遅延信号Ｄ１として出力する。
　パルス信号ＰＷＭ＿ＮがＨレベルからＬレベルへ切り替わることにより中間反転信号ＴＢ１がＨレベルにリセットされると（時刻ｔ４及び時刻ｔ７）、ＤＦＦ１４２は、当該中間反転信号ＴＢ１の立ち上がりに同期して遅延信号Ｄ１を取り込む。ここで、逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）より遅いため、ＤＦＦ１４２は、Ｈレベル状態の遅延信号Ｄ１を取り込んでマスク信号Ｍ２として出力する。つまり、ＤＦＦ１４２は、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。
　このように、低負荷制御回路１４は、あるサイクルにおいて逆流検出タイミングが基準タイミングより遅い場合、次のサイクルの期間中、Ｈレベルのマスク信号Ｍ２を出力し続ける。
　図８は、低負荷時における低負荷制御回路１４の動作を示すタイミングチャートである。なお、図８に示すタイミングチャートは、図４と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４の動作を示すものである。
　図８に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１～ｔ２及び時刻ｔ４～ｔ５）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力し、Ｈレベルの中間反転信号ＴＢ１を出力する。
　なお、一つ前のサイクルにおいて予め決められた基準タイミングと同じ又はそれより早いタイミングで電流の逆流が検出されているため（コイル電流が０付近の値まで減少しているため）、本サイクルの期間中（時刻ｔ１～ｔ４及び時刻ｔ４～ｔ７）、ＤＦＦ１４２は、Ｌレベルのマスク信号Ｍ２を出力し続けている。詳細については後述する。
　次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
　ここで、図８の低負荷の例では、コイルＬ１に蓄積されたエネルギーが中負荷の場合よりもさらに小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２～ｔ４及び時刻ｔ５～ｔ７）、コイル電流は基準タイミング（時刻Ｘ及び時刻Ｙ）より早いタイミングで０付近の値まで減少する（時刻ｔ３及び時刻ｔ６）。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１４１は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、中間信号Ｔ１をＬレベルからＨレベルに切り替えて出力するとともに、中間反転信号ＴＢ１をＨレベルからＬレベルに切り替えて出力する。
　そして、遅延回路１４３は、中間信号Ｔ１に所定の遅延を付加して反転させ、遅延信号Ｄ１として出力する。ここでは、遅延回路１４２は、中間信号Ｔ１に期間Ｘ～ｔ４に相当する長さの遅延を付加して反転させ、遅延信号Ｄ１として出力する。
　パルス信号ＰＷＭ＿ＮがＨレベルからＬレベルへ切り替わることにより中間反転信号ＴＢ１がＨレベルにリセットされると（時刻ｔ４及び時刻ｔ７）、ＤＦＦ１４２は、当該中間反転信号ＴＢ１の立ち上がりに同期して遅延信号Ｄ１を取り込む。ここで、逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）より早いため、ＤＦＦ１４２は、Ｌレベル状態の遅延信号Ｄ１を取り込んでマスク信号Ｍ２として出力する。つまり、ＤＦＦ１４２は、次のサイクルの期間中、Ｌレベルのマスク信号Ｍ２を出力し続ける。
　このように、低負荷制御回路１４は、あるサイクルにおいて逆流検出タイミングが基準タイミングと同じ又はそれより早い場合、次のサイクルの期間中、Ｌレベルのマスク信号Ｍ２を出力し続ける。
　このように、本実施の形態にかかるＤＣＤＣコンバータ１は、電流の逆流を検出すると（コイル電流が０付近の値まで減少していることを検出すると）、逆流経路上に設けられた整流トランジスタをオフにすることにより電流の逆流を停止させる。それにより、消費電流の増大が抑制される。さらに、本実施の形態にかかるＤＣＤＣコンバータ１は、あるサイクルにおいて逆流検出タイミングが基準タイミングと同じ又はそれより早い場合に、次のサイクルの期間中、整流トランジスタをオフにし続ける。それにより、本実施の形態にかかるＤＣＤＣコンバータ１は、逆流の発生しやすい低負荷の場合に、整流トランジスタの無駄なスイッチ制御を抑制できるため、さらに消費電流の増大を抑制することができる。
　関連する技術では、どんなに早く電流の逆流を検出した場合でも、整流トランジスタをオフするためのスイッチ制御が必ず働く。したがって、関連する技術では、スイッチ制御による消費電流の増大を抑制することができなかった。一方、本実施の形態にかかるＤＣＤＣコンバータ１は、電流の逆流が発生しやすい低負荷の場合、整流トランジスタを予めオフにしておくことにより無駄なスイッチ制御を抑制することができるため、さらに消費電流の増大を抑制することができる。
　なお、遅延回路１４３により中間信号Ｔ１に付加される遅延は、調整可能である。また、低負荷制御回路１４は、２つのＤＦＦ１４１，１４２及び遅延回路１４３からなる簡単な回路構成により実現されることができる。また、本実施の形態では、降圧回路に対して低負荷制御回路１４を適用した場合を例に説明したが、これに限られない。降圧回路に限られず、昇圧回路、昇降圧回路及び極性反転回路に対して低負荷制御回路１４を適用することも可能である。
　実施の形態２
　本実施の形態では、低負荷制御回路１４の他の構成例を低負荷制御回路１４ａとして説明する。図９は、低負荷制御回路１４ａの具体的な回路構成を示すである。図９に示すように、低負荷制御回路１４ａは、ＤＦＦ１４１と、ＤＦＦ１４２と、パルス生成回路１４４と、を有する。
　ＤＦＦ１４１では、クロック入力端子ＣＬＫに比較結果ＣＯＭＰ＿ＯＵＴが入力され、データ入力端子Ｄに電源電圧ＶＤＤ（Ｈレベル）が入力され、リセット入力端子ＲＥＳＥＴ＿Ｂに電源制御回路１１からのパルス信号ＰＷＭ＿Ｎが入力され、データ出力端子Ｑから中間信号Ｔ１が出力される。パルス生成回路１４４では、入力端子に判定信号が入力され、出力端子からパルス信号（第３パルス信号）Ｐ１が出力される。ＤＦＦ１４２では、クロック入力端子ＣＬＫにパルス生成回路１４４からのパルス信号Ｐ１が入力され、データ入力端子ＤにＤＦＦ１４１からの中間信号Ｔ１が入力され、リセット入力端子ＲＥＳＥＴ＿Ｂに電源電圧ＶＤＤ（Ｈレベル）が入力され、データ反転出力端子Ｑ＿Ｂからマスク信号Ｍ２が出力される。
　ＤＦＦ１４１は、パルス信号ＰＷＭ＿ＮがＬレベルの場合にリセットされ、データ出力端子ＱからＬレベルの中間信号Ｔ１を出力する。また、ＤＦＦ１４１は、パルス信号ＰＷＭ＿ＮがＨレベルの場合にリセット解除され、この期間中に比較結果ＣＯＭＰ＿ＯＵＴが立ち上がると、当該比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、データ出力端子ＱからＨレベルの中間信号Ｔ１を出力する。
　パルス生成回路１４４は、電源制御回路１１から出力された判定信号に基づいて、所定周期のパルス信号Ｐ１を出力する。本実施の形態では、パルス信号Ｐ１がパルス信号ＰＷＭ＿Ｎと同一周期であってデューティ比が異なる場合を例に説明する。ＤＦＦ１４２は、パルス信号Ｐ１の立ち上がりに同期して中間信号Ｔ１を取り込み、その反転信号をマスク信号Ｍ２として出力する。
（低負荷制御回路１４ａのタイミングチャート）
　次に、図９に示す低負荷制御回路１４ａの動作を、図１０～図１２のタイミングチャートを用いて説明する。
　図１０は、高負荷時における低負荷制御回路１４ａの動作を示すタイミングチャートである。なお、図１０に示すタイミングチャートは、図２と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４ａの動作を示すものである。
　図１０に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１～ｔ２及び時刻ｔ３～ｔ４）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力する。
　次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ４）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
　ここで、図１０の高負荷の例では、コイルＬ１に蓄積されたエネルギーが大きいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２～ｔ３及び時刻ｔ４～ｔ５）、コイル電流は減少するが負の値まで減少しない。つまり、電流の逆流は発生していない。言い換えると、パルス信号ＰＷＭ＿Ｐ，ＰＷＭ＿Ｎが何れもＨレベルの期間中、ノードＬＸの電圧は常に基準電圧ＧＮＤよりも低い値を示す。したがって、この期間中、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力し続ける。そのため、ＤＦＦ１４１は、この期間中、リセット時におけるＬレベルの中間信号Ｔ１を出力し続ける。
　一方、パルス生成回路１４４は、電源制御回路１１からの判定信号に基づき、パルス信号ＰＷＭ＿Ｎの立ち下がりに同期して立ち下がり（時刻ｔ１及び時刻ｔ３）、パルス信号ＰＷＭ＿Ｎの立ち上がりから所定期間経過後の基準タイミングにて立ち上がる（時刻Ｘ及び時刻Ｙ）。
　そのため、ＤＦＦ１４２は、パルス信号Ｐ１の立ち上がりに同期してＬレベルの中間信号Ｔ１を取り込み、次のパルス信号Ｐ１の立ち上がりまで反転信号であるＨレベルのマスク信号Ｍ２を出力し続ける。
　このように、低負荷制御回路１４ａは、電流の逆流が発生しない場合、Ｈレベルのマスク信号Ｍ２を出力し続ける。
　図１１は、中負荷時における低負荷制御回路１４ａの動作を示すタイミングチャートである。なお、図１１に示すタイミングチャートは、図３と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４ａの動作を示すものである。
　図１１に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１～ｔ２及び時刻ｔ４～ｔ５）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力する。
　次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
　ここで、図１１の中負荷の例では、コイルＬ１に蓄積されたエネルギーが高負荷の場合よりも小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２～ｔ４及び時刻ｔ５～ｔ７）、コイル電流は負の値まで減少する（時刻ｔ３及び時刻ｔ６）。つまり、電流の逆流が発生する。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１４１は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、中間信号Ｔ１をＬレベルからＨレベルに切り替えて出力する。
　一方、パルス生成回路１４４は、電源制御回路１１からの判定信号に基づき、パルス信号ＰＷＭ＿Ｎの立ち下がりに同期して立ち下がり（時刻ｔ１及び時刻ｔ３）、パルス信号ＰＷＭ＿Ｎの立ち上がりから所定期間経過後の基準タイミングにて立ち上がる（時刻Ｘ及び時刻Ｙ）。
　ここで、逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）より遅い。したがって、ＤＦＦ１４２は、パルス信号Ｐ１の立ち上がりに同期してＬレベルの中間信号Ｔ１を取り込み、次のパルス信号Ｐ１の立ち上がりまで反転信号であるＨレベルのマスク信号Ｍ２を出力し続ける。
　このように、低負荷制御回路１４ａは、あるサイクルにおいて逆流検出タイミングが基準タイミングより遅い場合、当該基準タイミングから次のサイクルの基準タイミングまで、Ｈレベルのマスク信号Ｍ２を出力し続ける。
　図１２は、低負荷時における低負荷制御回路１４ａの動作を示すタイミングチャートである。なお、図１２に示すタイミングチャートは、図４と同じ条件でＤＣＤＣコンバータ１を動作させた場合における低負荷制御回路１４ａの動作を示すものである。
　図１２に示すように、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルの場合、コンパレータ１２はＨレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する（時刻ｔ１～ｔ２及び時刻ｔ４～ｔ５）。しかしながら、ＤＦＦ１４１は、Ｌレベルのパルス信号ＰＷＭ＿Ｎによりリセットされているため、Ｌレベルの中間信号Ｔ１を出力する。
　次に、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿ＰがＬレベルからＨレベルに切り替わると（時刻ｔ２及び時刻ｔ５）、コンパレータ１２はＬレベルの比較結果ＣＯＭＰ＿ＯＵＴを出力する。
　ここで、図１２の低負荷の例では、コイルＬ１に蓄積されたエネルギーが中負荷の場合よりもさらに小さいため、パルス信号ＰＷＭ＿Ｎ，ＰＷＭ＿Ｐが何れもＨレベルの期間中（時刻ｔ２～ｔ４及び時刻ｔ５～ｔ７）、コイル電流は基準タイミング（時刻Ｘ及び時刻Ｙ）より早いタイミングで０付近の値まで減少する（時刻ｔ３及び時刻ｔ６）。言い換えると、時刻ｔ３及び時刻ｔ６にて、ノードＬＸの電圧は基準電圧ＧＮＤ以上の値を示す。このとき、コンパレータ１２は比較結果ＣＯＭＰ＿ＯＵＴをＬレベルからＨレベルに切り替えて出力する。ＤＦＦ１４１は、比較結果ＣＯＭＰ＿ＯＵＴの立ち上がりに同期して、中間信号Ｔ１をＬレベルからＨレベルに切り替えて出力する。
　一方、パルス生成回路１４４は、電源制御回路１１からの判定信号に基づき、パルス信号ＰＷＭ＿Ｎの立ち下がりに同期して立ち下がり（時刻ｔ１及び時刻ｔ３）、パルス信号ＰＷＭ＿Ｎの立ち上がりから所定期間経過後の基準タイミングにて立ち上がる（時刻Ｘ及び時刻Ｙ）。
　ここで、逆流検出タイミング（時刻ｔ３及び時刻ｔ６）が基準タイミング（時刻Ｘ及び時刻Ｙ）より早い。したがって、ＤＦＦ１４２は、パルス信号Ｐ１の立ち上がりに同期してＨレベルの中間信号Ｔ１を取り込み、次のパルス信号Ｐ１の立ち上がりまで反転信号であるＬレベルのマスク信号Ｍ２を出力し続ける。
　このように、低負荷制御回路１４ａは、あるサイクルにおいて逆流検出タイミングが基準タイミングと同じ又はそれより早い場合、当該基準タイミングから次のサイクルの基準タイミングまで、Ｌレベルのマスク信号Ｍ２を出力し続ける。
　このように、本実施の形態にかかる低負荷制御回路１４ａを備えたＤＣＤＣコンバータ１の場合も、実施の形態１の場合と同様の効果を奏することができる。
　以上のように、上記実施の形態１，２にかかるＤＣＤＣコンバータ１は、電流の逆流を検出すると（コイル電流が０付近の値まで減少していることを検出すると）、逆流経路上に設けられた整流トランジスタをオフにすることにより電流の逆流を停止させる。それにより、消費電流の増大が抑制される。さらに、上記実施の形態１，２にかかるＤＣＤＣコンバータ１は、あるサイクルにおいて逆流検出タイミングが基準タイミングと同じ又はそれより早い場合に、次のサイクルの期間中、整流トランジスタをオフにし続ける。それにより、本実施の形態にかかるＤＣＤＣコンバータは、逆流の発生しやすい低負荷の場合に、整流トランジスタの無駄なスイッチ制御を抑制できるため、さらに消費電流の増大を抑制することができる。
　なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。本実施の形態では、コンパレータ１２がノードＬＸの電圧と基準電圧ＧＮＤとを比較する場合を例に説明したが、これに限られない。コンパレータ１２は、ノードＬＸの電圧と、基準電圧ＧＮＤとは異なる電圧レベルの第２の基準電圧と、を比較する回路構成に適宜変更可能である。この場合、コンパレータ１２は、必ずしも電流が逆流していない場合でも、それに近い状態を「電流が逆流している」と判定し、比較結果を出力することとなる。
　また、上記実施の形態では、低負荷時において常に整流トランジスタＭＮ１がオフに制御される場合を例に説明したが、これに限られない。あるサイクルの期間中、マスク信号Ｍ２がＬレベルを示して整流トランジスタＭＮ１がオフし続けることにより、電流の逆流が発生していないと判定される可能性もある。その場合、次のサイクルの期間中、マスク信号Ｍ２がＨレベルを示す。このような動作が繰り返され、サイクル毎にマスク信号Ｍ２の電圧レベルが交互に切り替わる可能性もある。
　また、実施の形態２では、判定信号が電源制御回路１１から出力された場合を例に説明したが、これに限られない。判定信号が外部から供給される回路構成に適宜変更可能である。
　この出願は、２０１１年４月２０日に出願された日本出願特願２０１１－０９４３０５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１１　電源制御回路
　１２　コンパレータ
　１３　フリップフロップ
　１４　低負荷制御回路
　１４ａ　低負荷制御回路
　１４１　フリップフロップ
　１４２　遅延回路
　１４３　フリップフロップ
　１４４　パルス生成回路
　１５　論理積回路
　１６　論理積回路
　ＭＰ１　出力トランジスタ
　ＭＮ１　整流トランジスタ
　Ｌ１　コイル
　Ｃ１　キャパシタ

Claims (16)

  1. 　所定のデューティ比の第１及び第２パルス信号を生成する電源制御回路と、
    　入力電圧の供給される入力電圧端子と外部出力端子との間に設けられ、前記第１パルス信号に基づいてオンオフが制御される第１スイッチ素子と、
    　第１基準電圧の供給される基準電圧端子と前記外部出力端子との間に設けられ、第２制御信号に基づいてオンオフが制御される第２スイッチ素子と、
    　前記第１及び第２スイッチ素子との間の接続点と、前記外部出力端子と、の間に設けられたインダクタと、
    　前記接続点の電圧と第２基準電圧とを比較して比較結果を出力する比較回路と、
    　前記比較結果に基づき、前記第２スイッチ素子を前記第１スイッチ素子と相補的にオンオフする前記第２パルス信号と、前記第２スイッチ素子をオフする第１停止信号と、の何れかを第１制御信号として出力する第１制御回路と、
    　前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された検出タイミングと、基準タイミングと、に基づき、前記第１制御信号と、前記第２スイッチ素子をオフする第２停止信号と、の何れかを前記第２制御信号として出力する第２制御回路と、を備えたＤＣＤＣコンバータ。
  2. 　前記外部出力端子と前記インダクタとの間の接続点と基準電圧端子との間にキャパシタをさらに備えた請求項１に記載のＤＣＤＣコンバータ。
  3. 　前記第１制御回路は、
    　前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された場合、前記第１停止信号を前記第１制御信号として出力することを特徴とする請求項１又は２に記載のＤＣＤＣコンバータ。
  4. 　前記第１制御回路は、
    　前記比較結果により前記第２スイッチ素子から前記外部出力端子に向けて電流が流れていると判定されている場合、前記第２パルス信号を前記第１制御信号として出力することを特徴とする請求項１～３の何れか一項に記載のＤＣＤＣコンバータ。
  5. 　前記第１制御回路は、
    　前記比較結果及び前記第２パルス信号に基づいて第１マスク信号を生成する第１フリップフロップと、
    　前記第２パルス信号及び前記第１マスク信号の論理積を前記第１制御信号として出力する第１論理積回路と、を備えた請求項１～４のいずれか一項に記載のＤＣＤＣコンバータ。
  6. 　前記第１フリップフロップは、
    　前記比較結果の論理値が電流の逆流を示す論理値に変化したことに応じて所定論理値の前記第１マスク信号を生成するとともに、前記第２パルス信号の論理値が前記第２スイッチ素子をオフする論理値に変化したことに応じて前記第１マスク信号を初期化することを特徴とする請求項５に記載のＤＣＤＣコンバータ。
  7. 　前記第２制御回路は、
    　前記検出タイミングが前記基準タイミングより遅い場合、前記第１制御信号を前記第２制御信号として出力することを特徴とする請求項１～６のいずれか一項に記載のＤＣＤＣコンバータ。
  8. 　前記第２制御回路は、
    　前記検出タイミングが前記基準タイミングと同じ又はそれより早い場合、前記第２停止信号を前記第２制御信号として出力することを特徴とする請求項１～７の何れか一項に記載のＤＣＤＣコンバータ。
  9. 　前記第２制御回路は、
    　前記比較結果により前記第２スイッチ素子から前記外部出力端子に向けて電流が流れていると判定されている場合、前記第１制御信号を前記第２制御信号として出力することを特徴とする請求項１～８のいずれか一項に記載のＤＣＤＣコンバータ。
  10. 　前記第２制御回路は、
    　前記検出タイミングと前記基準タイミングとに基づき第２マスク信号を生成する低負荷制御回路と、
    　前記第１制御信号及び前記第２マスク信号の論理積を前記第２制御信号として出力する第２論理積回路と、を備えた請求項１～９のいずれか一項に記載のＤＣＤＣコンバータ。
  11. 　前記低負荷制御回路は、
    　前記比較結果の論理値が電流の逆流を示す論理値に変化したことに応じて所定論理値の中間信号を生成するとともに、前記第２パルス信号の論理値が前記第２スイッチ素子をオフする論理値に変化したことに応じて前記中間信号を初期化する第２フリップフロップと、
    　前記中間信号に所定の遅延が付加された遅延信号を前記中間信号に同期して取り込み、前記第２マスク信号として出力する第３フリップフロップと、を有する請求項１０に記載のＤＣＤＣコンバータ。
  12. 　前記低負荷制御回路は、
    　前記比較結果の論理値が電流の逆流を示す論理値に変化したことに応じて所定論理値の中間信号を生成するとともに、前記第２パルス信号の論理値が前記第２スイッチ素子をオフする論理値に変化したことに応じて前記中間信号を初期化する第２フリップフロップと、
    　前記第２パルス信号に応じた周期の第３パルス信号を生成するパルス生成回路と、
    　前記第３パルス信号に同期して前記中間信号を取り込み、前記第２マスク信号として出力する第３フリップフロップと、を有する請求項１０に記載のＤＣＤＣコンバータ。
  13. 　前記基準タイミングは、前記第２パルス信号の論理値変化のタイミングに基づいて決定されることを特徴とする請求項１～１２のいずれか一項に記載のＤＣＤＣコンバータ。
  14. 　前記第１基準電圧と前記第２基準電圧とは同一の電圧レベルであることを特徴とする請求項１～１３のいずれか一項に記載のＤＣＤＣコンバータ。
  15. 　前記第１基準電圧と前記第２基準電圧とは異なる電圧レベルであることを特徴とする請求項１～１３のいずれか一項に記載のＤＣＤＣコンバータ。
  16. 　所定のデューティ比の第１及び第２パルス信号を生成する電源制御回路と、
    　入力電圧の供給される入力電圧端子と外部出力端子との間に設けられ、前記第１パルス信号に基づいてオンオフが制御される第１スイッチ素子と、
    　第１基準電圧の供給される基準電圧端子と前記外部出力端子との間に設けられ、第２制御信号に基づいてオンオフが制御される第２スイッチ素子と、
    　前記第１及び第２スイッチ素子との間の接続点と、前記外部出力端子と、の間に設けられたインダクタと、を備えたＤＣＤＣコンバータの制御方法であって、
    　前記接続点の電圧と第２基準電圧とを比較して比較結果を出力し、
    　前記比較結果に基づき、前記第２スイッチ素子を前記第１スイッチ素子と相補的にオンオフする前記第２パルス信号と、前記第２スイッチ素子をオフする第１停止信号と、の何れかを第１制御信号として出力し、
    　前記比較結果により前記外部出力端子から前記第２スイッチ素子に向けて電流が逆流していると判定された検出タイミングと、基準タイミングと、に基づき、前記第１制御信号と、前記第２スイッチ素子をオフする第２停止信号と、の何れかを前記第２制御信号として出力するＤＣＤＣコンバータの制御方法。
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