WO2013015014A1 - 超接合半導体装置 - Google Patents

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Definitions

  • the present invention relates to a superjunction semiconductor device having a super junction structure, and more particularly to a superjunction semiconductor device provided with a temperature detection element.
  • a method using a diode as a temperature detection element is known.
  • a forward voltage drop value hereinafter simply referred to as a forward voltage (VF)
  • junction temperature the temperature characteristic of the forward voltage of a diode
  • the junction temperature of the element can be obtained from the detected forward voltage (VF).
  • the device can be protected from thermal destruction by reducing the gate voltage of the device and limiting the operating current.
  • FIG. 2 is a cross-sectional view of a main part showing the configuration of a MOS type semiconductor device having a conventional temperature detecting element.
  • FIG. 2 shows an end cross-sectional view of the MOS type semiconductor device 100.
  • a temperature detecting element comprising a diode (described as a temperature detecting diode in FIG. 2) 3 is formed on the surface of a part of the n ⁇ drift layer 12 of the element active portion 1 via an insulating film 5.
  • a MOS type semiconductor device 100 having a temperature detection structure mounted thereon is publicly known (for example, see Patent Document 1 below).
  • a superjunction semiconductor device having a super junction (hereinafter sometimes abbreviated as SJ or superjunction) structure.
  • SJ superjunction semiconductor device having a super junction
  • It has a parallel structure (hereinafter referred to as a parallel pn layer) alternately and repeatedly arranged in the direction.
  • the p-type region and the n-type region constituting the parallel pn layer have a low breakdown voltage at the time of off and all the p-type regions in the parallel pn layer even when each region is a low-resistance region having a high impurity concentration.
  • the depletion layer extending from the pn junction between the region and the n-type region is set to such a narrow width as to quickly deplete the entire parallel pn layer. For this reason, the SJ structure is known as a structure in which both low on-resistance and high breakdown voltage characteristics can be obtained simultaneously (for example, see Patent Document 2 below).
  • An object of the present invention is to provide a superjunction semiconductor device capable of preventing thermal destruction and preventing a decrease in breakdown voltage in order to solve the above-described problems caused by the prior art.
  • a superjunction semiconductor device has a first orientation oriented in a direction perpendicular to one main surface of a semiconductor substrate having a high impurity concentration of the first conductivity type.
  • the first conductive type semiconductor region includes a parallel pn layer in which the conductive type semiconductor region and the second conductive type semiconductor region are alternately adjacent at a predetermined pitch in a direction parallel to the main surface of the semiconductor substrate.
  • a superjunction semiconductor device having a configuration in which a current is passed in an on state and a voltage is blocked by depleting the parallel pn layer in an off state, and has the following characteristics.
  • An element active portion serving as a main current path is provided.
  • a temperature detection region in which the pitch between the first conductivity type semiconductor region and the second conductivity type semiconductor region of the parallel pn layer is narrower than the predetermined pitch is provided in the element active portion.
  • a first conductivity type semiconductor layer is provided on the surface of the parallel pn layer in the temperature detection region via an insulating film.
  • a second conductive type semiconductor layer is provided on the surface of the parallel pn layer in the temperature detection region via an insulating film, and is arranged so as to form a pn junction in contact with the first conductive type semiconductor layer. It has been.
  • a temperature detecting element including the first conductive semiconductor layer and the second conductive semiconductor layer as main semiconductor layers;
  • the element active portion includes an insulating gate structure, and the insulating film on the surface of the parallel pn layer in the temperature detection region is the insulating gate structure. It is preferable that the gate insulating film is thicker than the gate insulating film.
  • the superjunction semiconductor device is the above-described invention, further comprising a withstand voltage structure portion that is disposed on an outer periphery of the element active portion so as to surround the element active portion, and holds a withstand voltage. It is more preferable that the insulating film on the surface of the parallel pn layer has the same thickness as the field insulating film protecting the surface of the breakdown voltage structure portion.
  • the planar pattern of the parallel pn layers in the temperature detection region is such that the first conductivity type semiconductor region and the second conductivity type semiconductor region are aligned.
  • a stripe shape extending in a direction orthogonal to the direction may be used.
  • a planar pattern of the parallel pn layer in the element active portion is a direction in which the first conductivity type semiconductor region and the second conductivity type semiconductor region are aligned.
  • the stripe-like plane pattern of the parallel pn layer in the temperature detection region is parallel to the stripe-like plane pattern of the parallel pn layer in the element active portion. Or they may be orthogonal.
  • the parallel pn layer in the temperature detection region is arranged in a matrix in the second conductivity type semiconductor region in the first conductivity type semiconductor region. It is also preferable to have a planar pattern.
  • the temperature detecting element may be polysilicon.
  • the breakdown voltage is reduced.
  • a superjunction semiconductor device including a temperature detection element can be obtained.
  • the temperature detecting element can be provided in the superjunction semiconductor device, the element temperature can be detected quickly and reflected in the on-current to protect the element from thermal destruction.
  • the superjunction semiconductor device According to the superjunction semiconductor device according to the present invention, it is possible to provide a superjunction semiconductor device capable of preventing thermal breakdown and preventing a decrease in breakdown voltage.
  • FIG. 1 is a cross-sectional view showing the configuration of the superjunction semiconductor device according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of a main part showing the configuration of a MOS type semiconductor device having a conventional temperature detecting element.
  • FIG. 3 is a plan view showing the configuration of the superjunction semiconductor device according to the first embodiment of the present invention.
  • FIG. 4 is a plan view showing the configuration of the superjunction semiconductor device according to the second embodiment of the present invention.
  • FIG. 5 is a plan view showing the configuration of the superjunction semiconductor device according to the third embodiment of the present invention.
  • FIG. 1 is a cross-sectional view showing the configuration of the superjunction semiconductor device according to the first embodiment of the present invention.
  • FIG. 3 is a plan view showing the configuration of the superjunction semiconductor device according to the first embodiment of the present invention.
  • 1 is a cross-sectional view taken along line AA ′ of FIG.
  • the same reference numerals are given to portions common to FIG. 2.
  • the superjunction semiconductor device according to the first embodiment of the present invention shown in FIGS. 1 and 3 is an SJ-MOSFET 200 including a temperature detecting element.
  • This SJ-MOSFET 200 is provided on the same n + semiconductor substrate 6 with an element active portion 1 provided with a MOS gate structure 10 and a temperature detection element (hereinafter referred to as a temperature detection diode 3) including a diode 3. Temperature detection region 4 provided.
  • the drift layer 12 includes a parallel pn in which n-type regions (hereinafter referred to as n drift regions) with high impurity concentration and p-type regions (hereinafter referred to as p partition regions) are alternately arranged. It consists of layers (SJ cells).
  • a drift layer 12 under the MOS gate structure 10 in the element active portion 1 is provided with a main SJ cell 13.
  • the temperature detection region 4 is provided in the element active portion 1.
  • fine SJ cells 131 having a repetitive pitch narrower than the repetitive pitch of the main SJ cell 13 are provided in the drift layer 12 with the insulating film 5 interposed therebetween.
  • FIG. 3 is a plan view of the entire SJ-MOSFET 200 including the temperature detection diode 3 according to the first embodiment of the present invention.
  • the MOS gate structure 10 and the metal film (gate) on the surface of the parallel pn layer are clarified so that the plane pattern of the parallel pn layer (main SJ cell 13 and fine SJ cell 131) of the SJ-MOSFET 200 is clear.
  • the electrode pad and the insulating film are not shown.
  • this SJ-MOSFET 200 has a low resistance (high impurity concentration) n + semiconductor substrate 6 and a parallel pn layer (main SJ cell 13 and fine SJ cell 131) formed on the surface thereof. .
  • the main SJ cell 13 is formed in the element active portion 1, and the fine SJ cell 131 is formed in the temperature detection region 4.
  • N + semiconductor substrate 6 of the low resistance serves as the n + drain region, the metal electrode formed on the back surface of the n + drain region functions as the drain electrode 7.
  • a laminated metal film such as titanium (Ti) -nickel (Ni) -gold (Au) that can be soldered is formed by a sputtering method or a vapor deposition method.
  • a depletion layer rapidly spreads from each pn junction between the high impurity concentration n drift regions 13b and 131b and the p partition regions 13a and 131a to each region on both sides of the pn junction when off.
  • width hereinafter simply referred to as width
  • width in the direction in which both regions are aligned so that each region on both sides is completely depleted at low voltage, low on-voltage and high breakdown voltage can be achieved. Can be achieved.
  • the arrangement pitch between the p partition region and the n drift region constituting each cell is different between the main SJ cell 13 and the fine SJ cell 131.
  • the widths of the p partition region 131a and the n drift region 131b in the fine SJ cell 131 are narrower than the widths of the p partition region 13a and the n drift region 13b of the main SJ cell 13. The reason why the arrangement pitch of each region in the fine SJ cell 131 is made narrower than the arrangement pitch of each region of the main SJ cell 13 is to prevent a decrease in breakdown voltage.
  • the n drift region 131b and the p partition region 131a of the parallel pn layer in the temperature detection region 4 have the same width or the same arrangement pitch as the n drift region 13b and the p partition region 13a of the parallel pn layer of the element active unit 1.
  • the insulating film 5 of the parallel pn layer There arises a problem that the portion (top portion) in contact with the substrate is not sufficiently depleted. As a result, electric field concentration is likely to occur in a portion that is not depleted, and the breakdown voltage is reduced. Therefore, the fine SJ cell 131 is arranged with the above-described configuration.
  • the main SJ cell 13 is composed of an n drift region 13b and a p partition region 13a which are repeatedly arranged adjacent to each other in a direction parallel to the main surface of the n + semiconductor substrate 6.
  • the fine SJ cell 131 includes an n drift region 131 b and a p partition region 131 a that are arranged repeatedly adjacent to each other in a direction parallel to the main surface of the n + semiconductor substrate 6.
  • the n drift regions 13 b and 131 b and the p partition regions 13 a and 131 a have a layer shape or a column shape having a narrow width and extending in a direction perpendicular to the main surface of the n + semiconductor substrate 6. As shown in FIG.
  • the planar pattern of the n drift region 13b and the p partition region 13a in the element active portion 1 is, for example, a stripe extending in a direction orthogonal to the direction in which the n drift region 13b and the p partition region 13a are arranged.
  • the n drift region 131b and the p partition region 131a in the temperature detection region 4 are also striped planar patterns extending in a direction orthogonal to the direction in which the n drift region 131b and the p partition region 131a are arranged as shown in FIG. It is.
  • the n drift region 131b and the p partition region 131a in the temperature detection region 4 are parallel to the n drift region 13b and the p partition region 13a in the element active portion 1.
  • the array pitch of the striped planar patterns of the n drift region 131b and the p partition region 131a is about one half of the array pitch of the striped planar patterns of the n drift region 13b and the p partition region 13a in the element active portion 1. Is preferred.
  • the reason is that the interdiffusion between the n drift region 131b and the p partition region 131a in the temperature detection region 4 is increased, and the impurity concentration in both regions can be reduced by compensating the impurity concentration. It is because it becomes easy to spread.
  • the extending directions of the striped planar patterns of the parallel pn layers of the element active portion 1 and the temperature detection region 4 are parallel to each other.
  • a white rectangular region illustrated above the temperature detection region 4 in the element active portion 1 is a gate electrode pad portion.
  • a breakdown voltage structure 2 that relaxes the electric field at the end of the element active portion 1 and holds the breakdown voltage is provided so as to surround the outer periphery of the element active portion 1.
  • the breakdown voltage structure 2 is not different from the breakdown voltage structure of a conventional MOSFET, and thus a detailed description thereof is omitted.
  • a p base region 14 is provided in the surface layer opposite to the n + semiconductor substrate 6 side of each p partition region 13 a in the same manner as a normal MOSFET. Inside the p base region 14, an n + source region 15 and a high concentration p + contact region 14a are provided so as to be exposed on the surface of the parallel pn layer opposite to the n + semiconductor substrate 6 side. Yes. On the surface of the portion of the p base region 14 sandwiched between the n + source region 15 and the n drift region 13b, a gate electrode 16 made of a polycrystalline silicon film is provided via a gate insulating film 5a.
  • a source electrode 17 in common contact is provided on the surfaces of the n + source region 15 and the p + contact region 14a by a metal film mainly composed of aluminum (Al).
  • the gate electrode 16 is covered by the interlayer insulating film 8 and further ensures electrical insulation from the source electrode 17 covering the interlayer insulating film 8.
  • the temperature detection diode 3 is formed on the surface opposite to the n + semiconductor substrate 6 side of the fine SJ cell 131 through the thick insulating film 5.
  • the temperature detection diode 3 is composed of a p + anode region and an n + cathode region deposited so as to be in contact with the surface of the insulating film 5, and has a pn junction between both regions.
  • An anode electrode is provided on the surface of the p + anode region, and a cathode electrode is provided on the surface of the n + cathode region.
  • the insulating film 5 is preferably as thick as possible in order to suppress mutual interference between the temperature detection diode 3 and the fine SJ cell 131.
  • an insulating film 5 as an oxide film formed at the same time as a field oxide film formed as a protective film on the drift layer surface of the breakdown voltage structure portion 2 not shown in FIG. Since it becomes the same thickness as a film
  • the temperature detection diode 3 is formed in a state where it is electrically insulated from the fine SJ cell 131 by the insulating film 5.
  • an influence such as a field plate effect in the breakdown voltage structure portion 2 extends to the parallel pn layer (fine SJ cell 131) immediately below the insulating film 5.
  • the depletion may be insufficient.
  • the repetition pitch of the fine SJ cells 131 below the temperature detection diode 3 in the temperature detection region 4 is made narrower than the repetition pitch of the main SJ cells 13 in the element active unit 1, thereby preventing a reduction in breakdown voltage. Occurs.
  • the SJ-MOSFET 200 according to the first embodiment has the conventional SJ-MOSFET 200.
  • the breakdown voltage drop that has occurred in the SJ-MOSFET is prevented, and the breakdown voltage can be increased.
  • the p base region 14 is not formed on the fine SJ cell 131 below the temperature detection region 4.
  • the fine SJ cell 131 has a longer cell length in the direction perpendicular to the main surface of the n + semiconductor substrate 6 than the main SJ cell 13 because the p base region 14 is not formed.
  • the effect of achieving a higher breakdown voltage than the element active portion 1 is also expected. Further, since the process for forming the p base region 14 in the temperature detection region 4 is not required, the manufacturing cost can be suppressed. Note that the temperature detection region 4 may not be arranged at the center of the element active portion 1 as shown in FIG. That is, the temperature detection region 4 may be provided anywhere in the element active portion 1.
  • FIG. 4 is a plan view showing the configuration of the superjunction semiconductor device according to the second embodiment of the present invention.
  • the difference between the SJ-MOSFET 300 according to the second embodiment and the SJ-MOSFET 200 according to the first embodiment is that the stripe-like planar pattern of the temperature detection region 4 and the stripe-like planar pattern of the element active portion 1 are orthogonal to each other. It is a point.
  • the fine SJ cell 141 in the temperature detection region 4 is a striped planar pattern extending in a direction orthogonal to the direction in which the n drift region 141b and the p partition region 141a are arranged, as shown in FIG. The same as the fine SJ cell.
  • the micro SJ cell 141 is different from the micro SJ cell shown in FIG. 3 in that the extending direction of the stripe of the planar pattern of the fine SJ cell 141 is orthogonal to the extending direction of the stripe of the planar pattern of the main SJ cell 13 of the element active portion 1. Even when the configuration of the fine SJ cell shown in FIG. 4 is adopted, the same effect as in the first embodiment can be obtained.
  • the stripe-like plane patterns of the fine SJ cell 141 and the main SJ cell 13 orthogonal to each other the degree of freedom in designing the repeat pitch of the SJ cell is increased, miniaturization is facilitated, and higher breakdown voltage is facilitated. become.
  • FIG. 5 is a plan view showing the configuration of the superjunction semiconductor device according to the third embodiment of the present invention.
  • the SJ-MOSFET 400 according to the third embodiment is different from the SJ-MOSFETs 200 and 300 according to the first and second embodiments in that the fine SJ cell 151 in the temperature detection region 4 has a lattice-like planar pattern.
  • the lattice-like planar pattern is a planar pattern in which, for example, p partition regions 151a having a rectangular planar shape are arranged in a matrix in the n drift region 151b.
  • the fine SJ cell 151 has the same effect as that of the first embodiment by making the arrangement pitch of the lattice-like planar pattern narrower than the arrangement pitch of the stripe-like planar pattern of the main SJ cell 13. .
  • a fine SJ cell having a repetitive pitch narrower than the repetitive pitch of the main SJ cell is disposed below the temperature detection diode in the temperature detection region via an insulating film.
  • the present invention has been described by taking the SJ-MOSFET as an example.
  • the present invention is not limited to the above-described embodiment, and can be applied to various superjunction semiconductor devices including a temperature detection diode.
  • the first conductivity type is n-type and the second conductivity type is p-type.
  • the first conductivity type is p-type and the second conductivity type is n-type. It holds.
  • the superjunction semiconductor device according to the present invention is useful for a power semiconductor device used for a switching element that repeats an on / off operation.

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Abstract

　ＳＪ－ＭＯＳＦＥＴ（２００）は、主電流経路となる素子活性部（１）と、温度検出ダイオード（３）を有する温度検出領域（４）とを備える。素子活性部（１）内のドリフト層（１２）に、ｎドリフト領域（１３ｂ）とｐ仕切り領域（１３ａ）とが交互に繰り返し接合されたメインＳＪセル（１３）が配置される。温度検出領域（４）は、素子活性部（１）内に設けられる。温度検出領域（４）内のドリフト層（１２）に、メインＳＪセル（１３）のｎドリフト領域（１３ｂ）とｐ仕切り領域（１３ａ）との配列ピッチよりも狭い配列ピッチのｎドリフト領域（１３１ｂ）とｐ仕切り領域（１３１ａ）とが交互に繰り返し接合された微細ＳＪセル（１３１）が配置される。温度検出ダイオード（３）は、絶縁膜（５）を介して微細ＳＪセル（１３１）の表面に形成される。温度検出ダイオード（３）は、互いに接しｐｎ接合を構成するｐ+アノード領域とｎ+カソード領域とからなる。

Description

超接合半導体装置
　本発明は、スーパージャンクション構造を有する超接合半導体装置に関し、特に温度検出用素子を備えた超接合半導体装置に関する。
　通常の縦型ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）では、オンオフ動作を繰り返すことにより、スイッチング損失や定常損失が発生し、素子の温度が上昇する。素子温度が許容温度を超えた場合、熱破壊に至ることがある。従って、素子温度を速やかに検出してオン電流に反映させて素子を前述のような熱破壊から保護する機能を備えることが望ましい。
　そのような半導体装置の温度検出方法としては、ダイオードを温度検出用素子として用いる方法が知られている。この温度検出方法は温度検出用素子として用いるダイオードに定電流源から順方向電流を流したときにダイオードの両端に発生する電位差すなわち順方向電圧降下値（以降、単に順方向電圧（ＶＦ）とする）を検出する方法である。一般にダイオードの順方向電圧の温度特性は素子の温度（接合温度）変化に対して順方向電圧がリニアに変化する関係があることが知られている。従って、ダイオードの順方向電圧を検出すれば、検出した順方向電圧（ＶＦ）から素子の接合温度を求めることができる。検出した接合温度が許容温度を超えている場合に、素子のゲート電圧を下げて動作電流を制限することにより、素子を熱破壊から保護することができる。
　従来の温度検出用素子を備えるＭＯＳ（金属－酸化膜－半導体からなる絶縁ゲート）型半導体装置の構成について、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）を例に説明する。図２は、従来の温度検出用素子を備えるＭＯＳ型半導体装置の構成を示す要部断面図である。図２には、ＭＯＳ型半導体装置１００の端部断面図を示す。図２に示すように、素子活性部１の一部のｎ-ドリフト層１２の表面上に絶縁膜５を介して、ダイオード（図２では温度検出ダイオードと記載）３からなる温度検出用素子を搭載した温度検出構造を有するＭＯＳ型半導体装置１００が公知になっている（例えば、下記特許文献１参照。）。
　一方で、スーパージャンクション（以降ＳＪまたは超接合と略記することがある）構造を備える超接合半導体装置が知られている。このＳＪ構造は、ｎ-ドリフト層中に、基板主面に垂直な方向に延び、かつ基板主面に平行な方向に狭い幅を有するｐ型領域とｎ型領域とを基板主面に平行な方向に交互に繰り返し並べた並列構造（以降、並列ｐｎ層）を有している。並列ｐｎ層を構成するｐ型領域及びｎ型領域は、それぞれの領域を高不純物濃度からなる低抵抗領域とした場合であっても、オフ時に低耐圧で、並列ｐｎ層内のすべてのｐ型領域とｎ型領域とのｐｎ接合から拡がる空乏層が速やかに並列ｐｎ層全体を空乏化する程度の狭い幅に設定されている。このため、ＳＪ構造は、低オン抵抗と高耐圧特性との両方の特性が同時に得られる構造として知られている（例えば、下記特許文献２参照。）。
特開平６－１１７９４２号公報 特開２００６－３２４４３２号公報
　しかしながら、前述の特許文献１に記載のＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）の温度検出構造を特許文献２に記載のＳＪ－ＭＯＳＦＥＴへ適用しようとした場合、温度検出構造の直下の並列ｐｎ層の部分で耐圧低下を招く虞がある。具体的には、ＳＪ－ＭＯＳＦＥＴのドリフト層は、通常のＭＯＳＦＥＴのように並列ｐｎ層を有さないドリフト層よりも不純物濃度が高くされているため、温度検出構造の直下の並列ｐｎ層のｐ型領域部分、特に並列ｐｎ層表面の絶縁膜に接する直下のｐ型領域部分で空乏化し難くなる。このことに起因して耐圧低下が起き易くなるという問題のあることが発明者らの鋭意研究により新たに判明した。
　本発明は、上述した従来技術による問題点を解消するため、熱破壊を防止するとともに、耐圧低下を防止することができる超接合半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置は、第１導電型の高不純物濃度の半導体基板の一方の主面の垂直方向に配向する第１導電型半導体領域と第２導電型半導体領域とが、前記半導体基板の主面に平行な方向に所定のピッチで繰り返し交互に隣接する並列ｐｎ層をドリフト層として備え、前記第１導電型半導体領域にオン状態で電流を流し、オフ状態では前記並列ｐｎ層を空乏化して電圧を阻止する構成を有する超接合半導体装置であって、次の特徴を有する。主電流経路となる素子活性部を備える。前記素子活性部内に、前記並列ｐｎ層の前記第１導電型半導体領域と前記第２導電型半導体領域とのピッチが前記所定のピッチよりも狭い温度検出領域が設けられている。前記温度検出領域の前記並列ｐｎ層の表面上に絶縁膜を介して第１導電型半導体層が設けられている。また、前記温度検出領域の前記並列ｐｎ層の表面に絶縁膜を介して設けられ、前記第１導電型半導体層と接してｐｎ接合を構成するように配置された第２導電型半導体層が設けられている。前記第１導電型半導体層と前記第２導電型半導体層とを主たる半導体層とする温度検出用素子を備える。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記素子活性部は絶縁ゲート構造を備え、前記温度検出領域内の前記並列ｐｎ層の表面の前記絶縁膜が、前記絶縁ゲート構造を構成するゲート絶縁膜よりも厚いことが好ましい。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記素子活性部を囲むように前記素子活性部の外周に配置され、耐圧を保持する耐圧構造部をさらに備え、前記温度検出領域内の前記並列ｐｎ層の表面の前記絶縁膜が、前記耐圧構造部の表面を保護するフィールド絶縁膜と同程度の厚さを有することがより好ましい。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記温度検出領域内の前記並列ｐｎ層の平面パターンが、前記第１導電型半導体領域と前記第２導電型半導体領域とが並ぶ方向に直交する方向に延びるストライプ状であってもよい。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記素子活性部内の前記並列ｐｎ層の平面パターンが、前記第１導電型半導体領域と前記第２導電型半導体領域とが並ぶ方向に直交する方向に延びるストライプ状であり、かつ、前記温度検出領域内の前記並列ｐｎ層のストライプ状の平面パターンが、前記素子活性部内の前記並列ｐｎ層のストライプ状の平面パターンに対して平行または直交していてもよい。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記温度検出領域内の前記並列ｐｎ層は、前記第１導電型半導体領域内に前記第２導電型半導体領域がマトリクス状に配置された平面パターンを有することも好適である。
　また、この発明にかかる超接合半導体装置は、上述した発明において、前記温度検出用素子がポリシリコンであってもよい。
　上述した発明によれば、温度検出領域内の温度検出用素子の下層に、絶縁膜を介して、メインＳＪセルの繰り返しピッチより狭い繰り返しピッチの微細ＳＪセルをドリフト層として設けることにより、耐圧低下の虞のない、温度検出用素子を備えた超接合半導体装置を得ることができる。また、超接合半導体装置に温度検出用素子を備えることができるため、素子温度を速やかに検出し、オン電流に反映させて素子を熱破壊から保護することができる。
　本発明にかかる超接合半導体装置によれば、熱破壊を防止するとともに、耐圧低下を防止することができる超接合半導体装置を提供することができるという効果を奏する。
図１は、本発明の実施の形態１にかかる超接合半導体装置の構成を示す断面図である。 図２は、従来の温度検出用素子を備えるＭＯＳ型半導体装置の構成を示す要部断面図である。 図３は、本発明の実施の形態１にかかる超接合半導体装置の構成を示す平面図である。 図４は、本発明の実施の形態２にかかる超接合半導体装置の構成を示す平面図である。 図５は、本発明の実施の形態３にかかる超接合半導体装置の構成を示す平面図である。
　以下、添付図面を参照して、本発明のスーパージャンクション（ＳＪ）構造を有する縦型の超接合半導体装置の好適な実施の形態を詳細に説明する。本明細書及び添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋及び－は、それぞれそれが付されていない層や領域よりも高不純物濃度及び低不純物濃度であることを意味する。また、以下の実施の形態の説明及び各添付図面中の同一部分には同一符号を付し、重複する説明を省略する。以下の説明では第１導電型をｎ型、第２導電型をｐ型として説明する。本発明は、その要旨を超えない限り、以下、説明する実施の形態に限定されるものではない。
（実施の形態１）
　以下、本発明の実施の形態１にかかる超接合半導体装置について、ＳＪ－ＭＯＳＦＥＴを例に詳細に説明する。図１は、本発明の実施の形態１にかかる超接合半導体装置の構成を示す断面図である。図３は、本発明の実施の形態１にかかる超接合半導体装置の構成を示す平面図である。図１は、図３のＡ－Ａ’線における断面図である。図１，３において図２と共通の部分には同一の符号を付けている。図１，３に示す本発明の実施の形態１にかかる超接合半導体装置は、温度検出用素子を備えるＳＪ－ＭＯＳＦＥＴ２００である。このＳＪ－ＭＯＳＦＥＴ２００は、同一のｎ+半導体基板６上に、ＭＯＳゲート構造１０が設けられた素子活性部１と、ダイオード３からなる温度検出用素子（以下、温度検出ダイオード３とする）が設けられた温度検出領域４とを備える。
　また、ＳＪ－ＭＯＳＦＥＴ２００は、ドリフト層１２を、不純物濃度を高めたｎ型領域（以下、ｎドリフト領域とする）とｐ型領域（以下、ｐ仕切り領域とする）とを交互に配置した並列ｐｎ層（ＳＪセル）で構成している。素子活性部１内のＭＯＳゲート構造１０の下層のドリフト層１２には、メインＳＪセル１３を備えている。温度検出領域４は、素子活性部１内に設けられている。温度検出領域４内の温度検出ダイオード３の下層には、絶縁膜５を挟んでドリフト層１２に、メインＳＪセル１３の繰り返しピッチより狭い繰り返しピッチの微細ＳＪセル１３１を備えている。図３には、本発明の実施の形態１にかかる温度検出ダイオード３を備えるＳＪ－ＭＯＳＦＥＴ２００全体の平面図を示す。図３の平面図では、ＳＪ－ＭＯＳＦＥＴ２００の並列ｐｎ層（メインＳＪセル１３及び微細ＳＪセル１３１）の平面パターンが明確になるように、ＭＯＳゲート構造１０と、並列ｐｎ層表面の金属膜（ゲート電極パッドを除く）及び絶縁膜とを図示省略する。
　このＳＪ－ＭＯＳＦＥＴ２００は、図１に示すように低抵抗（高不純物濃度）のｎ+半導体基板６と、その表面に形成される並列ｐｎ層（メインＳＪセル１３及び微細ＳＪセル１３１）とを有する。メインＳＪセル１３は素子活性部１に形成され、微細ＳＪセル１３１は温度検出領域４に形成される。低抵抗のｎ+半導体基板６はｎ+ドレイン領域として機能し、このｎ+ドレイン領域の裏面に形成される金属電極はドレイン電極７として機能する。ドレイン電極７としては従来と同様に、例えば、チタン（Ｔｉ）－ニッケル（Ｎｉ）－金（Ａｕ）などの半田接合の可能な積層金属膜がスパッタ法や蒸着法などにより形成される。ＳＪ構造の場合、オフ時に、高不純物濃度のｎドリフト領域１３ｂ，１３１ｂ及びｐ仕切り領域１３ａ，１３１ａ間の各ｐｎ接合から当該ｐｎ接合の両側の各領域へ空乏層が速やかに拡がり、ｐｎ接合の両側の各領域が低電圧で完全に空乏化されるように、両領域の当該領域が並ぶ方向の幅（以下、単に幅とする）を設定することによって、低オン電圧と高耐圧化とを達成することができる。
　メインＳＪセル１３と微細ＳＪセル１３１とで繰り返しピッチに違いがあることが本発明の特徴の一つである。すなわち、各セルを構成するｐ仕切り領域とｎドリフト領域との配列ピッチが、メインＳＪセル１３と微細ＳＪセル１３１とで異なる。具体的には、微細ＳＪセル１３１内のｐ仕切り領域１３１ａ及びｎドリフト領域１３１ｂの幅が、メインＳＪセル１３のｐ仕切り領域１３ａ及びｎドリフト領域１３ｂの幅よりも狭い。微細ＳＪセル１３１内の各領域の配列ピッチをメインＳＪセル１３の各領域の配列ピッチよりも狭くする理由は耐圧低下を防ぐためである。すなわち、例えば、温度検出領域４内の並列ｐｎ層のｎドリフト領域１３１ｂ及びｐ仕切り領域１３１ａが素子活性部１の並列ｐｎ層のｎドリフト領域１３ｂ及びｐ仕切り領域１３ａと同じ幅または同じ配列ピッチとする。そして、並列ｐｎ層のｎ+半導体基板６側に対して反対側の表面まで延びかつその表面で接する絶縁膜５を介して温度検出ダイオード３を有する構造である場合、並列ｐｎ層の絶縁膜５に接する部分（最上部）が充分に空乏化されないという問題が生じる。その結果、空乏化されない部分に電界集中が生じ易くなり耐圧が低下するため、上記構成で微細ＳＪセル１３１を配置する。
　メインＳＪセル１３は、図１に示すように、ｎ+半導体基板６の主面に平行な方向に互いに繰り返し隣接して配置されるｎドリフト領域１３ｂ及びｐ仕切り領域１３ａにより構成される。微細ＳＪセル１３１は、図１に示すように、ｎ+半導体基板６の主面に平行な方向に互いに繰り返し隣接して配置されるｎドリフト領域１３１ｂ及びｐ仕切り領域１３１ａにより構成される。ｎドリフト領域１３ｂ，１３１ｂ及びｐ仕切り領域１３ａ，１３１ａは、幅が狭く、かつｎ+半導体基板６の主面に垂直な方向に延びる層状または柱状をなしている。素子活性部１内のｎドリフト領域１３ｂ及びｐ仕切り領域１３ａの平面パターンは、図３に示すように、例えばｎドリフト領域１３ｂ及びｐ仕切り領域１３ａが並ぶ方向と直交する方向に延びるストライプ状である。一方、温度検出領域４内のｎドリフト領域１３１ｂ及びｐ仕切り領域１３１ａも、図３に示すように、例えばｎドリフト領域１３１ｂ及びｐ仕切り領域１３１ａが並ぶ方向と直交する方向に延びるストライプ状の平面パターンである。
　温度検出領域４内のｎドリフト領域１３１ｂ及びｐ仕切り領域１３１ａは、素子活性部１内のｎドリフト領域１３ｂ及びｐ仕切り領域１３ａと相互に平行である。ｎドリフト領域１３１ｂ及びｐ仕切り領域１３１ａのストライプ状の平面パターンの配列ピッチは、素子活性部１内のｎドリフト領域１３ｂ及びｐ仕切り領域１３ａのストライプ状の平面パターンの配列ピッチの２分の１程度が好ましい。その理由は、温度検出領域４内のｎドリフト領域１３１ｂ及びｐ仕切り領域１３１ａ間の相互拡散が大きくなり、不純物濃度が補償されることにより両領域の不純物濃度を低下させることができるため、空乏層が拡がり易くなるからである。また、この素子活性部１と温度検出領域４との各並列ｐｎ層のストライプ状平面パターンの延びる方向は相互に平行である。図３では、素子活性部１内の、温度検出領域４の上方に図示された白抜きの矩形領域はゲート電極パッド部分である。また、図３では素子活性部１の外周を囲むように、素子活性部１端部の電界を緩和し耐圧を保持する耐圧構造部２が設けられている。この耐圧構造部２については、従来のＭＯＳＦＥＴの耐圧構造部と変わらないので、これ以上の詳細な説明を省略する。
　素子活性部１には、各ｐ仕切り領域１３ａのｎ+半導体基板６側に対して反対側の表面層に、通常のＭＯＳＦＥＴと同様にｐベース領域１４が設けられている。ｐベース領域１４の内部には、並列ｐｎ層のｎ+半導体基板６側に対して反対側の表面に露出するようにｎ+ソース領域１５と高濃度のｐ+コンタクト領域１４ａとが設けられている。ｐベース領域１４の、ｎ+ソース領域１５とｎドリフト領域１３ｂとに挟まれる部分の表面上には、ゲート絶縁膜５ａを介して多結晶シリコン膜からなるゲート電極１６が設けられている。ｎ+ソース領域１５とｐ+コンタクト領域１４ａの表面には共通に接触するソース電極１７がアルミニウム（Ａｌ）を主成分とする金属膜によって設けられている。ゲート電極１６は、層間絶縁膜８によって覆われ、さらに層間絶縁膜８の上を覆うソース電極１７との電気的な絶縁を確保している。
　一方、温度検出領域４には、微細ＳＪセル１３１のｎ+半導体基板６側に対して反対側の表面に厚い絶縁膜５を介して温度検出ダイオード３が形成される。温度検出ダイオード３は、絶縁膜５の表面に互いに接するように堆積されたｐ+アノード領域とｎ+カソード領域とからなり、両領域間にｐｎ接合を備えている。また、ｐ+アノード領域の表面にはアノード電極が設けられ、ｎ+カソード領域の表面にはカソード電極が設けられている。絶縁膜５は、温度検出ダイオード３と微細ＳＪセル１３１との相互干渉を抑制するために、できるだけ厚い方が好ましい。例えば、図１には図示されていない耐圧構造部２のドリフト層表面に保護膜として形成されるフィールド酸化膜と同時に形成する酸化膜を絶縁膜５とすることで、絶縁膜５が厚いフィールド酸化膜と同じ厚さとなるので、好ましい。
　このように、温度検出ダイオード３は、絶縁膜５により微細ＳＪセル１３１と電気的に絶縁された状態で形成される。しかし、このように微細ＳＪセル１３１と電気的に絶縁されていても、耐圧構造部２におけるフィールドプレート効果のような影響が絶縁膜５の直下の並列ｐｎ層（微細ＳＪセル１３１）に及ぶために空乏化が不十分になる虞がある。前述のように温度検出領域４内の温度検出ダイオード３の下層の微細ＳＪセル１３１の繰り返しピッチを素子活性部１内のメインＳＪセル１３の繰り返しピッチよりも狭くすることで耐圧低下の防止の効果が生じる。この結果、温度検出領域４の微細ＳＪセル１３１では、オフ電圧による空乏層が素子活性部１内のメインＳＪセル１３より拡がり易くなるため、実施の形態１にかかるＳＪ－ＭＯＳＦＥＴ２００においては、従来のＳＪ－ＭＯＳＦＥＴで生じていた耐圧低下が防止され、高耐圧化が図られる。また、温度検出領域４の下層の微細ＳＪセル１３１には、メインＳＪセル１３のように、上部にｐベース領域１４が形成されていない。これにより、微細ＳＪセル１３１は、ｐベース領域１４が形成されていない分、ｎ+半導体基板６の主面に垂直方向のセルの長さがメインＳＪセル１３よりも長いため、この点からも素子活性部１より高耐圧化を図る効果も期待される。また、温度検出領域４にｐベース領域１４を形成するための工程が不要になるため、製造コストを抑えることができる。なお、温度検出領域４は、図３に示すように素子活性部１の中央に配置されていなくてもよい。すなわち、温度検出領域４は素子活性部１中のどこに設けてもよい。
（実施の形態２）
　図４は、本発明の実施の形態２にかかる超接合半導体装置の構成を示す平面図である。実施の形態２にかかるＳＪ－ＭＯＳＦＥＴ３００が実施の形態１にかかるＳＪ－ＭＯＳＦＥＴ２００とは異なる点は、温度検出領域４のストライプ状の平面パターンと素子活性部１のストライプ状の平面パターンとが直交している点である。図４に示すように、温度検出領域４内の微細ＳＪセル１４１がｎドリフト領域１４１ｂ及びｐ仕切り領域１４１ａが並ぶ方向と直交する方向に延びるストライプ状の平面パターンである点は、図３に示す微細ＳＪセルと同様である。微細ＳＪセル１４１の平面パターンのストライプの延びる方向が素子活性部１のメインＳＪセル１３の平面パターンのストライプの延びる方向と直交する点が、図３に示す微細ＳＪセルと異なる。図４に示す微細ＳＪセルの構成とした場合においても、実施の形態１と同様の効果が得られる。微細ＳＪセル１４１とメインＳＪセル１３とのストライプ状の平面パターンを相互に直交させることにより、ＳＪセルの繰り返しピッチの設計自由度が上がり、微細化が容易になるとともに、より高耐圧化が容易になる。
（実施の形態３）
　図５は、本発明の実施の形態３にかかる超接合半導体装置の構成を示す平面図である。実施の形態３にかかるＳＪ－ＭＯＳＦＥＴ４００が実施の形態１，２にかかるＳＪ－ＭＯＳＦＥＴ２００，３００とは異なる点は、温度検出領域４内の微細ＳＪセル１５１が格子状の平面パターンである点である。格子状の平面パターンとは、例えばｎドリフト領域１５１ｂ内に、矩形状の平面形状を有するｐ仕切り領域１５１ａをマトリクス状に配置した平面パターンである。実施の形態３においても微細ＳＪセル１５１は格子状の平面パターンの配列ピッチをメインＳＪセル１３のストライプ状の平面パターンの配列ピッチより狭くすることにより、実施の形態１と同様の効果が得られる。
　以上、説明したように、各実施の形態によれば、温度検出領域内の温度検出ダイオードの下層に、絶縁膜を介して、メインＳＪセルの繰り返しピッチより狭い繰り返しピッチの微細ＳＪセルをドリフト層として設けることにより、耐圧低下の虞のない、温度検出用素子を備えた超接合半導体装置を得ることができる。また、超接合半導体装置に温度検出用素子を備えることができるため、素子温度を速やかに検出し、オン電流に反映させて素子を熱破壊から保護することができる。これにより、熱破壊を防止するとともに、耐圧低下を防止することができる超接合半導体装置を提供することができる。
　以上において本発明では、ＳＪ－ＭＯＳＦＥＴを例に説明しているが、上述した実施の形態に限らず、温度検出ダイオードを備えたさまざまな超接合半導体装置に適用することが可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
　以上のように、本発明にかかる超接合半導体装置は、オンオフ動作を繰り返すスイッチング素子などに使用されるパワー半導体装置に有用である。
　１　素子活性部
　２　耐圧構造部
　３　温度検出ダイオード
　４　温度検出領域
　５　絶縁膜
　６　ｎ+半導体基板
　７　ドレイン電極
　８　層間絶縁膜
　１０　ＭＯＳゲート構造
　１２　ドリフト層
　１３　メインＳＪセル
　１３ａ　ｐ仕切り領域
　１３ｂ　ｎドリフト領域
　１４　ｐベース領域
　１５　ｎ+ソース領域
　１６　ゲート電極
　１７　ソース電極
　１３１，１４１，１５１　微細ＳＪセル
　１３１ａ，１４１ａ，１５１ａ　ｐ仕切り領域
　１３１ｂ，１４１ｂ，１５１ｂ　ｎドリフト領域
　２００，３００，４００　ＳＪ－ＭＯＳＦＥＴ

Claims (8)

  1. 　第１導電型の高不純物濃度の半導体基板の一方の主面の垂直方向に配向する第１導電型半導体領域と第２導電型半導体領域とが、前記半導体基板の主面に平行な方向に所定のピッチで繰り返し交互に隣接する並列ｐｎ層をドリフト層として備え、前記第１導電型半導体領域にオン状態で電流を流し、オフ状態では前記並列ｐｎ層を空乏化して電圧を阻止する構成を有する超接合半導体装置であって、
    　主電流経路となる素子活性部と、
    　前記素子活性部内に設けられた、前記並列ｐｎ層の前記第１導電型半導体領域と前記第２導電型半導体領域とのピッチが前記所定のピッチよりも狭い温度検出領域と、
    　前記温度検出領域の前記並列ｐｎ層の表面に絶縁膜を介して設けられた第１導電型半導体層と、
    　前記温度検出領域の前記並列ｐｎ層の表面に絶縁膜を介して設けられ、前記第１導電型半導体層と接してｐｎ接合を構成するように配置された第２導電型半導体層と、
    　前記第１導電型半導体層と前記第２導電型半導体層とを主たる半導体層とする温度検出用素子と、
    　を備えることを特徴とする超接合半導体装置。
  2. 　前記素子活性部は絶縁ゲート構造を備え、
    　前記温度検出領域内の前記並列ｐｎ層の表面の前記絶縁膜が、前記絶縁ゲート構造を構成するゲート絶縁膜よりも厚いことを特徴とする請求項１に記載の超接合半導体装置。
  3. 　前記素子活性部を囲むように前記素子活性部の外周に配置され、耐圧を保持する耐圧構造部をさらに備え、
    　前記温度検出領域内の前記並列ｐｎ層の表面の前記絶縁膜が、前記耐圧構造部の表面を保護するフィールド絶縁膜と同程度の厚さを有することを特徴とする請求項２に記載の超接合半導体装置。
  4. 　前記温度検出領域内の前記並列ｐｎ層の平面パターンが、前記第１導電型半導体領域と前記第２導電型半導体領域とが並ぶ方向に直交する方向に延びるストライプ状であることを特徴とする請求項１に記載の超接合半導体装置。
  5. 　前記素子活性部内の前記並列ｐｎ層の平面パターンが、前記第１導電型半導体領域と前記第２導電型半導体領域とが並ぶ方向に直交する方向に延びるストライプ状であり、
    　前記温度検出領域内の前記並列ｐｎ層のストライプ状の平面パターンが、前記素子活性部内の前記並列ｐｎ層のストライプ状の平面パターンに対して平行であることを特徴とする請求項４に記載の超接合半導体装置。
  6. 　前記素子活性部内の前記並列ｐｎ層の平面パターンが、前記第１導電型半導体領域と前記第２導電型半導体領域とが並ぶ方向に直交する方向に延びるストライプ状であり、
    　前記温度検出領域内の前記並列ｐｎ層のストライプ状の平面パターンが、前記素子活性部内の前記並列ｐｎ層のストライプ状の平面パターンに対して直交していることを特徴とする請求項４に記載の超接合半導体装置。
  7. 　前記温度検出領域内の前記並列ｐｎ層は、前記第１導電型半導体領域内に前記第２導電型半導体領域がマトリクス状に配置された平面パターンを有することを特徴とする請求項１に記載の超接合半導体装置。
  8. 　前記温度検出用素子がポリシリコンであることを特徴とする請求項１～７のいずれか一つに記載の超接合半導体装置。
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