WO2013105634A1 - 熱酸化異種複合基板及びその製造方法 - Google Patents

熱酸化異種複合基板及びその製造方法 Download PDF

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飛坂　優二
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    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers

Definitions

  • the present invention relates to a thermally oxidized heterogeneous composite substrate obtained by thermally oxidizing a heterogeneous composite substrate in which a single crystal silicon film is formed on a handle substrate made of glass, quartz, sapphire or the like, and a method for manufacturing the same.
  • Silicon on insulator (SOI) wafers are becoming widely used to reduce parasitic capacitance and measure device speed.
  • SOI wafers wafers in which handle wafers of silicon on quartz (SOQ) and silicon on sapphire (SOS) are made of an insulating transparent wafer are attracting attention.
  • SOQ is expected to be applied to optoelectronics utilizing the high transparency of quartz, or to high frequency devices utilizing low dielectric loss. Since SOS has a handle wafer made of sapphire, it has high thermal conductivity that cannot be obtained with quartz in addition to high transparency and low dielectric loss, so it is expected to be applied to high-frequency devices that generate heat. .
  • bonded wafers made of different materials are concerned about defects induced during the process.
  • a normal device process includes high-temperature processing exceeding 850 ° C. for forming a gate oxide film.
  • dissimilar composite substrates the silicon thin film is subjected to strong compressive and tensile stresses by such a high temperature process, and various defects (such as minute cracks) may occur. is there.
  • the heterogeneous composite substrate has a large difference in expansion coefficient between a support substrate called a handle substrate and an upper silicon thin film, which is an essential problem of the heterogeneous composite substrate.
  • the present invention has been made in view of the above circumstances, and a thermally oxidized heterogeneous composite substrate in which defects such as microcracks are reduced as much as possible after performing high-temperature processing exceeding 850 ° C. in order to form an oxide film. And it aims at providing the manufacturing method.
  • an insulating transparent wafer (quartz, glass, sapphire, etc.) to which a silicon thin film has been transferred is subjected to an intermediate process before being subjected to a high temperature process exceeding 850 ° C. It has been found that it is effective to add heat treatment to be called heat treatment and to set the temperature of this intermediate heat treatment to 650 ° C. or higher and 850 ° C. or lower.
  • this intermediate heat treatment is a treatment for reducing defects that appear due to a high-temperature treatment exceeding 850 ° C. by interposing an intermediate heat treatment (650 ° C. or higher and 850 ° C. or lower). It can be said that the localized stress is averaged over the entire wafer surface. The cause of the localized stress is presumed to be the distortion and roughness of the material of the handle substrate, non-uniformity in the bonding process, and the like. In addition, this intermediate heat treatment sufficiently increases the bonding strength at the bonding interface before reaching the high temperature processing temperature, and does not cause peeling or misalignment even when the silicon thin film is subjected to strong stress. It is. Then, after the intermediate heat treatment, the number of defects after oxidation can be reduced by performing a high temperature treatment such as oxidation.
  • the present invention provides the following thermally oxidized heterogeneous composite substrate and a method for manufacturing the same.
  • It is a heterogeneous composite substrate having a single crystal silicon film on the handle substrate, and an intermediate heat treatment from 650 ° C. to 850 ° C. is performed before the thermal oxidation process exceeding 850 ° C., and then the temperature exceeds 850 ° C.
  • Thermally oxidized heterogeneous composite substrate obtained by applying thermal oxidation treatment.
  • a thermally oxidized heterogeneous composite substrate with a reduced number of defects after thermal oxidation can be obtained.
  • the thermally oxidized heterogeneous composite substrate of the present invention is obtained by subjecting a heterogeneous composite substrate having a single crystal silicon film on a handle substrate to an intermediate heat treatment at 650 to 850 ° C., and then performing a thermal oxidation process at a temperature exceeding 850 ° C. can get.
  • glass, quartz, sapphire and the like are the main subjects. These materials have a different expansion coefficient from silicon. The expansion coefficient is shown in Table 1 below.
  • the SOQ that can be obtained by bonding silicon and quartz has a difference in expansion coefficient of 2.04 ppm.
  • the minimum is 4.4 ppm and the maximum is 5.1 ppm.
  • sapphire has a different expansion coefficient depending on the orientation, the effect of the present invention can be further improved by using a sapphire substrate having a small expansion coefficient in order to reduce the difference in expansion coefficient. Specifically, it is effective to avoid the use of an A-plane wafer having a large expansion coefficient and use the C-plane (7.0 ppm) or the R-plane (about 7.4 ppm).
  • the thermal expansion coefficient of the handle substrate is preferably 0.54 to 7.4 ppm at 400 ° C. or less, and in the case of a sapphire wafer, the expansion coefficient is preferably 7.4 ppm or less from room temperature to 400 ° C. .
  • the thickness of the handle substrate is preferably 500 to 800 ⁇ m, particularly 600 to 725 ⁇ m, and the thickness of the single crystal silicon film is preferably 50 to 500 nm, particularly 100 to 350 nm.
  • the thickness is preferably 25 to 150 nm.
  • the BOX oxide film may be formed by a method similar to that disclosed in Japanese Patent Laid-Open No. 2002-305292 for forming a buried oxide film on an SOI wafer.
  • an intermediate heat treatment at 650 to 850 ° C., preferably 700 to 850 ° C. is performed.
  • the atmosphere of the intermediate heat treatment is not particularly limited as long as it is easy to handle. Typical examples include argon, nitrogen, oxygen, hydrogen, helium and the like. Further, an inert gas such as argon or nitrogen and an oxidizing gas may be mixed.
  • the time for the intermediate heat treatment is preferably 0.5 to 6 hours, particularly 1 to 3 hours. If it is too short, the object of the present invention may not be sufficiently achieved. If it is too long, the cost may increase.
  • a thermal oxidation treatment is performed after the intermediate heat treatment.
  • the heat treatment temperature is a temperature exceeding 850 ° C., preferably a temperature exceeding 900 ° C. to 1,000 ° C., particularly 950 to 1,000 ° C.
  • the thickness is not particularly limited as long as a desired oxide film thickness is obtained.
  • the intermediate heat treatment can be performed at 650 to 900 ° C., particularly 700 to 900 ° C.
  • the heat treatment atmosphere is generally dry oxygen, water vapor or the like.
  • the heat treatment time is not particularly limited as long as a desired oxide film thickness can be obtained.
  • a thermally oxidized heterogeneous composite substrate having a significantly reduced number of defects can be obtained, but an HF immersion test can be applied to determine the number of defects in the composite substrate.
  • the inspection can be easily performed. If it is too thin, HF will not penetrate, and if it is too thick, penetration of HF will be too fast, which may cause a disadvantage in inspection.
  • Example 1 A plurality of SOS wafers using a sapphire wafer (R surface) having a diameter of 150 mm and a thickness of 600 ⁇ m as a supporting substrate were prepared.
  • the thickness of silicon is 200 nm
  • the thickness of the BOX layer is 200 nm.
  • This wafer was subjected to intermediate heat treatment at 600 ° C., 650 ° C., 700 ° C., 800 ° C., 850 ° C., and 900 ° C.
  • the atmosphere was argon gas and the holding time was 1 hour.
  • One reference wafer without intermediate heat treatment was added, and a 200 nm oxide film was formed on these wafers by wet oxidation at 1,000 ° C.
  • Example 2 A plurality of SOQ wafers using a quartz wafer having a diameter of 150 mm and a thickness of 625 ⁇ m as a supporting substrate were prepared.
  • the thickness of silicon is 200 nm
  • the thickness of the BOX layer is 200 nm.
  • This wafer was subjected to intermediate heat treatment at 600 ° C., 650 ° C., 700 ° C., 800 ° C., 850 ° C., and 900 ° C.
  • the atmosphere was argon gas and the holding time was 1 hour.
  • One reference wafer without intermediate heat treatment was added, and a 200 nm oxide film was formed on these wafers by wet oxidation at 950 ° C.
  • Example 3 A plurality of SOS wafers using a sapphire wafer having a diameter of 150 mm and a thickness of 600 ⁇ m as a supporting substrate were prepared.
  • the thickness of silicon is 200 nm
  • the thickness of the BOX layer is 200 nm.
  • An intermediate heat treatment at 800 ° C. was applied to these wafers.
  • the atmosphere was argon gas and the holding time was 1 hour.
  • a 200 nm oxide film was formed on these wafers by wet oxidation at 1,000 ° C.
  • This method has been described in an embodiment specific to quartz and sapphire, but is equally effective when a material having a thermal expansion coefficient (0.54 to 7.4 ppm) between quartz and sapphire is used as a handle substrate. is there.

Landscapes

  • Formation Of Insulating Films (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Thin Film Transistor (AREA)

Abstract

　ハンドル基板上に単結晶シリコン膜を有する異種複合基板であり、８５０℃を超えた熱酸化処理を施す前に６５０℃から８５０℃までの中間熱処理を加え、然る後に８５０℃を超えた温度で熱酸化処理を施すことで得られる熱酸化異種複合基板に関するものであり、本発明によれば、熱酸化後の欠陥数を低減した熱酸化異種複合基板を得ることができる。

Description

熱酸化異種複合基板及びその製造方法
　本発明は、ガラス、石英、サファイア等のハンドル基板上に単結晶シリコン膜を形成した異種複合基板を熱酸化処理することにより得られた熱酸化異種複合基板及びその製造方法に関するものである。
　寄生容量を低減し、デバイスの高速化を測るためにＳｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ　（ＳＯＩ）ウェーハが広く用いられるようになってきている。このＳＯＩウェーハの中でも、Ｓｉｌｉｃｏｎ　ｏｎ　Ｑｕａｒｔｚ（ＳＯＱ），Ｓｉｌｉｃｏｎ　ｏｎ　Ｓａｐｐｈｉｒｅ（ＳＯＳ）というハンドルウェーハが絶縁透明ウェーハで構成されるウェーハが注目を集めている。ＳＯＱは石英の高い透明性を活かしたオプトエレクトロニクス関係、もしくは低い誘電損失を活かした高周波デバイスへの応用が期待される。ＳＯＳはハンドルウェーハがサファイアで構成されることから、高い透明性や低誘電損失に加え、石英では得られない高い熱伝導率を有することから、発熱を伴う高周波デバイスへの応用が期待されている。
　高い品質を有する単結晶を積層するためには、バルクのシリコンウェーハから貼り合わせ・転写法でシリコン薄膜を形成することが理想的である。Ｒ面のサファイア上にシリコン層をヘテロエピ成長する方法や、ガラス上に非単結晶シリコンを成長させ、その後レーザーアニールなどで結晶性を高めるＣＧシリコンなどが開発されているが、貼り合わせ法に勝る方法はないといえる。
　但し、異種材料による貼り合わせウェーハ（例：ＳＯＱ、ＳＯＳ、ＳＯＧなど）はプロセス中に誘起される欠陥が懸念される。具体的には、通常のデバイスプロセスにはゲート酸化膜を形成するための８５０℃を超える高温処理等が含まれている。これらの異種材料貼り合わせ基板（以下、異種複合基板）では、このような高温プロセスを施すことでシリコン薄膜が強い圧縮・引張り応力を受け、様々な欠陥（微小なクラックなど）を発生することがある。この原因は、異種複合基板はハンドル基板と呼ばれる支持基板と上層のシリコン薄膜との間で大きな膨張係数の差が存在するためで、異種複合基板の本質的問題といえる。
　本発明は、上記事情に鑑みなされたもので、酸化膜を形成するために８５０℃を超える高温処理を行った後において、微小クラック等の欠陥を可及的に低減させた熱酸化異種複合基板及びその製造方法を提供することを目的とする。
　本発明者らは、上記目的を達成するために鋭意検討を重ねた結果、シリコン薄膜を転写した絶縁透明ウェーハ（石英・ガラス・サファイア等）を８５０℃を超える高温プロセスに掛ける前に、中間の熱処理とも言うべき熱処理を加えること、この中間の熱処理の温度を６５０℃以上８５０℃以下とすることが有効であることを知見した。
　即ち、この中間の熱処理は、８５０℃を超える高温処理により発現する欠陥を、中間熱処理（６５０℃以上８５０℃以下）を介在させることで、低減するための処理である。局在する応力をウェーハ全面に平均化をさせる処理ともいえる。局在する応力の原因はハンドル基板が有する材料の歪みや粗密、貼り合わせプロセスの面内不均一などが原因と推定される。
　また、この中間の熱処理は、貼り合わせ界面の貼り合わせ強度を、上記高温処理温度に到達する前に十分に高め、シリコン薄膜が強い応力を受けた際にも剥がれやズレを生じさせないための処理である。
　そして、この中間熱処理を経た後に酸化などの高温処理を施すことで、酸化後の欠陥数を低減することが可能となるものである。
　従って、本発明は、下記熱酸化異種複合基板及びその製造方法を提供する。
〔１〕
　ハンドル基板上に単結晶シリコン膜を有する異種複合基板であり、８５０℃を超えた熱酸化処理を施す前に６５０℃から８５０℃までの中間熱処理を加え、然る後に８５０℃を超えた温度で熱酸化処理を施すことで得られる熱酸化異種複合基板。
〔２〕
　ハンドル基板がガラス、石英、サファイアのいずれかであることを特徴とする〔１〕に記載の熱酸化異種複合基板。
〔３〕
　ハンドル基板と単結晶シリコン膜との間に埋め込み酸化膜が介在することを特徴とする〔１〕又は〔２〕に記載の熱酸化異種複合基板。
〔４〕
　中間熱処理の雰囲気が、アルゴン、窒素、酸素、水素、ヘリウム、又は不活性ガスと酸素を混合した雰囲気であることを特徴とする〔１〕～〔３〕のいずれかに記載の熱酸化異種複合基板。
〔５〕
　ハンドル基板の熱膨張係数が４００℃以下で０．５４ｐｐｍ以上７．４ｐｐｍ以下であることを特徴とする〔１〕～〔４〕のいずれかに記載の熱酸化異種複合基板。
〔６〕
　ハンドル基板がサファイアであり、サファイアウェーハの膨張係数が室温から４００℃で７．４ｐｐｍ以下であることを特徴とする〔５〕に記載の熱酸化異種複合基板。
〔７〕
　ハンドル基板上に単結晶シリコン膜を有する異種複合基板に対し６５０～８５０℃の中間熱処理を加えた後、８５０℃を超えた温度で熱酸化処理を施すことを特徴とする熱酸化異種複合基板の製造方法。
〔８〕
　ハンドル基板がガラス、石英、サファイアのいずれかであることを特徴とする〔７〕に記載の熱酸化異種複合基板の製造方法。
〔９〕
　異種複合基板が、ハンドル基板と単結晶シリコン膜との間に埋め込み酸化膜が介在するものであることを特徴とする〔７〕又は〔８〕に記載の熱酸化異種複合基板の製造方法。
〔１０〕
　中間熱処理の雰囲気が、アルゴン、窒素、酸素、水素、ヘリウム、又は不活性ガスと酸素を混合した雰囲気であることを特徴とする〔７〕～〔９〕のいずれかに記載の熱酸化異種複合基板の製造方法。
〔１１〕
　ハンドル基板の熱膨張係数が４００℃以下で０．５４ｐｐｍ以上７．４ｐｐｍ以下であることを特徴とする〔７〕～〔１０〕のいずれかに記載の熱酸化異種複合基板の製造方法。
〔１２〕
　ハンドル基板がサファイアであり、サファイアウェーハの膨張係数が室温から４００℃で７．４ｐｐｍ以下であることを特徴とする〔１１〕に記載の熱酸化異種複合基板の製造方法。
　本発明によれば、熱酸化後の欠陥数を低減した熱酸化異種複合基板を得ることができる。
種々の温度で中間熱処理を行った場合の熱酸化ＳＯＳウェーハ基板のＨＦ欠陥数を示すグラフである。 種々の温度で中間熱処理を行った場合の熱酸化ＳＯＱウェーハ基板のＨＦ欠陥数を示すグラフである。 種々のサファイア方位に単結晶シリコン膜を有するＳＯＳウェーハを用いて中間熱処理を行った場合の熱酸化ＳＯＳウェーハ基板のＨＦ欠陥数を示すグラフである。
　本発明の熱酸化異種複合基板は、ハンドル基板上に単結晶シリコン膜を有する異種複合基板に６５０～８５０℃の中間熱処理を加えた後、８５０℃を超えた温度で熱酸化処理を施すことによって得られる。
　この場合、ハンドル基板と単結晶シリコン膜との間に埋め込み酸化膜（ＢＯＸ層：Ｂｏｘ＝Ｂｕｒｉｅｄ　ｏｘｉｄｅ）を介在させることもできる。
　本発明の対象となる複合基板のハンドル材料としては、ガラス、石英、サファイア等が主な対象である。これらの材料はシリコンとは大きく異なる膨張係数を有する。その膨張係数を下記表１に示す。
Figure JPOXMLDOC01-appb-T000001
　シリコンと石英を貼り合わせることでできるＳＯＱは膨張係数の差が２．０４ｐｐｍあり、ＳＯＳの場合は最小で４．４ｐｐｍ，最大で５．１ｐｐｍ存在する。サファイアは方位により膨張係数が異なるため、膨張係数差を少なくするために膨張係数の少ないサファイア基板を使用することで、本発明の効果を一層向上させることができる。具体的には、膨張係数の大きいＡ面ウェーハの使用を避け、Ｃ面（７．０ｐｐｍ）やＲ面（７．４ｐｐｍ程度）を使うことも効果的である。
　従って、ハンドル基板の熱膨張係数は４００℃以下で０．５４～７．４ｐｐｍであることが好ましく、サファイアウェーハの場合は、その膨張係数が室温から４００℃で７．４ｐｐｍ以下であることが好ましい。
　また、上記ハンドル基板の厚さは５００～８００μｍ、特に６００～７２５μｍが好ましく、単結晶シリコン膜の厚さは５０～５００ｎｍ、特に１００～３５０ｎｍが好ましい。埋め込み酸化膜（ＢＯＸ酸化膜）を介在させる場合、その厚さは２５～１５０ｎｍが好ましい。なお、ＢＯＸ酸化膜は、特開２００２－３０５２９２号公報において、ＳＯＩウェーハの埋め込み酸化膜の成膜について開示されているのと同様の方法で形成すればよい。
　上記異種複合基板を熱酸化処理する場合は、まず６５０～８５０℃、好ましくは７００～８５０℃の中間熱処理を施す。
　この中間熱処理の雰囲気は、扱いやすいものであれば、特に限定を受けることはない。代表的なものとして、アルゴン、窒素、酸素、水素、ヘリウム等が挙げられる。また、アルゴンや窒素などの不活性ガスと酸化ガスを混合しても構わない。
　また、中間熱処理の時間は、０．５～６時間、特に１～３時間であることが好ましい。短すぎると、本発明の目的が十分達成されないおそれがあり、長すぎると、コストの上昇を招くおそれがある。
　上記中間熱処理後は熱酸化処理を施す。この熱酸化処理条件としては公知の条件を採用し得るが、熱処理温度は８５０℃を超えた温度、好ましくは９００℃を超えた温度～１，０００℃、特に９５０～１，０００℃であるが、所望の酸化膜厚が得られる範囲であれば特に限定されない。なお、熱処理温度を９００℃を超えた温度とする場合、中間熱処理は６５０～９００℃、特に７００～９００℃とすることができる。熱処理雰囲気は、ドライ酸素、水蒸気などが一般的である。
　熱処理時間は、所望の酸化膜厚が得られれば特に限定はない。
　本発明によれば、欠陥数が顕著に減少した熱酸化異種複合基板が得られるが、複合基板の欠陥数の定量には、ＨＦ浸漬テストを適応することができる。これは、ＳＯＱやＳＯＳをＨＦ溶液に浸漬することで、欠陥を通じて内部の埋め込み酸化膜（ＢＯＸ層：Ｂｏｘ＝Ｂｕｒｉｅｄ　ｏｘｉｄｅ）を侵食することにより、大きさが拡大し、光学顕微鏡などでも簡単に発見ができるようになるテストである。このテストでは、ＢＯＸ酸化膜の厚さが２５～５００ｎｍであると検査が容易に行える。薄すぎるとＨＦが浸透せず、厚すぎるとＨＦの浸透が速すぎて検査上不利が生じるおそれがある。
　以下、実施例を示し、本発明を具体的に説明するが、本発明は下記の実施例に制限されるものではない。
　　［実施例１］
　直径１５０ｍｍ、厚さ６００μｍのサファイアウェーハ（Ｒ面）を支持基板とするＳＯＳウェーハを複数枚用意した。シリコンの厚さは２００ｎｍ、ＢＯＸ層の厚さは２００ｎｍである。このウェーハに、６００℃、６５０℃、７００℃、８００℃、８５０℃、９００℃の中間熱処理を加えた。雰囲気はアルゴンガスとし、保持時間を１時間とした。中間熱処理を施さないリファレンスのウェーハ１枚を追加し、これらのウェーハに１，０００℃でウェット酸化により、２００ｎｍの酸化膜を形成した。酸化後、これらのウェーハを１０％ＨＦ溶液に３０分間浸漬し、欠陥の数を数えたところ、図１の結果を得た。６５０℃から８５０℃までの中間熱処理を加えたものは、欠陥数が減少している。６００℃の中間熱処理を加えたものは欠陥がそれほど減少していないのは、６００℃が効果を発現させるには不十分な温度なためと思われる。また９００℃で中間処理したものは、中間処理の時点で既に欠陥が発現してしまったためと思われる。最適な温度は６５０℃から８５０℃程度と考えられる。
　　［実施例２］
　直径１５０ｍｍ、厚さ６２５μｍの石英ウェーハを支持基板とするＳＯＱウェーハを複数枚用意した。シリコンの厚さは２００ｎｍ、ＢＯＸ層の厚さは２００ｎｍである。このウェーハに、６００℃、６５０℃、７００℃、８００℃、８５０℃、９００℃の中間熱処理を加えた。雰囲気はアルゴンガスとし、保持時間を１時間とした。中間熱処理を施さないリファレンスのウェーハ１枚を追加し、これらのウェーハに９５０℃でウェット酸化により、２００ｎｍの酸化膜を形成した。酸化後、これらのウェーハを１０％ＨＦ溶液に３０分間浸漬し、欠陥の数を数えたところ、図２の結果を得た。６５０℃から８５０℃までの中間熱処理を加えたものは、欠陥数が減少している。６００℃の中間熱処理を加えたものは欠陥がそれほど減少していないのは、６００℃が効果を発現させるには不十分な温度なためと思われる。また９００℃で中間処理したものは、中間処理の時点で既に欠陥が発現してしまったためと思われる。最適な温度は６５０℃から８５０℃程度と考えられる。
　　［実施例３］
　直径１５０ｍｍ、厚さ６００μｍのサファイアウェーハを支持基板とするＳＯＳウェーハを複数枚用意した。この時のサファイアの方位は、Ｃ面（熱膨張係数ＣＴＥ＝７．０ｐｐｍ）、Ｒ面（熱膨張係数ＣＴＥ＝７．４ｐｐｍ）、Ａ面（熱膨張係数ＣＴＥ＝７．７ｐｐｍ）とした。シリコンの厚さは２００ｎｍ、ＢＯＸ層の厚さは２００ｎｍである。これらのウェーハに、８００℃の中間熱処理を加えた。雰囲気はアルゴンガスとし、保持時間を１時間とした。これらのウェーハに１，０００℃でウェット酸化により、２００ｎｍの酸化膜を形成した。酸化後、これらのウェーハを１０％ＨＦ溶液に３０分間浸漬し、欠陥の数を数えたところ、図３の結果を得た。Ｃ面、Ｒ面はＡ面よりも効果的に欠陥の数が減少していることが分かった。
　本方法は石英とサファイアに特化した実施例を記載したが、石英とサファイアの中間の熱膨張係数（０．５４～７．４ｐｐｍ）を取る材料をハンドル基板とした際にも同様に有効である。

Claims (12)

  1. 　ハンドル基板上に単結晶シリコン膜を有する異種複合基板であり、８５０℃を超えた熱酸化処理を施す前に６５０℃から８５０℃までの中間熱処理を加え、然る後に８５０℃を超えた温度で熱酸化処理を施すことで得られる熱酸化異種複合基板。
  2. 　ハンドル基板がガラス、石英、サファイアのいずれかであることを特徴とする請求項１に記載の熱酸化異種複合基板。
  3. 　ハンドル基板と単結晶シリコン膜との間に埋め込み酸化膜が介在することを特徴とする請求項１又は２に記載の熱酸化異種複合基板。
  4. 　中間熱処理の雰囲気が、アルゴン、窒素、酸素、水素、ヘリウム、又は不活性ガスと酸素を混合した雰囲気であることを特徴とする請求項１～３のいずれか１項に記載の熱酸化異種複合基板。
  5. 　ハンドル基板の熱膨張係数が４００℃以下で０．５４ｐｐｍ以上７．４ｐｐｍ以下であることを特徴とする請求項１～４のいずれか１項に記載の熱酸化異種複合基板。
  6. 　ハンドル基板がサファイアであり、サファイアウェーハの膨張係数が室温から４００℃で７．４ｐｐｍ以下であることを特徴とする請求項５に記載の熱酸化異種複合基板。
  7. 　ハンドル基板上に単結晶シリコン膜を有する異種複合基板に対し６５０～８５０℃の中間熱処理を加えた後、８５０℃を超えた温度で熱酸化処理を施すことを特徴とする熱酸化異種複合基板の製造方法。
  8. 　ハンドル基板がガラス、石英、サファイアのいずれかであることを特徴とする請求項７に記載の熱酸化異種複合基板の製造方法。
  9. 　異種複合基板が、ハンドル基板と単結晶シリコン膜との間に埋め込み酸化膜が介在するものであることを特徴とする請求項７又は８に記載の熱酸化異種複合基板の製造方法。
  10. 　中間熱処理の雰囲気が、アルゴン、窒素、酸素、水素、ヘリウム、又は不活性ガスと酸素を混合した雰囲気であることを特徴とする請求項７～９のいずれか１項に記載の熱酸化異種複合基板の製造方法。
  11. 　ハンドル基板の熱膨張係数が４００℃以下で０．５４ｐｐｍ以上７．４ｐｐｍ以下であることを特徴とする請求項７～１０のいずれか１項に記載の熱酸化異種複合基板の製造方法。
  12. 　ハンドル基板がサファイアであり、サファイアウェーハの膨張係数が室温から４００℃で７．４ｐｐｍ以下であることを特徴とする請求項１１に記載の熱酸化異種複合基板の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014178356A1 (ja) * 2013-05-01 2014-11-06 信越化学工業株式会社 ハイブリッド基板の製造方法及びハイブリッド基板
JP2015195290A (ja) * 2014-03-31 2015-11-05 信越化学工業株式会社 酸化膜付き異種ｓｏｉ基板の欠陥検出方法
JP2015195289A (ja) * 2014-03-31 2015-11-05 信越化学工業株式会社 酸化膜付き異種ｓｏｉ基板の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7262421B2 (ja) * 2020-05-08 2023-04-21 信越化学工業株式会社 圧電体複合基板およびその製造方法
JP7402112B2 (ja) 2020-05-08 2023-12-20 信越化学工業株式会社 圧電性単結晶膜を備えた複合基板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140682A (ja) * 1997-07-18 1999-02-12 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JP2002305292A (ja) 2001-04-06 2002-10-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハおよびその製造方法
JP2006332649A (ja) * 2005-05-23 2006-12-07 Samsung Electro Mech Co Ltd 垂直構造半導体発光素子およびその製造方法
JP2008306166A (ja) * 2007-05-10 2008-12-18 Semiconductor Energy Lab Co Ltd 半導体装置製造用基板の作製方法、および半導体装置の作製方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4178191A (en) * 1978-08-10 1979-12-11 Rca Corp. Process of making a planar MOS silicon-on-insulating substrate device
US4509990A (en) * 1982-11-15 1985-04-09 Hughes Aircraft Company Solid phase epitaxy and regrowth process with controlled defect density profiling for heteroepitaxial semiconductor on insulator composite substrates
JPS59159563A (ja) * 1983-03-02 1984-09-10 Toshiba Corp 半導体装置の製造方法
US5395788A (en) * 1991-03-15 1995-03-07 Shin Etsu Handotai Co., Ltd. Method of producing semiconductor substrate
US6312968B1 (en) * 1993-06-30 2001-11-06 The United States Of America As Represented By The Secretary Of The Navy Method for fabricating an electrically addressable silicon-on-sapphire light valve
JPH11145438A (ja) * 1997-11-13 1999-05-28 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
FR2777115B1 (fr) * 1998-04-07 2001-07-13 Commissariat Energie Atomique Procede de traitement de substrats semi-conducteurs et structures obtenues par ce procede
JPH11330438A (ja) * 1998-05-08 1999-11-30 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
US6417078B1 (en) 2000-05-03 2002-07-09 Ibis Technology Corporation Implantation process using sub-stoichiometric, oxygen doses at different energies
US6797604B2 (en) 2000-05-08 2004-09-28 International Business Machines Corporation Method for manufacturing device substrate with metal back-gate and structure formed thereby
US6649535B1 (en) 2002-02-12 2003-11-18 Taiwan Semiconductor Manufacturing Company Method for ultra-thin gate oxide growth
US7176528B2 (en) 2003-02-18 2007-02-13 Corning Incorporated Glass-based SOI structures
FR2855909B1 (fr) * 2003-06-06 2005-08-26 Soitec Silicon On Insulator Procede d'obtention concomitante d'au moins une paire de structures comprenant au moins une couche utile reportee sur un substrat
KR100588647B1 (ko) 2003-12-30 2006-06-12 동부일렉트로닉스 주식회사 반도체 소자의 제조 방법
JP2005217288A (ja) * 2004-01-30 2005-08-11 Seiko Epson Corp 電気光学装置の製造方法
JP4407384B2 (ja) 2004-05-28 2010-02-03 株式会社Ｓｕｍｃｏ Ｓｏｉ基板の製造方法
KR100898649B1 (ko) * 2004-05-28 2009-05-22 가부시키가이샤 섬코 Ｓｏｉ기판 및 그 제조방법
JP2006032725A (ja) 2004-07-16 2006-02-02 Sumco Corp 半導体ウェーハの酸化膜形成方法
JP2006310661A (ja) 2005-04-28 2006-11-09 Toshiba Corp 半導体基板および製造方法
WO2007074550A1 (ja) * 2005-12-27 2007-07-05 Shin-Etsu Chemical Co., Ltd. Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
WO2008121262A2 (en) 2007-03-30 2008-10-09 Corning Incorporated Glass-ceramic-based semiconductor-on-insulator structures and method for making the same
JP2008263087A (ja) 2007-04-12 2008-10-30 Shin Etsu Chem Co Ltd Ｓｏｉ基板の製造方法
CN101383379A (zh) * 2007-09-05 2009-03-11 中国科学院微电子研究所 多介质复合隧穿层的纳米晶浮栅存储器及其制作方法
JP2009105315A (ja) * 2007-10-25 2009-05-14 Shin Etsu Chem Co Ltd 半導体基板の製造方法
US8119490B2 (en) * 2008-02-04 2012-02-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
SG166060A1 (en) 2009-04-22 2010-11-29 Semiconductor Energy Lab Method of manufacturing soi substrate
JP2010278337A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないｓｏｓ基板
FR2954585B1 (fr) 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
JP2011138818A (ja) 2009-12-25 2011-07-14 Panasonic Corp 半導体装置、高周波集積回路、高周波無線通信システムおよび半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1140682A (ja) * 1997-07-18 1999-02-12 Sony Corp 不揮発性半導体記憶装置及びその製造方法
JP2002305292A (ja) 2001-04-06 2002-10-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハおよびその製造方法
JP2006332649A (ja) * 2005-05-23 2006-12-07 Samsung Electro Mech Co Ltd 垂直構造半導体発光素子およびその製造方法
JP2008306166A (ja) * 2007-05-10 2008-12-18 Semiconductor Energy Lab Co Ltd 半導体装置製造用基板の作製方法、および半導体装置の作製方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2804202A4

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014178356A1 (ja) * 2013-05-01 2014-11-06 信越化学工業株式会社 ハイブリッド基板の製造方法及びハイブリッド基板
US9741603B2 (en) 2013-05-01 2017-08-22 Shin-Etsu Chemical Co., Ltd. Method for producing hybrid substrate, and hybrid substrate
JP2015195290A (ja) * 2014-03-31 2015-11-05 信越化学工業株式会社 酸化膜付き異種ｓｏｉ基板の欠陥検出方法
JP2015195289A (ja) * 2014-03-31 2015-11-05 信越化学工業株式会社 酸化膜付き異種ｓｏｉ基板の製造方法

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