WO2013166779A1 - 数据发送方法及装置 - Google Patents

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bits
mapping
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杨丽宁
黄灿
高贞
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ZTE Corp
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04L5/003—Arrangements for allocating sub-channels of the transmission path
    • H04L5/0044—Allocation of payload; Allocation of data channels, e.g. PDSCH or PUSCH
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/04—Distributors combined with modulators or demodulators
    • H04J3/047—Distributors with transistors or integrated circuits
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
    • H04J3/1605—Fixed allocated frame structures

Definitions

  • a distributed base station has replaced a conventional macro base station.
  • the distributed base station is characterized by baseband and radio frequency separation, and is extended by fiber or cable, while the baseband and radio unit of the conventional base station are integrated.
  • the baseband unit (BBU) of the distributed base station forms a shared baseband pool, and the baseband and radio frequency are connected by long-distance transmission means, such as fiber and cable, and then the radio unit (RRU) is placed. Wherever needed, the distributed base station separates the two separate parts and develops them independently.
  • the BBU and the RRU are connected by optical fibers, and the interface between them has formed a standard interface.
  • the mainstream interface standard has a common public radio interface (The Common Public Radio Interface, CPRI for short), and an interface between the RRU and the BBU ( Interface between the RRU and the BBU, referred to as IR).
  • CPRI interface is widely used to support Global System for Mobile Communication (GSM), Universal Mobile Telecommunications System (UMTS), and Code Division Multiple Access (Code Division Multiple Access). Single-mode, mixed-mode transmission of multiple formats such as CDMA) and Long-Term Evolution (LTE).
  • the CPRI protocol carries three types of data: orthogonal IQ data, control words, and signaling, where the transmission format of control words and signaling is relatively fixed, while IQ data transmission is very flexible.
  • the CPRI protocol only stipulates that the transmission of IQ data can satisfy the rate of a basic frame transmitted by CPRI (3.84 Mbps). Therefore, different systems have different IQ placement methods in the CPRI frame format, and various mixed modes are mixed.
  • the format of the IQ placement in the CPRI frame format is also different, which brings about the difference in the implementation of the IQ data group deframing.
  • a data transmitting method including: receiving IQ data from an uplink; and arranging IQ data by using a storage unit according to mapping of IQ data in a CPRI basic frame; The sequenced IQ data is combined to form CPRI data, and the CPRI data is transmitted.
  • arranging the IQ data by using the storage unit comprises: sampling the IQ data; according to the mapping of the IQ data in the CPRI basic frame, sampling one clock cycle of IQ
  • Each bit in the data is separately extracted; each bit is stored separately to a different memory unit; the hardware is instructed to read all bits of the same carrier from different memory cells in one clock cycle to compose carrier data.
  • the indication hardware reads all the bits of the same carrier from different memory units in one clock cycle.
  • the carrier data comprises: indicating, by the register, that the hardware reads all the bits of the same carrier from different storage units in one clock cycle. Compose the carrier data.
  • the storage unit is a random accessor RAM.
  • a data transmitting apparatus comprising: a receiving module configured to receive IQ data from an uplink; and an arranging module configured to map according to mapping of IQ data in a CPRI basic frame
  • the storage unit arranges the IQ data; the merge module is configured to combine the control word and the arranged IQ data to form the CPRI data; and the sending module is configured to send the CPRI data.
  • a data transmitting method comprising: receiving CPRI data, separating a control word in the CPRI data from the IQ data; constructing the same information as mapping the IQ data in the CPRI basic frame, using The storage unit arranges the IQ data; sends the arranged IQ data.
  • constructing the same information as the mapping of the IQ data in the CPRI basic frame comprises: constructing the same information as the mapping of the IQ data in the CPRI basic frame according to the current system and the bit width.
  • arranging the IQ data by using the storage unit comprises: sampling the IQ data; instructing the hardware to extract each bit of the sampled IQ data of one clock cycle separately; respectively writing each bit to a different storage Unit; reads all bits of the same carrier from different memory cells in one clock cycle, and groups all bits into carrier data.
  • reading all the bits of the same carrier from different memory cells comprises: indicating, by the register, that the hardware reads all bits of the same carrier from different memory cells in one clock cycle.
  • the storage unit is a RAM.
  • a data transmitting apparatus comprising: a receiving module configured to receive CPRI data; a separating module configured to separate a control word in the CPRI data from the IQ data; constructing a module, configured to construct The same information as the mapping of the IQ data in the CPRI basic frame; the arranging module, configured to arrange the IQ data by using the storage unit; and the sending module, configured to send the arranged IQ data.
  • the IQ data is arranged by using the storage unit, and the CPRI framing operation of the arranged data is extracted, the hardware processing is simple, the implementation complexity is small, the system is upgraded, and the transmission bandwidth of multiple standards (single mode or mixed mode) is adopted.
  • FIG. 1 is a flow chart 1 of a data transmitting method according to an embodiment of the present invention
  • FIG. 2 is a block diagram showing a structure of a data transmitting apparatus according to an embodiment of the present invention
  • FIG. 3 is a data transmitting according to an embodiment of the present invention.
  • FIG. 4 is a block diagram showing the structure of a data transmitting apparatus according to an embodiment of the present invention
  • FIG. 5 is a flow chart of a downlink deframing according to a preferred embodiment of the present invention
  • FIG. 6 is a schematic diagram of a downlink deframing according to a preferred embodiment of the present invention
  • FIG. 1 is a first flowchart of a data transmitting method according to an embodiment of the present invention. As shown in FIG. 1, the following steps S102 to S106 are included. Step S102, receiving IQ data from the uplink. Step S104, the IQ data is arranged by using the storage unit according to the mapping of the IQ data in the CPRI basic frame.
  • step S106 the control word is combined with the arranged IQ data to form CPRI data, and the CPRI data is transmitted.
  • the group deframing hardware implementation of IQ data is more complicated and less flexible.
  • the IQ data is arranged by using the storage unit, and the aligned CPRI framing operation is extracted, the hardware processing is simple, the implementation complexity is small, the system is upgraded, and the transmission of multiple formats (single mode or mixed mode) is performed. Bandwidth changes and upgrades will only change at the software level, without affecting hardware implementation, and have great flexibility.
  • Step S104 includes: sampling IQ data; extracting each bit of the sampled IQ data in one clock cycle according to the mapping of the IQ data in the CPRI basic frame; respectively storing each bit to a different storage Unit; instructs the hardware to read all bits of the same carrier from different memory units in one clock cycle to compose carrier data. It is guaranteed that all the bits of the same carrier are read out in one clock cycle, so that carrier data can be formed for transmission.
  • the indication hardware reads all the bits of the same carrier from different memory units in one clock cycle.
  • the carrier data comprises: indicating, by the register, that the hardware reads all the bits of the same carrier from different storage units in one clock cycle. Compose the carrier data.
  • the storage unit may be a random access memory (RAM).
  • FIG. 2 is a block diagram of a structure of a data transmitting apparatus according to an embodiment of the present invention.
  • the receiving module is included. 22.
  • the structure is described in detail below.
  • the receiving module 22 is configured to receive orthogonal IQ data from the uplink; the arranging module 24 is connected to the receiving module 22, and is configured to arrange the IQ data by using the storage unit according to the mapping of the IQ data in the CPRI basic frame;
  • the merging module 26 is coupled to the arranging module 24, configured to combine the control words with the aligned IQ data to form CPRI data; the transmitting module 28, coupled to the merging module 26, is configured to transmit CPRI data.
  • the arranging module 24 includes: a sampling unit configured to sample the IQ data; an extracting unit connected to the sampling unit, configured to map each of the IQ data of one clock cycle sampled according to the mapping of the IQ data in the CPRI basic frame.
  • FIG. 3 is a second flowchart of a data sending method according to an embodiment of the present invention. As shown in FIG. 3, the following steps S302 to S306 are included.
  • Step S302 receiving CPRI data, separating the control word in the CPRI data from the IQ data.
  • Step S304 constructing the same information as the mapping of the IQ data in the CPRI basic frame, and arranging the IQ data by using the storage unit.
  • Step S306 sending the arranged IQ data.
  • the group deframing hardware implementation of IQ data is more complicated and less flexible.
  • the IQ data is arranged by using the storage unit, and the arranged IQ data is sent, the hardware processing is simple, the implementation complexity is small, the system is upgraded, and the transmission bandwidth of the multiple formats (single mode or mixed mode) is changed. And upgrades, only changes at the software level, without affecting the hardware implementation, with great flexibility.
  • constructing the same information as the mapping of the IQ data in the CPRI basic frame comprises: constructing the same information as the mapping of the IQ data in the CPRI basic frame according to the current system and the bit width.
  • Step S304 includes: sampling the IQ data; instructing the hardware to extract each bit of the sampled one clock cycle IQ data separately; writing each bit to a different memory unit separately; from a different clock cycle All bits of the same carrier are read out in the storage unit, and all bits are grouped into carrier data.
  • reading all the bits of the same carrier from different memory cells comprises: indicating, by the register, that the hardware reads all bits of the same carrier from different memory cells in one clock cycle.
  • the above storage unit may be a RAM.
  • FIG. 4 is a block diagram 2 of a data transmitting apparatus according to an embodiment of the present invention.
  • the receiving module is included. 42. Separation module 44, construction module 46, alignment module 48, and transmission module 49.
  • the structure is described in detail below.
  • the receiving module 42 is configured to receive CPRI data;
  • the separating module 44 is connected to the receiving module 42 and configured to separate the control word in the CPRI data from the IQ data;
  • the constructing module 46 is connected to the separating module 44, configured to construct and IQ data.
  • the construction module 46 constructs the same information as the mapping of the IQ data in the CPRI basic frame according to the current system and the bit width.
  • the arranging module 48 includes: a sampling unit configured to sample IQ data; an indication unit connected to the sampling unit, configured to instruct the hardware to extract each bit of the IQ data of one clock cycle sampled separately; Connected to the indication unit, set to write each bit to a different memory unit; the read unit, connected to the write unit, set to read all of the same carrier from different memory cells in one clock cycle A bit, a constituent unit, connected to the reading unit, is set to compose all bits into carrier data.
  • reading all the bits of the same carrier from different memory cells comprises: indicating, by the register, that the hardware reads all bits of the same carrier from different memory cells in one clock cycle.
  • the above storage unit may be a RAM.
  • the software needs to obtain a table of IQ data placement in a CPRI frame format of various standards (including mixed mode), bit width, and optical port rate in advance, and bits for the same carrier (deframe) ) and the bits (frames) that need to be output in the same clock cycle can only be stored in different RAMs, but not in different addresses of a certain RAM.
  • the above embodiments enable the CPRI interface to carry IQ data for transmission without being restricted by the standard and IQ data placement.
  • the above embodiment provides a solution for deframing a CPRI group based on hardware and software cooperation, and is a solution for software-dominated CPRI group de-frameing, and the minimum granularity is single bit.
  • the software stores each bit in IQ in the storage unit through the configuration register.
  • the software configuration register is used to extract different values from the storage unit.
  • the bits form a set of IQs for deframe output or CPRI framing operations.
  • the implementation process will be described in detail below in conjunction with the preferred embodiments.
  • the embodiment of the present invention implements the de-frameping of the IQ data group of the CPRI based on the cooperation of the software and the hardware, and is mainly divided into two processes: a downlink de-frame process and an uplink framing process. The following description is respectively described in conjunction with the preferred embodiments.
  • Step 1 Separate the control word from the IQ data based on the CPRI rate information configured by the software.
  • Step 2 The software constructs a table with the same position of the IQ data in the CPRI frame format according to the current system and the bit width, and knows the carrier information of each bit (bit) of the IQ data; the software informs the hardware according to the table
  • Each bit of the sampled IQ data of one clock cycle is extracted separately.
  • Step 3 Store each bit of the extracted different carriers into a different RAM (memory unit) or a unit of RAM.
  • the software controls the hardware to write each bit in the IQ data into a prescribed RAM unit through a table in which the IQ data is placed in the CPRI frame format, and reads out from the RAM unit according to the requirements of the software configuration.
  • the software needs to obtain the format information of the IQ data placement in the CPRI frame format, which is affected by the optical port rate, the standard, and the system transmission bandwidth.
  • the above factors are determined. Therefore, before the system is powered on or powered on, the format information of the IQ data placement in the CPRI frame format can be known through the signaling transmission software.
  • the information obtained by the software is the format of the IQ data in a basic frame, and the size of a basic frame is determined by the optical port rate, so it is required here. Meet the maximum speed of the optical port supported by the system.
  • the core components are multiple single-bit wide RAMs and associated memory control circuitry.
  • the data amount of the single-bit wide RAM requires at least one data amount of the CPRI basic frame to be stored. Therefore, the number of single-bit width RAM is the number of bits of the data sampled once, and the depth of the single-bit width RAM is The number of sampling points included in a basic frame at a certain rate is equivalent to a mapping of the IQ data placement format in the software on the hardware.
  • the resources of the single-bit wide RAM depend on the maximum rate of optical ports supported by the system. It should be noted that the multi-bit width RAM can also implement the above solution, as long as all the bits of the same carrier are read in one clock cycle, but the multi-bit width RAM is applied to the above process, which is complicated to implement.
  • Uplink framing process is the reverse process of the downlink demapping process. Receive IQ data from the uplink, according to
  • the frame format of CPRI performs IQ data arrangement, and finally the process of combining the control words and IQ data is completed according to the current optical port rate.
  • the processing flow is shown in Figure 6.
  • the first step each bit of the IQ data of each clock cycle of the uplink input is the same carrier, and the software will sample each bit of the IQ data of one clock cycle according to the IQ placement position in the CPRI frame format. Extract them separately.
  • Step 2 Store each bit of the extracted different carriers into a different RAM or a unit of RAM. It should be noted that a key limitation in storage is that different bits of the same AxC (antenna carrier) belonging to the CPRI can only be stored in different RAMs and cannot be stored in different addresses of a certain RAM.
  • Step 4 Combine the control word with the IQ data according to the CPRI rate information configured by the software to form a frame format output of the CPRI.
  • the framing process ends. In the above framing process, the key information comes from the software configuration, and the core technology is consistent with the deframe processing.
  • the software controls the hardware to write each bit of the IQ data to a specified RAM unit through a table of IQ data placement in the CPRI frame format, and reads it out from the RAM unit as required by the software configuration.
  • the core components are multiple single-bit wide RAMs and associated memory control circuitry. The number of RAMs with a single bit width is consistent with the description of the RAM depth in the deframe processing.
  • a data transmitting method and apparatus are provided.
  • the maximum rate of CPRI is determined, there is no limit to the placement of IQ in the CPRI frame format, which has good versatility; this scheme has simple hardware processing and small implementation complexity; system upgrade, multiple modes (single mode or mixed) Mode change and upgrade of the transmission bandwidth will only change at the software level, without affecting the hardware implementation, and has great flexibility.
  • the above modules or steps of the present invention can be implemented by a general-purpose computing device, which can be concentrated on a single computing device or distributed over a network composed of multiple computing devices.
  • the invention is not limited to any specific combination of hardware and software.
  • the above is only the preferred embodiment of the present invention, and is not intended to limit the present invention, and various modifications and changes can be made to the present invention. Any modifications, equivalent substitutions, improvements, etc. made within the spirit and scope of the present invention are intended to be included within the scope of the present invention.

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  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mobile Radio Communication Systems (AREA)

Abstract

本发明公开了一种数据发送方法及装置，该方法包括：接收来自于上行链路的IQ数据；根据IQ数据在CPRI基本帧中的映射，利用存储单元对该IQ数据进行排列；将控制字与排列后的IQ数据合并组成CPRI数据，并发送CPRI数据。通过本发明，利用存储单元将IQ数据进行排列，并提取排列后的数据CPRI组帧操作，硬件处理简单，实现复杂度小，系统升级，多种制式（单模或者混模）的传输带宽的变化和升级，只会在软件层面上发生变动，不会影响硬件的实现，具有很好的灵活性。

Description

数据发送方法及装置 技术领域 本发明涉及通信领域， 具体而言， 涉及一种数据发送方法及装置。 背景技术 在第 3代移动通信系统中， 分布式基站已经取代了传统的宏基站。 分布式基站以 基带和射频分离为特征， 采用光纤或电缆进行拉远,而传统基站的基带和射频单元是一 体化的。 分布式基站的基带单元 （Baseband Unit, 简称为 BBU) 组成一个共享的基带 池，通过远距离传输手段， 比如光纤和电缆连接基带和射频，然后将射频单元（Remote Radio Unit, 简称为 RRU) 放置到各种需要的地方， 分布式基站将两个互相独立的部 分分离开来， 独立开发。
BBU和 RRU之间由光纤连接， 它们之间的接口已经形成了一个标准接口， 目前 主流的接口标准有公共无线接口 （The Common Public Radio Interface, 简称为 CPRI)、 RRU与 BBU之间的接口 （Interface between the RRU and the BBU， 简称为 IR)。 其中 CPRI 接口使用较为广泛， 能够支持全球移动通信 （Global system for Mobile Communication， 简称为 GSM )、 通用移动通信系统 （ Universal Mobile Telecommunications System,简称为 UMTS)、码分多址 ( Code Division Multiple Access, 简称为 CDMA)、 长期演进（Long-Term Evolution, 简称为 LTE)等多种制式单模、 混 模的传输。
CPRI协议承载了三种类型的数据： 正交 IQ数据、 控制字和信令， 其中控制字和 信令的传输格式相对固定，而 IQ数据传输非常灵活。 CPRI协议中只规定了 IQ数据的 传输满足 CPRI传输的一个基本帧的速率（3.84Mbps)即可，因此，不同的制式在 CPRI 帧格式中 IQ摆放方式均不一样， 各种不同制式的混模在 CPRI帧格式中的 IQ摆放格 式也不一样， 带来了 IQ数据组解帧实现上的不同。 关于上述 IQ数据的组解帧， 目前大多数实现方案均是在 CPRI传输的一个基本帧 中寻求一种相对合适的 IQ数据摆放格式，然后根据这个摆放格式的特点进行数据组帧 和解帧处理， 并且处理的过程均是采用硬件实现。 但是， 上述方案实现的硬件复杂度较高， 同时， 随着 CPRI协议的发展和系统的 升级， 其灵活性受到限制。 当不同制式 （单模或者混模） 的传输带宽发生变化后， 就 会直接影响 CPRI传输的一个基本帧中的 IQ数据摆放格式，进而导致硬件的实现方式 随之而变。 因此， 如何更好的适应协议和系统的发展， 适应各种可能的 IQ数据摆放格 式成为关键的技术， 也是提高产品生命力和市场竞争力的主要问题。 发明内容 本发明提供了一种数据发送方法及装置， 以至少解决相关技术中， IQ数据的组解 帧硬件实现较复杂， 且灵活性较差的问题。 根据本发明的一个方面， 提供了一种数据发送方法， 包括： 接收来自于上行链路 的 IQ数据；根据 IQ数据在 CPRI基本帧中的映射，利用存储单元对 IQ数据进行排列； 将控制字与排列后的 IQ数据合并组成 CPRI数据， 并发送 CPRI数据。 优选地， 根据 IQ数据在 CPRI基本帧中的映射， 利用存储单元对 IQ数据进行排 列包括： 对 IQ数据进行采样； 根据 IQ数据在 CPRI基本帧中的映射， 将采样到的一 个时钟周期的 IQ数据中的每个比特分别提取出来;分别将每个比特存储到不同的存储 单元； 指示硬件在一个时钟周期内从不同的存储单元中读取同一载波的所有比特组成 载波数据。 优选地， 指示硬件在一个时钟周期内从不同的存储单元中读取同一载波的所有比 特组成载波数据包括： 通过寄存器指示硬件在一个时钟周期内从不同的存储单元中读 取同一载波的所有比特组成载波数据。 优选地， 存储单元是随机存取器 RAM。 根据本发明的另一个方面， 提供了一种数据发送装置， 包括： 接收模块， 设置为 接收来自于上行链路的 IQ数据； 排列模块， 设置为根据 IQ数据在 CPRI基本帧中的 映射， 利用存储单元对 IQ数据进行排列； 合并模块， 设置为将控制字与排列后的 IQ 数据合并组成 CPRI数据； 发送模块， 设置为发送 CPRI数据。 根据本发明的一个方面， 提供了一种数据发送方法， 包括： 接收到 CPRI数据， 将 CPRI数据中的控制字与 IQ数据分离；构造与 IQ数据在 CPRI基本帧中的映射相同 的信息， 利用存储单元对 IQ数据进行排列； 发送排列后的 IQ数据。 优选地， 构造与 IQ数据在 CPRI基本帧中的映射相同的信息包括： 根据当前制式 和位宽构造与 IQ数据在 CPRI基本帧中的映射相同的信息。 优选地， 利用存储单元对 IQ数据进行排列包括： 对 IQ数据进行采样； 指示硬件 将采样到的一个时钟周期的 IQ数据中的每个比特分别提取出来;分别将每个比特写入 不同的存储单元；在一个时钟周期内从不同的存储单元中读取出同一载波的所有比特， 将所有比特组成载波数据。 优选地， 从不同的存储单元中读取出同一载波的所有比特包括： 通过寄存器指示 硬件在一个时钟周期内从不同的存储单元中读取出同一载波的所有比特。 优选地， 存储单元是 RAM。 根据本发明的另一个方面， 提供了一种数据发送装置， 包括： 接收模块， 设置为 接收 CPRI数据； 分离模块， 设置为将 CPRI数据中的控制字与 IQ数据分离； 构造模 块， 设置为构造与 IQ数据在 CPRI基本帧中的映射相同的信息； 排列模块， 设置为利 用存储单元对 IQ数据进行排列； 发送模块， 设置为发送排列后的 IQ数据。 通过本发明， 利用存储单元将 IQ数据进行排列， 并提取排列后的数据 CPRI组帧 操作， 硬件处理简单， 实现复杂度小， 系统升级， 多种制式 （单模或者混模） 的传输 带宽的变化和升级， 只会在软件层面上发生变动， 不会影响硬件的实现， 具有很好的 灵活性。 附图说明 此处所说明的附图用来提供对本发明的进一步理解， 构成本申请的一部分， 本发 明的示意性实施例及其说明用于解释本发明， 并不构成对本发明的不当限定。 在附图 中： 图 1是根据本发明实施例的数据发送方法的流程图一； 图 2是根据本发明实施例的数据发送装置的结构框图一； 图 3是根据本发明实施例的数据发送方法的流程图二； 图 4是根据本发明实施例的数据发送装置的结构框图二； 图 5是根据本发明优选实施例的下行解帧的流程示意图； 图 6是根据本发明优选实施例的下行组帧的流程示意图。 具体实施方式 需要说明的是， 在不冲突的情况下， 本申请中的实施例及实施例中的特征可以相 互组合。 下面将参考附图并结合实施例来详细说明本发明。 目前无线产品中各种制式并存， 由于制式、 带宽以及光口速率的不同， IQ数据在 CPRI帧中摆放格式也不同。 为了适应上述不同， CPRI的 IQ数据组解帧的通用性、灵 活性以及设计复杂度的问题被提出。 本发明实施例提供了一种数据发送方法，应用于 IQ数据的组帧过程。图 1是根据 本发明实施例的数据发送方法的流程图一，如图 1所示，包括如下的步骤 S102至步骤 S106。 步骤 S102， 接收来自于上行链路的 IQ数据。 步骤 S104， 根据 IQ数据在 CPRI基本帧中的映射， 利用存储单元对 IQ数据进行 排列。 步骤 S106,将控制字与排列后的 IQ数据合并组成 CPRI数据，并发送 CPRI数据。 相关技术中， IQ数据的组解帧硬件实现较复杂，且灵活性较差。本发明实施例中， 利用存储单元将 IQ数据进行排列， 并提取排列后的数据 CPRI组帧操作， 硬件处理简 单， 实现复杂度小， 系统升级， 多种制式（单模或者混模） 的传输带宽的变化和升级， 只会在软件层面上发生变动， 不会影响硬件的实现， 具有很好的灵活性。 步骤 S104包括： 对 IQ数据进行采样； 根据 IQ数据在 CPRI基本帧中的映射， 将 采样到的一个时钟周期的 IQ数据中的每个比特分别提取出来;分别将每个比特存储到 不同的存储单元； 指示硬件在一个时钟周期内从不同的存储单元中读取同一载波的所 有比特组成载波数据。 保证在一个时钟周期内将同一载波的比特全部读取出来， 从而 可以组成载波数据进行传输。 优选地， 指示硬件在一个时钟周期内从不同的存储单元中读取同一载波的所有比 特组成载波数据包括： 通过寄存器指示硬件在一个时钟周期内从不同的存储单元中读 取同一载波的所有比特组成载波数据。 优选地，上述存储单元可以是随机存取器（Random Access Memory,简称为 RAM)。 对应于上述数据发送方法（组帧）， 本发明实施例还提供了一种数据发送装置， 图 2是根据本发明实施例的数据发送装置的结构框图一， 如图 2所示，包括接收模块 22、 排列模块 24、 合并模块 26和发送模块 28。 下面对其结构进行详细描述。 接收模块 22， 设置为接收来自于上行链路的正交 IQ数据； 排列模块 24， 连接至 接收模块 22， 设置为根据 IQ数据在 CPRI基本帧中的映射， 利用存储单元对 IQ数据 进行排列； 合并模块 26， 连接至排列模块 24， 设置为将控制字与排列后的 IQ数据合 并组成 CPRI数据； 发送模块 28， 连接至合并模块 26， 设置为发送 CPRI数据。 排列模块 24包括： 采样单元， 设置为对 IQ数据进行采样； 提取单元， 连接至采 样单元，设置为根据 IQ数据在 CPRI基本帧中的映射，将采样到的一个时钟周期的 IQ 数据中的每个比特分别提取出来； 存储单元， 连接至提取单元， 设置为分别将每个比 特存储到不同的存储单元； 指示单元， 连接至存储单元， 设置为指示硬件在一个时钟 周期内从不同的存储单元中读取同一载波的所有比特组成载波数据。 优选地， 指示单元通过寄存器指示硬件在一个时钟周期内从不同的存储单元中读 取同一载波的所有比特组成载波数据。 优选地， 上述存储单元可以是 RAM。 本发明还提供了一种数据发送方法，应用于 IQ数据的解帧过程。图 3是根据本发 明实施例的数据发送方法的流程图二，如图 3所示，包括如下的步骤 S302至步骤 S306。 步骤 S302， 接收到 CPRI数据， 将 CPRI数据中的控制字与 IQ数据分离。 步骤 S304,构造与 IQ数据在 CPRI基本帧中的映射相同的信息，利用存储单元对 IQ数据进行排列。 步骤 S306, 发送排列后的 IQ数据。 相关技术中， IQ数据的组解帧硬件实现较复杂，且灵活性较差。本发明实施例中， 利用存储单元将 IQ数据进行排列， 并发送排列后的 IQ数据， 硬件处理简单， 实现复 杂度小， 系统升级， 多种制式 （单模或者混模） 的传输带宽的变化和升级， 只会在软 件层面上发生变动， 不会影响硬件的实现， 具有很好的灵活性。 优选地， 构造与 IQ数据在 CPRI基本帧中的映射相同的信息包括： 根据当前制式 和位宽构造与 IQ数据在 CPRI基本帧中的映射相同的信息。 步骤 S304包括： 对 IQ数据进行采样； 指示硬件将采样到的一个时钟周期 IQ数 据中的每个比特分别提取出来； 分别将每个比特写入不同的存储单元； 在一个时钟周 期内从不同的存储单元中读取出同一载波的所有比特， 将所有比特组成载波数据。 优选地， 从不同的存储单元中读取出同一载波的所有比特包括： 通过寄存器指示 硬件在一个时钟周期内从不同的存储单元中读取出同一载波的所有比特。 优选地， 上述存储单元可以是 RAM。 对应于上述数据发送方法（解帧）， 本发明实施例还提供了一种数据发送装置， 图 4是根据本发明实施例的数据发送装置的结构框图二， 如图 4所示，包括接收模块 42、 分离模块 44、构造模块 46、排列模块 48和发送模块 49。下面对其结构进行详细描述。 接收模块 42， 设置为接收 CPRI数据； 分离模块 44， 连接至接收模块 42， 设置为 将 CPRI数据中的控制字与 IQ数据分离； 构造模块 46， 连接至分离模块 44， 设置为 构造与 IQ数据在 CPRI基本帧中的映射相同的信息； 排列模块 48， 连接至构造模块 46， 设置为利用存储单元对 IQ数据进行排列； 发送模块 49， 连接至排列模块 48， 设 置为发送排列后的 IQ数据。 优选地， 构造模块 46根据当前制式和位宽构造与 IQ数据在 CPRI基本帧中的映 射相同的信息。 排列模块 48包括： 采样单元， 设置为对 IQ数据进行采样； 指示单元， 连接至采 样单元，设置为指示硬件将采样到的一个时钟周期的 IQ数据中的每个比特分别提取出 来； 写入单元， 连接至指示单元， 设置为分别将每个比特写入不同的存储单元； 读取 单元， 连接至写入单元， 设置为在一个时钟周期内从不同的存储单元中读取出同一载 波的所有比特， 组成单元， 连接至读取单元， 设置为将所有比特组成载波数据。 优选地， 从不同的存储单元中读取出同一载波的所有比特包括： 通过寄存器指示 硬件在一个时钟周期内从不同的存储单元中读取出同一载波的所有比特。 优选地， 上述存储单元可以是 RAM。 综上所述， 本发明实施例中软件需要事先得到各种制式（包括混模）、位宽及光口 速率的 CPRI帧格式中 IQ数据摆放的表格， 以及对于同一载波的比特 （解帧）和需要 同一个时钟周期输出的比特 （组帧） 只能存储在不同的 RAM中， 而不能存储在某一 个 RAM的不同地址上。 上述实施例使得 CPRI接口能够不受制式和 IQ数据摆放的限制来承载 IQ数据进 行传输。 上述实施例给出了基于软硬件协同实现 CPRI组解帧的流程， 是一种软件主 导 CPRI组解帧的解决方案， 其最小颗粒度为单比特。 软件根据不同制式、 带宽和光 口速率在 CPRI帧格式中的摆放格式， 通过配置寄存器， 将 IQ中的每个比特存入存储 单元中； 同样是通过软件配置寄存器，从存储单元中提取不同的比特组成一组 IQ进行 解帧输出或者 CPRI组帧操作。 为了使本发明的技术方案和实现方法更加清楚， 下面将结合优选的实施例对其实 现过程进行详细描述。 基于上述描述， 本发明实施例基于软硬件协同实现 CPRI的 IQ数据组解帧， 主要 分为两个流程： 下行解帧流程和上行组帧流程。下面分别结合优选的实施例加以描述。
( 1 ) 下行解帧流程 下行解帧流程， 即从接收的来自于光纤上的 CPRI 的帧格式数据中解析出所需的 IQ数据的过程。 其处理流程如图 5所示。 第一步： 根据软件配置的 CPRI速率信息， 将控制字与 IQ数据分离。 第二步： 软件根据当前制式和位宽构造一个与 CPRI帧格式中 IQ数据摆放位置相 同的表， 同时得知 IQ数据的每个比特 （bit) 的载波信息； 软件根据该表告知硬件将 采样到的一个时钟周期的 IQ数据中的每个比特分别提取出来。 第三步： 将提取出来的不同载波的每个比特， 存入到不同的 RAM (存储单元）或 RAM的某个单元中。需要说明的是，存储时有一个关键限制是同一个载波的不同比特， 只能存储在不同的 RAM中，而不能存储在某一个 RAM的不同地址上，这是为了保证 同一载波的所有比特能在一个时钟周期内读出来。 第四步： 由于硬件存储的信息是由软件告知的，那么软件完全知道 IQ数据的每个 比特存储的相关信息， 从而软件可通过寄存器告知硬件从不同 RAM的地址中读取出 同一个载波的比特， 将其拼接成一个有效的载波数据输出。 解帧处理流程结束。 在上述处理流程中，软件通过 CPRI帧格式中 IQ数据摆放的表格来控制硬件将 IQ 数据中的每个比特写入规定的 RAM单元，并按照软件配置的要求从 RAM单元中读出 来。 软件需要获得 CPRI帧格式中 IQ数据摆放的格式信息， 该信息会受到光口速率、 制式、 系统传输带宽的因素影响， 但是在一种固定应用场景下， 上述因素是确定的， 所以在系统上电前或者上电开始通过信令的传输软件就可以得知 CPRI帧格式中 IQ数 据摆放的格式信息。 另外， 由于传输是基于 CPRI 的基本帧格式进行传输的， 所以软件所获得的信息 就是一个基本帧中 IQ数据的摆放格式，而一个基本帧的大小是由光口速率决定的，所 以这里需要满足系统支持的光口最大速率。 对于硬件部分， 核心组件是多个单比特位宽的 RAM以及相关的存储控制电路。 单比特位宽的 RAM的数据量要求至少存储一个 CPRI基本帧的数据量， 因此， 单比特 位宽的 RAM的个数是一次采样的数据的比特数，而单比特位宽的 RAM的深度是在某 一种速率下一个基本帧所包含的采样点数，相当于是软件中 IQ数据摆放格式在硬件上 的一个映射。 因此， 该单比特位宽的 RAM的资源取决于系统支持的光口最大速率。 需要说明的是， 多比特位宽的 RAM也可实现上述方案， 只要在一个时钟周期内读出 同一载波的所有比特即可， 但是多比特位宽的 RAM应用于上述流程， 实现起来较复 杂。
(2) 上行组帧流程 上行组帧流程是下行解帧流程的逆过程。 接收来自于上行链路的 IQ 数据， 根据
CPRI的帧格式进行 IQ数据排列，最后按照当前光口的速率完成控制字与 IQ数据的合 并输出的过程。 其处理流程如图 6所示。 第一步：上行输入的每一个时钟周期的 IQ数据的每个比特都是同一载波的，软件 根据 CPRI帧格式中 IQ摆放位置， 将采样到的一个时钟周期的 IQ数据中的每个比特 分别提取出来。 第二步：将提取出来的不同载波的每个比特，存入到不同的 RAM或 RAM的某个 单元中。 需要说明的是， 存储时有一个关键限制是属于 CPRI的同一个 AxC (天线载 波）的不同比特， 只能存储在不同的 RAM中， 而不能存储在某一个 RAM的不同地址 上。 通过存储的控制， 完成了上行输入的 IQ数据到一个 CPRI基本帧中的映射。 第三步： 由于硬件存储的信息是由软件告知的，那么软件完全知道 IQ的每个比特 存储的相关信息， 从而软件即可通过寄存器告知硬件从不同 RAM的地址中读取出一 个时钟周期的比特拼接成一个有效的 CPRI的 AxC数据输出。 第四步： 根据软件配置的 CPRI速率信息， 将控制字与 IQ数据合并， 组成 CPRI 的帧格式输出。 组帧处理流程结束。 在上述组帧处理流程中， 关键的信息均是来自于软件配置， 核心技术与解帧处理 一致。 对于软件来说， 软件通过 CPRI帧格式中 IQ数据摆放的表格来控制硬件将 IQ 数据中的每个比特写入规定的 RAM单元，并按照软件配置的要求从 RAM单元中读出 来。 对于硬件部分， 核心组件是多个单比特位宽的 RAM以及相关的存储控制电路。 单比特位宽的 RAM的个数， RAM深度同解帧处理中描述一致。 需要说明的是， 在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的 计算机系统中执行， 并且， 虽然在流程图中示出了逻辑顺序， 但是在某些情况下， 可 以以不同于此处的顺序执行所示出或描述的步骤。 综上所述， 根据本发明的上述实施例， 提供了一种数据发送方法及装置。 当 CPRI 的最大速率确定之后， 对 IQ在 CPRI帧格式中的摆放没有限制， 具有很好的通用性； 此方案硬件处理简单， 实现复杂度小； 系统升级， 多种制式 （单模或者混模） 的传输 带宽的变化和升级， 只会在软件层面上发生变动， 不会影响硬件的实现， 具有很好的 灵活性。 显然， 本领域的技术人员应该明白， 上述的本发明的各模块或各步骤可以用通用 的计算装置来实现， 它们可以集中在单个的计算装置上， 或者分布在多个计算装置所 组成的网络上， 可选地， 它们可以用计算装置可执行的程序代码来实现， 从而， 可以 将它们存储在存储装置中由计算装置来执行， 或者将它们分别制作成各个集成电路模 块， 或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。 这样， 本发明 不限制于任何特定的硬件和软件结合。 以上所述仅为本发明的优选实施例而已， 并不用于限制本发明， 对于本领域的技 术人员来说， 本发明可以有各种更改和变化。 凡在本发明的精神和原则之内， 所作的 任何修改、 等同替换、 改进等， 均应包含在本发明的保护范围之内。

Claims

权 利 要 求 书
1. 一种数据发送方法， 包括：
接收来自于上行链路的正交 IQ数据；
根据所述 IQ数据在公共无线接口 CPRI基本帧中的映射，利用存储单元对 所述 IQ数据进行排列；
将控制字与排列后的 IQ数据合并组成 CPRI数据，并发送所述 CPRI数据。
2. 根据权利要求 1所述的方法，其中，根据所述 IQ数据在 CPRI基本帧中的映射， 利用存储单元对所述 IQ数据进行排列包括：
对所述 IQ数据进行采样；
根据所述 IQ数据在所述 CPRI基本帧中的映射，将采样到的一个时钟周期 的 IQ数据中的每个比特分别提取出来；
分别将所述每个比特存储到不同的存储单元；
指示硬件在一个时钟周期内从所述不同的存储单元中读取同一载波的所有 比特组成载波数据。
3. 根据权利要求 1所述的方法， 其中， 指示硬件在一个时钟周期内从所述不同的 存储单元中读取同一载波的所有比特组成载波数据包括：
通过寄存器指示所述硬件在一个时钟周期内从所述不同的存储单元中读取 同一载波的所有比特组成载波数据。
4. 根据权利要求 1至 3中任一项所述的方法， 其中， 所述存储单元是随机存取器
5. 一种数据发送装置， 包括：
接收模块， 设置为接收来自于上行链路的正交 IQ数据；
排列模块，设置为根据所述 IQ数据在公共无线接口 CPRI基本帧中的映射， 利用存储单元对所述 IQ数据进行排列；
合并模块， 设置为将控制字与排列后的 IQ数据合并组成 CPRI数据； 发送模块， 设置为发送所述 CPRI数据。
6. 一种数据发送方法， 包括：
接收到公共无线接口 CPRI数据， 将所述 CPRI数据中的控制字与正交 IQ 数据分离；
构造与所述 IQ数据在 CPRI基本帧中的映射相同的信息，利用存储单元对 所述 IQ数据进行排列；
发送排列后的 IQ数据。
7. 根据权利要求 6所述的方法， 其中， 构造与所述 IQ数据在 CPRI基本帧中的映 射相同的信息包括：根据当前制式和位宽构造与所述 IQ数据在 CPRI基本帧中 的映射相同的信息。
8. 根据权利要求 6所述的方法， 其中， 利用存储单元对所述 IQ数据进行排列包 括：
对所述 IQ数据进行采样；
指示硬件将采样到的一个时钟周期的 IQ数据中的每个比特分别提取出来; 分别将所述每个比特写入不同的存储单元；
在一个时钟周期内从所述不同的存储单元中读取出同一载波的所有比特， 将所述所有比特组成载波数据。
9. 根据权利要求 8所述的方法， 其中， 从所述不同的存储单元中读取出同一载波 的所有比特包括：
通过寄存器指示所述硬件在一个时钟周期内从所述不同的存储单元中读取 出同一载波的所有比特。
10. 根据权利要求 6至 9中任一项所述的方法， 其中， 所述存储单元是 RAM。
11. 一种数据发送装置， 包括：
接收模块， 设置为接收公共无线接口 CPRI数据；
分离模块， 设置为将所述 CPRI数据中的控制字与正交 IQ数据分离； 构造模块，设置为构造与所述 IQ数据在 CPRI基本帧中的映射相同的信息; 排列模块， 设置为利用存储单元对所述 IQ数据进行排列；
发送模块， 设置为发送排列后的 IQ数据。
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