WO2015068251A1 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
WO2015068251A1
WO2015068251A1 PCT/JP2013/080195 JP2013080195W WO2015068251A1 WO 2015068251 A1 WO2015068251 A1 WO 2015068251A1 JP 2013080195 W JP2013080195 W JP 2013080195W WO 2015068251 A1 WO2015068251 A1 WO 2015068251A1
Authority
WO
WIPO (PCT)
Prior art keywords
insulating film
film
interlayer insulating
wiring
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2013/080195
Other languages
English (en)
French (fr)
Inventor
達矢 宇佐美
幸男 三浦
秀昭 土屋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to KR1020147022890A priority Critical patent/KR102186873B1/ko
Priority to KR1020207034402A priority patent/KR102332952B1/ko
Priority to CN202010792984.7A priority patent/CN111952281B/zh
Priority to PCT/JP2013/080195 priority patent/WO2015068251A1/ja
Priority to CN201380011034.4A priority patent/CN104919576B/zh
Priority to EP13874852.0A priority patent/EP3067920B1/en
Priority to JP2014540661A priority patent/JP6134727B2/ja
Priority to EP20213902.8A priority patent/EP3809451B1/en
Priority to US14/381,572 priority patent/US9281276B2/en
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to KR1020217038608A priority patent/KR102480116B1/ko
Priority to TW103126295A priority patent/TWI641098B/zh
Priority to TW107134158A priority patent/TWI669795B/zh
Publication of WO2015068251A1 publication Critical patent/WO2015068251A1/ja
Priority to US15/047,623 priority patent/US9559052B2/en
Anticipated expiration legal-status Critical
Priority to US15/394,752 priority patent/US20170110399A1/en
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/66—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials
    • H10P14/668—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials
    • H10P14/6681—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si
    • H10P14/6682—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/6922—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material containing Si, O and at least one of H, N, C, F or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P34/00—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices
    • H10P34/40—Irradiation with electromagnetic or particle radiation of wafers, substrates or parts of devices with high-energy radiation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/73—Etching of wafers, substrates or parts of devices using masks for insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/20—Cleaning during device manufacture
    • H10P70/27—Cleaning during device manufacture during, before or after processing of conductive materials, e.g. polysilicon or amorphous silicon layers
    • H10P70/277—Cleaning during device manufacture during, before or after processing of conductive materials, e.g. polysilicon or amorphous silicon layers the processing being a planarisation of conductive layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/033—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers in openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/047—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers by introducing additional elements therein
    • H10W20/051—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers by introducing additional elements therein by ion implantation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches
    • H10W20/057—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches by selectively depositing, e.g. by using selective CVD or plating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/075—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers of multilayered thin functional dielectric layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/076—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/077—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers on sidewalls or on top surfaces of conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/093—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts
    • H10W20/095—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts by irradiating with electromagnetic or particle radiation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/093—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts
    • H10W20/096—Manufacture or treatment of dielectric parts thereof by modifying materials of the dielectric parts by contacting with gases, liquids or plasmas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/42—Vias, e.g. via plugs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/425—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4403—Conductive materials thereof based on metals, e.g. alloys, metal silicides
    • H10W20/4421—Conductive materials thereof based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/47—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts comprising two or more dielectric layers having different properties, e.g. different dielectric constants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
    • H10W20/48—Insulating materials thereof
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/081—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts
    • H10W20/084—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures
    • H10W20/085—Manufacture or treatment of dielectric parts thereof by forming openings in the dielectric parts for dual-damascene structures involving intermediate temporary filling with material

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and can be suitably used for a semiconductor device including a Cu wiring and a manufacturing method thereof, for example.
  • Cu (copper) wiring is essential for high-speed operation and low power consumption.
  • a damascene method is used to form a wiring groove in an interlayer insulating film on a semiconductor substrate, and then a Cu (copper) film is deposited inside the wiring groove and on the interlayer insulating film. It is formed by selectively leaving a Cu film in the wiring trench by using a mechanical polishing (CMP: Chemical-Mechanical-Polishing) method.
  • CMP Chemical-Mechanical-Polishing
  • the bottom and side surfaces of the Cu wiring are TiN (titanium nitride). It is covered with a conductive barrier film such as a film. Further, the surface of the Cu wiring is covered with an insulating barrier film together with the surface of the adjacent interlayer insulating film.
  • TDDB Time Dependence Dielectric Breakdown
  • NH 3 ammonia
  • the use of an insulating film having a low dielectric constant, for example, SiCOH, is being studied in order to reduce the capacitance between wirings.
  • the inventor examined Cu wiring using an insulating film having a low dielectric constant as an interlayer insulating film, and found the following problems.
  • the power supply voltage remains substantially constant, and the electric field strength applied to the interlayer insulating film between the Cu wirings tends to increase.
  • the Cu wiring has a taper shape in the film thickness direction depending on the manufacturing method, and the electric field applied between the upper end portions of adjacent Cu wirings becomes the highest. That is, it can be said that the interface between the interlayer insulating film and the insulating barrier film is the place where TDDB breakdown (decrease in TDDB life) is most likely to occur.
  • the damage dielectric layer is formed by oxidizing and nitriding the surface of the low dielectric constant interlayer insulating film by the ammonia plasma treatment after the CMP process, the dielectric constant of the damaged layer is higher than the dielectric constant of the interlayer insulating film.
  • the electric field tends to concentrate on the damaged layer portion, and the TDDB life between Cu wirings is reduced (deteriorated).
  • a semiconductor device includes an interlayer insulating film, an adjacent Cu wiring formed in the interlayer insulating film, a surface of the interlayer insulating film and a surface of the Cu wiring, and the interlayer insulating film and the Cu wiring. And an insulating barrier film covering the wiring. And between adjacent Cu wiring, an interlayer insulation film has a damage layer in the surface, and has an electric field relaxation layer which has a nitrogen concentration higher than the nitrogen concentration of a damage layer in a deeper position than a damage layer.
  • the TDDB life of a semiconductor device provided with Cu wiring can be improved.
  • FIG. 3 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 2;
  • FIG. 4 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 3;
  • FIG. 5 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 4;
  • 6 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 5;
  • FIG. 6 is a CN-intensity distribution diagram of an interlayer insulating film of a semiconductor device according to an embodiment;
  • FIG. 7 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 6;
  • FIG. 9 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 8;
  • FIG. 10 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 9;
  • FIG. 11 is an essential part cross sectional view of the semiconductor device during a manufacturing step following FIG. 10;
  • FIG. 12 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG. 11;
  • FIG. 13 is a fragmentary cross-sectional view of the semiconductor device during a manufacturing step following that of FIG.
  • FIG. 12; 6 is a graph showing the relationship between the CN-strength ratio of the interlayer insulating film and the TDDB life of the semiconductor device of one embodiment. It is a gas flow figure concerning the manufacturing method of the semiconductor device of a 2nd embodiment. 6 is a CN-intensity distribution diagram of an interlayer insulating film according to a second embodiment. FIG. It is a modification of the gas flow figure concerning the manufacturing method of the semiconductor device of a 2nd embodiment.
  • FIG. 10 is a CN-intensity distribution diagram of an interlayer insulating film according to a third embodiment. It is principal part sectional drawing of the semiconductor device which concerns on 4th Embodiment. FIG.
  • FIG. 10 is a CN-intensity distribution diagram of an insulating barrier film according to a fourth embodiment. It is a gas flow figure concerning the manufacturing method of the semiconductor device of a 4th embodiment. It is a modification of the CN-intensity distribution diagram of the insulating barrier film according to the fourth embodiment.
  • hatching may be omitted even in a cross-sectional view for easy understanding of the drawings. Further, even a plan view may be hatched to make the drawing easy to see.
  • FIG. 1 is a principal cross-sectional view showing a cross-sectional structure of the semiconductor device of the present embodiment.
  • a plurality of P-type well regions PW and a plurality of N-type well regions NW are formed on the main surface (front surface) of the P-type semiconductor substrate SUB made of silicon.
  • An N-type MISFET (MetalNInsulator Semiconductor Field Effect Transistor) Qn (hereinafter referred to as N-type MISFETQn) is formed in the P-type well region PW, and a P-type MISFET Qp (hereinafter referred to as N-type well region NW).
  • P-type MISFET Qp is formed.
  • An element isolation film (element isolation region) ST made of an insulating film such as a silicon oxide film is partially formed on the surface of the semiconductor substrate SUB.
  • the element isolation film ST defines an N-type MISFET formation region and a P-type MISFET formation region in the P-type well region PW and the N-type well region NW. That is, one or more N-type MISFETs are formed in a region surrounded by the element isolation film ST in the P-type well region PW in plan view. In plan view, one or more P-type MISFETs Qp are formed in a region surrounded by the element isolation film ST in the N-type well region NW.
  • the N-type MISFET Qn includes an N-type source region NSD and an N-type drain region NSD in contact with the element isolation film ST, a channel formation region NCH between the source region NSD and the drain region NSD, and a gate insulation on the channel formation region NCH.
  • the gate electrode NG is formed through the film NGI.
  • a silicide film SIL is formed on the surfaces of the N-type source region NSD, the N-type drain region NSD, and the gate electrode NG.
  • the P-type MISFET Qp includes a P-type source region PSD and a P-type drain region PSD that are in contact with the element isolation film ST, a channel formation region PCH between the source region PSD and the drain region PSD, and a gate insulation on the channel formation region PCH.
  • the gate electrode PG is formed through the film PGI.
  • a silicide film SIL is formed on the surfaces of the P-type source region PSD, the P-type drain region PSD, and the gate electrode PG.
  • the N-type MISFET Qn, the P-type MISFET Qp, and the element isolation film ST are covered with a first etching stopper film EST1, which is an insulating film made of a silicon nitride film. Further, a first interlayer insulating film INS1 that is an insulating film is formed on the first etching stopper film EST1, and the first interlayer insulating film INS1 is made of a BP (Boron, Phosphorus) -TEOS film.
  • BP Bion, Phosphorus
  • a plurality of first contact holes VG1 are formed in the first etching stopper film EST1 and the first interlayer insulating film INS1, and a first plug electrode M1V that is a metal conductor film is provided in the first contact hole VG1. ing.
  • the first plug electrode M1V is electrically connected to the source region NSD and drain region NSD of the N-type MISFET Qn, and further to the source region PSD and drain region PSD of the P-type MISFET Qp.
  • the first plug electrode M1V has a laminated structure of a titanium nitride film (TiN) and a tungsten film (W).
  • the first etching stopper film EST1 functions as an etching stopper when the first contact hole VG1 is formed in the first interlayer insulating film INS1. Etching at the time of forming the first contact hole VG1 is performed in the first contact hole VG1 in the first interlayer insulating film INS1 under the condition that the etching rate of the first interlayer insulating film INS1 is larger than the etching rate of the first etching stopper film EST1. Etching is performed to form. Next, by performing etching for forming the first contact hole VG1 in the first etching stopper EST1 whose thickness is smaller than that of the first interlayer insulating film INS1, it is possible to reduce the chipping of the semiconductor substrate SUB.
  • a second etching stopper film EST2 that is an insulating film and a second interlayer insulating film INS2 that is an insulating film are sequentially formed.
  • the second etching stopper film EST2 is made of a silicon nitride film
  • the second interlayer insulating film INS2 is made of, for example, a low-k insulating film having a dielectric constant of 3.0 or less.
  • the second interlayer insulating film INS2 is SiCOH, and other films include organic polymer films (polyarylene, benzocyclobutene, polyimide, etc.), parylene (registered trademark), or BCN (boron nitride carbon). A membrane or the like.
  • a plurality of first wiring grooves WG1 are provided in the second etching stopper film EST2 and the second interlayer insulating film INS2, and a first wiring M1W made of a metal conductor film is formed in the first wiring groove WG1. ing.
  • the first wiring M1W is a copper having a laminated structure of one or a plurality of laminated films of titanium (Ti), titanium nitride (TiN) film, tantalum (Ta) film, and tantalum nitride (TaN) film and a copper (Cu) film.
  • Ti titanium
  • TiN titanium nitride
  • Ta tantalum
  • TaN tantalum nitride
  • Cu copper
  • Wiring The copper film contains copper as a main component, but may contain additives such as aluminum (Al), manganese (Mn), or palladium (Pd).
  • One or more laminated films of titanium (Ti), titanium nitride (TiN) film, tantalum (Ta) film, and tantalum nitride (TaN) film are formed between the copper (Cu) film and the second interlayer insulating film INS2. And has a role of preventing copper (Cu) from diffusing into the second interlayer insulating film INS2. That is, the above-described conductive barrier film.
  • the first wiring M1W is electrically connected to the first plug electrode M1V.
  • a first insulating barrier film BR1 that is an insulating film and a third interlayer insulating film INS3 that is an insulating film are sequentially formed so as to cover the first wiring M1W and the second interlayer insulating film INS2.
  • the first insulating barrier film BR1 is made of a silicon nitride film, a silicon nitride thin film (SiCN thin film), or a laminated film thereof.
  • the first insulating barrier film BR1 serves to prevent copper (Cu) constituting the first wiring M1W from diffusing into the third interlayer insulating film INS3. That is, the above-described insulating barrier film.
  • the third interlayer insulating film INS3 is made of the same material as that of the second interlayer insulating film INS2, and is made of, for example, SiCOH.
  • a plurality of second wiring grooves WG2 are provided in the third interlayer insulating film INS3, and a second wiring M2W made of a metal conductor film is formed in the second wiring groove WG2.
  • a second contact hole VG2 is formed in the third interlayer insulating film INS3 and the first barrier film BR1 so as to be connected to the first wiring groove WG1, and the second contact hole VG2 is made of a metal conductor film.
  • a second plug electrode M2V is provided.
  • the second wiring M2W and the second plug electrode M2V include one or more laminated films of a titanium (Ti) film, a titanium nitride (TiN) film, a tantalum (Ta) film, and a tantalum nitride (TaN) film, and a copper (Cu) film. It is comprised integrally by the copper (Cu) wiring which consists of these laminated structures.
  • One or more laminated films of titanium (Ti), titanium nitride (TiN) film, tantalum (Ta) film, and tantalum nitride (TaN) film are formed between the copper (Cu) film and the third interlayer insulating film INS3.
  • the copper film contains copper as a main component, but may contain additives such as aluminum (Al), manganese (Mn), or palladium (Pd).
  • the second wiring M2W is electrically connected to the first wiring M1W through the second plug electrode M2V.
  • a second insulating barrier film BR2 that is an insulating film is formed so as to cover the second wiring M2W and the third interlayer insulating film INS3.
  • the second insulating barrier film BR2 is composed of a single layer film or a laminated film of a silicon nitride film and a silicon nitride carbide thin film (SiCN thin film).
  • first wiring M1W that is the first layer wiring and the second wiring M2W that is the second layer wiring are shown, but even if a further wiring is formed on the second wiring M2W, good.
  • FIGS. 2 to 6 and FIGS. 8 to 13 are cross-sectional views of the main part in the manufacturing process of the semiconductor device of the present embodiment.
  • FIG. 7 is a CN-intensity depth profile diagram of time-of-flight secondary ion mass spectrometry (TOF-SIMS) of a SiN / SiCOH stacked structure
  • FIG. 14 is a SiCOH of TOF-SIMS.
  • 6 is a graph showing a relationship between a ratio of a CN-strength bulk of a film and a SiCOH surface layer portion in the vicinity of SiN and an actual TDDB lifetime between the same layer wirings.
  • FIG. 2 is a diagram illustrating a process of forming the second interlayer insulating film INS2 and the first insulating film INS21.
  • a semiconductor substrate SUB on which an N-type MISFET Qn and a P-type MISFET Qp are formed is prepared, and a first interlayer insulating film INS1 made of an insulating film is formed on the semiconductor substrate SUB so as to cover the N-type MISFET Qn and the P-type MISFET Qp.
  • a first contact hole VG1 is formed in the first interlayer insulating film INS1 so as to expose the source region NSD and drain region NSD of the N-type MISFET Qn, and further the source region PSD and drain region PSD of the P-type MISFET Qp.
  • the first plug electrode M1V is formed in the first contact hole VG1.
  • a second etching stopper EST2 made of an insulating film, a second interlayer insulating film INS2 made of an insulating film, and an insulating film are sequentially formed on the first plug electrode M1V and the first interlayer insulating film INS1.
  • a first insulating film INS21 made of is formed.
  • the SiCOH film constituting the second interlayer insulating film INS2 is composed of organic silane gas (3MS: trimethylsilane, 4MS: tetramethylsilane, 1MS: monomethylsilane, 2MS: dimethylsilane) and oxidizing gas (O2, N2O, CO, CO2, etc.) It can be formed by a CVD method using
  • the first insulating film INS21 is a film having a higher dielectric constant and higher mechanical strength than the second interlayer insulating film INS2.
  • the first insulating film INS21 has a higher dielectric resistance than the silicon oxide film or the second interlayer insulating film INS2 and has excellent processing resistance.
  • a SiCOH film can be used.
  • the film thickness of the first insulating film INS21 is smaller than the film thickness of the second interlayer insulating film INS2.
  • FIG. 3 is a diagram illustrating a process of forming the first wiring groove WG1.
  • a first resist film PR1 made of an insulating film having an opening corresponding to the pattern of the first wiring M1W is formed on the first insulating film INS21.
  • the first resist film PR1 as a mask, the first insulating film INS21 and the second interlayer insulating film INS2 are dry-etched to form the first wiring groove WG1. This dry etching is performed under conditions where the etching rates of the second interlayer insulating film INS2 and the first insulating film INS21 are high (large) with respect to the second etching stopper film EST2.
  • the first wiring trench WG1 is formed not only in the second interlayer insulating film INS2 but also in the first insulating film INS21. Further, the cross-sectional shape of the first wiring groove WG1 is a tapered shape in which the opening diameter of the upper portion of the first wiring groove WG1 is wider than the opening diameter of the bottom portion of the first wiring groove WG1. That is, the width of the first insulating film INS21 and the second interlayer insulating film INS2 between the adjacent first wiring trenches WG1 is narrower at the top than at the bottom.
  • FIG. 4 is a diagram illustrating a process of forming the first wiring M1W.
  • the first resist film PR1 is removed, and then the second etching stopper film EST2 is etched by the entire surface etch back to expose the upper surface of the first plug electrode M1V.
  • a first conductive barrier film CBR1 which is a conductive film and a first copper film CU1 which is a conductive film are sequentially formed in the first wiring trench WG1, and then a CMP process is performed on the surface of the semiconductor substrate SUB.
  • the first conductive barrier film CBR1 and the first copper film CU1 are selectively left only in the first wiring trench WG1, and the first conductive barrier film CBR1 and the first copper film CU1 on the second interlayer insulating film INS2 are left.
  • the first wiring M1W is formed by removing. In this CMP process, the first insulating film INS21 is also removed, and the structure shown in FIG. 4 is obtained.
  • the adjacent first wirings M1W are electrically separated by the Low-k insulating film, and therefore between the first wirings M1W. The capacity can be reduced.
  • FIG. 5 is a drawing for explaining the steps of the ammonia plasma treatment.
  • Plasma treatment containing ammonia (NH 3) gas is performed on the surfaces of the first wiring M 1 W and the second interlayer insulating film INS 2.
  • the ammonia plasma treatment is performed using NH 3 gas under the conditions of pressure: 1.0 to 8.0 Torr, high frequency power: 50 W to 500 W, and time: 3 Sec to 100 Sec.
  • N2 gas may be added to NH3 gas.
  • the oxide film (CuO) formed on the surface of the first copper film CU1 constituting the first wiring M1W in the CMP process is removed, and the surface of the second interlayer insulating film INS2 is modified (for example, , Fill dangling bonds).
  • the adhesion (adhesion) between the first insulating barrier film BR1 and the first wiring M1W formed in the next step can be improved.
  • the second interlayer insulating film INS2 is composed of a low-k film
  • the first damage layer DM1 is formed on the surface of the second interlayer insulating film INS2 by this ammonia plasma treatment.
  • the first damaged layer DM1 is formed in a range of 4 nm from the surface of the second interlayer insulating film INS2.
  • the first damage layer DM1 is a film obtained by nitriding the SiCOH film constituting the second interlayer insulating film INS2.
  • the first electric field relaxation layer ER1 is formed below the first damage layer DM1 by ammonia plasma treatment.
  • the first electric field relaxation layer ER1 is also a film obtained by nitriding the SiCOH film constituting the second interlayer insulating film INS2. That is, the first damage layer DM1 and the first electric field relaxation layer ER1 are regions having a higher nitrogen concentration than the second interlayer insulating film INS2.
  • the first damage layer DM1 and the first electric field relaxation layer ER1 are divided into regions, but actually both are integrated.
  • FIG. 6 is a drawing for explaining a process of forming the first insulating barrier film BR1.
  • a first insulating barrier film BR1 made of an insulating film is formed so as to cover the surface of the first wiring M1W and the surface of the second interlayer insulating film INS2 from which the oxide film (CuO) has been removed by the ammonia plasma treatment.
  • FIG. 7 is a graph showing the CN-intensity (nitrogen concentration) distribution by TOF-SIMS assuming the AA portion of FIG. This is a result of analysis from the first insulating barrier film BR1 to a predetermined depth of the second interlayer insulating film INS2 by the TOF-SIMS method, and the nitrogen concentration is expressed using CN-intensity.
  • the nitrogen concentration in the depth direction of the second interlayer insulating film INS2 has a concentration peak at a position deeper than the surface. The concentration peak is located in the range of 5 nm to 20 nm from the surface of the second interlayer insulating film INS2.
  • a surface portion (0 to 4 nm) of the second interlayer insulating film INS2 is the first damage layer DM1, and a region having a nitrogen concentration higher than the nitrogen concentration of the surface portion is the first electric field relaxation layer ER1.
  • the first electric field relaxation layer ER1 there are a region where the nitrogen concentration gradually increases, a peak region of the nitrogen concentration, and a region where the nitrogen concentration gradually decreases.
  • the nitrogen concentration of the first electric field relaxation layer ER1 is higher than the nitrogen concentration of the first damage layer DM1.
  • the dielectric constant of the first electric field relaxation layer ER1 is higher than the dielectric constant of the first damage layer DM1.
  • the second interlayer insulating film INS2 by providing a region (layer) having a dielectric constant higher than the surface dielectric constant at a position deeper than the surface (upper surface) of the second interlayer insulating film INS2 between the adjacent first wirings M1W.
  • the electric field on the surface of the second interlayer insulating film INS2 can be relaxed.
  • the TDDB characteristic (lifetime) between the adjacent first wirings M1W can be improved.
  • the nitrogen concentration peak position of the first electric field relaxation layer ER1 is 1 of the thickness of the first wiring M1W. Shallow than / 2.
  • FIG. 8 is a diagram illustrating a process of forming the third interlayer insulating film INS3, the second insulating film INS31, and the second contact hole VG2.
  • a third interlayer insulating film INS3 and a second insulating film INS31 are sequentially formed on the first insulating barrier film BR1.
  • the third interlayer insulating film INS3 and the second insulating film INS31 are composed of films similar to the second interlayer insulating film INS2 and the first insulating film INS21.
  • a second resist film PR2 made of an insulating film having an opening corresponding to the second contact hole VG2 is formed on the second insulating film INS31. As shown in FIG.
  • the second insulating film INS31 and the third interlayer insulating film INS3 are dry-etched to form the second contact hole VG2. Etching is stopped on the first insulating barrier film BR1. Therefore, the first insulating barrier film BR1 remains at the bottom of the second contact hole VG2.
  • FIG. 9 is a drawing for explaining the formation process of the fourth resist film PR4 made of an insulating film for forming the second wiring trench WG2.
  • a third resist film PR3 is formed in the second contact hole VG2 and on the second insulating film INS31.
  • a third insulating film INS32 and an antireflection film BARC made of an insulating film are formed on the third resist film PR3.
  • the third insulating film INS32 is made of a silicon oxide film and is formed by a low temperature CVD method.
  • a fourth resist film PR4 having an opening corresponding to the second wiring groove WG2 is formed on the antireflection film BARC.
  • FIG. 10 is a diagram illustrating a process of forming the second wiring groove WG2.
  • the second insulating film INS31 and the third interlayer insulating film INS3 are dry-etched to form the second wiring groove WG2.
  • the third insulating film INS32, the antireflection film BARC, and the fourth resist film PR4 formed above the third resist film PR3 are removed at the same time, and as shown in FIG. 10, the periphery of the second wiring groove WG2
  • the third resist film PR3 remains in the second contact hole VG2.
  • FIG. 11 is a diagram illustrating a process of removing the first barrier film BR1.
  • the third resist film PR3 remaining around the second wiring trench WG2 and in the second contact hole VG2 is removed, and then the entire surface is etched back in order to remove the opening of BR1, thereby obtaining the structure shown in FIG. As shown, the surface of the first wiring M1W is exposed. In the entire etch back process, the second insulating film 31 is also etched and thinned.
  • FIG. 12 is a diagram illustrating a process of forming the second wiring M2W.
  • a second conductive barrier film CBR2 which is a conductive film and a second copper film CU2 which is a conductive film are sequentially formed in the second contact hole VG2 and the second wiring groove WG2, and then formed on the surface of the second copper film CU2.
  • a CMP process is performed. Then, the second conductive barrier film CBR2 and the second copper film CU2 are selectively left only in the second contact hole VG2 and the second wiring trench WG2, thereby forming the second wiring M2W.
  • the second insulating film INS31 is also removed and the surface of the third interlayer insulating film INS3 is exposed, so that the second wiring M2W is electrically separated by the Low-k insulating film.
  • the capacitance between the two wirings M2W can be reduced.
  • FIG. 13 is a drawing for explaining the ammonia plasma treatment process and the formation process of the second insulating barrier film BR2.
  • Plasma treatment containing ammonia (NH 3) gas is performed on the surfaces of the second wiring M 2 W and the third interlayer insulating film INS 3.
  • the conditions for the ammonia plasma treatment are the same as those for the first wiring M1W.
  • a second damage layer DM2 is formed on the surface of the third interlayer insulating film INS3.
  • the second damage layer DM2 is formed in a range of 4 nm from the surface of the third interlayer insulating film INS3.
  • the second damage layer DM2 is a film obtained by nitriding the SiCOH film constituting the third interlayer insulating film INS3.
  • the second electric field relaxation layer ER2 is formed below the second damage layer DM2 by ammonia plasma treatment.
  • the second electric field relaxation layer ER2 is also a film obtained by nitriding the SiCOH film constituting the third interlayer insulating film INS3. That is, the second damage layer DM2 and the second electric field relaxation layer ER2 are regions having a higher nitrogen concentration than the third interlayer insulating film INS3.
  • the second damage layer DM2 and the second electric field relaxation layer ER2 are divided into regions, but in reality, both are integrated.
  • a second insulating barrier film BR2 made of an insulating film is formed so as to cover the third interlayer insulating film INS3 and the second wiring M2W, and the structure of FIG. 13 is obtained.
  • the nitrogen concentration distribution in the BB portion of FIG. 13 is the same as the graph shown in FIG. Since the second electric field relaxation layer ER2 has the same configuration as the first electric field relaxation layer ER1, the second electric field relaxation layer ER2 has the same effect as the first electric field relaxation layer ER1. Although redundant description is omitted, the description in the explanatory paragraph of FIG.
  • the second interlayer insulating film INS2 is changed to the third interlayer insulating film INS3, the first damaged layer DM1 is changed to the second damaged layer DM2, and the second damaged layer DM2 is changed to the second damaged layer DM2. It is possible to read by replacing the first electric field relaxation layer ER1 with the second electric field relaxation layer ER2 and the first wiring M1W with the second wiring M2W.
  • FIG. 14 is a graph for explaining the effect of the present embodiment.
  • FIG. 14 shows the relationship between the CN-strength ratio (nitrogen concentration ratio) and the TDDB lifetime in the inside and on the surface of the SiCOH film constituting the interlayer insulating film.
  • the CN-intensity ratio is 1 or more
  • the TDDB life is improved by an order of magnitude or more. That is, by providing a layer having a nitrogen concentration higher than the surface nitrogen concentration inside the interlayer insulating film, the TDDB life is improved by one digit or more.
  • the TDDB life between the adjacent first wirings M1W is improved by one digit or more.
  • the second electric field relaxation layer ER2 the TDDB life between the adjacent second wirings M2W is improved by one digit or more.
  • the second embodiment is a modification of the first embodiment, and differs from the first embodiment in the formation method of the first electric field relaxation layer ER1 and the second electric field relaxation layer ER2 and the conditions of the ammonia plasma treatment.
  • the other parts are the same.
  • the first electric field relaxation layer ER1 is formed during the formation process of the second interlayer insulating film INS2
  • the second electric field relaxation layer ER2 is formed during the formation of the third interlayer insulation film INS3. Therefore, the first damage layer DM1 and the second damage layer DM2 are formed in the ammonia plasma processing step, but the first electric field relaxation layer ER1 and the second electric field relaxation layer ER2 are not formed.
  • FIG. 15 is a diagram showing a gas flow when forming the second interlayer insulating film INS2 and the third interlayer insulating film INS3, and FIG. 16 is a flight time of the AA portion of FIG. 6 and the BB portion of FIG. It is a graph which shows CN intensity
  • TOF-SIMS secondary ion mass spectrometer
  • the SiCOH film constituting the second interlayer insulating film INS2 is composed of organic silane gas (3MS: trimethylsilane, 4MS: tetramethylsilane, 1MS: monomethylsilane, 2MS: dimethylsilane) and oxidizing gas (O2, N2O, CO, CO2, etc.) It is formed by the CVD method using The second embodiment is characterized in that a gas containing nitrogen (N2, NH3, etc.) is added at a predetermined timing. Other CVD conditions are in the range of 300 to 400 ° C., the pressure is in the range of 1.0 to 8.0 Torr, and the high frequency power is in the range of 100 W to 500 W. As shown in FIG.
  • an organosilane gas and oxygen (O 2) gas are allowed to flow and power is simultaneously applied.
  • ammonia (NH 3) gas is added to slowly increase the flow rate, and when it reaches the set value, it is slowly decreased to zero.
  • an organosilane gas and oxygen (O2) gas are flowed, and at the same time, the power is turned off.
  • the nitrogen concentration in the film can be made gradation.
  • the second electric field relaxation layer ER2 can be formed deeper than the surface of the third interlayer insulating film INS3 when the third interlayer insulating film INS3 is formed.
  • the conditions of the ammonia plasma treatment for the surfaces of the second interlayer insulating film INS2 and the third interlayer insulating film INS3 are different from those in the first embodiment.
  • the first damage layer DM1 and the second damage layer DM2 generated by the ammonia plasma treatment have a lower nitrogen concentration than the electric field relaxation layers ER1 and ER2 when forming the second interlayer insulating film INS2 and the third interlayer insulating film INS3. Better. For example, it is desirable to add hydrogen gas during ammonia plasma treatment.
  • FIG. 16 shows the CN-intensity (nitrogen concentration) of the AA portion of FIG. 6 and the BB portion of FIG. 13 obtained by the second embodiment.
  • the AA portion in FIG. 6 will be described as an example, but the same effect can be obtained in the BB portion in FIG.
  • the first electric field relaxation layer ER1 includes a region where the nitrogen concentration gradually increases, a peak region of the nitrogen concentration, and a region where the nitrogen concentration gradually decreases.
  • the nitrogen concentration of the first electric field relaxation layer ER1 is higher than the nitrogen concentration of the first damage layer DM1.
  • the dielectric constant of the first electric field relaxation layer ER1 is higher than the dielectric constant of the first damage layer DM1.
  • the first electric field relaxation layer ER1 is formed in a separate process from the first damage layer DM1, damage due to the ammonia plasma treatment on the surface of the second interlayer insulating film INS2 can be reduced.
  • the TDDB life between one wiring M1W can be improved.
  • the fact that the nitrogen concentration has a peak deeper than the interface between the first insulating barrier film BR1 and the second interlayer insulating film INS2 means that the dielectric constant increases, and the electric field increases between the first insulating barrier film BR1 and the second interlayer insulating film. This means that there is no concentration at the interface of the film INS2.
  • the inter-wiring TDDB can be improved.
  • FIG. 17 is a drawing showing a gas flow which is a modification of the method for forming the second interlayer insulating film INS2 in the second embodiment.
  • the present invention can also be applied to the third interlayer insulating film INS3. It is characterized in that the flow rate of O 2 gas is changed instead of adding ammonia gas.
  • an organosilane gas and oxygen (O 2) gas are allowed to flow, and at the same time, high frequency power is applied.
  • the oxygen (O 2) gas flow rate is further slowly increased, and when it reaches the set value, it is slowly decreased to the original set value. Thereafter, the power is turned off simultaneously with the organosilane gas and oxygen (O2) gas.
  • the oxygen concentration in the film can be made gradation.
  • the first electric field relaxation layer ER1 can be formed at a position deeper than the surface of the second interlayer insulating film INS2.
  • This manufacturing method can also be applied to the third interlayer insulating film INS3.
  • a semiconductor device having the structure of FIG. 13 of the first embodiment can be formed.
  • the first electric field relaxation layer ER1 is different from the first embodiment in that it is composed of a layer having an oxygen concentration higher than that of the second interlayer insulating film INS2.
  • the dielectric constant of the first electric field relaxation layer ER1 is higher than the dielectric constant of the second interlayer insulating film INS2, the dielectric constant higher than the dielectric constant of the second interlayer insulating film INS2 is located deeper than the surface of the second interlayer insulating film INS2.
  • the oxygen concentration peak position of the first electric field relaxation layer ER1 is preferably shallower than 1/2 of the thickness of the first wiring M1W.
  • the oxygen concentration peak position of the second electric field relaxation layer ER2 is preferably shallower than 1/2 of the thickness of the second wiring M2W.
  • the third embodiment is a modification of the second embodiment, and differs from the second embodiment in the formation method of the first electric field relaxation layer ER1 and the second electric field relaxation layer ER2, and the other parts are the same. is there.
  • the first electric field relaxation layer ER1 is formed after the formation process of the second interlayer insulating film INS2
  • the second electric field relaxation layer ER2 is formed after the formation of the third interlayer insulation film INS3.
  • FIG. 18 is a graph showing the CN-intensity (nitrogen concentration) distribution by the time-of-flight secondary ion mass spectrometer (TOF-SIMS) in the AA part of FIG. 6 and the BB part of FIG.
  • the first electric field relaxation layer ER1 having a nitrogen concentration higher than the nitrogen concentration of the first damage layer DM1 exists at a position deeper than the first damage layer DM1 on the surface of the second interlayer insulating film INS2.
  • a peak portion of nitrogen concentration exists in the first electric field relaxation layer ER1.
  • Embodiment 2 there is an advantage that the depth direction and concentration control of nitrogen element are excellent. Similar effects can be obtained in the BB portion of FIG.
  • the fourth embodiment is a modification of the first embodiment, and has the following differences.
  • the first insulating barrier film BR1 is composed of the first sub-insulating barrier film BR11 and the second sub-insulating barrier film BR12
  • the second insulating barrier film BR2 is the first sub-insulating barrier film BR21.
  • a second sub-insulating barrier film BR22 is the first electric field relaxation layer ER1 in the second interlayer insulating film INS2 and the second electric field relaxation layer 2 in the third electric field relaxation layer INS3 are not formed.
  • FIG. 19 shows a cross-sectional structure of a main part of the semiconductor device according to the fourth embodiment.
  • the first insulating barrier film BR1 covering the first wiring M1W.
  • the first insulating barrier film BR1 includes a first sub-insulating barrier layer BR11 that covers the first wiring M1W, and a second sub-insulating barrier layer BR12 formed on the first sub-insulating barrier layer BR11. ing.
  • the second sub-insulating barrier layer BR12 has a nitrogen concentration higher than that of the first sub-insulating barrier layer BR11.
  • the second sub-insulating barrier layer BR12 has a nitrogen concentration higher than the nitrogen concentration on the lower surface (interface with the first wiring M1W) of the first sub-insulating barrier layer BR11.
  • the first sub-insulating barrier layer BR11 and the second sub-insulating barrier layer BR12 are divided into regions, but actually both are integrated.
  • FIG. 20 is a graph showing the CN-intensity (nitrogen concentration) distribution by the time-of-flight secondary ion mass spectrometer (TOF-SIMS) in the AA portion of FIG.
  • the first insulating barrier film at a position farther from the interface than the nitrogen concentration at the interface between the second interlayer insulating film INS2 positioned between the first wires M1W and the first insulating barrier film BR1 formed thereon.
  • the nitrogen concentration of BR1 is high. That is, the second sub-insulating barrier layer BR12 exists at a position away from the interface.
  • the nitrogen concentration of the first insulating barrier film BR1 increases as the distance from the interface between the second interlayer insulating film INS2 and the first insulating barrier film BR1 formed thereon increases.
  • a SiCN film is used as the first insulating barrier film BR1.
  • the SiCN film is formed by, for example, the CVD method, and the temperature is in the range of 300 to 400 ° C., the pressure is in the range of 1.0 to 8.0 Torr, and the high frequency power is in the range of 50 to 1000 W.
  • the gas organosilane, SiH4, ammonia (NH3), CO, CO2, N2O, or the like is used.
  • FIG. 21 is a gas flow diagram when forming the SiCN film constituting the first insulating barrier film BR1 using the organic silane gas and the ammonia (NH 3) gas.
  • an organosilane gas and ammonia (NH 3) gas are allowed to flow, and power is simultaneously applied.
  • the ammonia (NH 3) gas is gradually increased in its original flow rate, and slowly lowered to the original set value when the set value is reached. Thereafter, the organosilane gas, ammonia (NH 3) gas, and power are turned off simultaneously.
  • the nitrogen concentration in the first insulating barrier film BR 1 can be made gradation.
  • the nitrogen concentration of BR1 By increasing the nitrogen concentration of BR1, the TDDB life between adjacent first wirings M1W can be improved. This is because the electric field between the adjacent first wirings M1W in the interface portion can be relaxed by providing a region having a high nitrogen concentration in the first insulating barrier film BR1 at a position away from the interface.
  • FIG. 22 is a graph showing the CN-intensity (nitrogen concentration) distribution by the time-of-flight secondary ion mass spectrometer (TOF-SIMS) in the AA portion of FIG. It is a modification of the example demonstrated in FIG.
  • a region having a peak of nitrogen concentration exists in the second sub-insulating barrier layer BR12 formed on the first sub-insulating barrier layer BR11, and the peak of nitrogen concentration is the first insulating barrier film BR1.
  • a structure having a nitrogen concentration peak in the range of 5 to 40 nm from the lower surface of the substrate is desirable.
  • the second insulating barrier film BR2 has the same structure and the same effect. This structure is desirable because having a nitrogen concentration peak in one film is more resistant to fracture than if the interface has a peak.
  • the invention made by the present inventor has been specifically described based on the embodiment.
  • the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention.
  • the embodiments can be appropriately combined.
  • the fourth embodiment can be combined with the first to third embodiments.
  • the present invention includes the following inventions.
  • A a step of preparing a semiconductor substrate;
  • B forming an interlayer insulating film having a first main surface and a predetermined film thickness on the semiconductor substrate;
  • C forming a first wiring groove and a second wiring groove on the first main surface of the interlayer insulating film;
  • D a step of selectively providing a copper film in the first wiring groove and the second wiring groove to form the first wiring and the second wiring;
  • E performing a plasma treatment containing ammonia on the first main surface of the first wiring, the second wiring, and the interlayer insulating film;
  • the nitrogen concentration of the damaged layer and the electric field relaxation layer is higher than the nitrogen concentration of the interlayer insulating film, and the nitrogen concentration of the electric field relaxation layer is higher than the nitrogen concentration of the damaged layer.

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Geometry (AREA)
  • High Energy & Nuclear Physics (AREA)

Abstract

　半導体装置は、層間絶縁膜ＩＮＳ２と、層間絶縁膜ＩＮＳ２内に形成された隣接するＣｕ配線Ｍ１Ｗと、層間絶縁膜ＩＮＳ２の表面とＣｕ配線Ｍ１Ｗの表面に接し、かつ層間絶縁膜ＩＮＳ２とＣｕ配線Ｍ１Ｗを覆う絶縁性バリヤ膜ＢＲ１とを有する。そして、隣接するＣｕ配線Ｍ１Ｗ間において、層間絶縁膜ＩＮＳ２はその表面にダメージ層ＤＭ１を有し、ダメージ層ＤＭ１より深い位置に、ダメージ層ＤＭ１の窒素濃度よりも高い窒素濃度を持つ電界緩和層ＥＲ１を有する。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、例えば、Ｃｕ配線を備えた半導体装置およびその製造方法に好適に利用できるものである。
　近年の半導体装置においては、高速動作、低消費電力などの為にＣｕ（銅）配線の適用が必須となっている。Ｃｕ配線は、ダマシン（Damascene）法を用いて、半導体基板上の層間絶縁膜に配線溝を形成後、この配線溝の内部および層間絶縁膜上にＣｕ（銅）膜を堆積し、次に化学機械研磨（CMP:Chemical Mechanical Polishing）法を用いて配線溝内に選択的にＣｕ膜を残すことにより形成される。層間絶縁膜には、酸化シリコン膜等が用いられている。
　Ｃｕ配線を構成するＣｕは、例えば、Ａｌ（アルミニウム）のような配線材料に比べ、酸化シリコン膜等の層間絶縁膜中に拡散しやすいので、Ｃｕ配線の底面および側面は、ＴｉＮ（窒化チタン）膜等の導電性バリヤ膜で覆われている。また、Ｃｕ配線の表面は、隣接する層間絶縁膜の表面とともに絶縁性バリヤ膜で覆われている。
　このようなＣｕ配線構造において、層間絶縁膜と絶縁性バリヤ膜の界面をＣｕイオンが移動することにより、Ｃｕ配線のＴＤＤＢ（Time Dependence on Dielectric Breakdown）が発生する。特にＣｕ-ＣＭＰ後にＣｕ表面が酸化され、ＣｕＯになっているとＣｕがイオン化されやすくＴＤＤＢが劣化する。このＣｕ配線のＴＤＤＢ特性を向上させるために、Ｃｕ配線および層間絶縁膜の表面にアンモニア（ＮＨ３）プラズマ処理を施し、Ｃｕ配線表面のＣｕＯをＣｕに還元し、その後に絶縁性バリヤ膜を形成する技術が知られている。
　また、層間絶縁膜としては、配線間容量を低減するために低誘電率の絶縁膜、例えば、ＳｉＣＯＨなどの使用が検討されている。
　“Effective Cu Surface Pre-treatment for High-reliable 22nm-node Cu Dual Damascene Interconnects with High Plasma resistant Ultra Low-k Dielectric(k=2.2)”（非特許文献１）には、低誘電率の絶縁膜に形成したＣｕ配線にアンモニアプラズマ処理を施すことが開示されている。また、アンモニアプラズマ処理により、低誘電率の層間絶縁膜表面に酸化膜のような誘電率が高いダメージ層が形成され、ＲＣ特性や信頼性が低下することが開示されている。
　本発明者は、層間絶縁膜として低誘電率の絶縁膜を使用したＣｕ配線について検討し、次の問題点を見い出した。
　半導体装置の微細化が進み、Ｃｕ配線間スペースが小さくなる一方、電源電圧はほぼ一定のままであり、Ｃｕ配線間の層間絶縁膜に加わる電界強度は大きくなる傾向にある。また、Ｃｕ配線は、その製造方法に依存して、膜厚方向でテーパー形状を有しており、隣接するＣｕ配線の上端部間にかかる電界が最も高くなる。つまり、層間絶縁膜と絶縁性バリヤ膜との界面が最もＴＤＤＢ破壊（ＴＤＤＢ寿命の低下）が起こりやすい箇所と言える。　　　
　さらに、ＣＭＰ処理後のアンモニアプラズマ処理によって、低誘電率の層間絶縁膜の表面が酸化および窒化されダメージ層が形成されると、層間絶縁膜の誘電率よりダメージ層部分の誘電率が高いため、ダメージ層部分に電界が集中しやすく、Ｃｕ配線間のＴＤＤＢ寿命が低下（悪化）するという問題があった。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態によれば、半導体装置は、層間絶縁膜と、層間絶縁膜内に形成された隣接するＣｕ配線と、層間絶縁膜の表面とＣｕ配線の表面に接し、かつ層間絶縁膜とＣｕ配線を覆う絶縁性バリヤ膜と、を有する。そして、隣接するＣｕ配線間において、層間絶縁膜はその表面にダメージ層を有し、ダメージ層より深い位置に、ダメージ層の窒素濃度よりも高い窒素濃度を持つ電界緩和層を有する。
　一実施の形態によれば、Ｃｕ配線を備えた半導体装置のＴＤＤＢ寿命を向上させることができる。
一実施の形態の半導体装置の要部断面図である。 一実施の形態の半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置の層間絶縁膜のＣＮ－強度分布図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置の層間絶縁膜のＣＮ－強度比とＴＤＤＢ寿命の関係を示すグラフである。 第２の実施の形態の半導体装置の製造方法に係るガスフロー図である。 第２の実施の形態に係る層間絶縁膜のＣＮ－強度分布図である。 第２の実施の形態の半導体装置の製造方法に係るガスフロー図の変形例である。 第３の実施の形態に係る層間絶縁膜のＣＮ－強度分布図である。 第４の実施の形態に係る半導体装置の要部断面図である。 第４の実施の形態に係る絶縁性バリヤ膜のＣＮ－強度分布図である。 第４の実施の形態の半導体装置の製造方法に係るガスフロー図である。 第４の実施の形態に係る絶縁性バリヤ膜のＣＮ－強度分布図の変形例である。
　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
　また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
　（実施の形態１）
　図１は、本実施の形態の半導体装置の断面構造を示す要部断面図である。
　シリコンからなるＰ型半導体基板ＳＵＢの主面（表面）には、複数のＰ型ウエル領域ＰＷと複数のＮ型ウエル領域ＮＷが形成されている。Ｐ型ウエル領域ＰＷ内には、Ｎ型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）　Ｑｎ（以下、Ｎ型ＭＩＳＦＥＴＱｎと記載する）が形成され、Ｎ型ウエル領域ＮＷ内にはＰ型ＭＩＳＦＥＴ　Ｑｐ（以下、Ｐ型ＭＩＳＦＥＴＱｐと記載する）が形成される。半導体基板ＳＵＢの表面には酸化シリコン膜等の絶縁膜で構成された素子分離膜（素子分離領域）ＳＴが部分的に形成されている。素子分離膜ＳＴはＰ型ウエル領域ＰＷ内およびＮ型ウエル領域ＮＷ内において、Ｎ型ＭＩＳＦＥＴ形成領域およびＰ型ＭＩＳＦＥＴ形成領域を規定している。つまり、平面視において、Ｐ型ウエル領域ＰＷ内の素子分離膜ＳＴに囲まれた領域にＮ型ＭＩＳＦＥＴが１つまたは複数形成される。また、平面視において、Ｎ型ウエル領域ＮＷ内の素子分離膜ＳＴに囲まれた領域にＰ型ＭＩＳＦＥＴＱｐが１つまたは複数形成される。Ｎ型ＭＩＳＦＥＴＱｎは、素子分離膜ＳＴに接するＮ型のソース領域ＮＳＤおよびＮ型のドレイン領域ＮＳＤと、ソース領域ＮＳＤとドレイン領域ＮＳＤの間のチャネル形成領域ＮＣＨと、チャネル形成領域ＮＣＨ上にゲート絶縁膜ＮＧＩを介して形成されたゲート電極ＮＧとからなる。Ｎ型のソース領域ＮＳＤ、Ｎ型のドレイン領域ＮＳＤおよびゲート電極ＮＧの表面にはシリサイド膜ＳＩＬが形成されている。Ｐ型ＭＩＳＦＥＴＱｐは、素子分離膜ＳＴに接するＰ型のソース領域ＰＳＤおよびＰ型のドレイン領域ＰＳＤと、ソース領域ＰＳＤとドレイン領域ＰＳＤの間のチャネル形成領域ＰＣＨと、チャネル形成領域ＰＣＨ上にゲート絶縁膜ＰＧＩを介して形成されたゲート電極ＰＧとからなる。Ｐ型のソース領域ＰＳＤ、Ｐ型のドレイン領域ＰＳＤおよびゲート電極ＰＧの表面にはシリサイド膜ＳＩＬが形成されている。
　Ｎ型ＭＩＳＦＥＴＱｎ、Ｐ型ＭＩＳＦＥＴＱｐおよび素子分離膜ＳＴは、窒化シリコン膜からなる絶縁膜である第１エッチングストッパ膜ＥＳＴ１で覆われている。更に、第１エッチングストッパ膜ＥＳＴ１上には、絶縁膜である第１層間絶縁膜ＩＮＳ１が形成されており、第１層間絶縁膜ＩＮＳ１は、ＢＰ（Ｂｏｒｏｎ，Ｐｈｏｓｐｈｏｒｕｓ）-ＴＥＯＳ膜からなる。第１エッチングストッパ膜ＥＳＴ１および第１層間絶縁膜ＩＮＳ１には、複数の第１コンタクトホールＶＧ１が形成されており、第１コンタクトホールＶＧ１内には金属導体膜である第１プラグ電極Ｍ１Ｖが設けられている。第１プラグ電極Ｍ１Ｖは、Ｎ型ＭＩＳＦＥＴＱｎのソース領域ＮＳＤおよびドレイン領域ＮＳＤ、更に、Ｐ型ＭＩＳＦＥＴＱｐのソース領域ＰＳＤおよびドレイン領域ＰＳＤに電気的に接続されている。第１プラグ電極Ｍ１Ｖは、窒化チタン膜（ＴｉＮ）とタングステン膜（Ｗ）の積層構造で構成されている。第１エッチングストッパ膜ＥＳＴ１は、第１層間絶縁膜ＩＮＳ１に第１コンタクトホールＶＧ１を形成する際に、エッチングストッパとして機能する。第１コンタクトホールＶＧ１形成時のエッチングは、第１層間絶縁膜ＩＮＳ１のエッチングレートが第１エッチングストッパ膜ＥＳＴ１のエッチングレートに対して大となる条件で第１層間絶縁膜ＩＮＳ１に第１コンタクトホールＶＧ１を形成するためのエッチングを行う。次に、第１層間絶縁膜ＩＮＳ１に対して膜厚が小である第１エッチングストッパＥＳＴ１に第１コンタクトホールＶＧ１を形成するためのエッチングを実施することで、半導体基板ＳＵＢの削れを低減できる。
　第１層間絶縁膜ＩＮＳ１および第１プラグ電極Ｍ１Ｖ上には、絶縁膜である第２エッチングストッパ膜ＥＳＴ２と絶縁膜である第２層間絶縁膜ＩＮＳ２が順に形成されている。第２エッチングストッパ膜ＥＳＴ２は窒化シリコン膜からなり、第２層間絶縁膜ＩＮＳ２は、例えば、誘電率が３．０以下のＬｏｗ－ｋ絶縁膜で構成される。第２層間絶縁膜ＩＮＳ２は、具体的には、ＳｉＣＯＨであり、それ以外の膜としては、有機ポリマー膜（ポリアリレン、ベンゾシクロブテン、ポリイミド等）、パリレン（登録商標）またはＢＣＮ（窒化ホウ素炭素）膜等である。第２エッチングストッパ膜ＥＳＴ２と第２層間絶縁膜ＩＮＳ２には、複数の第１配線溝ＷＧ１が設けられており、第１配線溝ＷＧ１内には、金属導体膜からなる第１配線Ｍ１Ｗが形成されている。第１配線Ｍ１Ｗは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜および窒化タンタル（ＴａＮ）膜の１つまたは複数の積層膜と銅（Ｃｕ）膜の積層構造からなる銅（Ｃｕ）配線である。銅膜は、銅を主成分とするが、アルミニウム（Ａｌ）、マンガン（Ｍｎ）またはパラジウム（Ｐｄ）等の添加物を含んでも良い。チタン（Ｔｉ）、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜および窒化タンタル（ＴａＮ）膜の１つまたは複数の積層膜は、銅（Ｃｕ）膜と第２層間絶縁膜ＩＮＳ２との間に位置し、銅（Ｃｕ）が第２層間絶縁膜ＩＮＳ２内に拡散するのを防止する役割が有る。つまり、前述の導電性バリヤ膜である。第１配線Ｍ１Ｗは、第１プラグ電極Ｍ１Ｖに電気的に接続されている。
　第１配線Ｍ１Ｗおよび第２層間絶縁膜ＩＮＳ２を覆うように、絶縁膜である第１絶縁性バリヤ膜ＢＲ１および絶縁膜である第３層間絶縁膜ＩＮＳ３が順に形成されている。第１絶縁性バリヤ膜ＢＲ１は、窒化シリコン膜または窒化炭化ケイ素薄膜（ＳｉＣＮ薄膜）またはそれらの積層膜からなる。第１絶縁性バリヤ膜ＢＲ１は、第１配線Ｍ１Ｗを構成する銅（Ｃｕ）が第３層間絶縁膜ＩＮＳ３内に拡散するのを防止する役割が有る。つまり、前述の絶縁性バリヤ膜である。また、第３層間絶縁膜ＩＮＳ３は、第２層間絶縁膜ＩＮＳ２と同様の材料で構成されており、例えば、ＳｉＣＯＨからなる。
　第３層間絶縁膜ＩＮＳ３には、複数の第２配線溝ＷＧ２が設けられており、第２配線溝ＷＧ２内には、金属導体膜からなる第２配線Ｍ２Ｗが形成されている。第１配線溝ＷＧ１に繋がるように、第３層間絶縁膜ＩＮＳ３および第１バリヤ膜ＢＲ１には、第２コンタクトホールＶＧ２が形成されており、第２コンタクトホールＶＧ２内には、金属導体膜からなる第２プラグ電極Ｍ２Ｖが設けられている。第２配線Ｍ２Ｗおよび第２プラグ電極Ｍ２Ｖは、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜および窒化タンタル（ＴａＮ）膜の１つまたは複数の積層膜と銅（Ｃｕ）膜の積層構造からなる銅（Ｃｕ）配線で一体的に構成されている。チタン（Ｔｉ）、窒化チタン（ＴｉＮ）膜、タンタル（Ｔａ）膜および窒化タンタル（ＴａＮ）膜の１つまたは複数の積層膜は、銅（Ｃｕ）膜と第３層間絶縁膜ＩＮＳ３との間に位置し、銅（Ｃｕ）が第３層間絶縁膜ＩＮＳ３内に拡散するのを防止する役割が有る。つまり、前述の導電性バリヤ膜である。銅膜は、銅を主成分とするが、アルミニウム（Ａｌ）、マンガン（Ｍｎ）またはパラジウム（Ｐｄ）等の添加物を含んでも良い。第２配線Ｍ２Ｗは、第２プラグ電極Ｍ２Ｖを介して第１配線Ｍ１Ｗに電気的に接続されている。第２配線Ｍ２Ｗおよび第３層間絶縁膜ＩＮＳ３を覆うように、絶縁膜である第２絶縁性バリヤ膜ＢＲ２が形成されている。第２絶縁性バリヤ膜ＢＲ２は、窒化シリコン膜および窒化炭化ケイ素薄膜（ＳｉＣＮ薄膜）の単層膜または積層膜などからなる。
　本実施の形態では、第１層目配線である第１配線Ｍ１Ｗおよび第２層目配線である第２配線Ｍ２Ｗのみを示しているが、第２配線Ｍ２Ｗ上に更なる配線を形成しても良い。
　以下、図１において、破線で囲まれた部分を用いて本実施の形態を説明する。
　図２から図６および図８から図１３は、本実施の形態の半導体装置の製造工程中の要部断面図である。図７はＳｉＮ／ＳｉＣＯＨ積層構造の飛行時間型二次イオン質量分析法（ＴＯＦ－ＳＩＭＳ：Time Of Flight Secondary Ion Mass Spectrometry）によるＣＮ－強度のデプスプロファイル図であり、図１４はＴＯＦ－ＳＩＭＳのＳｉＣＯＨ膜のＣＮ－強度のバルクとＳｉＮの近傍のＳｉＣＯＨ表層部の比と実際の同層配線間のＴＤＤＢ寿命の関係を示すグラフである。以下、図１も参照しながら本実施の形態の半導体装置の製法を説明する。図２は、第２層間絶縁膜ＩＮＳ２および第１絶縁膜ＩＮＳ２１の形成工程を説明する図面である。Ｎ型ＭＩＳＦＥＴＱｎおよびＰ型ＭＩＳＦＥＴＱｐを形成した半導体基板ＳＵＢを準備し、Ｎ型ＭＩＳＦＥＴＱｎおよびＰ型ＭＩＳＦＥＴＱｐを覆うように、半導体基板ＳＵＢ上に絶縁膜からなる第１層間絶縁膜ＩＮＳ１を形成する。次に、Ｎ型ＭＩＳＦＥＴＱｎのソース領域ＮＳＤおよびドレイン領域ＮＳＤ、更に、Ｐ型ＭＩＳＦＥＴＱｐのソース領域ＰＳＤおよびドレイン領域ＰＳＤを露出するように、第１層間絶縁膜ＩＮＳ１に第１コンタクトホールＶＧ１を形成する。次に、第１コンタクトホールＶＧ１内に第１プラグ電極Ｍ１Ｖを形成する。次に、図２に示すように、第１プラグ電極Ｍ１Ｖおよび第１層間絶縁膜ＩＮＳ１上に、順に、絶縁膜からなる第２エッチングストッパＥＳＴ２、絶縁膜からなる第２層間絶縁膜ＩＮＳ２および絶縁膜からなる第１絶縁膜ＩＮＳ２１を形成する。第２層間絶縁膜ＩＮＳ２を構成するＳｉＣＯＨ膜は、有機シランガス（３ＭＳ：トリメチルシラン、４ＭＳ：テトラメチルシラン,１ＭＳ：モノメチルシラン、２ＭＳ：ジメチルシラン）および酸化ガス（Ｏ２、Ｎ２Ｏ、ＣＯ、ＣＯ２など）を用いたＣＶＤ法により形成することができる。第１絶縁膜ＩＮＳ２１は、第２層間絶縁膜ＩＮＳ２よりも誘電率が高く機械的強度の大きい膜であり、例えば、酸化シリコン膜や第２層間絶縁膜ＩＮＳ２よりも誘電率の高い加工耐性にすぐれているＳｉＣＯＨ膜を使用することができる。第１絶縁膜ＩＮＳ２１の膜厚は、第２層間絶縁膜ＩＮＳ２の膜厚よりも小である。
　図３は、第１配線溝ＷＧ１の形成工程を説明する図面である。第１絶縁膜ＩＮＳ２１上に第１配線Ｍ１Ｗのパターンに対応する開口部を有する絶縁膜からなる第１レジスト膜ＰＲ１を形成する。第１レジスト膜ＰＲ１をマスクとして第１絶縁膜ＩＮＳ２１、第２層間絶縁膜ＩＮＳ２にドライエッチングを施し、第１配線溝ＷＧ１を形成する。このドライエッチングは、第２エッチングストッパ膜ＥＳＴ２に対し、第２層間絶縁膜ＩＮＳ２および第１絶縁膜ＩＮＳ２１のエッチングレートが高い（大きい）条件で実施する。第１配線溝ＷＧ１は、第２層間絶縁膜ＩＮＳ２だけでなく第１絶縁膜ＩＮＳ２１にも形成されている。また、第１配線溝ＷＧ１の断面形状は、第１配線溝ＷＧ１の底部の開口径よりも第１配線溝ＷＧ１の上部の開口径が広いテーパー形状となっている。つまり、隣接する第１配線溝ＷＧ１間の第１絶縁膜ＩＮＳ２１および第２層間絶縁膜ＩＮＳ２の幅は、上部の方が底部よりも狭い形状となっている。
　図４は、第１配線Ｍ１Ｗの形成工程を説明する図面である。まず、第１レジスト膜ＰＲ１を除去し、その後、第２エッチングストッパ膜ＥＳＴ２を全面エッチバックによりエッチングし、第１プラグ電極Ｍ１Ｖの上面を露出する。その後、第１配線溝ＷＧ１内に導電性膜である第１導電性バリヤ膜ＣＢＲ１および導電性膜である第１銅膜ＣＵ１を順次形成した後、半導体基板ＳＵＢの表面にＣＭＰ処理を施す。そして、第１配線溝ＷＧ１内にのみ第１導電性バリヤ膜ＣＢＲ１および第１銅膜ＣＵ１を選択的に残し、第２層間絶縁膜ＩＮＳ２上の第１導電性バリヤ膜ＣＢＲ１および第１銅膜ＣＵ１を除去することにより第１配線Ｍ１Ｗを形成する。このＣＭＰ処理において、第１絶縁膜ＩＮＳ２１も除去し、図４に示す構造が得られる。隣接する第１配線Ｍ１Ｗ間には第２層間絶縁膜ＩＮＳ２のみを残すことで、隣接する第１配線Ｍ１Ｗ間は、Ｌｏｗ－ｋ絶縁膜により電気的に分離されるため、第１配線Ｍ１Ｗ間の容量を低減することができる。
　図５は、アンモニアプラズマ処理の工程を説明する図面である。第１配線Ｍ１Ｗおよび第２層間絶縁膜ＩＮＳ２の表面にアンモニア（ＮＨ３）ガスを含んだプラズマ処理を施す。アンモニアプラズマ処理は、ＮＨ３ガスを用い、圧力：１．０～８．０Ｔｏｒｒ、高周波パワー：５０Ｗ～５００Ｗ、時間：３Ｓｅｃ～１００Ｓｅｃの条件で実施する。ＮＨ３ガスにＮ２ガスを加えても良い。アンモニアプラズマ処理によって、ＣＭＰ処理において第１配線Ｍ１Ｗを構成する第１銅膜ＣＵ１の表面に形成された酸化膜（ＣｕＯ）を除去すること、並びに第２層間絶縁膜ＩＮＳ２の表面を改質（例えば、ダングリングボンドを埋める）することができる。したがって、次の工程で形成する第１絶縁性バリヤ膜ＢＲ１と第１配線Ｍ１Ｗとの接着性（密着性）を向上することができる。ただ、第２層間絶縁膜ＩＮＳ２がＬｏｗ－ｋ膜で構成されているため、このアンモニアプラズマ処理によって、第２層間絶縁膜ＩＮＳ２の表面には第１ダメージ層ＤＭ１が形成される。第１ダメージ層ＤＭ１は、第２層間絶縁膜ＩＮＳ２の表面から深さ４ｎｍの範囲に形成される。第１ダメージ層ＤＭ１は、第２層間絶縁膜ＩＮＳ２を構成するＳｉＣＯＨ膜が窒化された膜である。本実施の形態では、アンモニアプラズマ処理によって、第１ダメージ層ＤＭ１の下部に第１電界緩和層ＥＲ１を形成する。第１電界緩和層ＥＲ１も、第２層間絶縁膜ＩＮＳ２を構成するＳｉＣＯＨ膜が窒化された膜である。つまり、第１ダメージ層ＤＭ１と第１電界緩和層ＥＲ１とは、第２層間絶縁膜ＩＮＳ２よりも窒素濃度が高い領域である。図５では、理解しやすくするために、第１ダメージ層ＤＭ１と第１電界緩和層ＥＲ１を領域分けして表示しているが、実際は、両者が一体となっている。
　図６は、第１絶縁性バリヤ膜ＢＲ１の形成工程を説明する図面である。アンモニアプラズマ処理によって酸化膜（ＣｕＯ）が除去された第１配線Ｍ１Ｗ表面および第２層間絶縁膜ＩＮＳ２表面を覆うように、絶縁膜からなる第１絶縁性バリヤ膜ＢＲ１を形成する。
　図７は、図６のＡ－Ａ部分を想定したＴＯＦ－ＳＩＭＳによるＣＮ－強度（窒素濃度）分布を示すグラフである。ＴＯＦ－ＳＩＭＳ法により、第１絶縁性バリヤ膜ＢＲ１から第２層間絶縁膜ＩＮＳ２の所定深さまでを分析した結果であり、窒素濃度をＣＮ－強度を用いて表している。第２層間絶縁膜ＩＮＳ２の深さ方向における窒素濃度は、表面よりも深い位置に濃度ピークを持っている。濃度ピークは、第２層間絶縁膜ＩＮＳ２の表面から５ｎｍ～２０ｎｍの範囲に位置している。第２層間絶縁膜ＩＮＳ２の表面部分（０～４ｎｍ）が第１ダメージ層ＤＭ１であり、表面部分の窒素濃度よりも高い窒素濃度を有する領域が第１電界緩和層ＥＲ１である。第１電界緩和層ＥＲ１には、窒素濃度が徐々に増加する領域、窒素濃度のピークの領域、および窒素濃度が徐々に減少する領域が存在している。第１電界緩和層ＥＲ１の窒素濃度は、第１ダメージ層ＤＭ１の窒素濃度よりも高い。言い換えると、第１電界緩和層ＥＲ１の誘電率は、第１ダメージ層ＤＭ１の誘電率よりも高い。このように、隣接する第１配線Ｍ１Ｗ間において、第２層間絶縁膜ＩＮＳ２の表面（上面）よりも深い位置に、表面の誘電率よりも高い誘電率を有する領域（層）を設けたことにより、第２層間絶縁膜ＩＮＳ２の表面における電界を緩和することができる。その結果、隣接する第１配線Ｍ１Ｗ間におけるＴＤＤＢ特性（寿命）を向上させることができる。第１電界緩和層ＥＲ１は、第２層間絶縁膜ＩＮＳ２の表面から離れ過ぎると電界緩和効果が減少するので、第１電界緩和層ＥＲ１の窒素濃度ピーク位置は、第１配線Ｍ１Ｗの厚さの１/２より浅い方が良い。
　図８は、第３層間絶縁膜ＩＮＳ３、第２絶縁膜ＩＮＳ３１および第２コンタクトホールＶＧ２の形成工程を説明する図面である。第１絶縁性バリヤ膜ＢＲ１上に、順に、第３層間絶縁膜ＩＮＳ３、第２絶縁膜ＩＮＳ３１を形成する。第３層間絶縁膜ＩＮＳ３および第２絶縁膜ＩＮＳ３１は、第２層間絶縁膜ＩＮＳ２および第１絶縁膜ＩＮＳ２１と同様の膜で構成する。次に、第２絶縁膜ＩＮＳ３１上に、第２コンタクトホールＶＧ２に対応する開口を有する絶縁膜からなる第２レジスト膜ＰＲ２を形成する。図８に示すように、この第２レジスト膜ＰＲ２をマスクとして用いて、第２絶縁膜ＩＮＳ３１、第３層間絶縁膜ＩＮＳ３にドライエッチングを施し、第２コンタクトホールＶＧ２を形成する。第１絶縁性バリヤ膜ＢＲ１上でエッチングをストップする。従って、第２コンタクトホールＶＧ２の底部には第１絶縁性バリヤ膜ＢＲ１が残っている。
　次に、図９は、第２配線溝ＷＧ２を形成するための絶縁膜からなる第４レジスト膜ＰＲ４の形成工程を説明する図面である。第２レジスト膜ＰＲ２除去後、第２コンタクトホールＶＧ２内および第２絶縁膜ＩＮＳ３１上に第３レジスト膜ＰＲ３を形成する。第３レジスト膜ＰＲ３上に、第３絶縁膜ＩＮＳ３２および絶縁膜からなる反射防止膜ＢＡＲＣを形成する。第３絶縁膜ＩＮＳ３２は、酸化シリコン膜からなり、低温ＣＶＤ法により形成する。次に、反射防止膜ＢＡＲＣ上に、第２配線溝ＷＧ２に対応する開口を有する第４レジスト膜ＰＲ４を形成する。
　図１０は、第２配線溝ＷＧ２を形成する工程を説明する図面である。第４レジスト膜ＰＲ４をマスクに、第２絶縁膜ＩＮＳ３１および第３層間絶縁膜ＩＮＳ３にドライエッチングを施し、第２配線溝ＷＧ２を形成する。このとき第３レジスト膜ＰＲ３よりも上に形成されていた第３絶縁膜ＩＮＳ３２、反射防止膜ＢＡＲＣおよび第４レジスト膜ＰＲ４は同時に除去され、図１０に示すように、第２配線溝ＷＧ２の周囲および第２コンタクトホールＶＧ２内に第３レジスト膜ＰＲ３が残る。
　図１１は、第１バリヤ膜ＢＲ１を除去する工程を説明する図面である。まず、第２配線溝ＷＧ２の周囲および第２コンタクトホールＶＧ２内に残った第３レジスト膜ＰＲ３を除去し、その後、ＢＲ１の開口部を抜くため、全面エッチバックを実施することで、図１１に示すように、第１配線Ｍ１Ｗの表面を露出させる。この全面エッチバックの工程で、第２絶縁膜３１もエッチングされて薄くなる。
　図１２は、第２配線Ｍ２Ｗを形成する工程を説明する図面である。第２コンタクトホールＶＧ２および第２配線溝ＷＧ２内に導電性膜である第２導電性バリヤ膜ＣＢＲ２および導電性膜である第２銅膜ＣＵ２を順次形成した後、第２銅膜ＣＵ２の表面にＣＭＰ処理を施す。そして、第２コンタクトホールＶＧ２内および第２配線溝ＷＧ２内にのみ第２導電性バリヤ膜ＣＢＲ２および第２銅膜ＣＵ２を選択的に残し、第２配線Ｍ２Ｗを形成する。このＣＭＰ処理において、第２絶縁膜ＩＮＳ３１も除去し、第３層間絶縁膜ＩＮＳ３の表面を露出させることで、第２配線Ｍ２Ｗ間は、Ｌｏｗ－ｋ絶縁膜により電気的に分離されるため、第２配線Ｍ２Ｗ間の容量を低減することができる。
　図１３は、アンモニアプラズマ処理の工程と第２絶縁性バリヤ膜ＢＲ２の形成工程とを説明する図面である。第２配線Ｍ２Ｗおよび第３層間絶縁膜ＩＮＳ３の表面にアンモニア（ＮＨ３）ガス含有のプラズマ処理を施す。アンモニアプラズマ処理の条件は、第１配線Ｍ１Ｗの場合と同様である。このアンモニアプラズマ処理により、第３層間絶縁膜ＩＮＳ３の表面には第２ダメージ層ＤＭ２が形成される。第２ダメージ層ＤＭ２は、第３層間絶縁膜ＩＮＳ３の表面から深さ４ｎｍの範囲に形成される。第２ダメージ層ＤＭ２は、第３層間絶縁膜ＩＮＳ３を構成するＳｉＣＯＨ膜が窒化された膜である。本実施の形態では、アンモニアプラズマ処理によって、第２ダメージ層ＤＭ２の下部に第２電界緩和層ＥＲ２を形成する。第２電界緩和層ＥＲ２も、第３層間絶縁膜ＩＮＳ３を構成するＳｉＣＯＨ膜が窒化された膜である。つまり、第２ダメージ層ＤＭ２と第２電界緩和層ＥＲ２とは、第３層間絶縁膜ＩＮＳ３よりも窒素濃度が高い領域である。図１３では、理解しやすくするために、第２ダメージ層ＤＭ２と第２電界緩和層ＥＲ２を領域分けして表示しているが、実際は、両者が一体となっている。次に、第３層間絶縁膜ＩＮＳ３および第２配線Ｍ２Ｗを覆うように絶縁膜からなる第２絶縁性バリヤ膜ＢＲ２を形成し、図１３の構造が得られる。図１３のＢ－Ｂ部分の窒素濃度分布は、図７に示したグラフと同様となっている。第２電界緩和層ＥＲ２は、第１電界緩和層ＥＲ１と同様の構成からなるため、第２電界緩和層ＥＲ２は、第１電界緩和層ＥＲ１と同様の効果を奏するものである。冗長となるので繰り返しの説明は省略するが、図７の説明段落の記載は、第２層間絶縁膜ＩＮＳ２を第３層間絶縁膜ＩＮＳ３に、第１ダメージ層ＤＭ１を第２ダメージ層ＤＭ２に、第１電界緩和層ＥＲ１を第２電界緩和層ＥＲ２に、第１配線Ｍ１Ｗを第２配線Ｍ２Ｗに置き換えて読むことができる。
　図１４は、本実施の形態の効果を説明するグラフである。図１４は、層間絶縁膜を構成するＳｉＣＯＨ膜の内部と表面におけるＣＮ－強度比（窒素濃度比）とＴＤＤＢ寿命の関係を示している。ＣＮ－強度比が１以上になると、ＴＤＤＢ寿命が１桁以上向上している。つまり、層間絶縁膜の内部に、表面の窒素濃度より高い窒素濃度を有する層を設けることでＴＤＤＢ寿命が１桁以上向上する。言い換えると、第１ダメージ層ＤＭ１の窒素濃度より高い窒素濃度を有する第１電界緩和層ＥＲ１を設けることで、隣接する第１配線Ｍ１Ｗ間のＴＤＤＢ寿命が１桁以上向上する。同様に、第２電界緩和層ＥＲ２を設けることで、隣接する第２配線Ｍ２Ｗ間のＴＤＤＢ寿命が１桁以上向上する。
　（実施の形態２）
　本実施の形態２は、上記実施の形態１の変形例であり、実施の形態１とは、第１電界緩和層ＥＲ１および第２電界緩和層ＥＲ２の形成方法とアンモニアプラズマ処理の条件が異なり、その他の部分は同様である。本実施の形態２では、第１電界緩和層ＥＲ１は第２層間絶縁膜ＩＮＳ２の形成工程中に、第２電界緩和層ＥＲ２は第３層間絶縁膜ＩＮＳ３の形成中に形成される。従って、アンモニアプラズマ処理工程で第１ダメージ層ＤＭ１および第２ダメージ層ＤＭ２が形成されるが、第１電界緩和層ＥＲ１および第２電界緩和層ＥＲ２は形成されない。図１５は、第２層間絶縁膜ＩＮＳ２および第３層間絶縁膜ＩＮＳ３形成時のガスフローを示す図面であり、図１６は、図６のＡ－Ａ部分および図１３のＢ－Ｂ部分の飛行時間二次イオン質量分析計（ＴＯＦ－ＳＩＭＳ）によるＣＮ－強度（窒素濃度）分布を示すグラフである。
　第２層間絶縁膜ＩＮＳ２を構成するＳｉＣＯＨ膜は、有機シランガス（３ＭＳ：トリメチルシラン、４ＭＳ：テトラメチルシラン,１ＭＳ：モノメチルシラン、２ＭＳ：ジメチルシラン）および酸化ガス（Ｏ２、Ｎ２Ｏ、ＣＯ、ＣＯ２など）を用いたＣＶＤ法により形成する。本実施の形態２では、所定のタイミングで窒素を含むガス（Ｎ２、ＮＨ３等）を添加するところに特徴が有る。その他のＣＶＤの条件は３００～４００℃の範囲、圧力は１．０～８．０Ｔｏｒｒ、高周波パワーは、１００Ｗ～５００Ｗの範囲である。図１５に示すように、安定した圧力下で、有機シランガス、酸素（Ｏ２）ガスを流し、同時にパワーをかける。ＣＶＤ成長の後半でアンモニア（ＮＨ３）ガスを添加し流量をゆっくり上げ、設定値になったらゆっくり下げ、ゼロにする。その後、有機シランガス、酸素（Ｏ２）ガスを流し、同時にパワーを切る。アンモニア（ＮＨ３）ガスの以上のような、フローを実施することにより、膜中の窒素濃度をグラデーション状にすることができる。このような製法により、第２層間絶縁膜ＩＮＳ２の表面より深い位置に第１電界緩和層ＥＲ１を形成することができる。この製法を、第３層間絶縁膜ＩＮＳ３にも適用することで、第３層間絶縁膜ＩＮＳ３形成時に、第３層間絶縁膜ＩＮＳ３の表面より深い位置に第２電界緩和層ＥＲ２を形成することができる。第２層間絶縁膜ＩＮＳ２および第３層間絶縁膜ＩＮＳ３の表面に対するアンモニアプラズマ処理の条件は、実施の形態１と異なる。アンモニアプラズマ処理で発生する第１ダメージ層ＤＭ１および第２ダメージ層ＤＭ２は、第２層間絶縁膜ＩＮＳ２および第３層間絶縁膜ＩＮＳ３を形成する際の電界緩和層ＥＲ１、ＥＲ２よりも窒素濃度を小さくした方が良い。例えば、アンモニアプラズマ処理時に水素ガスを添加することが望ましい。
　本実施の形態２によれば、実施の形態１の図６および図１３で説明した構造と同様の構造を実現することができる。但し、本実施の形態２によって得られる図６のＡ－Ａ部分および図１３のＢ－Ｂ部分のＣＮ－強度（窒素濃度）を図１６に示す。例えば、図６のＡ－Ａ部分を例に説明するが、図１３のＢ－Ｂ部分でも同様の効果が得られる。実施の形態１の場合と同様に、第１電界緩和層ＥＲ１には、窒素濃度が徐々に増加する領域、窒素濃度のピークの領域、および窒素濃度が徐々に減少する領域が存在している。第１電界緩和層ＥＲ１の窒素濃度は、第１ダメージ層ＤＭ１の窒素濃度よりも高い。言い換えると、第１電界緩和層ＥＲ１の誘電率は、第１ダメージ層ＤＭ１の誘電率よりも高い。
　第１電界緩和層ＥＲ１を第１ダメージ層ＤＭ１とは別工程で形成するので、第２層間絶縁膜ＩＮＳ２の表面のアンモニアプラズマ処理によるダメージを低減できるので、実施の形態１に比べ、隣接する第１配線Ｍ１Ｗ間のＴＤＤＢ寿命を向上することができる。また、第２層間絶縁膜ＩＮＳ２内における第１電界緩和層ＥＲ１の位置、すなわち窒素濃度ピークを制御することが容易である。窒素濃度が第１絶縁性バリヤ膜ＢＲ１と第２層間絶縁膜ＩＮＳ２界面よりも深いところでピークをもつということは、そこで誘電率が高くなり、電界が第１絶縁性バリヤ膜ＢＲ１と第２層間絶縁膜ＩＮＳ２界面では集中しないことを意味する。結果、配線間ＴＤＤＢは改善できる。
　図１７は、本実施の形態２における、第２層間絶縁膜ＩＮＳ２の形成方法の変形例であるガスフローを示す図面である。第３層間絶縁膜ＩＮＳ３にも適用できる。アンモニアガスを添加する代わりに、Ｏ２ガスの流量を変化させる点に特徴が有る。図１７に示すように、安定した圧力下で、有機シランガス、酸素（Ｏ２）ガスを流し、同時に高周波パワーをかける。ＣＶＤ成長の後半で酸素（Ｏ２）ガス流量をさらにゆっくり上げ、設定値になったらゆっくり下げ、もとの設定値にする。その後、有機シランガス、酸素（Ｏ２）ガスと同時にパワーを切る。以上のような、フローを実施することにより、膜中の酸素濃度をグラデーション状にすることができる。このような製法により、第２層間絶縁膜ＩＮＳ２の表面より深い位置に第１電界緩和層ＥＲ１を形成することができる。この製法は、第３層間絶縁膜ＩＮＳ３にも適用でき、その結果、実施の形態１の図１３の構造を有する半導体装置を形成することができる。ただし、第１電界緩和層ＥＲ１は、第２層間絶縁膜ＩＮＳ２の酸素濃度よりも高濃度の酸素濃度を有する層で構成されている点が実施の形態１と異なる。第１電界緩和層ＥＲ１の誘電率は、第２層間絶縁膜ＩＮＳ２の誘電率より高いので、第２層間絶縁膜ＩＮＳ２の表面より深い位置に、第２層間絶縁膜ＩＮＳ２の誘電率よりも高い誘電率を有する第１電界緩和層ＥＲ１を配置することにより、隣接する第１配線Ｍ１Ｗ間の第２層間絶縁膜ＩＮＳ２の表面の電界を緩和することができる。その結果、隣接する第１配線Ｍ１Ｗ間のＴＤＤＢ寿命を向上することができる。第１電界緩和層ＥＲ１の酸素濃度ピーク位置は、第１配線Ｍ１Ｗの厚さの１/２より浅い方が良い。第２電界緩和層ＥＲ２の酸素濃度ピーク位置も、第２配線Ｍ２Ｗの厚さの１/２より浅い方が良い。
 （実施の形態３）
　本実施の形態３は、上記実施の形態２の変形例であり、実施の形態２とは、第１電界緩和層ＥＲ１および第２電界緩和層ＥＲ２の形成方法が異なり、その他の部分は同様である。本実施の形態３では、第１電界緩和層ＥＲ１は第２層間絶縁膜ＩＮＳ２の形成工程後に、第２電界緩和層ＥＲ２は第３層間絶縁膜ＩＮＳ３の形成後に形成される。つまり、第２層間絶縁膜ＩＮＳ２を形成した後、第２層間絶縁膜ＩＮＳ２の表面から所定の深さに窒素のイオン打ち込みを実施することにより、第２層間絶縁膜ＩＮＳ２の表面より深い位置に第１電界緩和層ＥＲ１を形成するものである。第３層間絶縁膜ＩＮＳ３にも同様の方法を適用できる。
　本実施の形態３によれば、実施の形態１の図６および図１３で説明した構造と同様の構造を実現することができる。図１８は、図６のＡ－Ａ部分および図１３のＢ－Ｂ部分の飛行時間二次イオン質量分析計（ＴＯＦ－ＳＩＭＳ）によるＣＮ－強度（窒素濃度）分布を示すグラフである。例えば、第２層間絶縁膜ＩＮＳ２の表面の第１ダメージ層ＤＭ１より深い位置に、第１ダメージ層ＤＭ１の窒素濃度よりも高い窒素濃度を有する第１電界緩和層ＥＲ１が存在している。第１電界緩和層ＥＲ１内には窒素濃度のピーク部分が存在している。実施の形態２に比べ、窒素元素の深さ方向と濃度制御が優れているという利点がある。図１３のＢ－Ｂ部分でも同様の効果が得られる。
 （実施の形態４）
　本実施の形態４は、上記実施の形態１の変形例であり、以下の相違点が有る。先ず、第１絶縁性バリヤ膜ＢＲ１が第１サブ絶縁性バリヤ膜ＢＲ１１と第２サブ絶縁性バリヤ膜ＢＲ１２とで構成されており、第２絶縁性バリヤ膜ＢＲ２が第１サブ絶縁性バリヤ膜ＢＲ２１と第２サブ絶縁性バリヤ膜ＢＲ２２とで構成されている。第２層間絶縁膜ＩＮＳ２内の第１電界緩和層ＥＲ１および第３電界緩和層ＩＮＳ３内の第２電界緩和層２は形成されていない。
　図１９は、本実施の形態４の半導体装置の要部断面構造である。第１配線Ｍ１Ｗを覆う第１絶縁性バリヤ膜ＢＲ１を用いて説明する。第１絶縁性バリヤ膜ＢＲ１は、第１配線Ｍ１Ｗを覆う第１サブ絶縁性バリヤ層ＢＲ１１と、第１サブ絶縁性バリヤ層ＢＲ１１上に形成された第２サブ絶縁性バリヤ層ＢＲ１２とで構成されている。第２サブ絶縁性バリヤ層ＢＲ１２は、第１サブ絶縁性バリヤ層ＢＲ１１の窒素濃度よりも高い窒素濃度を有する。特に、第２サブ絶縁性バリヤ層ＢＲ１２は、第１サブ絶縁性バリヤ層ＢＲ１１の下面（第１配線Ｍ１Ｗとの界面）における窒素濃度よりも高い窒素濃度を有する。図１９では、理解しやすくするために、第１サブ絶縁性バリヤ層ＢＲ１１と第２サブ絶縁性バリヤ層ＢＲ１２とを領域分けして表示しているが、実際は、両者が一体となっている。
　図２０は、図１９のＡ－Ａ部分の飛行時間二次イオン質量分析計（ＴＯＦ－ＳＩＭＳ）によるＣＮ－強度（窒素濃度）分布を示すグラフである。第１配線Ｍ１Ｗ間に位置する第２層間絶縁膜ＩＮＳ２とその上に形成された第１絶縁性バリヤ膜ＢＲ１との界面における窒素濃度よりも、界面から離れた位置での第１絶縁性バリヤ膜ＢＲ１の窒素濃度が高くなっている。つまり、界面から離れた位置に第２サブ絶縁性バリヤ層ＢＲ１２が存在している。第１絶縁性バリヤ膜ＢＲ１の窒素濃度は、第２層間絶縁膜ＩＮＳ２とその上に形成された第１絶縁性バリヤ膜ＢＲ１との界面から離れるに従って増加している。
　第１絶縁性バリヤ膜ＢＲ１は、例えば、ＳｉＣＮ膜を用いる。ＳｉＣＮ膜は、例えばＣＶＤ法で形成し、温度は、３００～４００℃の範囲、圧力は１．０～８．０Ｔｏｒｒ、高周波パワーは、５０Ｗ～１０００Ｗの範囲で使用する。ガスは、有機シラン、ＳｉＨ４、アンモニア（ＮＨ３）、ＣＯ、ＣＯ２、Ｎ２Ｏなどを用いる。図２１は、有機シランガスとアンモニア（ＮＨ３）ガスを用いて第１絶縁性バリヤ膜ＢＲ１を構成するＳｉＣＮ膜を形成する際のガスフロー図である。安定した圧力下で、有機シランガス、アンモニア（ＮＨ３）ガスを流し、同時にパワーをかける。ＣＶＤ成長の最後にアンモニア（ＮＨ３）ガスをもとの流量をさらにゆっくり上げ、設定値になったらゆっくり下げ、もとの設定値にする。その後、有機シランガス、アンモニア（ＮＨ３）ガス、およびパワーを同時に切る。以上のような、アンモニア（ＮＨ３）ガスフローを実施することにより、第１絶縁性バリヤ膜ＢＲ１中の窒素濃度をグラデーション状にすることができる。
　第１配線Ｍ１Ｗ間に位置する第２層間絶縁膜ＩＮＳ２とその上に形成された第１絶縁性バリヤ膜ＢＲ１との界面における窒素濃度よりも、界面から離れた位置での第１絶縁性バリヤ膜ＢＲ１の窒素濃度を高くすることにより、隣接する第１配線Ｍ１Ｗ間のＴＤＤＢ寿命を向上させることができる。これは、界面から離れた位置において、第１絶縁性バリヤ膜ＢＲ１に窒素濃度が高い領域を設けることで、界面部分における隣接する第１配線Ｍ１Ｗ間の電界を緩和することができるからである。
　図２２は、図１９のＡ－Ａ部分の飛行時間二次イオン質量分析計（ＴＯＦ－ＳＩＭＳ）によるＣＮ－強度（窒素濃度）分布を示すグラフである。図２０で説明した例の変形例である。第１サブ絶縁性バリヤ層ＢＲ１１上に形成された第２サブ絶縁性バリヤ層ＢＲ１２内に、窒素濃度のピークを持つ領域が存在しており、窒素濃度のピークは、第１絶縁性バリヤ膜ＢＲ１の下面から５～４０ｎｍの範囲に窒素濃度のピークを持つような構造が望ましい。第２絶縁性バリヤ膜ＢＲ２についても同様の構造、同様の効果を有している。１つの膜中に窒素濃度ピークを持つと、界面がピークを持つ場合よりも破壊耐性が強いため、この構造は望ましい。
　以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であること、適宜実施の形態を組合せることが可能であることは言うまでもない。例えば、実施の形態１～３に、実施の形態４を組み合わせることが可能である。
　なお、本願には、下記の発明も含まれている。
（ａ）半導体基板を準備する工程、
（ｂ）前記半導体基板上に、第１主面を有し、かつ所定の膜厚を有する層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜の前記第１主面に第１配線溝および第２配線溝を形成する工程、
（ｄ）前記第１配線溝および第２配線溝内に選択的に銅膜を設け、第１配線および第２配線を形成する工程、
（ｅ）前記第１配線、前記第２配線および前記層間絶縁膜の前記第１主面にアンモニアを含有するプラズマ処理を施す工程、
　を有し、
　前記工程（ｅ）において、前記層間絶縁膜の前記第１主面にはダメージ層が形成され、前記ダメージ層の下方には電界緩和層が形成され、
　前記ダメージ層および前記電界緩和層の窒素濃度は、前記層間絶縁膜の窒素濃度よりも大であり、前記電界緩和層の窒素濃度は前記ダメージ層の窒素濃度よりも大である、半導体装置の製造方法。
　ＢＡＲＣ　反射防止膜
　ＢＲ１，ＢＲ２　絶縁性バリヤ膜
　ＢＲ１１，ＢＲ１２，ＢＲ２１，ＢＲ２２　サブ絶縁性バリヤ層
　ＣＵ１，ＣＵ２　銅膜
　ＣＢＲ１，ＣＢＲ２　導電性バリヤ膜
　ＤＭ１，ＤＭ２　ダメージ層
　ＥＲ１，ＥＲ２　電界緩和層
　ＥＳＴ１，ＥＳＴ２　エッチングストッパ膜
　ＩＮＳ１，ＩＮＳ２，ＩＮＳ３　層間絶縁膜
　ＩＮＳ２１，ＩＮＳ３１，ＩＮＳ３２　絶縁膜
　Ｍ１Ｗ，Ｍ２Ｗ　配線
　Ｍ１Ｖ，Ｍ２Ｖ　プラグ電極
　ＮＣＨ，ＰＣＨ　チャネル領域
　ＮＧ，ＰＧ　ゲート電極
　ＮＧＩ，ＰＧＩ　ゲート絶縁膜
　ＮＳＤ，ＰＳＤ　ソース領域またはドレイン領域
　ＮＷ　Ｎ型ウエル領域
　ＰＲ１，ＰＲ２，ＰＲ３，ＰＲ４　レジスト膜
　ＰＷ　Ｐ型ウエル領域
　Ｑｎ　Ｎ型ＭＩＳＦＥＴ
　Ｑｐ　Ｐ型ＭＩＳＦＥＴ
　ＳＵＢ　Ｐ型半導体基板
　ＳＩＬ　シリサイド膜
　ＳＴ　素子分離膜
　ＶＧ１，ＶＧ２　コンタクトホール
　ＷＧ１，ＷＧ２　配線溝

Claims (20)

  1. 　半導体基板と、
    　前記半導体基板上に形成され、主面を有する層間絶縁膜と、
    　前記層間絶縁膜内に埋め込まれ、互いに隣接する第１配線および第２配線と、
    　前記第１配線と前記第２配線との間に位置し、前記層間絶縁膜の前記主面に形成されたダメージ層と、
    　前記ダメージ層の下方において、前記層間絶縁膜に形成された電界緩和層と、
    　を有し、
    　前記第１配線と前記第２配線とは、主に銅膜からなり、
    　前記ダメージ層と前記電界緩和層とは、窒素を含む層であり、前記電界緩和層の窒素濃度は、前記ダメージ層の窒素濃度よりも大である、半導体装置。
  2. 　請求項１記載の半導体装置において、
    　前記層間絶縁膜は、誘電率が３．０以下の絶縁膜からなる、半導体装置。
  3. 　請求項２記載の半導体装置において、
    　前記層間絶縁膜は、ＳｉＣＯＨ膜からなる、半導体装置。
  4. 　請求項１記載の半導体装置において、
    　前記ダメージ層は、前記層間絶縁膜の前記主面から深さ４ｎｍの範囲に存在する、半導体装置。
  5. 　請求項１記載の半導体装置において、
    　前記電界緩和層は、窒素濃度のピーク領域を有する、半導体装置。
  6. 　請求項５記載の半導体装置において、
    　前記窒素濃度のピーク領域は、前記層間絶縁膜の前記主面から５～２０ｎｍの範囲に位置する、半導体装置。
  7. 　請求項１記載の半導体装置において、
    　前記電界緩和層は、前記層間絶縁膜の前記主面を基準にして、前記第１配線の厚さの１/２より浅い位置に設けられている、半導体装置。
  8. 　半導体基板と、
    　前記半導体基板上に形成され、第１主面を有する層間絶縁膜と、
    　前記層間絶縁膜内に埋め込まれ、互いに隣接する第１配線および第２配線と、
    　前記第１配線と前記第２配線との間に位置し、前記層間絶縁膜の前記第１主面に形成されたダメージ層と、
    　前記第１配線、前記第２配線およびダメージ層に接触し、前記第１配線、前記第２配線および前記層間絶縁膜を覆う絶縁性バリヤ膜と、
    　を有し、
    　前記第１配線と前記第２配線とは、主に銅膜からなり、
    　前記絶縁性バリヤ膜は、窒素を含有する絶縁膜であり、前記ダメージ層に接触する第１表面と前記第１表面と反対側の第２表面とを有し、前記絶縁性バリヤ膜は、前記第１表面の窒素濃度よりも高い窒素濃度を有する第１領域を有する、半導体装置。
  9. 　請求項８記載の半導体装置において、
    　前記窒素濃度が高い第１領域は、前記第２表面側に位置する、半導体装置。
  10. 　請求項８記載の半導体装置において、
    　前記絶縁性バリヤ膜の窒素濃度は、前記第１表面から前記第２表面に向かって増加している、半導体装置。
  11. 　請求項８記載の半導体装置において、
    　前記層間絶縁膜は、誘電率が３．０以下の絶縁膜からなる、半導体装置。
  12. 　請求項１１記載の半導体装置において、
    　前記層間絶縁膜は、ＳｉＣＯＨ膜からなる、半導体装置。
  13. 　請求項８記載の半導体装置において、
    　前記ダメージ層の下方において、前記層間絶縁膜内に電界緩和層を有する、半導体装置。
  14. 　請求項１３記載の半導体装置において、
    　前記ダメージ層と前記電界緩和層とは、窒素を含む層であり、前記電界緩和層の窒素濃度は、前記ダメージ層の窒素濃度よりも大である、半導体装置。
  15. 　（ａ）半導体基板を準備する工程、
    　（ｂ）前記半導体基板上に、第１主面を有し、かつ所定の膜厚を有する層間絶縁膜を形成する工程、
    　（ｃ）前記層間絶縁膜の前記第１主面に第１配線溝および第２配線溝を形成する工程、
    　（ｄ）前記第１配線溝および第２配線溝内に選択的に銅膜を設け、第１配線および第２配線を形成する工程、
    　（ｅ）前記第１配線、前記第２配線および前記層間絶縁膜の前記第１主面にアンモニアを含有するプラズマ処理を施す工程、
    　を有し、
    　前記工程（ｂ）において、前記層間絶縁膜には、前記第１主面より深い位置に電界緩和層が設けられており、
    　前記工程（ｅ）において、前記層間絶縁膜の前記第１主面にはダメージ層が形成される、半導体装置の製造方法。
  16. 　請求項１５記載の半導体装置の製造方法において、
    　前記電界緩和層と前記ダメージ層は、前記層間絶縁膜よりも窒素濃度が大の層である、半導体装置の製造方法。
  17. 　請求項１６記載の半導体装置の製造方法において、
    　前記電界緩和層は、前記層間絶縁膜を形成後に、前記層間絶縁膜内に窒素をイオン打ち込みすることにより形成する、半導体装置の製造方法。
  18. 　請求項１６記載の半導体装置の製造方法において、
    　前記層間絶縁膜はＳｉＣＯＨ膜からなり、前記ＳｉＣＯＨ膜は、有機シランガスおよび酸化ガスを用いたＣＶＤ法により形成し、
    　前記ＳｉＣＯＨ膜形成工程の途中でアンモニアガスを添加することにより、前記ＳｉＣＯＨ膜内に前記電界緩和層を形成する、半導体装置の製造方法。
  19. 　請求項１５記載の半導体装置の製造方法において、
    　前記層間絶縁膜はＳｉＣＯＨ膜からなり、前記ＳｉＣＯＨ膜は、有機シランガスおよび酸化ガスを用いたＣＶＤ法により形成し、
    　前記ＳｉＣＯＨ膜形成工程の途中で酸素系ガスの流量を増加することにより、前記ＳｉＣＯＨ膜内に前記電界緩和層を形成する、半導体装置の製造方法。
  20. 　請求項１５記載の半導体装置の製造方法において、
    　前記工程（ｅ）の後に、更に、
    　（ｆ）前記層間絶縁膜上に、前記第１配線、前記第２配線および前記ダメージ層に接する第１表面と前記第１表面と反対側の第２表面を有する絶縁性バリヤ膜を形成する工程、
    　を有し、
    　前記絶縁性バリヤ膜の前記第２表面の窒素濃度は、前記第１表面の窒素濃度よりも大である、半導体装置の製造方法。
PCT/JP2013/080195 2013-11-08 2013-11-08 半導体装置およびその製造方法 Ceased WO2015068251A1 (ja)

Priority Applications (14)

Application Number Priority Date Filing Date Title
US14/381,572 US9281276B2 (en) 2013-11-08 2013-11-08 Semiconductor device and manufacturing method of the same
CN202010792984.7A CN111952281B (zh) 2013-11-08 2013-11-08 半导体器件及其制造方法
PCT/JP2013/080195 WO2015068251A1 (ja) 2013-11-08 2013-11-08 半導体装置およびその製造方法
CN201380011034.4A CN104919576B (zh) 2013-11-08 2013-11-08 半导体器件及其制造方法
EP13874852.0A EP3067920B1 (en) 2013-11-08 2013-11-08 Semiconductor device
JP2014540661A JP6134727B2 (ja) 2013-11-08 2013-11-08 半導体装置およびその製造方法
EP20213902.8A EP3809451B1 (en) 2013-11-08 2013-11-08 Semiconductor device
KR1020147022890A KR102186873B1 (ko) 2013-11-08 2013-11-08 반도체 장치 및 그 제조 방법
KR1020217038608A KR102480116B1 (ko) 2013-11-08 2013-11-08 반도체 장치 및 그 제조 방법
KR1020207034402A KR102332952B1 (ko) 2013-11-08 2013-11-08 반도체 장치 및 그 제조 방법
TW103126295A TWI641098B (zh) 2013-11-08 2014-07-31 Semiconductor device and method of manufacturing same
TW107134158A TWI669795B (zh) 2013-11-08 2014-07-31 Semiconductor device
US15/047,623 US9559052B2 (en) 2013-11-08 2016-02-18 Semiconductor device and manufacturing method of the same
US15/394,752 US20170110399A1 (en) 2013-11-08 2016-12-29 Semiconductor device and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/080195 WO2015068251A1 (ja) 2013-11-08 2013-11-08 半導体装置およびその製造方法

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US14/381,572 A-371-Of-International US9281276B2 (en) 2013-11-08 2013-11-08 Semiconductor device and manufacturing method of the same
US15/047,623 Division US9559052B2 (en) 2013-11-08 2016-02-18 Semiconductor device and manufacturing method of the same

Publications (1)

Publication Number Publication Date
WO2015068251A1 true WO2015068251A1 (ja) 2015-05-14

Family

ID=53041053

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2013/080195 Ceased WO2015068251A1 (ja) 2013-11-08 2013-11-08 半導体装置およびその製造方法

Country Status (7)

Country Link
US (3) US9281276B2 (ja)
EP (2) EP3809451B1 (ja)
JP (1) JP6134727B2 (ja)
KR (3) KR102186873B1 (ja)
CN (2) CN111952281B (ja)
TW (2) TWI669795B (ja)
WO (1) WO2015068251A1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104126220B (zh) 2011-12-20 2017-06-20 英特尔公司 保形低温密闭性电介质扩散屏障
WO2015068251A1 (ja) * 2013-11-08 2015-05-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9614045B2 (en) * 2014-09-17 2017-04-04 Infineon Technologies Ag Method of processing a semiconductor device and chip package
US9859154B2 (en) * 2016-03-11 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of interconnect structure of semiconductor device
US10269706B2 (en) 2016-07-26 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP2018129481A (ja) 2017-02-10 2018-08-16 ルネサスエレクトロニクス株式会社 半導体装置
US10679936B2 (en) * 2017-09-28 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. MIM structure
US10347543B2 (en) * 2017-11-13 2019-07-09 Globalfoundries Inc. FDSOI semiconductor device with contact enhancement layer and method of manufacturing
KR102450580B1 (ko) * 2017-12-22 2022-10-07 삼성전자주식회사 금속 배선 하부의 절연층 구조를 갖는 반도체 장치
JP7015218B2 (ja) * 2018-06-28 2022-02-02 ルネサスエレクトロニクス株式会社 半導体装置
DE102019120765B4 (de) * 2018-09-27 2024-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Verfahren zum bilden eines halbleiterbauelements
US11164954B2 (en) * 2019-06-10 2021-11-02 Globalfoundries U.S. Inc. Gate capping layers of semiconductor devices
US11699618B2 (en) * 2020-01-24 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Low-k dielectric damage prevention
US20220293466A1 (en) * 2021-03-11 2022-09-15 Changxin Memory Technologies, Inc. Method for Forming Semiconductor Structure and Semiconductor Structure
JP2023031707A (ja) * 2021-08-25 2023-03-09 キオクシア株式会社 半導体装置およびその製造方法
KR20230102294A (ko) 2021-12-30 2023-07-07 삼성전자주식회사 반도체 장치 및 데이터 저장 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229481A (ja) * 2001-11-27 2003-08-15 Nec Electronics Corp 半導体装置及びその製造方法
JP2005302811A (ja) * 2004-04-07 2005-10-27 Tokyo Electron Ltd 半導体装置の製造方法
JP2006128591A (ja) * 2004-01-13 2006-05-18 Tokyo Electron Ltd 半導体装置の製造方法及び成膜システム
JP2006525651A (ja) * 2002-12-23 2006-11-09 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ｌｏｗ−ｋ誘電体の最上部に反射防止特性を持つキャップ層の形成法
JP2010272826A (ja) * 2009-05-25 2010-12-02 Panasonic Corp 半導体装置及びその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4200568B2 (ja) * 1998-12-18 2008-12-24 ソニー株式会社 電子装置およびその製造方法
US6472755B1 (en) * 1999-01-05 2002-10-29 Advanced Micro Devices, Inc. Semiconductor device comprising copper interconnects with reduced in-line copper diffusion
KR100746895B1 (ko) * 1999-08-10 2007-08-07 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치의 제조 방법
US6432812B1 (en) * 2001-07-16 2002-08-13 Lsi Logic Corporation Method of coupling capacitance reduction
JP2003142579A (ja) * 2001-11-07 2003-05-16 Hitachi Ltd 半導体装置の製造方法および半導体装置
JP2003347299A (ja) * 2002-05-24 2003-12-05 Renesas Technology Corp 半導体集積回路装置の製造方法
JP2004023008A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp 半導体集積回路装置およびその製造方法
DE10260619B4 (de) 2002-12-23 2011-02-24 Globalfoundries Inc. Verfahren zur Herstellung einer Deckschicht mit antireflektierenden Eigenschaften auf einem Dielektrikum mit kleinem ε
JP4086673B2 (ja) * 2003-02-04 2008-05-14 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP4402044B2 (ja) * 2003-02-06 2010-01-20 東京エレクトロン株式会社 プラズマ処理方法
JP4454242B2 (ja) * 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7276441B1 (en) * 2003-04-15 2007-10-02 Lsi Logic Corporation Dielectric barrier layer for increasing electromigration lifetimes in copper interconnect structures
DE10319136B4 (de) * 2003-04-28 2008-06-12 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung einer Metallisierungsschicht mit einer mit Stickstoff angereicherten Barrierenschicht mit kleinem ε
JP2005136152A (ja) * 2003-10-30 2005-05-26 Renesas Technology Corp 半導体装置の製造方法
WO2005069367A1 (ja) 2004-01-13 2005-07-28 Tokyo Electron Limited 半導体装置の製造方法および成膜システム
US7223691B2 (en) * 2004-10-14 2007-05-29 International Business Machines Corporation Method of forming low resistance and reliable via in inter-level dielectric interconnect
DE102005052052B4 (de) * 2005-10-31 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Ätzstoppschicht für Metallisierungsschicht mit verbesserter Haftung, Ätzselektivität und Dichtigkeit und Verfahren zur Herstellung eines dielektrischen Schichtstapels
JP2007324536A (ja) * 2006-06-05 2007-12-13 Renesas Technology Corp 層間絶縁膜およびその製造方法、ならびに半導体装置
JP5016286B2 (ja) * 2006-10-12 2012-09-05 ローム株式会社 半導体装置および半導体装置の製造方法
JP2007005840A (ja) * 2006-10-16 2007-01-11 Renesas Technology Corp 半導体集積回路装置の製造方法
JP5357401B2 (ja) * 2007-03-22 2013-12-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2009117743A (ja) * 2007-11-09 2009-05-28 Panasonic Corp 半導体装置及びその製造方法
US7737029B2 (en) * 2008-03-18 2010-06-15 Samsung Electronics Co., Ltd. Methods of forming metal interconnect structures on semiconductor substrates using oxygen-removing plasmas and interconnect structures formed thereby
JP2010045161A (ja) * 2008-08-12 2010-02-25 Toshiba Corp 半導体装置およびその製造方法
JP5238615B2 (ja) * 2009-06-04 2013-07-17 株式会社東芝 半導体装置の製造方法
JP5326949B2 (ja) * 2009-09-09 2013-10-30 株式会社日立製作所 半導体装置
JP2012038898A (ja) * 2010-08-06 2012-02-23 Renesas Electronics Corp 半導体装置の製造方法および半導体装置
JP5665557B2 (ja) * 2011-01-14 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
JP5755471B2 (ja) * 2011-03-10 2015-07-29 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2015068251A1 (ja) * 2013-11-08 2015-05-14 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003229481A (ja) * 2001-11-27 2003-08-15 Nec Electronics Corp 半導体装置及びその製造方法
JP2006525651A (ja) * 2002-12-23 2006-11-09 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ｌｏｗ−ｋ誘電体の最上部に反射防止特性を持つキャップ層の形成法
JP2006128591A (ja) * 2004-01-13 2006-05-18 Tokyo Electron Ltd 半導体装置の製造方法及び成膜システム
JP2005302811A (ja) * 2004-04-07 2005-10-27 Tokyo Electron Ltd 半導体装置の製造方法
JP2010272826A (ja) * 2009-05-25 2010-12-02 Panasonic Corp 半導体装置及びその製造方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
F. ITO ET AL.: "Effective Cu Surface Pre-treatment for High-reliable 22 nm-node Cu Dual Damascene Interconnects with High Plasma resistant Ultra Low-k Dielectric (k = 2.2", ADVANCED METALIZATION CONFERENCE, 5 October 2010 (2010-10-05)
See also references of EP3067920A4

Also Published As

Publication number Publication date
EP3067920A4 (en) 2017-08-09
CN104919576A (zh) 2015-09-16
JP6134727B2 (ja) 2017-05-24
KR102332952B1 (ko) 2021-12-01
CN111952281A (zh) 2020-11-17
EP3809451A1 (en) 2021-04-21
KR102186873B1 (ko) 2020-12-04
EP3809451B1 (en) 2025-04-09
TWI641098B (zh) 2018-11-11
US9559052B2 (en) 2017-01-31
TW201901902A (zh) 2019-01-01
CN104919576B (zh) 2020-09-04
JPWO2015068251A1 (ja) 2017-03-09
EP3067920A1 (en) 2016-09-14
CN111952281B (zh) 2024-05-03
TW201519393A (zh) 2015-05-16
KR102480116B1 (ko) 2022-12-23
KR20200138419A (ko) 2020-12-09
KR20210145856A (ko) 2021-12-02
US20160172298A1 (en) 2016-06-16
US9281276B2 (en) 2016-03-08
US20150228586A1 (en) 2015-08-13
US20170110399A1 (en) 2017-04-20
EP3067920B1 (en) 2021-01-13
TWI669795B (zh) 2019-08-21
KR20160083654A (ko) 2016-07-12

Similar Documents

Publication Publication Date Title
JP6134727B2 (ja) 半導体装置およびその製造方法
JP7844004B2 (ja) 半導体デバイスの空隙スペーサを形成する方法および半導体デバイス
KR100858450B1 (ko) 반도체 장치 및 그 제조 방법
US20210020496A1 (en) Fin Field Effect Transistor (FinFET) Device Structure with Interconnect Structure
TWI559447B (zh) 半導體裝置與其形成方法
CN106486418B (zh) 半导体装置及其制造方法
CN101154629B (zh) 半导体器件及其制造方法
US20170110367A1 (en) Method for forming fin field effect transistor (finfet) device structure with interconnect structure
CN105845725A (zh) 一种半导体器件及其制造方法和电子装置
CN106992145A (zh) 互连结构及其形成方法
KR100914982B1 (ko) 반도체 소자의 금속배선 및 그 형성방법
JP6352490B2 (ja) 半導体装置
JP4688832B2 (ja) 半導体装置及びその製造方法
US11094900B2 (en) Semiconductor device and method for fabricating the same
JP2007201490A (ja) 半導体装置
JP2009124164A (ja) 半導体装置
KR20100026406A (ko) 반도체 소자의 금속배선 및 그 형성방법
JP2009124165A (ja) 半導体装置

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 20147022890

Country of ref document: KR

Kind code of ref document: A

REEP Request for entry into the european phase

Ref document number: 2013874852

Country of ref document: EP

WWE Wipo information: entry into national phase

Ref document number: 2013874852

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2014540661

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 14381572

Country of ref document: US

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 13874852

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE