WO2016042884A1 - チップ型セラミック半導体電子部品 - Google Patents

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WO2016042884A1
WO2016042884A1 PCT/JP2015/069233 JP2015069233W WO2016042884A1 WO 2016042884 A1 WO2016042884 A1 WO 2016042884A1 JP 2015069233 W JP2015069233 W JP 2015069233W WO 2016042884 A1 WO2016042884 A1 WO 2016042884A1
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WO
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external electrode
chip
electronic component
semiconductor electronic
layer
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PCT/JP2015/069233
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English (en)
French (fr)
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佳祐 磯貝
悟史 今村
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Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
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Publication date
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    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C1/00—Details
    • H01C1/14—Terminals or tapping points specially adapted for resistors; Arrangements of terminals or tapping points on resistors
    • H01C1/1406—Terminals or electrodes formed on resistive elements having positive temperature coefficient
    • H—ELECTRICITY
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    • H01C—RESISTORS
    • H01C1/00—Details
    • H01C1/14—Terminals or tapping points specially adapted for resistors; Arrangements of terminals or tapping points on resistors
    • H01C1/1413—Terminals or electrodes formed on resistive elements having negative temperature coefficient
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    • H01C—RESISTORS
    • H01C1/00—Details
    • H01C1/14—Terminals or tapping points specially adapted for resistors; Arrangements of terminals or tapping points on resistors
    • H01C1/142—Terminals or tapping points specially adapted for resistors; Arrangements of terminals or tapping points on resistors the terminals or tapping points being coated on the resistive element

Definitions

  • the present invention relates to a chip type ceramic semiconductor electronic component such as a thermistor, a varistor, and a capacitor including a positive characteristic (or positive temperature coefficient, PTC) thermistor and a negative characteristic (or negative temperature coefficient, NTC) thermistor.
  • a chip type ceramic semiconductor electronic component such as a thermistor, a varistor, and a capacitor including a positive characteristic (or positive temperature coefficient, PTC) thermistor and a negative characteristic (or negative temperature coefficient, NTC) thermistor.
  • Patent Document 1 discloses a ceramic body made of semiconductor ceramics, a first external electrode formed on both end faces of the ceramic body, a surface of the first external electrode, and a part of a side surface of the ceramic body.
  • the corner portion constituted by the side surface and the end surface of the ceramic body has a curved surface.
  • the radius of curvature R of the corner portion of the ceramic body, the maximum thickness y from the end face of the ceramic body of the layer of the first external electrode layer in contact with the ceramic body, and the second external Chip type semiconductors with small variations in individual resistance values by setting the minimum thickness x from the apex of the corner of the ceramic body of the layer in contact with the side surface of the ceramic body among the electrodes within a specific numerical range. It is described that ceramic electronic components can be obtained.
  • An object of the present invention is to provide a chip-type ceramic semiconductor electronic component having a small variation in the rate of change in resistance value before and after mounting.
  • the inventors have found that when forming the second external electrode, a part of the metal element contained in the first external electrode can be oxidized by heat treatment at a high temperature such as baking. And a part of the metal element contained in the first external electrode tends to diffuse and segregate inside the first external electrode. Furthermore, it has been discovered that the occurrence of such oxidation and / or segregation tends to increase the variation in the rate of change in resistance value before and after mounting in a chip-type ceramic semiconductor electronic component. Based on these findings, the present inventors formed the second external electrode using a resin material that can be cured at a temperature lower than the temperature during the heat treatment such as baking described above, thereby forming the first external electrode. It has been found that oxidation and / or segregation of contained metal elements can be suppressed, and as a result, variation in the rate of change in resistance value before and after mounting in a chip-type ceramic semiconductor electronic component can be reduced. It came to complete.
  • a ceramic body including a ceramic semiconductor; A pair of first external electrodes formed on both end faces of the ceramic body; A chip-type ceramic semiconductor electronic component that includes a pair of second external electrodes that cover the first external electrode and extend to a part of the side surface of the ceramic body,
  • the second external electrode includes a conductive agent and a thermosetting resin cured at a temperature of 500 ° C. or lower.
  • the present invention can obtain a chip-type ceramic semiconductor electronic component having a small variation in the resistance change rate before and after mounting by having the above configuration.
  • FIG. 1 is a schematic cross-sectional view of a chip-type ceramic semiconductor electronic component according to the first embodiment of the present invention.
  • FIG. 2 is a schematic cross-sectional view of a modification of the chip-type ceramic semiconductor electronic component according to the first embodiment of the present invention.
  • FIG. 3 is a schematic cross-sectional view of a chip-type ceramic semiconductor electronic component according to the second embodiment of the present invention.
  • FIG. 4A is a schematic cross-sectional view of a ceramic body in which first external electrodes are formed on both end surfaces according to an example of a method for manufacturing a chip-type ceramic semiconductor electronic component according to the first embodiment of the present invention.
  • FIG. 4B is a side view as seen from the end face side of the ceramic body in which the first external electrodes are formed on both end faces.
  • FIG. 5 is a schematic cross-sectional view of a chip-type ceramic semiconductor electronic component manufactured by an example of a method for manufacturing a chip-type ceramic semiconductor electronic component according to the first embodiment of the present invention.
  • 6 shows an SEM image of the cross section of the first external electrode and the element mapping result in the chip-type ceramic semiconductor electronic component of Example 1.
  • FIG. 7 shows an SEM image and element mapping results of a cross section of the first external electrode in the chip-type ceramic semiconductor electronic component of Comparative Example 1.
  • FIG. 1 is a schematic cross-sectional view of the chip-type ceramic semiconductor electronic component according to the first embodiment.
  • a chip-type ceramic semiconductor electronic component 1 shown in FIG. 1 includes a ceramic body 2 including a ceramic semiconductor, A pair of first external electrodes 3 formed on both end faces 21 of the ceramic body 2; A pair of second external electrodes 4 that cover the first external electrode 3 and that extend to part of the side surface 22 of the ceramic body 2.
  • the ceramic body 2 includes an N-type semiconductor having a positive resistance temperature characteristic as a main component.
  • an N-type semiconductor for example, ((Ba, Pb, Sr, Ca) 0.0096 Er 0.004 ) TiO 3 can be used.
  • the ceramic body 2 preferably contains about 99.5 to 99.9% by weight of an N-type semiconductor.
  • the ceramic body 2 may further contain SiO 2 or MnO 2 in addition to the N-type semiconductor.
  • the composition of the ceramic body 2 can be measured by, for example, ICP (inductively coupled plasma) emission spectroscopy or XRF (fluorescence X-ray analysis).
  • a pair of first external electrodes 3 are formed on both end faces 21 of the ceramic body 2.
  • end faces 21 two surfaces perpendicular to the longitudinal direction of the ceramic body 2
  • side faces 21 four faces perpendicular to both end faces 21 are called “side faces” 22.
  • the first external electrode 3 may be formed on the entire end face 21 of the ceramic body 2 or may be formed on a part of the end face 21. In the present embodiment, the first external electrode 3 has an ohmic property with respect to the ceramic body 2. Details of the first external electrode 3 will be described later.
  • the pair of second external electrodes 4 are formed so as to cover the first external electrode 3 and extend to a part of the side surface 22 of the ceramic body 2.
  • the second external electrode 4 covers the entire periphery of the first external electrode 3 and the side surface of the ceramic body 2. 22 is formed so as to extend in part.
  • the first external electrode 3 is formed on a part of the end surface 21 of the ceramic body 2
  • the second external electrode 4 includes the entire periphery of the first external electrode 3 and the first external electrode 3. It is formed so as to cover the end surface 21 of the ceramic body 2 that is not formed and to extend to a part of the side surface 22 of the ceramic body 2.
  • the second external electrode 4 is formed so as to cover the entire end of the ceramic body 2 on which the first external electrode 3 is formed.
  • the second external electrode 4 is provided in order to improve solderability at the time of mounting and to prevent oxidation of a metal element contained in the first external electrode. Since the second external electrode 4 is formed so as to extend to a part of the side surface 22 of the ceramic body 2, the substrate and the chip-type ceramic are mounted when the chip-type ceramic semiconductor electronic component 1 is mounted on the substrate. Connectivity with the semiconductor electronic component 1 can be ensured.
  • the second external electrode 4 includes a conductive agent and a thermosetting resin cured at a temperature of 500 ° C. or lower.
  • the second external electrode 4 can be formed at a temperature lower than that of a conventional heat treatment such as baking.
  • a conventional heat treatment such as baking
  • the mechanism capable of reducing the variation in the change rate of the resistance value before and after mounting is not limited by any theory, but is as follows. Conceivable.
  • the second external electrode 4 can be formed at a relatively low temperature of 500 ° C. or lower by using a thermosetting resin that can be cured at 500 ° C. or lower as the material of the second external electrode 4. .
  • a thermosetting resin that can be cured at 500 ° C. or lower as the material of the second external electrode 4.
  • formation of the metal oxide in the first external electrode 3 can be suppressed, and the diffusion and segregation of a part of the metal element present in the first external electrode 3, particularly the above-described metal oxide, are suppressed. can do.
  • the obtained chip-type ceramic semiconductor electronic component 1 it is considered that variation in the rate of change in resistance value before and after mounting is suppressed.
  • a metal oxide is formed in the first external electrode 3, and a part of the metal element present in the first external electrode 3, particularly the above-described metal oxide diffuses to form the first external electrode 3.
  • the following is estimated as one of the factors that cause segregation to cause variation in the change rate of the resistance value.
  • stress may be applied to the chip-type ceramic semiconductor electronic component 1.
  • a part of the metal element present in the first external electrode 3, particularly a metal oxide that may be generated during the formation of the second external electrode 4 is segregated inside the first external electrode 3, the stress described above is applied.
  • the stress described above is applied.
  • the chip-type ceramic semiconductor electronic component 1 since segregation of the metal element in the first external electrode 3 can be suppressed, even if stress is applied during mounting, generation of cracks is prevented. Can be prevented.
  • the chip-type ceramic semiconductor electronic component 1 according to the present embodiment exhibits good deflection strength because the second external electrode 4 includes a thermosetting resin. Therefore, cracks are less likely to occur in the chip-type ceramic semiconductor electronic component 1. Furthermore, the chip-type ceramic semiconductor electronic component 1 according to the present embodiment does not require a second external electrode baking step at a high temperature with high power consumption in the manufacturing process, so that the manufacturing cost can be reduced.
  • a metal oxide is formed in the first external electrode 3, and a part of the metal element present in the first external electrode 3, in particular, the above-described metal oxide diffuses to cause the first external electrode to diffuse. Segregation at 3 can result in an increase in resistance at room temperature in the resulting chip-type ceramic semiconductor electronic component 1.
  • the chip-type ceramic semiconductor electronic component 1 according to the present embodiment has a chip-type ceramic semiconductor electronic component 1 obtained by suppressing formation of metal oxide, diffusion and segregation of metal elements (particularly metal oxide), An effect of suppressing an increase in resistance value at room temperature can also be brought about. This effect is particularly effective when the chip-type ceramic semiconductor electronic component 1 is a PTC thermistor. By suppressing the increase in the resistance value of the PTC thermistor at room temperature, the difference between the resistance value at room temperature and the resistance value at a temperature higher than the Curie temperature can be increased, and the characteristics of the PTC thermistor can be improved.
  • the second external electrode 4 preferably contains a conductive agent and a thermosetting resin cured at a temperature of 250 ° C. or lower.
  • the second external electrode 4 can be formed at a much lower temperature of 250 ° C. or lower, so that the oxidation, diffusion and segregation of the metal elements present in the first external electrode 3 can be achieved. Can be more effectively prevented.
  • the variation in the change rate of the resistance value before and after mounting can be further reduced.
  • thermosetting resin that can be used in the present embodiment is a thermosetting resin that can be cured at a temperature of 500 ° C. or lower, preferably 250 ° C. or lower, and examples thereof include an epoxy resin and a phenol resin. It is not limited. One type of thermosetting resin may be used alone, or two or more types may be mixed and used.
  • Examples of the conductive agent that can be used in the present embodiment include, but are not limited to, metal particles containing at least one of Ag, AgPd, Cu, and the like.
  • the metal particles used as the conductive agent may be particles made of a single metal or particles made of an alloy containing at least one of the above metal elements. One kind of the above metal particles may be used alone, or two or more kinds may be used in combination.
  • the average particle size of the metal particles used as the conductive agent is preferably about 1.0 to 15 ⁇ m.
  • the second external electrode 4 preferably contains 10 to 30% by weight of a thermosetting resin and 70 to 90% by weight of a conductive agent.
  • the content of the thermosetting resin is 10% by weight or more, the strength of the electrode can be improved.
  • the content of the thermosetting resin is 30% by weight or less, sufficient conductivity can be ensured.
  • the content of the conductive agent is 70% by weight or more, sufficient conductivity can be ensured.
  • the strength of the electrode can be improved.
  • the composition of the second external electrode 4 can be measured by, for example, ICP emission spectroscopic analysis or XRF.
  • the thickness of the second external electrode from the surface of the first external electrode is preferably 1 to 35 ⁇ m.
  • the thickness is 1 to 35 ⁇ m, it is possible to effectively prevent solder explosion that may occur during mounting.
  • moisture that may be contained in the electrode may vaporize and blow out from the electrode.
  • moisture such as water vapor blows out from the electrode the solder may be blown off and scattered on the substrate. This phenomenon is generally called “solder explosion”.
  • the thickness of the second external electrode 4 By setting the thickness of the second external electrode 4 to 35 ⁇ m or less, the absolute amount of moisture that can be contained in the second external electrode 4 can be reduced, and as a result, solder explosion can be effectively prevented. Can do.
  • FIG. 2 shows a schematic cross-sectional view of one modified example of the chip-type ceramic semiconductor electronic component 1 according to the present embodiment.
  • FIG. 2 shows an embodiment in which the first external electrode 3 has a three-layer structure.
  • the first external electrode 3 may be composed of a single layer.
  • the chip-type ceramic semiconductor electronic component 1 may further include a first plating layer 51 formed so as to cover the surface of the second external electrode 4.
  • the first plating layer 51 is a layer containing at least one of Ni and Cu.
  • the first plating layer 51 functions to prevent moisture from blowing out from the inside of the second external electrode 4 during mounting.
  • the first plating layer 51 also functions to prevent moisture from entering the chip-type ceramic semiconductor electronic component 1 from the surrounding environment. Further, the first plating layer 51 can prevent the deterioration of the characteristics of the electronic component due to the temperature, humidity, etc. of the surrounding environment, and can improve the heat resistance of the electronic component.
  • the thickness of the first plating layer 51 is preferably 3 to 10 ⁇ m. When the thickness is 3 ⁇ m or more, solder explosion can be more effectively prevented. When the thickness is 10 ⁇ m or less, it is possible to suppress the occurrence of cracks in the ceramic body 2 due to thermal contraction of the first plating layer 51 that may occur when the chip-type ceramic semiconductor electronic component 1 is mounted.
  • the ratio of the thickness of the second external electrode 4 from the surface of the first external electrode 3 to the thickness of the first plating layer 51 is preferably 5: 1 to 1: 1. Within the above range, it is possible to more effectively prevent solder explosion during mounting.
  • the chip-type ceramic semiconductor electronic component 1 may further include a second plating layer 52 formed so as to cover the surface of the first plating layer 51.
  • the second plating layer is a layer containing at least Sn.
  • the chip-type ceramic semiconductor electronic component 1 includes the second plating layer 52, so that the wettability of the solder during mounting is improved and the mountability is improved.
  • the thickness of the second plating layer 52 is preferably 3 to 10 ⁇ m. When the thickness is 3 ⁇ m or more, the wettability of the solder can be stabilized. When the thickness is 10 ⁇ m or less, plating growth on the surface of the ceramic body 2 can be suppressed.
  • Plating growth on the surface of the ceramic body 2 may cause a short circuit at the time of mounting, and may cause a poor appearance, a change in ohmic property (resistance value variation), and the like.
  • FIG. 2 shows an embodiment including the first plating layer 51 and the second plating layer 52, the second plating layer 52 can be omitted.
  • the first external electrode 3 has an ohmic property with respect to the ceramic body 2.
  • the first external electrode 3 may be composed of a single layer or may be composed of two or more layers.
  • the first external electrode 3 is composed of two or more layers, if at least a layer in contact with the ceramic body 2 among the two or more layers has an ohmic property with respect to the ceramic body 2 Good.
  • a layer having ohmic properties with respect to the ceramic body 2 contributes to the resistance characteristics of the chip-type ceramic semiconductor electronic component 1.
  • the second external electrode 4 does not substantially contribute to the resistance characteristics.
  • the first external electrode 3 is formed of a single layer
  • the composition of the first external electrode 3 can be appropriately selected so as to have an ohmic property with respect to the ceramic body 2.
  • the first external electrode 3 preferably contains at least one of Cr, Zn—Ag, Ti, W, Zn and V as a main component.
  • the first external electrode 3 may be made of at least one of Cr, Zn—Ag, Ti, W, Zn and V, for example.
  • the thickness of the first external electrode 3 is preferably 0.07 to 1.0 ⁇ m. When the thickness is 0.07 ⁇ m or more, durability against external force applied during processing such as barrel polishing is improved, and sufficient ohmic properties can be secured.
  • the thickness is 1.0.
  • the composition of the first external electrode 3 can be measured by, for example, WDX (wavelength dispersive X-ray analysis) or SAM (scanning Auger electron microscope).
  • the metal element contained in the first external electrode 3 tends to be oxidized when heat is applied when the second external electrode 4 is formed under a high temperature condition, and the inside of the first external electrode 3 It tends to diffuse and segregate. Segregation can occur particularly at the interface between the first external electrode 3 and the second external electrode 4. When the oxidized metal element diffuses and segregates, a metal oxide layer can be formed at the interface between the first external electrode 3 and the second external electrode 4. In the present invention, since the second external electrode 4 can be formed at a relatively low temperature, such oxidation, diffusion and segregation can be effectively prevented. As a result, it is possible to obtain the chip-type ceramic semiconductor electronic component 1 with a small variation in the change rate of the resistance value before and after mounting.
  • the first external electrode 3 includes two or more layers
  • the first external electrode 3 includes three layers (31, 32, 33), but the present invention is not limited to this.
  • the chip-type ceramic semiconductor electronic component 1 shown in FIG. 2 includes the first plating layer 51 and the second plating layer 52, but the present invention is not limited to this.
  • two or more Including the first external electrode 3 including the first layer and the first plating layer 51 and not including the second plating layer 52, including the first external electrode 3 including two or more layers and the first A configuration in which the plating layer 51 and the second plating layer 52 are not included may be employed.
  • the first external electrode 3 When the first external electrode 3 includes two or more layers, at least the first layer 31 in contact with the ceramic body 2 among the two or more layers has an ohmic property with respect to the ceramic body 2. It only has to be.
  • the composition of the first layer 31 can be appropriately selected so as to have an ohmic property with respect to the ceramic body 2.
  • the first layer 31 of the first external electrode 3 preferably contains at least one of Cr, Zn—Ag, Ti, W, Zn, and V.
  • the first layer 31 may be made of at least one of Cr, Zn—Ag, Ti, W, Zn, and V, for example.
  • the thickness of the first layer 31 is preferably 0.3 to 1.0 ⁇ m. When the thickness is 0.3 ⁇ m or more, durability against external force applied during processing such as barrel polishing is improved, and sufficient ohmic properties can be secured. When the thickness is 1.0 ⁇ m or less, the manufacturing cost can be reduced and the productivity can be improved.
  • the first external electrode 3 may further include a second layer 32 formed on the first layer 31.
  • the second layer 32 is an adhesive property between the ohmic first layer 31 and the second external electrode 4, or the first layer 31 when the first external electrode 3 includes a third layer 33 described later. This is a layer for improving the adhesion between the first layer 33 and the third layer 33.
  • the composition of the second layer 32 can be appropriately set depending on the composition of the first layer 31 and the second external electrode 4 or the third layer 33.
  • the second layer 32 is a layer containing Ni and one or more metal elements selected from Cu, Cr and V.
  • the second layer 32 preferably contains 50 to 80% by weight of Ni and 20 to 50% by weight of one or more metal elements selected from Cu, Cr and V.
  • the thickness of the second layer 32 is preferably 0.5 to 2.0 ⁇ m. When the thickness is 0.5 ⁇ m or more, variation in the rate of change in resistance value can be further suppressed. When the thickness is 2.0 ⁇ m or less, the manufacturing cost can be reduced and the productivity can be improved.
  • the metal element contained in the second layer 32 of the first external electrode 3 tends to be oxidized when heat is applied when the second external electrode 4 is formed under a high temperature condition. It tends to diffuse and segregate inside the external electrode 3.
  • the first external electrode 3 does not include a third layer 33 to be described later, segregation can occur particularly at the interface between the second layer 32 of the first external electrode 3 and the second external electrode 4.
  • a metal oxide layer can be formed at the interface between the second layer 32 and the second external electrode 4.
  • segregation may occur particularly at the interface between the second layer 32 and the third layer 33 of the first external electrode 3.
  • a metal oxide layer can be formed at the interface between the second layer 32 and the third layer 33.
  • the ease of diffusion and segregation of the metal element is the affinity with the metal element contained in the layer in contact with the second layer 32, that is, the second layer 4 of the second external electrode 4 or the third layer 33 of the first external electrode 3. It depends on. For example, when the layer in contact with the second layer 32 (the second external electrode 4 or the third layer 33 of the first external electrode 3) contains Ag as a main component, in the second layer 32, Cu, Cr , V and the like tend to diffuse and segregate.
  • the second external electrode 4 can be formed at a relatively low temperature, the above-described oxidation, diffusion and segregation can be effectively prevented. As a result, it is possible to obtain the chip-type ceramic semiconductor electronic component 1 having a small resistance value at room temperature after mounting and a small variation in the change rate of the resistance value.
  • the first external electrode 3 may further include a third layer 33 formed on the second layer 32.
  • the third layer 33 prevents oxidation of the first layer 31 and the second layer 32, and protects the first layer 31 and the second layer 32 from external force.
  • the third layer 33 includes the same conductive agent as the conductive agent included in the second external electrode 4.
  • the third layer 33 is a layer including at least one of Ag, AgPd, and Cu.
  • the third layer 33 may be made of Ag, for example.
  • the thickness of the third layer 33 can be set to 0.5 to 1.5 ⁇ m, for example.
  • the chip-type ceramic semiconductor electronic component according to the first embodiment in which the internal electrode is not disposed inside the ceramic body has been described.
  • the present invention will be described in the second embodiment below.
  • the present invention can be similarly applied to a chip-type ceramic semiconductor electronic component in which an internal electrode is disposed inside a ceramic body.
  • the present invention is particularly effective in the chip-type ceramic semiconductor electronic component according to the first embodiment in which the internal electrode is not disposed inside the ceramic body. This is because, in the chip-type ceramic semiconductor electronic component according to the first embodiment, the influence of the oxidation, diffusion, and segregation of the metal element in the first external electrode on the resistance characteristics is large.
  • FIG. 3 shows a schematic cross-sectional view of a chip-type ceramic semiconductor electronic component 1 according to the second embodiment of the present invention.
  • the chip-type ceramic semiconductor electronic component 1 further includes two or more internal electrodes 6 disposed inside the ceramic body 2.
  • the first external electrode 3 is electrically connected to the internal electrode 6.
  • the second external electrode 4, the first plating layer 51, and the second plating layer 52 have the same configuration as that of the first embodiment.
  • the chip-type ceramic semiconductor electronic component 1 according to the present embodiment may not include the first plating layer 51 and the second plating layer 52.
  • the configurations of the ceramic body 2, the first external electrode 3, and the internal electrode 6 can be appropriately set according to desired characteristics.
  • the ceramic body 2 may include, for example, (Ba 0.998 Sm 0.002 ) TiO 3 which is a semiconductor ceramic material.
  • Sm as a semiconducting agent may be replaced with other rare earth elements such as La and Nd.
  • the internal electrode 6 may be a Ni electrode, for example.
  • the thickness of the internal electrode 6 is preferably 0.5 to 2.0 ⁇ m. Also in this embodiment, since the second external electrode 4 can be formed at a relatively low temperature, oxidation, diffusion, and segregation of the metal element contained in the first external electrode 3 can be prevented. As a result, it is possible to obtain a chip-type ceramic semiconductor electronic component having a small variation in the change rate of the resistance value before and after mounting.
  • the PTC thermistor has been described as an example.
  • the present invention is not limited to the PTC thermistor, and can be appropriately applied to other chip-type ceramic semiconductor electronic components such as an NTC thermistor, a varistor, and a capacitor.
  • a predetermined amount of ceramic raw materials such as BaCO 3 , TiO 2 , PbO, SrCO 3 , and CaCO 3 and semiconducting agents such as Er 2 O 3 are weighed as raw materials for the ceramic body.
  • the semiconducting agent is selected from the group consisting of Y, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, and Lu instead of Er 2 O 3
  • At least one rare earth element oxide or the like may be used.
  • a characteristic improving agent such as Mn 2 O 3 or a sintering aid such as SiO 2 may be used as a raw material for the ceramic body.
  • a characteristic improving agent such as Mn 2 O 3 or a sintering aid such as SiO 2
  • PSZ ball pulverizing medium
  • PSZ partially stabilized zirconia
  • the obtained calcined powder is granulated by adding an organic binder, a dispersant and water and mixing with a PSZ ball for a predetermined time.
  • An unfired mother substrate is produced by molding the obtained granulated product.
  • the unbaked mother substrate is subjected to a binder removal treatment and fired at a predetermined temperature (1200 to 1400 ° C.) in the atmosphere to obtain a mother substrate.
  • First external electrodes are formed on both sides of the mother substrate.
  • the first external electrode can be formed by a thin film forming method such as sputtering or vapor deposition.
  • a mode in which the first external electrode includes three layers will be described, but the present invention is not limited to this mode.
  • a Cr layer is formed by sputtering as the first layer of the first external electrode having ohmic properties with respect to the ceramic body.
  • a NiCu layer is formed by sputtering as a second layer of the first external electrode.
  • an Ag layer is formed as a third layer of the first external electrode by sputtering. In this way, a first external electrode including three layers can be formed.
  • the mother substrate on which the first external electrode is formed is cut into a predetermined dimension so as to have the shape of the ceramic body on which the first external electrode is formed.
  • the ceramic body on which the first external electrode is formed has, for example, a longitudinal dimension (L dimension) of 0.95 mm, a width dimension (W dimension) of 0.48 mm, and a thickness dimension (T dimension). ) Can be cut to 0.48 mm.
  • the longitudinal dimension (L dimension) of the ceramic body on which the first external electrodes are formed includes the thickness of the pair of first external electrodes.
  • FIG. 4A illustrates an example of a cross-sectional view of the ceramic body 2 on which the first external electrode 3 is formed after polishing
  • FIG. 4 illustrates an example of a side view of the ceramic body 2 viewed from the end face 21 side. Shown in (b).
  • each side of the first external electrode 3 may also be curved by polishing. The shape is not limited, and each side of the first external electrode 3 may be linear.
  • a conductive paste for forming the second external electrode is prepared.
  • a conductive agent such as Ag, AgPd or Cu
  • a thermosetting resin such as epoxy resin or phenol resin
  • 1 to 5% of a diluent are mixed. It is prepared by.
  • the end of the ceramic body on which the first external electrode is formed is immersed in a conductive paste bath and pulled up, and then heat treatment is performed at 500 ° C. or less, preferably about 100 to 250 ° C. In this way, the second external electrode is formed.
  • the first plating layer is formed so as to cover the surface of the second external electrode.
  • the first plating layer can be formed, for example, by electrolytic plating at least one of Ni and Cu.
  • the second plating layer is formed so as to cover the surface of the first plating layer.
  • the second plating layer can be formed, for example, by electroplating Sn.
  • FIG. 1 An example of the chip-type ceramic semiconductor electronic component 1 obtained by the above manufacturing method is shown in FIG.
  • the chip-type ceramic semiconductor electronic component 1 manufactured in this way has an advantage that variation in the rate of change in resistance value is small.
  • the manufacturing method of the chip-type ceramic semiconductor electronic component according to the present invention has been described by taking the PTC thermistor having no internal electrode as an example. Ceramic semiconductor electronic components can also be appropriately manufactured based on the description in this specification.
  • a PTC thermistor having an internal electrode can be manufactured by the procedure described below.
  • Each raw material of the ceramic body is wet-mixed and pulverized, and the resultant mixture is calcined at a predetermined temperature to obtain a calcined powder.
  • An organic binder is added to the obtained calcined powder, and a wet mixing process is performed to form a slurry, which is then molded using a doctor blade method or the like to produce a ceramic green sheet.
  • the internal electrode conductive paste is applied to the surface of the ceramic green sheet to form an internal electrode pattern.
  • the conductive paste for internal electrodes can be prepared, for example, by dispersing Ni metal powder and an organic binder in an organic solvent.
  • the internal electrode paste may be applied by screen printing or the like, for example.
  • a predetermined number of ceramic green sheets on which internal electrode patterns are formed in this way are stacked, and then the ceramic green sheets on which no internal electrode patterns are formed are sandwiched and pressed together to produce a laminate.
  • the laminated body is cut to a predetermined size, then subjected to a binder removal process, and then fired at a predetermined temperature, whereby a ceramic body having internal electrodes is obtained.
  • a PTC thermistor having the internal electrodes can be obtained.
  • Example 1 The chip-type ceramic semiconductor electronic component of Example 1 was produced by the following procedure.
  • the chip-type ceramic semiconductor electronic component of Example 1 is a PTC thermistor.
  • a Cr layer having a thickness of 0.3 ⁇ m was formed on both surfaces of the obtained mother substrate by sputtering as a first layer of the first external electrode having ohmic properties with respect to the ceramic body.
  • a NiCu layer having a thickness of 1.0 ⁇ m was formed as a second layer of the first external electrode on the first layer of the formed first external electrode by sputtering.
  • an Ag layer having a thickness of 1.3 ⁇ m was formed as a third layer of the first external electrode by sputtering.
  • the mother substrate on which the first external electrode is formed has a longitudinal dimension (L dimension) of 0.95 mm, a width dimension (W dimension) of 0.48 mm, and a thickness dimension (T).
  • the ceramic body on which the first external electrodes were formed was produced by cutting so that the dimension) was 0.48 mm.
  • the ceramic body on which the first external electrode thus obtained was formed was polished using cobblestone, polishing powder, etc., so that each side of the ceramic body was curved.
  • a conductive paste was prepared by mixing Ag as a conductive agent, an epoxy resin as a thermosetting resin, and a diluent for adjusting viscosity. The end of the ceramic body on which the first external electrode was formed was immersed in this conductive paste bath, pulled up, and then heat treated at 230 ° C. for 30 minutes to form a second external electrode. The thickness of the formed second external electrode from the surface of the first external electrode was 15 ⁇ m.
  • Comparative Example 1 The chip-type ceramic semiconductor electronic component of Comparative Example 1 was produced by the following procedure.
  • the chip-type ceramic semiconductor electronic component of Comparative Example 1 is a PTC thermistor.
  • Example 2 In the same procedure as in Example 1, a mother substrate, a first external electrode, and a ceramic body on which the first external electrode was formed were manufactured.
  • a conductive paste for forming the second external electrode was prepared by mixing a conductive agent, glass, a resin component, and an organic solvent. The end of the ceramic body on which the first external electrode was formed was immersed in this conductive paste bath, pulled up, and then baked at 600 ° C. for 30 minutes to form a second external electrode. The thickness of the formed second external electrode from the surface of the first external electrode was 35 ⁇ m.
  • a Ni layer was formed as the first plating layer, and then a Sn layer was formed as the second plating layer.
  • the chip type ceramic semiconductor electronic component of Comparative Example 1 was obtained by the above procedure.
  • FIG. 7 shows the SEM (scanning electron microscope) image of the first external electrode of the ceramic semiconductor electronic component and the result of elemental mapping of O, Cr, Ni and Cu. 6 and 7, the region indicated by (a) is the ceramic body, the region indicated by (b) is the first layer (Cr layer) of the first external electrode, and the region indicated by (c) is the first external electrode. The region indicated by the second layer (NiCu layer) and (d) of the electrode is the third layer (Ag layer) of the first external electrode. From FIG. 6, it can be seen that no segregation of Ni and Cu oxides occurred in the first external electrode of the chip-type ceramic semiconductor electronic component of Example 1.
  • FIG. 7 shows that although the oxidation and segregation of Ni did not occur in the first external electrode of the chip-type ceramic semiconductor electronic component of Comparative Example 1, the segregation of Cu oxide occurred. From the result of elemental mapping of the O and Cu elements in FIG. 7, the Cu oxide is segregated at the interface between the second layer (NiCu layer) and the third layer (Ag layer) of the first external electrode. all right. From this result, it can be seen that when the heat treatment (baking) temperature when forming the second external electrode is 600 ° C., the metal element is oxidized and segregated in the first external electrode.
  • a current was applied at 15 V to the chip-type ceramic semiconductor electronic component (PTC thermistor) of Example 1 and Comparative Example 1 described above, and the rate of change in resistance value before and after application was measured.
  • 100 chip-type ceramic semiconductor electronic components having a resistance value change rate of a certain value or more were prepared for each of Example 1 and Comparative Example 1, and mounted on the substrate by soldering. Mounting was performed under conditions of a top temperature of 260 ° C. and a holding time of 15 seconds. For each PTC thermistor, the resistance value at room temperature (25 ° C.) was measured by a four-terminal method before and after mounting.
  • the PTC thermistor of Example 1 has a smaller maximum resistance change rate before and after mounting than the PTC thermistor of Comparative Example 1, and the variation is accordingly reduced. Therefore, by increasing the temperature of the heat treatment when forming the second external electrode to a relatively low temperature of 230 ° C., it is possible to suppress an increase in resistance value during mounting in the PTC thermistor after mounting. It can be said that the variation in the rate of change of the resistance value at the same time could be suppressed.
  • the chip-type ceramic semiconductor electronic component according to the present invention is an electronic device in which an increase in resistance value during mounting is suppressed and variation in the resistance value change rate before and after mounting is reduced, and high reliability and high performance are required. It can be applied to equipment.

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Abstract

　実装前後における抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品を提供する。　セラミック半導体を含むセラミック素体と、セラミック素体の両端面に形成された１対の第１の外部電極と、第１の外部電極を覆い且つセラミック素体の側面の一部に延在するように形成された１対の第２の外部電極とを含むチップ型セラミック半導体電子部品であって、第２の外部電極が、導電剤と、５００℃以下の温度で硬化された熱硬化性樹脂とを含む、チップ型セラミック半導体電子部品。

Description

チップ型セラミック半導体電子部品
　本発明は、正特性（または正温度係数、ＰＴＣ）サーミスタおよび負特性（または負温度係数、ＮＴＣ）サーミスタを含むサーミスタ、バリスタならびにコンデンサ等のチップ型セラミック半導体電子部品に関する。
　近年、エレクトロニクス技術の発展に伴い、チップ型セラミック半導体電子部品における抵抗値のばらつきを小さくすることが求められている。
　例えば、特許文献１には、半導体セラミックスからなるセラミック素体と、セラミック素体の両端面に形成された第１の外部電極と、第１の外部電極の表面及びセラミック素体の側面の一部を覆うように延出された第２の外部電極とを有するチップ型半導体セラミック電子部品であって、第１の外部電極はセラミック素体とオーミック性を有する材料からなり、第２の外部電極はセラミック素体とオーミック性を有しない材料からなる、チップ型半導体セラミック電子部品が開示されている。
国際公開第２００９／０９６３３３号
　特許文献１に記載のチップ型半導体セラミック電子部品において、セラミック素体の側面と端面とで構成されるコーナー部が曲面を有している。特許文献１には、セラミック素体のコーナー部の曲率半径Ｒと、第１の外部電極層のうちセラミック素体と接触する層のセラミック素体の端面からの最大厚みｙと、第２の外部電極のうちセラミック素体の側面に接触する層のセラミック素体のコーナー部の頂点からの最小厚みｘとを特定の数値範囲内に設定することにより、個々の抵抗値のばらつきが小さいチップ型半導体セラミック電子部品が得られることが記載されている。
　しかし、電子機器の高性能化に伴い、チップ型セラミック半導体電子部品の実装前後における抵抗値の変化率のばらつきをより一層効果的に抑制することが求められている。
　本発明の目的は、実装前後における抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品を提供することにある。
　本発明者らは、研究を重ねた結果、第２の外部電極を形成する際に、焼き付け等の高温での熱処理により、第１の外部電極に含まれる金属元素の一部が酸化され得ること、および第１の外部電極に含まれる金属元素の一部が第１の外部電極の内部において拡散して偏析し得る傾向にあることを発見した。更に、かかる酸化および／または偏析が起こることにより、チップ型セラミック半導体電子部品において、実装前後における抵抗値の変化率のばらつきが大きくなる傾向にあることを発見した。本発明者らは、これらの知見に基づき、上述の焼き付け等の熱処理時の温度よりも低温で硬化可能な樹脂材料を用いて第２の外部電極を形成することにより、第１の外部電極に含まれる金属元素の酸化および／または偏析を抑制することができ、その結果、チップ型セラミック半導体電子部品における実装前後での抵抗値の変化率のばらつきを小さくすることができることを見出し、本発明を完成させるに至った。
　本発明の一の要旨によれば、セラミック半導体を含むセラミック素体と、
　セラミック素体の両端面に形成された１対の第１の外部電極と、
　前記第１の外部電極を覆い且つ前記セラミック素体の側面の一部に延在するように形成された１対の第２の外部電極と
を含むチップ型セラミック半導体電子部品であって、
　第２の外部電極が、導電剤と、５００℃以下の温度で硬化された熱硬化性樹脂とを含む、チップ型セラミック半導体電子部品が提供される。
　本発明は、上記構成を有することにより、実装前後における抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品を得ることができる。
図１は、本発明の第１の実施形態に係るチップ型セラミック半導体電子部品の概略断面図である。 図２は、本発明の第１の実施形態に係るチップ型セラミック半導体電子部品の一の変形例の概略断面図である。 図３は、本発明の第２の実施形態に係るチップ型セラミック半導体電子部品の概略断面図である。 図４（ａ）は、本発明の第１の実施形態に係るチップ型セラミック半導体電子部品の製造方法の一例による、第１の外部電極が両端面に形成されたセラミック素体の概略断面図であり、図４（ｂ）は、第１の外部電極が両端面に形成されたセラミック素体の端面側からみた側面図である。 図５は、本発明の第１の実施形態に係るチップ型セラミック半導体電子部品の製造方法の一例により製造されたチップ型セラミック半導体電子部品の概略断面図である。 図６は、実施例１のチップ型セラミック半導体電子部品における第１の外部電極の断面のＳＥＭ画像および元素マッピング結果を示す。 図７は、比較例１のチップ型セラミック半導体電子部品における第１の外部電極の断面のＳＥＭ画像および元素マッピング結果を示す。
　以下、本発明の実施形態について図面を参照して説明する。但し、以下に示す実施形態は例示を目的とするものであり、本発明は以下の実施形態に限定されるものではない。特に、以下に示す実施形態はＰＴＣサーミスタを例として説明しているが、本発明はＰＴＣサーミスタに限定されず、ＮＴＣサーミスタ、バリスタおよびコンデンサ等の他のチップ型セラミック半導体電子部品についても同様に実施することができる。なお、以下に説明する構成要素の寸法、材質、形状、相対的配置等は、特定的な記載がない限りは本発明の範囲をそれのみに限定する趣旨ではなく、単なる説明例にすぎない。また、各図面が示す構成要素の大きさ、形状、位置関係等は説明を明確にするため誇張していることがある。
　［第１の実施形態］
　図１に、第１の実施形態に係るチップ型セラミック半導体電子部品の概略断面図を示す。図１に示すチップ型セラミック半導体電子部品１は、セラミック半導体を含むセラミック素体２と、
　セラミック素体２の両端面２１に形成された１対の第１の外部電極３と、
　第１の外部電極３を覆い且つセラミック素体２の側面２２の一部に延在するように形成された１対の第２の外部電極４とを含む。
　本実施形態において、セラミック素体２は、正の抵抗温度特性を有するＮ型半導体を主成分として含む。Ｎ型半導体としては、例えば、（（Ｂａ，Ｐｂ，Ｓｒ，Ｃａ）０．００９６Ｅｒ０．００４）ＴｉＯ３を用いることができる。セラミック素体２は、Ｎ型半導体を９９．５～９９．９重量％程度含むことが好ましい。セラミック素体２は、Ｎ型半導体に加えて、ＳｉＯ２やＭｎＯ２を更に含んでよい。セラミック素体２の組成は、例えばＩＣＰ（誘導結合プラズマ）発光分光分析やＸＲＦ（蛍光Ｘ線分析）により測定することができる。
　１対の第１の外部電極３は、セラミック素体２の両端面２１に形成される。なお、本明細書において、セラミック素体２の長手方向に対して垂直な２つの面を「端面」２１とよび、両端面２１に対して垂直な４つの面を「側面」２２とよぶ。第１の外部電極３は、セラミック素体２の端面２１の全面に形成されてよく、または端面２１の一部に形成されてもよい。本実施形態において、第１の外部電極３は、セラミック素体２に対してオーミック性を有する。第１の外部電極３の詳細については後述する。
　１対の第２の外部電極４は、第１の外部電極３を覆い且つセラミック素体２の側面２２の一部に延在するように形成される。第１の外部電極３がセラミック素体２の端面２１の全面に形成されている場合、第２の外部電極４は、第１の外部電極３の周囲全体を覆い、かつセラミック素体２の側面２２の一部に延在するように形成される。第１の外部電極３がセラミック素体２の端面２１の一部に形成されている場合、第２の外部電極４は、第１の外部電極３の周囲全体と、第１の外部電極３が形成されていないセラミック素体２の端面２１とを覆い、かつセラミック素体２の側面２２の一部に延在するように形成される。上述のいずれの場合においても、第２の外部電極４は、第１の外部電極３が形成されたセラミック素体２の端部全体を覆うように形成される。第２の外部電極４は、実装時のはんだ付け性を向上させるため、および第１の外部電極内に含まれる金属元素の酸化を防止するために設けられる。第２の外部電極４がセラミック素体２の側面２２の一部に延在するように形成されていることにより、チップ型セラミック半導体電子部品１を基板に実装するときに、基板とチップ型セラミック半導体電子部品１との接続性を確保することができる。
　第２の外部電極４は、導電剤と、５００℃以下の温度で硬化された熱硬化性樹脂とを含む。第２の外部電極４がこのような構成を有することにより、従来の焼き付け等の高温での熱処理よりも低温で第２の外部電極４を形成することができる。その結果、得られるチップ型セラミック半導体電子部品１において、実装前後における抵抗値の変化率のばらつきを抑制することができる。
　本発明に係るチップ型セラミック半導体電子部品において実装前後での抵抗値の変化率のばらつきを小さくすることができるメカニズムは、いかなる理論にも拘束されるものではないが、凡そ以下の通りであると考えられる。
　第２の外部電極４を形成する際に熱処理を行う場合、第１の外部電極３にも熱が加えられる。第１の外部電極３に熱が加えられることにより、第１の外部電極３に含まれる金属元素の一部が酸化される傾向にある。また、熱が加えられることにより、第１の外部電極３に含まれる金属元素の一部が第１の外部電極３の内部において拡散して偏析する傾向にある。このように第１の外部電極３において金属酸化物が形成されること、および第１の外部電極３中に存在する金属元素の一部、特に上述の金属酸化物が拡散して第１の外部電極３において偏析することが、チップ型セラミック半導体電子部品における実装前後での抵抗値の変化率のばらつきが大きくなる原因であると考えられる。本発明において、第２の外部電極４の材料として５００℃以下で硬化可能な熱硬化性樹脂を用いることにより、５００℃以下の比較的低い温度で第２の外部電極４を形成することができる。これにより、第１の外部電極３における金属酸化物の形成を抑制することができ、第１の外部電極３中に存在する金属元素の一部、特に上述の金属酸化物の拡散および偏析を抑制することができる。その結果、得られるチップ型セラミック半導体電子部品１において、実装前後での抵抗値の変化率のばらつきが抑制されると考えられる。
　第１の外部電極３において金属酸化物が形成されること、および第１の外部電極３中に存在する金属元素の一部、特に上述の金属酸化物が拡散して第１の外部電極３において偏析することが、抵抗値の変化率のばらつきをもたらす要因の一つとして、以下のことが推測される。チップ型セラミック半導体電子部品１を基板に実装する際、チップ型セラミック半導体電子部品１に応力が加わることがある。第１の外部電極３中に存在する金属元素の一部、特に第２の外部電極４の形成時に生じ得る金属酸化物が第１の外部電極３の内部で偏析している場合、上述の応力が加わることにより、偏析の生じている部分に亀裂が生じる可能性がある。この亀裂の発生により、抵抗値の変化率のばらつきが生じるおそれがあると考えられる。本実施形態に係るチップ型セラミック半導体電子部品１においては、第１の外部電極３における金属元素の偏析を抑制することができるので、実装時に応力が加わった場合であっても、亀裂の発生を防止することができる。
　加えて、本実施形態に係るチップ型セラミック半導体電子部品１は、第２の外部電極４が熱硬化性樹脂を含んでいることにより、良好なたわみ強度を示す。そのため、チップ型セラミック半導体電子部品１において亀裂が発生しにくくなる。更に、本実施形態に係るチップ型セラミック半導体電子部品１は、製造プロセスにおいて、消費電力の大きい高温での第２の外部電極の焼き付け工程が不要であるので、製造コストを削減することができる。
　更に、第１の外部電極３において金属酸化物が形成されること、および第１の外部電極３中に存在する金属元素の一部、特に上述の金属酸化物が拡散して第１の外部電極３において偏析することにより、得られるチップ型セラミック半導体電子部品１において、室温における抵抗値の増大がもたらされ得る。本実施形態に係るチップ型セラミック半導体電子部品１は、金属酸化物の形成、金属元素（特に金属酸化物）の拡散および偏析が抑制されることにより、得られるチップ型セラミック半導体電子部品１において、室温における抵抗値の増大を抑制するという効果ももたらすことができる。この効果は、チップ型セラミック半導体電子部品１がＰＴＣサーミスタである場合に特に有効である。ＰＴＣサーミスタの室温における抵抗値の増大を抑制することにより、室温における抵抗値と、キュリー温度より高い温度における抵抗値との差を大きくすることができ、ＰＴＣサーミスタの特性を向上させることができる。
　第２の外部電極４は、導電剤と、２５０℃以下の温度で硬化された熱硬化性樹脂とを含むことが好ましい。このような構成を有することにより、２５０℃以下のより一層低い温度で第２の外部電極４を形成することができるので、第１の外部電極３中に存在する金属元素の酸化、拡散および偏析をより一層効果的に防止することができる。その結果、チップ型セラミック半導体電子部品１において、実装前後での抵抗値の変化率のばらつきをより一層小さくすることができる。
　本実施形態において使用可能な熱硬化性樹脂は、５００℃以下、好ましくは２５０℃以下の温度で硬化可能な熱硬化性樹脂であり、例えば、エポキシ樹脂およびフェノール樹脂等が挙げられるが、これに限定されない。１種類の熱硬化性樹脂を単独で用いてよく、または２種類以上を混合して用いてもよい。
　本実施形態において使用可能な導電剤としては、例えば、Ａｇ、ＡｇＰｄおよびＣｕ等の少なくとも１つを含む金属粒子が挙げられるが、これに限定されない。導電剤として用いられる金属粒子は、金属の単体からなる粒子であってよく、または上述の金属元素の少なくとも１つを含む合金からなる粒子であってもよい。上述の金属粒子は、１種類を単独で用いてよく、または２種類以上を組み合わせて用いてもよい。導電剤として用いられる金属粒子の平均粒径は、約１．０～１５μｍ程度であることが好ましい。このような導電剤を用いることにより、基板に対する実装性が高く、はんだ付け性に優れたチップ型セラミック半導体電子部品を得ることができる。
　本実施形態において、第２の外部電極４は、熱硬化性樹脂を１０～３０重量％、導電剤を７０～９０重量％含むことが好ましい。熱硬化性樹脂の含有量が１０重量％以上であると、電極の強度を向上させることができる。熱硬化性樹脂の含有量が３０重量％以下であると、十分な導電性を確保することができる。導電剤の含有量が７０重量％以上であると、十分な導電性を確保することができる。導電剤の含有量が９０重量％以下であると、電極の強度を向上させることができる。第２の外部電極４の組成は、例えばＩＣＰ発光分光分析やＸＲＦにより測定することができる。
　第２の外部電極の、第１の外部電極の表面からの厚さは、１～３５μｍであることが好ましい。厚さが１～３５μｍであると、実装時に起こり得るはんだ爆ぜを効果的に防止することができる。チップ型セラミック半導体電子部品１をリフロー実装等により基板に実装するとき、電極中に含まれ得る水分が気化し、電極から吹き出すことがある。この水蒸気等の水分が電極から吹き出すことにより、はんだが吹き飛ばされて基板上に散らばることがある。この現象は、一般に「はんだ爆ぜ」とよばれている。第２の外部電極４の厚さを３５μｍ以下にすることにより、第２の外部電極４に含まれ得る水分の絶対量を少なくすることができ、その結果、はんだ爆ぜを効果的に防止することができる。
　図２に、本実施形態に係るチップ型セラミック半導体電子部品１の一の変形例の概略断面図を示す。なお、図２は、第１の外部電極３が３層構造である実施形態を示しているが、本変形例において、第１の外部電極３は、単一の層で構成されてもよい。図２に示すように、チップ型セラミック半導体電子部品１は、第２の外部電極４の表面を覆うように形成された第１のめっき層５１を更に含んでよい。第１のめっき層５１は、ＮｉおよびＣｕの少なくとも１つを含む層である。第１のめっき層５１を含むことにより、リフロー実装等によりチップ型セラミック半導体電子部品１を実装する際に起こり得るはんだ爆ぜをより一層効果的に防止することができる。第１のめっき層５１は、実装時に第２の外部電極４の内部から水分が吹き出るのを防ぐ働きをする。また、第１のめっき層５１は、周囲環境から水分がチップ型セラミック半導体電子部品１内に侵入するのを防ぐ働きもする。更に、第１のめっき層５１は、周囲環境の温度、湿度等による電子部品の特性の劣化を防ぎ、電子部品の耐熱性を向上させることもできる。
　第１のめっき層５１の厚さは３～１０μｍであることが好ましい。厚さが３μｍ以上であると、はんだ爆ぜをより一層効果的に防止することができる。厚さが１０μｍ以下であると、チップ型セラミック半導体電子部品１の実装時に起こり得る第１のめっき層５１の熱収縮によりセラミック素体２にクラックが発生するのを抑制することができる。
　第２の外部電極４の第１の外部電極３の表面からの厚さと、第１のめっき層５１の厚さとの比は、５：１～１：１であることが好ましい。上記範囲内であると、実装時のはんだ爆ぜをより一層効果的に防止することができる。
　図２に示すように、チップ型セラミック半導体電子部品１は、第１のめっき層５１の表面を覆うように形成された第２のめっき層５２を更に含んでよい。第２のめっき層は、少なくともＳｎを含む層である。チップ型セラミック半導体電子部品１は、第２のめっき層５２を備えることにより、実装時におけるはんだの濡れ性が向上し、実装性が高くなる。第２のめっき層５２の厚さは３～１０μｍであることが好ましい。厚さが３μｍ以上であると、はんだの濡れ性を安定させることができる。厚さが１０μｍ以下であると、セラミック素体２の表面におけるめっき成長を抑制することができる。セラミック素体２の表面におけるめっき成長は、実装時のショートを引き起こすおそれがあり、また、外観不良やオーミック性の変化（抵抗値のばらつき）等を引き起こすおそれがある。なお、図２は、第１のめっき層５１および第２のめっき層５２を含む実施形態を示しているが、第２のめっき層５２は省略することができる。
　本実施形態において、第１の外部電極３は、セラミック素体２に対してオーミック性を有するものである。第１の外部電極３は、単一の層で構成されてよく、２以上の層で構成されてもよい。第１の外部電極３が２以上の層で構成される場合、これら２以上の層のうち少なくともセラミック素体２に接している層がセラミック素体２に対してオーミック性を有していればよい。チップ型セラミック半導体電子部品１において、セラミック素体２に対してオーミック性を有する層がチップ型セラミック半導体電子部品１の抵抗特性に寄与する。第２の外部電極４は実質的に抵抗特性に寄与しない。
　まず、第１の外部電極３が単一の層で構成される場合について、図１を参照して説明する。第１の外部電極３の組成は、セラミック素体２に対してオーミック性を有するように適宜選択することができる。本実施形態においては、第１の外部電極３は、Ｃｒ、Ｚｎ－Ａｇ、Ｔｉ、Ｗ、ＺｎおよびＶの少なくとも１つを主成分として含むことが好ましい。第１の外部電極３は、例えば、Ｃｒ、Ｚｎ－Ａｇ、Ｔｉ、Ｗ、ＺｎおよびＶの少なくとも１つからなるものであってよい。第１の外部電極３の厚さは、０．０７～１．０μｍであることが好ましい。厚さが０．０７μｍ以上であると、バレル研磨等の加工時にかかる外力に対する耐久性が向上し、十分なオーミック性を確保することができる。厚さが１．０．μｍ以下であると、製造コストを低減することができ、生産性を向上させることができる。第１の外部電極３の組成は、例えば、ＷＤＸ（波長分散型Ｘ線分析）やＳＡＭ（走査型オージェ電子顕微鏡）により測定することができる。
　第１の外部電極３に含まれる金属元素は、第２の外部電極４を高温条件下で形成するときに熱が加えられると酸化される傾向にあり、また、第１の外部電極３の内部において拡散して偏析する傾向にある。偏析は、特に、第１の外部電極３と第２の外部電極４との界面において生じ得る。酸化された金属元素が拡散して偏析する場合、第１の外部電極３と第２の外部電極４との界面において金属酸化物の層が形成され得る。本発明は、第２の外部電極４を比較的低温で形成することができるので、このような酸化、拡散および偏析を効果的に防止することができる。その結果、実装前後での抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品１を得ることができる。
　次に、第１の外部電極３が２以上の層を含む場合について、図２を参照して説明する。図２において、第１の外部電極３は３つの層（３１、３２、３３）を含んでいるが、本発明はこれに限定されるものではない。なお、図２に示すチップ型セラミック半導体電子部品１は、第１のめっき層５１および第２のめっき層５２を含んでいるが、本発明はこれに限定されるものではなく、例えば、２以上の層を含む第１の外部電極３および第１のめっき層５１を含み且つ第２のめっき層５２を含まない構成や、２以上の層を含む第１の外部電極３を含み且つ第１のめっき層５１および第２のめっき層５２を含まない構成をとることもできる。
　第１の外部電極３が２以上の層を含む場合、それら２以上の層のうち、少なくともセラミック素体２に接している第１層３１が、セラミック素体２に対してオーミック性を有していればよい。第１層３１の組成は、セラミック素体２に対してオーミック性を有するように適宜選択することができる。本実施形態において、第１の外部電極３の第１層３１は、Ｃｒ、Ｚｎ－Ａｇ、Ｔｉ、Ｗ、ＺｎおよびＶの少なくとも１つを含むことが好ましい。第１層３１は、例えば、Ｃｒ、Ｚｎ－Ａｇ、Ｔｉ、Ｗ、ＺｎおよびＶの少なくとも１つからなるものであってよい。第１層３１の厚さは、０．３～１．０μｍであることが好ましい。厚さが０．３μｍ以上であると、バレル研磨等の加工時にかかる外力に対する耐久性が向上し、十分なオーミック性を確保することができる。厚さが１．０μｍ以下であると、製造コストを低減することができ、生産性を向上させることができる。
　第１の外部電極３が２以上の層を含む場合、第１の外部電極３は、第１層３１の上に形成された第２層３２を更に含んでよい。第２層３２は、オーミック性を有する第１層３１と第２の外部電極４との接着性、あるいは、第１の外部電極３が後述の第３層３３を含む場合には第１層３１と第３層３３との接着性を向上させるための層である。第２層３２の組成は、第１層３１および第２の外部電極４または第３層３３の組成によって適宜設定することができる。本実施形態において、第２層３２は、Ｎｉと、Ｃｕ、ＣｒおよびＶから選択される１以上の金属元素とを含む層である。第２層３２は、Ｎｉを５０～８０重量％含み、Ｃｕ、ＣｒおよびＶから選択される１以上の金属元素を２０～５０重量％含むことが好ましい。第２層３２の厚さは、０．５～２．０μｍであることが好ましい。厚さが０．５μｍ以上であると、抵抗値の変化率のばらつきを更に抑制することができる。厚さが２．０μｍ以下であると、製造コストを低減することができ、生産性を向上させることができる。
　第１の外部電極３の第２層３２に含まれる金属元素は、第２の外部電極４が高温条件下で形成される場合、熱が加えられることにより酸化される傾向にあり、また、第１の外部電極３の内部において拡散して偏析する傾向にある。第１の外部電極３が後述の第３層３３を含まない場合、偏析は、特に、第１の外部電極３の第２層３２と第２の外部電極４との界面において生じ得る。酸化された金属元素が拡散して偏析する場合、第２層３２と第２の外部電極４との界面において金属酸化物の層が形成され得る。第１の外部電極３が後述の第３層３３を更に含む場合、偏析は、特に、第１の外部電極３の第２層３２と第３層３３との界面において生じ得る。酸化された金属元素が拡散して偏析する場合、第２層３２と第３層３３との界面において金属酸化物の層が形成され得る。金属元素の拡散および偏析のしやすさは、第２層３２が接している層、即ち第２の外部電極４または第１の外部電極３の第３層３３に含まれる金属元素との親和性によって決まる。例えば、第２層３２が接している層（第２の外部電極４または第１の外部電極３の第３層３３）がＡｇを主成分として含む場合、第２層３２においては、Ｃｕ、Ｃｒ、Ｖ等が拡散および偏析しやすい傾向にある。本発明は、第２の外部電極４を比較的低温で形成することができるので、上述の酸化、拡散および偏析を効果的に防止することができる。その結果、実装後の室温における抵抗値が小さく、抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品１を得ることができる。
　第１の外部電極３は、第２層３２の上に形成された第３層３３を更に含んでよい。第３層３３は、第１層３１および第２層３２の酸化を防止し、また、第１層３１および第２層３２を外力から保護する。第３層３３は、第２の外部電極４に含まれる導電剤と同じ導電剤を含む。本実施形態において、第３層３３は、Ａｇ、ＡｇＰｄおよびＣｕの少なくとも１つを含む層である。第３層３３は、例えば、Ａｇからなるものであってよい。第３層３３の厚さは、例えば、０．５～１．５μｍに設定することができる。
　以上、セラミック素体の内部に内部電極が配置されていない第１の実施形態に係るチップ型セラミック半導体電子部品について説明してきたが、本発明は、下記の第２の実施形態において説明するように、セラミック素体の内部に内部電極が配置されているチップ型セラミック半導体電子部品にも同様に適用することができる。尤も、本発明は、セラミック素体の内部に内部電極が配置されていない第１の実施形態に係るチップ型セラミック半導体電子部品において特に効果的である。なぜなら、第１の実施形態に係るチップ型セラミック半導体電子部品においては、第１の外部電極の内部における金属元素の酸化、拡散、偏析が抵抗特性に与える影響が大きいからである。
　［第２の実施形態］
　図３に、本発明の第２の実施形態に係るチップ型セラミック半導体電子部品１の概略断面図を示す。図３に示すように、チップ型セラミック半導体電子部品１は、セラミック素体２の内部に配置された２以上の内部電極６を更に含む。本実施形態において、第１の外部電極３は、内部電極６と電気的に接続している。本実施形態において、第２の外部電極４、第１のめっき層５１、第２のめっき層５２については、第１の実施形態と同様の構成を有する。なお、本実施形態に係るチップ型セラミック半導体電子部品１は、第１のめっき層５１および第２のめっき層５２を含まなくてもよい。セラミック素体２、第１の外部電極３および内部電極６の構成については、所望の特性に応じて適宜設定することができる。セラミック素体２は、例えば、半導体セラミック材料である（Ｂａ０．９９８Ｓｍ０．００２）ＴｉＯ３を含んでよい。上記式中、半導体化剤であるＳｍは、ＬａやＮｄ等の他の希土類元素で置き換えてもよい。内部電極６は、例えばＮｉ電極であってよい。内部電極６の厚さは０．５～２．０μｍであることが好ましい。本実施形態においても、第２の外部電極４が比較的低温で形成することができるので、第１の外部電極３中に含まれる金属元素の酸化、拡散、偏析を防止することができる。その結果、実装前後での抵抗値の変化率のばらつきが小さいチップ型セラミック半導体電子部品を得ることができる。
　以上、ＰＴＣサーミスタを例として説明してきたが、本発明はＰＴＣサーミスタに限定されるものではなく、ＮＴＣサーミスタ、バリスタ、コンデンサ等の他のチップ型セラミック半導体電子部品に適宜適用することができる。
　［チップ型セラミック半導体電子部品の製造方法］
　以下、本発明に係るチップ型セラミック半導体電子部品の製造方法について、上述の第１の実施形態に係るチップ型セラミック半導体電子部品を例として説明するが、製造方法はこれに限定されるものではない。
　（マザー基板の作製）
　まず、セラミック素体の原料として、ＢａＣＯ３、ＴｉＯ２、ＰｂＯ、ＳｒＣＯ３、ＣａＣＯ３等のセラミック原料およびＥｒ２Ｏ３等の半導体化剤を所定量秤量する。半導体化剤としては、Ｅｒ２Ｏ３の代わりに、Ｙ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕからなる群から選択される少なくとも１つの希土類元素の酸化物などを用いてもよい。また、セラミック素体の原料として、上述のセラミック原料および半導体化剤に加えて、Ｍｎ２Ｏ３等の特性改善剤や、ＳｉＯ２等の焼結助剤を用いてもよい。秤量した各原料を、部分安定化ジルコニア（Ｐａｒｔｉａｌｌｙ　Ｓｔａｂｉｌｉｚｅｄ　Ｚｉｒｃｏｎｉａ：ＰＳＺ）等の粉砕媒体（以下、ＰＳＺボールともよぶ）および純水と共にボールミルに投入し、湿式混合粉砕する。得られた混合物を、所定温度（例えば、１０００～１２００℃）で仮焼成して、仮焼粉末を得る。得られた仮焼粉末に、有機バインダ、分散剤および水を加え、ＰＳＺボールと共に所定時間混合することにより造粒する。得られた造粒物を成形することにより未焼成のマザー基板を作製する。この未焼成のマザー基板に脱バインダ処理を行い、大気中で所定の温度（１２００～１４００℃）で焼成してマザー基板を得る。
　（第１の外部電極の形成）
　マザー基板の両面に第１の外部電極を形成する。第１の外部電極は、スパッタリング、蒸着等の薄膜形成法により形成することができる。以下、第１の外部電極の形成方法の一例として、第１の外部電極が３つの層を含む形態について説明するが、本発明はこの形態に限定されるものではない。
　まず、セラミック素体に対してオーミック性を有する第１の外部電極の第１層として、Ｃｒ層をスパッタリングにより形成する。形成された第１の外部電極の第１層の上に、第１の外部電極の第２層として、ＮｉＣｕ層をスパッタリングにより形成する。形成された第１の外部電極の第２層の上に、第１の外部電極の第３層として、Ａｇ層をスパッタリングにより形成する。このようにして、３つの層を含む第１の外部電極を形成することができる。
　（第１の外部電極が形成されたセラミック素体の作製）
　このようにして第１の外部電極が形成されたマザー基板を、第１の外部電極が形成されたセラミック素体の形状となるように所定の寸法にカットする。第１の外部電極が形成されたセラミック素体は、例えば、長手方向の寸法（Ｌ寸）が０．９５ｍｍ、幅方向の寸法（Ｗ寸）が０．４８ｍｍ、厚さ方向の寸法（Ｔ寸）が０．４８ｍｍとなるようにカットすることができる。なお、上述の第１の外部電極が形成されたセラミック素体の長手方向の寸法（Ｌ寸）は、１対の第１の外部電極の厚さを含んでいる。
　第１の外部電極が形成されたセラミック素体を、玉石および研磨粉等を用いて研磨することにより、セラミック素体の各辺を曲面状にする。研磨を行うことにより、カット時に生じ得るバリを除去することができ、また、チップのコーナー部における導電性ペーストの塗布性を向上させることができる。研磨を行った後の、第１の外部電極３が形成されたセラミック素体２の断面図の一例を図４（ａ）、セラミック素体２の端面２１側からみた側面図の一例を図４（ｂ）に示す。図４（ａ）および図４（ｂ）に示すように、セラミック素体２に加えて、第１の外部電極３の各辺もまた、研磨により曲面状になってよいが、本発明はこの形態に限定されるものではなく、第１の外部電極３の各辺が直線状であってもよい。
　（第２の外部電極の形成）
　まず、第２の外部電極を形成するための導電性ペーストを調製する。導電性ペーストは、Ａｇ、ＡｇＰｄ、Ｃｕ等の導電剤７０～９０重量％と、エポキシ樹脂、フェノール樹脂等の熱硬化性樹脂１０～３０重量％と、希釈剤１～５％とを混合することにより調製される。第１の外部電極が形成されたセラミック素体の端部を導電性ペースト浴に浸漬し、引き上げた後、５００℃以下、好ましくは約１００～２５０℃で熱処理を行う。このようにして第２の外部電極が形成される。
　（めっき層の形成）
　第１のめっき層は、第２の外部電極の表面を覆うように形成される。第１のめっき層は、例えば、ＮｉおよびＣｕの少なくとも１つを電解めっきすることにより形成することができる。第２のめっき層は、第１のめっき層の表面を覆うように形成される。第２のめっき層は、例えばＳｎを電解めっきすることにより形成することができる。
　上述の製造方法により得られるチップ型セラミック半導体電子部品１の一例を図５に示す。このようにして製造されたチップ型セラミック半導体電子部品１は、抵抗値の変化率のばらつきが小さいという利点を有する。
　以上、本発明に係るチップ型セラミック半導体電子部品の製造方法について、内部電極を有しないＰＴＣサーミスタを例として説明したが、内部電極を有するＰＴＣサーミスタ、ＮＴＣサーミスタ、バリスタ、コンデンサ等の他のチップ型セラミック半導体電子部品についても、本明細書の記載に基づいて適宜製造することができる。
　例えば、内部電極を有するＰＴＣサーミスタは、以下に説明する手順で製造することができる。セラミック素体の各原料を湿式混合粉砕し、得られた混合物を所定温度で仮焼成することにより仮焼粉末を得る。得られた仮焼粉末に有機バインダを加え、湿式で混合処理を行なってスラリー状とし、その後、ドクターブレード法等を用いて成形加工し、セラミックグリーンシートを作製する。次いで、内部電極用導電性ペーストをセラミックグリーンシートの表面に塗布して内部電極パターンを形成する。内部電極用導電性ペーストは、例えば、有機溶剤中にＮｉ金属粉末および有機バインダを分散させることにより調製することができる。内部電極用ペーストは、例えば、スクリーン印刷等により塗布してよい。このように内部電極パターンが形成されたセラミックグリーンシートを所定数積層し、次いで、内部電極パターンが形成されていないセラミックグリーンシートで上下を挟持して圧着することにより、積層体を作製する。この積層体を所定寸法に切断した後、脱バインダ処理を行い、次いで所定温度で焼成することにより、内部電極を有するセラミック素体が得られる。このセラミック素体に、第１および第２の外部電極ならびに場合により第１および第２のめっき層を形成することにより、内部電極を有するＰＴＣサーミスタが得られる。
　［実施例１］
　実施例１のチップ型セラミック半導体電子部品を下記の手順で作製した。実施例１のチップ型セラミック半導体電子部品は、ＰＴＣサーミスタである。
　（マザー基板の作製）
　まず、セラミック原料であるＢａＣＯ３、ＰｂＯ、ＳｒＣＯ３、ＣａＣＯ３およびＴｉＯ２、半導体化剤であるＥｒ２Ｏ３、ならびに特性改善剤であるＭｎ２Ｏ３を所定量秤量した。秤量した各原料を、ＰＳＺボールおよび純水と共にボールミルに投入し、湿式混合粉砕した。得られた混合物を１１５０℃で仮焼成して仮焼粉末を得た。得られた仮焼粉末に、有機バインダであるアクリル酸系バインダ、分散剤および水を加え、ＰＳＺボールと共に所定時間混合することにより造粒した。得られた造粒物を成形することにより未焼成のマザー基板を作製した。この未焼成のマザー基板に脱バインダ処理を行い、大気中で最高温度１３６０℃にて焼成してマザー基板を得た。
　（第１の外部電極の形成）
　得られたマザー基板の両面に、セラミック素体に対してオーミック性を有する第１の外部電極の第１層として、厚さ０．３μｍのＣｒ層をスパッタリングにより形成した。形成された第１の外部電極の第１層の上に、第１の外部電極の第２層として、厚さ１．０μｍのＮｉＣｕ層をスパッタリングにより形成した。形成された第１の外部電極の第２層の上に、第１の外部電極の第３層として、厚さ１．３μｍのＡｇ層をスパッタリングにより形成した。
　（第１の外部電極が形成されたセラミック素体の作製）
　このようにして第１の外部電極が形成されたマザー基板を、長手方向の寸法（Ｌ寸）が０．９５ｍｍ、幅方向の寸法（Ｗ寸）が０．４８ｍｍ、厚さ方向の寸法（Ｔ寸）が０．４８ｍｍとなるようにカットすることにより、第１の外部電極が形成されたセラミック素体を作製した。このようにして得られた第１の外部電極が形成されたセラミック素体を玉石および研磨粉等を用いて研磨することにより、セラミック素体の各辺を曲面状にした。
　（第２の外部電極の形成）
　導電剤であるＡｇ、熱硬化性樹脂であるエポキシ樹脂、および粘度調整用希釈剤を混合することにより導電性ペーストを調製した。第１の外部電極が形成されたセラミック素体の端部をこの導電性ペースト浴に浸漬し、引き上げた後、２３０℃で３０分間熱処理を行うことにより、第２の外部電極を形成した。形成された第２の外部電極の、第１の外部電極の表面からの厚さは１５μｍであった。
　（めっき層の形成）
　電解めっきにより、第１のめっき層として厚さ６μｍのＮｉ層を形成した。次いで、電解めっきにより、第２のめっき層として厚さ４μｍのＳｎ層を形成した。以上の手順により、実施例１のチップ型セラミック半導体電子部品が得られた。
　［比較例１］
　比較例１のチップ型セラミック半導体電子部品を下記の手順で作製した。比較例１のチップ型セラミック半導体電子部品は、ＰＴＣサーミスタである。
　実施例１と同様の手順で、マザー基板の作製、第１の外部電極の形成、第１の外部電極が形成されたセラミック素体の作製を行った。導電剤、ガラス、樹脂成分および有機溶剤を混合することにより、第２の外部電極を形成するための導電性ペーストを調製した。第１の外部電極が形成されたセラミック素体の端部を、この導電性ペースト浴に浸漬し、引き上げた後、６００℃で３０分間焼き付けを行うことにより、第２の外部電極を形成した。形成された第２の外部電極の、第１の外部電極の表面からの厚さは、３５μｍであった。次いで、実施例１と同様の手順で、第１のめっき層としてＮｉ層を形成し、次いで第２のめっき層としてＳｎ層を形成した。以上の手順により、比較例１のチップ型セラミック半導体電子部品が得られた。
　［元素マッピングによる評価］
　実施例１および比較例１のチップ型セラミック半導体電子部品の第１の外部電極中に存在する元素の分布を調べるために、ＳＡＭを用いたオージェ電子分光法により元素マッピングを行った。まず、試料の樹脂固めを行い、試料の厚さ方向に研磨し、厚さ方向の寸法（Ｔ寸）の１／２の地点における断面を得た。ＦＩＢ（集束イオンビーム）を断面に対して５°の角度で照射して加工を行い、オージェ電子分光法による測定を行った。実施例１のチップ型セラミック半導体電子部品の第１の外部電極のＳＥＭ（走査型電子顕微鏡）画像ならびにＯ、Ｃｒ、Ｎｉ、ＣｕおよびＡｇの元素マッピングの結果を図６、比較例１のチップ型セラミック半導体電子部品の第１の外部電極のＳＥＭ（走査型電子顕微鏡）画像ならびにＯ、Ｃｒ、ＮｉおよびＣｕの元素マッピングの結果を図７に示す。図６および図７において、（ａ）で示す領域はセラミック素体、（ｂ）で示す領域は第１の外部電極の第１層（Ｃｒ層）、（ｃ）で示す領域は第１の外部電極の第２層（ＮｉＣｕ層）、（ｄ）で示す領域は第１の外部電極の第３層（Ａｇ層）である。図６より、実施例１のチップ型セラミック半導体電子部品の第１の外部電極において、ＮｉおよびＣｕの酸化物の偏析が起こらなかったことがわかる。この結果より、第２の外部電極を形成するときの熱処理温度が２３０℃である場合、第１の外部電極における金属元素の酸化物の偏析を防止できたことがわかる。これに対し、図７より、比較例１のチップ型セラミック半導体電子部品の第１の外部電極において、Ｎｉの酸化および偏析は起こらなかったが、Ｃｕの酸化物の偏析が起こったことがわかる。図７のＯおよびＣｕ元素の元素マッピング結果より、Ｃｕの酸化物は、第１の外部電極の第２層（ＮｉＣｕ層）と第３層（Ａｇ層）との界面において偏析していることがわかった。この結果より、第２の外部電極を形成する時の熱処理（焼き付け）温度が６００℃である場合、第１の外部電極における金属元素の酸化および偏析が生じてしまうことがわかる。
　［抵抗値の測定］
　上述の実施例１および比較例１のチップ型セラミック半導体電子部品（ＰＴＣサーミスタ）に１５Ｖで電流を印加し、印加の前後での抵抗値の変化率を測定した。抵抗値の変化率が一定値以上であったチップ型セラミック半導体電子部品を、実施例１および比較例１のそれぞれについて１００個ずつ用意し、はんだ付けにより基板に実装した。実装は、トップ温度２６０℃、保持時間１５秒の条件で行った。それぞれのＰＴＣサーミスタについて、実装の前後に、４端子法により室温（２５℃）における抵抗値を測定した。実施例１および比較例１のチップ型セラミック半導体電子部品のそれぞれについて、実装前後での抵抗値の変化率を下記式に基づいて求めた。

（抵抗値の変化率）［％］＝｛（実装後の抵抗値）－（実装前の抵抗値）｝／（実装前の抵抗値）×１００

実装前後での抵抗値の変化率の平均値、標準偏差および最大値を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１より、実施例１のＰＴＣサーミスタは、比較例１のＰＴＣサーミスタと比較して、実装前後での抵抗変化率の最大値が小さく、それに伴いばらつきが小さくなったことがわかる。従って、第２の外部電極を形成する際の熱処理の温度を２３０℃と比較的低温にすることにより、実装後のＰＴＣサーミスタにおいて、実装時の抵抗値の増大を抑制することができ、実装前後での抵抗値の変化率のばらつきを抑制することができたといえる。
　本発明に係るチップ型セラミック半導体電子部品は、実装時の抵抗値の増大が抑制され且つ実装前後での抵抗値の変化率のばらつきが低減されており、高信頼性および高性能が求められる電子機器に適用することができる。
　１　　チップ型セラミック半導体電子部品
　２　　セラミック素体
　２１　セラミック素体の端面
　２２　セラミック素体の側面
　３　　第１の外部電極
　３１　第１の外部電極の第１層
　３２　第１の外部電極の第２層
　３３　第１の外部電極の第３層
　４　　第２の外部電極
　５１　第１のめっき層
　５２　第２のめっき層
　６　　内部電極

Claims (9)

  1. 　セラミック半導体を含むセラミック素体と、
    　前記セラミック素体の両端面に形成された１対の第１の外部電極と、
    　前記第１の外部電極を覆い且つ前記セラミック素体の側面の一部に延在するように形成された１対の第２の外部電極と
    を含むチップ型セラミック半導体電子部品であって、
    　前記第２の外部電極が、導電剤と、５００℃以下の温度で硬化された熱硬化性樹脂とを含む、チップ型セラミック半導体電子部品。
  2. 　前記第２の外部電極が、導電剤と、２５０℃以下の温度で硬化された熱硬化性樹脂とを含む、請求項１に記載のチップ型セラミック半導体電子部品。
  3. 　前記熱硬化性樹脂が、エポキシ樹脂およびフェノール樹脂の少なくとも１つを含む、請求項１または２に記載のチップ型セラミック半導体電子部品。
  4. 　前記導電剤が、Ａｇ、ＡｇＰｄおよびＣｕの少なくとも１つを含む金属粒子である、請求項１～３のいずれか１項に記載のチップ型セラミック半導体電子部品。
  5. 　前記第２の外部電極の、前記第１の外部電極の表面からの厚さが、１～３５μｍである、請求項１～４のいずれか１項に記載のチップ型セラミック半導体電子部品。
  6. 　前記第２の外部電極の表面を覆うように形成された第１のめっき層を更に含み、該第１のめっき層は、ＮｉおよびＣｕの少なくとも１つを含み、該第１のめっき層の厚さは３～１０μｍである、請求項１～５のいずれか１項に記載のチップ型セラミック半導体電子部品。
  7. 　前記第２の外部電極の、前記第１の外部電極の表面からの厚さと、前記第１のめっき層の厚さとの比が、５：１～１：１である、請求項６に記載のチップ型セラミック半導体電子部品。
  8. 　前記第１の外部電極が前記セラミック素体に対してオーミック性を有する、請求項１～７のいずれか１項に記載のチップ型セラミック半導体電子部品。
  9. 　前記セラミック素体の内部に配置された２以上の内部電極を更に含み、前記第１の外部電極が前記内部電極と電気的に接続している、請求項１～７のいずれか１項に記載のチップ型セラミック半導体電子部品。
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