WO2017001082A1 - Transistor mit hoher elektronenbeweglichkeit - Google Patents

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transistor
metal
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Stephan Schwaiger
Simon Alexander Jauss
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Definitions

  • the invention relates to a method for producing a transistor with high electron mobility and a transistor with high electron mobility.
  • High electron mobility transistors such as HEMTs, are fabricated by epitaxially depositing heterostructures such as AIGaN / GaN on sapphire, silicon carbide, or silicon substrates. They are characterized by a high charge carrier density in the channel region. It is known that the gate electrode in HEMT transistors has a Schottky
  • Contact includes, d. H. a metal-semiconductor junction.
  • the disadvantage here is that at high voltages in the case of blocking very high leakage currents occur and the losses of the device are very high. Furthermore, it is disadvantageous that the maximum gate voltage is limited, since the Schottky contact has a very high leakage current with increasing positive gate voltages.
  • Gate electrode is arranged so that a metal-insulated-semiconductor contact is formed, whereby the gate electrode of the H EMT transistor is isolated from the semiconductor layer.
  • the ohmic contacts are made in time before the gate module, which has a gate dielectric and a gate electrode.
  • first ohmic contacts are produced, either before deposition of a passivation layer or after deposition of the passivation layer, by opening the passivation layer at the source and drain regions. This is followed by the opening of the passivation at the gate region and the optional deposition of gate dielectric and the obligatory deposition of gate metal.
  • the gate electrode is patterned and further passivation and metallization levels are generated.
  • the disadvantage here is that metal-containing process steps are carried out before the production of the gate module, so that in particular the gate dielectric can be contaminated with metal, whereby the performance of the transistor is significantly reduced.
  • drain areas open and generates the ohmic contacts there. Subsequently, the gate electrode and other passivation and metallization levels are generated. Thus, the deposition of the gate dielectric takes place in metal-free systems.
  • the inventive method for producing a transistor with high electron mobility comprising a substrate having a heterostructure, wherein the substrate in particular has an III-V semiconductor, z.
  • An AIGaN / GaN heterostructure includes forming a gate electrode by patterning a semiconductor layer deposited on the heterostructure.
  • the semiconductor layer has in particular polysilicon. Due to the principle, a two-dimensional electron gas is formed in the heterostructure, which acts as the electron channel of the transistor.
  • the method according to the invention comprises applying a passivation layer to the semiconductor layer and forming drain regions and source regions by creating first vertical openings that extend at least into the heterostructure.
  • ohmic contacts are created in the drain regions and in the source regions by partially filling the first vertical openings with a first metal, at least to the level of the passivation layer. Furthermore, a second metal layer is applied to the ohmic contacts, wherein the second metal layer protrudes beyond the passivation layer.
  • an insulating layer is applied to the heterostructure layer.
  • the insulating layer is arranged between the heterostructure and the gate electrode and acts as a gate insulation.
  • the permissible gate voltage is high. It is in particular in the range between 5 V and 15 V depending on the materials, the deposition method and the thickness of the insulating layer.
  • Gate electrode generated which extends to the surface of the semiconductor layer.
  • the advantage here is that the gate electrode is electrically controllable from the outside and over the entire gate electrode, a further material can be deposited directly.
  • the second vertical opening is filled with a third metal.
  • the advantage here is that the resistance to the gate electrode improves, d. H. reduced.
  • an additional field plate can be produced, which in particular has a double T-shape.
  • a dielectric layer is arranged, which is arranged on the heterostructure.
  • the dielectric layer is patterned so that the shape of the gate electrode can be configured.
  • the gate electrode may, for example, have a uniform T-shape or a T-structure with a symmetrical or asymmetrical field plate in the direction of the source region or the drain region.
  • the advantage here is that the gate electrode is structurable.
  • the high electron mobility transistor has a heterostructure.
  • This heterostructure comprises in particular AIGaN / GaN.
  • the heterostructure is arranged on a semiconductor substrate and, in principle, forms a two-dimensional electron gas within the heterostructure below the interface of the two layers.
  • the advantage here is that the gate electrode is metal-free and the heterostructure is not contaminated with metal, so that the performance of the transistor is increased.
  • the gate electrode is T-shaped.
  • Figure 1 is a sectional view of a first example of a transistor with high electron mobility
  • Figure 3 is a sectional view of a third example of a transistor with high electron mobility
  • Figure 4 is a sectional view of a fourth example of a transistor with high electron mobility
  • Figure 5 is a sectional view of a fifth example of a transistor with high electron mobility
  • FIG. 6 is a sectional view of a sixth example of a high electron mobility transistor
  • FIG. 7 is a sectional view of a seventh example of a high electron mobility transistor
  • FIG. 8 shows a method for producing a transistor with high electron mobility.
  • FIG. 1 shows a sectional view in the xz direction of a first example of a H EMT 100, ie a transistor with high electron mobility.
  • the HEMT 100 comprises a semiconductor substrate 101 on which a buffer layer 102 is formed. is done.
  • a heterostructure 103 is arranged on the buff layer 102.
  • the heterostructure comprises two layers 103a and 103b.
  • the upper layer 103b functions as a barrier layer.
  • a two-dimensional electron gas spontaneously forms at the interface of the two layers 103a and 103b. Forming the two-dimensional electron gas results in high electron mobility at the interface, with electron mobility typically greater than 1500 cm 2 / Vs.
  • a gate electrode is applied, which is formed by patterning a highly doped semiconductor layer 104, a passivation layer 105 is deposited on top of the patterned heavily doped semiconductor layer 104 so that the gate electrode is passivated
  • the passivation layer 105 comprises, for example, 100 nm thick SiN
  • the drain regions and source regions of the HEMT 100 extend vertically to the top layer 103b of the heterostructure 103. In this case, the drain regions and the source regions each have an ohmic contact 106 and 108 which extends into the passivation layer 105.
  • a respective metallization 107 and 109 is applied, which functions as power metallization, so that drain and Source from the outside jorier are bar.
  • power metallization is understood here to mean a metal layer of high conductivity, typically several micrometers thick, which transmits large electrical powers as far as possible to and from the transistor.
  • FIG. 2 shows a sectional view in the x-z direction of a second example of the HEMT 200.
  • the HEMT 200 has a semiconductor substrate 201 with a
  • the ohmic contacts 306 and 308 in any case extend in any case into the passivation layer 305, it is also possible that they lie on the edges even on the passivation layer 305 and overlap. If the insulation is deposited after the metals, these are not enough for the insulation. Subsequently, it is heated so that the metal atoms of the ohmic contacts 306 and 308 partially diffuse into the upper layer 303b.
  • FIG. 4 shows a sectional view in the x-z direction of a fourth example of a
  • the HEMT 400 has a semiconductor substrate 401 with a
  • FIG. 5 shows a sectional view in the xz direction of a fifth example of the HEMT 500.
  • the structure of the HEMT 500 includes the structure of the HEMT 300 of FIG. 3.
  • the passivation layer 505 in the gate region is opened up to the heavily doped semiconductor layer 504, so that a third metal layer 512 is partially arranged on the gate electrode.
  • This third metal layer 512 acts as a power metallization.
  • the gate electrode is directly accessible from the outside and thus contacted from the outside.
  • FIG. 6 shows a cross-section in the x-z direction of a sixth example of the HEMT 600.
  • the structure of the HEMT 600 includes the structure of the HEMT 400 of FIG. 4.
  • the passivation layer 605 in the gate region is opened up to the heavily doped semiconductor layer 604, wherein a third metal layer 612 is partially arranged on the gate electrode.
  • FIG. 7 shows a sectional view in the x-z direction of a seventh example of the HEMT 700.
  • the HEMT 700 has a semiconductor substrate 701 with a
  • the insulating layer 711 is disposed on the heterostructure 703, the insulating layer 711 is disposed.
  • the dielectric layer 710 is disposed.
  • the gate electrode is disposed on the insulating layer 711 and formed vertically through the dielectric layer.
  • the drain regions and the source regions have ohmic contacts 706 and 708, as well as the power metallization 707 and 709.
  • the semiconductor substrate 101, 201, 301, 401, 501, 601 and 701 includes, for example, silicon, silicon carbide or sapphire.
  • the semiconductor layer 104, 204, 304, 404, 504, 604, and 704 are highly doped in all the examples described.
  • the term highly doped here means a doping of more than 10 17 cm -3 .
  • the semiconductor layer 104, 204, 304, 404, 504, 604 and 704 in this case comprise, for example, polysilicon Alternatively, other semiconductor materials such as Ge are conceivable.
  • the heavily doped semiconductor layer 104 is polysilicon.
  • the threshold voltage of the transistor can be adjusted by the doping of the semiconductor layer.
  • the term threshold voltage is the
  • Gates understood voltage at which the transistor switches from blocking to conducting operation.
  • FIG. 8 shows the process for producing a transistor with a high electron mobility. These are, in particular, III-V power transistors.
  • the method starts with step 8000 by providing a semiconductor substrate with buffer layer and heterostructure.
  • the buffer layer is arranged directly on the semiconductor substrate and the heterostructure is arranged directly on the buffer layer.
  • This starting substrate comprising the semiconductor substrate, the buffer layer and the heterostructure may optionally include a
  • Cap Anlagen have, for example, p-doped gallium nitride.
  • Buffer layer includes, for example, unintentionally doped GaN.
  • a semiconductor layer is applied to the heterostructure, for example by means of a chemical vapor deposition process. This semiconductor layer is heavily doped. It includes, for example, polysilicon.
  • a gate electrode is produced by patterning the semiconductor layer, for example by wet-chemical or dry-chemical etching.
  • a passivation layer is applied to the structured semiconductor layer or the gate electrode.
  • the passivation layer comprises SiN, SiO 2 or Al 2 O 3.
  • drain regions and source regions are formed. For this purpose, vertical openings are created from the uppermost layer, in this example the passivation layer, to the heterostructure.
  • the vertical openings are created by selective etching.
  • ohmic contacts are generated in the drain regions and in the source regions.
  • the first vertical openings are at least to a height of the passivation layer partially filled with a first metal.
  • the first metal is, for example, nickel or copper.
  • at least a second metal in the form of a metal layer is applied to the first metal.
  • the second metal includes, for example, Al or Cu or Au.
  • the second metal may also include a copper alloy. This means that the ohmic contacts are usually made of several metals, which are arranged one above the other and are then baked out. Typically, the
  • Metal layer stack Ti / Ni / Al / Au where Ti is disposed on or in the upper layer 103b.
  • a metal layer stack Ti / Ni / Ti / Au or gold-free contact with Ti / TiN or Ti / Al is used.
  • step 8010 between step 8000 and step
  • a dielectric layer is applied to the heterostructure.
  • the dielectric layer is applied directly to the heterostructure. It is thus located between the heterostructure and the passivation layer.
  • the dielectric layer must also be removed in regions.
  • an insulating layer is applied to the heterostructure.
  • the application takes place, for example, by means of in-situ deposition of SiN or ex situ deposition of SiN, SiO 2 or Al 2 O 3.
  • the insulation layer is applied directly to the heterostructure or arranged between the dielectric layer and the passivation layer. It is thus located between the heterostructure and the passivation layer.
  • the insulating layer serves for gate insulation.
  • the insulating layer or the insulating layer and the dielectric layer must also be removed in regions.
  • a second vertical opening is created in the region of the gate electrode. This second vertical opening extends to the surface of the structured semiconductor layer or the gate electrode, which at the same time acts as an etching stop.
  • a third metal in the form of a metal is deposited. Layer applied to the gate electrode.
  • the third metal comprises the same material as the second metal.
  • the third metal comprises aluminum.
  • the transistors can be used in power electronic converters, for example in hybrid or electric vehicles, as well as in the field of photovoltaics for the realization of inverter systems.

Landscapes

  • Junction Field-Effect Transistors (AREA)

Abstract

Verfahren zum Herstellen eines Transistors (100, 200, 300, 400, 500, 600, 700) mit hoher Elektronenbeweglichkeit umfassend ein Substrat (101, 201, 301, 401, 501, 601, 701) mit einer Heterostruktur (103, 203, 303, 403, 503, 603, 703), insbesondere eine AlGaN/GaN-Heterostruktur, mit den Schritten: Erzeugen (8030) einer Gateelektrode durch Strukturieren einer Halbleiterschicht, die auf die Heterostruktur (103, 203, 303, 403, 503, 603, 703) aufgebracht ist, wobei die Halbleiterschicht (104, 204, 304, 404, 504, 604, 704) insbesondere Polysilizium aufweist, Aufbringen (8040) einer Passivierungsschicht (105, 205, 305, 405, 505, 605) auf die Halbleiterschicht (104, 204, 304, 404, 504, 604, 704), Bilden (8070) von Drainbereichen und Sourcebereichen indem erste vertikale Öffnungen erzeugt werden, die mindestens bis in die Heterostruktur (103, 203, 303, 403, 503, 603, 703) reichen, Erzeugen (8080) von Ohmschen Kontakten in den Drainbereichen und in den Sourcebereichen durch teilweises Verfüllen der ersten vertikalen Öffnungen mit einem ersten Metall mindestens bis zur Höhe der Passivierungsschicht (105, 205, 305, 405, 505, 605), und Aufbringen (8090) einer zweiten Metallschicht auf die Ohmschen Kontakte, wobei die zweite Metallschicht über die Passivierungsschicht (105, 205, 305, 405, 505, 605) hinausragt.

Description

Beschreibung
Titel
Transistor mit hoher Elektronenbeweglichkeit Stand der Technik
Die Erfindung betrifft ein Verfahren zur Herstellung eines Transistors mit hoher Elektronenbeweglichkeit und einen Transistor mit hoher Elektronenbeweglichkeit. Transistoren mit hoher Elektronenbeweglichkeit, beispielsweise HEMTs, werden durch epitaktisches Abscheiden von Heterostrukturen wie AIGaN/GaN auf Saphir-, Siliziumcarbid- oder Siliziumsubstraten hergestellt. Sie zeichnen sich durch eine hohe Ladungsträgerdichte im Kanalbereich aus. Es ist bekannt, dass die Gateelektrode bei HEMT Transistoren einen Schottky-
Kontakt umfasst, d. h. einen Metall-Halbleiter-Übergang. Nachteilig ist hierbei, dass bei hohen Spannungen im Sperrfall sehr hohe Leckströme auftreten und die Verluste des Bauelements sehr hoch sind. Des Weiteren ist es nachteilig, dass die maximale Gatespannung begrenzt ist, da der Schottky- Kontakt bei größer werdenden positiven Gatespannungen einen sehr hohen Leckstrom aufweist.
Dadurch wird die dynamische Leistungsfähigkeit des Bauelements beeinträchtigt und dies kann zur Degradation und/oder Zerstörung des Bauteils führen.
Die maximale Gatespannung kann dadurch erhöht werden, dass eine Isolations- schicht zwischen der Halbleiterschicht beispielsweise AIGaN und der
Gateelektrode angeordnet ist, sodass ein Metal-Insulated-Semiconductor- Kontakt entsteht, wodurch die Gateelektrode des H EMT-Transistors von der Halbleiterschicht isoliert ist. Nachteilig ist hierbei jedoch, dass sowohl die Grenzfläche von der Halbleiterschicht zur Isolationsschicht als auch die Grenzfläche von der Isolationsschicht zur Gateelektrode als auch die Qualität der dielektri- sehen Schicht für die dynamische Leistungsfähigkeit und die Degradation des Bauteils hohen technologischen Anforderungen unterliegen.
Bekannt sind unter anderem zwei Verfahren zur Herstellung eines MIS-Gate- Transistors. Beim ersten Verfahren werden die Ohmschen Kontakte zeitlich vor dem Gatemodul, das ein Gatedielektrikum und eine Gateelektrode aufweist, hergestellt. Dabei werden zuerst Ohmsche Kontakte erzeugt, entweder vor Abscheidung einer Passivierungsschicht oder nach Abscheidung der Passivierungs- schicht, indem die Passierungsschicht an den Source- und Drainbereichen geöffnet wird. Danach erfolgt die Öffnung der Passivierung am Gatebereich und die optionale Abscheidung von Gatedielektrikum und die obligatorische Abscheidung von Gatemetall. Anschließend wird die Gateelektrode strukturiert und weitere Passivierungs- und Metallisierungsebenen erzeugt.
Nachteilig ist hierbei, dass metallhaltige Prozessschritte vor der Herstellung des Gatemoduls durchgeführt werden, sodass insbesondere das Gatedielektrikum mit Metall kontaminiert werden kann, wodurchs die Leistungsfähigkeit des Transistors erheblich gemindert wird.
Beim zweiten Verfahren werden die Ohmschen Kontakte zeitlich nach dem Aufbringen des Gatedielektrikums erzeugt. Dazu wird eine Passivierungsschicht am Gatebereich geöffnet und ein Gatedielektrikum in den geöffneten Bereich eingebracht. Danach wird die Passivierungsschicht an den Source-/ und
Drainbereichen geöffnet und die Ohmschen Kontakte dort erzeugt. Anschließend werden die Gateelektrode und weitere Passivierungs- und Metallisierungsebenen erzeugt. Somit erfolgt das Abscheiden des Gatedielektrikums in metallfreien Anlagen.
Nachteilig ist jedoch, dass das Gatemodul erst nach der Herstellung der Ohmschen Kontakte fertig gestellt werden kann und das Gatemodul bedingt durch ein hohes Temperaturbudget beim Annealing der Ohmschen Kontakte eine
Grenzflächendegradadierung an der Metall-Dielektrikumsoberfläche aufweist.
Die Aufgabe der Erfindung besteht darin einen robusten Gatekontakt herzustellen. Offenbarung der Erfindung
Das erfindungsgemäße Verfahren zur Herstellung eines Transistors mit hoher Elektronenbeweglichkeit aufweisend ein Substrat mit einer Heterostruktur, wobei das Substrat insbesondere einen Ill-V-Halbleiter aufweist, z. B. eine AIGaN/GaN- Heterostruktur, umfasst das Erzeugen einer Gateelektrode durch Strukturieren einer Halbleiterschicht, die auf die Heterostruktur aufgebracht ist. Die Halbleiterschicht weist dabei insbesondere Polysilizium auf. Prinzipbedingt bildet sich in der Heterostruktur ein zweidimensionales Elektronengas aus, das als Elektronenkanal des Transistors fungiert. Des Weiteren umfasst das erfindungsgemäße Verfahren das Aufbringen einer Passivierungsschicht auf die Halbleiterschicht und das Bilden von Drainbereichen und Sourcebereichen indem erste vertikale Öffnungen erzeugt werden, die mindestens bis in die Heterostruktur reichen. Des Weiteren werden in den Drainbereichen und in den Sourcebereichen Ohmsche Kontakte erzeugt, indem die ersten vertikalen Öffnungen teilweise mit einem ersten Metall verfüllt werden und zwar mindestens bis zur Höhe der Passivierungsschicht. Weiterhin wird eine zweite Metallschicht auf die Ohmschen Kontakte aufgebracht, wobei die zweite Metallschicht über die Passivierungsschicht hinausragt.
Der Vorteil ist hierbei, dass die Gateelektrode metallfrei ist, wodurch sie robust gegenüber hohen Temperaturen der einzelnen Herstellungsschritte ist.
In einer weiteren Ausgestaltung wird auf die Heterostrukturschicht eine Isolierungsschicht aufgebracht. Die Isolierungsschicht ist dabei zwischen der Heterostruktur und der Gateelektrode angeordnet und fungiert als Gate-Isolierung.
Vorteilhaft ist hierbei, dass die zulässige Gatespannung hoch ist. Sie liegt insbesondere im Bereich zwischen 5 V und 15 V abhängig von den Materialien, der Abscheidemethode und der Dicke der Isolationsschicht.
In einer Weiterbildung wird eine zweite vertikale Öffnung im Bereich der
Gateelektrode erzeugt, die bis zur Oberfläche der Halbleiterschicht reicht. Der Vorteil ist hierbei, dass die Gateelektrode von außen elektrisch ansteuerbar ist und über der gesamten Gateelektrode ein weiteres Material direkt abgeschieden werden kann.
In einer weiteren Ausgestaltung wird die zweite vertikale Öffnung mit einem dritten Metall verfüllt.
Vorteilhaft ist hierbei, dass sich der Leitungswiderstand zur Gateelektrode verbessert, d. h. verringert. Außerdem kann eine zusätzliche Feldplatte hergestellt werden, die insbesondere eine doppelte T-Form aufweist.
In einer Weiterbildung wird eine dielektrische Schicht strukturiert, die auf der Heterostruktur angeordnet ist. Mit anderen Worten die dielektrische Schicht wird so strukturiert, dass die Form der Gateelektrode ausgestaltet werden kann. Dabei kann die Gateelektrode beispielsweise eine gleichmäßige T-Form oder eine T- Struktur mit symmetrischer oder asymmetrischer Feldplatte in Richtung des Sourcebereichs oder des Drainbereichs aufweisen.
Der Vorteil ist hierbei, dass die Gateelektrode strukturierbar ist.
Der Transistor mit hoher Elektronenbeweglichkeit weist eine Heterostruktur auf. Diese Heterostruktur umfasst insbesondere AIGaN/GaN. Dabei ist die Heterostruktur auf einem Halbleitersubstrat angeordnet und bildet prinzipbedingt innerhalb der Heterostruktur unterhalb der Grenzfläche der beiden Schichten ein zweidimensionales Elektronengas aus. Erfindungsgemäß weist eine
Gateelektrode des Transistors Polysilizium auf.
Vorteilhaft ist hierbei, dass die Gateelektrode metallfrei ist und die Heterostruktur nicht mit Metall kontaminiert wird, sodass die Leistungsfähigkeit des Transitors erhöht wird.
In einer weiteren Ausgestaltung ist die Gateelektrode T-förmig.
Der Vorteil ist hierbei, dass die Durchbruchspannung des Transistors hoch ist. Weitere Vorteile ergeben sich aus der nachfolgenden Beschreibung von Ausführungsbeispielen bzw. aus den abhängigen Patentansprüchen.
Kurze Beschreibung der Zeichnungen
Die vorliegende Erfindung wird nachfolgend anhand bevorzugter Ausführungsformen und beigefügter Zeichnungen erläutert. Es zeigen:
Figur 1 eine Schnittdarstellung eines ersten Beispiels eines Transistors mit hoher Elektronenbeweglichkeit
Figur 2 eine Schnittdarstellung eines zweiten Beispiels eines Transistors mit hoher Elektronenbeweglichkeit
Figur 3 eine Schnittdarstellung eines dritten Beispiels eines Transistors mit hoher Elektronenbeweglichkeit
Figur 4 eine Schnittdarstellung eines vierten Beispiels eines Transistors mit hoher Elektronenbeweglichkeit
Figur 5 eine Schnittdarstellung eines fünften Beispiels eines Transistors mit hoher Elektronenbeweglichkeit
Figur 6 eine Schnittdarstellung eines sechsten Beispiels eines Transistors mit hoher Elektronenbeweglichkeit
Figur 7 eine Schnittdarstellung eines siebten Beispiels eines Transistors mit hoher Elektronenbeweglichkeit
Figur 8 ein Verfahren zur Herstellung eines Transistors mit hoher Elektronenbeweglichkeit.
Figur 1 zeigt eine Schnittdarstellung in x-z-Richtung eines ersten Beispiels eines H EMTs 100, d. h. einen Transistor mit hoher Elektronenbeweglichkeit. Der HEMT 100 umfasst ein Halbleitersubstrat 101 auf dem eine Bufferschicht 102 aufge- bracht ist. Auf der Buffeschicht 102 ist eine Heterostruktur 103 angeordnet. Die Heterostruktur umfasst dabei zwei Schichten 103a und 103b. Die obere Schicht 103b fungiert hierbei als Barriereschicht. An der Grenzfläche der beiden Schichten 103a und 103b bildet sich prinzipbedingt spontan ein zweidimensionales Elektronengas aus. Das Ausbilden des zweidimensionalen Elektronengases führt zu einer hohen Elektronenbeweglichkeit an der Grenzfläche, wobei die Elektronenbeweglichkeit in der Regel größer als 1500 cm2/Vs ist. Dies führt zu Ladungsträgerdichten im Elektronenkanal von in der Regel n>1013 cm"2, wodurch die Leitverluste und die Schaltverluste des Transistors sehr gering sind. Auf der Heterostruktur 103 ist eine Gateelektrode aufgebracht, die durch Strukturierung einer hochdotierten Halbleiterschicht 104 entsteht. Eine Passivierungsschicht 105 ist auf die strukturierte hochdotierte Halbleiterschicht 104 aufgebracht, sodass die Gateelektrode passiviert ist. Die Passivierungsschicht 105 weist beispielsweise lOnm - 100 nm dickes SiN auf. Die Drainbereiche und die Sourcebereiche des HEMTs 100 reichen vertikal bis zur bzw. in die obere Schicht 103b der Heterostruktur 103. Dabei weisen die Drainbereiche und die Sourcebereiche jeweils einen Ohmschen Kontakt 106 und 108 auf, der bis in die Passivierungsschicht 105 reicht. Auf den Ohmschen Kontakten 106 und 108 ist jeweils eine Metallisierung 107 und 109 aufgebracht, die als Powermetallisierung fungiert, sodass Drain und Source von außen kontaktierbar sind. Unter dem Begriff Powermetallisierung wird hierbei eine typischerweise mehrere Mikrometer dicke Metallschicht mit hoher Leitfähigkeit verstanden, die große elektrische Leistungen möglichst verlustfrei zum bzw. vom Transistor übertragt.
Figur 2 zeigt eine Schnittdarstellung in x-z-Richtung eines zweiten Beispiels des HEMTs 200. Der HEMT 200 weist ein Halbleitersubstrat 201 mit einer
Bufferschicht 202 und einer Heterostruktur 203 auf. Auf die Heterostruktur 203 ist eine dieelektrische Schicht 210 aufgebracht, die es ermöglicht die Gateelektrode in vertikaler Richtung zu formen. Somit kann eine Gateelektrode erzeugt werden, die Feldplatten aufweist. Die Feldplatten weisen dabei beispielsweise einen vertikalen Abstand zur Heterostruktur 203 auf, der der Dicke der dielektrischen Schicht 210 entspricht. Die Feldplatten können entweder symmetrisch, mit anderen Worten T-förmig oder asymmetrisch angeordnet sein. Die dielektrische Schicht 210 umfasst beispielsweise Siliziumnitrid, Siliziumdioxid oder Aluminiumoxid. Ohmsche Kontakte 206 und 208 sind in den Drainbereichen und den Sourcebereichen angeordnet. Durch die dielektrische Schicht 203 sind die Ohmschen Kontakte 206 und 208 höher als im ersten Beispiel. Auf den Ohmschen Kontakten sind Powermetallisierungen 207 und 209 angeordnet. Figur 3 zeigt eine Schnittdarstellung in x-z-Richtung eines dritten Beispiels eines
HEMTs 300. Der HEMT 300 weist ein Halbleitersubstrat 301 mit einer
Bufferschicht 302 und einer Heterostruktur 303 auf. Auf der Heterostruktur 303 ist eine Isolierungsschicht 311 angeordnet. Auf der Isolierungsschicht 311 ist die Gateelektrode angeordnet, die somit durch die Isolierungsschicht 311 von der Heterostruktur 303 isoliert ist. Der restliche Aufbau gleicht dem aus Figur 1. Dabei weisen gleiche Schichten dieselben Endziffern der Bezugszeichen auf. Die Isolierungsschicht 311 umfasst beispielsweise Siliziumnitrid, Siliziumdioxid oder Aluminiumoxid. Mit anderen Worten auf der Schicht 303b ist eine Isolationsschicht angeordnet, die in den Sourcebereichen und Drainbereichen entfernt wird. Anschließend werden Metalle abgeschieden, d.h. die Ohmschen Kontakte 306 und 308 reichen in diesem Fall auf jeden Fall in die Passivierungsschicht 305 hinein, möglich ist auch, dass sie an den Kanten sogar auch auf der Passivierungsschicht 305 lie- gen und sich überlappen. Wird die Isolation erst nach den Metallen abgeschieden, reichen diese nicht in die Isolation hinein. Anschließend wird hoch erhitzt, sodass die Metallatome der Ohmschen Kontakte 306 und 308 teilweise in die obere Schicht 303b hineindiffundieren. Figur 4 zeigt eine Schnittdarstellung in x-z-Richtung eines vierten Beispiels eines
HEMTs 400. Der HEMT 400 weist ein Halbleitersubstrat 401 mit einer
Bufferschicht 402 und einer Heterostruktur 403 auf. Auf der Heterostruktur 403 ist eine dielektrische Schicht 410 angeordnet. Auf der dielektrischen Schicht 410 ist eine Isolierungsschicht 411 angeordnet. Auf der Isolierungsschicht 411 ist die hochdotierte Halbleiterschicht 404 angeordnet, aus der die Gateelektrode erzeugt wird. Auf der strukturierten hochdotierten Halbleiterschicht 404 ist die Passivierungsschicht 405 angeordnet. Der restliche Aufbau gleicht dem Aufbau aus Figur 2. Auch hier weisen gleiche Schichten dieselben Endziffern der Bezugszeichen auf. Figur 5 zeigt eine Schnittdarstellung in x-z-Richtung eines fünften Beispiels des HEMTs 500 auf. Der Aufbau des HEMTs 500 umfasst den Aufbau des HEMTs 300 aus Figur 3. Zusätzlich ist die Passivierungsschicht 505 im Gatebereich bis zur hochdotierten Halbleiterschicht 504 geöffnet, sodass auf der Gateelektrode teilweise eine dritte Metallschicht 512 angeordnet ist. Diese dritte Metallschicht 512 fungiert als Powermetallisierung. Dadurch ist die Gateelektrode direkt von außen zugänglich und somit von außen kontaktierbar.
Figur 6 zeigt eine Schnittdarstellung in x-z-Richtung eines sechsten Beispiels des HEMTs 600 auf. Der Aufbau des HEMTs 600 umfasst den Aufbau des HEMTs 400 aus Figur 4. Zusätzlich ist die Passivierungsschicht 605 im Gatebereich bis zur hochdotierten Halbleiterschicht 604 geöffnet, wobei auf der Gateelektrode teilweise eine dritte Metallschicht 612 angeordnet ist.
Figur 7 zeigt eine Schnittdarstellung in x-z-Richtung eines siebten Beispiels des HEMTs 700. Der HEMT 700 weist ein Halbleitersubstrat 701 mit einer
Bufferschicht 702 und einer Heterostruktur 703 auf. Auf der Heterostruktur 703 ist die Isolierungsschicht 711 angeordnet. Auf der Isolierungsschicht 711 ist die dielektrische Schicht 710 angeordnet. Die Gateelektrode ist auf der Isolierungsschicht 711 angeordnet und wird vertikal durch die dielektrische Schicht geformt. Die Drainbereiche und die Sourcebereiche weisen Ohmsche Kontakte 706 und 708, sowie die Powermetallisierung 707 und 709 auf.
Das Halbleitersubstrat 101, 201, 301, 401, 501, 601 und 701 umfasst beispielsweise Silizium, Siliziumkarbid oder Saphir.
Die Heterostruktur 103, 203, 303, 403, 503, 603 und 703 umfasst beispielsweise AIGaN und GaN oder AIN und GaN oder InGaN und AIGaN oder InGaN und GaN.
Die Halbleiterschicht 104, 204, 304, 404, 504, 604 und 704 ist in allen beschriebenen Beispielen hochdotiert. Unter dem Begriff hochdotiert wird hierbei eine Dotierung von mehr als 1017 cm"3 verstanden. Die Halbleiterschicht 104, 204, 304, 404, 504, 604 und 704 umfasst hierbei beispielsweise Polysilizium. Alternativ sind auch andere Halbleitermaterialien wie Ge denkbar. In einem Ausführungsbeispiel besteht die hochdotierte Halbleiterschicht 104 aus Polysilizium.
In den HEMTs 100, 300 und 500 des ersten, dritten und fünften Beispiels kann die Einsatzspannung des Transistors durch die Dotierung der Halbleiterschicht eingestellt werden. Unter dem Begriff Einsatzspannung wird hierbei die
Gatespannung verstanden, bei der der Transistor vom sperrenden in den leitenden Betrieb umschaltet.
Figur 8 zeigt das Verfahren zur Herstellung eines Transistors mit einer hohen Elektronenbeweglichkeit. Dabei handelt es sich insbesondere um III- V- Leistungstransistoren. Das Verfahren startet mit Schritt 8000 indem ein Halbleitersubstrat mit Bufferschicht und Heterostruktur bereitgestellt wird. Dabei ist die Bufferschicht direkt auf dem Halbleitersubstrat und die Heterostruktur direkt auf der Bufferschicht angeordnet. Dieses Ausgangssubstrat umfassend das Halbleitersubstrat, die Bufferschicht und die Heterostruktur kann optional eine
Capschicht aufweisen, beispielsweise aus p-dotiertem Galliumnitrid. Die
Bufferschicht umfasst beispielsweise unabsichtlich dotiertes GaN. In einem folgenden Schritt 8025 wird eine Halbleiterschicht beispielsweise mittels eines chemical vapor deposition- Prozesses auf die Heterostruktur aufgebracht Diese Halbleiterschicht ist hochdotiert. Sie umfasst beispielsweise Polysilizium. In einem folgenden Schritt 8030 wird eine Gateelektrode durch Strukturieren der Halbleiterschicht erzeugt, beispielsweise durch nasschemisches oder trockenchemisches Ätzen. In einem folgenden Schritt 8040 wird eine Passivierungs- schicht auf die strukturierte Halbleiterschicht bzw. die Gateelektrode aufgebracht. Die Passivierungsschicht umfasst SiN, Si02 oder AI203. In einem folgenden Schritt 8070 werden Drainbereiche und Sourcebereiche gebildet. Dazu werden vertikale Öffnungen von der obersten Schicht, in diesem Beispiel der Passivierungsschicht, bis zur Heterostruktur erzeugt. Die vertikalen Öffnungen werden mittels selektivem Ätzen erzeugt. In einem folgenden Schritt 8080 werden in den Drainbereichen und in den Sourcebereichen Ohmsche Kontakte erzeugt. Dazu werden die ersten vertikalen Öffnungen mindestens bis zu einer Höhe der Passivierungsschicht teilweise mit einem ersten Metall verfüllt. Das erste Metall ist beispielsweise Nickel oder Kupfer. In einem folgenden Schritt 8090 wird mindestens ein zweites Metall in Form einer Metallschicht auf das erste Metall aufgebracht. Das zweite Metall umfasst beispielsweise AI oder Cu oder Au. Das zweite Metall kann auch eine Kupferlegierung aufweisen. Das bedeutet die Ohmschen Kontakte werden üblicherweise aus mehreren Metallen hergestellt, die übereinander angeordnet sind und anschließend ausgeheizt werden. Typischerweise weist der
Metallschichtenstapel Ti/Ni/Al/Au auf, wobei Ti auf oder in der oberen Schicht 103b angeordnet ist. Alternativ wird ein Metallschichtenstapel Ti/Ni/Ti/Au oder ein goldfreier Kontakt mit Ti/TiN oder Ti/Al verwendet. In einem optionalen Schritt 8010, der zwischen dem Schritt 8000 und dem Schritt
8025 erfolgt, wird eine dielektrische Schicht auf die Heterostruktur aufgebracht. Die dielektrische Schicht ist dabei direkt auf der Heterostruktur aufgebracht. Sie befindet sich somit zwischen der Heterostruktur und der Passivierungsschicht. Zum Bilden der ersten vertikalen Öffnungen muss in diesem Beispiel zusätzlich zur Passivierungsschicht auch die dielektrische Schicht bereichsweise entfernt werden.
In einem optionalen Schritt 8020, der vor dem Schritt 8025 bzw. zwischen dem optionalen Schritt 8010 und dem Schritt 8025 erfolgt, wird eine Isolierungsschicht auf die Heterostruktur aufgebracht. Das Aufbringen erfolgt beispielsweise mittels in-situ Abscheidung von SiN oder ex-situ Deposition von SiN, Si02 oder AI203. Die Isolierungsschicht ist dabei direkt auf der Heterostruktur aufgebracht oder zwischen der dielektrischen Schicht und der Passivierungsschicht angeordnet. Sie befindet sich somit zwischen der Heterostruktur und der Passivierungs- schicht. Die Isolierungsschicht dient hierbei zur Gateisolierung. Zum Bilden der ersten vertikalen Öffnungen müssen in diesem Beispiel zusätzlich zur Passivierungsschicht auch die Isolierungsschicht bzw. die Isolierungsschicht und die dielektrische Schicht bereichsweise entfernt werden. In einem optionalen Schritt 8050, der zwischen Schritt 8040 und 8070 erfolgt, wird eine zweite vertikale Öffnung im Bereich der Gateelektrode erzeugt. Diese zweite vertikale Öffnung reicht bis zur Oberfläche der strukturierten Halbleiterschicht bzw. der Gateelektrode, die zugleich als Ätzstopp fungiert. In einem folgenden optionalen Schritt 8060, der nur durchgeführt wird, wenn der optionale Schritt 8050 durchgeführt wurde, wird ein drittes Metall in Form einer Metall- Schicht auf die Gateelektrode aufgebracht. Das dritte Metall umfasst dasselbe Material wie das zweite Metall. Alternativ umfasst das dritte Metall Aluminium.
Die Transistoren können in leistungselektronischen Wandlern eingesetzt werden, beispielsweise bei Hybrid- oder Elektrofahrzeugen, sowie im Bereich der Photo- voltaik zur Realisierung von Invertersystemen.

Claims

Ansprüche
1. Verfahren zum Herstellen eines Transistors (100, 200, 300, 400, 500, 600, 700) mit hoher Elektronenbeweglichkeit umfassend ein Substrat (101, 201, 301, 401, 501, 601, 701) mit einer Heterostruktur (103, 203, 303, 403, 503, 603, 703), insbesondere eine AIGaN/GaN-Heterostruktur, mit den Schritten:
Erzeugen (8030) einer Gateelektrode durch Strukturieren einer Halbleiterschicht, die auf die Heterostruktur (103, 203, 303, 403, 503, 603, 703) aufgebracht ist, wobei die Halbleiterschicht (104, 204, 304, 404, 504, 604, 704) insbesondere
Polysilizium aufweist,
Aufbringen (8040) einer Passivierungsschicht (105, 205, 305, 405, 505, 605) auf die Halbleiterschicht (104, 204, 304, 404, 504, 604, 704),
Bilden (8070) von Drainbereichen und Sourcebereichen indem erste vertikale Öffnungen erzeugt werden, die mindestens bis in die Heterostruktur (103, 203, 303, 403, 503, 603, 703) reichen,
Erzeugen (8080) von Ohmschen Kontakten in den Drainbereichen und in den Sourcebereichen durch teilweises Verfüllen der ersten vertikalen Öffnungen mit einem ersten Metall mindestens bis zur Höhe der Passivierungsschicht (105, 205, 305, 405, 505, 605), und
Aufbringen (8090) einer zweiten Metallschicht auf die Ohmschen Kontakte, wobei die zweite Metallschicht über die Passivierungsschicht (105, 205, 305, 405, 505, 605) hinausragt.
2. Verfahren nach Anspruch 1, gekennzeichnet durch das Aufbringen (8020) einer Isolierungsschicht (311, 411, 511, 611, 711) auf die Heterostruktur (103, 203, 303, 403, 503, 603, 703), wobei die Isolierungsschicht (311, 411, 511, 611, 711) zwischen der Heterostruktur (103, 203, 303, 403, 503, 603, 703) und der Passivie- rungsschicht (105, 205, 305, 405, 505, 605) angeordnet ist und die Isolierungsschicht (311, 411, 511, 611, 711) als Gate-Isolierung fungiert.
3. Verfahren nach Anspruch 1 oder 2, gekennzeichnet durch das Erzeugen (8050) einer zweiten vertikalen Öffnung im Bereich der Gateelektrode, die bis zur Oberfläche der Halbleiterschicht (104, 204, 304, 404, 504, 604, 704) reicht und Aufbringen (8060) einer dritten Metallschicht auf die Gateelektrode.
4. Verfahren nach einem der Ansprüche 1 bis 3, gekennzeichnet durch das Strukturieren (8010) einer dielektrischen Schicht (210, 410, 610), die auf der Heterostruktur (103, 203, 303, 403, 503, 603, 703) angeordnet ist, um die Gateelektrode zu strukturieren.
5. Verfahren nach Anspruch 1, gekennzeichnet durch das Aufbringen (8020) einer Isolierungsschicht (311, 411, 511, 611, 711) auf die Heterostruktur (103, 203, 303, 403, 503, 603, 703), wobei die Isolierungsschicht (311, 411, 511, 611, 711) zwischen der Heterostruktur (103, 203, 303, 403, 503, 603, 703) und der Halbleiterschicht aus Polysilizium, die als Gateelektrode fungiert (104, 204, 304, 404, 504, 604) angeordnet ist und die Isolierungsschicht (311, 411, 511, 611, 711) als Gate- Isolierung fungiert.
6. Transistor (100, 200, 300, 400, 500, 600, 700) mit hoher Elektronenbeweglichkeit aufweisend eine Heterostruktur, insbesondere eine AI GaN/GaN- Heterostruktur, dadurch gekennzeichnet, dass eine Gateelektrode des Transistors (100, 200, 300, 400, 500, 600, 700) Polysilizium aufweist.
7. Transistor (100, 200, 300, 400, 500, 600, 700) nach Anspruch 6, dadurch gekennzeichnet, dass die Gateelektrode T-förmig ist.
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