WO2017094824A1 - ディジタルフィルタ、フィルタ処理方法及び記録媒体 - Google Patents

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complex signal
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充文 柴山
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0201—Wave digital filters
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
    • G06F17/10—Complex mathematical operations
    • G06F17/15—Correlation function computation including computation of convolution operations
    • H—ELECTRICITY
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    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
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    • H03H17/02—Frequency selective networks

Definitions

  • the present invention relates to arithmetic processing in digital signal processing, and more particularly to a digital filter, a filter processing method, and a filter processing program.
  • Patent Document 1 discloses the following filter processing method using a digital filter.
  • the digital filter first converts a time domain complex signal into a frequency domain first complex signal by Fourier transform. Next, a second complex signal including each conjugate complex number of all the complex numbers constituting the first complex signal is generated. Then, each of the first complex signal and the second complex signal is subjected to filter processing using a predetermined frequency domain filter coefficient. Then, the filter-processed first complex signal and the filter-processed second complex signal are combined to generate a filter-processed frequency domain complex signal. Further, an inverse Fourier transform is performed on the frequency domain complex signal after the filtering process to obtain a time domain complex signal after the filtering process.
  • Patent Document 1 discloses the following method for generating frequency domain filter coefficients by the filter coefficient generation means. That is, the filter coefficient generation means performs complex addition of the second input filter coefficient to the first input filter coefficient, and further performs complex multiplication of the third input filter coefficient. In addition, the filter coefficient generation means complex subtracts the second input filter coefficient from the first input filter coefficient and then multiplies the third input filter coefficient by complex multiplication. Generate.
  • Patent Document 2 includes Fourier transform means, IQ separation means, two filter means, IQ synthesis means, third filter means, and inverse Fourier transform means.
  • a digital filter circuit is disclosed.
  • Patent Document 3 discloses a signal processing device including a discrete Fourier transform unit, a vector multiplication circuit, and an inverse discrete Fourier transform unit.
  • Patent Document 4 discloses a fast Fourier transform processing device that performs predetermined arithmetic processing.
  • the digital filter disclosed in Patent Document 1 filters the second complex signal and the second complex signal and the complex complex third complex signal generated by the complex separation unit from the first complex signal. Process. Since the second complex signal and the third complex signal have a predetermined signal amplitude, there is a problem that the power consumption required for the filter process and the amount of heat generated during the filter process are large.
  • An object of the present invention is to solve the above-described problems and provide a digital filter or the like that can increase the power consumption required for filter processing and the possibility of reducing the amount of heat generated during the filter processing.
  • the digital filter of the present invention includes a separation unit, a signal selection unit, a first filter unit, a second filter unit, and a synthesis unit.
  • the separation unit generates a second complex signal and a third complex signal that is a conjugate complex number with the second complex signal from the first complex signal in the frequency domain output to the separation unit.
  • the separation unit outputs the second complex signal and the third complex signal to the signal selection unit.
  • the signal selection unit uses the second complex signal and the third complex signal output from the separation unit to the signal selection unit, and the signal selection unit includes a plurality of signal amplitude change amounts different from each other. Switching is done by selecting from a variety of complex signals.
  • the signal selection unit performs the switching for at least one of a fourth complex signal output from the signal selection unit to the first filter unit and a fifth complex signal output from the second filter unit. Do.
  • the first filter unit performs a filtering process on the fourth complex signal with a first filter coefficient to generate a sixth complex signal.
  • the first filter unit outputs the sixth complex signal to the synthesis unit.
  • the second filter unit processes the fifth complex signal with a second filter coefficient to generate a seventh complex signal.
  • the second filter unit outputs the seventh complex signal to the synthesis unit.
  • the synthesizing unit synthesizes the sixth complex signal and the seventh complex signal to generate and output an eighth complex signal that is a complex signal after synthesis.
  • the digital filter or the like of the present invention can increase the possibility of reducing the power consumption required for the filtering process and the amount of heat generated during the filtering process.
  • FIG. 1 is a conceptual diagram showing the configuration of a digital filter circuit 10 that is an example of the digital filter circuit of the first embodiment.
  • FIG. 2 is a sequence chart showing an operation example performed by the digital filter circuit 10.
  • the digital filter circuit 10 includes an FT circuit 13, an IFT circuit 14, a separation circuit 15, and a synthesis circuit 16.
  • FT means Fourier transform
  • IFT means inverse Fourier transform
  • the digital filter circuit 10 further includes a filter circuit 21, a filter circuit 22, a filter coefficient generation circuit 41, and a filter coefficient generation circuit 42.
  • the FT circuit 13 performs the operation shown in S101 of FIG. 2 and described below.
  • the FT circuit 13 includes a complex signal x (n) in the time domain. Is entered.
  • the FT circuit 13 performs FT on the input complex signal x (n), and the complex signal X (k) in the frequency domain. Is generated.
  • n is an integer of 0 ⁇ n ⁇ N ⁇ 1 indicating a signal sample number in the time domain
  • N is an integer of 0 ⁇ N indicating the number of FT conversion samples
  • k is a frequency number of 0 in the frequency domain ⁇ k ⁇ N ⁇ 1.
  • the FT circuit 13 converts the complex signal X (N ⁇ k) from the complex signal X (k). Is generated.
  • the FT circuit 13 outputs a complex signal i 31 including the complex signal X (k) and the complex signal X (N ⁇ k) to the separation circuit 15 and the signal selection circuit 19.
  • FFT fast Fourier transform
  • Patent Document 4 An example of FFT is disclosed in Patent Document 4.
  • the separation circuit 15 performs the operation shown in S102 of FIG. 2 and described below.
  • the separation circuit 15 uses a complex signal X (k) and a complex signal X (N ⁇ k) output from the FT circuit 13 to the separation circuit 15 and uses a pair of complex conjugates of X (k) as described below. I component signal XI (k) and Q component signal XQ (k) are generated.
  • the separation circuit 15 uses the complex signal X (N ⁇ k) output from the FT circuit 13 to the separation circuit 15 for each frequency number k where 0 ⁇ k ⁇ N ⁇ 1. Complex conjugate of X * (Nk) Is generated.
  • the separation circuit 15 further includes an I component signal XI (k) And Q component signal XQ (k) Is generated.
  • the separation circuit 15 outputs a complex signal i32 including the generated I component signal XI (k) and Q component signal XQ (k) to the signal selection circuit 19.
  • the signal selection circuit 19 performs the operation shown in S103 of FIG. 2 and described below.
  • the selection signal i48 is input to the signal selection circuit 19.
  • the selection signal i48 is supplied from, for example, a part constituting the higher-level device of the digital filter circuit 10.
  • the signal selection circuit 19 selects a signal based on the selection mode included in the selection signal i48.
  • the selection signal i48 is a signal including contents instructing one of the first selection mode and the second selection mode.
  • the signal selection circuit 19 selects the output signal to the filter circuits 21 and 22 based on the first selection mode when the selection signal i48 includes the content indicating the first selection mode.
  • the digital filter circuit 10 performs a filtering process based on the first selection mode.
  • the signal selection circuit 19 selects the output signal to the filter circuits 21 and 22 based on the second selection mode when the selection signal i48 includes the content indicating the second selection mode.
  • the digital filter circuit 10 performs a filtering process based on the second selection mode.
  • the signal selection circuit 19 When the selection mode is the first selection mode, the signal selection circuit 19 outputs a complex signal i32 including the I component signal XI (k) represented by Expression (5) to the filter circuit 21. Then, the signal selection circuit 19 outputs a complex number signal i33 including the Q component signal XQ (k) represented by Expression (6) to the filter circuit 22.
  • the signal selection circuit 19 converts the I component signal XI (k) from the complex signal X (k). And Q component signal XQ (k) Is generated.
  • the signal selection circuit 19 outputs a complex signal i32 including the I component signal XI (k) represented by the equation (5 ′) to the filter circuit 21. Further, the signal selection circuit 19 outputs a complex signal i33 including the Q component signal XQ (k) represented by the equation (6 ′) to the filter circuit 22.
  • the filter coefficient generation circuit 41 performs the operation shown in S104 of FIG. 2 and described below.
  • the complex coefficient V (k) and the complex coefficient H (k) are output to the filter coefficient generation circuit 41.
  • the output is performed by, for example, a part constituting the upper device of the digital filter circuit 10.
  • the filter coefficient generation circuit 41 calculates the filter coefficient CI (k) from the complex coefficients V (k) and H (k) externally output to the filter coefficient generation circuit 41 for each frequency number k with 0 ⁇ k ⁇ N ⁇ 1. ) Is generated.
  • the filter coefficient generation circuit 42 performs the operation shown in S105 of FIG. 2 and described below.
  • the complex coefficient W (k) and H (k) are output to the filter coefficient generation circuit 42.
  • the output is performed by, for example, a part constituting the upper device of the digital filter circuit 10.
  • the filter coefficient generation circuit 42 calculates the complex coefficient from each of the input complex coefficients W (k) and H (k) for each frequency number k with 0 ⁇ k ⁇ N ⁇ 1. Is generated.
  • V (k), W (k), and H (k) are coefficients in the frequency domain corresponding to the real number filter coefficients when filtering is performed by real number computation in the time domain. Details of V (k), W (k), and H (k) will be described later.
  • the filter coefficient generation circuit 41 includes the generated filter coefficient CI (k) in the complex signal i45 and outputs it to the filter circuit 21.
  • the filter coefficient generation circuit 42 includes the generated filter coefficient CQ (k) in the complex signal i 46 and outputs it to the filter circuit 22.
  • the filter circuit 21 performs the operation shown in S106 of FIG. 2 and described below.
  • the filter circuit 21 performs complex number filter processing by complex number multiplication on the I component signal XI (k) included in the complex number signal i32 output to the filter circuit 21 by the signal selection circuit.
  • the filter circuit 21 uses the filter coefficient CI (k) included in the complex signal i45 output from the filter coefficient generation circuit 41 to the filter circuit 21 during the complex filter processing.
  • the filter circuit 21 performs the complex signal XI ′ for each frequency number k where 0 ⁇ k ⁇ N ⁇ 1.
  • a complex signal i 34 including the complex signal XI ′ is output to the synthesis circuit 16.
  • the filter circuit 22 performs the operation described in S107 of FIG. 2 and described below.
  • the filter circuit 22 performs complex number filter processing by complex number multiplication on the Q component signal XQ (k) included in the complex number signal i33 output from the signal selection circuit 19 to the filter circuit 22.
  • the filter circuit 22 uses the filter coefficient CQ (k) included in the complex signal i 46 output from the filter coefficient generation circuit 42 to the filter circuit 22 when performing complex filter processing by the complex number multiplication. Specifically, the filter circuit 22 generates a complex signal XQ ′ (k) for each frequency number k where 0 ⁇ k ⁇ N ⁇ 1. And a complex signal i35 including the complex signal XQ ′ (k) is output to the synthesis circuit 16.
  • the filter coefficients CI (k) and CQ (k) are divided into a real part and an imaginary part, respectively. Can be written.
  • the synthesizing circuit 16 performs the operation described in S108 of FIG. 2 and described below.
  • the combining circuit 16 generates a complex signal X ′′ (k) by combining the complex signal XI ′ (k) represented by Expression (9) and the complex signal XQ ′ (k) represented by Expression (10).
  • the complex signal XI ′ (k) is a complex signal included in the complex signal i34 output from the filter circuit 21 to the synthesis circuit 16.
  • the filter circuit 22 sends the complex signal XQ ′ (k) to the synthesis circuit 16. This is a complex signal included in the output complex signal i35.
  • the synthesizing circuit 16 generates a complex signal X ′′ (k) for each frequency number k where 0 ⁇ k ⁇ N ⁇ 1. And a complex signal i 36 including the complex signal X ′′ (k) is output to the IFT circuit 14.
  • the synthesizing circuit 16 performs the operation described in S109 of FIG. 2 and described below.
  • the IFT circuit 14 includes a complex signal X ′′ (k) included in the complex signal i36 output from the synthesis circuit 16 to the IFT circuit 14 for each frequency number k of 0 ⁇ k ⁇ N ⁇ 1 (see Expression (13)). Inverse Fourier transform (hereinafter referred to as “IFT”) is performed. Then, the IFT circuit 14 generates a complex signal x ′′ (n) in the time domain by the IFT. The IFT circuit 14 further converts a signal y (n) including the complex signal x ′′ (n) into a digital signal (not shown). Output to the outside of the filter circuit 10.
  • IFT Inverse Fourier transform
  • FIG. 3 is a conceptual diagram showing a configuration example of the separation circuit 15 which is an example of the separation circuit.
  • the solid line is the signal path of the real part of the signal
  • the dotted line is the signal path of the imaginary part of the signal.
  • the separation circuit 15 includes addition circuits 150 and 152, subtraction circuits 151 and 153, and multiplication circuits 154 to 158.
  • the separation circuit 15 receives complex signals X (k) and X (N ⁇ k).
  • the complex number signals X (k) and X (N ⁇ k) are complex number signals included in the complex number signal i31 sent from the FT circuit 13 to the separation circuit 15 described with reference to FIG.
  • the real part R (k) of the complex signal X (k) input to the separation circuit 15 is input to the terminal 121a.
  • the imaginary part S (k) of the complex signal X (k) input to the separation circuit 15 is input to the terminal 121b.
  • R (N ⁇ k) of the complex signal X (N ⁇ k) input to the separation circuit 15 is input to the terminal 121c.
  • R (Nk) is also the real part of the complex conjugate X * (Nk) of the complex signal X (Nk).
  • the imaginary part S (Nk) of the complex signal X (Nk) input to the separation circuit 15 is input to the terminal 121d.
  • the separation circuit 15 includes a separation circuit (not shown) that separates the complex signal i31.
  • the separation circuit generates a real part R (k) of the complex signal X (k), an imaginary part S (k) of the complex signal X (k), and a real part R of the complex signal X (Nk) from the complex signal i31. (Nk) and the imaginary part S (Nk) of the complex signal X (Nk) are separated.
  • the separation circuit outputs the real part R (k) of the complex signal X (k) to the terminal 121a and the imaginary part S (k) of the complex signal X (k) to the terminal 121b.
  • the separation circuit further includes the real part R (Nk) of the complex signal X (Nk) at the terminal 121c and the imaginary part S (Nk) of the complex signal X (Nk) at the terminal 121d. Output.
  • the real part R (k) of the complex signal X (k) input to the terminal 121a is transmitted to the addition circuit 150 and the subtraction circuit 153.
  • the imaginary part S (k) of the complex signal X (k) input to the terminal 121b is transmitted to the addition circuit 152 and the subtraction circuit 151.
  • the real part R (N ⁇ k) of the complex signal X (N ⁇ k) input to the terminal 121c is transmitted to the addition circuit 150 and the subtraction circuit 153.
  • the imaginary part S (Nk) of the complex signal X (Nk) input to the terminal 121d is transmitted to the addition circuit 152 and the subtraction circuit 151.
  • the multiplication circuit 158 multiplies the imaginary part S (N ⁇ k) transmitted to the multiplication circuit 158 by a value of ⁇ 1 to obtain an imaginary part ⁇ S (N ⁇ k).
  • the imaginary part -S (Nk) is the imaginary part of the complex conjugate X * (Nk) of the complex signal X (Nk).
  • the multiplication circuit 158 sends -S (Nk) to the addition circuit 152 and the subtraction circuit 151.
  • the addition circuit 150 adds the real part R (k) transmitted from the terminal 121a and the real part R (N ⁇ k) transmitted from the terminal 121c to obtain a real part R (k) + R (N ⁇ k).
  • the adder circuit 150 sends the real part R (k) + R (N ⁇ k) to the multiplier circuit 154.
  • the multiplier circuit 154 multiplies the real part R (k) + R (N ⁇ k) sent from the adder circuit 150 by a value of 1 ⁇ 2, and the real part (R (k) + R (N ⁇ k)) / 2. Get.
  • the multiplication circuit 154 sends the real part (R (k) + R (N ⁇ k)) / 2 to the signal selection circuit 19 shown in FIG. 1 through the terminal 121e.
  • the adder circuit 152 adds the imaginary part S (k) transmitted from the terminal 121b and the imaginary part ⁇ S (N ⁇ k) sent from the multiplying circuit 158 to the adder circuit 152, and adds the imaginary part S (k) ⁇ S ( Nk).
  • the adder circuit 152 sends the imaginary part S (k) ⁇ S (N ⁇ k) to the multiplier circuit 155.
  • the multiplier circuit 155 multiplies the imaginary part S (k) ⁇ S (N ⁇ k) sent from the adder circuit 152 by a value of 1 ⁇ 2 to obtain an imaginary part (S (k) ⁇ S (N ⁇ k)). Get / 2.
  • the multiplication circuit 155 sends the imaginary part (S (k) ⁇ S (N ⁇ k)) / 2 to the signal selection circuit 19 shown in FIG. 1 through the terminal 121f.
  • the subtraction circuit 153 subtracts the real part R (Nk) sent from the separation circuit 113 to the subtraction circuit 153 from the real part R (k) transmitted from the terminal 121a, thereby obtaining a real part R (k) -R (N -K).
  • the subtraction circuit 153 sends the real part R (k) ⁇ R (N ⁇ k) to the multiplication circuit 156.
  • the multiplication circuit 156 multiplies the real part R (k) ⁇ R (N ⁇ k) sent from the subtraction circuit 153 to the multiplication circuit 156 by a value of 1 ⁇ 2 to obtain the real part (R (k) ⁇ R (N ⁇ k)) / 2 is obtained.
  • the multiplication circuit 156 sends the real part (R (k) -R (Nk)) / 2 to the signal selection circuit 19 shown in FIG. 1 through the terminal 121g.
  • the subtraction circuit 151 subtracts the imaginary part ⁇ S (N ⁇ k) sent from the multiplication circuit 158 to the subtraction circuit 151 from the imaginary part S (k) transmitted from the terminal 121b to obtain the imaginary part S (k) + S (N -K).
  • the subtraction circuit 151 sends the imaginary part S (k) + S (N ⁇ k) to the multiplication circuit 157.
  • the multiplication circuit 157 multiplies the imaginary part S (k) + S (N ⁇ k) sent from the subtraction circuit 151 to the multiplication circuit 157 to obtain an imaginary part (S (k) + S (N ⁇ k)) / 2.
  • the multiplication circuit 157 sends the imaginary part (S (k) + S (N ⁇ k)) / 2 to the signal selection circuit 19 shown in FIG. 1 through the terminal 121h.
  • the separation circuit 15 performs an operation of separating the input complex signal into the I component signal XI (k) and the Q component signal XQ (k) and outputting them to the signal selection circuit 19.
  • FIG. 4 is a conceptual diagram showing a configuration example of the signal selection circuit 19.
  • the signal selection circuit 19 includes a signal selection circuit 51 and a signal selection circuit 52.
  • the real part R (k) of the complex signal X (k) is input to the signal selection circuit 51 through the terminal 121i.
  • the imaginary part S (k) of the complex signal X (k) is input to the signal selection circuit 51 through the terminal 121j.
  • the complex signal X (k) is the complex signal X (k) included in the complex signal i31 output to the signal selection circuit 19 by the FT circuit 13 shown in FIG.
  • the real part (R (k) + R (N ⁇ k)) / 2 is input to the signal selection circuit 51 through the terminal 121k.
  • the real part (R (k) + R (N ⁇ k)) / 2 is the real part (R (k) + R () that the multiplication circuit 154 of the separation circuit 15 shown in FIG. 3 sends to the signal selection circuit 19 through the terminal 121e. Nk)) / 2.
  • a real part (R (k) -R (Nk)) / 2 is input to the signal selection circuit 51 through the terminal 121l.
  • the real part (R (k) ⁇ R (N ⁇ k)) / 2 is sent from the multiplication circuit 156 of the separation circuit 15 shown in FIG. 3 to the signal selection circuit 19 through the terminal 121g. R (Nk)) / 2.
  • the imaginary part (S (k) -S (Nk)) / 2 is input to the signal selection circuit 52 through the terminal 121m.
  • the imaginary part (S (k) ⁇ S (Nk)) / 2 is the imaginary part (S (k) ⁇ ) sent from the multiplication circuit 155 of the separation circuit 15 shown in FIG. 3 to the signal selection circuit 19 through the terminal 121f. S (Nk)) / 2.
  • the imaginary part (S (k) + S (N ⁇ k)) / 2 is input to the signal selection circuit 52 through the terminal 121n.
  • the imaginary part (S (k) + S (N ⁇ k)) / 2 is the imaginary part (S (k) + S () sent from the multiplication circuit 157 of the separation circuit 15 shown in FIG. 3 to the signal selection circuit 19 through the terminal 121h. Nk)) / 2.
  • the signal selection circuit 51 holds the complex signal X (k) and the I component signal XI (k).
  • the complex signal X (k) is the I component signal XI (k) represented by the equation (5 ′).
  • the I component signal XI (k) sent from the synthesis circuit 122 to the signal selection circuit 51 is the I component signal XI (k) represented by Expression (5).
  • the selection signal i48 input to the signal selection circuit 19 is input to the signal selection circuits 51 and 52.
  • the selection signal i48 is the selection signal i48 output from the digital filter circuit 10 to the signal selection circuit 19 described with reference to FIG.
  • the signal selection circuit 51 When the selection mode included in the selection signal i48 input to the signal selection circuit 51 is the selection mode 1, the signal selection circuit 51 generates the I component signal XI (k) represented by the equation (5) in FIG. It outputs to the filter circuit 21 to represent. Specifically, the signal selection circuit 51 has a filter circuit 21 shown in FIG. 1 that represents the real part of the I component signal XI (k) from the terminal 121e and the imaginary part of the I component signal XI (k) from the terminal 121f. Respectively. The signal selection circuit 51 can also output the I component signal XI (k) as it is to the filter circuit 21 shown in FIG. 1 as the signal i32 shown in FIG.
  • the signal selection circuit 51 can include a synthesis circuit (not shown) in the subsequent stage of the terminal 121e and the terminal 121f. Then, the filter obtained by the synthesis circuit synthesizing the real part of the I component signal XI (k) and the imaginary part of the I component signal XI (k) as a signal i32 shown in FIG. 1 is shown in FIG. It can also be output to the circuit 21.
  • the description of the operation of the signal selection circuit 51 when the selection mode included in the selection signal i48 is the selection mode 2 is the same as the expression (5) in the description of the operation of the signal selection circuit 51. It will be replaced with the explanation.
  • the signal selection circuit 52 uses the complex number represented by Equation (6) as the Q component signal XQ (k).
  • the signal X (k) is output to the filter circuit 22.
  • the signal selection circuit 52 filters the real part of the Q component signal XQ (k) from the terminal 121g and the imaginary part of the Q component signal XQ (k) from the terminal 121h, as shown in FIG. Each is output to the circuit 22.
  • the signal selection circuit 52 can also output the Q component signal XQ (k) to the filter circuit 22 shown in FIG. 1 as the complex signal i33 shown in FIG.
  • the signal selection circuit 52 can include a synthesis circuit (not shown) in the subsequent stage of the terminal 121g and the terminal 121h.
  • a signal obtained by the synthesis circuit by synthesizing the real part of the Q component signal XQ (k) and the imaginary part of the Q component signal XQ (k) is represented in FIG. 1 as a complex signal i33 shown in FIG. It can also be output to the filter circuit 22.
  • the description of the operation of the signal selection circuit 52 when the selection mode included in the selection signal i48 is the selection mode 2 is the same as the expression (6) in the description of the operation of the signal selection circuit 52. It will be replaced with the explanation.
  • FIG. 5 is a conceptual diagram showing a configuration example of the filter coefficient generation circuit 41 which is the first filter coefficient generation circuit.
  • the solid line is the signal path of the real part of the signal
  • the dotted line is the signal path of the imaginary part of the signal.
  • the filter coefficient generation circuit 41 includes multiplication circuits 169a to 172a, an addition circuit 164a, and a subtraction circuit 165a.
  • the filter coefficient generation circuit 41 receives complex coefficients V (k) and H (k).
  • the complex coefficients V (k) and H (k) are the complex coefficients V (k) and H (k) input to the filter coefficient generation circuit 41 described with reference to FIG.
  • the real part VI (k) of the complex coefficient V (k) input to the filter coefficient generation circuit 41 is input to the terminal 122a.
  • the imaginary part VQ (k) of the complex coefficient V (k) input to the filter coefficient generation circuit 41 is input to the terminal 122b.
  • the real part HI (k) of the complex coefficient H (k) input to the filter coefficient generation circuit 41 is input to the terminal 122c.
  • the imaginary part HQ (k) of the complex coefficient H (k) input to the filter coefficient generation circuit 41 is input to the terminal 122d.
  • the filter coefficient generation circuit 41 When the complex coefficient V (k) input to the filter coefficient generation circuit 41 is input through a single signal line, the filter coefficient generation circuit 41 includes a separation circuit (not shown) that separates the complex coefficient V (k). .
  • the separation circuit separates the real part VI (k) of the complex coefficient V (k) and the imaginary part VQ (k) of the complex coefficient V (k) from the complex coefficient V (k).
  • the separation circuit inputs the real part VI (k) of the complex coefficient V (k) to the terminal 122a and the imaginary part VQ (k) of the complex coefficient V (k) to the terminal 122b.
  • the filter coefficient generation circuit 41 separates the complex coefficient H (k) (not shown). Is provided.
  • the separation circuit separates the real part HI (k) of the complex coefficient H (k) and the imaginary part HQ (k) of the complex coefficient H (k) from the complex coefficient H (k). Then, the separation circuit outputs the real part HI (k) of the complex coefficient H (k) to the terminal 122c and the imaginary part HQ (k) of the complex coefficient H (k) to the terminal 122d.
  • the real part VI (k) of the complex coefficient V (k) input to the terminal 122a is transmitted to the multiplication circuit 169a and the multiplication circuit 171a.
  • the imaginary part VQ (k) of the complex coefficient V (k) input to the terminal 122b is transmitted to the multiplier circuit 170a and the multiplier circuit 172a.
  • the real part HI (k) of the complex coefficient H (k) input to the terminal 122c is transmitted to the multiplier circuit 169a and the multiplier circuit 172a.
  • the imaginary part HQ (k) of the complex coefficient H (k) input to the terminal 122d is transmitted to the multiplier circuit 171a and the multiplier circuit 172a.
  • the multiplication circuit 169a multiplies the real part VI (k) of the complex coefficient V (k) transmitted from the terminal 122a and the real part HI (k) of the complex coefficient H (k) transmitted from the terminal 122c. Then, the multiplication circuit 169a sends the real part VI (k) ⁇ HI (k) as the multiplication result to the subtraction circuit 165a.
  • the multiplication circuit 170a multiplies the imaginary part VQ (k) of the complex coefficient V (k) transmitted from the terminal 122b and the imaginary part HQ (k) of the complex coefficient H (k) transmitted from the terminal 122d. Then, the multiplication circuit 170a sends the real part VQ (k) ⁇ HQ (k), which is the multiplication result, to the subtraction circuit 165a.
  • the multiplication circuit 171a multiplies the real part VI (k) of the complex number coefficient V (k) transmitted from the terminal 122a and the imaginary part HQ (k) of the complex number coefficient H (k) transmitted from the terminal 122d. Then, the multiplication circuit 171a sends the imaginary part VI (k) ⁇ HQ (k) which is the multiplication result to the addition circuit 164a.
  • the multiplication circuit 172a multiplies the imaginary part VQ (k) of the complex coefficient V (k) transmitted from the terminal 122b and the real part HI (k) of the complex coefficient H (k) transmitted from the terminal 122c. Then, the multiplication circuit 172a sends the imaginary part VQ (k) ⁇ HI (k) which is the multiplication result to the addition circuit 164a.
  • the filter coefficient generation circuit 41 includes the filter coefficient CI (k) in the complex signal i45 shown in FIG. 1 and outputs it to the filter circuit 21 shown in FIG.
  • the filter coefficient generation circuit 41 includes the real part CII (k) of the filter coefficient CI (k) and the imaginary part CIQ (k) of the filter coefficient CI (k) separately from the terminal 122e and the terminal 122f in the complex signal i45. Thus, it can also be output to the filter circuit 21.
  • the filter coefficient generation circuit 41 can include a synthesis circuit (not shown) in the subsequent stage of the terminal 122e and the terminal 122f. Then, the signal obtained by the synthesis circuit by synthesizing the real part CII (k) of the filter coefficient CI (k) and the imaginary part CIQ (k) of the filter coefficient CI (k) is a complex signal represented in FIG. It can also be output to the filter circuit 21 shown in FIG.
  • FIG. 6 is a conceptual diagram showing a configuration example of the filter coefficient generation circuit 42 which is the second filter coefficient generation circuit.
  • the description of the configuration of the filter coefficient generation circuit 42 shown in FIG. 6 is the same as the above description of the filter coefficient generation circuit 41 described with reference to FIG. That is, the filter coefficient generation circuit 41 is replaced with the filter coefficient generation circuit 42, and V (k) and CI (k) are read as W (k) and CQ (k) in this order. Also, VI (k), VQ (k), CII (k), and CIQ (k) are read as WI (k), WQ (k), CQI (k), and CQQ (k) in this order.
  • terminals 122a, 122b, 122c, 122d, 122e, and 122f are replaced with the terminals 123a, 123b, 123c, 123d, 123e, and 123f in this order.
  • the multiplication circuits 169a, 170a, 171a, and 172a are read in this order as multiplication circuits 169b, 170b, 171b, and 172b, the addition circuit 164a is replaced with an addition circuit 164b, and the subtraction circuit 165a is replaced with a subtraction circuit 165b.
  • the complex signal i45 is read as the complex signal i46.
  • FIG. 7 is a conceptual diagram showing a configuration example of the filter circuit 21 that is the first filter circuit.
  • the solid line is the signal path of the real part of the signal
  • the dotted line is the signal path of the imaginary part of the signal.
  • the filter circuit 21 includes multiplication circuits 169c to 172c, an addition circuit 164c, and a subtraction circuit 165c.
  • the complex signal XI (k) and the filter coefficient CI (k) are input to the filter circuit 21.
  • the complex signal XI (k) is the complex signal XI (k) output from the separation circuit 15 to the filter circuit 21 described with reference to FIG.
  • the filter coefficient CI (k) is the filter coefficient CI (k) that the filter coefficient generation circuit 41 shown in FIGS. 1 and 5 outputs to the filter circuit 21.
  • the real part XII (k) of the complex signal XI (k) input to the filter circuit 21 is input to the terminal 124a.
  • the imaginary part XIQ (k) of the complex signal XI (k) input to the filter circuit 21 is input to the terminal 124b.
  • the real part CII (k) of the filter coefficient CI (k) input to the filter circuit 21 is input to the terminal 124c.
  • the imaginary part CIQ (k) of the filter coefficient CI (k) input to the filter circuit 21 is input to the terminal 124d.
  • the filter circuit 21 When the signal selection circuit 19 sends the complex signal XI (k) to the filter circuit 21 through one signal line, the filter circuit 21 includes a separation circuit (not shown) that separates the complex signal XI (k).
  • the separation circuit separates the real part XII (k) of the complex signal XI (k) and the imaginary part XIQ (k) of the complex signal XI (k) from the complex signal XI (k). Then, the separation circuit outputs the real part XII (k) of the complex signal XI (k) to the terminal 124a and the imaginary part XIQ (k) of the complex signal XI (k) to the terminal 124b.
  • the filter circuit 21 separates the filter coefficient CI (k) (not shown). Provide a circuit.
  • the separation circuit separates the real part CII (k) of the filter coefficient CI (k) and the imaginary part CIQ (k) of the filter coefficient CI (k) from the filter coefficient CI (k). Then, the separation circuit outputs the real part CII (k) of the filter coefficient CI (k) to the terminal 124c and the imaginary part CIQ (k) of the filter coefficient CI (k) to the terminal 124d.
  • the real part XII (k) of the complex signal XI (k) input to the terminal 124a is transmitted to the multiplication circuit 169c and the multiplication circuit 171c.
  • the imaginary part XIQ (k) of the complex signal XI (k) input to the terminal 124b is transmitted to the multiplication circuit 170c and the multiplication circuit 172c.
  • the real part CII (k) of the filter coefficient CI (k) input to the terminal 124c is transmitted to the multiplication circuit 169c and the multiplication circuit 172c.
  • the imaginary part CIQ (k) of the filter coefficient CI (k) input to the terminal 124d is transmitted to the multiplication circuit 171c and the multiplication circuit 170c.
  • the multiplication circuit 169c multiplies the real part XII (k) of the complex signal XI (k) transmitted from the terminal 124a and the real part CII (k) of the filter coefficient CI (k) transmitted from the terminal 124c. Then, the multiplication circuit 169c sends the real part XII (k) ⁇ CII (k) as the multiplication result to the subtraction circuit 165c.
  • the multiplication circuit 170c multiplies the imaginary part XIQ (k) of the complex signal XI (k) transmitted from the terminal 124b and the imaginary part CIQ (k) of the filter coefficient CI (k) transmitted from the terminal 124d. Then, the multiplication circuit 170c sends the real part XIQ (k) ⁇ CIQ (k), which is the multiplication result, to the subtraction circuit 165c.
  • the multiplication circuit 171c multiplies the real part XII (k) of the complex signal XI (k) transmitted from the terminal 124a and the imaginary part CIQ (k) of the filter coefficient CI (k) transmitted from the terminal 124d. Then, the multiplication circuit 171c sends the imaginary part XII (k) ⁇ CIQ (k) which is the multiplication result to the addition circuit 164c.
  • the multiplication circuit 172c multiplies the imaginary part XIQ (k) of the complex signal XI (k) transmitted from the terminal 124b and the real part CII (k) of the filter coefficient CI (k) transmitted from the terminal 124c. Then, the multiplication circuit 172c sends the imaginary part XIQ (k) ⁇ CII (k) which is the multiplication result to the addition circuit 164c.
  • the filter circuit 21 outputs the complex signal XI ′ (k) to the synthesis circuit 16 shown in FIG. 1 as the complex signal i34 shown in FIG.
  • the filter circuit 21 includes the real part XII ′ (k) and the imaginary part XIQ ′ (k) as the complex signal i34 separately from the terminal 124e and the terminal 124f in the complex signal i34 shown in FIG. Can also be output.
  • the filter circuit 21 may include a synthesis circuit (not shown) in the subsequent stage of the terminal 124e and the terminal 124f.
  • a signal obtained by the combining circuit combining the real part XII ′ (k) of the complex signal XI ′ (k) and the imaginary part XIQ ′ (k) of the complex signal XI ′ (k) is shown in FIG. 1 can be output to the filter circuit 21 shown in FIG.
  • FIG. 8 is a conceptual diagram showing a configuration example of the filter circuit 22 which is the second filter circuit.
  • the description of the configuration of the filter circuit 22 shown in FIG. 8 is the same as the above description of the filter circuit 21 described with reference to FIG. That is, the filter circuit 21 is replaced with the filter circuit 22, and XI (k) and CI (k) are read as XQ (k) and CQ (k) in this order. Further, XII (k), XIQ (k), CII (k), and CIQ (k) are replaced with XQI (k), XQQ (k), CQI (k), and CQQ (k) in this order.
  • terminals 124a, 124b, 124c, 124d, 124e, and 124f are replaced with the terminals 125a, 125b, 125c, 125d, 125e, and 125f in this order.
  • the multiplication circuits 169c, 170c, 171c, and 172c are read in this order as multiplication circuits 169d, 170d, 171d, and 172d, the addition circuit 164c is replaced with the addition circuit 164d, and the subtraction circuit 165c is replaced with the subtraction circuit 165d.
  • the signals i32, i45 and i34 are read as signals i33, i46 and i35 in this order.
  • FIG. 5 is replaced with FIG.
  • FIG. 9 is a conceptual diagram showing the configuration of the synthesis circuit 16 which is an example of the synthesis circuit.
  • the synthesis circuit 16 includes addition circuits 175 and 176.
  • the real part XI′I (k) of the complex signal XI ′ (k) is input to the terminal 126a.
  • the complex signal XI ′ (k) is the complex signal XI ′ (k) output to the synthesis circuit 16 by the filter circuit 21 described with reference to FIG.
  • the real part XI′I (k) of the complex signal XI ′ (k) is transmitted to the adding circuit 175.
  • the imaginary part XI′Q (k) of the complex signal XI ′ (k) is input to the terminal 126b.
  • the imaginary part XI′Q (k) of the complex signal XI ′ (k) is transmitted to the adding circuit 176.
  • the real part XQ'I (k) of the complex signal XQ '(k) is input to the terminal 126c.
  • the complex signal XQ ′ (k) is the complex signal XQ ′ (k) output to the synthesis circuit 16 by the filter circuit 22 described with reference to FIG. 8.
  • the real part XQ′I (k) of the complex signal XQ ′ (k) is transmitted to the adder circuit 175.
  • the imaginary part XQ'Q (k) of the complex signal XQ '(k) is input to the terminal 126d.
  • the imaginary part XQ′Q (k) of the complex signal XQ ′ (k) is transmitted to the adding circuit 176.
  • the adder circuit 175 adds the real part XI′I (k) of the complex signal XI ′ (k) and the real part XQ′I (k) of the complex signal XQ ′ (k), and adds the complex signal after IQ synthesis.
  • the real part XI ′′ I (k) XI′I (k) + XQ′I (k) of X ′′ (k) is obtained.
  • the adder circuit 175 outputs the real part XI ′′ I (k) of the complex signal X ′′ (k) to the terminal 126e.
  • the adder circuit 176 adds the imaginary part XI′Q (k) of the complex signal XI ′ (k) and the imaginary part XQ′Q (k) of the complex signal XQ ′ (k), and adds the complex signal after IQ synthesis.
  • the imaginary part XI ′′ Q (k) XI′Q (k) + XQ′Q (k) of X ′′ (k) is obtained.
  • the adder circuit 175 outputs the imaginary part XI ′′ Q (k) of the complex signal X ′′ (k) to the terminal 126f.
  • the complex signal X ′′ (k) after IQ synthesis is output to the IFT circuit 14 shown in FIG. 1 as the signal i36 shown in FIG. 1 via the terminals 126e and 126f.
  • the synthesizing circuit 16 separates the real part XI "I (k) of the complex signal X" (k) after IQ synthesis and the imaginary part XI "Q (k) of the complex signal X" (k) separately.
  • it can be included in the complex signal i36 shown in FIG. 1 and output to the IFT circuit 14 shown in FIG.
  • the synthesis circuit 16 can include a synthesis circuit (not shown) in the subsequent stage of the terminal 126e and the terminal 126f. Then, the synthesis circuit synthesizes a signal obtained by synthesizing the real part XI ′′ I (k) of the complex signal X ′′ (k) and the imaginary part XI′Q (k) of the complex signal X ′′ (k). It can also be included in the complex signal i36 shown in FIG. 1 and output to the IFT circuit 14 shown in FIG.
  • the digital filter circuit 10 shown in FIG. 1 generates a frequency domain complex signal X (k) by performing FT conversion on the time domain complex signal x (n). Then, the digital filter circuit 10 performs respective filtering processes on the real part R (k) of the complex signal X (k) in the frequency domain and the imaginary part S (k) of the complex signal X (k). The digital filter circuit 10 performs the filtering process independently using two types of filter coefficients CI (k) and CQ (k) generated from the complex number coefficients V (k), W (k), and H (k). Do. Then, the digital filter circuit 10 converts the frequency domain complex signal X ′′ (k) after the filter processing into a time domain signal y (n) by IFT. In this way, the digital filter circuit 10 performs FT and IFT. Are performed once each.
  • the selection signal i48 indicates the first selection mode and the digital filter circuit 10 performs the filtering process based on the first selection mode will be described.
  • the time domain complex signal X (n) r (n) + js (n) (see Expression (1)) is FT-calculated. (K) From the equation (2), the separation circuit 15 generates XI (k) and XQ (k).
  • R (k) is a complex signal in the frequency domain obtained by transforming a real number real part signal r (n) in the time domain by FT
  • S (k) is a real number imaginary part signal s (n) in the time domain. It is a complex signal in the frequency domain converted by FT. At this time, the following equation holds from the symmetry of the complex conjugate.
  • X * (Nk) is a complex conjugate of X (Nk).
  • Equation (20) shows that the signal X ′′ (k) before IFT, the complex number coefficients V (k), W (k), and H (k), and the real part of the signal X (k) after FT and before filtering.
  • R (k) and the imaginary part S (k) are used, that is, Expression (20) represents the content of the filtering process performed on the signal X (k) before the post-FT filtering process.
  • the digital filter circuit 10 uses a complex signal R (in the frequency domain in which the real part signal r (n) in the time domain is transformed by FT. k) is subjected to filter processing using complex coefficient V (k).
  • the complex number coefficient V (k) is assigned with a complex number filter coefficient in the frequency domain corresponding to the real number filter coefficient when the real part signal r (n) is filtered by a real number operation in the time domain.
  • the digital filter circuit 10 includes the real part R (k) V (k) and The complex signal R (k) V (k) + jS (k) W (k) composed of the imaginary part S (k) W (k) is subjected to filter processing using a complex coefficient H (k).
  • the complex signal R (k) V (k) + jS (k) W (k) is derived from two signals that are independently filtered into the real part signal r (n) and the imaginary part signal s (n) in the time domain. Is a complex signal in the frequency domain corresponding to a signal in the time domain. A signal obtained by independently filtering the real part signal r (n) and the imaginary part signal s (n) corresponds to a signal obtained by filtering in the time domain.
  • the complex signal R (k) V (k) + jS (k) W (k) corresponds to the frequency domain signal corresponding to the time domain signal that is independently filtered for the real part and the imaginary part in the time domain. Signal.
  • any suitable coefficient may be used. That is, the complex number coefficient H (k) is assigned a complex number filter coefficient in the frequency domain corresponding to the complex number filter coefficient when the complex number signal x (n) is subjected to filter processing by complex number calculation in the time domain. Just do it.
  • the outside sets three types of complex number coefficients V (k), W (k), and H (k). That is, the outside applies to the complex coefficients V (k) and W (k) in the frequency domain corresponding to the filter coefficients in the time domain for each of the real part and the imaginary part of the complex signal x (n), and x (n).
  • a frequency domain coefficient H (k) corresponding to the filter coefficient in the time domain is set.
  • FT before the filter processing is performed by performing the filter processing using the two filter coefficients CI (k) and CQ (k) obtained from the three complex number coefficients V (k), W (k) and H (k).
  • the IFT after the filtering process can be performed only once.
  • the selection signal i48 indicates the second selection mode and the digital filter circuit 10 performs the filtering process based on the second selection mode will be described.
  • ) R (k) + jS (k) (see Equation (14))
  • the separation circuit 15 generates complex signals XI (k) and XQ (k).
  • the separation circuit 15 In the second selection mode, the separation circuit 15 always outputs the value 0 to the Q component signal XQ (k).
  • the filter circuit 22 always outputs the value 0 from the separating circuit 15 as the Q component signal XQ (k), and always outputs the value 0 to the complex signal 35 as a result of the complex multiplication with the value 0. Therefore, in the second selection mode, the value of the signal to be subjected to the filtering process performed by the filter circuit 22 is zero.
  • the signal to be filtered by the filter circuit 22 is the Q component signal XQ (k) expressed in Expression (6). A signal with a value of zero has a smaller change in the value of the signal compared to the Q component signal XQ (k) expressed in Equation (6).
  • the filter processing in the second selection mode has less change in the value of the signal that is the target of the filtering processing performed in the filter circuit 22 compared to the selection mode of the younger brother. Therefore, when the multiplication circuits 169d to 172d, the addition circuit 164d, and the subtraction circuit 165d, which are logic elements constituting the filter circuit 22, operate, currents flowing into these logic elements or outflowing from these logic elements Low current. Accordingly, the power consumption is reduced because the power consumed by the resistance and capacitance of the wiring connecting the multiplication circuits 169d to 172d, the addition circuit 164d, and the subtraction circuit 165d is reduced.
  • filter processing is performed on the I component signal XI (k) expressed in Equation (5).
  • there is a small difference in power consumption between the filtering process of the complex signal X (k) R (k) + jS (k) and the filtering process for the I component signal XI (k) expressed in Expression (5). Is empirically known.
  • the filtering process in the second operation mode requires less power than the filtering process in the first operation mode.
  • the filtering process in the brother 1 selection mode is the same as the filtering process in the second selection mode. Therefore, the digital filter circuit 10 performs the filter process in the second selection mode, thereby reducing the power consumption consumed by the digital filter circuit 10 during the equal filter process.
  • the selection signal i48 is input to the digital filter circuit 10 from the outside such as the upper circuit, that is, the selection mode is set by the outside.
  • the outside selects the first selection as the selection signal i48. Include a signal indicating the mode.
  • the outside includes a signal indicating the second selection mode in the selection signal i48.
  • the digital filter of the present embodiment performs different filter processing based on either the first selection mode or the second selection mode output from the outside to the digital filter of the present embodiment.
  • the filtering process by the first and second selection modes is an independent filtering process by a real number operation for each of the real part and the imaginary part of the complex signal.
  • the filter processing in the second selection mode consumes less power because the change in the signal value is smaller than the filter processing in the first selection mode. Therefore, by selecting the second selection mode as necessary, power consumption for performing the filtering process can be reduced. If the power consumption for performing the filtering process can be reduced, the amount of heat generated during the filtering process can be reduced.
  • the digital filter circuit of the first embodiment can improve the possibility of reducing the power consumption required for the filter process and the amount of heat generated during the filter process.
  • the complex coefficient V (k) used for the filter processing on the real part of the complex signal is included only in the filter coefficient CI (k).
  • the complex coefficient Q (k) used for the filter processing for the imaginary part of the complex signal is included only in CQ (k). Therefore, when only one of the complex coefficient V (k) for the real part and the complex coefficient W (k) for the imaginary part is changed, the two integrated filter coefficients CI (k) and CQ (k) Any one of these may be changed.
  • the filter coefficients CI (k) and W (k) are changed to observe the filtering effect of the digital filter.
  • the filter coefficients CI (k) and W (k) There is a case where the filtering effect is observed by changing CQ (k).
  • the filter coefficient CI (k) used by the digital filter of this embodiment depends on the complex coefficient V (k), but does not depend on the complex coefficient W (k).
  • the filter coefficient CQ (k) used by the digital filter of the present embodiment depends on the complex coefficient W (k), but does not depend on the complex coefficient V (k).
  • the second embodiment is an embodiment related to a digital filter circuit including a selection generation circuit that generates a selection signal output to the separation circuit.
  • FIG. 10 is a conceptual diagram showing the configuration of a digital filter circuit 10a that is an example of the digital filter circuit of the second embodiment.
  • the digital filter circuit 10a includes a selection signal generation circuit 49 in addition to the components included in the digital filter circuit 10 shown in FIG.
  • the selection coefficient generation circuit 49 outputs complex number coefficients V (k) and W (k). The output is performed by, for example, a part constituting the upper circuit of the digital filter circuit 10a.
  • the selection signal generation circuit 49 determines whether the complex number coefficients V (k) and W (k) output to the selection signal generation circuit 49 are equal.
  • the selection signal generation circuit 49 When the selection signal generation circuit 49 does not determine that the complex coefficients V (k) and W (k) output from the outside to the digital filter circuit 10a are equal, the selection signal generation circuit 49 includes an instruction for the first selection mode.
  • the selection signal i48b is output to the separation circuit 15.
  • the selection signal generation circuit 49 determines that the complex coefficients V (k) and W (k) output from the outside to the digital filter circuit 10a are equal, the selection signal including the instruction of the second selection mode. i48 is output to the separation circuit 15.
  • each configuration of the digital filter circuit 10a shown in FIG. 10 is the same as the description of each configuration of the digital filter circuit 10 shown in FIG.
  • the digital filter circuit 10a of the second embodiment has the same effects as the digital filter circuit 10 shown in the first embodiment.
  • the digital filter circuit 10a of the second embodiment automatically selects the selection mode 2 when the complex coefficients V (k) and W (k) are equal.
  • the digital filter circuit 10a can reduce power consumption and heat generation required for the filter processing.
  • FIG. 11 is a conceptual diagram showing a digital filter 10x that is the minimum configuration of the digital filter of the present invention.
  • the digital filter 10x includes a separation unit 15X, a signal selection unit 19X, a first filter unit 21X, a second filter unit 22X, and a synthesis unit 16X.
  • the separating unit 15X generates a second complex signal and a third complex signal that is a conjugate complex number with the second complex signal from the first complex signal in the frequency domain output to the separating unit 15X.
  • the separation unit 15X outputs the second complex signal and the third complex signal to the signal selection unit 19X.
  • the signal selection unit 19X uses the second complex signal and the third complex signal output from the separation unit 15X to the signal selection unit 19X, and the complex number output from the signal selection unit 19X to the first filter unit 21X. Switch signals.
  • the complex number signal to be switched is at least one of the fourth complex number signal and the fifth complex number signal output to the second filter unit 22X.
  • the signal selection unit 19X performs the switching by the signal selection unit 19X selecting from a plurality of types of complex signals having different signal amplitude changes.
  • the first filter unit performs a filtering process on the fourth complex signal with a first filter coefficient to generate a sixth complex signal.
  • the first filter unit outputs the sixth complex signal to the synthesis unit 16X.
  • the second filter unit 22X processes the fifth complex signal with the second filter coefficient to generate a seventh complex signal.
  • the second filter unit 22X outputs the seventh complex signal to the synthesis unit 16X.
  • the synthesizer 16X synthesizes the sixth complex signal and the seventh complex signal to generate and output an eighth complex signal that is a synthesized complex signal.
  • the digital filter 10x has the effects described in the section [Effects of the Invention] with the above configuration.
  • each process such as FT, IFT, conjugate complex number generation and synthesis, signal selection, filter coefficient calculation, and filter processing is all processed by components such as individual circuits. Assumed. However, each processing of the present invention is not a form processed by components such as individual circuits, but may be executed by software using a computer provided with a predetermined device, for example, a DSP (Digital Signal Processor). .
  • DSP Digital Signal Processor
  • filter coefficient may be calculated in advance by a separate program.
  • individual processing such as FFT and IFFT may be performed by another processor or the like.
  • the above filter processing program may be stored in a non-temporary medium.
  • the medium is, for example, a ROM (Read Only Memory), a RAM (Random Access Memory), a semiconductor storage device such as a flash memory, an optical disk, a magnetic disk, or a magneto-optical disk.
  • FT and IFT may be processed using an FT circuit and an IFT circuit, respectively, and other processing may be performed by software. Sharing of processing by hardware and processing by software is arbitrary.
  • a second complex signal and a third complex signal that is a conjugate complex number and the second complex signal are generated from the first complex signal in the frequency domain, and the second complex signal and the third complex signal are generated.
  • a separation unit for outputting a complex signal Using the second complex signal and the third complex signal, at least one of a fourth complex signal output to the first filter unit and a fifth complex signal output to the second filter unit.
  • a signal selection unit that performs switching by selecting from a plurality of types of complex signals having different signal amplitude variations, and A first filter unit for filtering the fourth complex signal with a first filter coefficient and outputting a sixth complex signal; A second filter unit that processes the fifth complex signal with a second filter coefficient and outputs a seventh complex signal; Combining the sixth complex signal and the seventh complex signal to generate and output an eighth complex signal that is a complex signal after synthesis; and
  • a digital filter comprising:
  • a signal selection circuit selects a signal selected from the first complex signal, the second complex signal, the third complex signal, and a fixed value signal output to the signal selection circuit, as the fourth complex signal and The digital filter according to appendix A1, wherein the fifth complex signal is used.
  • the selection includes a first combination of the second complex signal output to the first filter unit and the third complex signal output to the second filter unit, and the first filter unit.
  • the digital filter according to appendix A1 or A2 which is a selection from the second combination of the first complex number signal to be output and the signal representing the value zero to be output to the second filter unit.
  • Appendix A4 The digital filter according to appendix A3, wherein the designation of the first mode and the designation of the second mode are performed by a selection signal sent to the signal selection circuit.
  • the filter coefficient generation unit includes a first filter coefficient generation unit that generates the first filter coefficient and a second filter coefficient generation unit that generates the second filter coefficient. Digital filter.
  • the first filter coefficient generation unit generates the first filter coefficient from the first complex coefficient and the third complex coefficient
  • the second filter coefficient generation unit includes the second complex coefficient and the first complex coefficient.
  • the first filter coefficient generator is Generating the first filter coefficient by multiplying the first complex coefficient by the third complex coefficient;
  • the second filter coefficient generator is Generating the second filter coefficient by multiplying the second complex coefficient by the second complex coefficient;
  • the digital filter described in Appendix A7 is
  • the first complex coefficient is a time domain filter process that is a time domain filter process for a time domain complex signal that is a time domain complex signal corresponding to the first complex signal.
  • a complex filter coefficient in the frequency domain corresponding to the filter coefficient for the real part is a complex filter coefficient in the frequency domain corresponding to the filter coefficient for the imaginary part of the time domain complex signal in the time domain filter processing
  • the third frequency domain filter coefficient is a complex filter coefficient in the frequency domain corresponding to the filter coefficient for the time domain complex signal in the time domain filter processing.
  • a selection signal generation unit that generates the selection signal and outputs the selection signal generated by the selection signal generation unit to the separation unit, and further includes a supplementary signal A4 and a supplementary note 5 to a supplementary note A8.
  • the digital filter described in any one of the above.
  • the first complex signal is a complex signal obtained by converting a complex signal in the time domain into a complex signal in the frequency domain, and is described in any one of appendices A1 to A11. Digital filter.
  • the apparatus further includes an inverse conversion unit for converting the eighth complex signal into a time domain complex signal.
  • the separation unit is A complex conjugate X * (Nk) generator that generates a complex conjugate X * (Nk) that is a complex conjugate of the output X (Nk) that is the output of the converter; A first adder that adds the real part of the output X (k) that is the output of the converter and the real part of the complex conjugate X * (N ⁇ k); A second adder that adds the imaginary part of the output X (k) and the imaginary part of the complex conjugate X * (N ⁇ k); A first subtractor for subtracting the real part of the complex conjugate X * (N ⁇ k) from the real part of the output X (k) of the converter; A second subtraction unit for subtracting the imaginary part of the complex conjugate X * (N ⁇ k) from the imaginary part of the output X (k); A first

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Abstract

フィルタ処理に要する消費電力及びフィルタ処理時に発生する発熱量を低減できる可能性を増大することが課題である。当該課題を解決するために、周波数領域の第一の複素数信号から、第二の複素数信号と、その共役複素数である第三の複素数信号とを生成する。そして、信号振幅の変化量の異なる複数の種類の複素数信号から信号選択を行う。信号選択を行った複素数信号に対し、第一のフィルタ係数及び第二のフィルタ係数により処理を行う。さらに、フィルタ処理後の複素数信号を合成して複素数信号を生成し、出力する。

Description

ディジタルフィルタ、フィルタ処理方法及び記録媒体
　本発明は、ディジタル信号処理における演算処理に関し、特に、ディジタルフィルタ、フィルタ処理方法及びフィルタ処理プログラムに関する。
　時間領域の複素数信号に対してフィルタ処理を行う方法として、特許文献１にディジタルフィルタによる以下のフィルタ処理方法が開示されている。
　ディジタルフィルタは、まず、フーリエ変換により時間領域の複素数信号を周波数領域の第一の複素数信号に変換する。次に、第一の複素数信号を構成するすべての複素数のそれぞれの共役複素数を含む第二の複素数信号を生成する。そして、第一の複素数信号及び第二の複素数信号のそれぞれについて、所定の周波数領域フィルタ係数によるフィルタ処理を行う。そして、フィルタ処理後の第一の複素数信号及びフィルタ処理後の第二の複素数信号を合成して、フィルタ処理後の周波数領域の複素数信号を生成する。さらに、フィルタ処理後の周波数領域の複素数信号に対し、逆フーリエ変換を行い、フィルタ処理後の時間領域の複素数信号を得る。
　また、特許文献１には、フィルタ係数生成手段による周波数領域フィルタ係数の次の生成方法が開示されている。すなわち、フィルタ係数生成手段は、第一の入力フィルタ係数に第二の入力フィルタ係数を複素加算したのち、さらに前記第３の入力フィルタ係数を複素乗算して生成する。また、フィルタ係数生成手段は、第二の周波数領域フィルタ係数を、第一の入力フィルタ係数から前記第二の入力フィルタ係数を複素減算したのち、さらに前記第三の入力フィルタ係数を複素乗算して生成する。
　なお、本発明に関連して、特許文献２には、フーリエ変換手段と、ＩＱ分離手段と、２つのフィルタ手段と、ＩＱ合成手段と、第三のフィルタ手段と、逆フーリエ変換手段とを備えるディジタルフィルタ回路が開示されている。
　また、本発明に関連して、特許文献３には、離散フーリエ変換部と、ベクトル乗算回路と、逆離散フーリエ変換部とを備える、信号処理装置が開示されている。
　また、本発明に関連して、特許文献４には、所定の演算処理を行う高速フーリエ変換処理装置が開示されている。
国際公開第２０１３／１２５１７３号 国際公開第２０１３／０９４３０８号 特開２００５－０６５２３１号公報 特開平１１－２０３２７２号公報
　しかしながら、特許文献１に開示されたディジタルフィルタは、第一の複素数信号から複素分離部が生成する、第二の複素数信号及び第二の複素数信号と複素共役の第三の複素数信号に対してフィルタ処理を行う。第二の複素数信号及び第三の複素数信号は所定の信号振幅を有しているため、フィルタ処理に要する消費電力及びフィルタ処理時に発生する発熱量が多いという問題がある。
　本発明は、上記課題を解決し、フィルタ処理に要する消費電力及びフィルタ処理時に発生する発熱量を低減できる可能性を増大できるディジタルフィルタ等の提供を目的とする。
　本発明のディジタルフィルタは、分離部と、信号選択部と、第一のフィルタ部と、第二のフィルタ部と、合成部と、を備える。
　前記分離部は、前記分離部に出力された周波数領域の第一の複素数信号から、第二の複素数信号と、前記第二の複素数信号と共役複素数である第三の複素数信号とを生成する。前記分離部は前記第二の複素数信号と前記第三の複素数信号とを前記信号選択部に出力する。
　前記信号選択部は、前記分離部が前記信号選択部に出力した前記第二の複素数信号と前記第三の複素数信号とを用いて、前記信号選択部が、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行う。前記信号選択部は、当該切り替えを、前記信号選択部が前記第一のフィルタ部に出力する第四の複素数信号及び前記第二のフィルタ部に出力する第五の複素数信号のうちの少なくとも一について行う。
　前記第一のフィルタ部は、前記第四の複素数信号に対し、第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を生成する。前記第一のフィルタ部は、前記第六の複素数信号を前記合成部に出力する。
　前記第二のフィルタ部は、前記第五の複素数信号に対し、第二のフィルタ係数により処理を行い第七の複素数信号を生成する。前記第二のフィルタ部は、前記第七の複素数信号を前記合成部に出力する。
　前記合成部は、前記第六の複素数信号と前記第七の複素数信号とを合成して、合成後の複素数信号である第八の複素数信号を生成し、出力する。
　本発明のディジタルフィルタ等は、フィルタ処理に要する消費電力及びフィルタ処理時に発生する発熱量の低減を図ることができる可能性を増大できる。
第一実施形態のディジタルフィルタ回路の構成例を表す概念図である。 ディジタルフィルタ回路が行う動作例を表すシーケンスチャートである。 分離回路の構成例を表す概念図である。 信号選択回路の構成例を表す概念図である。 第一のフィルタ係数生成回路の構成例を表す概念図である。 第二のフィルタ係数生成回路の構成例を表す概念図である。 第一のフィルタ回路の構成例を表す概念図である。 第二のフィルタ回路の構成例を表す概念図である。 合成回路の構成例を表す概念図である。 第二実施形態のディジタルフィルタ回路の構成例を表す概念図である。 本発明のディジタルフィルタの最小限の構成を表す概念図である。
＜第一実施形態＞
［構成と動作］
　図１は、第一実施形態のディジタルフィルタ回路の例であるディジタルフィルタ回路１０の構成を表す概念図である。また、図２は、ディジタルフィルタ回路１０が行う動作例を表すシーケンスチャートである。
　図１に表すように、ディジタルフィルタ回路１０は、ＦＴ回路１３と、ＩＦＴ回路１４と、分離回路１５と、合成回路１６と、を備える。ここで、「ＦＴ」は、フーリエ変換を、「ＩＦＴ」は逆フーリエ変換を、それぞれ意味する。ディジタルフィルタ回路１０は、さらに、フィルタ回路２１と、フィルタ回路２２と、フィルタ係数生成回路４１と、フィルタ係数生成回路４２と、を備える。
　ＦＴ回路１３は、図２のＳ１０１に表し、また、以下に説明する動作を行う。
　ＦＴ回路１３には、時間領域における複素数信号ｘ（ｎ）
Figure JPOXMLDOC01-appb-I000001
が入力される。
　ＦＴ回路１３は、入力された複素数信号ｘ（ｎ）に対して、ＦＴを行い、周波数領域の複素数信号Ｘ（ｋ）
Figure JPOXMLDOC01-appb-I000002
を生成する。
　ここで、ｎは時間領域上の信号サンプル番号を示す０≦ｎ≦Ｎ－１の整数、ＮはＦＴの変換サンプル数を示す０＜Ｎの整数、ｋは周波数領域上の周波数番号を示す０≦ｋ≦Ｎ－１の整数である。
　そして、ＦＴ回路１３は、複素数信号Ｘ（ｋ）から、複素数信号Ｘ（Ｎ－ｋ）
Figure JPOXMLDOC01-appb-I000003
を生成する。ＦＴ回路１３は、複素数信号Ｘ（ｋ）及び複素数信号Ｘ（Ｎ－ｋ）を含む複素数信号ｉ３１を分離回路１５及び信号選択回路１９に出力する。
　ＦＴとしては、例えば、高速にフーリエ変換を行うための１つの手法である高速フーリエ変換（ＦＦＴ）を用いることができる。ＦＦＴの例は特許文献４に開示されている。
　次に、分離回路１５は、図２のＳ１０２に表し、また、以下に説明する動作を行う。
　分離回路１５は、ＦＴ回路１３が分離回路１５に出力した複素数信号Ｘ（ｋ）及び複素数信号Ｘ（Ｎ－ｋ）を用いて、以下に説明するようにＸ（ｋ）についての一対の複素共役であるＩ成分信号ＸＩ（ｋ）及びＱ成分信号ＸＱ（ｋ）を生成する。
　分離回路１５は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、ＦＴ回路１３が分離回路１５に出力した複素数信号Ｘ（Ｎ－ｋ）を用いて、複素数信号Ｘ（Ｎ－ｋ）の複素共役Ｘ＊（Ｎ－ｋ）
Figure JPOXMLDOC01-appb-I000004
を生成する。
　分離回路１５は、さらに、Ｉ成分信号ＸＩ（ｋ）
Figure JPOXMLDOC01-appb-I000005
　及び、Ｑ成分信号ＸＱ（ｋ）
Figure JPOXMLDOC01-appb-I000006
を生成する。
　分離回路１５は、生成したＩ成分信号ＸＩ（ｋ）及びＱ成分信号ＸＱ（ｋ）を含む複素数信号ｉ３２を、信号選択回路１９に出力する。
　次に、信号選択回路１９は、図２のＳ１０３に表し、また、以下に説明する動作を行う。
　信号選択回路１９には、選択信号ｉ４８が入力される。選択信号ｉ４８は、例えば、ディジタルフィルタ回路１０の上位機器を構成する部分から供給される。
　信号選択回路１９は、選択信号ｉ４８に含まれる選択モードに基づいた信号の選択を行う。選択信号ｉ４８は、第一の選択モード及び第二の選択モードのうちのいずれかを指示する内容を含む信号である。
　信号選択回路１９は、選択信号ｉ４８が第一の選択モードを指示する内容を含む場合は、第一の選択モードに基づいたフィルタ回路２１及び２２への出力信号の選択を行う。信号選択回路１９が第一の選択モードに基づいたフィルタ回路２１及び２２への出力信号の選択を行った場合には、ディジタルフィルタ回路１０は、第一の選択モードに基づいたフィルタ処理を行う。
　また、信号選択回路１９は、選択信号ｉ４８が第二の選択モードを指示する内容を含む場合は、第二の選択モードに基づいたフィルタ回路２１及び２２への出力信号の選択を行う。信号選択回路１９が第二の選択モードに基づいたフィルタ回路２１及び２２への出力信号の選択を行った場合は、ディジタルフィルタ回路１０は、第二の選択モードに基づいたフィルタ処理を行う。
　選択モードが第一の選択モードである場合は、信号選択回路１９は、式（５）に表すＩ成分信号ＸＩ（ｋ）を含む複素数信号ｉ３２をフィルタ回路２１に出力する。そして、信号選択回路１９は、式（６）に表すＱ成分信号ＸＱ（ｋ）を含む複素数信号ｉ３３を、フィルタ回路２２に出力する。
　一方、第二の選択モードである場合は、信号選択回路１９は、複素数信号Ｘ（ｋ）から、Ｉ成分信号ＸＩ（ｋ）
Figure JPOXMLDOC01-appb-I000007
及び、Ｑ成分信号ＸＱ（ｋ）
Figure JPOXMLDOC01-appb-I000008
を生成する。
　そして、信号選択回路１９は、式（５’）に表すＩ成分信号ＸＩ（ｋ）を含む複素数信号ｉ３２を、フィルタ回路２１に出力する。また、信号選択回路１９は、式（６’）に表すＱ成分信号ＸＱ（ｋ）を含む複素数信号ｉ３３を、フィルタ回路２２に出力する。
　フィルタ係数生成回路４１は、図２のＳ１０４に表し、また、以下に説明する動作を行う。
　フィルタ係数生成回路４１には、複素数係数Ｖ（ｋ）及び複素数係数Ｈ（ｋ）を出力される。当該出力は、例えば、ディジタルフィルタ回路１０の上位機器を構成する部分により行われる。
　フィルタ係数生成回路４１は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、外部がフィルタ係数生成回路４１に出力した複素数係数Ｖ（ｋ）及びＨ（ｋ）から、フィルタ係数ＣＩ（ｋ）
Figure JPOXMLDOC01-appb-I000009
を生成する。
　一方、フィルタ係数生成回路４２は、図２のＳ１０５に表し、また、以下に説明する動作を行う。
　フィルタ係数生成回路４２に対し、複素数係数Ｗ（ｋ）及びＨ（ｋ）が出力される。当該出力は、例えば、ディジタルフィルタ回路１０の上位機器を構成する部分により行われる。
　そして、フィルタ係数生成回路４２は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、入力された複素数係数Ｗ（ｋ）及びＨ（ｋ）から、複素数係数
Figure JPOXMLDOC01-appb-I000010
を生成する。
　ここで、複素数係数Ｖ（ｋ）、Ｗ（ｋ）及びＨ（ｋ）は、時間領域での実数演算によるフィルタ処理を行った場合の実数フィルタ係数に対応する、周波数領域での係数である。Ｖ（ｋ）、Ｗ（ｋ）、及びＨ（ｋ）の詳細は後述する。
　フィルタ係数生成回路４１は、生成したフィルタ係数ＣＩ（ｋ）を、複素数信号ｉ４５に含めて、フィルタ回路２１に出力する。また、フィルタ係数生成回路４２は、生成したフィルタ係数ＣＱ（ｋ）を、複素数信号ｉ４６に含めて、フィルタ回路２２に出力する。
　フィルタ回路２１は、図２のＳ１０６に表し、また、以下に説明する動作を行う。
　フィルタ回路２１は、信号選択回路がフィルタ回路２１に出力した複素数信号ｉ３２に含まれるＩ成分信号ＸＩ（ｋ）に対して、複素数乗算による複素数フィルタ処理を行う。フィルタ回路２１は、当該複素数フィルタ処理の際に、フィルタ係数生成回路４１がフィルタ回路２１に出力した複素数信号ｉ４５に含まれるフィルタ係数ＣＩ（ｋ）を用いる。具体的には、フィルタ回路２１は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、複素数信号ＸＩ’
Figure JPOXMLDOC01-appb-I000011
を計算して、複素数信号ＸＩ’を含む複素数信号ｉ３４を、合成回路１６に出力する。
　フィルタ回路２２は、図２のＳ１０７に表し、また、以下に説明する動作を行う。
　フィルタ回路２２は、信号選択回路１９がフィルタ回路２２に出力した複素数信号ｉ３３に含まれるＱ成分信号ＸＱ（ｋ）に対して、複素数乗算による複素数フィルタ処理を行う。フィルタ回路２２は、その複素数乗算による複素数フィルタ処理を行う際に、フィルタ係数生成回路４２がフィルタ回路２２に出力した複素数信号ｉ４６に含まれるフィルタ係数ＣＱ（ｋ）を用いる。具体的には、フィルタ回路２２は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、複素数信号ＸＱ’（ｋ）
Figure JPOXMLDOC01-appb-I000012
　を計算して、複素数信号ＸＱ’（ｋ）を含む複素数信号ｉ３５を、合成回路１６に出力する。
　ここで、フィルタ係数ＣＩ（ｋ）及びＣＱ（ｋ）は、それぞれ、実数部と虚数部に分けて、
Figure JPOXMLDOC01-appb-I000013

Figure JPOXMLDOC01-appb-I000014
と書くことができる。
　合成回路１６は、図２のＳ１０８に表し、また、以下に説明する動作を行う。
　合成回路１６は、式（９）に表す複素数信号ＸＩ’（ｋ）と、式（１０）に表す複素数信号ＸＱ’（ｋ）とを合成した、複素数信号Ｘ”（ｋ）を生成する。ここで、複素数信号ＸＩ’（ｋ）はフィルタ回路２１が合成回路１６に出力する複素数信号ｉ３４に含まれる複素数信号である。また、複素数信号ＸＱ’（ｋ）は、フィルタ回路２２が合成回路１６に出力する複素数信号ｉ３５に含まれる複素信号である。
　具体的には、合成回路１６は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、複素数信号Ｘ”（ｋ）
Figure JPOXMLDOC01-appb-I000015
を計算して、複素数信号Ｘ”（ｋ）を含む複素数信号ｉ３６をＩＦＴ回路１４に出力する。
　合成回路１６は、図２のＳ１０９に表し、また、以下に説明する動作を行う。
　ＩＦＴ回路１４は、０≦ｋ≦Ｎ－１の周波数番号ｋのそれぞれについて、合成回路１６がＩＦＴ回路１４に出力する複素数信号ｉ３６に含まれる複素数信号Ｘ”（ｋ）（式（１３）参照）に対して、逆フーリエ変換（以下、「ＩＦＴ」という。）を行う。そして、ＩＦＴ回路１４は、当該ＩＦＴにより時間領域の複素数信号ｘ”（ｎ）を生成する。ＩＦＴ回路１４は、さらに、複素数信号ｘ”（ｎ）を含む信号ｙ（ｎ）を、図示しないディジタルフィルタ回路１０の外部に出力する。
　図３は、分離回路の例である分離回路１５の構成例を表わす概念図である。図３に表す信号経路を示す線のうち、実線は信号の実数部の信号経路であり、点線は信号の虚数部の信号経路である。
　分離回路１５は、加算回路１５０及び１５２と、減算回路１５１及び１５３と、乗算回路１５４乃至１５８と、を備える。
　分離回路１５には、複素数信号Ｘ（ｋ）及びＸ（Ｎ－ｋ）が入力される。ここで、複素数信号Ｘ（ｋ）及びＸ（Ｎ－ｋ）は、図１を参照して説明した、ＦＴ回路１３が分離回路１５に送る複素数信号ｉ３１に含まれる複素数信号である。
　端子１２１ａには、分離回路１５に入力された複素数信号Ｘ（ｋ）の実数部Ｒ（ｋ）が入力される。
　端子１２１ｂには、分離回路１５に入力された複素数信号Ｘ（ｋ）の虚数部Ｓ（ｋ）が入力される。
　端子１２１ｃには、分離回路１５に入力された複素数信号Ｘ（Ｎ－ｋ）の実数部Ｒ（Ｎ－ｋ）が入力される。Ｒ（Ｎ－ｋ）は複素数信号Ｘ（Ｎ－ｋ）の複素共役Ｘ＊（Ｎ－ｋ）の実数部でもある。
　端子１２１ｄには、分離回路１５に入力された複素数信号Ｘ（Ｎ－ｋ）の虚数部Ｓ（Ｎ－ｋ）が入力される。
　ＦＴ回路１３が分離回路１５に対して複素数信号ｉ３１を一本の信号線を通じて送る場合は、分離回路１５は、複素数信号ｉ３１を分離する図示しない分離回路を備える。当該分離回路は、複素数信号ｉ３１から、複素数信号Ｘ（ｋ）の実数部Ｒ（ｋ）、複素数信号Ｘ（ｋ）の虚数部Ｓ（ｋ）、複素数信号Ｘ（Ｎ－ｋ）の実数部Ｒ（Ｎ－ｋ）及び複素数信号Ｘ（Ｎ－ｋ）の虚数部Ｓ（Ｎ－ｋ）を分離する。そして、当該分離回路は、複素数信号Ｘ（ｋ）の実数部Ｒ（ｋ）を端子１２１ａに、複素数信号Ｘ（ｋ）の虚数部Ｓ（ｋ）を端子１２１ｂに出力する。当該分離回路は、さらに、複素数信号Ｘ（Ｎ－ｋ）の実数部Ｒ（Ｎ－ｋ）を端子１２１ｃに、複素数信号Ｘ（Ｎ－ｋ）の虚数部Ｓ（Ｎ－ｋ）を端子１２１ｄに出力する。
　端子１２１ａに入力された複素数信号Ｘ（ｋ）の実数部Ｒ（ｋ）は、加算回路１５０及び減算回路１５３に伝わる。
　端子１２１ｂに入力された複素数信号Ｘ（ｋ）の虚数部Ｓ（ｋ）は、加算回路１５２及び減算回路１５１に伝わる。
　端子１２１ｃに入力された複素数信号Ｘ（Ｎ－ｋ）の実数部Ｒ（Ｎ－ｋ）は、加算回路１５０及び減算回路１５３に伝わる。
　端子１２１ｄに入力された複素数信号Ｘ（Ｎ－ｋ）の虚数部Ｓ（Ｎ－ｋ）は、加算回路１５２及び減算回路１５１に伝わる。
　乗算回路１５８は、乗算回路１５８に伝わった虚数部Ｓ（Ｎ－ｋ）に－１の値を乗算し、虚数部－Ｓ（Ｎ－ｋ）を得る。虚数部－Ｓ（Ｎ－ｋ）は、複素数信号Ｘ（Ｎ－ｋ）の複素共役Ｘ＊（Ｎ－ｋ）の虚数部である。乗算回路１５８は－Ｓ（Ｎ－ｋ）を、加算回路１５２及び減算回路１５１に送る。
　加算回路１５０は、端子１２１ａから伝わった実数部Ｒ（ｋ）と端子１２１ｃから伝わった実数部Ｒ（Ｎ－ｋ）とを加算し、実数部Ｒ（ｋ）＋Ｒ（Ｎ－ｋ）を得る。加算回路１５０は、実数部Ｒ（ｋ）＋Ｒ（Ｎ－ｋ）を乗算回路１５４に送る。
　乗算回路１５４は、加算回路１５０から送られた実数部Ｒ（ｋ）＋Ｒ（Ｎ－ｋ）に１／２の値を乗算し、実数部（Ｒ（ｋ）＋Ｒ（Ｎ－ｋ））／２を得る。乗算回路１５４は、実数部（Ｒ（ｋ）＋Ｒ（Ｎ－ｋ））／２を、端子１２１ｅを通じて、図１に表す信号選択回路１９に送る。
　加算回路１５２は、端子１２１ｂから伝わった虚数部Ｓ（ｋ）と乗算回路１５８が加算回路１５２に送った虚数部－Ｓ（Ｎ－ｋ）とを加算し、虚数部Ｓ（ｋ）－Ｓ（Ｎ－ｋ）を得る。加算回路１５２は、虚数部Ｓ（ｋ）－Ｓ（Ｎ－ｋ）を乗算回路１５５に送る。
　乗算回路１５５は、加算回路１５２から送られた虚数部Ｓ（ｋ）－Ｓ（Ｎ－ｋ）に１／２の値を乗算し、虚数部（Ｓ（ｋ）－Ｓ（Ｎ－ｋ））／２を得る。乗算回路１５５は、虚数部（Ｓ（ｋ）－Ｓ（Ｎ－ｋ））／２を、端子１２１ｆを通じて、図１に表す信号選択回路１９に送る。
　減算回路１５３は、端子１２１ａから伝わった実数部Ｒ（ｋ）から、分離回路１１３が減算回路１５３に送った実数部Ｒ（Ｎ－ｋ）を減算し、実数部Ｒ（ｋ）－Ｒ（Ｎ－ｋ）を得る。減算回路１５３は、実数部Ｒ（ｋ）－Ｒ（Ｎ－ｋ）を乗算回路１５６に送る。
　乗算回路１５６は、減算回路１５３が乗算回路１５６に送った実数部Ｒ（ｋ）－Ｒ（Ｎ－ｋ）に１／２の値を乗算し、実数部（Ｒ（ｋ）－Ｒ（Ｎ－ｋ））／２を得る。乗算回路１５６は、実数部（Ｒ（ｋ）－Ｒ（Ｎ－ｋ））／２を、端子１２１ｇを通じて、図１に表す信号選択回路１９に送る。
　減算回路１５１は、端子１２１ｂから伝わった虚数部Ｓ（ｋ）から、乗算回路１５８が減算回路１５１に送った虚数部－Ｓ（Ｎ－ｋ）を減算し、虚数部Ｓ（ｋ）＋Ｓ（Ｎ－ｋ）を得る。減算回路１５１は、虚数部Ｓ（ｋ）＋Ｓ（Ｎ－ｋ）を乗算回路１５７に送る。
　乗算回路１５７は、減算回路１５１が乗算回路１５７に送った虚数部Ｓ（ｋ）＋Ｓ（Ｎ－ｋ）に乗算し、虚数部（Ｓ（ｋ）＋Ｓ（Ｎ－ｋ））／２を得る。乗算回路１５７は、虚数部（Ｓ（ｋ）＋Ｓ（Ｎ－ｋ））／２を、端子１２１ｈを通じて、図１に表す信号選択回路１９に送る。
　ここで、式（５）から、実数部（Ｒ（ｋ）＋Ｒ（Ｎ－ｋ））／２と虚数部（Ｓ（ｋ）＋Ｓ（Ｎ－ｋ））／２の組合せはＩ成分信号ＸＩ（ｋ）である。
　また、式（６）から、実数部（Ｒ（ｋ）－Ｒ（Ｎ－ｋ））／２と虚数部（Ｓ（ｋ）－Ｓ（Ｎ－ｋ））／２の組合せは、Ｑ成分信号ＸＱ（ｋ）である。
　すなわち、分離回路１５は、入力された複素数信号を、Ｉ成分信号ＸＩ（ｋ）とＱ成分信号ＸＱ（ｋ）とに分離して、信号選択回路１９に出力する動作を行う。
　図４は、信号選択回路１９の構成例を表す概念図である。
　信号選択回路１９は、信号選択回路５１と、信号選択回路５２とを備える。
　信号選択回路５１には、端子１２１ｉを通じて、複素数信号Ｘ（ｋ）の実数部Ｒ（ｋ）が入力される。
　また、信号選択回路５１には、端子１２１ｊを通じて、複素数信号Ｘ（ｋ）の虚数部Ｓ（ｋ）が入力される。
　複素数信号Ｘ（ｋ）は、図１に表すＦＴ回路１３が信号選択回路１９に出力した複素数信号ｉ３１に含まれる複素数信号Ｘ（ｋ）である。
　さらに、信号選択回路５１には、端子１２１ｋを通じて、実数部（Ｒ（ｋ）＋Ｒ（Ｎ－ｋ））／２が入力される。実数部（Ｒ（ｋ）＋Ｒ（Ｎ－ｋ））／２は、図３に表す分離回路１５の乗算回路１５４が、端子１２１ｅを通じて、信号選択回路１９に送る実数部（Ｒ（ｋ）＋Ｒ（Ｎ－ｋ））／２である。
　さらに、信号選択回路５１には、端子１２１ｌを通じて、実数部（Ｒ（ｋ）－Ｒ（Ｎ－ｋ））／２が入力される。実数部（Ｒ（ｋ）－Ｒ（Ｎ－ｋ））／２は、図３に表す分離回路１５の乗算回路１５６が、端子１２１ｇを通じて、信号選択回路１９に送る実数部（Ｒ（ｋ）－Ｒ（Ｎ－ｋ））／２である。
　一方、信号選択回路５２には、端子１２１ｍを通じて、虚数部（Ｓ（ｋ）－Ｓ（Ｎ－ｋ））／２が入力される。虚数部（Ｓ（ｋ）－Ｓ（Ｎ－ｋ））／２は、図３に表す分離回路１５の乗算回路１５５が、端子１２１ｆを通じて、信号選択回路１９に送る虚数部（Ｓ（ｋ）－Ｓ（Ｎ－ｋ））／２である。
　また、信号選択回路５２には、端子１２１ｎを通じて、虚数部（Ｓ（ｋ）＋Ｓ（Ｎ－ｋ））／２が入力される。虚数部（Ｓ（ｋ）＋Ｓ（Ｎ－ｋ））／２は、図３に表す分離回路１５の乗算回路１５７が、端子１２１ｈを通じて、信号選択回路１９に送る虚数部（Ｓ（ｋ）＋Ｓ（Ｎ－ｋ））／２である。
　信号選択回路５１は、複素数信号Ｘ（ｋ）と、Ｉ成分信号ＸＩ（ｋ）とを保持する。複素数信号Ｘ（ｋ）は式（５’）に表すＩ成分信号ＸＩ（ｋ）である。また、合成回路１２２が信号選択回路５１に送ったＩ成分信号ＸＩ（ｋ）は、式（５）に表すＩ成分信号ＸＩ（ｋ）である。
　信号選択回路１９に入力される選択信号ｉ４８は、信号選択回路５１及び５２に入力される。選択信号ｉ４８は、図１を参照して説明した、ディジタルフィルタ回路１０の外部が信号選択回路１９に対して出力する選択信号ｉ４８である。
　信号選択回路５１は、信号選択回路５１に入力された選択信号ｉ４８に含まれる選択モードが選択モード１である場合には、式（５）に表すＩ成分信号ＸＩ（ｋ）を、図１に表すフィルタ回路２１に出力する。具体的には、信号選択回路５１は、端子１２１ｅからはＩ成分信号ＸＩ（ｋ）の実数部を、端子１２１ｆからはＩ成分信号ＸＩ（ｋ）の虚数部を、図１に表すフィルタ回路２１に、それぞれ出力する。信号選択回路５１は、Ｉ成分信号ＸＩ（ｋ）を、そのまま、図１に表す信号ｉ３２として図１に表すフィルタ回路２１に出力することもできる。あるいは、信号選択回路５１は、図示しない合成回路を端子１２１ｅ及び端子１２１ｆの後段に備えることもできる。そして、当該合成回路が、Ｉ成分信号ＸＩ（ｋ）の実数部とＩ成分信号ＸＩ（ｋ）の虚数部とを合成して得た信号を、図１に表す信号ｉ３２として図１に表すフィルタ回路２１に出力することもできる。
　一方、選択信号ｉ４８に含まれる選択モードが選択モード２である場合の信号選択回路５１の動作の説明は、上記信号選択回路５１についての動作の説明において、式（５）を式（５’）に読み替えた説明になる。
　信号選択回路５２は、信号選択回路５２に入力された選択信号ｉ４８に含まれる選択モードが選択モード１である場合には、Ｑ成分信号ＸＱ（ｋ）として、式（６）に表された複素数信号Ｘ（ｋ）を、フィルタ回路２２に出力する。具体的には、信号選択回路５２は、端子１２１ｇからは、Ｑ成分信号ＸＱ（ｋ）の実数部を、端子１２１ｈからは、Ｑ成分信号ＸＱ（ｋ）の虚数部を、図１に表すフィルタ回路２２に、それぞれ出力する。信号選択回路５２は、Ｑ成分信号ＸＱ（ｋ）を図１に表す複素数信号ｉ３３として図１に表すフィルタ回路２２に出力することもできる。信号選択回路５２は、図示しない合成回路を端子１２１ｇ及び端子１２１ｈの後段に備えることもできる。そして、当該合成回路が、Ｑ成分信号ＸＱ（ｋ）の実数部とＱ成分信号ＸＱ（ｋ）の虚数部とを合成して得た信号を、図１に表す複素数信号ｉ３３として図１に表すフィルタ回路２２に出力することもできる。
　一方、選択信号ｉ４８に含まれる選択モードが選択モード２である場合の信号選択回路５２の動作の説明は、上記信号選択回路５２についての動作の説明において、式（６）を式（６’）に読み替えた説明になる。
　次に、フィルタ係数生成回路の具体例を説明する。
　図５は、第一のフィルタ係数生成回路であるフィルタ係数生成回路４１の構成例を表す概念図である。図５に表す信号経路を示す線のうち、実線は信号の実数部の信号経路であり、点線は信号の虚数部の信号経路である。
　フィルタ係数生成回路４１は、乗算回路１６９ａ乃至１７２ａと、加算回路１６４ａと、減算回路１６５ａと、を備える。
　フィルタ係数生成回路４１には、複素数係数Ｖ（ｋ）及びＨ（ｋ）が入力される。ここで、複素数係数Ｖ（ｋ）及びＨ（ｋ）は、図１を参照して説明した、フィルタ係数生成回路４１に入力される複素数係数Ｖ（ｋ）及びＨ（ｋ）である。
　端子１２２ａには、フィルタ係数生成回路４１に入力された複素数係数Ｖ（ｋ）の実数部ＶＩ（ｋ）が入力される。
　端子１２２ｂには、フィルタ係数生成回路４１に入力された複素数係数Ｖ（ｋ）の虚数部ＶＱ（ｋ）が入力される。
　端子１２２ｃには、フィルタ係数生成回路４１に入力された複素数係数Ｈ（ｋ）の実数部ＨＩ（ｋ）が入力される。
　端子１２２ｄには、フィルタ係数生成回路４１に入力された複素数係数Ｈ（ｋ）の虚数部ＨＱ（ｋ）が入力される。
　フィルタ係数生成回路４１に入力される複素数係数Ｖ（ｋ）が一本の信号線を通じて入力される場合は、フィルタ係数生成回路４１は、複素数係数Ｖ（ｋ）を分離する図示しない分離回路を備える。当該分離回路は、複素数係数Ｖ（ｋ）から、複素数係数Ｖ（ｋ）の実数部ＶＩ（ｋ）と複素数係数Ｖ（ｋ）の虚数部ＶＱ（ｋ）とを分離する。そして、当該分離回路は、複素数係数Ｖ（ｋ）の実数部ＶＩ（ｋ）を端子１２２ａに、複素数係数Ｖ（ｋ）の虚数部ＶＱ（ｋ）を端子１２２ｂに入力する。
　また、フィルタ係数生成回路４１に送られる複素数係数Ｈ（ｋ）が一本の信号線を通じて入力される場合は、フィルタ係数生成回路４１は、図示しない、複素数係数Ｈ（ｋ）を分離する分離回路を備える。当該分離回路は、複素数係数Ｈ（ｋ）から、複素数係数Ｈ（ｋ）の実数部ＨＩ（ｋ）と複素数係数Ｈ（ｋ）の虚数部ＨＱ（ｋ）とを分離する。そして、当該分離回路は、複素数係数Ｈ（ｋ）の実数部ＨＩ（ｋ）を端子１２２ｃに、複素数係数Ｈ（ｋ）の虚数部ＨＱ（ｋ）を端子１２２ｄに出力する。
　端子１２２ａに入力された複素数係数Ｖ（ｋ）の実数部ＶＩ（ｋ）は、乗算回路１６９ａ及び乗算回路１７１ａに伝わる。
　端子１２２ｂに入力された複素数係数Ｖ（ｋ）の虚数部ＶＱ（ｋ）は、乗算回路１７０ａ及び乗算回路１７２ａに伝わる。
　端子１２２ｃに入力された複素数係数Ｈ（ｋ）の実数部ＨＩ（ｋ）は、乗算回路１６９ａ及び乗算回路１７２ａに伝わる。
　端子１２２ｄに入力された複素数係数Ｈ（ｋ）の虚数部ＨＱ（ｋ）は、乗算回路１７１ａ及び乗算回路１７２ａに伝わる。
　乗算回路１６９ａは、端子１２２ａから伝わった複素数係数Ｖ（ｋ）の実数部ＶＩ（ｋ）と、端子１２２ｃから伝わった複素数係数Ｈ（ｋ）の実数部ＨＩ（ｋ）とを乗算する。そして乗算回路１６９ａは、その乗算結果である実数部ＶＩ（ｋ）×ＨＩ（ｋ）を、減算回路１６５ａに送る。
　乗算回路１７０ａは、端子１２２ｂから伝わった複素数係数Ｖ（ｋ）の虚数部ＶＱ（ｋ）と、端子１２２ｄから伝わった複素数係数Ｈ（ｋ）の虚数部ＨＱ（ｋ）とを乗算する。そして乗算回路１７０ａは、その乗算結果である実数部ＶＱ（ｋ）×ＨＱ（ｋ）を、減算回路１６５ａに送る。
　減算回路１６５ａは、乗算回路１６９ａが減算回路１６５ａに送った実数部ＶＩ（ｋ）×ＨＩ（ｋ）から、乗算回路１７０ａが減算回路１６５ａに送った実数部ＶＱ（ｋ）×ＨＱ（ｋ）を減算する。そして、減算回路１６５ａは、フィルタ係数ＣＩ（ｋ）の実数部ＣＩＩ（ｋ）＝ＶＩ（ｋ）×ＨＩ（ｋ）－Ｑ（ｋ）×ＨＱ（ｋ）を得る。減算回路１６５ａは、フィルタ係数ＣＩ（ｋ）の実数部ＣＩＩ（ｋ）を、端子１２２ｅに出力する。
　乗算回路１７１ａは、端子１２２ａから伝わった複素数係数Ｖ（ｋ）の実数部ＶＩ（ｋ）と、端子１２２ｄから伝わった複素数係数Ｈ（ｋ）の虚数部ＨＱ（ｋ）とを乗算する。そして、乗算回路１７１ａは、その乗算結果である虚数部ＶＩ（ｋ）×ＨＱ（ｋ）を、加算回路１６４ａに送る。
　乗算回路１７２ａは、端子１２２ｂから伝わった複素数係数Ｖ（ｋ）の虚数部ＶＱ（ｋ）と、端子１２２ｃから伝わった複素数係数Ｈ（ｋ）の実数部ＨＩ（ｋ）とを乗算する。そして乗算回路１７２ａは、その乗算結果である虚数部ＶＱ（ｋ）×ＨＩ（ｋ）を、加算回路１６４ａに送る。
　加算回路１６４ａは、乗算回路１７１ａが加算回路１６４ａに送った虚数部ＶＱ（ｋ）×ＨＩ（ｋ）と、乗算回路１７２ａが加算回路１６４ａに送った虚数部ＶＱ（ｋ）×ＨＩ（ｋ）とを加算する。そして、加算回路１６４ａは、フィルタ係数ＣＩ（ｋ）の虚数部ＣＩＱ（ｋ）＝ＶＱ（ｋ）×ＨＱ（ｋ）を得る。加算回路１６４ａは、フィルタ係数ＣＩ（ｋ）の虚数部ＣＩＱ（ｋ）を端子１２２ｆに出力する。
　フィルタ係数生成回路４１は、フィルタ係数ＣＩ（ｋ）を図１に表す複素数信号ｉ４５に含めて図１に表すフィルタ回路２１に出力する。
　フィルタ係数生成回路４１は、フィルタ係数ＣＩ（ｋ）の実数部ＣＩＩ（ｋ）及びフィルタ係数ＣＩ（ｋ）の虚数部ＣＩＱ（ｋ）を、端子１２２ｅ及び端子１２２ｆから別々に、複素数信号ｉ４５に含めて、フィルタ回路２１に出力することもできる。
　あるいは、フィルタ係数生成回路４１は、図示しない合成回路を端子１２２ｅ及び端子１２２ｆの後段に備えることもできる。そして、当該合成回路が、フィルタ係数ＣＩ（ｋ）の実数部ＣＩＩ（ｋ）とフィルタ係数ＣＩ（ｋ）の虚数部ＣＩＱ（ｋ）とを合成して得た信号を、図１に表す複素数信号ｉ４５に含めて図１に表すフィルタ回路２１に出力することもできる。
　図６は、第二のフィルタ係数生成回路であるフィルタ係数生成回路４２の構成例を表す概念図である。
　図６に表すフィルタ係数生成回路４２の構成の説明は、図５を参照して説明したフィルタ係数生成回路４１の上記説明において、下記読み替えを行ったものとなる。すなわち、フィルタ係数生成回路４１をフィルタ係数生成回路４２と、Ｖ（ｋ）及びＣＩ（ｋ）をこの順にＷ（ｋ）及びＣＱ（ｋ）とそれぞれ読み替える。また、ＶＩ（ｋ）、ＶＱ（ｋ）、ＣＩＩ（ｋ）及びＣＩＱ（ｋ）をこの順にＷＩ（ｋ）、ＷＱ（ｋ）、ＣＱＩ（ｋ）及びＣＱＱ（ｋ）と読み替える。また、端子１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅ及び１２２ｆをこの順に端子１２３ａ、１２３ｂ、１２３ｃ、１２３ｄ、１２３ｅ及び１２３ｆと読み替える。また、乗算回路１６９ａ、１７０ａ、１７１ａ及び１７２ａをこの順に乗算回路１６９ｂ、１７０ｂ、１７１ｂ及び１７２ｂと、加算回路１６４ａを加算回路１６４ｂと、減算回路１６５ａを減算回路１６５ｂと、それぞれ読み替える。さらに、複素数信号ｉ４５を複素数信号ｉ４６と読み替える。
　次に第一実施形態のフィルタ回路の具体例を説明する。
　図７は、第一のフィルタ回路であるフィルタ回路２１の構成例を表す概念図である。図７に表す信号経路を示す線のうち、実線は信号の実数部の信号経路であり、点線は信号の虚数部の信号経路である。
　フィルタ回路２１は、乗算回路１６９ｃ乃至１７２ｃと、加算回路１６４ｃと、減算回路１６５ｃと、を備える。
　フィルタ回路２１には、複素数信号ＸＩ（ｋ）及びフィルタ係数ＣＩ（ｋ）が入力される。ここで、複素数信号ＸＩ（ｋ）は、図４を参照して説明した、分離回路１５がフィルタ回路２１に出力する複素数信号ＸＩ（ｋ）である。また、フィルタ係数ＣＩ（ｋ）は、図１及び図５に表すフィルタ係数生成回路４１がフィルタ回路２１に対して出力するフィルタ係数ＣＩ（ｋ）である。
　端子１２４ａには、フィルタ回路２１に入力された複素数信号ＸＩ（ｋ）の実数部ＸＩＩ（ｋ）が入力される。
　端子１２４ｂには、フィルタ回路２１に入力された複素数信号ＸＩ（ｋ）の虚数部ＸＩＱ（ｋ）が入力される。
　端子１２４ｃには、フィルタ回路２１に入力されたフィルタ係数ＣＩ（ｋ）の実数部ＣＩＩ（ｋ）が入力される。
　端子１２４ｄには、フィルタ回路２１に入力されたフィルタ係数ＣＩ（ｋ）の虚数部ＣＩＱ（ｋ）が入力される。
　信号選択回路１９がフィルタ回路２１に対し、一本の信号線を通じて複素数信号ＸＩ（ｋ）を送る場合は、フィルタ回路２１は、複素数信号ＸＩ（ｋ）を分離する図示しない分離回路を備える。当該分離回路は、複素数信号ＸＩ（ｋ）から、複素数信号ＸＩ（ｋ）の実数部ＸＩＩ（ｋ）と複素数信号ＸＩ（ｋ）の虚数部ＸＩＱ（ｋ）とを分離する。そして、当該分離回路は、複素数信号ＸＩ（ｋ）の実数部ＸＩＩ（ｋ）を端子１２４ａに、複素数信号ＸＩ（ｋ）の虚数部ＸＩＱ（ｋ）を端子１２４ｂに出力する。
　また、フィルタ係数生成回路４１が、フィルタ回路２１に対して、一本の信号線を通じてフィルタ係数ＣＩ（ｋ）を送る場合は、フィルタ回路２１は、フィルタ係数ＣＩ（ｋ）を分離する図示しない分離回路を備える。当該分離回路は、フィルタ係数ＣＩ（ｋ）から、フィルタ係数ＣＩ（ｋ）の実数部ＣＩＩ（ｋ）とフィルタ係数ＣＩ（ｋ）の虚数部ＣＩＱ（ｋ）とを分離する。そして、当該分離回路は、フィルタ係数ＣＩ（ｋ）の実数部ＣＩＩ（ｋ）を端子１２４ｃに、フィルタ係数ＣＩ（ｋ）の虚数部ＣＩＱ（ｋ）を端子１２４ｄに出力する。
　端子１２４ａに入力された複素数信号ＸＩ（ｋ）の実数部ＸＩＩ（ｋ）は、乗算回路１６９ｃ及び乗算回路１７１ｃに伝わる。
　端子１２４ｂに入力された複素数信号ＸＩ（ｋ）の虚数部ＸＩＱ（ｋ）は、乗算回路１７０ｃ及び乗算回路１７２ｃに伝わる。
　端子１２４ｃに入力されたフィルタ係数ＣＩ（ｋ）の実数部ＣＩＩ（ｋ）は、乗算回路１６９ｃ及び乗算回路１７２ｃに伝わる。
　端子１２４ｄに入力されたフィルタ係数ＣＩ（ｋ）の虚数部ＣＩＱ（ｋ）は、乗算回路１７１ｃ及び乗算回路１７０ｃに伝わる。
　乗算回路１６９ｃは、端子１２４ａから伝わった複素数信号ＸＩ（ｋ）の実数部ＸＩＩ（ｋ）と、端子１２４ｃから伝わったフィルタ係数ＣＩ（ｋ）の実数部ＣＩＩ（ｋ）とを乗算する。そして乗算回路１６９ｃは、その乗算結果である実数部ＸＩＩ（ｋ）×ＣＩＩ（ｋ）を、減算回路１６５ｃに送る。
　乗算回路１７０ｃは、端子１２４ｂから伝わった複素数信号ＸＩ（ｋ）の虚数部ＸＩＱ（ｋ）と、端子１２４ｄから伝わったフィルタ係数ＣＩ（ｋ）の虚数部ＣＩＱ（ｋ）とを乗算する。そして乗算回路１７０ｃは、その乗算結果である実数部ＸＩＱ（ｋ）×ＣＩＱ（ｋ）を、減算回路１６５ｃに送る。
　減算回路１６５ｃは、乗算回路１６９ｃが減算回路１６５ｃに送った実数部ＸＩＩ（ｋ）×ＣＩＩ（ｋ）から、乗算回路１７０ｃが減算回路１６５ｃに送った実数部ＸＩＱ（ｋ）×ＣＩＱ（ｋ）を減算する。そして、減算回路１６５ｃは、フィルタ処理後の複素数信号ＸＩ’（ｋ）の実数部ＸＩＩ’（ｋ）＝ＸＩＩ（ｋ）×ＣＩＩ（ｋ）－ＸＩＱ（ｋ）×ＣＩＱ（ｋ）を得る。減算回路１６５ｃは、複素数信号ＸＩ’（ｋ）の実数部ＸＩＩ’（ｋ）を、端子１２４ｅに出力する。
　乗算回路１７１ｃは、端子１２４ａから伝わった複素数信号ＸＩ（ｋ）の実数部ＸＩＩ（ｋ）と、端子１２４ｄから伝わったフィルタ係数ＣＩ（ｋ）の虚数部ＣＩＱ（ｋ）とを乗算する。そして乗算回路１７１ｃは、その乗算結果である虚数部ＸＩＩ（ｋ）×ＣＩＱ（ｋ）を、加算回路１６４ｃに送る。
　乗算回路１７２ｃは、端子１２４ｂから伝わった複素数信号ＸＩ（ｋ）の虚数部ＸＩＱ（ｋ）と、端子１２４ｃから伝わったフィルタ係数ＣＩ（ｋ）の実数部ＣＩＩ（ｋ）とを乗算する。そして乗算回路１７２ｃは、その乗算結果である虚数部ＸＩＱ（ｋ）×ＣＩＩ（ｋ）を、加算回路１６４ｃに送る。
　加算回路１６４ｃは、乗算回路１７１ｃが加算回路１６４ｃに送った虚数部ＸＩＩ（ｋ）×ＣＩＱ（ｋ）と、乗算回路１７２ｃから送られた虚数部ＸＩＱ（ｋ）×ＣＩＩ（ｋ）と加算する。そして、加算回路１６４ｃは、補正後の複素数信号ＸＩ’（ｋ）の虚数部ＸＩＱ’（ｋ）＝ＸＩＱ（ｋ）×ＣＩＩ（ｋ）＋ＸＩＩ（ｋ）×ＣＩＱ（ｋ）を得る。加算回路１６４ｃは、複素数信号ＸＩ’（ｋ）の虚数部ＸＩＱ’（ｋ）を端子１２４ｅに出力する。
　フィルタ回路２１は、複素数信号ＸＩ’（ｋ）を図１に表す複素数信号ｉ３４として図１に表す合成回路１６に出力する。
　フィルタ回路２１は、実数部ＸＩＩ’（ｋ）及び虚数部ＸＩＱ’（ｋ）を、複素数信号ｉ３４として、端子１２４ｅ及び端子１２４ｆから別々に、図１に表す複素数信号ｉ３４に含めて、フィルタ回路２１に出力することもできる。
　あるいは、フィルタ回路２１は、図示しない合成回路を端子１２４ｅ及び端子１２４ｆの後段に備えることもできる。そして、当該合成回路が、複素数信号ＸＩ’（ｋ）の実数部ＸＩＩ’（ｋ）と複素数信号ＸＩ’（ｋ）の虚数部ＸＩＱ’（ｋ）とを合成して得た信号を、図１に表す複素数信号ｉ３４として図１に表すフィルタ回路２１に出力することもできる。
　図８は、第二のフィルタ回路であるフィルタ回路２２の構成例を表す概念図である。
　図８に表すフィルタ回路２２の構成の説明は、図７を参照して説明したフィルタ回路２１の上記説明において、下記読み替えを行ったものとなる。すなわち、フィルタ回路２１をフィルタ回路２２と、ＸＩ（ｋ）及びＣＩ（ｋ）をこの順にＸＱ（ｋ）及びＣＱ（ｋ）と、それぞれ読み替える。また、ＸＩＩ（ｋ）、ＸＩＱ（ｋ）、ＣＩＩ（ｋ）及びＣＩＱ（ｋ）をこの順にＸＱＩ（ｋ）、ＸＱＱ（ｋ）、ＣＱＩ（ｋ）及びＣＱＱ（ｋ）と読み替える。また、端子１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ、１２４ｅ及び１２４ｆをこの順に端子１２５ａ、１２５ｂ、１２５ｃ、１２５ｄ、１２５ｅ及び１２５ｆと読み替える。また、乗算回路１６９ｃ、１７０ｃ、１７１ｃ及び１７２ｃをこの順に乗算回路１６９ｄ、１７０ｄ、１７１ｄ及び１７２ｄと、加算回路１６４ｃを加算回路１６４ｄと、減算回路１６５ｃを減算回路１６５ｄと、それぞれ読み替える。さらに、信号ｉ３２、ｉ４５及びｉ３４をこの順に信号ｉ３３、ｉ４６及びｉ３５と読み替える。さらに図５を図６と読み替える。
　次に、合成回路１６の具体例を説明する。
　図９は、合成回路の例である合成回路１６の構成を表す概念図である。
　合成回路１６は、加算回路１７５及び１７６を備える。
　端子１２６ａには、複素数信号ＸＩ’（ｋ）の実数部ＸＩ’Ｉ（ｋ）が入力される。複素数信号ＸＩ’（ｋ）は、図７を参照して説明したフィルタ回路２１が、合成回路１６に出力した複素数信号ＸＩ’（ｋ）である。複素数信号ＸＩ’（ｋ）の実数部ＸＩ’Ｉ（ｋ）は、加算回路１７５に伝わる。
　端子１２６ｂには、複素数信号ＸＩ’（ｋ）の虚数部ＸＩ’Ｑ（ｋ）が入力される。複素数信号ＸＩ’（ｋ）の虚数部ＸＩ’Ｑ（ｋ）は加算回路１７６に伝わる。
　端子１２６ｃには、複素数信号ＸＱ’（ｋ）の実数部ＸＱ’Ｉ（ｋ）が入力される。複素数信号ＸＱ’（ｋ）は、図８を参照して説明したフィルタ回路２２が、合成回路１６に出力した複素数信号ＸＱ’（ｋ）である。複素数信号ＸＱ’（ｋ）の実数部ＸＱ’Ｉ（ｋ）は、加算回路１７５に伝わる。
　端子１２６ｄには、複素数信号ＸＱ’（ｋ）の虚数部ＸＱ’Ｑ（ｋ）が入力される。複素数信号ＸＱ’（ｋ）の虚数部ＸＱ’Ｑ（ｋ）は加算回路１７６に伝わる。
　加算回路１７５は、複素数信号ＸＩ’（ｋ）の実数部ＸＩ’Ｉ（ｋ）と複素数信号ＸＱ’（ｋ）の実数部ＸＱ’Ｉ（ｋ）とを加算して、ＩＱ合成後の複素数信号Ｘ”（ｋ）の実数部ＸＩ”Ｉ（ｋ）＝ＸＩ’Ｉ（ｋ）＋ＸＱ’Ｉ（ｋ）を得る。加算回路１７５は、複素数信号Ｘ”（ｋ）の実数部ＸＩ”Ｉ（ｋ）を端子１２６ｅに出力する。
　加算回路１７６は、複素数信号ＸＩ’（ｋ）の虚数部ＸＩ’Ｑ（ｋ）と複素数信号ＸＱ’（ｋ）の虚数部ＸＱ’Ｑ（ｋ）とを加算して、ＩＱ合成後の複素数信号Ｘ”（ｋ）の虚数部ＸＩ”Ｑ（ｋ）＝ＸＩ’Ｑ（ｋ）＋ＸＱ’Ｑ（ｋ）を得る。加算回路１７５は、複素数信号Ｘ”（ｋ）の虚数部ＸＩ”Ｑ（ｋ）を端子１２６ｆに出力する。
　ＩＱ合成後の複素数信号Ｘ”（ｋ）は、端子１２６ｅ及び１２６ｆを経由して、図１に表す信号ｉ３６として、図１に表すＩＦＴ回路１４に出力される。
　その際に、合成回路１６は、ＩＱ合成後の複素数信号Ｘ”（ｋ）の実数部ＸＩ”Ｉ（ｋ）と複素数信号Ｘ”（ｋ）の虚数部ＸＩ”Ｑ（ｋ）とを、別々に、図１に表す複素数信号ｉ３６に含めて、図１に表すＩＦＴ回路１４に出力することもできる。
　あるいは、合成回路１６は、図示しない合成回路を端子１２６ｅ及び端子１２６ｆの後段に備えることもできる。そして、当該合成回路が、複素数信号Ｘ”（ｋ）の実数部ＸＩ”Ｉ（ｋ）と複素数信号Ｘ”（ｋ）の虚数部ＸＩ’Ｑ（ｋ）とを合成して得た信号を、図１に表す複素数信号ｉ３６に含めて、図１に表すＩＦＴ回路１４に出力することもできる。
　以上説明したように、図１に表すディジタルフィルタ回路１０は、時間領域の複素数信号ｘ（ｎ）をＦＴ変換して周波数領域の複素数信号Ｘ（ｋ）を生成する。そして、ディジタルフィルタ回路１０は、周波数領域の複素数信号Ｘ（ｋ）の実数部Ｒ（ｋ）と複素数信号Ｘ（ｋ）の虚数部Ｓ（ｋ）のそれぞれのフィルタ処理を行う。ディジタルフィルタ回路１０は、当該フィルタ処理を、複素数係数Ｖ（ｋ）、Ｗ（ｋ）及びＨ（ｋ）から生成された２種類のフィルタ係数ＣＩ（ｋ）及びＣＱ（ｋ）を用いて独立に行う。そして、ディジタルフィルタ回路１０は、フィルタ処理後の周波数領域の複素数信号Ｘ”（ｋ）をＩＦＴによって時間領域の信号ｙ（ｎ）に変換する。このように、ディジタルフィルタ回路１０は、ＦＴとＩＦＴとを、それぞれ、１回ずつ行う。
　以下に、図５及び図６を参照して説明した複素数係数Ｖ（ｋ）、Ｗ（ｋ）及びＨ（ｋ）の物理的な意味について説明する。また、以下において、複素数係数Ｖ（ｋ）、Ｗ（ｋ）及びＨ（ｋ）から生成されたフィルタ係数ＣＩ（ｋ）及びＣＱ（ｋ）を用いたフィルタ処理により、時間領域での所望のフィルタ処理と同等の、周波数領域でのフィルタ処理が可能となる原理を説明する。
　まず、選択信号ｉ４８が第一の選択モードを指示し、ディジタルフィルタ回路１０が第一の選択モードに基づいたフィルタ処理を行う場合について説明する。
　第一の選択モードにおいて、本実施形態では、入力する時間領域の複素数信号ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ）（式（１）参照）を、ＦＴ演算した周波数領域の複素数信号Ｘ（ｋ）
Figure JPOXMLDOC01-appb-I000016
（式（２）参照）から、分離回路１５がＸＩ（ｋ）及びＸＱ（ｋ）を生成する。
　ここで、Ｒ（ｋ）は、時間領域における実数の実数部信号ｒ（ｎ）をＦＴにより変換した周波数領域の複素数信号、Ｓ（ｋ）は時間領域における実数の虚数部信号ｓ（ｎ）をＦＴにより変換した周波数領域の複素数信号である。このとき、複素共役の対称性から次式が成立する。
Figure JPOXMLDOC01-appb-I000017
　ここで、Ｘ＊（Ｎ－ｋ）は、Ｘ（Ｎ－ｋ）の複素共役である。
　式（５）、（６）、（１４）及び（１５）から、
Figure JPOXMLDOC01-appb-I000018

Figure JPOXMLDOC01-appb-I000019
となる。
　また、式（７）、（９）及び（１６）から、
Figure JPOXMLDOC01-appb-I000020
となる。
　さらに、式（８）、（１０）及び（１７）から、
Figure JPOXMLDOC01-appb-I000021
となる。
　式（１３）に、式（１８）、（１９）を代入すると、
Figure JPOXMLDOC01-appb-I000022
となる。
　式（２０）は、ＩＦＴ前の信号Ｘ”（ｋ）を、複素数係数Ｖ（ｋ）、Ｗ（ｋ）及びＨ（ｋ）と、ＦＴ後でフィルタ処理前の信号Ｘ（ｋ）における実数部Ｒ（ｋ）及び虚数部Ｓ（ｋ）を用いて表している。つまり、式（２０）は、ＦＴ後フィルタ処理前の信号Ｘ（ｋ）に対して行われるフィルタ処理の内容を表す。式（２０）から、ディジタルフィルタ回路１０は、時間領域における複素数信号ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ）をＦＴにより変換し生成した、周波数領域の複素数信号Ｘ（ｋ）＝Ｒ（ｋ）＋ｊＳ（ｋ）（式（１４）参照）に対して、以下の３つのフィルタ処理と同等の処理を行うことがわかる。
　（１）複素数信号Ｒ（ｋ）に対する複素数係数Ｖ（ｋ）によるフィルタ処理
　まず、ディジタルフィルタ回路１０は、時間領域における実数部信号ｒ（ｎ）がＦＴにより変換された周波数領域の複素数信号Ｒ（ｋ）に対して、複素数係数Ｖ（ｋ）によるフィルタ処理を行う。複素数係数Ｖ（ｋ）には、実数部信号ｒ（ｎ）に対して時間領域で実数演算によるフィルタ処理を行った場合の、実数フィルタ係数に対応する周波数領域での複素数フィルタ係数が割り当てられる。
　（２）Ｓ（ｋ）に対する複素数係数Ｗ（ｋ）によるフィルタ処理
　ディジタルフィルタ回路１０は、時間領域における虚数部信号ｓ（ｎ）がＦＴにより変換された周波数領域の複素数信号Ｓ（ｋ）に対して、複素数係数Ｗ（ｋ）によるフィルタ処理を行う。複素数係数Ｗ（ｋ）には、虚数部信号ｓ（ｎ）に対して時間領域で実数演算によるフィルタ処理を行った場合の実数フィルタ係数に対応する周波数領域での複素数フィルタ係数が割り当てられる。
　（３）上記の（１）及び（２）において説明したフィルタ処理後の信号に対する係数Ｈ（ｋ）によるフィルタ処理
　ディジタルフィルタ回路１０は、フィルタ処理後の実数部Ｒ（ｋ）Ｖ（ｋ）及び虚数部Ｓ（ｋ）Ｗ（ｋ）からなる複素数信号Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）に対して、複素数係数Ｈ（ｋ）によるフィルタ処理を行う。
　複素数信号Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）は、時間領域における実数部信号ｒ（ｎ）及び虚数部信号ｓ（ｎ）のそれぞれに独立にフィルタ処理した２つの信号からなる時間領域の信号に対応する、周波数領域の複素数信号である。実数部信号ｒ（ｎ）及び虚数部信号ｓ（ｎ）をそれぞれに独立にフィルタ処理した信号は、時間領域でフィルタ処理した信号に相当する。このように、複素数信号Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）は、時間領域において実数部及び虚数部のそれぞれに独立にフィルタ処理した時間領域の信号に対応する、周波数領域の信号である。
　従って、時間領域における複素数信号に対する複素数演算によるフィルタ処理に相当する処理を、周波数領域の複素数信号Ｒ（ｋ）Ｖ（ｋ）＋ｊＳ（ｋ）Ｗ（ｋ）に対して行うには、次のような係数を用いればよい。すなわち、複素数係数Ｈ（ｋ）には、複素数信号ｘ（ｎ）に対して時間領域で複素数演算によるフィルタ処理を行った場合の、複素数フィルタ係数に対応する、周波数領域での複素数フィルタ係数を割り当てればよい。
　以上のように、本実施形態では、外部が３種類の複素数係数Ｖ（ｋ）、Ｗ（ｋ）及びＨ（ｋ）を設定する。すなわち、外部が、複素数信号ｘ（ｎ）の実数部及び虚数部のそれぞれに対する時間領域でのフィルタ係数に対応する周波数領域の複素数係数Ｖ（ｋ）及びＷ（ｋ）と、ｘ（ｎ）に対する時間領域でのフィルタ係数に対応する周波数領域の係数Ｈ（ｋ）を設定する。３つの複素数係数Ｖ（ｋ）、Ｗ（ｋ）及びＨ（ｋ）から求めた２つのフィルタ係数ＣＩ（ｋ）及びＣＱ（ｋ）を用いたフィルタ処理を行うことにより、フィルタ処理の前のＦＴ及びフィルタ処理後のＩＦＴをそれぞれ１回のみとすることができる。
　次に、選択信号ｉ４８が第二の選択モードを指示し、ディジタルフィルタ回路１０が第二の選択モードに基づいたフィルタ処理を行う場合について説明する。
第二の選択モードにおいて、本実施形態では、時間領域の複素数信号ｘ（ｎ）＝ｒ（ｎ）＋ｊｓ（ｎ）（式（１）参照）を複素ＦＴ演算した周波数領域の複素数信号Ｘ（ｋ）＝Ｒ（ｋ）＋ｊＳ（ｋ）（式（１４）参照）から、分離回路１５は複素数信号ＸＩ（ｋ）及びＸＱ（ｋ）を生成する。
　式（５’）、（６’）、（１４）から、複素数信号ＸＩ（ｋ）及びＸＱ（ｋ）は
Figure JPOXMLDOC01-appb-I000023

Figure JPOXMLDOC01-appb-I000024
となる。
　また、式（７）、（９）及び（１６’）から、
Figure JPOXMLDOC01-appb-I000025
となる。
　さらに、式（８）、（１０）及び（１７’）から、複素数信号ＸＱ’は
Figure JPOXMLDOC01-appb-I000026
となる。
　式（１３）に、式（１８’）、（１９’）を代入すると、複素数信号Ｘ”（ｋ）は
Figure JPOXMLDOC01-appb-I000027
となる。
　ここで、式（２０）と式（２０’）を比較する。すると、複素数係数Ｖ（ｋ）とＷ（ｋ）とが等しい場合（Ｖ（ｋ）＝Ｗ（ｋ））には、式（２０）と式（２０’）は一致することがわかる。すなわち、複素数係数Ｖ（ｋ）とＷ（ｋ）が等しい場合、ディジタルフィルタ回路１０は、第一の選択モード、及び、第二の選択モードのどちらにおいても、同等のフィルタ処理を行う。
　第二の選択モードにおいて、分離回路１５は、Ｑ成分信号ＸＱ（ｋ）に常に値０を出力する。フィルタ回路２２は、分離回路１５からＱ成分信号ＸＱ（ｋ）として値０を常に出力し、値０との複素数乗算の結果として、複素数信号３５に値０を常に出力する。そのため、第二の選択モードにおいては、フィルタ回路２２で行われるフィルタ処理の対象となる信号の値はゼロである。一方、第一の選択モードにおいては、フィルタ回路２２で行われるフィルタ処理の対象となる信号は、式（６）に表したＱ成分信号ＸＱ（ｋ）である。値ゼロの信号は、式（６）に表したＱ成分信号ＸＱ（ｋ）と比較して、信号の値の変化が小さい。すなわち第二の選択モードのフィルタ処理は、弟一の選択モードに比べて、フィルタ回路２２で行われるフィルタ処理の対象となる信号の値の変化が少ない。そのため、フィルタ回路２２を構成する論理素子である乗算回路１６９ｄ乃至１７２ｄ、加算回路１６４ｄ及び減算回路１６５ｄが動作を行う際の、これらの論理素子へ流入する電流、或いは、これらの論理素子から流出する電流が少ない。従い、乗算回路１６９ｄ乃至１７２ｄ、加算回路１６４ｄ及び減算回路１６５ｄ間を接続する配線の抵抗や容量により消費される電力が減少するため、消費電力が小さくなる。
　一方、第二の選択モードにおいて、フィルタ回路２１は、式（１４）に表した複素数信号Ｘ（ｋ）＝Ｒ（ｋ）＋ｊＳ（ｋ）に対してフィルタ処理を行う。一方第一のモードでは式（５）に表したＩ成分信号ＸＩ（ｋ）に対してフィルタ処理を行う。ここで、複素数信号Ｘ（ｋ）＝Ｒ（ｋ）＋ｊＳ（ｋ）のフィルタ処理と、式（５）に表したＩ成分信号ＸＩ（ｋ）に対するフィルタ処理とでは、消費電力の差が小さいことが経験的にわかっている。
　以上により、第二の動作モードによるフィルタ処理は、第一の動作モードによるフィルタ処理と比較して、フィルタ処理に要する消費電力が小さい。
　時間領域における実数部信号ｒ（ｎ）及び虚数部信号ｓ（ｎ）のそれぞれに独立したフィルタ処理を行わない場合、複素数係数Ｖ（ｋ）とＷ（ｋ）とは等しい。そのため、ディジタルフィルタ回路１０は、弟１の選択モードによるフィルタ処理と、第二の選択モードによるフィルタ処理とは、等しいフィルタ処理になる。従い、ディジタルフィルタ回路１０は、第二の選択モードでフィルタ処理を行うことにより、等しいフィルタ処理の際にディジタルフィルタ回路１０が消費する消費電力が小さくなる。
　上述のように、ディジタルフィルタ回路１０へは、選択信号ｉ４８を上位回路等の外部が入力する、すなわち、選択モードは外部が設定する。当該外部は、複素数係数Ｖ（ｋ）、及びＷ（ｋ）を設定する際に、複素数係数Ｖ（ｋ）とＷ（ｋ）とが異なる値の場合には、選択信号ｉ４８に第一の選択モードを指示する信号を含める。また、当該外部は、複素数係数Ｖ（ｋ）とＷ（ｋ）とが等しい値でない場合には、選択信号ｉ４８に第二の選択モードを指示する信号を含める。当該外部がディジタルフィルタ回路１０に出力する選択信号ｉ４８の内容を切り替えることにより、ディジタルフィルタ回路１０は、ディジタルフィルタ回路１０が消費する消費電力を低減することができる。
［効果］
　本実施形態のディジタルフィルタは、外部が本実施形態のディジタルフィルタに出力する、第一の選択モード又は第二の選択モードのいずれかに基づいて異なるフィルタ処理を行う。第一及び第二の選択モードによるフィルタ処理は、複素数信号の実数部及び虚数部のそれぞれに対する実数演算による独立したフィルタ処理である。そして、前述のように、第二の選択モードによるフィルタ処理は、第一の選択モードによるフィルタ処理と比較して、信号の値の変化が少ないため、消費電力が小さい。そのため、必要に応じて第二の選択モードを選択することにより、フィルタ処理を行うための消費電力の低減を図ることができる。フィルタ処理を行うための消費電力の低減を図ることができれば、フィルタ処理時に発生する発熱量の低減を図ることもできる。
　すなわち、第一実施形態のディジタルフィルタ回路は、フィルタ処理に要する消費電力及びフィルタ処理時に発生する発熱量の低減を図ることができる可能性を向上できる。
　また、本実施形態のディジタルフィルタは、複素数信号の実数部分に対するフィルタ処理に用いる複素数係数Ｖ（ｋ）がフィルタ係数ＣＩ（ｋ）のみに含まれる。また、複素数信号の虚数部分に対するフィルタ処理に用いる複素数係数Ｑ（ｋ）がＣＱ（ｋ）のみに含まれる。そのため、実数部に対する複素数係数Ｖ（ｋ）と虚数部に対する複素数係数Ｗ（ｋ）とのうちのいずれか一方のみを変更する場合に、２つの統合したフィルタ係数ＣＩ（ｋ）及びＣＱ（ｋ）のいずれか一方を変更すればよい。複素数係数Ｖ（ｋ）及びＷ（ｋ）を変更してディジタルフィルタのフィルタリング効果を観測する場合に、複素数係数Ｖ（ｋ）及びＷ（ｋ）を変えるのではなく、フィルタ係数ＣＩ（ｋ）及びＣＱ（ｋ）を変更してフィルタリング効果を観測する場合がある。本実施形態のディジタルフィルタが用いるフィルタ係数ＣＩ（ｋ）は複素数係数Ｖ（ｋ）に依存するが、複素数係数Ｗ（ｋ）には依存しない。また、本実施形態のディジタルフィルタが用いるフィルタ係数ＣＱ（ｋ）は複素数係数Ｗ（ｋ）に依存するが、複素数係数Ｖ（ｋ）には依存しない。そのため、フィルタ係数ＣＩ（ｋ）及びＣＱ（ｋ）を変更して、複素数係数Ｖ（ｋ）及びＷ（ｋ）の一方のみを変更してフィルタリング効果を観測する場合のフィルタ係数ＣＩ（ｋ）及びＣＱ（ｋ）の変更がより容易である。当該容易さは、［背景技術］の項で説明した特許文献１に開示された方法により求めたフィルタ係数の場合と比較しての容易さである。
＜第二実施形態＞
　第二実施形態は、分離回路に出力される選択信号を生成する選択生成回路を備えるディジタルフィルタ回路に関する実施形態である。
　図１０は、第二実施形態のディジタルフィルタ回路の例であるディジタルフィルタ回路１０ａの構成を表す概念図である。
　ディジタルフィルタ回路１０ａは、図１に表すディジタルフィルタ回路１０が備える各構成に加えて、選択信号生成回路４９を備える。
　選択信号生成回路４９には複素数係数Ｖ（ｋ）及びＷ（ｋ）が出力される。当該出力は例えばディジタルフィルタ回路１０ａの上位回路を構成する部分により行われる。
　選択信号生成回路４９は、選択信号生成回路４９に出力された複素数係数Ｖ（ｋ）及びＷ（ｋ）が等しいかを判定する。
　そして、選択信号生成回路４９は、当該外部がディジタルフィルタ回路１０ａに出力した複素数係数Ｖ（ｋ）及びＷ（ｋ）が等しいことを判定しなかった場合は、第一の選択モードの指示を含む選択信号ｉ４８ｂを、分離回路１５に出力する。
　一方、選択信号生成回路４９は、当該外部がディジタルフィルタ回路１０ａに出力した複素数係数Ｖ（ｋ）及びＷ（ｋ）が等しいことを判定した場合は、第二の選択モードの指示を含む選択信号ｉ４８を、分離回路１５に出力する。
　図１０に表すディジタルフィルタ回路１０ａの各構成についての説明は、上記を除いて、図１に表すディジタルフィルタ回路１０の各構成についての説明と同じである。ただし、上記説明と、図１に表すディジタルフィルタ回路１０の各構成についての説明とが矛盾する場合は、上記説明を優先する。
［効果］
　第二実施形態のディジタルフィルタ回路１０ａは、まず、第一実施形態に表すディジタルフィルタ回路１０と同じ効果を奏する。
　第二実施形態のディジタルフィルタ回路１０ａは、上記効果に加えて、複素数係数Ｖ（ｋ）とＷ（ｋ）とが等しい場合には、自動的に、選択モード２を選択する。そして、ディジタルフィルタ回路１０ａは、選択モード２を選択した場合は、フィルタ処理の要する消費電力及び発熱量の低減を図ることができる。
　なお、図１１は、本発明のディジタルフィルタの最小限の構成であるディジタルフィルタ１０ｘを表す概念図である。
　ディジタルフィルタ１０ｘは、分離部１５Ｘと、信号選択部１９Ｘと、第一のフィルタ部２１Ｘと、第二のフィルタ部２２Ｘと、合成部１６Ｘと、を備える。
　分離部１５Ｘは、分離部１５Ｘに出力された周波数領域の第一の複素数信号から、第二の複素数信号と、前記第二の複素数信号と共役複素数である第三の複素数信号とを生成する。分離部１５Ｘは前記第二の複素数信号と前記第三の複素数信号とを信号選択部１９Ｘに出力する。
　信号選択部１９Ｘは、分離部１５Ｘが信号選択部１９Ｘに出力した前記第二の複素数信号と前記第三の複素数信号とを用いて、信号選択部１９Ｘが第一のフィルタ部２１Ｘに出力する複素数信号の切り替えを行う。当該切り替えを行う複素数信号は、第四の複素数信号及び第二のフィルタ部２２Ｘに出力する第五の複素数信号のうちの少なくとも一である。信号選択部１９Ｘは、当該切り替えを、信号選択部１９Ｘが、信号振幅の変化量の異なる複数の種類の複素数信号から選択することにより行う。
　第一のフィルタ部は、前記第四の複素数信号に対し、第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を生成する。第一のフィルタ部は、前記第六の複素数信号を合成部１６Ｘに出力する。
　第二のフィルタ部２２Ｘは、前記第五の複素数信号に対し、第二のフィルタ係数により処理を行い第七の複素数信号を生成する。第二のフィルタ部２２Ｘは、前記第七の複素数信号を合成部１６Ｘに出力する。
　合成部１６Ｘは、前記第六の複素数信号と前記第七の複素数信号とを合成して、合成後の複素数信号である第八の複素数信号を生成し、出力する。
　ディジタルフィルタ１０ｘは、上記構成により、［発明の効果］の項に記載した効果を奏する。
　以上説明した実施形態においては、ＦＴ、ＩＦＴ、共役複素数の生成及び合成、信号の選択、フィルタ係数の算出及びフィルタ処理等の各処理は、すべて個別の回路等の構成要素によって処理されることを想定した。しかしながら、本発明の各処理は、個別の回路等の構成要素によって処理される形態ではなく、所定の装置が備えるコンピュータ、例えば、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等を用いたソフトウェアによって実行されてもよい。
　なお、フィルタ係数の算出は、別個のプログラムによって予め行われてもよい。さらに、ＦＦＴ、ＩＦＦＴ等の個別の処理が、他のプロセッサ等によって行われてもよい。
　上記のフィルタ処理プログラムは非一時的な媒体に格納されてもよい。当該媒体は、例えば、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、フラッシュメモリ等の半導体記憶装置、光ディスク、磁気ディスク、光磁気ディスクである。
　さらに、一部の処理はハードウェアによって行われ、他の処理はソフトウェアによって行われてもよい。例えば、ＦＴとＩＦＴは、それぞれＦＴ回路、ＩＦＴ回路を用いて処理され、その他の処理はソフトウェアによって行われてもよい。ハードウェアによる処理とソフトウェアによる処理の分担は任意である。
　また、上記の実施形態の一部又は全部は、以下の付記のようにも記述され得るが、以下には限られない。
　（付記Ａ１）
　周波数領域の第一の複素数信号から、第二の複素数信号と、前記第二の複素数信号と共役複素数である第三の複素数信号と、を生成し、前記第二の複素数信号と前記第三の複素数信号とを出力する分離部と、
　前記第二の複素数信号と前記第三の複素数信号とを用いて、第一のフィルタ部に出力する第四の複素数信号及び第二のフィルタ部に出力する第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行う信号選択部と、
　前記第四の複素数信号に対し、第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を出力する第一のフィルタ部と、
　前記第五の複素数信号に対し、第二のフィルタ係数により処理を行い第七の複素数信号を出力する第二のフィルタ部と、
　前記第六の複素数信号と前記第七の複素数信号とを合成して、合成後の複素数信号である第八の複素数信号を生成し、出力する合成部と、
　を備えるディジタルフィルタ。
　（付記Ａ２）
　信号選択回路が、前記信号選択回路に出力された前記第一の複素数信号、前記第二の複素数信号、前記第三の複素数信号および固定値の信号から選択した信号を前記第四の複素数信号及び前記第五の複素数信号とする、付記Ａ１に記載されたディジタルフィルタ。
　（付記Ａ２．１）
　前記固定値が値ゼロの固定値である、付記Ａ２に記載されたディジタルフィルタ。
　（付記Ａ３）
　前記選択が、前記第一のフィルタ部に出力する前記第二の複素数信号と前記第二のフィルタ部に出力する前記第三の複素数信号との第一の組合せと、前記第一のフィルタ部に出力する前記第一の複素数信号と前記第二のフィルタ部に出力する値ゼロを表す信号との第二の組合せと、からの選択である、付記Ａ１又はＡ２に記載されたディジタルフィルタ。
　（付記Ａ４）
　前記第一のモードの指定及び前記第二のモードの指定を、前記信号選択回路に送られる選択信号により行う、付記Ａ３に記載されたディジタルフィルタ。
　（付記Ａ５）
　前記第一のフィルタ係数及び前記第二のフィルタ係数を生成するフィルタ係数生成部をさらに備える、付記Ａ１乃至付記Ａ４のうちのいずれか一に記載されたディジタルフィルタ。
　（付記Ａ６）
　前記フィルタ係数生成部が、前記第一のフィルタ係数を生成する第一のフィルタ係数生成部と、前記第二のフィルタ係数を生成する第二のフィルタ係数生成部とを備える、付記Ａ５に記載されたディジタルフィルタ。
　（付記Ａ７）
　前記第一のフィルタ係数生成部は、第一の複素数係数と第三の複素数係数とから前記第一のフィルタ係数を生成し、前記第二のフィルタ係数生成部は、第二の複素数係数と第三の複素数係数とから前記第二のフィルタ係数を生成する、付記Ａ６に記載されたディジタルフィルタ。
　（付記Ａ７．１）
　前記第一のフィルタ係数生成部は、
　前記第一のフィルタ係数を、前記第一の複素数係数に前記第三の複素数係数を複素乗算して生成し、
　前記第二のフィルタ係数生成部は、
　前記第二のフィルタ係数を、前記第二の複素数係数に前記第二の複素数係数を複素乗算して生成する、
　付記Ａ７に記載されたディジタルフィルタ。
　（付記Ａ７．２）
　前記第一の複素数係数は、前記第一の複素数信号に対応する時間領域の複素数信号である時間領域複素数信号に対する時間領域でのフィルタ処理である時間領域フィルタ処理における、前記時間領域の複素数信号の実数部に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数であり、
　前記第二の複素数係数は、前記時間領域フィルタ処理における、前記時間領域複素数信号の虚数部に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数であり、
　前記第三の周波数領域フィルタ係数は、前記時間領域フィルタ処理における、前記時間領域複素数信号に対するフィルタ係数に対応する、周波数領域での複素数フィルタ係数である、
　付記Ａ７又は付記Ａ７．１に記載されたディジタルフィルタ。
　（付記Ａ８）
　前記第一の組合せの選択を前記第一の複素数係数と前記第二の複素数係数とが等しくない場合に行い、前記第二の組合せの選択を前記第一の複素数係数と前記第二の複素数係数とが等しい場合に行う、付記Ａ７に記載されたディジタルフィルタ。
　（付記Ａ９）
　前記選択信号を生成し、前記選択信号生成部が生成した前記選択信号を前記分離部に出力する、選択信号生成部をさらに備える、付記Ａ４及び付記５乃至付記Ａ８（付記４を引用する部分に限る。）のうちのいずれか一に記載されたディジタルフィルタ。
　（付記Ａ１０）
　前記選択信号生成部に出力された前記第二の複素数係数と、前記選択信号生成部に出力された前記第三の複素数係数とが等しいことに相当する内容を判定した場合に前記第二の組合せに相当する内容を含む前記選択信号を生成する、付記Ａ９（付記Ａ７を引用する部分に限る。）に記載されたディジタルフィルタ。
　（付記Ａ１１）
　前記選択信号生成部に出力された前記第二の複素数係数と、前記選択信号生成部に出力された前記第三の複素数係数とが等しいことに相当する内容を判定しなかった場合に前記第一の組合せに相当する内容を含む前記選択信号を生成する、付記Ａ９又は付記Ａ１０（付記Ａ７を引用する部分に限る。）に記載されたディジタルフィルタ。
　（付記Ａ１２）
　前記第一の複素数信号が、時間領域の複素数信号に対して、周波数領域の複素数信号への変換を行うことにより求めた複素数信号である、付記Ａ１乃至付記Ａ１１のうちのいずれか一に記載されたディジタルフィルタ。
　（付記Ａ１３）
　前記変換がフーリエ変換である付記１２に記載されたディジタルフィルタ。
　（付記Ａ１４）
　前記フーリエ変換が高速フーリエ変換である付記１３に記載されたディジタルフィルタ。
　（付記Ａ１５）
　前記変換を行う変換部をさらに備える付記１２乃至付記１４のうちのいずれか一に記載されたディジタルフィルタ。
　（付記Ａ１６）
　前記第八複素数信号を時間領域の複素数信号に変換する逆変換部をさらに備える。付記Ａ１５に記載されたディジタルフィルタ。
　（付記Ａ１７）
　前記周波数領域の複素数信号への変換を行う際の変換サンプル数であり正の整数である変換サンプル数Ｎとし、周波数番号をｋとする場合において、
　前記分離部は、
前記変換部の出力である出力Ｘ（Ｎ－ｋ）の複素共役である複素共役Ｘ＊（Ｎ－ｋ）を生成する複素共役Ｘ＊（Ｎ－ｋ）生成部と、
　前記変換部の出力である出力Ｘ（ｋ）の実数部と前記複素共役Ｘ＊（Ｎ－ｋ）の実数部とを加算する第一の加算部と、
　前記出力Ｘ（ｋ）の虚数部と前記複素共役Ｘ＊（Ｎ－ｋ）の虚数部とを加算する第二の加算部と、
　前記変換部の出力Ｘ（ｋ）の実数部から前記複素共役Ｘ＊（Ｎ－ｋ）の実数部を減算する第一の減算部と、
　前記出力Ｘ（ｋ）の虚数部から前記複素共役Ｘ＊（Ｎ－ｋ）の虚数部を減算する第二の減算部と、
　前記第一の加算部の出力に所定の係数１／２を乗算する第一の乗算部と、
　前記第一の減算部の出力に所定の係数１／２を乗算する第二の乗算部と、
　前記第二の減算部の出力に所定の係数１／２を乗算する第三の乗算部と、
　前記第二の加算部の出力に所定の係数１／２を乗算する第四の乗算部と、
　前記出力Ｘ（ｋ）、または、前記第一及び第二の乗算部の出力のいずれかを選択し、前記第三及び第四の乗算部の出力、または、値が常に０の複素数信号のいずれかを選択する、前記信号選択部と、
　を備える付記１２乃至１６のうちのいずれか一に記載されたディジタルフィルタ。
　（付記Ａ１８）
　前記合成部は、０以上Ｎ－１以下の周波数番号である周波数番号ｋのそれぞれについて、前記第六の複素数信号に含まれる周波数番号ｋの複素数データと、前記第七の複素数信号に含まれる周波数番号（Ｎ－ｋ）の複素数データとを、複素加算して前記第八の複素数信号を生成する、
　付記Ａ１乃至付記Ａ１７のうちのいずれか一に記載されたディジタルフィルタ。
　（付記Ｂ１）
　分離部に出力された周波数領域の第一の複素数信号から、第二の複素数信号と前記第二の複素数信号と共役複素数である第三の複素数信号を生成し、
　前記分離部が信号選択部に出力した前記第二の複素数信号と前記第三の複素数信号とを用いて、第四の複素数信号及び第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号から選択を行うことにより切り替えを行い、
　前記第四の複素数信号に対し第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を生成し、
　前記第五の複素数信号に対し第二のフィルタ係数により処理を行い第七の複素数信号を生成し、
　前記第六の複素数信号と前記第七の複素数信号とを合成する、
　フィルタ処理方法。
　（付記Ｃ１）
　周波数領域の第一の複素数信号から、第二の複素数信号と前記第二の複素数信号と共役複素数である第三の複素数信号を生成する処理と、
　前記第二の複素数信号と前記第三の複素数信号とを用いて、第四の複素数信号及び第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行う処理と
　前記第四の複素数信号に対する第一のフィルタ係数によるフィルタ処理を行い第六の複素数信号を得る処理と、
　前記第五の複素数信号に対する第二のフィルタ係数によるフィルタ処理を行い第七の複素数信号を得る処理と、
　前記第六の複素数信号と前記第七の複素数信号とを合成する処理と、
　を含む処理をコンピュータに実行させるフィルタ処理プログラム。
　以上、上述した実施形態を模範的な例として本発明を説明した。しかしながら、本発明は、上述した実施形態には限定されない。即ち、本発明は、本発明のスコープ内において、当業者が理解し得る様々な態様を適用することができる。
　この出願は、２０１５年１２月２日に出願された日本出願特願２０１５－２３５７８６を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１０　　ディジタルフィルタ回路
　１３　　ＦＴ回路
　１４　　ＩＦＴ回路
　１５　　分離回路
　１５Ｘ　　分離部
　１６　　合成回路
　１６Ｘ　　合成部
　２１、２２　　フィルタ回路
　２１Ｘ、２２Ｘ　　フィルタ部
　４１、４２　　フィルタ係数生成回路
　４９　　選択信号生成回路
　５１、５２　　信号選択回路
　ｉ３１、ｉ３２、ｉ３３、ｉ３４、ｉ３５、ｉ３６、ｉ１４５、ｉ４６　　複素数信号
　ｉ４８　　選択信号
　１２１ａ、１２１ｂ、１２１ｃ、１２１ｄ、１２１ｅ、１２１ｆ、１２１ｇ、１２１ｈ、１２２ａ、１２２ｂ、１２２ｃ、１２２ｄ、１２２ｅ、１２２ｆ、１２３ａ、１２３ｂ、１２３ｃ、１２３ｄ、１２３ｅ、１２３ｆ、１２４ａ、１２４ｂ、１２４ｃ、１２４ｄ、１２４ｅ、１２４ｆ、１２５ａ、１２５ｂ、１２５ｃ、１２５ｄ、１２５ｅ、１２５ｆ、１２６ａ、１２６ｂ、１２６ｃ、１２６ｄ、１２６ｅ、１２６ｆ　　端子
　１５０、１５１、１６４ａ、１６４ｂ、１６４ｃ、１６４ｄ、１７５、１７６
加算回路
　１５２、１５３、１６５ａ、１６５ｂ、１６５ｃ、１６５ｄ　　減算回路
　１５４、１５５、１５６、１５７、１５８、１６９ａ、１６９ｂ、１６９ｃ、１６９ｄ、１７０ａ、１７０ｂ、１７０ｃ、１７０ｄ、１７１ａ、１７１ｂ、１７１ｃ、１７１ｄ、１７２ａ、１７２ｂ、１７２ｃ、１７２ｄ　　乗算回路

Claims (10)

  1. 　周波数領域の第一の複素数信号から、第二の複素数信号と、前記第二の複素数信号と共役複素数である第三の複素数信号と、を生成し、前記第二の複素数信号と前記第三の複素数信号とを出力する分離手段と、
    　前記第二の複素数信号と前記第三の複素数信号とを用いて、第一のフィルタ手段に出力する第四の複素数信号及び第二のフィルタ手段に出力する第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行う信号選択手段と、
    　前記第四の複素数信号に対し、第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を出力する第一のフィルタ手段と、
    　前記第五の複素数信号に対し、第二のフィルタ係数により処理を行い第七の複素数信号を出力する第二のフィルタ手段と、
    　前記第六の複素数信号と前記第七の複素数信号とを合成して、合成後の複素数信号である第八の複素数信号を生成し、出力する合成手段と、
    　を備えるディジタルフィルタ。
  2. 　前記選択が、前記第一のフィルタ手段に出力する前記第二の複素数信号と前記第二のフィルタ手段に出力する前記第三の複素数信号との第一の組合せと、前記第一のフィルタ手段に出力する前記第一の複素数信号と前記第二のフィルタ手段に出力する値ゼロを表す信号との第二の組合せと、からの選択である、請求項１に記載されたディジタルフィルタ。
  3. 　前記切り替えを、外部が信号選択回路に送る選択信号により行う、請求項２に記載されたディジタルフィルタ。
  4. 　前記第一のフィルタ係数を生成する第一のフィルタ係数生成手段と、前記第二のフィルタ係数を生成する第二のフィルタ係数生成手段とをさらに備える、請求項３に記載されたディジタルフィルタ。
  5. 　前記第一のフィルタ係数生成手段は、第一の複素数係数と第三の複素数係数とから前記第一のフィルタ係数を生成し、前記第二のフィルタ係数生成手段は、第二の複素数係数と第三の複素数係数とから前記第二のフィルタ係数を生成する、請求項４に記載されたディジタルフィルタ。
  6. 　前記第一の組合せの選択を前記第一の複素数係数と前記第二の複素数係数とが等しくない場合に行い、前記第二の組合せの選択を前記第一の複素数係数と前記第二の複素数係数とが等しい場合に行う、請求項５に記載されたディジタルフィルタ。
  7. 　前記選択信号を生成し、生成した前記選択信号を前記分離手段に出力する選択信号生成手段であって、前記選択信号生成部に出力された前記第二の複素数係数と、前記選択信号生成部に出力された前記第三の複素数係数とが等しいことに相当する内容を判定した場合に前記第一の組合せに相当する内容を含む前記選択信号を生成する、前記選択信号生成手段をさらに備える、請求項５又は請求項６に記載されたディジタルフィルタ。
  8. 　前記選択信号生成手段は、前記選択信号生成手段に出力された前記第二の複素数係数と、前記選択信号生成手段に出力された前記第三の複素数係数とが等しいことに相当する内容を判定しなかった場合に前記第二の組合せに相当する内容を含む前記選択信号を生成する、請求項７に記載されたディジタルフィルタ。
  9. 　分離手段に出力された周波数領域の第一の複素数信号から、前記第一の複素数信号について、第二の複素数信号と前記第二の複素数信号と共役複素数である第三の複素数信号を生成し、
    　前記分離手段が信号選択手段に出力した前記第二の複素数信号と前記第三の複素数信号とを用いて、第四の複素数信号及び第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号から選択を行うことにより切り替えを行い、
    　前記第四の複素数信号に対し第一のフィルタ係数によりフィルタ処理を行い第六の複素数信号を生成し、
    　前記第五の複素数信号に対し第二のフィルタ係数により処理を行い第七の複素数信号を生成し、
    　前記第六の複素数信号と前記第七の複素数信号とを合成する、
    　フィルタ処理方法。
  10. 　周波数領域の第一の複素数信号から、第二の複素数信号と前記第二の複素数信号と共役複素数である第三の複素数信号を生成し、
    　前記第二の複素数信号と前記第三の複素数信号とを用いて、第四の複素数信号及び第五の複素数信号のうちの少なくとも一について、信号振幅の変化量の異なる複数の種類の複素数信号からの選択を行うことにより切り替えを行い
    　前記第四の複素数信号に対する第一のフィルタ係数によるフィルタ処理を行い第六の複素数信号を得、
    　前記第五の複素数信号に対する第二のフィルタ係数によるフィルタ処理を行い第七の複素数信号を得、
    　前記第六の複素数信号と前記第七の複素数信号とを合成する、
    　処理をコンピュータに実行させるフィルタ処理プログラムを記録した記録媒体。
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