WO2017163612A1 - パワー半導体モジュール - Google Patents

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Definitions

  • the present invention relates to a power semiconductor module in which a power transistor such as an IGBT (Insulated Gate Bipolar Transistor) or a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) is mounted on a semiconductor insulating substrate, and is particularly characterized by its internal wiring structure.
  • a power transistor such as an IGBT (Insulated Gate Bipolar Transistor) or a MOSFET (Metal-Oxide-Semiconductor Field-Effect Transistor) is mounted on a semiconductor insulating substrate, and is particularly characterized by its internal wiring structure.
  • the present invention relates to a power semiconductor module.
  • power semiconductor modules that use multiple semiconductor elements such as power MOSFET and IGBT switching elements and free wheel diodes are used in one module.
  • GaN gallium nitride, gallium nitride
  • SiC silicon carbide, silicon carbide
  • switching speed is faster than semiconductor devices using Si (silicon, silicon).
  • GaN and SiC elements are small in size, so in order to construct a power semiconductor module that satisfies a given current capacity, it is necessary to connect multiple semiconductor elements in parallel and mount them on an insulating substrate in the module. is there.
  • Patent Document 1 Conventionally, as a technique for mounting a plurality of semiconductor elements in parallel on an insulating substrate in a power semiconductor module, there is a technique in which a plurality of transistor elements and diode elements are arranged in parallel on one insulating substrate (for example, Patent Document 1). reference).
  • Patent Document 2 As a technique for mounting a plurality of semiconductor elements in parallel on an insulating substrate in a power semiconductor module, there is one in which the power semiconductor elements are sandwiched between a pair of (two) module substrates (insulating substrates) (for example, Patent Document 2).
  • FIG. 4 of Patent Document 1 shows a “top view and cross section showing a configuration of a power semiconductor module using a conventional wiring method”, and a plurality of transistor elements 5 and diode elements 31 are formed on an insulating substrate 2. A configuration arranged in parallel is shown.
  • FIG. 4 shows a “top view and cross section showing a configuration of a power semiconductor module using a conventional wiring method”, and a plurality of transistor elements 5 and diode elements 31 are formed on an insulating substrate 2. A configuration arranged in parallel is shown.
  • the transistor element 5 Wiring pattern 3A for connecting the emitter electrode (or source electrode) of the transistor and the anode electrode of the diode element 31, wiring pattern 3C for connecting the gate electrode of the transistor element 5, and wiring for the source sense wiring paired with the gate electrode wiring A pattern 3D is arranged.
  • the ratio of the area occupied by the semiconductor element to the insulating substrate 2 is 50% or less, and the surface mounting efficiency of the semiconductor element is low. Improvement of surface mounting efficiency, which is a problem, can be realized, for example, by reducing the pattern area of the wiring pattern 3A, the wiring pattern 3C, or the wiring pattern 3D, or by moving to another substrate.
  • Patent Document 2 shows a configuration in which a power semiconductor element is sandwiched between a pair of module substrates.
  • the module substrate has the same function as the insulating substrate 2 in Patent Document 1.
  • Patent Document 1 shows a conventional example in which the insulating substrate 2 is constituted by a single sheet
  • Patent Document 2 shows a structure in which a pair of module substrates, that is, two module substrates are connected to a power semiconductor element. It is also shown that wiring patterns are arranged on the front and back of the module substrate.
  • the surface mounting efficiency of the power semiconductor element is improved by arranging the wiring pattern connected to the power semiconductor element in the wiring layer on the plurality of module substrates. I can do it. That is, according to Patent Document 2, there is obtained an advantage that the surface mounting efficiency of the power semiconductor element can be improved while reducing the area of the substrate mounted on the power semiconductor module.
  • the wiring pattern has a distance between two different patterns within a few mm (for example, 1.5 mm), and wiring on the front and back of the insulating layer of the substrate.
  • the patterns are often close to each other by several mm or less (for example, 0.7 mm). For this reason, the current flowing through the wiring pattern and the applied voltage are transferred to the current and voltage of other wiring patterns as noise, which causes the electrical operation of the power semiconductor module to deteriorate.
  • the current direction of each of two adjacent wiring layers is determined by the direction of a slit disposed in the wiring layer, and the current directions of the two wiring layers are parallel and By flowing in the opposite direction, the value of the mutual inductance M resulting from the magnetic coupling between the two layers of wiring is set to a negative value.
  • the present invention positively uses magnetic interference generated between currents in two adjacent wiring layers, and has the effect of reducing noise generated between two wiring layers or adjacent wiring patterns. Obviously not.
  • a power semiconductor module includes at least one first circuit board in which a plurality of semiconductor elements are arranged in a conductor pattern formed on a main surface of a first insulating substrate.
  • the size of the power semiconductor module is reduced and the surface mounting efficiency of the power semiconductor element is improved, and noise interference generated between a plurality of wiring patterns connected to the power semiconductor element is reduced. be able to.
  • FIG. 4B is a cross-sectional view showing a cross-sectional structure of the structure of FIG.
  • FIG. 4A is cut along a line segment C-C ′ when there is no slit hole.
  • FIG. 4B is a cross-sectional view showing a cross-sectional structure of the structure of FIG. 4A cut along a line segment C-C ′, with a slit hole.
  • 4B is a characteristic diagram showing the relationship between the distances Sa and Sb between the conductors and the coupling coefficient K between the conductors in the structures of FIGS. 4b and 4c.
  • It is sectional drawing which shows the structure of the cross section which cut
  • the power semiconductor module of the present invention includes at least one first circuit board in which a plurality of semiconductor elements are arranged in a conductor pattern formed on the main surface of the first insulating substrate.
  • the plurality of semiconductor elements include at least one switching element, and the conductor pattern constituting the first circuit board is formed on the first insulating substrate.
  • a first conductor pattern and a second conductor pattern formed in a region different from the first conductor pattern on the first insulating substrate and electrically insulated from the first conductor pattern;
  • the first conductor pattern has a first feeding point for supplying a potential to the first conductor pattern at one end thereof, and the at least one or more on the first conductor pattern.
  • the first electrode terminal of the switching element is connected, the second conductor pattern is provided in the vicinity of the first feeding point, and the first conductor pattern Has a second feeding point for supplying a different potential, and a third feeding point for supplying a potential different from that of the first conductor pattern to the second circuit board.
  • the other conductor pattern to be configured includes a third conductor pattern disposed on one surface of the second insulating substrate, and the third conductor pattern disposed on the second insulating substrate.
  • a fourth conductor pattern and a fifth conductor pattern disposed on a surface opposite to the opposite surface, and the second circuit board includes the third conductor pattern, the fourth conductor pattern, and the fourth conductor pattern.
  • the second circuit board has a configuration in which a conductor pattern and the fifth conductor pattern are insulated from each other by the second insulating board, and the third conductor pattern of the second circuit board is the second conductor board. Opposite to the first conductor pattern of one circuit board
  • the third conductor pattern is connected to the second electrode terminal of the at least one switching element, and the fourth conductor pattern is the second of the at least one switching element.
  • the fifth conductor pattern is connected to a third electrode terminal of the at least one switching element, and the second conductor pattern is connected to the second circuit board.
  • the first conductor pattern is connected to the first module electrode terminal of the power semiconductor module at the first feeding point, and the second conductor pattern is connected to the second conductor pattern.
  • the fourth conductor pattern is connected to the second module electrode terminal of the power semiconductor module at at least one of the power feeding point and the third power feeding point.
  • the pattern has a fifth feeding point that supplies a potential to the fifth conductor pattern, and is connected to a fourth module electrode terminal of the power semiconductor module at the fifth feeding point, and the slit pattern
  • the second circuit board may be formed on at least one of the third conductor pattern, the fourth conductor pattern, and the fifth conductor pattern.
  • FIG. 1 illustrates a configuration of a circuit board 100 in which a plurality of components are stacked, and it is described in advance that the layout of components in a lower layer of a stack that is not illustrated is clearly indicated by a dotted line for convenience.
  • a high-potential metal pattern 1 and a low-potential metal pattern 2a are arranged on the circuit board 100a as in FIG.
  • the metal pattern 1 is electrically connected to the cathode terminals of the diode elements 21 to 24 made of semiconductor, and is electrically connected to the collector terminals or the drain terminals 11D to 16D of the switching elements 11 to 16 made of semiconductor.
  • power feeding positions 51 to 52 for connection to the external lead-out terminal 201 are arranged.
  • the metal pattern 2 a is provided with feed positions 53 to 54 for connection to the external lead-out terminal 203 and bond positions for bond wire connection to the conductor plate 8.
  • the conductor plate 8 constitutes a laminated wiring 71 together with an insulating plate 9 and metal patterns 3a and 4a, which will be described later, the anode terminals of the diode elements 21 to 24, the collector elements or drain elements of the switching elements 11 to 16, and the switching elements 11 to The 16 gate terminals 11G to 16G and the source (sense) terminals 11S to 16S are connected.
  • Anode terminals 21A to 24A of the diode elements 21 to 24 are electrically connected to the conductor plate 8 by a technique such as soldering or sintering, and collector elements or drain elements of the switching elements 11 to 16 are also similar to the diode elements. It is electrically connected by a method, and is connected to the external lead-out terminal 203 from the metal pattern 2a by a bond wire.
  • the insulating plate 9 is disposed on the upper surface of the conductor plate 8, and maintains insulation between the conductor plate 8 and the metal patterns 3a and 4a.
  • the control signal patterns 3a and 4a of the switching semiconductor element made of a metal pattern are electrically connected from the gate terminal and the source (sense) terminal of the switching element through bonding wires 31 and 32, respectively, and are controlled outside the module.
  • the signal generating circuit is connected to bonding wires 61 and 62.
  • FIG. 2A and 2B are diagrams showing an example of the configuration of the main part of the power semiconductor module according to the present embodiment.
  • FIG. 2A is a cross-sectional view of the power semiconductor module
  • FIG. 2B is a plan view of the power semiconductor module.
  • the power semiconductor module 500 includes a case 400, a metal base 300, external lead-out terminals 201 to 203, control signal terminals 211 to 214, a circuit board 100, and a solder bonding layer 7.
  • the case 400 determines the outer shape of the module and is made of an insulating resin. In the following explanation, explanation of the case is omitted unless particularly necessary.
  • the metal base 300 determines the outer shape of the module together with the case 400.
  • the metal base 300 is made of a metal material, and dissipates heat generated in one or more circuit boards 100 bonded to the solder bonding layer 7 by contacting the heat radiator. Function as a route to
  • External lead-out terminals 201 to 203 are terminals for connecting a metal wiring pattern on the circuit board 100 and a main circuit outside the module, and serve as an input / output path for the energization current of the module.
  • the control signal terminals 211 to 214 are terminals for electrically connecting the metal wiring pattern on the circuit board 100 and a control signal generation circuit outside the module via bonding wires 61 to 64, and control signals for the switching elements in the module. It becomes the route.
  • the circuit board 100 includes metal wiring patterns 1 to 4, an insulating substrate 5, and a metal wiring pattern 7.
  • the number of circuit boards 100 used in the power semiconductor module depends on the function determined by the rated current capacity and the metal wiring pattern. Determined.
  • the solder bonding layer 7 mechanically and electrically connects the circuit board 100 and the metal base 300.
  • a power semiconductor module is configured by using two circuit boards 100a and 100b.
  • the external lead-out terminal 201 is connected to a high-potential metal pattern of the circuit board 100a
  • the external lead-out terminal 202 is
  • the external lead-out terminal 203 has a function of connecting a low-potential metal pattern of the circuit board 100a and a high-potential metal pattern of the circuit board 100b to the low-potential metal pattern of the circuit board 100b.
  • the positions where the high-potential and low-potential external lead-out terminals are connected are arranged close to each other as long as there is no problem in mounting technology and insulation design. This is to minimize the loop area of the path through which the current flows from the high potential metal pattern to the low potential metal pattern, and to suppress the inductance generated in the current path.
  • FIG. 3 shows a conventional mounting example of the metal wiring pattern and the semiconductor element on the circuit board 100a.
  • the circuit board connects the high-potential metal pattern 1, the low-potential metal pattern 2, the control signal patterns 3 and 4 of the switching semiconductor element, the diode elements 21 to 24 and the switching elements 11 to 16 formed of a semiconductor, and the semiconductor element And bonding wires 31 to 33 and 41 to be formed.
  • the metal pattern 1 is electrically connected to the cathode terminals of the diode elements 21 to 24 formed of a semiconductor, and is electrically connected to the collector terminals or drain terminals of the switching elements 11 to 16 formed of a semiconductor. Feeding positions 51 to 52 for connection with the lead-out terminal 201 are arranged.
  • Anode terminals of the diode elements 21 to 24 are electrically connected to the metal pattern 2 via bonding wires 41, and collector elements or drain elements of the switching elements 11 to 16 are electrically connected to each other via bonding wires 31.
  • feeding positions 53 to 54 for connection to the external lead-out terminal 203 are arranged.
  • the gate terminal of the switching element is electrically connected through the bonding wire 32, and is connected to the control signal generating circuit outside the module through the bonding wire 61.
  • the source terminal of the switching element is electrically connected through the bonding wire 33, and is connected to the control signal generating circuit outside the module through the bonding wire 62.
  • the power feeding positions 51 to 52 and the power feeding positions 51 to 52 of the external lead-out terminals are arranged in the vicinity in order to reduce the inductance of the current path flowing through the circuit board 100a.
  • the power semiconductor module of the present invention shown in FIGS. 2a and 2b and the conventional power semiconductor module shown in FIG. 3 are both half-bridge circuits in which the upper arm is constituted by the circuit board 100a and the lower arm is constituted by the circuit board 100b. .
  • the external lead-out terminal 201 is a high potential side main terminal
  • the external lead-out terminal 202 is a low potential side main terminal
  • the external lead-out terminal 203 is an intermediate potential main terminal.
  • a circuit board 100a shown in FIG. 3 has power semiconductor elements 11 to 16 mounted on a metal pattern 1, and the metal patterns 2 to 4 connected to the gate terminal and source terminal of the semiconductor element are on the same plane as the metal pattern 1. Is arranged. Since the drain current and the source current of the power semiconductor element flow respectively, the metal patterns 1 and 2 are required to be as wide as possible in order to reduce the parasitic inductance of the path. Further, since the gate terminal wiring and the source (sense) terminal wiring of the power semiconductor element are connected to a plurality of elements, the wiring tends to be long.
  • the lengths of the metal pattern 3 and the metal pattern 4 are about 100 mm, and the parasitic inductance generated in these metal patterns is the length.
  • the parasitic inductance is as large as 100 nH.
  • the area of the metal pattern 1 on which the semiconductor element is mounted is reduced, and the surface mounting efficiency of the power semiconductor element with respect to the circuit board is reduced.
  • the proportion of the power semiconductor elements in the area is about 15%.
  • the conventional circuit board structure in which the metal patterns shown in FIG. 3 are arranged on the same plane has the following problems 1) and 2).
  • 1) The surface mounting efficiency of the power semiconductor element is low, and it is difficult to mount a large number of elements.
  • the surface mounting efficiency of the power semiconductor element can be improved by adopting the structure shown in FIG.
  • the external dimensions of the circuit board 100a are approximately X on the assumption that the dimensions of the power semiconductor elements of both the diode element and the switching element exemplified in FIG. 3 are equal to each other in the structure of the present invention shown in FIG.
  • the size can be reduced to 55 mm in the direction and 32 mm in the Y direction. This is equivalent to improving the surface mounting efficiency of the power semiconductor element, and the ratio can be increased by about 1.5 times to 23%.
  • FIG. 1 shows a technique for reducing interference noise generated between these conductors by paying attention to the laminated wiring structure 71 introduced for improving the surface mounting efficiency of the power semiconductor chip, that is, the conductor plate 8 and the metal patterns 3a and 4a. .
  • interference noise is due to both magnetic coupling and electric field coupling between two adjacent conductors via an insulating layer.
  • interference noise is generated between the conductor plate 8 and the metal patterns 3a and 4a that are close to each other through the insulating plate 9.
  • the cause of the magnetic coupling is a mutual inductance M generated between the conductor plate 8 and the metal patterns 3a and 4a. Due to the large mutual inductance M, for example, the change in the source current of the switching elements 11 to 16 flowing through the conductor plate 8 is superimposed on the gate terminal current or the source (sense) terminal current flowing through the metal patterns 3a and 4a. Noise is generated in the voltage between the gate terminal and the source (sense) terminal, which are dominant in characteristics. Due to this noise voltage, there is a possibility that an abnormal operation in which a switching element that is originally in a cutoff (off) state is temporarily turned on (on) may be induced. Therefore, reducing the mutual inductance M, in other words, reducing the coupling coefficient, is essential for reducing the interference noise.
  • the cause of electric field coupling is the capacitance between two target conductors.
  • parasitic capacitance generated between the conductor plate 8 and the metal pattern 3a that are adjacent to each other via the insulating plate 9 and between the conductor plate 8 and the metal pattern 4a is the cause.
  • the parasitic capacitance is inversely proportional to the thickness of the insulating plate 9 and proportional to the areas of the metal patterns 3a and 4a.
  • the area of the conductor plate 8 is sufficiently larger than the metal patterns 3a and 4a.
  • the width of the conductor plate 8 through which the source currents of the switching elements 11 to 16 and the anode currents of the diode elements 21 to 24 are widened is a practical assumption because it is necessary to reduce the parasitic inductance. In order to reduce the parasitic capacitance, it is necessary to take measures to effectively reduce the facing area of the conductor plate 8 to the metal patterns 3a and 4a.
  • the multilayer wiring structure 71 used in the first embodiment by providing a plurality of slit holes 81 in the conductor plate 8, magnetic interference and electric field interference generated between the conductor plate 8 and the metal patterns 3a and 4a are simultaneously reduced.
  • a plurality of slit holes 81 are provided in the conductor plate 8, and the longitudinal direction thereof is arranged so as to be orthogonal to the longitudinal direction of the metal patterns 3a and 4a.
  • the plurality of slit holes are arranged in the longitudinal direction of the metal patterns 3a and 4a, and the plurality of slit holes are arranged at a constant density in a range where the metal patterns 3a and 4a are projected onto the conductor plate 8.
  • the length in the longitudinal direction of the slit hole is selected as long as the slit hole does not reach the collector electrode or drain electrode of the switching elements 11 to 16 connected to the conductor 8.
  • FIG. 4a shows a schematic diagram of a laminated wiring structure 71 including a conductor plate 8, an insulating plate 9, and metal patterns 3a and 4a.
  • Currents flowing through the conductor plate 8 are indicated by dotted lines I8a to I8e, and currents flowing through the metal patterns 3a and 4a are indicated as I3a and I4a.
  • I8a to I8e currents flowing through the conductor plate 8
  • I3a and I4a currents flowing through the metal patterns 3a and 4a.
  • FIG. 4b and FIG. 4c show cross-sectional structures obtained by cutting the structure of FIG. 4a along a line segment C-C '.
  • 4B is a cross section when there is no slit hole 81
  • FIG. 4C is a cross section when the slit hole 81 is applied (that is, when there is the slit hole 81).
  • Sa represents the distance between the conductors 4a and 8 (that is, the shortest distance)
  • Sb represents the distance between the conductors 3a and 8 (that is, the shortest distance).
  • FIG. 4d is a characteristic diagram showing the relationship between the distances Sa and Sb between the conductors and the coupling coefficient K between the conductors.
  • the width of the metal patterns 3a and 4a is 2 mm, and the thickness is negligibly thin.
  • the shortest interval between the metal patterns 3a and 4a and the conductor plate 8 is taken on the horizontal axis, and the calculation result of the coupling coefficient K between the conductors arranged at the interval is shown.
  • the thickness of the insulating plate 9 is 0.5 mm, this value is the shortest distance between the conductors, and the coupling coefficient K is about 0.52.
  • the coupling coefficient K becomes 0.3, and the magnetic coupling can be reduced by about 42%.
  • the length of the metal patterns 3a and 4a in the longitudinal direction can be shortened as compared with the configuration of FIG. In the configuration of FIG. 3, it is necessary to arrange all the wiring patterns connected to the power semiconductor elements on the same plane on the insulating plate 5, and the wiring patterns of the metal patterns 3 and 4 connecting the plurality of power semiconductor elements are free. The degree was low and the distance was long.
  • the metal patterns 3a and 4a on the laminated wiring structure 71 shown in the first embodiment are arranged on the insulating plate 9 in a plane, the power semiconductor element is not arranged on the plane, so that there are few restrictions on the wiring shape.
  • the multilayer wiring structure 71 of Example 1 is effective in reducing noise interference from the viewpoint of shortening the distance between the metal patterns 3a and 4a themselves that receive noise interference.
  • FIG. 5A is a plan view showing a schematic structure of the multilayer wiring structure 71
  • FIG. 5B is a cross-sectional view showing a cross-sectional structure cut along a line segment D-D 'in FIG. 5A. 5a and 5b
  • the arrangement pitch distance of the plurality of slit holes 81 is represented by Sc
  • the slit hole width (length in the short direction) within the pitch distance Sc is represented by Sd.
  • the parasitic capacitance between the metal patterns 3a and 4a and the conductor plate 8 generated through the insulating plate 9 is distributed as shown in the cross-sectional view of FIG.
  • the width varies depending on the ratio of the slit hole width Sd to the arrangement pitch distance Sc.
  • the insulating plate 9 is made of AlN, and the thickness is 0.5 mm
  • the slit hole ratio Sd / Sc and the metal patterns 3a and 4a The calculation result showing the relationship with the parasitic capacitance value is shown in FIG. As the ratio Sd / Sc increases, the parasitic capacitance value decreases. When the ratio Sd / Sc is 0.5, the capacitance value is halved compared to the case where there is no slit hole, as shown in the figure. .
  • FIG. 6 is a circuit diagram showing an equivalent circuit of the power semiconductor module according to the present embodiment.
  • the effect of the plurality of slit holes 81 arranged in the multilayer wiring structure 71 in the equivalent circuit of FIG. From the description of the circuit board 100 in FIG. 1, for simplification, the parasitic wiring is not shown for the wiring other than the laminated wiring structure 71 and the metal pattern 1, and the metal patterns 3a and 4a are also related to the power semiconductor element.
  • the metal pattern 3a is a wiring that connects the gate electrodes of the power semiconductor elements, and the parasitic inductances are indicated by Lg1 and Lg2.
  • the metal pattern 4a is a source sense wiring for connecting the source electrode of the power semiconductor element, and its parasitic inductance is indicated by Lss1 and Lss2.
  • the conductor plate 8 is a conductor that connects the source electrodes of the power semiconductor elements and allows a source current to flow.
  • the parasitic inductance is indicated by Ls1, Ls2, and Ls3.
  • the magnetic coupling between the wirings is represented by a coupling coefficient K between the parasitic inductances, the coupling between the metal pattern 3a and the conductor plate 8 is K31 and K32, and the coupling between the metal pattern 4a and the conductor plate 8 is K41. , K42, and the connections between the metal pattern 3a and the metal pattern 4a are KA1, KA2.
  • the electric field coupling is equivalently expressed by a parasitic capacitance
  • the parasitic capacitance between the metal pattern 3a and the conductor plate 8 is C31, C32, C33
  • the parasitic capacitance between the metal pattern 4a and the conductor plate 8 is C41, C42, C43
  • the coupling between the metal pattern 3a and the metal pattern 4a is CA1, CA2, and CA3.
  • the coupling coefficients K31, K32, K41, and K42 can be reduced by, for example, 42% as described above due to the effect of the plurality of slit holes 81 arranged in the multilayer wiring structure 71.
  • this equivalent circuit also shows that the electrical coupling between the conductor plate 8 and the metal patterns 3a and 4a can be reduced, and it is clear that noise interference can be reduced.
  • this invention is not limited to the above-mentioned Example, Various modifications are included.
  • the above-described embodiments have been described in detail for easy understanding of the present invention, and are not necessarily limited to those having all the configurations described.
  • a part of the configuration of one embodiment can be replaced with the configuration of another embodiment, and the configuration of another embodiment can be added to the configuration of one embodiment.
  • a MOSFET MOS field effect transistor
  • a J-FET junction field effect transistor
  • a bipolar device such as an IGBT (insulated gate bipolar transistor)
  • the effect of the present invention does not change even if the device is replaced with any one of the above and the terminal functions are replaced with, for example, a drain as a collector, a source as an emitter, and a gate as a base.
  • the diode element it goes without saying that the effect of the present invention is not changed by using either a PN junction diode or an SB (Schottky junction) diode.
  • wire bond support chips 25 to 26 made of a semiconductor may be used.
  • This supporting chip has a chip height similar to that of the semiconductor chips 11 to 16 and 21 to 24, and electrodes are arranged on both surfaces. Therefore, it is possible to connect to the metal pattern 1 and the conductor plate 8 by the same connection method as the semiconductor chips 11 to 16 and 21 to 24. However, insulation between the front and back electrodes can be ensured with a predetermined withstand voltage by the module.
  • the support chip is arranged on the back surface at the connection point of the bonding wire to the conductor plate 8 and the connection point of the bonding wire to the conductor patterns 3a and 4a.
  • connection site part of the bonding tool is fixed irrespective of the vibration of the said tool. Therefore, according to this configuration, it is possible to prevent the problem that the fixing is insufficient and the vibration of the tool is diffused, and it is possible to secure the bonding wire connection strength.
  • This configuration is particularly effective in a situation where the connection site of the bonding tool is easily affected by the vibration of the tool. However, it is needless to say that this supporting chip can be omitted when the connection site is hardly affected by the vibration of the tool by some other means.
  • FIG. 7 shows a conductor board 8, an insulating board 9, and control signal conductor patterns 3a and 4a for switching semiconductor elements as circuit boards constituting a power semiconductor module according to Example 2 which is another example of the embodiment of the present invention.
  • An example of the circuit board comprised by is shown.
  • each of the conductor patterns 3a and 4a is composed of a plurality of sides that intersect at right angles.
  • the present embodiment is different from the first embodiment in this point, but the other points are common to the first embodiment.
  • the bonding wire connecting between the conductor pattern 3a and the length of the bonding wire connecting the gate electrode of the switching semiconductor element, and connecting the conductor pattern 4a and the source electrode of the switching semiconductor element, respectively. Can be shortened. Thereby, the possibility of resonance in the gate paths of the plurality of switching semiconductor elements can be reduced.

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Abstract

パワー半導体モジュールの体格を縮小しながらも配線パターン間に生じるノイズを低減できる内部構造を備えた構成を提供すべく、パワー半導体モジュールを、第１の絶縁基板の主面に形成された第１と第２の導体パターンに複数のスイッチング半導体素子が配置された第１の回路基板と、第２の絶縁基板の両面に導体パターンを配置した第２の回路基板とを含む構成とし、更に、前記第１の導体パターン上の半導体素子に前記第２の回路基板の主面に形成された第３の導体パターンを接続させ、第２の絶縁基板の裏面に配置した第４の導体パターンと第５の導体パターンを前記のスイッチング半導体素子のスイッチ状態を制御する電極に接続すると共に、前記の複数のスイッチング半導体素子の動作を制御する前記第４と第５の導体パターンの裏面導体となる第３の導体パターンにスリット孔を複数設ける。

Description

パワー半導体モジュール
　本発明は、半導体絶縁基板にIGBT(Insulated Gate Bipolar Transistor)やMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)等のパワートランジスタが搭載されて成るパワー半導体モジュールに関し、特にその内部配線構造に特徴を有するパワー半導体モジュールに関する。
　産業機器や電気鉄道車両、自動車家電などの電力制御やモーター制御に、パワーMOSFETやIGBTのスイッチング素子やフリーホイールダイオード等の半導体素子を複数個用いてひとつのモジュールに搭載したパワー半導体モジュールが使用されている。近年ではパワー半導体材料にGaN（ガリウム・ナイトライド、窒化ガリウム）やSiC（シリコン・カーバイド、炭化珪素）が用いられ、Si（シリコン、珪素）を用いた半導体素子に比較してスイッチング速度の高速性や動作温度の高温性などの利点を活用しつつある。現状では、GaNやSiCの素子は素子サイズが小さいため、所定の電流容量を満足するパワー半導体モジュールを構成するためには複数の半導体素子を並列接続してモジュール内の絶縁基板に実装する必要がある。
　従来、複数の半導体素子をパワー半導体モジュール内の絶縁基板上に並列実装する技術として、１つの絶縁基板に複数個のトランジスタ素子とダイオード素子とを並列配置するものがあった（例えば、特許文献１参照）。
　また、従来、複数の半導体素子をパワー半導体モジュール内の絶縁基板上に並列実装する技術として、パワー半導体素子を一対（２つ）のモジュール基板（絶縁基板）で挟んだものがあった（例えば、特許文献２参照）。
　また、従来、近接する２層の配線層全体の相互インダクタンスを低減する技術として、当該２層の一部の配線層のそれぞれの電流の向きを、配線層に配置するスリットの向きによって、互いに平行かつ逆方向に決定するものがあった（例えば、特許文献３参照）。
特開２０１５－１４２０５９号公報 特開２０１４－１０７５０６号公報 ＷＯ２０１２／１１１３９７号公報
　特許文献１の図４には、「従来の配線方法を用いたパワー半導体モジュールの構成を示す上面図および断面」が示してあり、絶縁基板２に、複数個のトランジスタ素子５とダイオード素子３１が並列配置される構成が示されている。特許文献１の図４では、絶縁基板２の表面には、複数個のトランジスタ素子５のコレクタ電極（もしくはドレイン電極）とダイオード素子３１のカソード電極を接続する配線パターン３Ｂの他に、トランジスタ素子５のエミッタ電極（もしくはソース電極）とダイオード素子３１のアノード電極を接続する配線パターン３Ａ、トランジスタ素子５のゲート電極を接続する配線パターン３Ｃ、さらにゲート電極配線と対となるソースセンス配線のための配線パターン３Ｄが配置されている。半導体素子が絶縁基板２に占める面積の割合は５０％以下となり、半導体素子の面実装効率が低い構造である。課題となる面実装効率の向上には、例えば、前記配線パターン３Ａ、前記配線パターン３Ｃ、前記配線パターン３Ｄのパターン面積を低減するか、別の基板へと移すことにより実現可能である。
　特許文献２には、パワー半導体素子を一対のモジュール基板で挟んだ構成が示されている。ここでモジュール基板とは、特許文献１における絶縁基板２と同じ機能を有するものである。特許文献１では絶縁基板２を１枚で構成する従来例を図示しているのに対し、特許文献２では、一対つまり２枚のモジュール基板でパワー半導体素子に接続する構造を示しており、さらにモジュール基板の表裏に配線パターンが配置されることも示されている。パワー半導体素子の面実装効率の向上については、特許文献２では、パワー半導体素子に接続する配線パターンを前記複数のモジュール基板上の配線層に配置することで、パワー半導体素子の面実装効率を向上できるとしている。つまり、特許文献２によれば、パワー半導体モジュールに搭載する基板の面積を低減しながら、パワー半導体素子の面実装効率を向上できる利点が得られることになる。
　しかしながら、パワー半導体モジュールの内蔵構造の一例として、前記配線パターンは、異なる二つのパターン間の距離が数ｍｍ（例えば１．５ｍｍ）以内で近接されることや、また基板の絶縁層の表裏の配線パターン間も同様に数ｍｍ以下（例えば０．７ｍｍ）で近接されることが多い。このため、配線パターンを流れる電流や印加される電圧が他の配線パターンの電流や電圧にノイズとして乗り移り、パワー半導体モジュールの電気的な動作を劣化させる原因となる。
　特許文献３には、近接する２層の一部の配線層のそれぞれの電流の向きを、配線層に配置するスリットの向きによって決定し、前記２層の配線層の電流の方向を、並行かつ逆方向に流すことによって、前記２層の配線間の磁気的結合から生じる相互インダクタンスＭの値を負の値とする。これにより、近接する２層の配線層全体の相互インダクタンスＭを低減できる効果を示している。この発明は、近接する２層の配線層の電流間に生じる磁気的干渉を積極的に用いるものであって、２層の配線層もしくは近接する配線パターン間に生じるノイズを低減する効果は有していないことは明らかである。
　上記の特許文献１～３の引用で例示したように、パワー半導体素子の面実装効率を向上する方策は既に明らかであるものの、同時にその配線間に生じるノイズを低減する施策は依然として明らかにされていないという問題があった。
　従って、パワー半導体モジュールの内部構造において、その体格を縮小してパワー半導体素子の面実装効率を向上させつつ、パワー半導体素子に接続する複数の配線パターン間に生じるノイズ干渉を低減することが課題となる。
　より具体的には以下の点が課題となる。パワー半導体モジュールの内部配線構造において、複数の半導体素子の面実装効率を上げて小型のパワー半導体モジュールを提供するためには、二つ以上の配線層を平面的に近接させる積層配線構造が効果的だが、この構造は近接する配線層間の干渉が大きく、電気特性においてノイズが増す問題があった。この問題を解消すべく、パワー半導体モジュールの内部構造において、その体格を縮小しながらも配線パターン間に生じるノイズを低減できる構造を提供することが課題となる。
　上記課題を解決するために、本発明のパワー半導体モジュールは、第１の絶縁基板の主面に形成された導体パターンに複数の半導体素子が配置されて成る第１の回路基板を少なくとも１つ以上含み、前記第１の絶縁基板とは異なる第２の絶縁基板の両面に他の導体パターンが形成されて成る第２の回路基板を少なくとも１つ以上含み、前記第１の回路基板を構成する前記半導体素子と、前記第２の回路基板を構成する前記他の導体パターンとが互いに接続されて成るパワー半導体モジュールであって、前記第２の回路基板は、前記他の導体パターン上に、複数の孔状のスリットから成るスリットパターンを有することを特徴とする。
　本発明によれば、パワー半導体モジュールの内部構造において、その体格を縮小すると共にパワー半導体素子の面実装効率を向上させつつ、パワー半導体素子に接続する複数の配線パターン間に生じるノイズ干渉を低減することができる。
本発明の一実施形態である実施例１に係るパワー半導体モジュールの回路基板を示す平面図およびそれに対応する断面図である。 本発明の実施例１に係るパワー半導体モジュールの要部の一例を示す断面図である。 本発明の実施例１に係るパワー半導体モジュールの要部の一例を示す平面図である。 従来のパワー半導体モジュールを構成する回路基板の一例を示す図である。 本発明の実施例１に係るパワー半導体モジュールを構成する積層配線構造の一例を示す模式図である。 図４ａの構造を線分C-C’で切断した断面の構造を示す断面図であって、スリット孔が無い場合の図である。 図４ａの構造を線分C-C’で切断した断面の構造を示す断面図であって、スリット孔が有る場合の図である。 図４ｂ、図４ｃの構造における導体間の間隔Ｓａ，Ｓｂとその導体間の結合係数Kとの関係を示す特性図である。 本発明の実施例１に係るパワー半導体モジュールを構成する積層配線構造の他の一例の模式的構造を示す平面図である。 図５ａの構造を線分D-D’で切断した断面の構造を示す断面図である。 図５ａ、図５ｂの構造におけるスリット穴の比率Sd/Scと金属パターン３ａ，４ａの寄生容量値との関係を表す計算結果を示す図である。 本発明の実施例１に係るパワー半導体モジュールの等価回路を示す回路図である。 本発明の他の一実施形態である実施例２に係るパワー半導体モジュールの回路基板を示す平面図である。
　本発明のパワー半導体モジュールは、上記の通り、第１の絶縁基板の主面に形成された導体パターンに複数の半導体素子が配置されて成る第１の回路基板を少なくとも１つ以上含み、前記第１の絶縁基板とは異なる第２の絶縁基板の両面に他の導体パターンが形成されて成る第２の回路基板を少なくとも１つ以上含み、前記第１の回路基板を構成する前記半導体素子と、前記第２の回路基板を構成する前記他の導体パターンとが互いに接続されて成るパワー半導体モジュールであって、前記第２の回路基板は、前記他の導体パターン上に、複数の孔状のスリットから成るスリットパターンを有することを特徴とする。
　このパワー半導体モジュールの構成において、例えば、前記複数の半導体素子は少なくとも１つ以上のスイッチング素子を含み、前記第１の回路基板を構成する前記導体パターンは、前記第１の絶縁基板上に形成された第１の導体パターンと、前記第１の絶縁基板上の前記第１の導体パターンとは異なる領域に、前記第１の導体パターンと電気的に絶縁して形成された第２の導体パターンとを含んで構成され、前記第１の導体パターンは、その一端に前記第１の導体パターンに電位を供給する第１の給電点を有すると共に、前記第１の導体パターン上に前記少なくとも１つ以上のスイッチング素子の第１の電極端子が接続される構成を有し、前記第２の導体パターンは、前記第１の給電点の近傍に設けられ、かつ、前記第１の導体パターンとは異なる電位を供給する第２の給電点と、前記第１の導体パターンとは異なる電位を前記第２の回路基板へ供給する第３の給電点とを有し、前記第２の回路基板を構成する前記他の導体パターンは、前記第２の絶縁基板上の一方の面に配置された第３の導体パターンと、前記第２の絶縁基板上であって前記第３の導体パターンが配置された面とは反対側の面に配置された第４の導体パターンおよび第５の導体パターンとを含んで構成され、前記第２の回路基板は、前記第３の導体パターンと、前記第４の導体パターンおよび前記第５の導体パターンとを前記第２の絶縁基板によって互いに絶縁する構成を有し、前記第２の回路基板は、前記第２の回路基板の前記第３の導体パターンが前記第１の回路基板の前記第１の導体パターンと対向するように配置され、前記第３の導体パターンは、前記少なくとも１つ以上のスイッチング素子の第２の電極端子と接続され、前記第４の導体パターンは、前記少なくとも１つ以上のスイッチング素子の第２の電極端子と接続され、前記第５の導体パターンは、前記少なくとも１つ以上のスイッチング素子の第３の電極端子と接続され、前記第２の導体パターンは、前記第２の回路基板の前記第３の導体パターンと接続され、前記第１の導体パターンは、前記第１の給電点にて前記パワー半導体モジュールの第１のモジュール電極端子と接続され、前記第２の導体パターンは、前記第２の給電点および前記第３の給電点の少なくともいずれか一方にて前記パワー半導体モジュールの第２のモジュール電極端子と接続され、前記第４の導体パターンは、前記第４の導体パターンに電位を供給する第４の給電点を有すると共に、前記第４の給電点にて前記パワー半導体モジュールの第３のモジュール電極端子と接続され、前記第５の導体パターンは、前記第５の導体パターンに電位を供給する第５の給電点を有すると共に、前記第５の給電点にて前記パワー半導体モジュールの第４のモジュール電極端子と接続され、前記スリットパターンは、前記第２の回路基板の前記第３の導体パターン、前記第４の導体パターン、および前記第５の導体パターンの少なくともいずれか１つの導体パターン上に形成される構成にしてもよい。
　以下、本発明の実施形態のいくつかの例を、各実施例として図面を用いて説明する。
　本発明の実施形態の一例である実施例１に係るパワー半導体モジュールの構成について、図１を用いて説明する。図１では、複数の部品が積層となる回路基板１００の構成を図示しており、本来図示しない積層の下層の部品配置について、便宜上点線でその配置を明示することを、予め述べておく。回路基板１００aには、図３同様に高電位の金属パターン１、低電位の金属パターン２aを配置する。
　金属パターン１には、半導体で形成されたダイオード素子２１～２４のカソード端子が電気的に接続され、半導体で形成されたスイッチング素子１１～１６のコレクタ端子もしくはドレイン端子１１Ｄ～１６Ｄが電気的に接続され、外部導出端子２０１との接続のための給電位置５１～５２が配置されている。
　金属パターン２aには、外部導出端子２０３との接続のための給電位置５３～５４と、導体板８へボンドワイヤ接続のためのボンド位置を設ける。
　導体板８は後述する絶縁板９、そして金属パターン３aと４aとともに積層配線７１を構成し、ダイオード素子２１～２４のアノード端子とスイッチング素子１１～１６のコレクタ素子もしくはドレイン素子、前記スイッチング素子１１～１６のゲート端子１１Ｇ～１６Ｇとソース（センス）端子１１Ｓ～１６Ｓが接続される。導体板８には、ダイオード素子２１～２４のアノード端子２１Ａ～２４Ａが半田もしくは焼結等の技術により電気的に接続され、スイッチング素子１１～１６のコレクタ素子もしくはドレイン素子もまたダイオード素子と同様の方法により電気的に接続され、前記金属パターン２aからボンドワイヤによって外部導出端子２０３と接続される。
　絶縁板９は、導体板８の上面に配置され、導体板８と金属パターン３aおよび４aとの絶縁を保つ。
　金属パターンから成るスイッチング半導体素子の制御信号用パターン３aと４aは、それぞれ前記スイッチング素子のゲート端子とソース（センス）端子からボンディングワイヤ３１および３２を介して電気的に接続され、またモジュール外の制御信号発生回路とボンディングワイヤ６１および６２を介して接続されている。
　図２ａ、図２ｂは、本実施例に係るパワー半導体モジュールの要部の構成の一例を示す図であって、図２ａはパワー半導体モジュールの断面図、図２ｂはパワー半導体モジュールの平面図である。図２a、図２ｂにおいて、パワー半導体モジュール５００は、ケース４００、金属ベース３００、外部導出端子２０１～２０３、制御信号端子２１１～２１４、回路基板１００、半田接合層７で構成されている。
　ケース４００は、モジュールの外形を決めるもので、絶縁性を有する樹脂で作製されている。以降の説明では、ケースについては特に必要がない限り説明を割愛する。
　金属ベース３００は、前記ケース４００とともにモジュールの外形を決めるもので、金属材で作製し、放熱器と接することで半田接合層７で接合された１つ以上の回路基板１００で発生した発熱を放熱する経路として機能する。
　外部導出端子２０１～２０３は、回路基板１００上の金属配線パターンとモジュール外部の主回路とを接続する端子で、モジュールの通電電流の入出力の経路となる。
　制御信号端子２１１～２１４は、回路基板１００上の金属配線パターンとモジュール外部の制御信号発生回路とをボンディングワイヤ６１～６４を介して電気的に接続する端子で、モジュール内のスイッチング素子の制御信号の経路となる。
　回路基板１００は、金属配線パターン１～４、絶縁基板５、金属配線パターン７で構成され、パワー半導体モジュールに用いられる回路基板１００の枚数は、その定格電流容量や金属配線パターンによって決まる機能に応じて決定される。
　半田接合層７は、回路基板１００と金属ベース３００を機械的および電気的に接続するものである。
　図２ａ、図２ｂでは、回路基板１００ａと１００ｂの２枚用いてパワー半導体モジュールを構成しており、外部導出端子２０１は回路基板１００ａの高電位となる金属パターンに接続し、外部導出端子２０２は回路基板１００ｂの低電位となる金属パターンに接続し、外部導出端子２０３は回路基板１００ａの低電位となる金属パターンと回路基板１００ｂの高電位となる金属パターンを接続する機能をする。ここで、回路基板１００ａおよび回路基板１００ｂにおいて、高電位および低電位それぞれの外部導出端子を接続する位置は、実装技術上そして絶縁設計上問題ない範囲で近傍に配置する。これは高電位の金属パターンから低電位の金属パターンへと電流が流れる経路のループ面積を極力小さくし、電流経路で発生するインダクタンスを小さく抑えるためである。
　ここで、本発明との比較のため、従来技術の一例について説明する。図３は、回路基板１００ａの金属配線パターンと半導体素子の従来の搭載例を示すものである。回路基板は、高電位の金属パターン１、低電位の金属パターン２、スイッチング半導体素子の制御信号パターン３および４、半導体で形成されたダイオード素子２１～２４とスイッチング素子１１～１６、半導体素子を接続するボンディングワイヤ３１～３３と４１、によって構成される。
　金属パターン１には、半導体で形成されたダイオード素子２１～２４のカソード端子が電気的に接続され、半導体で形成されたスイッチング素子１１～１６のコレクタ端子もしくはドレイン端子が電気的に接続され、外部導出端子２０１との接続のための給電位置５１～５２が配置されている。
　金属パターン２には、ダイオード素子２１～２４のアノード端子がボンディングワイヤ４１を介して電気的に接続され、スイッチング素子１１～１６のコレクタ素子もしくはドレイン素子がボンディングワイヤ３１を介して電気的に接続され、外部導出端子２０３との接続のための給電位置５３～５４が配置されている。
　スイッチング半導体素子の制御信号パターン３は、前記スイッチング素子のゲート端子をボンディングワイヤ３２を介して電気的に接続され、またモジュール外の制御信号発生回路とボンディングワイヤ６１を介して接続されている。
　スイッチング半導体素子の制御信号パターン４は、前記スイッチング素子のソース端子をボンディングワイヤ３３を介して電気的に接続され、またモジュール外の制御信号発生回路とボンディングワイヤ６２を介して接続されている。
　外部導出端子の給電位置５１～５２と給電位置５１～５２は、回路基板１００ａを流れる電流経路のインダクタンスを低減するために、近傍に配置する。
　図２ａ、図２ｂに示す本発明のパワー半導体モジュールおよび図３に示す従来のパワー半導体モジュールは、いずれも、上アームを回路基板１００ａによって、下アームを回路基板１００ｂによって構成するハーフブリッジ回路となる。外部導出端子２０１が高電位側の主端子となり、外部導出端子２０２が低電位側の主端子となり、外部導出端子２０３が中間電位の主端子となることを示している。
　しかし、図３に示す従来の構成における回路基板１００aには解決すべき課題がある。その課題について以下に説明する。図３に示す回路基板１００aは、金属パターン１上にパワー半導体素子１１～１６を搭載し、前記半導体素子のゲート端子、ソース端子と接続する金属パターン２～４を、金属パターン１と同じ平面上に配置している。金属パターン１および２は、それぞれパワー半導体素子のドレイン電流とソース電流が流れるために、その経路の寄生インダクタンスを低減させるために極力幅広とすることが求められる。また、パワー半導体素子のゲート端子配線およびソース（センス）端子配線は複数の素子に対して接続するために、配線が長くなる傾向がある。例えば、回路基板１００aのＸ方向のサイズを５５ｍｍ、Ｙ方向のサイズを５０ｍｍとするならば、金属パターン３および金属パターン４の長さは１００ｍｍ程度となり、これら金属パターンに生じる寄生インダクタンスはその長さに比例し、幅２ｍｍとし、金属パターン厚が幅に対して非常に小さい場合に、その寄生インダクタンスは１００ｎＨと大きい。このように、金属パターン１および２に対する幅広パターンが必要であること、さらに複数の素子を接続するために金属パターン３および４が必然的に長くなること、から、回路基板１００a上の同一平面に金属パターン群を配置する場合には、半導体素子を搭載する金属パターン１の面積が小さくなり、回路基板に対するパワー半導体素子の面実装効率が低くなる。前記のように、回路基板１００aのＸ方向のサイズを５５ｍｍ、Ｙ方向のサイズを５０ｍｍとするならば、その面積中に、パワー半導体素子の占める割合は約１５％である。
　図３に示す金属パターンを同一平面に配置する従来の回路基板構造には、次の１）および２）の問題があった。
１）パワー半導体素子の面実装効率が低く、多数の素子の搭載が困難である。
２）素子数が増す場合に、そのゲート端子やソース（センス）端子の接続をおこなう金属パターンの距離が長くなり、面積を占有するとともに、寄生インダクタンスが大きなパターンとなる。
　本発明が上記１）および２）の問題を解決するものであることを以下に説明する。
　本実施例に係るパワー半導体モジュールの効果について、図１を用いて説明する。
　図１に示す構造を採ることによって、パワー半導体素子の面実装効率を向上することができる。図３に従来技術として例示したダイオード素子およびスイッチング素子双方のパワー半導体素子の寸法が、図１に示す本発明の構造においても、互いに等しいことを前提として、回路基板１００aの外形寸法は、およそＸ方向が５５ｍｍ、Ｙ方向が３２ｍｍに小型化できる。これはパワー半導体素子の面実装効率を向上することと等価であり、その割合は２３％へと約１．５倍とすることができる。
　次に、発明が解決しようとする課題として挙げた、近接する金属パターン間に発生する磁気的干渉と電界的干渉によるノイズの影響を軽減できることを、以下に説明する。
　図１では、パワー半導体チップの面実装効率の向上のために導入した積層配線構造７１、すなわち導体板８と金属パターン３aおよび４aに着目し、これら導体間に発生する干渉ノイズの低減手法を示す。
　干渉ノイズの原因は、絶縁層を介して近接する二つの導体間の磁気的結合と電界的結合の両者による。積層配線構造７１の場合には、絶縁板９を介して近接する導体板８と金属パターン３aおよび４aの間に干渉ノイズが発生する。
　磁気的結合の原因は、導体板８と金属パターン３aおよび４aの間に生じる相互インダクタンスＭである。相互インダクタンスＭが大きいことによって、例えば導体板８を流れるスイッチング素子１１～１６のソース電流の変化が、金属パターン３aおよび４aを流れるゲート端子電流もしくはソース（センス）端子電流に重畳し、スイッチング素子の特性に支配的なゲート端子とソース（センス）端子間の電圧にノイズを発生させる。このノイズ電圧により、本来、遮断（オフ）状態であるスイッチング素子が一時的に導通（オン）する異常動作を誘発される可能性がある。従って、相互インダクタンスＭを減少させる、別の表現では結合係数を低減する、ことが干渉ノイズの低減に必要不可欠となる。
　電界的結合の原因は、対象とする２導体間の容量である。積層配線構造７１の場合には、絶縁板９を介して近接する導体板８と金属パターン３aの間、同じく導体板８と金属パターン４aの間に発生する寄生容量が原因となる。その寄生容量は、絶縁板９の厚みに反比例し、金属パターン３aと４aの面積に比例する。ここでは導体板８の面積が、金属パターン３aと４aに対して十分広い場合を仮定する。前述のように、スイッチング素子１１～１６のソース電流およびダイオード素子２１～２４のアノード電流を流す導体板８の幅は幅広として寄生インダクタンスを低減する必要性から、実用的な仮定である。寄生容量の低減には、金属パターン３aと４aに対する導体板８の対向面積を実効的に減少させる施策が必要である。
　本実施例１に用いる積層配線構造７１では、導体板８に複数のスリット孔８１を設けることで、導体板８と金属パターン３aおよび４aの間に発生する磁気的干渉と電界的干渉を同時に低減する。図１に図示するように、複数のスリット孔８１を導体板８に設け、その長手方向を、金属パターン３aおよび４aの長手方向に対して直交するよう配置する。そして、複数のスリット孔を金属パターン３aおよび４aの長手方向に並べ、金属パターン３aおよび４aを導体板８に投射した範囲において複数のスリット孔を一定の密度で配置する。前記のスリット孔の長手方向の長さは、スリット孔が導体８に接続するスイッチング素子１１～１６のコレクタ電極もしくはドレイン電極に到達しない範囲で任意の長さを選択する。
　積層配線構造７１に配置する複数のスリット孔８１の効果について、以下説明する。図４aに、導体板８、絶縁板９、金属パターン３aおよび４aからなる積層配線構造７１の模式図を示す。導体板８を流れる電流を点線でI８a～I８eに示し、金属パターン３aおよび４aを流れる電流をI３aとI４aとして示す。複数のスリット孔の配置により、電流Ｉ３ａとＩ４ａの近傍に並行電流は無く、I８ｂやＩ８ｃの電流は、スリットの長手方向長さにより決まる距離Ｓａだけ遠ざけられることが明らかである。また、スリット孔８１の間を電流Ｉ８eが流れる場合には、その電流方向が金属パターン３aおよび４aを流れるＩ３aとＩ４ａの電流方向と直交しているため、磁気的結合は無視できるほど小さい。
　図４aの構造を線分C-C’で切断した断面構造を図４bと図４cに示す。図４bはスリット孔８１が無い場合の断面であり、図４cはスリット孔８１を適用した場合（すなわちスリット孔８１が有る場合）の断面である。同図中、Ｓａは導体４ａと導体８との間隔（すなわち最短距離）を、Ｓｂは導体３ａと導体８との間隔（すなわち最短距離）を、それぞれ示す。図４bのスリット孔が無い場合は、金属パターン３aおよび４aに対して、絶縁板９を介した直下の導体板８に電流が流れうるので、その磁気的結合係数Kの値は比較的大きい。一方、図４cのスリット孔８１を適用した場合は、金属パターン３aおよび４aに対して導体板８が遠ざけられているために、その結合係数Kの値は小さく抑えられ、金属パターン３aおよび４aと導体板８との間で発生する干渉ノイズは低減できる。この関係を定量的に例示したものが、図４dである。図４dは、導体間の間隔Ｓａ，Ｓｂとその導体間の結合係数Kとの関係を示す特性図である。金属パターン３aおよび４aの幅を２ｍｍとし、その厚みは無視できるほど薄いと仮定する。金属パターン３aおよび４aと導体板８の間の最短間隔を横軸にとり、その間隔に配置された導体間の結合係数Ｋの計算結果を示している。例えば、スリット孔が無い場合には、絶縁板９の厚みを０．５ｍｍとすると、この値が導体間の最短間隔となり、結合係数Ｋは約０．５２になる。スリット孔８１を導入して導体間の最短距離を３ｍｍまで伸ばした場合には、結合係数Ｋは０．３となり、約４２％の磁気的結合の低減ができる。このように、複数のスリット孔８１を導入することによって、干渉ノイズを低減すべき導体間において、並行電流が流れる部位の距離を大きくすることが可能となり、磁気的結合を低減できることが明らかである。
　また、金属パターン３aおよび４aの長手方向を長さは、従来の回路基板１００の構成である図３の構成に比較して、短くすることができる。図３の構成では、絶縁板５上の同一平面に、パワー半導体素子と接続する全ての配線パターンを配置する必要があり、複数のパワー半導体素子を接続する金属パターン３および４の配線形状の自由度は低く、かつその距離は長いものであった。本実施例１に示す積層配線構造７１上の金属パターン３aおよび４aは絶縁板９上に平面に配置するものだが、その平面上にパワー半導体素子は配置しないために、配線形状の制約が少ない。前述の磁気的結合の低減を可能にするため導体板８にスリット孔が配置できる範囲に限定されるものの、配線形状の自由度は高くなったため、その距離自体を短くすることができる。従って、本実施例１の積層配線構造７１では、ノイズ干渉を受ける金属パターン３aおよび４a自体の短距離化の点からも、ノイズ干渉低減に効果があると言える。
　次に、電界的結合の低減について、図５ａ、図５ｂ、図５ｃを用いて説明する。図５aは積層配線構造７１の模式的な構造を示す平面図であり、図５ｂは図５ａ中の線分D-D’で切断した断面の構造を示す断面図である。図５ａ、図５ｂにおいては、複数のスリット孔８１について、それらの配置ピッチ距離をScとして、ピッチ距離Sc内のスリット孔幅（短手方向長さ）をSdとして、それぞれ表している。絶縁板９を介して生じる金属パターン３aおよび４aと導体板８との寄生容量は、スリット孔がある場合に、図５bの断面図に示すように分布し、その寄生容量値はスリットが無い場合の寄生容量値を基準に、配置ピッチ距離Scに対するスリット孔幅Sdの割合に依存して変化する。例えば、金属パターン３aおよび４aの長さと幅がそれぞれ２５ｍｍと２ｍｍ、絶縁板９がＡｌＮ製でその厚みが０．５ｍｍと仮定した場合の、スリット穴の比率Sd/Scと金属パターン３ａ，４ａの寄生容量値との関係を表す計算結果を図５cに示す。比率Sd/Scが増加するほど寄生容量値が減少し、比率Sd/Scが0.5の場合、スリット孔が無い場合に比較して容量値は半減することが、同図に示すように算出された。
　図６は、本実施例に係るパワー半導体モジュールの等価回路を示す回路図である。図６の等価回路にて、積層配線構造７１に配置する複数のスリット孔８１の効果を示す。図１の回路基板１００の記載内容から、簡略化のために積層配線構造７１と金属パターン１以外の配線に関しては寄生素子を示しておらず、パワー半導体素子についても、金属パターン３aおよび４aが関係するスイッチング素子１１～１６のみに対する等価回路である。金属パターン３aは、パワー半導体素子のゲート電極を接続する配線であり、その寄生インダクタンスをＬｇ１，Ｌｇ２で示す。金属パターン４aは、パワー半導体素子のソース電極を接続するソースセンス配線であり、その寄生インダクタンスをＬｓｓ１，Ｌｓｓ２で示す。導体板８はパワー半導体素子のソース電極を接続し、ソース電流を流す導体である。その寄生インダクタンスをＬｓ１，Ｌｓ２，Ｌｓ３で示す。また、配線間の磁気的結合は、寄生インダクタンス間の結合係数Ｋで表し、金属パターン３aと導体板８の間の結合をＫ３１，Ｋ３２とし、金属パターン４aと導体板８の間の結合をＫ４１，Ｋ４２とし、金属パターン３aと金属パターン４aとの間の結合をＫＡ１，ＫＡ２とする。
　さらに、電界的結合を寄生容量で等価表現し、金属パターン３aと導体板８の間の寄生容量をＣ３１，Ｃ３２，Ｃ３３とし、金属パターン４aと導体板８の間の寄生容量をＣ４１，Ｃ４２，Ｃ４３とし、金属パターン３aと金属パターン４aとの間の結合をＣＡ１，ＣＡ２，ＣＡ３とする。積層配線構造７１に配置する複数のスリット孔８１の効果により、結合係数Ｋ３１，Ｋ３２，Ｋ４１，Ｋ４２は前記の例示にように例えば４２％低減でき、同時に寄生容量Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２は例えば半減できる。従って、本等価回路からも、導体板８と金属パターン３ａと４ａとの電気的結合を低減できることが示され、ノイズ干渉を低減できることが明らかである。
　なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
　例えば、スイッチング素子を本実施例で用いたＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）に対して、Ｊ－ＦＥＴ（接合型電界効果トランジスタ）のユニポーラデバイス、そしてＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）のようなバイポーラデバイスのいずれのデバイスに置き換え、さらに端子の機能のうち、例えば、ドレインをコレクタ、ソースをエミッタ、ゲートをベースに置き換えた場合であっても、本発明の効果は変わるものではない。また、ダイオード素子に関しても、同様に、ＰＮ接合ダイオードやＳＢ（ショットキー接合）ダイオードのいずれを用いても本発明の効果は変わるものではないこと言うまでもない。
　また、本実施例においては、半導体で形成されたワイヤボンド用支持チップ２５～２６を用いてもよい。この支持用チップは、半導体チップ１１～１６および２１～２４と同様のチップ高さを備え、かつ両面に電極を配置するものである。従って、半導体チップ１１～１６および２１～２４と同様の接続方式で、金属パターン１と導体板８へ接続することが可能である。しかし、表裏の電極間は、モジュールで所定の耐電圧で絶縁を確保できるものである。この支持チップを適用することにより、導体板８へのボンディングワイヤの接続点と、導体パターン３aおよび４aへのボンディングワイヤの接続点において、その裏面に支持チップが配置されることになる。これにより、ワイヤボンディングの際には、そのボンディングツールの接続部位が当該ツールの振動にかかわらず固定される。従って、この構成によれば、固定が不十分でツールの振動が拡散してしまう不具合を防止することができ、以てボンディングワイヤの接続の強度を確保することが可能となる。この構成は、特にボンディングツールの接続部位が当該ツールの振動の影響を受けやすい状況において有効である。しかし、接続部位が当該ツールの振動の影響を受けにくい状況が他の何らかの手段によって与えられている場合には、この支持用チップを省略することができることは言うまでもない。
　以上、本実施例によれば、パワー半導体素子の面実装効率を向上し、また、パワー半導体素子に接続する複数の配線パターン間に生じるノイズ干渉を低減するパワー半導体モジュールを提供することが可能となる。
　図７に、本発明の実施形態の他の一例である実施例２に係るパワー半導体モジュールを構成する回路基板として、導体板８、絶縁板９、スイッチング半導体素子の制御信号用導体パターン３aおよび４aで構成される回路基板の一例を示す。
　本実施例は実施例１の変形例である。本実施例においては、導体パターン３aおよび４aは、それぞれ、直角に交わる複数の辺によって構成される。本実施例はこの点で実施例１と異なるが、その他の点は実施例１と共通である。
　この構成をとることで、導体パターン３aとスイッチング半導体素子のゲート電極を接続するボンディングワイヤの長さとの間を、また、導体パターン４aとスイッチング半導体素子のソース電極との間をそれぞれ接続するボンディングワイヤの長さを短縮することができる。これにより、複数のスイッチング半導体素子のゲート経路での共振の可能性を低減することができる。
　本実施例のように導体パターン３aおよび４aの長さを長くすると、従来なら絶縁板９を介して裏面導体となる導体８の電圧や電流からのノイズを受けやすくなる。しかし、本実施例はこのノイズを低減するために、導体パターン３aおよび４aの各辺に直交するように導体板８にスリット孔を配置する。この構成をとることで、ボンディングワイヤの長さを短縮して複数のスイッチング半導体素子のゲート経路での共振の可能性を低減しつつも、導体８の電圧や電流からのノイズを低減することが可能となる。
　１～２，６：金属パターン
　３～４：スイッチング半導体素子の制御信号用導体パターン
　５：絶縁基板
　７：半田接合層
　８：導体板
　９：絶縁板
　１１～１６：スイッチング素子
　２１～２４：ダイオード素子
　２５～２６：ワイヤボンド用支持チップ
　３１～３３，４１，６１～６４：ボンディングワイヤ
　５１～５２：外部導出端子２０１との接続のための給電位置
　５３～５４：外部導出端子２０３との接続のための給電位置
　８１，８２：スリット孔
　１００，１００ａ，１００ｂ：回路基板
　２０１～２０３：外部導出端子
　２１１～２１４：制御信号端子
　３００：金属ベース３００
　４００：ケース４００
　５００：パワー半導体モジュール
　Ｋ，Ｋ３１，Ｋ３２，Ｋ４１，Ｋ４２，ＫＡ１，ＫＡ２：結合係数
　Ｃ３１～Ｃ３３，Ｃ４１～Ｃ４３，ＣＡ１～ＣＡ３：寄生容量
　Ｌｓ１～Ｌｓ３，Ｌｓｓ１～Ｌｓｓ２，Ｌｇ１～Ｌｇ２：寄生インダクタンス

Claims (14)

  1. 　第１の絶縁基板の主面に形成された導体パターンに複数の半導体素子が配置されて成る第１の回路基板を少なくとも１つ以上含み、
    　前記第１の絶縁基板とは異なる第２の絶縁基板の両面に他の導体パターンが形成されて成る第２の回路基板を少なくとも１つ以上含み、
    　前記第１の回路基板を構成する前記半導体素子と、前記第２の回路基板を構成する前記他の導体パターンとが互いに接続されて成るパワー半導体モジュールであって、
    　前記第２の回路基板は、前記他の導体パターン上に、複数の孔状のスリットから成るスリットパターンを有する
    ことを特徴とするパワー半導体モジュール。
  2. 　請求項１に記載のパワー半導体モジュールにおいて、
    　前記複数の半導体素子は少なくとも１つ以上のスイッチング素子を含み、
    　前記第１の回路基板を構成する前記導体パターンは、
    　前記第１の絶縁基板上に形成された第１の導体パターンと、
    　前記第１の絶縁基板上の前記第１の導体パターンとは異なる領域に、前記第１の導体パターンと電気的に絶縁して形成された第２の導体パターンと
    を含んで構成され、
    　前記第１の導体パターンは、その一端に前記第１の導体パターンに電位を供給する第１の給電点を有すると共に、前記第１の導体パターン上に前記少なくとも１つ以上のスイッチング素子の第１の電極端子が接続される構成を有し、
    　前記第２の導体パターンは、前記第１の給電点の近傍に設けられ、かつ、前記第１の導体パターンとは異なる電位を供給する第２の給電点と、前記第１の導体パターンとは異なる電位を前記第２の回路基板へ供給する第３の給電点とを有し、
    　前記第２の回路基板を構成する前記他の導体パターンは、
    　前記第２の絶縁基板上の一方の面に配置された第３の導体パターンと、
    　前記第２の絶縁基板上であって前記第３の導体パターンが配置された面とは反対側の面に配置された第４の導体パターンおよび第５の導体パターンと
    を含んで構成され、
    　前記第２の回路基板は、前記第３の導体パターンと、前記第４の導体パターンおよび前記第５の導体パターンとを前記第２の絶縁基板によって互いに絶縁する構成を有し、
    　前記第２の回路基板は、前記第２の回路基板の前記第３の導体パターンが前記第１の回路基板の前記第１の導体パターンと対向するように配置され、
    　前記第３の導体パターンは、前記少なくとも１つ以上のスイッチング素子の第２の電極端子と接続され、
    　前記第４の導体パターンは、前記少なくとも１つ以上のスイッチング素子の第２の電極端子と接続され、
    　前記第５の導体パターンは、前記少なくとも１つ以上のスイッチング素子の第３の電極端子と接続され、
    　前記第２の導体パターンは、前記第２の回路基板の前記第３の導体パターンと接続され、
    　前記第１の導体パターンは、前記第１の給電点にて前記パワー半導体モジュールの第１のモジュール電極端子と接続され、
    　前記第２の導体パターンは、前記第２の給電点および前記第３の給電点の少なくともいずれか一方にて前記パワー半導体モジュールの第２のモジュール電極端子と接続され、
    　前記第４の導体パターンは、前記第４の導体パターンに電位を供給する第４の給電点を有すると共に、前記第４の給電点にて前記パワー半導体モジュールの第３のモジュール電極端子と接続され、
    　前記第５の導体パターンは、前記第５の導体パターンに電位を供給する第５の給電点を有すると共に、前記第５の給電点にて前記パワー半導体モジュールの第４のモジュール電極端子と接続され、
    　前記スリットパターンは、前記第２の回路基板の前記第３の導体パターン、前記第４の導体パターン、および前記第５の導体パターンの少なくともいずれか１つの導体パターン上に形成される
    ことを特徴とするパワー半導体モジュール。
  3. 　請求項２に記載のパワー半導体モジュールにおいて、
    　前記第４の導体パターンの長手方向は、前記第５の導体パターンの長手方向と同一の方向であり、
    　前記第２の回路基板は、前記第３の導体パターン上に前記スリットパターンを有し、該スリットパターンの長手方向は、前記第４の導体パターンおよび前記第５の導体パターンの長手方向と直交する方向である
    ことを特徴とするパワー半導体モジュール。
  4. 　請求項３に記載のパワー半導体モジュールにおいて、
    　前記第３の導体パターン上に形成された前記スリットパターンは、該スリットパターンを構成する前記複数の孔状のスリットの長手方向が互いに平行である
    ことを特徴とするパワー半導体モジュール。
  5. 　請求項４に記載のパワー半導体モジュールにおいて、
    　前記第４の導体パターンおよび前記第５の導体パターンはそれぞれ、互いに直交する複数の辺によって構成され、
    　前記第４の導体パターンを構成する各辺の長手方向と前記第５の導体パターンを構成する各辺の長手方向とは、互いに平行であり、かつ、前記第３の導体パターン上に形成された前記スリットパターンを構成する前記複数の孔状のスリットの長手方向と直交する
    ことを特徴とするパワー半導体モジュール。
  6. 　請求項５に記載のパワー半導体モジュールにおいて、
    　前記第２の回路基板の長手方向は、前記第４の導体パターンを構成する各辺および前記第５の導体パターンを構成する各辺のうち最も長い辺の延伸方向と同じ方向であり、
    　前記第２の回路基板の長手方向は、前記第１の導体パターンの中で電流が最も多く流れる方向に対して直交する方向である
    ことを特徴とするパワー半導体モジュール。
  7. 　請求項２乃至６のいずれか１項に記載のパワー半導体モジュールにおいて、
    　前記複数の半導体素子は少なくとも１つ以上のダイオード素子を更に含み、
    　前記第１の導体パターン上に、前記少なくとも１つ以上のダイオード素子の第１の電極端子が接続され、
    　前記第３の導体パターン上に、前記少なくとも１つ以上のダイオード素子の第２の電極端子が接続される
    ことを特徴とするパワー半導体モジュール。
  8. 　請求項７に記載のパワー半導体モジュールにおいて、
    　前記少なくとも１つ以上のスイッチング素子の第１の電極端子はドレイン電極もしくはコレクタ電極であり、
    　前記少なくとも１つ以上のスイッチング素子の第２の電極端子はソース電極もしくはエミッタ電極であり、
    　前記少なくとも１つ以上のスイッチング素子の第３の電極端子はゲート電極であり、
    　前記少なくとも１つ以上のダイオード素子の第１の電極端子はカソード電極であり、
    　前記少なくとも１つ以上のダイオード素子の第２の電極端子はアノード電極である
    ことを特徴とするパワー半導体モジュール。
  9. 　請求項７または８に記載のパワー半導体モジュールにおいて、
    　前記第２の回路基板の前記第３の導体パターンは、前記少なくとも１つ以上のスイッチング素子の第２の電極端子および前記の少なくとも１つ以上のダイオード素子の第２の電極端子に対して半田で接続される
    ことを特徴とするパワー半導体モジュール。
  10. 　請求項２乃至９のいずれか１項に記載のパワー半導体モジュールにおいて、
    　前記第２の回路基板の前記第４の導体パターンと前記第５の導体パターンとの電位差に基づいて前記少なくとも１つ以上のスイッチング素子のスイッチ状態が制御される
    ことを特徴とするパワー半導体モジュール。
  11. 　請求項２乃至１０のいずれか１項に記載のパワー半導体モジュールにおいて、
    　前記第２の回路基板の前記第４の導体パターンは、前記少なくとも１つ以上のスイッチング素子の第３の電極端子とワイヤボンディングによって接続され、
    　前記第２の回路基板の前記第５の導体パターンは、前記少なくとも１つ以上のスイッチング素子の第２の電極端子とワイヤボンディングによって接続される
    ことを特徴とするパワー半導体モジュール。
  12. 　請求項２乃至１１のいずれか１項に記載のパワー半導体モジュールにおいて、
    　前記第３の導体パターンと、前記第２の導体パターンの前記第３の給電点とは、ボンディングワイヤによって互いに接続される
    ことを特徴とするパワー半導体モジュール。
  13. 　請求項１２に記載のパワー半導体モジュールにおいて、
    　前記第３の導体パターン上の前記ボンディングワイヤの接続点の近傍には、前記第３の導体パターンと前記第１の導体パターンとの間を互いに絶縁するダミー半導体チップが配置される
    ことを特徴とするパワー半導体モジュール。
  14. 　請求項２乃至１３のいずれか１項に記載のパワー半導体モジュールにおいて、
    　前記第４の導体パターンと前記第３のモジュール電極端子とは、ボンディングワイヤによって互いに接続され、
    　前記第５の導体パターンと前記第４のモジュール電極端子とは、ボンディングワイヤによって互いに接続される
    ことを特徴とするパワー半導体モジュール。
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