WO2017174456A1 - Capteur d'image a pixels actifs en technologie cmos a multiplication d'electrons - Google Patents

Capteur d'image a pixels actifs en technologie cmos a multiplication d'electrons Download PDF

Info

Publication number
WO2017174456A1
WO2017174456A1 PCT/EP2017/057683 EP2017057683W WO2017174456A1 WO 2017174456 A1 WO2017174456 A1 WO 2017174456A1 EP 2017057683 W EP2017057683 W EP 2017057683W WO 2017174456 A1 WO2017174456 A1 WO 2017174456A1
Authority
WO
WIPO (PCT)
Prior art keywords
accumulation
grid
transfer
gate
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/EP2017/057683
Other languages
English (en)
Inventor
Frédéric Mayer
Mathieu FOURNIER
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Teledyne e2v Semiconductors SAS
Original Assignee
e2v Semiconductors SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by e2v Semiconductors SAS filed Critical e2v Semiconductors SAS
Publication of WO2017174456A1 publication Critical patent/WO2017174456A1/fr
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
    • H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
    • H10F39/80—Constructional details of image sensors
    • H10F39/803—Pixels having integrated switching, control, storage or amplification elements
    • H10F39/8037—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor
    • H10F39/80373—Pixels having integrated switching, control, storage or amplification elements the integrated elements comprising a transistor characterised by the gate of the transistor

Definitions

  • the invention relates to an active pixel image sensor, in CMOS technology, with electron multiplication signal amplification for improving the response of the sensor in a low light environment.
  • This multiplication of electrons exploits the effects of ionization by impact obtained by accelerating the electrons, under the effect of intense electric fields.
  • the invention relates more precisely to CMOS active pixel sensors in which the amplification is performed after the integration of charges, outside the photosensitive element but before reading the charges.
  • the basic structure of a CMOS active pixel comprises a photosensitive element, generally a pinned photodiode, which generates and accumulates charges under the effect of the light to which it is exposed; a read node, generally a floating diffusion, in which the charges accumulated in the photodiode are discharged, at the end of the integration time; and a few transistors for performing initialization, transfer and conversion / voltage load functions. These transistors make it possible to control various phases of control of the pixel: integration, transfer of charges for reading; and read (charge / voltage conversion).
  • the reading node is connected to a follower transistor which performs a charge / voltage conversion.
  • the charge transfer of the photodiode into the read node is accomplished by a transfer transistor, actually a simple isolated gate over an active layer region between the photodiode region and the floating diffusion of the read node.
  • the transfer structure between the photodiode and the read node comprises an amplification stage which is arranged between two transfer gates, and the transfer phase. actually takes place in three stages: a transfer time of the charges from the photodiode to the transfer structure; an amplification time by multiplication of charges in the transfer stage; a load transfer time in the reading node.
  • the two transfer gates make it possible to isolate the active region of the amplification stage of the photodiode on the one hand and the reading node on the other hand.
  • the patent application US 2009/015260 proposes an amplification stage structure comprising a succession of three isolated grids: two grids each surmount a storage region for storing the charges and one of these grids is provided to alternately receive a high voltage also allowing a multiplication of electrons in the accumulation region; and a gate is interposed between the two accumulation gates and makes it possible to control the potential of the semiconductor region under this gate which acts as pivot region for the tilting of electrons from one accumulation region to another.
  • the multiplication can occur in the accumulation region under the gate that receives the high voltage, when the electrons return from the other accumulation region.
  • the gain obtained depends on the magnitude of the electric field between the pivot region and the multiplication region and is dependent on the intermediate gate voltage and the accumulator / multiplication gate high voltage; and the number of passages in the multiplication region.
  • the transfer and amplification structure of this pixel thus comprises five isolated grids arranged in succession between the photodiode and the reading node and thus requires the production and routing of five control signals, one per gate, which occupies space in term of routing and generation of control signals.
  • the gain of the multiplication stage depends on the potential difference between the pivot region and an accumulation region which dimensions the electric field which serves to accelerate the electrons to obtain the effect of ionization by impact. And we do not really like to act on the level of the high voltage applied during amplification phase on the gates of the amplification stage, because that has consequences on the circuits (drivers) which are used to supply and apply this high tension ; and on grids that receive these high voltages.
  • the present invention proposes a design of the transfer and amplification stage which requires fewer control signals while allowing adjustment of the gain of the amplification stage by the potential of the pivot region. This improves the dynamics of the sensor at the cost of less complexity of the realization of the control electronics.
  • the invention proposes a clever use of one of the transfer grids located on either side of the amplification stage to control the potential of the pivot region between two accumulation grids of the amplification stage. .
  • the grids are grids spaced apart and isolated from one another, formed of a stack of a dielectric layer (an oxide or silicon nitride) and a conductive layer (polysilicon) , above the semiconductor active surface, and carried out together, in the same steps (deposition / etching) by means of the masks which represent the drawing (in positive or negative) of these grids.
  • Each grid is essentially a plane element, of generally rectangular shape, extending in a surface plane parallel to the plane of the substrate.
  • a transfer gate is used to make the intermediate grid with a narrow portion of transfer gate, completely including the adjacent accumulation grid in this transfer gate. This allows a control of the barrier height of the pivot region of the amplification stage by the barrier voltage applied to this transfer gate.
  • the barrier voltage level is chosen over a range from the nominal low level, which corresponds to the highest barrier height, hence a maximum gain (for given design parameters), to a barrier voltage level. which defines a lower height, corresponding to a lower gain. There is thus a range of adjustment of the amplification gain.
  • each pixel comprises a photosensitive element for producing charges under the effect of light, an insulated gate transfer structure aligned to transfer charges of the photosensitive element upstream to a downstream reading node, and the transfer structure having an amplification stage between a first transfer gate adjacent the upstream side to the photodiode and a second transfer gate adjacent to the downstream side at the reading node, said stage comprising a first accumulation grid adjacent the upstream side to the first transfer gate, a second accumulation gate adjacent the downstream side to the second transfer gate, the two storage gates of the stage being separated by an intermediate grid defining a pivot region between the regions under the accumulation gates, and the first and second accumulation gates being provided to receive in an amplification phase, alternating voltage levels causing charge switching between the two accumulation regions via the pivot region, with multiplication of electrons in at least one accumulation region, characterized in that one of the two transfer gates comprises a narrow part which extends between the two accumulation grids and which constitutes the intermediate grid, the length
  • the transfer grid which forms at the same time intermediate grid thus has a wider main part which creates a potential barrier (outside the transfer phases of course), and a narrower part which forms the intermediate grid and which establishes a barrier lower potential for a unique potential applied to these two parts.
  • the transfer grid which forms at the same time the intermediate grid is the first transfer grid
  • the wider main part is located between the photosensitive element and the first accumulation grid.
  • the transfer gate which forms at the same time intermediate grid is the second transfer gate, then the larger main part is located between the second accumulation grid and the reading node.
  • the transfer grid which also forms an intermediate grid completely surrounds the accumulation grid (first or second accumulation grid depending on whether it is the first or second transfer grid).
  • the other accumulation grid is included in the other transfer grid, and surrounded by it except on the side adjacent to the intermediate grid.
  • the voltage level applied to the transfer gate, a narrow part of which forms the intermediate grid is a voltage level to create a potential barrier in the region under the main part. gate which is set or adjustable to a level between a nominal level and an intermediate level which defines a barrier height lower than the nominal level.
  • the pixel structure further comprises a diffusion layer of a second conductivity type under at least each of the accumulation grids, or which extends at least under the gates of the amplification stage.
  • FIG. 1 shows schematically the structure of an active pixel comprising a transfer stage and amplification between a photosensitive element and a read node;
  • FIGS. 2 and 3 show a view in vertical section and from above of this active pixel structure according to a first embodiment of the invention
  • FIGS. 4 to 6 represent the diagrams of the potentials in the active layer of the pixel in the transfer, amplification and reading phases
  • FIG. 7 is a timing diagram of the control signals of the different gates of the pixel in these different phases.
  • FIG. 8 is a top view of a second embodiment of a grid amplifier stage pixel structure according to the invention.
  • FIG. 9 represents a diagram of the potentials obtained for this structure in one of the steps of the amplification phase;
  • FIGS. 10 and 11 illustrate an alternative embodiment of a grid amplification stage pixel structure according to the invention, providing doping of the upper part of the epitaxial layer under certain grids at least of the structure of pixel according to the invention.
  • the invention is described by taking the example of an image sensor produced in a CMOS technology on a P-type doped semiconductor substrate, comprising pixels arranged in rows and columns.
  • the photodiodes of the pixels are formed by highly doped N-type regions in a P-type substrate referenced to the Vss ground.
  • the photogenerated and multiplied payloads in the pixels are electrons. But the invention would apply equivalently to similar devices in which the payloads would be holes.
  • the conductivity types of the various doped regions indicated below will then in principle be reversed and the potentials applied to the different gates for charge transfers may be of sign opposite to those indicated below.
  • FIG. 1 An active pixel structure comprising an amplification stage transfer structure between a photosensitive member and a read node is illustrated in FIG.
  • the photosensitive element is in the example a photodiode PH, preferably self-polarized.
  • the photodiode will generate and accumulate charges during an integration time in response to the received light.
  • the read node SN generally a floating diffusion, receives the charges coming from the photodiode after the end of the integration period, in order to read a corresponding useful signal by charge / voltage conversion.
  • a transistor T A B is generally associated with the photodiode (but this is not obligatory), which makes it possible to reset it (by emptying it of these charges) at a given moment which thus fixes the beginning of a duration of integration. .
  • these transistors may be for some common to several pixels. They include: a reset transistor T RS T which enables the reading node to be brought to a reference potential level Vref ; a transistor T C v mounted as a follower, which makes it possible to transform the quantity of charges contained in the reading node into a level of electrical voltage (voltage charge conversion); a selection transistor TSEL between the source of the transistor T C v and a column conductor COL which is connected at the bottom of the column to a read circuit.
  • the selection transistor When the selection transistor is active, it is this read circuit that samples the voltage level that is established on the column, after resetting the read node and the voltage level that is established on the column after transfer of the loads in the reading node; it outputs a signal that represents the difference between these two levels.
  • sampling is done in this order, there is a correlated double sampling, which improves the signal-to-noise ratio of the sensor response in low light environment.
  • the structure TF which transfers the charges generated by the photodiode to the reading node and which comprises an amplification stage AMP and it is this transfer structure to which we are particularly interested.
  • the AMP stage is interposed in this structure between a first transfer transistor T T m adjacent from an upstream side to the photodiode and a second transfer transistor T T R2, adjacent a downstream side to the reading node SN. Upstream and downstream are defined relative to the direction of the directional displacement of the charges from the photodiode (upstream) to the reading node (downstream). These transistors are actually simply isolated grids, surmounting a semiconductor region.
  • the amplifier stage located between the two transfer gates TR1 and TR2 is itself formed of grids (isolated gates). More precisely, it comprises a succession of three grids aligned in the direction of charge transfer, comprising a first gate and a second gate each surmounting an accumulation region, and an intermediate gate Gpiv between the two accumulation gates, defining a region pivot (under the gate Gpiv) for the tilts of the electrons between the two accumulation regions: the electrons pass through this pivot region without accumulating there.
  • a control sequence of the pixel essentially comprises the following phases, driven by the transistors or gates of the pixel: a integration phase during which the photodiode exposed to light generates and accumulates charges during an integration period; at the end of the integration period, a charge transfer phase from the photodiode to the transfer and amplification stage, in the semiconductor region under the first transfer gate for example, but preferably in the region semiconductor under the first accumulation grid of the amplification stage; an amplification phase during which a number of electron swing back and forth between the two accumulation regions is caused, via the pivot region, with acceleration of the electrons suitable for causing impact ionization in at least one of the two accumulation regions; at the end of the amplification phase, a transfer phase accumulated charges under the second accumulation grid in the reading node, for reading.
  • FIGS. 2 and 3 are views of a pixel, in a cross-sectional technology AA 'and from above which more particularly illustrate the transfer and amplification structure between the photodiode PH on one side, and the reading node SN of FIG. the other, in an example of a pixel formed in a substrate which preferably comprises a P type epitaxial active layer 12, which is lightly doped (the p-symbol is used to designate this weak doping), on the surface of a layer 10 more doped (p +).
  • the pixel is isolated from neighboring pixels by an insulating barrier 13 which completely surrounds it. This barrier can be a superficial insulating trench above a P-type box.
  • the constituent elements of the pixel are not represented on the scale: in reality the greater part of the surface of the pixel is devolved to the photodiode.
  • the self-biased photodiode PH comprises an n-type semiconductor region 14 implanted in a portion of the depth of the active epitaxial layer 12 formed between the gate AB of the photodiode reset transistor and the first transfer gate TR1.
  • This region 14 is surmounted by a surface region 1 6 of the p + type, which is maintained at a reference potential.
  • this reference potential is the ground potential Vss (zero) of the p + -type substrate 10 located under the active layer 12.
  • the surface region 1 6 is maintained at this ground potential by means of a deep diffusion 15 of p + type which affects this surface region 1 6 and, in the illustrated example, the grounding is performed by an electrical contact provided on this diffusion 15 ( Figure 3).
  • the adjacent grid AB on one side of the photodiode region is adjacent on the opposite side to an N + type region 22 which when biased to a positive reset potential Vdd forms a charge evacuation drain.
  • the read node SN is formed by an n + type diffusion 18 in the active layer 12 adjacent to the upstream side, the second transfer gate TR2, and the downstream side to the gate RST.
  • a contact is formed on the diffusion 18, which connects this diffusion to the gate of the transistor T C v which provides the voltage charge conversion (represented symbolically).
  • the read node reset gate RST overcomes an active layer region between the broadcast 18 and an N + type region 20 connected to a positive reset potential Vref which forms a charge evacuation drain.
  • Levels Vref and Vdd may in principle be equal, but it is not mandatory. In the example, they are equal and correspond to the high nominal level Vh defined by the technology (mainly the gate oxide thickness of the transistors). For example, Vh is of the order of 5 volts.
  • the amplification stage AMP comprises a first accumulation gate G1, an intermediate gate Gpiv and a second accumulation gate G2, arranged successively in this order between the first transfer gate TR1 upstream, and the second transfer gate TR2 downstream.
  • the grids TR1, G1, Gpiv, G2 and T2 are aligned in the charge transfer direction, from the photodiode to the reading node.
  • the transfer and accumulation grids are all grids insulated from the active epitaxial layer 12. Generally they are grids of polysilicon and they are isolated from the active layer 12 by a thin insulating layer (oxide or silicon nitride). These grids are separated from each other by narrow intervals, preferably as narrow as possible taking into account the technology used, to allow precise control of the potentials in the active layer of the transfer structure with the least possible discontinuity. This is indeed to ensure the different electron displacements in this structure with the least possible losses.
  • the intermediate grid Gpiv consists of a narrow part of one of the two transfer grids. In the example of Figure 3, it is the grid TR1 is used.
  • the accumulation grid G1 is preferably included completely in the transfer gate TR1, that is to say, it is surrounded on all sides by the gate TR1, and the gate portion TR1 which is located one side of the gate G1 between the two accumulation gates is narrower than the main part of the transfer gate, which is on the other side, between the photodiode and the accumulation grid. It is this narrower part that constitutes the intermediate grid Gpiv, located in the space between the two accumulation grids G1 and G2.
  • the narrowness is defined in the direction of the length Lpiv measured in the direction of charge transfer, that is to say along the axis of alignment of the grids, as illustrated in FIG.
  • the region under the spacer Gpiv serves as a pivot region for the tilting of electrons from one accumulation region to the other; there is no accumulation of charges in this pivot region: the electrons just pass.
  • the Gpiv gate is sufficiently narrow that the potential of the pivot region under this narrow grid portion is influenced by the amplification voltage level applied to the one or more accumulation gates (which are wide).
  • the potential barrier created by a blocking potential applied to the transfer gate TR1 is higher in the larger main part, and lower in the narrower part constituting the intermediate gate Gpiv
  • This difference in height ensures that the charges transferred from one accumulation region to the other accumulation region under the accumulation gates G1 and G2 remain confined under these gates and do not leak through the transfer gates.
  • the length Lpiv may be of the same order of magnitude as the spacing between the different grids of the structure.
  • this spacer grid Gpiv by a transfer gate portion allows a control of the potential of the pivot region, allowing adjustment of this potential during the amplification phase and therefore a control of the amplification gain; and here is how this control can be done.
  • the accumulation gates G1 and G2 alternately receive low and high potentials and for at least one of the accumulation gates, the high potential is an amplification voltage level VA defined to allow impact ionization, which is higher than the nominal high level Vh defined for the technology.
  • VA is of the order of 7 volts.
  • the transfer gates TR1 and TR2 are controlled to form in the region under each of these gates an impassable barrier for the charges, to isolate the amplification zone of the photodiode and reading node regions. That is to say that these grids receive a so-called "barrier" voltage level to create this impassable barrier, which is the nominal low level, 0 volt, denoted VI, for the substrate technology p considered.
  • a low voltage level, denoted VI ' is applied to the transfer gate forming the intermediate gate Gpiv of the amplification stage, which can take a value equal to or greater than the nominal low level (but which remains obviously lower than the nominal high level, otherwise it would no longer be a low level).
  • the nominal low value zero volt in the example, one obtains a certain height of barrier of the pivot region. If 0.5 volts are applied, this barrier height is lowered by 0.5 volts, that is to say, it approaches the potential of the accumulation region: the gain of amplification will decrease.
  • the amplification gain by multiplication of electrons by impact ionization increases exponentially with the potential height between the pivot region and the accumulation region (for a length Lpiv and a given amplification voltage VA).
  • the adjustment of the potential of the pivot region by the formation of intermediate grid according to the invention therefore allows adjustment of the amplification gain by the barrier voltage level VI 'applied to the transfer gate TR1.
  • VI, Vh and VA are respectively 0, 5 and 7 volts
  • This allows a gain adjustment but also the efficiency of the transfer between the G1 and G2 grids. It is in fact to achieve the right compromise: to have a barrier as high as possible to gain, but remains sufficiently "low” to ensure efficient transfer of loads.
  • VI 'equal to 1 volt In the figures we have chosen VI 'equal to 1 volt.
  • This setting can be a factory setting.
  • an optimized barrier voltage level is defined for given light conditions, corresponding to a given application / use of the sensor.
  • This setting can be a setting defined by a user, by configuration (hardware or software) of the sensor.
  • This setting can be further defined by an associated processing circuit, in the sensor or in an image processing circuit interfaced with the sensor, depending on the measurement signals (images) provided by the pixels or a measurement of bright atmosphere.
  • FIGS. 4 to 6 represent the potential diagrams in the semiconductor active layer 12 in the different phases of transfer control, amplification and reading, and FIG. chronogram of the control signals applied to the different grids in the transfer and amplification phases.
  • the two accumulation grids G1 and G2 are used as multiplication grids: each allows an amplification by impact ionization in the respective accumulation region 32, 34 under the grid (a single grid could be used thus to amplify the signal, the other gate serving only for the temporary storage of the charges).
  • the different gates alternately receive a low voltage level and a high voltage level, and it is these alternations that allow the directional displacement of the charges from one region to another.
  • a sequencing circuit elaborates and provides the control signals (switching) of the different gates, from the different voltage levels defined above, VI, VI ', Vh and VA provided by suitable circuits not shown. In the example:
  • the gate TR1 receives the level VI 'as a low voltage level, alternating with the nominal high level Vh. It could be expected to apply the low level VI 'only in the amplification phase, and the nominal low level VI otherwise.
  • the gates TR2, G1, G2 alternately receive the nominal low voltage level VI and the high voltage level Vh.
  • the accumulation grids (and multiplication) G1 and G2 alternately receive the nominal low voltage level VI and the amplification voltage level VA (higher than the Vh level).
  • the grids AB and RST alternately receive a low level which is in principle the low level VI, and a high level which is in principle the level Vh. But it is recalled that one can in practice use low and high levels a little different to polarize these transistors. For example to reduce the reset noise, it is possible to bias the reset transistor T RS T first in high inversion mode to quickly bring the reading node to a reference level (Vref) ("hard reset”), then under low threshold (“soft reset”) so as to reduce the so-called kTC noise. This is achieved by playing on the levels applied to the grid and / or the drain.
  • Vref reference level
  • soft reset low threshold
  • At least the transfer gate TR1 is maintained at the low voltage level VI '(but this could be VI) to create a barrier that is in principle impassable for the charges generated and accumulated during the integration period by the photodiode.
  • the other transfer gates TR2 and accumulation G1 and G2 are also at the nominal low voltage level VI (step 100, FIG. 4).
  • a first transfer phase (FIG. 4), controlled by the gate TR1 (input of the transfer structure) to discharge all the charges accumulated in the photodiode PH towards a region semiconductor which may be the region 31 under this gate TR1, but which is preferably (and as shown) the region 32 under the first accumulation gate G1.
  • gate G1 to VA is raised to form a deep potential well in region 32 under this gate (step 101); then the gate TR1 is brought to Vh, to lower the potential barrier of the region 31 under this gate to an intermediate potential between the internal reference potential vbi of the photodiode region 14 and the potential of the accumulation region 32 ( step 102): the charges are discharged into the region 32.
  • step 103 ends with step 103, to reform a barrier that is in principle insurmountable between the photodiode and the amplification zone, by bringing the gate TR1 back to the low voltage level , before starting the amplification phase.
  • the amplification phase can begin ( Figure 5).
  • the transfer gates TR1 and TR2 are maintained at a low voltage level to create impassable barriers for the charges contained in the amplification zone (under the gates G1, Gpiv and G2).
  • the low voltage level of the gate Tr1 is the low level VI 'which can be greater than or equal to the nominal low level VI, and which is used to adjust the barrier height of the pivot region 33 under the Gpiv grid.
  • This potential barrier height of the region 33 depends on VI 'but is also influenced by the high amplification voltage VA applied to one and / or the other of the two accumulation gates G1 and G2.
  • the potential barrier in the region 31 under the main grid portion TR1 which is adjacent to the photodiode is higher than in the region 33 under the narrow gate portion TR1 which forms the Gpiv grid.
  • the amplification phase achieves a multiplicity (a few tens to several hundreds) of load shifts from one accumulation region to another, by the alternation of potentials applied to the accumulation gates G1 and G2.
  • the charges confined in the accumulation region 32 under the gate G1 in the step 103 are first tilted to the accumulation region 34 under the gate G2 (steps 104 to 105), then tilted from the region 34 to the region 32 (steps 106 to 107).
  • the sequences of steps 104 and 105, then 106 and 107 are repeated until the desired number of tilts (which can be fixed or adjustable) is obtained.
  • the amplification phase is terminated after a last sequence of steps 104 and 105, at the end of which the charges are all accumulated in the region 34 under the gate G2: this includes the charges obtained from the photodiode, plus those obtained by multiplication during each switchover. From there, these charges can be transferred to the floating diffusion 18 of the read node SN through the transfer gate TR2.
  • the reading phase of the pixel can begin.
  • the transfer and amplification structure forms a structure for temporarily storing the charges
  • the reading node can be reset before transferring the charges from the photodiode and the amplification.
  • CDS correlated double sampling sequence
  • the reading node SN is reset, by discharging the charges via the drain drain region 20 to the reference voltage Vref, by the transistor RST (step 108) and then isolating the storage node of this drain region 20 (step 109); the pixel being selected (high level SEL gate), it is then possible to sample (SHR) the reference voltage level established by the transistor Tcv on the column conductor; the charges of the region 34 under the gate G2 are then transferred into the reading node SN in three steps: the potential barrier of the region 35 is lowered under the gate TR2 (step 1 10); then raising the potential level of the region 35 under the gate G2 (step 1 1 1); then raising the potential barrier under the gate TR2 (step 1 12). The corresponding potential of the read node can then be sampled (SHS) in the read circuit.
  • the timing diagram of FIG. 7 shows the general form of the various control signals supplied by a circuit (not shown because out of the pixel) from the voltages VI, VI ', Vh and VA, making it possible to sequence the various steps 101 through 1 12 described.
  • a low voltage level VI 'greater than VI (zero volts) applied to the transfer gate TR1 may generate a dark current in the photodiode (creation of a strong electric field on the photodiode side).
  • FIGS. 8 and 9 Another solution illustrated by FIGS. 8 and 9 consists of choosing the second transfer gate TR2 which is the one adjacent to the reading node SN, to produce the intermediate gate Gpiv according to the invention. It is therefore this second grid TR2 which is applied as a low level, the specific low level VI '; and the gate TR1 receives VI. This is the only thing that changes from all that has been previously described with reference to Figures 2 to 7. Using this grid TR2 to achieve the intermediate gate Gpiv, no additional dark current is created. In the embodiments described, the electric charge transfers from the photodiode region to the storage node are at the surface of the active epitaxial layer 12.
  • n-doped region 40 in the upper part of the epitaxial layer 12, at least under the accumulation gates G1 and G2 of the stage amplification.
  • the quality of the charge transfer in the amplification stage is at least improved by limiting the possibilities of surface charge recombination due to surface defects.
  • a continuous n-doped region is provided over the whole of the three grids G1, Gpiv and G2 of the stage, or even under the whole extent of the succession of grids TR1, G1, Gpiv G2 and TR2 of the structure. transfer between the photodiode and the reading node.
  • the gate G2 is advantageously included in the grid TR2 and surrounded by it except on the side adjacent to the Gpiv spacer grid.
  • This configuration of the grids TR1 and TR2 around the multiplication gates G1 and G2 advantageously makes it possible to move these multiplication gates away from the isolation region 13 which surrounds the pixel completely.
  • this isolation region 13 and more precisely the superficial insulating trench, has many surface defects, which are electron traps. And this is why this region 13 is passivated by an oxide layer on the surface. But a high voltage applied near the isolation region 13 would tend to render the passivation by the oxide ineffective.
  • the high voltage is removed from this region 13.
  • FIG. 9 similarly illustrates the case where it is the grid TR2 which forms the intermediate grid: the grid G1 is advantageously included in the grid TR1 and surrounded by it except on the side adjacent to the intermediate grid Gpiv.
  • the invention is not limited to the examples of pixel structures and sequencing described. Variations and modifications are possible. In particular, as recalled in the introduction, it is possible to make similar devices in which the charges will be not electrons, but holes. Also, the invention applies to both front-illuminated sensors and rear-illuminated sensors (thinned substrate).
  • the transfer grid that also serves as an intermediate grid may not completely surround the accumulation grid but have a simple narrow extension separating the two accumulation grilles. However, the arrangement where it completely surrounds the accumulation grid is preferred because it prevents the accumulation grids from being in contact with the insulating oxide which delimits the pixel.
  • the invention makes it possible to avoid glare situations, and therefore to widen the dynamics of the sensor, by lowering the gain of the stage, with a limited number of control signals of the pixel amplification structure and without play on the amplification voltage levels used.

Landscapes

  • Solid State Image Pick-Up Elements (AREA)

Abstract

Dans un pixel actif CMOS incluant un étage d'amplification AMP à grilles isolées entre l'élément photosensible PH du pixel et un noeud de lecture SN associé à un circuit de conversion charge/tension, on réalise une grille intercalaire Gpiv entre les deux grilles d'accumulation G1, G2 de l'étage d'amplification avec l'une des deux grilles de transfert TR1, TR2 située l'une entre la photodiode et une grille d'accumulation G1 et l'autre entre l'autre grille d'accumulation G2 et le noeud de lecture. La grille d'accumulation adjacente G1 est incluse complètement dans la grille de transfert TR1, définissant d'un côté de la grille d'accumulation, une partie de grille entre les deux grilles d'accumulation qui est plus étroite qu'une partie principale de grille de transfert sur le côté opposé, et cette partie plus étroite forme la grille intercalaire Gpiv. De cette façon on peut régler la hauteur de barrière de la région sous la grille intercalaire qui forme une région pivot pour le basculement des charges d'une région d'accumulation à l'autre.

Description

CAPTEUR D'IMAGE A PIXELS ACTIFS EN
TECHNOLOGIE CMOS A MULTIPLICATION D'ELECTRONS
DOMAINE TECHNIQUE
L'invention concerne un capteur d'image à pixels actifs, en technologie CMOS, à amplification de signal par multiplication d'électrons permettant d'améliorer la réponse du capteur en faible ambiance lumineuse. Cette multiplication d'électrons exploite les effets d'ionisation par impact obtenus en accélérant les électrons, sous l'effet de champs électriques intenses. L'invention concerne plus précisément les capteurs à pixels actifs CMOS dans lesquels l'amplification est réalisée après l'intégration de charges, en dehors de l'élément photosensible mais avant la lecture des charges.
ETAT DE L'ART
Les principes généraux de la technique d'amplification de signal par multiplication de charges dans les pixels actifs CMOS sont connus et décrits dans la littérature scientifique et les brevets qui s'y rapportent. On rappellera seulement ici que cette amplification doit être obtenue dans la structure même du pixel avant de réaliser la conversion charge/tension des charges générées sous l'effet de la lumière dans l'élément photosensible du pixel et stockées par celui-ci. Si on prend l'exemple de pixels réalisés dans un substrat semi-conducteur de type P, les charges stockées par l'élément photosensible seront des électrons et l'amplification de signal est obtenue en provoquant des déplacements de ces électrons dans le semi-conducteur, avec des tensions d'accélération telles que des électrons secondaires sont arrachés du semi-conducteur, par effet d'ionisation par impact. Pour un même nombre de photons reçus par la photodiode, le pixel va produire plus d'électrons, qui sont ensuite transférés vers le nœud de lecture.
La publication "Electron Multiplying device Made on a 180 nm standard CMOS Imaging Technology" P. Fereyre et al., Proc. Int. Image Sens. Workshop, Vaals, The Netherlands, de Juin 2015, pp. 328-331 , présente notamment deux approches qui sont proposées dans l'état de l'art pour réaliser une multiplication d'électrons dans un pixel actif CMOS. La première propose une multiplication dans la photodiode, en même temps que l'intégration ; l'autre propose une multiplication à l'extérieur de la photodiode et après l'intégration mais avant la conversion charge/tension. C'est cette dernière approche qui nous intéresse dans la présente invention.
La structure de base d'un pixel actif de technologie CMOS comprend un élément photosensible, généralement une photodiode auto- polarisée ("pinned photodiode"), qui génère et accumule des charges sous l'effet de la lumière à laquelle elle est exposée ; un nœud de lecture, généralement une diffusion flottante, dans laquelle les charges accumulées dans la photodiode sont déversées, à la fin de la durée d'intégration ; et quelques transistors pour réaliser des fonctions d'initialisation, transfert et conversion/charges tension. Ces transistors permettent de piloter différentes phases de commande du pixel : intégration, transfert de charges pour la lecture ; et lecture (conversion charges/tension). Notamment le nœud de lecture est relié à un transistor monté en suiveur qui réalise une conversion charges/tension. Le transfert des charges de la photodiode dans le nœud de lecture est réalisé par un transistor de transfert, en réalité une simple grille isolée au-dessus d'une région de couche active entre la région de photodiode et la diffusion flottante du nœud de lecture.
Dans la structure de pixel à étage d'amplification hors de la photodiode qui nous intéresse, la structure de transfert entre la photodiode et le nœud de lecture comprend un étage d'amplification qui est disposé entre deux grilles de transfert, et la phase de transfert s'effectue en réalité en trois temps : un temps de transfert des charges de la photodiode vers la structure de transfert ; un temps d'amplification par multiplication de charges dans l'étage de transfert ; un temps de transfert des charges dans le nœud de lecture. Pendant l'amplification, les deux grilles de transfert permettent d'isoler la région active de l'étage d'amplification de la photodiode d'une part et du nœud de lecture d'autre part.
Dans ce contexte, la demande de brevet US 2009/015260 propose une structure d'étage d'amplification comprenant une succession de trois grilles isolées : deux grilles surmontent chacune une région d'accumulation permettant le stockage des charges et une de ces grilles est prévue pour recevoir en alternance une haute tension permettant aussi une multiplication d'électrons dans la région d'accumulation ; et une grille est intercalée entre les deux grilles d'accumulation et permet de contrôler le potentiel de la région semi-conductrice sous cette grille qui agit comme région pivot pour le basculement des électrons d'une région d'accumulation à l'autre. Dans cette structure, la multiplication peut se produire dans la région d'accumulation sous la grille qui reçoit la haute tension, lorsque les électrons reviennent de l'autre région d'accumulation. Le gain obtenu dépend de l'amplitude du champ électrique entre la région pivot et la région de multiplication et dépend de la tension de grille intercalaire et de la haute tension de grille d'accumulation/multiplication ; et du nombre de passages dans la région de multiplication.
La structure de transfert et amplification de ce pixel comprend ainsi cinq grilles isolées disposées en succession entre la photodiode et le nœud de lecture et nécessite donc la production et le routage de cinq signaux de commande, un par grille, ce qui occupe de la place en terme de routage et de génération des signaux de commande.
Une autre structure décrite dans les demandes EP2503596 et EP2503776 permet de simplifier le routage et le contrôle des signaux de commande par l'utilisation d'une diode auto-polarisée pour réaliser la région pivot de l'étage de multiplication. Cette région pivot n'étant qu'une zone de transit pour les électrons (pas de stockage de charges), le potentiel de cette région pivot est le potentiel interne de la diode autopolarisée : ce potentiel est fixé et fonction des différentes concentrations de dopants, grâce à la diffusion superficielle qui est portée au potentiel du substrat semi-conducteur dans lequel est réalisée la diode.
Mais le gain de l'étage de multiplication dépend de la différence de potentiel entre la région pivot et une région d'accumulation qui dimensionne le champ électrique qui sert à accélérer les électrons pour obtenir l'effet d'ionisation par impact. Et on n'aime pas tellement agir sur le niveau de la haute tension appliquée en phase d'amplification sur les grilles de l'étage d'amplification, car cela a des conséquences sur les circuits (drivers) qui servent à fournir et appliquer cette haute tension ; et sur les grilles qui reçoivent ces hautes tensions.
RESUME DE L'INVENTION
La présente invention propose une conception de l'étage de transfert et amplification qui nécessite moins de signaux de commande tout en permettant un réglage du gain de l'étage d'amplification par le potentiel de la région pivot. On améliore ainsi la dynamique du capteur au prix d'une moindre complexité de la réalisation de l'électronique de commande.
L'invention propose une utilisation astucieuse de l'une des grilles de transfert situées de part et d'autre de l'étage d'amplification pour contrôler le potentiel de la région pivot entre deux grilles d'accumulation de l'étage d'amplification.
On rappelle que dans la structure de pixel, les grilles sont des grilles espacées et isolées les unes des autres, formées d'un empilement d'une couche de diélectrique (un oxyde ou nitrure de silicium) et d'une couche conductrice (polysilicium), au-dessus de la surface active de semiconducteur, et réalisées ensemble, dans les même étapes (dépôt/gravure) au moyen des masques qui représentent le dessin (en positif ou négatif) de ces grilles. Chaque grille est essentiellement un élément plan, de forme généralement rectangulaire, s'étendant dans un plan de surface parallèle au plan du substrat.
Selon l'invention, on utilise une grille de transfert pour réaliser la grille intercalaire avec une partie étroite de grille de transfert, en incluant complètement la grille d'accumulation adjacente dans cette grille de transfert. On permet ainsi un contrôle de la hauteur de barrière de la région pivot de l'étage d'amplification par la tension de barrière appliquée à cette grille de transfert.
Plus précisément le niveau de tension de barrière est choisi sur une plage allant du niveau bas nominal, qui correspond à la hauteur de barrière la plus haute, donc un gain maximal (pour des paramètres de conception donnés), à un niveau de tension de barrière qui définit une hauteur plus basse, correspondant à un gain plus faible. On dispose ainsi d'une plage de réglage du gain d'amplification.
L'invention concerne donc un capteur d'image à pixels actifs en technologie CMOS, dans lequel chaque pixel comprend un élément photosensible pour produire des charges sous l'effet de la lumière, une structure de transfert à grilles isolées alignées pour transférer les charges de l'élément photosensible en amont vers un nœud de lecture en aval, et la structure de transfert comportant un étage d'amplification entre une première grille de transfert adjacente du côté amont à la photodiode et une deuxième grille de transfert adjacente du côté aval au nœud de lecture, ledit étage comprenant une première grille d'accumulation adjacente du côté amont à la première grille de transfert, une deuxième grille d'accumulation adjacente du côté aval à la deuxième grille de transfert, les deux grilles d'accumulation de l'étage étant séparées par une grille intercalaire définissant une région pivot entre les régions sous les grilles d'accumulation, et la première et la deuxième grille d'accumulation étant prévues pour recevoir dans une phase d'amplification, des alternances de niveaux de tensions entraînant des basculements de charges entre les deux régions d'accumulation via la région pivot, avec multiplication d'électrons dans une région d'accumulation au moins, caractérisé en ce que l'une des deux grilles de transfert comporte une partie étroite qui s'étend entre les deux grilles d'accumulation et qui constitue la grille intercalaire, la longueur de cette partie étroite dans le sens du transfert de charges entre les deux grilles d'accumulation étant telle que le potentiel sous cette partie étroite, influencé du fait de cette étroitesse par le potentiel sous l'une ou l'autre des grilles d'accumulation, établit une barrière de potentiel plus basse que la barrière de potentiel qui est établie sous le reste de la grille de transfert.
La grille de transfert qui forme en même temps grille intercalaire comporte donc une partie principale plus large qui crée une barrière de potentiel (en dehors des phases de transfert bien sûr), et une partie plus étroite qui forme la grille intercalaire et qui établit une barrière de potentiel plus basse pour un potentiel unique appliqué à ces deux parties.
Si la grille de transfert qui forme en même temps la grille intercalaire est la première grille de transfert, alors la partie principale plus large est située entre l'élément photosensible et la première grille d'accumulation. Si au contraire la grille de transfert qui forme en même temps grille intercalaire est la deuxième grille de transfert, alors la partie principale plus large est située entre la deuxième grille d'accumulation et le nœud de lecture.
De préférence, la grille de transfert qui forme aussi grille intercalaire entoure complètement la grille d'accumulation (première ou deuxième grille d'accumulation selon qu'il s'agit de la première ou seconde grille de transfert). De préférence l'autre grille d'accumulation est incluse dans l'autre grille de transfert, et entourée par celle-ci sauf sur le côté adjacent à la grille intercalaire. Selon un aspect de l'invention, en phase d'amplification, le niveau de tension appliquée à la grille de transfert dont une partie étroite forme la grille intercalaire est un niveau de tension pour créer une barrière de potentiel dans la région sous la partie principale de grille et qui est réglé ou réglable à un niveau compris entre un niveau nominal et un niveau intermédiaire qui définit une hauteur de barrière plus faible que le niveau nominal.
Dans un perfectionnement, si la couche active dans laquelle circulent les charges issues de l'élément photosensible est une couche semiconductrice d'un premier type de conductivité, la structure de pixel comprend en outre une couche de diffusion d'un deuxième type de conductivité sous au moins chacune des grilles d'accumulation, ou qui s'étend au moins sous les grilles de l'étage d'amplification.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels :
- la figure 1 représente schématiquement la structure d'un pixel actif comprenant un étage de transfert et amplification entre un élément photosensible et un nœud de lecture ;
- les figures 2 et 3 représentent en vue en coupe verticale et de dessus de cette structure de pixel actif selon un premier mode de réalisation de l'invention
- les figures 4 à 6 représentent les diagrammes des potentiels dans la couche active du pixel dans les phases de transfert, amplification et lecture ;
- la figure 7 est un chronogramme des signaux de commande des différentes grilles du pixel dans ces différentes phases ;
- la figure 8 illustre en vue de dessus un deuxième mode de réalisation d'une structure de pixel à étage d'amplification à grilles selon l'invention ; - la figure 9 représente un diagramme des potentiels obtenu pour cette structure dans l'une des étapes de la phase d'amplification ;
- les figures 10 et 1 1 illustrent une variante de réalisation d'une structure de pixel à étage d'amplification à grilles selon l'invention, prévoyant un dopage de la partie supérieure de la couche épitaxiale sous certaines grilles au moins de la structure de pixel selon l'invention.
DESCRIPTION DÉTAILLÉE
L'invention est décrite en prenant l'exemple d'un capteur d'image réalisé dans une technologie CMOS sur substrat semi-conducteur dopé de type P, comprenant des pixels arrangés en lignes et colonnes. Les photodiodes des pixels y sont formées par des régions fortement dopées de type N dans un substrat de type P référencé à la masse Vss. Les charges utiles photogénérées et multipliées dans les pixels y sont des électrons. Mais l'invention s'appliquerait de manière équivalente à des dispositifs similaires dans lesquels les charges utiles seraient des trous. Les types de conductivité des différentes régions dopées indiqués ci-après seront alors en principe inversés et les potentiels appliqués aux différentes grilles pour les transferts de charge pourront être de signe opposé à ceux indiqués ci-après.
Une structure de pixel actif comprenant une structure de transfert à étage d'amplification entre un élément photosensible et un nœud de lecture est illustrée sur la figure 1 . L'élément photosensible est dans l'exemple une photodiode PH, de préférence auto-polarisée. La photodiode va générer et accumuler des charges pendant une durée d'intégration en réponse à la lumière reçue. Le nœud de lecture SN, généralement une diffusion flottante, reçoit les charges issues de la photodiode après la fin de la durée d'intégration, en vue de la lecture d'un signal utile correspondant par conversion charges/tension. Un transistor TAB est généralement associé à la photodiode (mais ce n'est pas obligatoire), qui permet de la réinitialiser (en la vidant de ces charges) à un instant déterminé qui fixe ainsi le début d'une durée d'intégration. Au nœud de lecture sont associés plusieurs transistors qui permettent de séquencer et réaliser la lecture du pixel. Selon les architectures, ces transistors peuvent être pour certains communs à plusieurs pixels. Ils comprennent : un transistor de réinitialisation TRST qui permet d'amener le nœud de lecture à un niveau de potentiel de référence Vref ; un transistor TCv monté en suiveur, qui permet de transformer la quantité de charges contenue dans le nœud de lecture en un niveau de tension électrique (conversion charges tension) ; un transistor de sélection TSEL entre la source du transistor TCv et un conducteur colonne COL qui est connecté en pied de colonne à un circuit de lecture. Lorsque le transistor de sélection est actif, c'est ce circuit de lecture qui échantillonne le niveau de tension qui s'établit sur la colonne, après réinitialisation du nœud de lecture et le niveau de tension qui s'établit sur la colonne après transfert des charges dans le nœud de lecture ; il fournit en sortie un signal qui représente la différence ces deux niveaux. Lorsque l'échantillonnage est réalisé dans cet ordre, on a un double échantillonnage corrélé, qui améliore le rapport signal sur bruit de la réponse du capteur en faible ambiance lumineuse.
Entre la photodiode PH et le nœud de lecture SN, on trouve la structure TF qui assure le transfert des charges générées par la photodiode vers le nœud de lecture et qui comprend un étage d'amplification AMP et c'est cette structure de transfert à laquelle on s'intéresse plus particulièrement. L'étage AMP est intercalé dans cette structure entre un premier transistor de transfert TTm adjacent d'un côté amont à la photodiode et un deuxième transistor de transfert TTR2, adjacent d'un côté aval au nœud de lecture SN. L'amont et l'aval sont définis par rapport au sens du déplacement directionnel des charges de la photodiode (amont) vers le nœud de lecture (aval). Ces transistors sont en réalité simplement des grilles isolées, surmontant une région de semiconducteur.
L'étage amplificateur situé entre les deux grilles de transfert TR1 et TR2 est lui-même formé de grilles (grilles isolées). Plus précisément il comprend une succession de trois grilles alignées dans le sens du transfert des charges, comprenant une première grille et une deuxième grille surmontant chacune une région d'accumulation, et une grille intercalaire Gpiv entre les deux grilles d'accumulation, définissant une région pivot (sous la grille Gpiv) pour les basculements des électrons entre les deux régions d'accumulation : les électrons passent par cette région pivot sans s'y accumuler.
Une séquence de commande du pixel comprend essentiellement les phases suivantes, pilotées par les transistors ou grilles du pixel : une phase d'intégration pendant laquelle la photodiode exposée à la lumière génère et accumule des charges pendant une durée d'intégration ; à la fin de la durée d'intégration, une phase de transfert des charges de la photodiode vers l'étage de transfert et amplification, dans la région de semi-conducteur sous la première grille de transfert par exemple, mais de préférence dans la région de semi-conducteur sous la première grille d'accumulation de l'étage d'amplification ; une phase d'amplification pendant laquelle on provoque un certain nombre de basculements allers et retours des électrons entre les deux régions d'accumulation, via la région pivot, avec accélération des électrons propre à provoquer une ionisation par impact dans au moins l'une des deux régions d'accumulation ; à la fin de la phase d'amplification, une phase de transfert des charges accumulées sous la deuxième grille d'accumulation dans le nœud de lecture, en vue de la lecture. Les figures 2 et 3 sont des vues d'un pixel, dans une technologie en coupe transversale A A' et de dessus qui illustrent plus particulièrement la structure de transfert et amplification entre la photodiode PH d'un côté, et le nœud de lecture SN de l'autre, dans un exemple de pixel formé dans un substrat qui comprend de préférence une couche active épitaxiale 12 de type P, peu dopée (le symbole p- est utilisé pour désigner ce faible dopage), à la surface d'une couche 10 plus dopée (p+). Le pixel est isolé des pixels voisins par une barrière isolante 13 qui l'entoure complètement. Cette barrière peut être une tranchée isolante superficielle au-dessus d'un caisson de type P. Dans les diverses figures, les éléments constitutifs du pixel ne sont pas représentés à l'échelle : en réalité la plus grande partie de la surface du pixel est dévolue à la photodiode.
La photodiode auto-polarisée PH comprend une région semi- conductrice 14 de type n implantée dans une partie de la profondeur de la couche active épitaxiale 12, formée entre la grille AB du transistor de réinitialisation de la photodiode et la première grille de transfert TR1 . Cette région 14 est surmontée par une région superficielle 1 6 de type p+, qui est maintenue à un potentiel de référence. Dans le cas le plus simple, ce potentiel de référence est le potentiel de masse Vss (zéro) du substrat 10 de type p+ situé sous la couche active 12. La région superficielle 1 6 est maintenue à ce potentiel de masse au moyen d'une diffusion profonde 15 de type p+ qui touche cette région superficielle 1 6 et, dans l'exemple illustré, la mise à la masse est réalisée par un contact électrique prévu sur cette diffusion 15 (figure 3).
La grille AB adjacente d'un côté à la région de photodiode, est adjacente sur le côté opposé à une région 22 de type N+ qui quand elle est polarisée à un potentiel de réinitialisation positif Vdd forme un drain d'évacuation des charges.
Le nœud de lecture SN est formé par une diffusion 1 8 de type n+ dans la couche active 12 adjacente du côté amont, à la deuxième grille de transfert TR2, et du côté aval, à la grille RST. Un contact est formé sur la diffusion 18, qui relie cette diffusion à la grille du transistor TCv qui assure la conversion charge tension (représenté symboliquement). La grille de réinitialisation RST du nœud de lecture surmonte une région de couche active entre la diffusion 18 et une région 20 de type N+ reliée à un potentiel de réinitialisation positif Vref qui forme un drain d'évacuation des charges. Les niveaux Vref et Vdd peuvent être en principe égaux, mais ce n'est pas obligatoire. Dans l'exemple, ils sont égaux et correspondent au niveau haut nominal Vh défini par la technologie (principalement l'épaisseur d'oxyde de grille des transistors). Par exemple, Vh est de l'ordre de 5 volts.
L'étage d'amplification AMP comprend une première grille d'accumulation G1 , une grille intercalaire Gpiv et une deuxième grille d'accumulation G2, disposée successivement dans cet ordre entre la première grille de transfert TR1 en amont, et la deuxième grille de transfert TR2 en aval. Les grilles TR1 , G1 , Gpiv, G2 et T2 sont alignées suivant la direction de transfert des charges, de la photodiode vers le nœud de lecture.
Les grilles de transfert et d'accumulation sont toutes des grilles isolées de la couche active épitaxiale 12. Généralement ce sont des grilles de polysilicium et elles sont isolées de la couche active 12 par une fine couche isolante (oxyde ou nitrure de silicium). Ces grilles sont séparées les unes des autres par des intervalles étroits, de préférence le plus étroit possible compte-tenu de la technologie utilisée, pour permettre un contrôle précis des potentiels dans la couche active de la structure de transfert avec le moins de discontinuité possible. Il s'agit en effet d'assurer les différents déplacements d'électrons dans cette structure avec le moins de pertes possibles. Selon l'invention, la grille intercalaire Gpiv est constituée par une partie étroite de l'une des deux grilles de transfert. Dans l'exemple de la figure 3, c'est la grille TR1 qui est utilisée. La grille d'accumulation G1 est de préférence incluse complètement dans la grille de transfert TR1 , c'est-à-dire qu'elle est entourée de tous les côtés par la grille TR1 , et la partie de grille TR1 qui se trouve d'un côté de la grille G1 entre les deux grilles d'accumulation est plus étroite que la partie principale de la grille de transfert, qui se trouve de l'autre côté, entre la photodiode et la grille d'accumulation. C'est cette partie plus étroite qui constitue la grille intercalaire Gpiv, située dans l'espace entre les deux grilles d'accumulation G1 et G2. L'étroitesse est définie dans le sens de la longueur Lpiv mesurée dans le sens de transfert des charges, c'est-à-dire suivant l'axe d'alignement des grilles, comme illustré sur la figure 3.
La région sous la grille intercalaire Gpiv sert de région pivot pour le basculement des électrons d'une région d'accumulation dans l'autre ; il n'y a pas d'accumulation de charges dans cette région pivot : les électrons ne font que passer. La grille Gpiv est suffisamment étroite pour que le potentiel de la région pivot sous cette partie étroite de grille soit influencé par le niveau de tension d'amplification appliqué sur la ou les grilles d'accumulation (qui sont larges). Il en résulte que la barrière de potentiel créée par un potentiel de blocage appliqué à la grille de transfert TR1 est plus haute dans la partie principale plus large, et moins haute dans la partie plus étroite constituant la grille intercalaire Gpiv Cette différence de hauteur assure que les charges transférées d'une région d'accumulation vers l'autre région d'accumulation sous les grilles d'accumulation G1 et G2 restent confinées sous ces grilles et ne fuient pas à travers les grilles de transfert. La longueur Lpiv peut être du même ordre de grandeur que l'espacement entre les différentes grilles de la structure.
La constitution astucieuse de cette grille intercalaire Gpiv par une partie de grille de transfert permet un contrôle du potentiel de la région pivot, permettant un réglage de ce potentiel pendant la phase d'amplification et donc un réglage du gain d'amplification ; et voici comme ce contrôle peut se faire. Pendant la phase d'amplification :
- les grilles d'accumulation G1 et G2 reçoivent en alternance des potentiels bas et haut et pour au moins l'une des grilles d'accumulation, le potentiel haut est un niveau de tension d'amplification VA défini pour permettre une ionisation par impact, qui est supérieur au niveau haut nominal Vh défini pour la technologie. Dans un exemple, VA est de l'ordre de 7 volts.
- les grilles de transfert TR1 et TR2 sont commandées pour former dans la région sous chacune de ces grilles une barrière infranchissable pour les charges, pour isoler la zone d'amplification des régions de photodiode et nœud de lecture. C'est-à-dire que ces grilles reçoivent un niveau de tension dit "de barrière" pour créer cette barrière infranchissable, qui est le niveau bas nominal, 0 volt, noté VI, pour la technologie sur substrat p considérée. Dans l'invention, on applique sur la grille de transfert formant la grille intercalaire Gpiv de l'étage d'amplification, un niveau de tension bas, noté VI', qui peut prendre une valeur égale ou supérieure au niveau bas nominal (mais qui reste évidemment inférieur au niveau haut nominal, sans quoi ce ne serait plus un niveau bas). Si on applique sur la grille de transfert, la valeur basse nominale, zéro volt dans l'exemple, on obtient une certaine hauteur de barrière de la région pivot. Si on applique 0,5 volt, on abaisse de 0,5 volt cette hauteur de barrière, c'est-à- dire qu'elle se rapproche du potentiel de la région d'accumulation : le gain d'amplification va diminuer.
Or le gain d'amplification par multiplication d'électrons par ionisation par impact augmente de façon exponentielle avec la hauteur de potentiel entre la région pivot et la région d'accumulation (pour une longueur Lpiv et une tension d'amplification VA données). Le réglage du potentiel de la région pivot par la constitution de grille intercalaire selon l'invention permet donc un réglage du gain d'amplification par le niveau de tension de barrière VI' appliqué sur la grille de transfert TR1 . Dans l'exemple ci-dessus où VI, Vh et VA sont respectivement de 0, 5 et 7 volts, une plage de valeurs possibles pour VI' peut être 0 - 1 , 2 volts. Cela permet un réglage du gain mais aussi de l'efficacité du transfert entre les grilles G1 et G2. Il s'agit en fait de réaliser le bon compromis : avoir une barrière la plus haute possible pour avoir du gain, mais qui reste suffisamment "basse" pour assurer un transfert efficace des charges. Dans les figures on a choisi VI' égal à 1 volt.
Ce réglage peut être un réglage usine. Dans ce cas on définit un niveau de tension de barrière optimisé pour des conditions de lumière données, correspondant à une application/utilisation donnée du capteur.
Ce réglage peut être un réglage défini par un utilisateur, par configuration (matérielle ou logicielle) du capteur.
Ce réglage peut encore être défini par un circuit de traitement associé, dans le capteur ou dans un circuit de traitement d'image interfacé avec le capteur, en fonction des signaux de mesure (images) fournis par les pixels ou d'une mesure d'ambiance lumineuse.
On bénéficie d'une structure à amplification utilisant un nombre de signaux de commande d'amplification optimal, permettant un réglage du gain d'amplification par un niveau de tension de barrière de grille de transfert. Le fonctionnement de la structure va maintenant être expliqué en référence aux figures 4 à 6 qui représentent les diagrammes de potentiel dans la couche active 12 semi-conducteur dans les différentes phases de commande de transfert, amplification et lecture et de la figure 7 qui est un chronogramme des signaux de commande appliqués sur les différentes grilles dans les phases de transfert et d'amplification.
Dans l'exemple, les deux grilles d'accumulation G1 et G2 y sont utilisées comme grilles de multiplication : chacune permet une amplification par ionisation par impact dans la région d'accumulation respective 32, 34 sous la grille (une seule grille pourrait être utilisée ainsi pour amplifier le signal, l'autre grille servant seulement pour le stockage temporaire des charges).
Et c'est la grille de transfert TR1 qui réalise la grille intercalaire Gpiv de l'étage d'amplification.
Les différentes grilles reçoivent en alternance un niveau de tension bas et un niveau de tension haut, et ce sont ces alternances qui permettent le déplacement directionnel des charges d'une région à une autre. Un circuit de séquencement élabore et fournit les signaux de commande (commutation) des différentes grilles, à partir des différents niveaux de tension définis plus hauts, VI, VI', Vh et VA fournis par des circuits adéquats non représentés. Dans l'exemple :
- la grille TR1 reçoit le niveau VI' comme niveau de tension bas, en alternance avec le niveau haut nominal Vh. On pourrait prévoir d'appliquer le niveau bas VI' uniquement dans la phase d'amplification, et le niveau bas nominal VI sinon.
- les grilles TR2, G1 , G2 reçoivent en alternance le niveau de tension bas nominal VI et le niveau de tension haut Vh.
- les grilles d'accumulation (et multiplication) G1 et G2 reçoivent en alternance le niveau de tension bas nominal VI et le niveau de tension d'amplification VA (supérieur au niveau Vh).
- les grilles AB et RST reçoivent en alternance un niveau bas qui est en principe le niveau bas VI, et un niveau haut qui est en principe le niveau Vh. Mais on rappelle que l'on peut en pratique utiliser des niveaux bas et haut un peu différents pour polariser ces transistors. Par exemple pour réduire le bruit de réinitialisation, on peut polariser le transistor de réinitialisation TRST d'abord en régime de forte inversion pour amener rapidement le nœud de lecture à un niveau de référence (Vref) ("hard reset"), puis en régime de faible inversion sous le seuil ("soft reset") de manière à réduire le bruit dit kTC. Ceci est obtenu en jouant sur les niveaux appliqués sur la grille et/ou le drain.
INTEGRATION
Pendant une durée d'intégration, au moins la grille de transfert TR1 est maintenue au niveau de tension bas VI' (mais cela pourrait être VI) pour créer une barrière en principe infranchissable pour les charges générées et accumulées pendant la durée d'intégration par la photodiode.
En pratique, les autres grilles de transfert TR2 et d'accumulation G1 et G2 (et aussi AB et RST) sont également au niveau de tension bas nominal VI (étape 100, figure 4).
A la fin de la durée d'intégration, on a une première phase de transfert (figure 4), commandée par la grille TR1 (d'entrée de la structure de transfert) pour déverser toutes les charges accumulées dans la photodiode PH vers une région de semi-conducteur qui pourrait- être la région 31 sous cette grille TR1 , mais qui est de préférence (et comme représenté) la région 32 sous la première grille d'accumulation G1 . Pour assurer la directionalité du transfert : on porte la grille G1 à VA pour former un puits de potentiel profond dans la région 32 sous cette grille (étape 101 ) ; puis la grille TR1 est amenée à Vh, pour abaisser la barrière de potentiel de la région 31 sous cette grille à un potentiel intermédiaire entre le potentiel de référence interne vbi de la région 14 de photodiode et le potentiel de la région d'accumulation 32 (étape 102) : les charges se déversent dans la région 32. La séquence se termine par l'étape 103, pour reformer une barrière en principe infranchissable entre la photodiode et la zone d'amplification, en ramenant la grille TR1 au niveau de tension bas, avant de démarrer la phase d'amplification.
AMPLI FICATION
La phase d'amplification peut commencer (Figure 5). Pendant les étapes 104 à 107 de cette phase, les grilles de transfert TR1 et TR2 sont maintenues à un niveau de tension bas pour créer des barrières infranchissables pour les charges contenues dans la zone d'amplification (sous les grilles G1 , Gpiv et G2). Mais, dans l'invention, le niveau de tension bas de la grille Tr1 est le niveau bas VI' qui peut être supérieur ou égal au niveau bas nominal VI, et qui est utilisé pour régler la hauteur de barrière de la région pivot 33 sous la grille Gpiv. Cette hauteur de barrière de potentiel de la région 33 dépend de VI' mais est aussi influencée par la haute tension d'amplification VA appliquée sur l'une et/ou l'autre des deux grilles d'accumulation G1 et G2. Ainsi, comme montré dans les diagrammes de potentiel de la figure 5, la barrière de potentiel dans la région 31 sous la partie principale de grille TR1 qui est adjacente à la photodiode est plus élevée que dans la région 33 sous la partie étroite de grille TR1 qui forme la grille Gpiv.
La phase d'amplification réalise une multiplicité (quelques dizaines à plusieurs centaines) de basculements de charges d'une région d'accumulation à l'autre, par les alternances de potentiels appliquées sur les grilles d'accumulation G1 et G2. Les charges confinées dans la région d'accumulation 32 sous la grille G1 à l'étape 103 sont d'abord basculées vers la région d'accumulation 34 sous la grille G2 (étapes 104 à 105), puis basculées de la région 34 vers la région 32 (étapes 106 à 107). Les séquences d'étapes 104 et 105, puis 106 et 107 sont répétées jusqu'à obtenir le nombre de basculements souhaités (qui peut être fixe ou réglable).
Dans l'exemple, on termine la phase d'amplification après une dernière séquence d'étapes 104 et 105, à l'issue de laquelle les charges sont toutes accumulées dans la région 34 sous la grille G2 : cela comprend les charges obtenues de la photodiode, plus celles obtenues par multiplication lors de chaque basculement. De là ces charges peuvent être transférées vers la diffusion flottante 18 du nœud de lecture SN à travers la grille de transfert TR2. La phase de lecture du pixel peut commencer.
LECTURE
Comme la structure de transfert et amplification forme une structure de stockage temporaire des charges, on peut réinitialiser le nœud de lecture avant d'y transférer les charges issues de la photodiode et de l'amplification. On peut donc réaliser une séquence de lecture à double échantillonnage corrélé dite CDS, et c'est ce que nous allons décrire.
La séquence est illustrée par les étapes 108 à 1 12 de la figure 6 : on réinitialise le nœud de lecture SN, en évacuant les charges via la région de drain d'évacuation 20 à la tension de référence Vref, par le transistor RST (étape 108) puis on isole à nouveau le nœud de stockage de cette région de drain 20 (étape 109) ; le pixel étant sélectionné (grille SEL au niveau haut), on peut alors échantillonner (SHR) le niveau de tension de référence qui s'établit par le transistor Tcv sur le conducteur colonne ; on transfère ensuite les charges de la région 34 sous la grille G2 dans le nœud de lecture SN, en trois temps : on abaisse la barrière de potentiel de la région 35 sous la grille TR2 (étape 1 10) ; puis on remonte le niveau de potentiel de la région 35 sous la grille G2 (étape 1 1 1 ) ; puis on rehausse la barrière de potentiel sous la grille TR2 (étape 1 12). Le potentiel correspondant du nœud de lecture peut alors être échantillonné (SHS) dans le circuit de lecture.
Le chronogramme de la figure 7 montre la forme générale des différents signaux de commande fournis par un circuit (non représenté car hors du pixel) à partir des tensions VI, VI', Vh et VA, permettant de réaliser le séquencement des différentes étapes 101 à 1 12 décrites. Avec une constitution de grille intermédiaire de l'étage d'amplification avec une partie étroite de la première grille de transfert TR1 , et un niveau de tension bas VI' appliqué sur cette grille qui peut être choisi supérieur au niveau de tension bas nominal VI, la barrière de potentiel entre la photodiode et la région 31 sous la partie principale de la grille TR1 est abaissée par rapport à ce qu'elle serait avec le niveau bas nominal VI (étape 103, figs 4 ou 5). On réduit donc la quantité maximale de charges (charge à saturation) que peut contenir la région de photodiode. Or on peut vouloir proposer un capteur adapté à une plus large gamme d'ambiance lumineuse, avec un étage amplificateur qui peut être désactivé par exemple. Dans ce cas on ne voudrait pas limiter la charge à saturation de la photodiode.
Egalement, un niveau de tension bas VI' supérieur à VI (zéro volt) appliqué sur la grille de transfert TR1 risque de générer un courant d'obscurité dans la photodiode (création d'un fort champ électrique coté photodiode).
Pour contourner ces difficultés, on peut prévoir (comme suggéré supra) de forcer le niveau VI' au niveau bas nominal VI en dehors des phases d'amplification.
Une autre solution illustrée par les figures 8 et 9, consiste à choisir la deuxième grille de transfert TR2 qui est celle adjacente au nœud de lecture SN, pour réaliser la grille intermédiaire Gpiv selon l'invention. C'est donc cette deuxième grille TR2 qui se voit appliquer comme niveau bas, le niveau bas spécifique VI' ; et la grille TR1 reçoit VI. C'est la seule chose qui change par rapport à tout ce qui a été décrit précédemment en référence aux figures 2 à 7. En utilisant cette grille TR2 pour réaliser la grille intermédiaire Gpiv, on ne crée pas de courant d'obscurité supplémentaire. Dans les réalisations décrites, les transferts de charges électriques depuis la région de photodiode vers le nœud de stockage se font en surface de la couche active épitaxiale 12.
Dans une variante illustrée sur les figures 10 et 1 1 , on prévoit de réaliser une région 40 dopée n en partie supérieure de la couche épitaxiale 12, au moins sous les grilles d'accumulation G1 et G2 de l'étage d'amplification. De cette façon on améliore la qualité du transfert de charges dans l'étage d'amplification au moins, en limitant les possibilités de recombinaison de charges en surface dues aux défauts de surface. De préférence, on prévoit une région dopée n continue sous toute l'étendue des trois grilles G1 , Gpiv et G2 de l'étage, voire sous toute l'étendue de la succession des grilles TR1 , G1 , Gpiv G2 et TR2 de la structure de transfert entre la photodiode et le nœud de lecture.
Selon un autre aspect de l'invention illustré sur la figure 3, qui correspond au cas où c'est la grille TR1 qui forme la grille intercalaire, la grille G2 est avantageusement incluse dans la grille TR2 et entourée par celle-ci sauf sur le côté adjacent à la grille intercalaire Gpiv. Cette configuration des grilles TR1 et TR2 autour des grilles de multiplication G1 et G2 permet avantageusement d'éloigner ces grilles de multiplication de la région d'isolation 13 qui entoure le pixel complètement. En effet cette région d'isolation 13, et plus précisément la tranchée isolante superficielle, présente beaucoup de défauts de surface, qui sont des pièges à électrons. Et c'est pour cela que cette région 13 est passivée par une couche d'oxyde en surface. Mais une haute tension appliquée à proximité de la région d'isolation 13 tendrait à rendre inefficace la passivation par l'oxyde. En entourant les grilles de multiplication par les grilles de transfert, on éloigne la haute tension de cette région 13.
La figure 9 illustre de manière similaire le cas où c'est la grille TR2 qui forme la grille intercalaire : la grille G1 est avantageusement incluse dans la grille TR1 et entourée par celle-ci sauf sur le côté adjacent à la grille intercalaire Gpiv.
L'invention ne se limite pas aux exemples de structures de pixels et de séquencements décrits. Des variantes et modifications sont possibles. En particulier comme rappelé en introduction, on peut réaliser des dispositifs similaires dans lesquels les charges seront non pas des électrons, mais des trous. Egalement, l'invention s'applique aussi bien à des capteurs éclairés par l'avant qu'à des capteurs éclairés par l'arrière (substrat aminci).
La grille de transfert qui sert également de grille intercalaire pourrait ne pas entourer complètement la grille d'accumulation mais comporter une simple extension étroite séparant les deux grilles d'accumulation. Toutefois la disposition où elle entoure complètement la grille d'accumulation est préférée car elle empêche les grilles d'accumulation d'être en contact avec l'oxyde isolant qui délimite le pixel.
L'invention permet d'éviter les situations d'éblouissement, et donc d'élargir la dynamique du capteur, en abaissant le gain de l'étage, avec un nombre limité de signaux de commande de la structure d'amplification des pixels et sans jouer sur les niveaux de tension d'amplification utilisés.

Claims

REVENDICATIONS
1 . Capteur d'image à pixels actifs en technologie CMOS, dans lequel chaque pixel comprend un élément photosensible (PHD) pour produire des charges sous l'effet de la lumière, une structure de transfert (TF) à grilles isolées alignées pour transférer les charges de l'élément photosensible en amont vers un nœud de lecture (SN) en aval, et la structure de transfert comportant un étage d'amplification (AMP) entre une première grille de transfert (TR1 ) adjacente du côté amont à la photodiode et une deuxième grille de transfert (TR2) adjacente du côté aval au nœud de lecture, ledit étage comprenant une première grille d'accumulation (G1 ) adjacente du côté amont à la première grille de transfert, une deuxième grille d'accumulation (G2) adjacente du côté aval à la deuxième grille de transfert, les deux grilles d'accumulation de l'étage étant séparées par une grille intercalaire (Gpiv) définissant une région pivot (33) entre les régions sous les grilles d'accumulation, et la première et la deuxième grille d'accumulation étant prévues pour recevoir dans une phase d'amplification, des alternances de niveaux de tensions entraînant des basculements de charges entre les deux régions d'accumulation via la région pivot, avec multiplication d'électrons dans une région d'accumulation au moins, caractérisé en ce que l'une des deux grilles de transfert (TR1 ) comporte une partie étroite qui s'étend entre les deux grilles d'accumulation et qui constitue la grille intercalaire (Gpiv), la longueur (Lpiv) de cette partie étroite mesurée dans le sens du transfert de charges entre les deux grilles d'accumulation étant telle que le potentiel sous cette partie étroite, influencé du fait de cette étroitesse par le potentiel sous l'une ou l'autre des grilles d'accumulation, établit une barrière de potentiel plus basse que la barrière de potentiel qui est établie sous le reste de la grille de transfert.
2. Capteur d'image selon la revendication 1 , caractérisé en ce que la grille de transfert qui forme en même temps la grille intercalaire est la première grille de transfert (TR1 ), et elle comporte une partie principale plus large située entre l'élément photosensible et la première grille d'accumulation.
3. Capteur d'image selon la revendication 1 , caractérisé en ce que la grille de transfert qui forme en même temps grille intercalaire est la deuxième grille de transfert (TR2), et elle comporte une partie principale plus large située entre la deuxième grille d'accumulation et le nœud de lecture.
4. Capteur d'image selon l'une des revendications 1 à 3, caractérisé en ce que la grille de transfert qui forme aussi grille intercalaire entoure complètement la grille d'accumulation.
5. Capteur selon la revendication 4, caractérisé en ce que l'autre grille d'accumulation (G2) est incluse dans l'autre grille de transfert (TR2), entourée par celle-ci sauf sur le côté adjacent à la grille intercalaire.
6. Capteur selon l'une des revendications 1 à 5, dans lequel un circuit de séquencement est configuré pour qu'en phase d'amplification, le niveau de tension appliqué à la grille de transfert dont une partie étroite forme la grille intercalaire est un niveau pour créer une barrière de potentiel dans la région sous la partie principale de grille qui est réglé ou réglable à un niveau (VI') compris entre un niveau nominal (VI) et un niveau intermédiaire qui définit une hauteur de barrière plus faible que le niveau nominal.
7. Capteur selon l'une des revendications 1 à 6, formé dans une couche active (12) de semi-conducteur d'un premier type de conductivité (p) et comprenant une région de diffusion d'un second type de conductivité (n) au moins sous les première et deuxième grilles d'accumulation des pixels.
8. Capteur selon l'une des revendications 1 à 6, formé dans une couche active (12) de semi-conducteur d'un premier type de conductivité (p) et comprenant une région de diffusion d'un second type de conductivité (n) s'étendant au moins sous les grilles de l'étage d'amplification.
PCT/EP2017/057683 2016-04-05 2017-03-31 Capteur d'image a pixels actifs en technologie cmos a multiplication d'electrons Ceased WO2017174456A1 (fr)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1652960 2016-04-05
FR1652960A FR3049767B1 (fr) 2016-04-05 2016-04-05 Capteur d'image a pixels actifs en technologie cmos a multiplication d'electrons

Publications (1)

Publication Number Publication Date
WO2017174456A1 true WO2017174456A1 (fr) 2017-10-12

Family

ID=56802536

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/EP2017/057683 Ceased WO2017174456A1 (fr) 2016-04-05 2017-03-31 Capteur d'image a pixels actifs en technologie cmos a multiplication d'electrons

Country Status (2)

Country Link
FR (1) FR3049767B1 (fr)
WO (1) WO2017174456A1 (fr)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3127329A1 (fr) * 2021-09-17 2023-03-24 Stmicroelectronics (Crolles 2) Sas Pixel d'image et de profondeur
US12538594B2 (en) 2021-09-17 2026-01-27 Stmicroelectronics (Crolles 2) Sas Image and depth pixel

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087898A (ja) * 2002-08-28 2004-03-18 Fujitsu Ltd 画像信号読み出し回路
US20090015260A1 (en) 2006-06-19 2009-01-15 Bittar Michael S Antenna cutout in a downhole tubular
EP2503776A1 (fr) 2011-03-23 2012-09-26 E2V Semiconductors Capteur d'image a très haute dynamique
EP2503596A1 (fr) 2011-03-23 2012-09-26 E2V Semiconductors Capteur d'image à multiplication d'electrons

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004087898A (ja) * 2002-08-28 2004-03-18 Fujitsu Ltd 画像信号読み出し回路
US20090015260A1 (en) 2006-06-19 2009-01-15 Bittar Michael S Antenna cutout in a downhole tubular
EP2503776A1 (fr) 2011-03-23 2012-09-26 E2V Semiconductors Capteur d'image a très haute dynamique
EP2503596A1 (fr) 2011-03-23 2012-09-26 E2V Semiconductors Capteur d'image à multiplication d'electrons

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
BRUGIÈRE TIMOTHÉE ET AL: "First measurement of the in-pixel electron multiplying with a standard imaging CMOS technology: Study of the EMCMOS concept", NUCLEAR INSTRUMENTS & METHODS IN PHYSICS RESEARCH. SECTION A: ACCELERATORS, SPECTROMETERS, DETECTORS, AND ASSOCIATED EQUIPMENT, vol. 787, 2015, pages 336 - 339, XP029157829, ISSN: 0168-9002, DOI: 10.1016/J.NIMA.2015.01.065 *
P. FEREYRE ET AL.: "Electron Multiplying device Made on a 180 nm standard CMOS Imaging Technology", PROC. INT. IMAGE SENS. WORKSHOP, June 2015 (2015-06-01), pages 328 - 331

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3127329A1 (fr) * 2021-09-17 2023-03-24 Stmicroelectronics (Crolles 2) Sas Pixel d'image et de profondeur
US12040335B2 (en) 2021-09-17 2024-07-16 Stmicroelectronics (Crolles 2) Sas Image and depth pixel
US12538594B2 (en) 2021-09-17 2026-01-27 Stmicroelectronics (Crolles 2) Sas Image and depth pixel

Also Published As

Publication number Publication date
FR3049767B1 (fr) 2018-03-16
FR3049767A1 (fr) 2017-10-06

Similar Documents

Publication Publication Date Title
EP3188238B1 (fr) Pixel de détection de temps de vol
EP2503596B1 (fr) Capteur d'image à multiplication d'electrons
EP3117599B1 (fr) Procédé de capture d'image avec réduction de courant d'obscurité et faible consommation
EP2752878B1 (fr) Capteur d'image
EP2315251A1 (fr) Capteur d'image à grille de transfert verticale et son procédé de fabrication
EP2572382B1 (fr) Capteur d'image matriciel a transfert de charges a grille dissymetrique
FR3019378A1 (fr) Structure d'isolement entre des photodiodes
FR2930676A1 (fr) Capteur d'image de tres faibles dimensions
WO2013120890A1 (fr) Structure de pixel actif à transfert de charge amélioré
EP2510545B1 (fr) Capteur d'image multilineaire a integration de charges
FR3027732A1 (fr) Capteur d'image a electrodes verticales
EP2482317B1 (fr) Capteur d'image multilineaire à integration de charges
EP2071628B1 (fr) Dispositif microélectronique photosensible avec multiplicateurs par avalanche
FR3095720A1 (fr) Pixels de capteur d’image présentant un pas réduit
FR3008826A1 (fr) Cellule de capteur d'image a gain de conversion double
FR3049767A1 (fr) Capteur d'image a pixels actifs en technologie cmos a multiplication d'electrons
WO2010130950A1 (fr) Capteur d'image integre a tres grande sensibilite
EP3155662A1 (fr) Structure de circuit de lecture a injection de charge
EP4325573B1 (fr) Double ctia pour photodiode non clampée
EP0958545B1 (fr) Circuit integrateur de charges photogenerees a linearite amelioree
FR2699726A1 (fr) Registre à décalage à transfert de charges avec dispositif de lecture amélioré.
FR3011980A1 (fr) Capteur d'image a multiplication d'electrons et a lecture regroupee de pixels
FR3132979A1 (fr) Capteur de lumière ambiante
EP4280283A1 (fr) Capteur d'images
FR3156592A1 (fr) Photodétecteur à semiconducteur

Legal Events

Date Code Title Description
NENP Non-entry into the national phase

Ref country code: DE

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17714757

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17714757

Country of ref document: EP

Kind code of ref document: A1