WO2017175944A1 - 반도체 패키지 기판 및 그 제조 방법 - Google Patents

반도체 패키지 기판 및 그 제조 방법 Download PDF

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Definitions

  • Embodiments of the present invention relate to a semiconductor package substrate and a method of manufacturing the same, and more particularly, to a semiconductor package substrate and a method of manufacturing the same, the process is simple, but the pattern accuracy and product reliability is improved.
  • the semiconductor device is packaged and used in a semiconductor package substrate, and the semiconductor package substrate used for such packaging has a fine circuit pattern and / or I / O terminals.
  • fine circuit patterns of semiconductor package substrates have narrower line widths and complexity.
  • through holes are formed by using copper clad laminate (CCL) in which copper foils are stacked, and the inner surface of the through holes is plated to electrically connect the upper and lower copper foils.
  • Copper foil was manufactured through the process of patterning using a photoresist, respectively.
  • a conventional semiconductor package substrate manufacturing method has a problem that the manufacturing process is complicated and the precision is low.
  • the present invention has been made to solve various problems including the above problems, and an object thereof is to provide a semiconductor package substrate having a simple process and improved pattern accuracy and product reliability, and a method of manufacturing the same.
  • these problems are exemplary, and the scope of the present invention is not limited thereby.
  • a chip is mounted and has a first groove or a first trench on one surface thereof, and a conductive region having a second region in contact with the first region and having a dummy groove or a dummy trench on one surface thereof.
  • the second region may be a frame region extending in one direction.
  • the second region may be located at the outer or central portion of the base substrate.
  • the at least part of the resin may be exposed only in the first region of the other surface of the base substrate so as to have a second groove or a second trench.
  • the second groove or the second trench may be located except the other surface of the second region.
  • the second region may be a frame region extending in one direction.
  • the second region may be a frame region located at the outer or central portion of the base substrate.
  • the forming of the first groove or the first trench and the forming of the dummy groove or the dummy trench may be performed at the same time.
  • the etching of the other surface of the base substrate may include etching the first region of the other surface of the base substrate and not etching the second region of the other surface of the base substrate.
  • FIG. 1 is a plan view schematically illustrating a semiconductor package substrate according to an embodiment of the present invention.
  • FIG. 2 to 5 are cross-sectional views schematically illustrating a manufacturing process of the semiconductor package substrate of FIG. 1.
  • the terms including or have, etc. means that there is a feature or component described in the specification, and does not exclude in advance the possibility that one or more other features or components will be added.
  • a part of a film, an area, a component, or the like is said to be "on” or “on” another part, as well as being “on” or “on” another part, other films in the middle, It also includes the case where an area
  • the x-axis, y-axis, and z-axis are not limited to three axes on the Cartesian coordinate system, and may be interpreted in a broad sense including the same.
  • the x-axis, y-axis, and z-axis may be orthogonal to each other, but may refer to different directions that are not orthogonal to each other.
  • FIG. 1 is a plan view schematically illustrating a semiconductor package substrate according to an exemplary embodiment of the present invention
  • FIGS. 2 to 5 are cross-sectional views schematically illustrating a manufacturing process of the semiconductor package substrate of FIG. 1.
  • 2 to 5 schematically show cross-sectional portions of the semiconductor package substrate of FIG. 1 taken along the line II-II.
  • a base substrate 10 of a conductive material is prepared as shown in FIG. 1.
  • the base substrate 10 may have a flat plate shape including an electrically conductive material.
  • the electrically conductive material may include, for example, Fe alloys such as Fe, Fe-Ni, Fe-Ni-Co, Cu, or Cu alloys such as Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn, and the like. have.
  • the base substrate 10 may have a first area A1 and a second area A2 in contact with the first area A1.
  • first region A1 a plurality of regions patterned as chips are mounted in a matrix, and a chip region CA may be positioned at a central portion of each region.
  • the second area A2 is a frame area and may be positioned to extend in one direction (Y-axis direction) to an outer portion or a central portion of the base substrate 10.
  • the second region A2 is positioned at the outer portion of the base substrate 10.
  • the second region A2 is positioned at the center portion of the base substrate 10.
  • the first area A1 may be located on one side and the other side based on A2).
  • the first groove or the first trench 10c may be formed on one surface 10a of FIG. 3.
  • the first groove or the first trench 10c means that the base substrate 10 is not completely penetrated.
  • 3 is a cross-sectional view, but the portion except for the first groove or the first trench 10c of the one surface 10a of the base substrate 10 may be understood as a wiring pattern extending or winding in one direction in the plan view. have.
  • first groove or the first trench 10c is formed in one surface 10a of the first region A1
  • the dummy groove or the dummy trench 10d is formed in one surface 10a of the second region A2. Can be formed.
  • first grooves or the first trenches 10c and the dummy grooves or the dummy trenches 10d are illustrated to have the same size, but may be formed in various sizes and shapes as necessary.
  • a dry film resist (DFR) of photosensitive material is laminated on one surface 10a of the base substrate 10. After exposure and development, only the portion where the first grooves or the first trenches 10c and the dummy grooves or the dummy trenches 10d of the base substrate 10 are to be exposed is exposed. Then, by etching the portion of the one surface (10a) of the base substrate 10 that is not covered with DFR using an etching solution such as copper chloride or iron chloride, one surface (10a) so as not to penetrate the base substrate 10 as shown in FIG. The first groove or the first trench 10c and the dummy groove or the dummy trench 10d formed in the trench may be formed.
  • DFR dry film resist
  • a portion of the base substrate 10 that is not removed from one surface 10a of the first region A1, that is, a portion other than the first groove or the first trench 10c may serve as a wiring pattern later. Therefore, when the first grooves or the first trenches 10c are formed on one surface 10a of the base substrate 10, the width of the portion between the adjacent grooves and the grooves or between the trenches and the trenches is approximately 20, which is the width of a typical wiring pattern. It is preferable to make it be 30 micrometers.
  • the first trench or the first trench when the first groove or the first trench 10c is formed on one surface 10a of the first area A1 of the base substrate 10, the first trench or the first trench ( Preferably, the depth of 10c) is about 80% to 90% of the thickness of the base substrate 10.
  • the remaining thickness of the portion in which the first groove or the first trench 10c of the base substrate 10 is formed may be 10 ⁇ m to 40 ⁇ m.
  • the depth of the first grooves or the first trenches 10c is deeper than this, handling of the base substrate 10 or the semiconductor package substrate may not be easy during the semiconductor package substrate manufacturing process or the subsequent packaging process.
  • the depth of the first grooves or the first trenches 10c is deeper than this, in some cases, in forming the first grooves or the first trenches 10c and the one surface 10a of the base substrate 10 by a tolerance or the like. A through hole penetrating the other surface 10b may be formed.
  • the depth of the first grooves or the first trenches 10c is shallower than this, it may not be easy to follow the subsequent process in manufacturing the semiconductor package substrate later, or the thickness of the finally produced semiconductor package substrate may be too thin.
  • portions other than the dummy grooves or the dummy trenches 10d may be wired later, unlike the above-described first grooves or the first trenches 10c. It does not act as a pattern. Therefore, the width of the portion between the dummy grooves or the dummy trenches 10d need not be formed to be the same as the width of the normal wiring pattern. However, since the dummy grooves or the dummy trenches 10d are formed in the same process as the first grooves or the first trenches 10c, portions between the dummy grooves or the dummy trenches 10d to balance the overall balance of the base substrate 10 are provided.
  • the width of is also preferably formed to be the same as the width of a conventional wiring pattern, and the remaining thickness of the portion in which the dummy grooves or the dummy trenches 10d are formed is also 10 ⁇ m to about the same as the first grooves or the first trenches 10c. It is preferable to become 40 micrometers.
  • the overall balance of the base substrate 10 can be balanced in the manufacturing step.
  • the first grooves or the first trenches 10c and the dummy grooves or the dummy trenches 10d of the base substrate 10 are filled with the resin 20.
  • the resin 20 is made of an insulating material that is not electrically conductive.
  • the resin 20 may be a thermosetting resin polymerized and cured by heat treatment.
  • the resin 20 serves to electrically insulate the wiring patterns of the semiconductor package substrate later.
  • the resin 20 may be filled using a liquid resin material, or may be made of a solid tape including a resin component.
  • the resin 20 When filling the resin 20, as shown in FIG. 4, the resin 20 does not fill only the first groove or the first trench 10c and the dummy groove or the dummy trench 10d of the base substrate 10. Although not shown in the drawing, at least part of one surface 10a of the base substrate 10 may be covered.
  • the over-coated resin 20 is removed by mechanical processing such as brushing, grinding or polishing, or by chemical resin etching, thereby removing the over-coated resin 20.
  • the resin 20 may be positioned only in the first grooves or the first trenches 10c and the dummy grooves or the dummy trenches 10d of the base substrate 10.
  • the second surface 10b of the base substrate 10 is etched to expose the resin 20 filling the first grooves or the first trenches 10c to expose the second grooves or the second trenches ( 10e).
  • the etching of the other surface 10b of the base substrate 10 may be performed through various methods.
  • the DFR of the photosensitive material may be laminated on the other surface 10b of the base substrate 10, and the exposure and development processes may be performed. Only the portion to be etched of the other surface 10b of the base substrate 10 is exposed.
  • an etching solution such as copper chloride or iron chloride, as shown in FIG. 5, the resin (on the other surface 10b of the base substrate 10)
  • the second groove or the second trench 10e may be formed to expose at least a portion of the 20).
  • the second region A2 of the other surface 10b of the base substrate 10 may not be etched. That is, the other surface 10b of the second area A2 of the base substrate 10 where the dummy groove or the dummy trench 10d is located is not etched. As described above, the second region A2 of the base substrate 10 does not need to form a wiring in the frame region, and therefore, the dummy grooves or the dummy trenches 10d are not for wiring formation.
  • Resin 20 used in the same process as described above has a harder characteristic than a resin for general FC. Therefore, cracks are generated in the resin 20 by external force in the process of removing the resin 20 after filling the resin 20 by mechanical processing or etching a part of the other surface 10b of the base substrate 10 as described above. .
  • dummy grooves or dummy trenches 10d are further added to the second region A2 which is a frame region during the etching of one surface 10a of the base substrate 10. Can be formed.
  • the wiring pattern 12 between the resin 20 appears on one surface of the base substrate 10, and the wiring between the resin 20 also appears on the other surface of the base substrate 10. Pattern 14 is shown.
  • At least a portion of the remaining portion of the base substrate 10 may be plated using Au, Pd, or the like, or at least a portion of the remaining portion of the base substrate 10 may be coated with organic solderbility preservative (OSP). This is to increase the solder adhesion of the remaining portion of the base substrate 10.
  • OSP organic solderbility preservative
  • the present invention is not limited thereto.
  • the semiconductor package substrate formed by the method of manufacturing the semiconductor package substrate will also be said to belong to the scope of the present invention.
  • FIG. 5 is a cross-sectional view schematically illustrating a semiconductor package substrate according to an exemplary embodiment of the present invention.
  • FIG. 5 is a schematic cross-sectional view of the semiconductor package substrate of FIG. 1 taken along line II-II.
  • FIG. 5 is a schematic cross-sectional view of the semiconductor package substrate of FIG. 1 taken along line II-II.
  • the semiconductor package substrate includes a base substrate 10 and a resin 20 filling a part of the base substrate 10.
  • the base substrate 10 may have a flat plate shape including an electrically conductive material as a conductive material.
  • the electrically conductive material may include, for example, Fe alloys such as Fe, Fe-Ni, Fe-Ni-Co, Cu, or Cu alloys such as Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn, and the like. have.
  • the base substrate 10 may have a first area A1 and a second area A2 in contact with the first area A1.
  • first region A1 a plurality of regions patterned as chips are mounted in a matrix, and a chip region CA may be positioned at a central portion of each region.
  • the second area A2 is a frame area and may be positioned to extend in one direction (Y-axis direction) to an outer portion or a central portion of the base substrate 10.
  • the second region A2 is positioned at the outer portion of the base substrate 10.
  • the second region A2 is positioned at the center portion of the base substrate 10.
  • the first area A1 may be located on one side and the other side based on A2).
  • the first groove or the first trench 10c may be located in the first region A1 of one surface 10a of the one surface 10a and the other surface 10b which are opposite to each other of the base substrate 10 of the conductive material.
  • the first groove or the first trench 10c means that the base substrate 10 is not completely penetrated.
  • the portion except for the first groove or the first trench 10c of the one surface 10a of the base substrate 10 may be formed as a wiring pattern 12 extending in one direction or tortuous in the plan view. Can be understood.
  • the dummy groove or the dummy trench 10d may be located on one surface 10a of the second region A2 of the base substrate 10.
  • the first grooves or the first trenches 10c and the dummy grooves or the dummy trenches 10d are illustrated to have the same size, but the size and shape may be variously designed as necessary.
  • a portion remaining unremoved in one surface 10a of the first region A1 of the base substrate 10, that is, a portion other than the first groove or the first trench 10c may serve as a wiring pattern 12 later. Can be. Therefore, in the first groove or the first trench 10c on one surface 10a of the base substrate 10, the width of the portion between the adjacent grooves and the grooves or between the trench and the trench is approximately the width of the conventional wiring pattern 12. It is preferable to set it as 20 micrometers-30 micrometers.
  • the depth of the first grooves or the first trenches 10c may be approximately 80% to 90% of the thickness of the base substrate 10.
  • the remaining thickness of the portion in which the first groove or the first trench 10c of the base substrate 10 is formed may be 10 ⁇ m to 40 ⁇ m.
  • the depth of the first grooves or the first trenches 10c is deeper than this, handling of the base substrate 10 or the semiconductor package substrate may not be easy during the semiconductor package substrate manufacturing process or the subsequent packaging process.
  • the depth of the first grooves or the first trenches 10c is deeper than this, in some cases, in forming the first grooves or the first trenches 10c and the one surface 10a of the base substrate 10 by a tolerance or the like. A through hole penetrating the other surface 10b may be formed.
  • the depth of the first grooves or the first trenches 10c is shallower than this, it may not be easy to follow the subsequent process in manufacturing the semiconductor package substrate later, or the thickness of the finally produced semiconductor package substrate may be too thin.
  • portions other than the dummy grooves or the dummy trenches 10d may be wired later, unlike the above-described first grooves or the first trenches 10c. It does not act as a pattern. Therefore, the width of the portion between the dummy grooves or the dummy trenches 10d need not be formed to be the same as that of the normal wiring pattern 12. However, since the dummy grooves or the dummy trenches 10d are formed in the same process as the first grooves or the first trenches 10c, portions between the dummy grooves or the dummy trenches 10d to balance the overall balance of the base substrate 10 are provided.
  • the width of is also preferably formed to be the same as the width of the conventional wiring pattern 12, and the remaining thickness of the portion in which the dummy grooves or the dummy trenches 10d are formed is also the same as in the case of the first grooves or the first trenches 10c. It is preferable to become 10 micrometers-40 micrometers.
  • the overall balance of the base substrate 10 can be balanced in the manufacturing step.
  • the inside of the first groove or the first trench 10c and the dummy groove or the dummy trench 10d of the base substrate 10 is filled with resin 20.
  • the resin 20 is made of an insulating material that is not electrically conductive.
  • the resin 20 may be a thermosetting resin polymerized and cured by heat treatment.
  • the resin 20 serves to electrically insulate the wiring patterns of the semiconductor package substrate later.
  • the resin 20 may be filled using a liquid resin material, or may be made of a solid tape including a resin component.
  • the second groove or the second trench 10e may be located only in the first area A1 of the other surface 10b of the base substrate 10.
  • the second groove or the second trench 10e may be formed by etching the other surface 10b of the base substrate 10. At least a portion of the resin 20 filling the inside of the first groove or the first trench 10c may be exposed through the second groove or the second trench 10e.
  • the patterns between the second grooves or the second trenches 10e may be understood as the wiring patterns 14.
  • the second groove or the second trench 10e may not be located in the second area A2 of the other surface 10b of the base substrate 10. That is, in the manufacturing process, the other surface 10b of the second area A2 of the base substrate 10 where the dummy groove or the dummy trench 10d is located is not etched. As described above, the second region A2 of the base substrate 10 does not need to form the wiring pattern in the frame region, and therefore, the dummy grooves or the dummy trenches 10d are not for forming the wiring pattern.
  • Resin 20 used in the same process as described above has a harder characteristic than a resin for general FC. Therefore, cracks are generated in the resin 20 by external force in the process of removing the resin 20 after filling the resin 20 by mechanical processing or etching a part of the other surface 10b of the base substrate 10 as described above. .
  • dummy grooves or dummy trenches 10d are further added to the second region A2 which is a frame region during the etching of one surface 10a of the base substrate 10. Can be formed.

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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  • Geometry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)

Abstract

본 발명은 공정이 단순하면서도 패턴 정밀도 및 제품의 신뢰성이 향상된 반도체 패키지 기판 및 그 제조방법을 위하여, 칩이 실장되며 일면에 제1 홈 또는 제1 트렌치를 갖는, 제1 영역 및 상기 제1 영역과 접하며 일면에 더미홈 또는 더미트렌치를 갖는, 제2 영역을 갖는 전도성 소재의 베이스 기판 및 상기 제1 홈 또는 제1 트렌치 및 상기 더미홈 또는 더미트렌치에 충진된 수지를 구비하는, 반도체 패키지 기판을 제공한다.

Description

반도체 패키지 기판 및 그 제조 방법
본 발명의 실시예들은 반도체 패키지 기판 및 그 제조방법에 관한 것으로서, 더 상세하게는 공정이 단순하면서도 패턴 정밀도 및 제품의 신뢰성이 향상된 반도체 패키지 기판 및 그 제조방법에 관한 것이다.
반도체 소자는 반도체 패키지 기판에 패키징되어 사용되는바, 이러한 패키징을 위해 사용되는 반도체 패키지 기판은 미세 회로 패턴 및/또는 I/O단자들을 갖는다. 반도체 소자의 고성능화 및/또는 고집적화, 그리고 이를 이용한 전자기기의 소형화 및/또는 고성능화 등이 진행됨에 따라 반도체 패키지 기판의 미세 회로 패턴 등은 그 선폭이 더 좁아지고 복잡도 역시 높아지고 있다.
기존의 반도체 패키지 기판 제조시에는 동박(Copper Foil)이 적층된 CCL(Copper Clad Laminate)를 이용해 관통홀을 형성하고 관통홀 내면을 도금하여 상면동박과 하면동박을 전기적으로 연결하며 이후 상면동박과 하면동박을 각각 포토레지스트를 이용해 패터닝하는 등의 과정을 거쳐 제조하였다. 그러나 이러한 종래의 반도체 패키지 기판 제조방법에는 제조공정이 복잡하고 정밀도가 낮다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 공정이 단순하면서도 패턴 정밀도 및 제품의 신뢰성이 향상된 반도체 패키지 기판 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 칩이 실장되며 일면에 제1 홈 또는 제1 트렌치를 갖는, 제1 영역 및 상기 제1 영역과 접하며 일면에 더미홈 또는 더미트렌치를 갖는, 제2 영역을 갖는 전도성 소재의 베이스 기판; 및 상기 제1 홈 또는 제1 트렌치 및 상기 더미홈 또는 더미트렌치에 충진된 수지;를 구비하는, 반도체 패키지 기판이 제공된다.
본 실시예에 있어서, 상기 제2 영역은 일 방향으로 연장된 프레임 영역일 수 있다.
본 실시예에 있어서, 상기 제2 영역은 상기 베이스 기판의 외곽 또는 중앙부에 위치할 수 있다.
본 실시예에 있어서, 상기 베이스 기판의 타면의 상기 제1 영역에만 상기 수지의 적어도 일부가 드러나도록 제2 홈 또는 제2 트렌치를 가질 수 있다.
본 실시예에 있어서, 상기 제2 홈 또는 제2 트렌치는 상기 제2 영역의 타면을 제외하고 위치할 수 있다.
본 발명의 다른 관점에 따르면, 칩이 실장되는 제1 영역 및 상기 제1 영역과 접하는 제2 영역을 갖는 전도성 소재의 베이스 기판을 준비하는 단계; 상기 베이스 기판의 일면의 상기 제1 영역에 제1 홈 또는 제1 트렌치를 형성하는 단계; 상기 베이스 기판의 일면의 상기 제2 영역에 더미홈 또는 더미트렌치를 형성하는 단계; 상기 제1 홈 또는 제1 트렌치 및 상기 더미홈 또는 더미트렌치를 수지로 충진하는 단계; 상기 수지를 경화시키는 단계; 및 상기 제1 홈 또는 제1 트렌치를 채운 수지의 적어도 일부가 드러나도록 베이스 기판의 타면을 식각하는 단계;를 포함하는, 반도체 패키지 기판의 제조방법이 제공된다.
본 실시예에 있어서, 상기 제2 영역은 일 방향으로 연장된 프레임 영역일 수 있다.
본 실시예에 있어서, 상기 제2 영역은 상기 베이스 기판의 외곽 또는 중앙부에 위치하는 프레임 영역일 수 있다.
본 실시예에 있어서, 상기 제1 홈 또는 제1 트렌치를 형성하는 단계 및 상기 더미홈 또는 더미트렌치를 형성하는 단계는 동시에 수행될 수 있다.
본 실시예에 있어서, 상기 베이스 기판의 타면을 식각하는 단계는, 상기 베이스 기판의 타면의 제1 영역을 식각하고, 상기 베이스 기판의 타면의 상기 제2 영역은 식각하지 않는 단계일 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 공정이 단순하면서도 패턴 정밀도 및 제품의 신뢰성이 향상된 반도체 패키지 기판 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 기판을 개략적으로 도시하는 평면도이다.
도 2 내지 도 5는 도 1의 반도체 패키지 기판의 제조공정을 개략적으로 도시하는 단면도들이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지 기판을 개략적으로 도시하는 평면도이고, 도 2 내지 도 5는 도 1의 반도체 패키지 기판의 제조공정을 개략적으로 도시하는 단면도들이다. 도 2 내지 도 5는 도 1의 반도체 패키지 기판을 Ⅱ-Ⅱ선을 따라 취한 단면 부분을 개략적으로 도시한 것이다.
본 실시예 따른 반도체 패키지 기판의 제조방법에 따르면, 먼저 도 1에 도시된 것과 같이 전도성 소재의 베이스 기판(10)을 준비한다. 베이스 기판(10)은 전기 전도성 물질을 포함하는 평판 형상을 가질 수 있다. 전기 전도성 물질로는 예컨대 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금 등을 포함할 수 있다.
이러한 베이스 기판(10)은 제1 영역(A1) 및 제1 영역(A1)과 접하는 제2 영역(A2)을 가질 수 있다. 제1 영역(A1)은 칩이 실장되는 영역으로 패터닝된 복수개의 영역이 행렬을 이루며 위치하고, 각각의 영역의 중앙부에는 칩영역(CA)이 위치할 수 있다. 제2 영역(A2)은 프레임 영역으로 베이스 기판(10)의 외곽부 또는 중앙부에 일 방향(Y축 방향)으로 연장되도록 위치할 수 있다. 도 1에서는 제2 영역(A2)이 베이스 기판(10)의 외곽부에 위치한 경우로서, 도시되어 있지는 않으나 제2 영역(A2)이 베이스 기판(10)의 중앙부에 위치하는 경우에는 제2 영역(A2)을 기준으로 일측 및 타측에 제1 영역(A1)이 위치할 수 있다.
그 후 도 2 및 도 3을 참조하면, 이와 같은 전도성 소재의 베이스 기판(10)을 준비한 후, 베이스 기판(10)의 제1 영역(A1)의 상호 반대쪽인 일면(10a)과 타면(10b) 중 일면(10a)에 도 3에 도시된 것과 같이 제1 홈 또는 제1 트렌치(10c)를 형성할 수 있다. 여기서 제1 홈 또는 제1 트렌치(10c)라 함은, 베이스 기판(10)을 완전히 관통하지 않는다는 것을 의미한다. 도 3은 단면도이기에 나타나지 않으나, 베이스 기판(10)의 일면(10a)의 제1 홈 또는 제1 트렌치(10c)를 제외한 부분은 평면도 상에서는 일 방향으로 연장된 또는 구불구불한 배선패턴으로 이해될 수 있다.
한편, 제1 영역(A1)의 일면(10a)에 제1 홈 또는 제1 트렌치(10c)를 형성하는 것과 동시에, 제2 영역(A2)의 일면(10a)에 더미홈 또는 더미트렌치(10d)를 형성할 수 있다. 도 3에서는 제1 홈 또는 제1 트렌치(10c)와 더미홈 또는 더미트렌치(10d)가 동일한 크기로 형성되는 것으로 도시되어 있으나, 크기와 형태를 필요에 따라 다양하게 형성될 수 있다.
이와 같은 제1 홈 또는 제1 트렌치(10c) 및 더미홈 또는 더미트렌치(10d)를 형성하기 위해, 감광성 소재의 DFR(Dry Film Resist)을 베이스 기판(10)의 일면(10a) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스 기판(10)의 제1 홈 또는 제1 트렌치(10c) 및 더미홈 또는 더미트렌치(10d)가 형성될 부분만이 노출되도록 한다. 이후 베이스 기판(10)의 일면(10a) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 2에 도시된 것과 같이 베이스 기판(10)을 관통하지 않도록 일면(10a)에 형성된 제1 홈 또는 제1 트렌치(10c) 및 더미홈 또는 더미트렌치(10d)를 형성할 수 있다.
베이스 기판(10)의 제1 영역(A1)의 일면(10a)에 있어서 제거되지 않고 남은 부분, 즉 제1 홈 또는 제1 트렌치(10c) 이외의 부분은 추후 배선패턴의 역할을 할 수 있다. 따라서 베이스 기판(10)의 일면(10a)에 제1 홈 또는 제1 트렌치(10c)를 형성할 시, 인접한 홈과 홈 사이 또는 트렌치와 트렌치 사이의 부분의 폭은 통상적인 배선패턴의 폭인 대략 20㎛ 내지 30㎛가 되도록 하는 것이 바람직하다.
또한 도 2에 도시된 것과 같이 베이스 기판(10)의 제1 영역(A1)의 일면(10a) 상에 제1 홈 또는 제1 트렌치(10c)를 형성할 시, 제1 홈 또는 제1 트렌치(10c)의 깊이는 베이스 기판(10)의 두께의 대략 80% 내지 90%가 되도록 하는 것이 바람직하다. 예컨대 베이스 기판(10)의 제1 홈 또는 제1 트렌치(10c)가 형성된 부분의 잔존하는 두께는 10㎛ 내지 40㎛가 될 수 있다.
만일 제1 홈 또는 제1 트렌치(10c)의 깊이가 이보다 더 깊어진다면, 반도체 패키지 기판 제조과정이나 추후 패키징 과정에서 베이스 기판(10)이나 반도체 패키지 기판의 핸들링이 용이하지 않을 수 있다. 또한 제1 홈 또는 제1 트렌치(10c)의 깊이가 이보다 더 깊어진다면, 경우에 따라 제1 홈 또는 제1 트렌치(10c)를 형성함에 있어서 공차 등에 의해 베이스 기판(10)의 일면(10a)과 타면(10b)을 관통하는 관통홀이 형성될 수도 있다. 한편, 제1 홈 또는 제1 트렌치(10c)의 깊이가 이보다 얕게 된다면, 이는 추후 반도체 패키지 기판을 제조함에 있어서 후속공정이 용이하지 않거나 최종적으로 제조되는 반도체 패키지 기판의 두께가 지나치게 얇아질 수 있다.
한편 베이스 기판(10)의 제2 영역(A2)의 일면(10a)에 있어서 더미홈 또는 더미트렌치(10d) 이외의 부분은 상술한 제1 홈 또는 제1 트렌치(10c) 부분과는 달리 추후 배선패턴의 역할을 하는 것은 아니다. 따라서 더미홈 또는 더미트렌치(10d) 사이의 부분의 폭이 통상적인 배선패턴의 폭과 동일하게 형성될 필요는 없다. 다만 더미홈 또는 더미트렌치(10d)은 제1 홈 또는 제1 트렌치(10c)와 동일 공정으로 형성되기 때문에, 베이스 기판(10)의 전체적인 밸런스를 맞추기 위해 더미홈 또는 더미트렌치(10d) 사이의 부분의 폭 역시 통상적인 배선패턴의 폭과 같이 형성되는 것이 바람직하며, 더미홈 또는 더미트렌치(10d)가 형성된 부분의 잔존하는 두께 역시 제1 홈 또는 제1 트렌치(10c)의 경우와 같이 10㎛ 내지 40㎛가 되는 것이 바람직하다.
이를 통해 제조 단계에서 베이스 기판(10)의 전체적인 밸런스를 맞출 수 있다.
이어서 도 4에 도시된 것과 같이, 베이스 기판(10)의 제1 홈 또는 제1 트렌치(10c) 및 더미홈 또는 더미트렌치(10d)를 수지(20)로 충진한다. 수지(20)는 전기적으로 도통되지 않은 절연성 소재로 이루어진 것이면 충분하다. 예컨대 수지(20)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 이러한 수지(20)는 추후 반도체 패키지 기판의 배선패턴들 사이를 전기적으로 절연하는 역할을 한다. 수지(20)의 충전은 액상의 수지물질을 이용하여 이루어질 수도 있고, 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다.
수지(20)를 충진할 시, 도 4에 도시된 것과 같이 수지(20)가 베이스 기판(10)의 제1 홈 또는 제1 트렌치(10c) 및 더미홈 또는 더미트렌치(10d) 만을 채우는 것이 아니라, 도면에는 도시되어 있지 않으나 베이스 기판(10)의 일면(10a)의 적어도 일부를 덮을 수도 있다. 이와 같이 수지(20)가 과도포된 경우에는 과도포된 수지(20)를 브러싱, 연삭 또는 연마와 같은 기계적인 가공에 의해 제거하거나 또는 화학적인 수지 에칭(Resin Etching)에 의해 제거함으로써, 도 4에 도시된 것과 같이 수지(20)가 베이스 기판(10)의 제1 홈 또는 제1 트렌치(10c) 및 더미홈 또는 더미트렌치(10d) 내에만 위치하도록 할 수 있다.
이후 도 5에 도시된 것과 같이, 베이스 기판(10)의 타면(10b)을 식각하여, 제1 홈 또는 제1 트렌치(10c)를 채운 수지(20)가 드러나도록 제2 홈 또는 제2 트렌치(10e)를 형성한다. 베이스 기판(10)의 타면(10b)을 식각하는 것은 다양한 방법을 통해 진행될 수 있는데, 예컨대 감광성 소재의 DFR을 베이스 기판(10)의 타면(10b) 상에 라미네이팅하고, 노광 및 현상 등의 과정을 거쳐 베이스 기판(10)의 타면(10b)의 식각될 부분만이 노출되도록 한다. 이후 베이스 기판(10)의 타면(10b) 중 DFR이 덮이지 않은 부분을 염화동 또는 염화철과 같은 에칭액을 이용해 식각함으로써, 도 5에 도시된 것과 같이 베이스 기판(10)의 타면(10b)에서 수지(20)의 적어도 일부가 노출되도록 제2 홈 또는 제2 트렌치(10e)를 형성할 수 있다.
한편, 상술한 것과 같은 공정을 진행함에 있어서 베이스 기판(10)의 타면(10b) 중 제2 영역(A2)은 식각하지 않을 수 있다. 즉 더미홈 또는 더미트렌치(10d)가 위치한 베이스 기판(10)의 제2 영역(A2)의 타면(10b)은 식각하지 않는다. 상술한 것과 같이 베이스 기판(10)의 제2 영역(A2)은 프레임 영역으로 배선을 형성할 필요가 없고, 따라서 더미홈 또는 더미트렌치(10d)가 배선 형성을 위한 것이 아니기 때문이다.
상술한 것과 같은 과정에서 사용되는 수지(20)는 일반적인 FC용 수지보다 단단한 특성을 갖는다. 따라서 수지(20)를 충진한 후 기계적인 가공에 의해 제거하는 공정이나 상기와 같이 베이스 기판(10)의 타면(10b)의 일부를 에칭하는 과정에서 외력에 의해 수지(20)에 크랙이 발생한다. 본 발명의 일 실시예에 있어서 상술한 문제점을 극복하기 위해 베이스 기판(10)의 일면(10a)을 에칭하는 과정에서 프레임 영역인 제2 영역(A2)에 더미홈 또는 더미트렌치(10d)를 더 형성할 수 있다. 이러한 더미홈 또는 더미트렌치(10d)를 통해 베이스 기판(10)을 가공 시 좌우 밸런스를 맞추어 줌으로써 외력에 의해 수지(20)가 받는 힘을 분산시켜 수지(20)에 크랙이 발생하는 것을 방지할 수 있다.
이와 같은 과정에 따라, 도 5에 도시된 것과 같이 베이스 기판(10)의 일면에도 수지(20) 사이의 배선패턴(12)이 나타나며, 베이스 기판(10)의 타면에도 수지(20) 사이의 배선패턴(14)이 나타난다.
물론 필요에 따라 추가적인 공정을 더 거칠 수도 있다. 예컨대 베이스 기판(10)의 잔존하는 부분의 적어도 일부를 Au, Pd 등을 이용해 도금하거나, 베이스 기판(10)의 잔존하는 부분의 적어도 일부에 OSP(organic solderbility preservative)코팅이 이루어지도록 할 수 있다. 이는 베이스 기판(10)의 잔존하는 부분의 솔더 접착력을 높이기 위함이다.
지금까지는 반도체 패키지 기판의 제조방법에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 반도체 패키지 기판의 제조방법으로 형성된 반도체 패키지 기판 역시 본 발명의 범위에 속한다고 할 것이다.
도 5는 본 발명의 일 실시예에 따른 반도체 패키지 기판을 개략적으로 도시한 단면도이다. 도 5는 도 1의 반도체 패키지 기판을 Ⅱ-Ⅱ선을 따라 취한 단면 부분을 개략적으로 도시한 것이다.
도 1 및 도 5를 참조하면, 본 실시예 따른 반도체 패키지 기판은 베이스 기판(10), 베이스 기판(10)의 일부를 채우는 수지(20)를 구비한다. 베이스 기판(10)은 전도성 소재로서, 전기 전도성 물질을 포함하는 평판 형상을 가질 수 있다. 전기 전도성 물질로는 예컨대 Fe나, Fe-Ni, Fe-Ni-Co 등과 같은 Fe합금, Cu나, Cu-Sn, Cu-Zr, Cu-Fe, Cu-Zn 등과 같은 Cu합금 등을 포함할 수 있다.
이러한 베이스 기판(10)은 제1 영역(A1) 및 제1 영역(A1)과 접하는 제2 영역(A2)을 가질 수 있다. 제1 영역(A1)은 칩이 실장되는 영역으로 패터닝된 복수개의 영역이 행렬을 이루며 위치하고, 각각의 영역의 중앙부에는 칩영역(CA)이 위치할 수 있다. 제2 영역(A2)은 프레임 영역으로 베이스 기판(10)의 외곽부 또는 중앙부에 일 방향(Y축 방향)으로 연장되도록 위치할 수 있다. 도 1에서는 제2 영역(A2)이 베이스 기판(10)의 외곽부에 위치한 경우로서, 도시되어 있지는 않으나 제2 영역(A2)이 베이스 기판(10)의 중앙부에 위치하는 경우에는 제2 영역(A2)을 기준으로 일측 및 타측에 제1 영역(A1)이 위치할 수 있다.
전도성 소재의 베이스 기판(10)의 상호 반대쪽인 일면(10a)과 타면(10b) 중 일면(10a)의 제1 영역(A1)에 제1 홈 또는 제1 트렌치(10c)가 위치할 수 있다. 여기서 제1 홈 또는 제1 트렌치(10c)라 함은, 베이스 기판(10)을 완전히 관통하지 않는다는 것을 의미한다. 도 5는 단면도이기에 나타나지 않으나, 베이스 기판(10)의 일면(10a)의 제1 홈 또는 제1 트렌치(10c)를 제외한 부분은 평면도 상에서는 일 방향으로 연장된 또는 구불구불한 배선패턴(12)으로 이해될 수 있다.
한편, 베이스 기판(10)의 제2 영역(A2)의 일면(10a)에 더미홈 또는 더미트렌치(10d)가 위치할 수 있다. 도 5에서는 제1 홈 또는 제1 트렌치(10c)와 더미홈 또는 더미트렌치(10d)가 동일한 크기를 갖도록 도시되어 있으나, 크기와 형태를 필요에 따라 다양하게 설계될 수 있다.
베이스 기판(10)의 제1 영역(A1)의 일면(10a)에 있어서 제거되지 않고 남은 부분, 즉 제1 홈 또는 제1 트렌치(10c) 이외의 부분은 추후 배선패턴(12)의 역할을 할 수 있다. 따라서 베이스 기판(10)의 일면(10a)에 제1 홈 또는 제1 트렌치(10c)에 있어서, 인접한 홈과 홈 사이 또는 트렌치와 트렌치 사이의 부분의 폭은 통상적인 배선패턴(12)의 폭인 대략 20㎛ 내지 30㎛가 되도록 하는 것이 바람직하다.
또한 제1 홈 또는 제1 트렌치(10c)의 깊이는 베이스 기판(10)의 두께의 대략 80% 내지 90%가 되도록 하는 것이 바람직하다. 예컨대 베이스 기판(10)의 제1 홈 또는 제1 트렌치(10c)가 형성된 부분의 잔존하는 두께는 10㎛ 내지 40㎛가 될 수 있다.
만일 제1 홈 또는 제1 트렌치(10c)의 깊이가 이보다 더 깊어진다면, 반도체 패키지 기판 제조과정이나 추후 패키징 과정에서 베이스 기판(10)이나 반도체 패키지 기판의 핸들링이 용이하지 않을 수 있다. 또한 제1 홈 또는 제1 트렌치(10c)의 깊이가 이보다 더 깊어진다면, 경우에 따라 제1 홈 또는 제1 트렌치(10c)를 형성함에 있어서 공차 등에 의해 베이스 기판(10)의 일면(10a)과 타면(10b)을 관통하는 관통홀이 형성될 수도 있다. 한편, 제1 홈 또는 제1 트렌치(10c)의 깊이가 이보다 얕게 된다면, 이는 추후 반도체 패키지 기판을 제조함에 있어서 후속공정이 용이하지 않거나 최종적으로 제조되는 반도체 패키지 기판의 두께가 지나치게 얇아질 수 있다.
한편 베이스 기판(10)의 제2 영역(A2)의 일면(10a)에 있어서 더미홈 또는 더미트렌치(10d) 이외의 부분은 상술한 제1 홈 또는 제1 트렌치(10c) 부분과는 달리 추후 배선패턴의 역할을 하는 것은 아니다. 따라서 더미홈 또는 더미트렌치(10d) 사이의 부분의 폭이 통상적인 배선패턴(12)의 폭과 동일하게 형성될 필요는 없다. 다만 더미홈 또는 더미트렌치(10d)은 제1 홈 또는 제1 트렌치(10c)와 동일 공정으로 형성되기 때문에, 베이스 기판(10)의 전체적인 밸런스를 맞추기 위해 더미홈 또는 더미트렌치(10d) 사이의 부분의 폭 역시 통상적인 배선패턴(12)의 폭과 같이 형성되는 것이 바람직하며, 더미홈 또는 더미트렌치(10d)가 형성된 부분의 잔존하는 두께 역시 제1 홈 또는 제1 트렌치(10c)의 경우와 같이 10㎛ 내지 40㎛가 되는 것이 바람직하다.
이를 통해 제조 단계에서 베이스 기판(10)의 전체적인 밸런스를 맞출 수 있다.
한편, 베이스 기판(10)의 제1 홈 또는 제1 트렌치(10c) 및 더미홈 또는 더미트렌치(10d)의 내부는 수지(20)로 충진된다. 수지(20)는 전기적으로 도통되지 않은 절연성 소재로 이루어진 것이면 충분하다. 예컨대 수지(20)는 열처리에 의해 고분자화되어 경화되는 열경화성 수지일 수 있다. 이러한 수지(20)는 추후 반도체 패키지 기판의 배선패턴들 사이를 전기적으로 절연하는 역할을 한다. 수지(20)의 충전은 액상의 수지물질을 이용하여 이루어질 수도 있고, 수지 성분을 포함하는 고상의 테이프를 이용하여 이루어질 수도 있다.
한편, 베이스 기판(10)의 타면(10b) 중 제1 영역(A1)에만 제2 홈 또는 제2 트렌치(10e)가 위치할 수 있다. 이러한 제2 홈 또는 제2 트렌치(10e)는 베이스 기판(10)의 타면(10b)을 식각하여 형성할 수 있다. 제2 홈 또는 제2 트렌치(10e)를 통해 상술한 제1 홈 또는 제1 트렌치(10c)의 내부를 채운 수지(20)의 적어도 일부가 노출될 수 있다. 제2 홈 또는 제2 트렌치(10e) 사이의 패턴들은 배선패턴(14)으로 이해될 수 있다.
이 경우 베이스 기판(10)의 타면(10b) 중 제2 영역(A2)에는 제2 홈 또는 제2 트렌치(10e)가 위치하지 않을 수 있다. 즉 제조 공정에서 더미홈 또는 더미트렌치(10d)가 위치한 베이스 기판(10)의 제2 영역(A2)의 타면(10b)은 식각하지 않는다. 상술한 것과 같이 베이스 기판(10)의 제2 영역(A2)은 프레임 영역으로 배선패턴을 형성할 필요가 없고, 따라서 더미홈 또는 더미트렌치(10d)가 배선패턴 형성을 위한 것이 아니기 때문이다.
상술한 것과 같은 과정에서 사용되는 수지(20)는 일반적인 FC용 수지보다 단단한 특성을 갖는다. 따라서 수지(20)를 충진한 후 기계적인 가공에 의해 제거하는 공정이나 상기와 같이 베이스 기판(10)의 타면(10b)의 일부를 에칭하는 과정에서 외력에 의해 수지(20)에 크랙이 발생한다. 본 발명의 일 실시예에 있어서 상술한 문제점을 극복하기 위해 베이스 기판(10)의 일면(10a)을 에칭하는 과정에서 프레임 영역인 제2 영역(A2)에 더미홈 또는 더미트렌치(10d)를 더 형성할 수 있다. 이러한 더미홈 또는 더미트렌치(10d)를 통해 베이스 기판(10)을 가공 시 좌우 밸런스를 맞추어 줌으로써 외력에 의해 수지(20)가 받는 힘을 분산시켜 수지(20)에 크랙이 발생하는 것을 방지할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.

Claims (10)

  1. 칩이 실장되며 일면에 제1 홈 또는 제1 트렌치를 갖는, 제1 영역 및 상기 제1 영역과 접하며 일면에 더미홈 또는 더미트렌치를 갖는, 제2 영역을 갖는 전도성 소재의 베이스 기판; 및
    상기 제1 홈 또는 제1 트렌치 및 상기 더미홈 또는 더미트렌치에 충진된 수지;
    를 구비하는, 반도체 패키지 기판.
  2. 제1항에 있어서,
    상기 제2 영역은 일 방향으로 연장된 프레임 영역인, 반도체 패키지 기판.
  3. 제2항에 있어서,
    상기 제2 영역은 상기 베이스 기판의 외곽 또는 중앙부에 위치하는, 반도체 패키지 기판.
  4. 제1항에 있어서,
    상기 베이스 기판의 타면의 상기 제1 영역에만 상기 수지의 적어도 일부가 드러나도록 제2 홈 또는 제2 트렌치를 갖는, 반도체 패키지 기판.
  5. 제4항에 있어서,
    상기 제2 홈 또는 제2 트렌치는 상기 제2 영역의 타면을 제외하고 위치하는, 반도체 패키지 기판.
  6. 칩이 실장되는 제1 영역 및 상기 제1 영역과 접하는 제2 영역을 갖는 전도성 소재의 베이스 기판을 준비하는 단계;
    상기 베이스 기판의 일면의 상기 제1 영역에 제1 홈 또는 제1 트렌치를 형성하는 단계;
    상기 베이스 기판의 일면의 상기 제2 영역에 더미홈 또는 더미트렌치를 형성하는 단계;
    상기 제1 홈 또는 제1 트렌치 및 상기 더미홈 또는 더미트렌치를 수지로 충진하는 단계;
    상기 수지를 경화시키는 단계; 및
    상기 제1 홈 또는 제1 트렌치를 채운 수지의 적어도 일부가 드러나도록 베이스 기판의 타면을 식각하는 단계;
    를 포함하는, 반도체 패키지 기판의 제조방법.
  7. 제6항에 있어서,
    상기 제2 영역은 일 방향으로 연장된 프레임 영역인, 반도체 패키지 기판의 제조방법.
  8. 제7항에 있어서,
    상기 제2 영역은 상기 베이스 기판의 외곽 또는 중앙부에 위치하는 프레임 영역인, 반도체 패키지 기판의 제조방법.
  9. 제6항에 있어서,
    상기 제1 홈 또는 제1 트렌치를 형성하는 단계 및 상기 더미홈 또는 더미트렌치를 형성하는 단계는 동시에 수행되는, 반도체 패키지 기판의 제조방법.
  10. 제6항에 있어서,
    상기 베이스 기판의 타면을 식각하는 단계는, 상기 베이스 기판의 타면의 제1 영역을 식각하고, 상기 베이스 기판의 타면의 상기 제2 영역은 식각하지 않는 단계인, 반도체 패키지 기판의 제조방법.
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