WO2017209191A1 - 半導体パワーモジュール - Google Patents

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匡司 林口
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Definitions

  • the present invention relates to a semiconductor power module.
  • Patent Document 1 discloses an inverter module as an example of a semiconductor power module including a plurality of switching elements.
  • the inverter module includes a first semiconductor element (first switching element), a second semiconductor element (second switching element), and a resin case that houses them.
  • a positive terminal (power terminal) connected to the first semiconductor element and a negative terminal (power terminal) connected to the second semiconductor element are spaced at one end of the resin case. It is arranged with a gap.
  • a pair of output side terminals connected in common to the first semiconductor element and the second semiconductor element are disposed at the other end of the resin case.
  • a semiconductor power module including a plurality of switching elements has a problem that a surge voltage may be generated during a switching operation. Since the magnitude of the surge voltage is proportional to the inductance component of a current path such as a wiring through which a current flows, it is an issue to remove the inductance component from the current path.
  • the distance between these two power terminals is set depending on the shape of the resin case, it is a relatively large value. For this reason, the magnetic field generated at one power supply terminal and the magnetic field generated at the other power supply terminal cannot be offset well, and the mutual inductance component between the terminals may increase due to the mutual induction effect. .
  • the present invention provides a semiconductor power module that can reduce the inductance component.
  • the present invention includes an insulating substrate having one surface and the other surface, an output-side terminal disposed on the one surface side of the insulating substrate, a first power supply terminal disposed on the one surface side of the insulating substrate, A voltage having a magnitude different from the voltage applied to the first power supply terminal is applied to the other surface of the insulating substrate so as to face the first power supply terminal across the insulating substrate.
  • a semiconductor power module including a second switching element that is disposed and electrically connected to the output terminal and the second power supply terminal.
  • the distance between the first power supply terminal and the second power supply terminal can be set based on the thickness of the insulating substrate on which the first power supply terminal and the second power supply terminal are arranged to face each other. Thereby, a 1st power supply terminal and a 2nd power supply terminal can be closely arranged, maintaining insulation.
  • the magnetic field generated at the first power supply terminal and the magnetic field generated at the second power supply terminal can be canceled well, the mutual inductance component between the first power supply terminal and the second power supply terminal can be reduced. Therefore, a semiconductor power module that can reduce the inductance component can be provided.
  • FIG. 1 is an electric circuit diagram showing an electrical structure of a semiconductor power module according to an embodiment of the present invention.
  • FIG. 2 is a perspective view of the semiconductor power module of FIG. 1 as viewed from above.
  • FIG. 3 is a perspective view of the semiconductor power module of FIG. 2 as viewed from below.
  • 4 is an exploded perspective view showing the internal structure of the semiconductor power module of FIG.
  • FIG. 5 is a plan view showing the internal structure of the semiconductor power module of FIG.
  • FIG. 6 is a side view showing the internal structure of the semiconductor power module of FIG.
  • FIG. 7 is an enlarged view of region VII in FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • FIG. 9 is an electric circuit diagram showing an electrical structure according to a first modification of the semiconductor power module of FIG.
  • FIG. 10 is an electric circuit diagram showing an electrical structure according to a second modification of the semiconductor power module of FIG.
  • FIG. 1 is an electric circuit diagram showing an electrical structure of a semiconductor power module 1 according to an embodiment of the present invention.
  • the semiconductor power module 1 is lower than the voltage applied to the output side terminal 2, the high voltage side terminal 3 (first power supply terminal), and the high voltage side terminal 3. And a low voltage side terminal 4 (second power supply terminal) to which a voltage is applied.
  • the semiconductor power module 1 includes a plurality (five in this embodiment) of first switching elements 5 connected between the output side terminal 2 and the high voltage side terminal 3, and between the output side terminal 2 and the low voltage side terminal 4. And a plurality of (in this embodiment, five) second switching elements 6 connected.
  • the output side terminal 2, the high voltage side terminal 3, the low voltage side terminal 4, the plurality of first switching elements 5 and the plurality of second switching elements 6 constitute a half bridge circuit 7.
  • the high voltage side terminal 3 and the low voltage side terminal 4 are arranged close to each other.
  • the plurality of first switching elements 5 constitute an upper arm 8 on the high voltage side
  • the plurality of second switching elements 6 constitute a lower arm 9 on the low voltage side.
  • each first switching element 5 includes a MISFET (Metal Insulator Semiconductor Field Effect Transistor) formed on a Si substrate, a SiC substrate, or a wide band gap type semiconductor substrate.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • a drain electrode 11 and a first gate electrode 12 are provided.
  • each first switching element 5 the first source electrode 10 and the first drain electrode 11 constitute a pair of first main electrodes, and the first gate electrode 12 has a current flowing between the pair of first main electrodes.
  • the 1st control electrode which controls is constituted.
  • Each first switching element 5 includes a first diode 13 connected in reverse bias between the first drain electrode 11 and the first source electrode 10.
  • Each first switching element 5 includes a first source electrode 10 electrically connected to the output-side terminal 2 and a first drain electrode 11 electrically connected to the high-voltage side terminal 3, thereby providing a high-voltage side terminal. 3 and the low voltage side terminal 4.
  • the first gate electrode 12 of each first switching element 5 is electrically connected in common to the first gate terminal 14 (first control terminal) on the high voltage side.
  • the first gate terminal 14 is a terminal for driving and controlling each first switching element 5 (each first gate electrode 12).
  • the first source electrode 10 of each first switching element 5 is electrically connected in common to the first source sense terminal 15 on the high voltage side in addition to the output side terminal 2.
  • the first source sense terminal 15 is a potential detection terminal for detecting the potential of the first source electrode 10.
  • each second switching element 6 includes a MISFET formed on a Si substrate, a SiC substrate, or a wide band gap semiconductor substrate, and includes a second source electrode 16, a second drain electrode 17, and a second gate electrode. 18.
  • each second switching element 6 the second source electrode 16 and the second drain electrode 17 constitute a pair of second main electrodes, and the second gate electrode 18 has a current flowing between the pair of second main electrodes.
  • the 2nd control electrode which controls is constituted.
  • Each second switching element 6 includes a second diode 19 connected in reverse bias between the second drain electrode 17 and the second source electrode 16.
  • Each of the second switching elements 6 has the second drain electrode 17 electrically connected to the output side terminal 2 and the second source electrode 16 electrically connected to the low voltage side terminal 4.
  • the low voltage side terminal 4 is connected.
  • the output-side terminal 2 is also a common terminal connected in common to the first source electrode 10 of the first switching element 5 and the second drain electrode 17 of the second switching element 6.
  • the second gate electrode 18 of each second switching element 6 is electrically connected in common to the second gate terminal 20 (first control terminal) on the low voltage side.
  • the second gate terminal 20 is a terminal for driving and controlling each second switching element 6 (each second gate electrode 18).
  • the second source electrode 16 of each second switching element 6 is electrically connected in common to the low voltage side second source sense terminal 21 in addition to the low voltage side terminal 4.
  • the second source sense terminal 21 is a potential detection terminal for detecting the potential of the second source electrode 16.
  • the semiconductor power module 1 is configured as an inverter module for driving any one of the U phase, the V phase, and the W phase in, for example, a three-phase motor having a U phase, a V phase, and a W phase.
  • an inverter device for driving a three-phase motor can be provided by including three semiconductor power modules 1 corresponding to the U phase, the V phase, and the W phase.
  • a DC power source is connected between the high voltage side terminal 3 and the low voltage side terminal 4 of each semiconductor power module 1, and a three-phase motor is connected to the output side terminal 2 of each semiconductor power module 1 as a load.
  • a DC voltage of, for example, 500 V or more and 2000 V or less is applied between the high voltage side terminal 3 and the low voltage side terminal 4 with the low voltage side terminal 4 side as a reference potential.
  • the first switching element 5 and the second switching element 6 of each semiconductor power module 1 are driven and controlled with a predetermined switching pattern.
  • the DC voltage is converted into a three-phase AC voltage and supplied to the three-phase motor.
  • the three-phase motor is driven in a sine wave.
  • FIG. 2 is a perspective view of the semiconductor power module 1 of FIG. 1 as viewed from above.
  • FIG. 3 is a perspective view of the semiconductor power module 1 of FIG. 2 as viewed from below.
  • the semiconductor power module 1 includes a rectangular parallelepiped package body 31.
  • the package main body 31 includes an upper surface 32 having a rectangular shape in plan view, a lower surface 33 having the same shape as the upper surface 32, and four side surfaces 34 connecting the upper surface 32 and the lower surface 33.
  • the + X direction and the ⁇ X direction, the + Y direction and the ⁇ Y direction, the + Z direction and the ⁇ Z direction shown in FIGS. 2 and 3 may be used.
  • the + X direction and the ⁇ X direction are two directions along one side of the package body 31, and are simply referred to as “X direction” when collectively referred to.
  • the + Y direction and the ⁇ Y direction are two directions along one other side orthogonal to the one side of the package main body 31, and are simply referred to as “Y direction” when collectively referred to.
  • the + Z direction and the ⁇ Z direction are two directions along the thickness direction of the package main body 31, and are simply referred to as “Z direction” when collectively referred to.
  • the X direction and the Y direction are two horizontal directions along two horizontal straight lines (X axis and Y axis) orthogonal to each other, and the Z direction is a vertical straight line (Z axis). It becomes the vertical direction along.
  • the package body 31 is made of a resin material (thermosetting resin material) such as an epoxy resin, for example, and seals the plurality of first switching elements 5, the plurality of second switching elements 6, and the like.
  • the output side terminal 2 is exposed on the side surface 34 on the + X direction side along the + X direction.
  • the output side terminal 2 is drawn out in a square shape in plan view from the inside to the outside of the package main body 31.
  • the high voltage side terminal 3 and the low voltage side terminal 4 are exposed along the ⁇ X direction on the side surface 34 on the ⁇ X direction side, which is the direction opposite to the exposure direction of the output side terminal 2. . That is, the output side terminal 2, the high voltage side terminal 3, and the low voltage side terminal 4 are arranged at positions facing each other with the package main body 31 interposed therebetween.
  • the high-voltage side terminal 3 and the low-voltage side terminal 4 are respectively joined to a part of the insulating substrate 41 described later (the first extending portion 74 of the insulating substrate 41).
  • the high-voltage side terminal 3 and the low-voltage side terminal 4 are drawn out together with a part of the insulating substrate 41 from the inside to the outside of the package main body 31 in a square shape in plan view.
  • the low voltage side terminal 4 is bonded to the surface on the + Z direction side of the insulating substrate 41 (hereinafter simply referred to as “surface 42 of the insulating substrate 41”).
  • the high-voltage side terminal 3 is bonded to the surface of the insulating substrate 41 on the ⁇ Z direction side (hereinafter simply referred to as “the back surface 43 of the insulating substrate 41”).
  • the side surface on the + Y direction side which is a direction different from the exposure direction (+ X direction) of the output side terminal 2 and the exposure direction ( ⁇ X direction) of the high voltage side terminal 3 and the low voltage side terminal 4 34, the first gate terminal 14 and the first source sense terminal 15 described above, and the second gate terminal 20 and the second source sense terminal 21 described above are exposed along the + Y direction.
  • the first gate terminal 14, the first source sense terminal 15, the second gate terminal 20, and the second source sense terminal 21 are respectively joined to a part of the insulating substrate 41 (second extending portion 75 of the insulating substrate 41) described later. Has been.
  • the first gate terminal 14, the first source sense terminal 15, the second gate terminal 20, and the second source sense terminal 21 together with a part of the insulating substrate 41 (second extending portion 75 of the insulating substrate 41), the package body 31. Is drawn out from the inside to the outside in a plan view band shape (rectangular view in plan view).
  • the second gate terminal 20 and the second source sense terminal 21 are bonded to the surface 42 of the insulating substrate 41 as shown in FIG.
  • the first gate terminal 14 and the first source sense terminal 15 are bonded to the back surface 43 of the insulating substrate 41 as shown in FIG.
  • the heat radiating member 35 is exposed on the lower surface 33 of the package main body 31.
  • the heat radiating member 35 dissipates heat generated by the plurality of first switching elements 5 and the plurality of second switching elements 6 to the outside.
  • FIG. 4 is an exploded perspective view showing the internal structure of the semiconductor power module 1 of FIG.
  • FIG. 5 is a plan view showing the internal structure of the semiconductor power module 1 of FIG.
  • FIG. 6 is a side view showing the internal structure of the semiconductor power module 1 of FIG.
  • FIG. 7 is an enlarged view of region VII in FIG. 8 is a cross-sectional view taken along line VIII-VIII in FIG.
  • the semiconductor power module 1 includes an insulating substrate 41.
  • the insulating substrate 41 has a front surface 42 and a back surface 43. On the surface 42 side of the insulating substrate 41, the low voltage side terminal 4 is arranged.
  • the output side terminal 2 is disposed on the back surface 43 side of the insulating substrate 41.
  • the high voltage side terminal 3 is arranged on the back surface 43 side of the insulating substrate 41.
  • a plurality of first switching elements 5 electrically connected to the output side terminal 2 and the high voltage side terminal 3, and the output side terminal 2 and the low voltage side terminal 4 are electrically connected to the back surface 43 side of the insulating substrate 41.
  • a plurality of connected second switching elements 6 are arranged.
  • the semiconductor power module 1 has a structure in which the high voltage side terminal 3 and the low voltage side terminal 4 face each other with the insulating substrate 41 interposed therebetween.
  • the high-voltage side terminal 3 and the low-voltage side terminal 4 and their peripheral structures will be specifically described.
  • the semiconductor power module 1 includes a first unit U1 including a plurality of first switching elements 5, a plurality of second switching elements 6 and an output side terminal 2, an insulating substrate 41, A second unit U2 including a high-voltage side terminal 3 and a low-voltage side terminal 4, and the second unit U2 is stacked on the first unit U1.
  • the first unit U1 is disposed on the support substrate 44 having a square shape in plan view, the first conductor pattern 45 formed on the support substrate 44, and the first conductor pattern 45.
  • the support substrate 44 includes a surface in the + Z direction (hereinafter simply referred to as “surface 46 of the support substrate 44”) and a surface in the ⁇ Z direction (hereinafter simply referred to as “back surface 47 of the support substrate 44”).
  • the support substrate 44 is disposed on the back surface 43 side of the insulating substrate 41 at a distance from the insulating substrate 41, and supports the first switching element 5 and the second switching element 6 on the front surface 46 side.
  • the support substrate 44 has a thickness of 5 mm or less, for example.
  • the support substrate 44 may have a thickness of 0.3 mm to 0.7 mm.
  • the support substrate 44 may be an inorganic insulating substrate such as ceramic (for example, AlN, SiN, SiO 2 ), or may be an organic insulating substrate such as a resin (for example, epoxy resin).
  • the first conductor pattern 45 is a conductor film made of, for example, copper (Cu), and is directly bonded to the surface 46 of the support substrate 44.
  • the first conductor pattern 45 electrically connects the first high voltage side conductor pattern 48 that electrically connects the high voltage side terminal 3 and the first switching element 5, and the output side terminal 2 and the second switching element 6. And a first output-side conductor pattern 49 connected to the.
  • the first high-voltage side conductor pattern 48 is disposed at the end of the support substrate 44 on the ⁇ X direction side, and is formed in a square shape in plan view extending along the Y direction.
  • the first output-side conductor pattern 49 is disposed at the end of the support substrate 44 on the + X direction side, and is formed in a square shape in plan view extending along the Y direction.
  • the width of the first output side conductor pattern 49 in the X direction is set to a value larger than the width of the first high voltage side conductor pattern 48 in the X direction.
  • a plurality of first switching elements 5 are joined on the first high-voltage side conductor pattern 48.
  • the plurality of first switching elements 5 are arranged in a line along the Y direction.
  • each first switching element 5 includes a first element surface 50 in the + Z direction where the first source electrode 10 and the first gate electrode 12 are disposed, and a first drain electrode 11.
  • This is a so-called vertical MISFET provided with a first element body 52 having a first element back surface 51 in the ⁇ Z direction.
  • the first element body 52 includes a Si substrate, a SiC substrate, or a wide band gap type semiconductor substrate.
  • first source electrodes 10 and one first gate electrode 12 are formed on the first element surface 50.
  • Each first switching element 5 is joined to the first high-voltage side conductor pattern 48 with the first element back surface 51 of the first element body 52 facing the front surface 46 of the support substrate 44.
  • Each first switching element 5 is joined to the first high voltage side conductor pattern 48 by joining the first drain electrode 11 and the first high voltage side conductor pattern 48 via the first conductive bonding material 53.
  • the first conductive bonding material 53 may be solder.
  • a plurality of second switching elements 6 are joined on the first output-side conductor pattern 49.
  • the plurality of second switching elements 6 are arranged in a line along the Y direction and arranged to face each first switching element 5 in a one-to-one correspondence in the X direction.
  • each second switching element 6 has a second element surface 54 in the + Z direction where second source electrode 16 and second gate electrode 18 are arranged, and second drain electrode 17 is arranged.
  • This is a so-called vertical MISFET provided with a second element body 56 having a second element back surface 55 in the ⁇ Z direction.
  • the second element body 56 includes a Si substrate, a SiC substrate, or a wide band gap type semiconductor substrate.
  • each second switching element 6 is joined to the first output side conductor pattern 49 in a state where the second element back surface 55 of the second element body 56 is opposed to the surface 46 of the support substrate 44.
  • Each second switching element 6 is joined to the first output-side conductor pattern 49 by joining the second drain electrode 17 and the first output-side conductor pattern 49 via the second conductive joining material 57. Yes.
  • the second conductive bonding material 57 may be solder.
  • the output-side terminal 2 is disposed on the end side in the + X direction of the support substrate 44 with a space from each second switching element 6, and the first output-side conductor pattern 49. Are joined to the central portion in the longitudinal direction.
  • the output side terminal 2 has a thickness larger than the thickness of the high voltage side terminal 3 or the thickness of the low voltage side terminal 4. As described above, the output side terminal 2 is electrically connected to the first switching element 5 and the second switching element 6 in common.
  • the output side terminal 2 has a thickness at least equal to or greater than the total value of the thickness of the high voltage side terminal 3 and the thickness of the low voltage side terminal 4 from the viewpoint of suppressing an increase in resistance value. preferable.
  • the output side terminal 2 is formed in a plate shape or block shape having a rectangular shape in plan view extending in the X direction, and has a plurality of notches 59 at the end portion 58 on the ⁇ X direction side. .
  • the plurality of notches 59 are each formed in a groove shape extending along the same direction (X direction).
  • the end portion 58 of the output side terminal 2 is joined to the first output side conductor pattern 49 via the third conductive joining material 60.
  • the third conductive bonding material 60 may be solder.
  • the third conductive bonding material 60 includes a plurality of pieces formed on the end portion 58. In the notch 59.
  • the first unit U1 further includes the above-described heat radiating member 35 disposed on the back surface 47 side of the support substrate 44.
  • the heat dissipating member 35 is formed by a rectangular conductive film made of copper (Cu) bonded directly to the back surface 47 of the support substrate 44. Covers almost the entire area.
  • the heat generated from the plurality of first switching elements 5 and the plurality of second switching elements 6 is transmitted to the heat radiating member 35 via the first conductor pattern 45 and the support substrate 44, and is dissipated to the outside.
  • the second unit U2 is disposed on the insulating substrate 41, the second conductor pattern 71 disposed on the back surface 43 side of the insulating substrate 41, and the front surface 42 side of the insulating substrate 41.
  • Third conductor pattern 72 formed.
  • the insulating substrate 41 has a thickness of 5 mm or less, for example.
  • the insulating substrate 41 may have a thickness of 0.3 mm or greater and 0.7 mm or less.
  • the insulating substrate 41 may be an inorganic insulating substrate such as ceramic (for example, AlN, SiN, SiO 2 ), or may be an organic insulating substrate such as a resin (for example, epoxy resin).
  • the insulating substrate 41 includes a main body 73 having a rectangular shape in plan view that faces the surface 46 of the support substrate 44 in a plan view, and an outside of the support substrate 44 along the ⁇ X direction from the ⁇ X direction end of the main body 73.
  • a first extending portion 74 extending in the region, and a second extending portion 75 extending from the end portion of the main body portion 73 in the + Y direction to the region outside the support substrate 44 along the + Y direction.
  • the insulating substrate 41 is formed in an L shape in plan view by the main body portion 73, the first extending portion 74 and the second extending portion 75.
  • the main body 73 of the insulating substrate 41 is disposed so as to face the first high voltage side conductor pattern 48 and the first output side conductor pattern 49.
  • the main body 73 of the insulating substrate 41 includes a plurality (five in this embodiment) of first removal regions 76 that expose the first element surfaces 50 of the first switching elements 5 in plan view, and the second switching elements 6. And a plurality of (in this embodiment, five) third removal regions 78 that selectively expose the ⁇ X-direction end of the first output-side conductor pattern 49.
  • the first removal region 76, the second removal region 77, and the third removal region 78 are regions formed by selectively removing a part of the insulating substrate 41, and are disposed on the ⁇ Z direction side of the insulating substrate 41. Each member is exposed.
  • the first removal region 76, the second removal region 77, and the third removal region 78 each include an opening and / or a notch.
  • each of the first removal regions 76 is made of a square-shaped opening that exposes each of the first switching elements 5 in a one-to-one correspondence, and is equally spaced in a line along the Y direction. It is formed so that it may line up with.
  • Each first removal region 76 may be a rectangular cutout portion in plan view that exposes each first switching element 5 one by one in a one-to-one correspondence instead of the opening.
  • two or more first switching elements 5 or all of the first switching elements 5 are opened and / or notched in a square shape in plan view extending in the Y direction so as to be exposed collectively.
  • a plurality of or one first removal region 76 may be formed.
  • the second removal region 77 is formed by the peripheral edge on the + X direction side of the insulating substrate 41, and in addition to the plurality of second switching elements 6, the second output region 77 on the + X direction side of the first output-side conductor pattern 49. The end is also exposed.
  • an opening having a rectangular shape in plan view that exposes each second switching element 6 one by one in a one-to-one correspondence relationship and / or A plurality of second removal regions 77 made of notches and aligned in a line along the Y direction may be formed.
  • two or more second switching elements 6 or all or all of the second switching elements 6 are made of a plurality of or one of the first and second openings composed of square-shaped openings and / or notches extending in the Y direction so as to be exposed at once. 2
  • the removal area 77 may be formed.
  • the plurality of third removal regions 78 are aligned in a line along the Y direction and are formed to face the plurality of first removal regions 76 in a one-to-one correspondence relationship in the X direction.
  • Plural or one third removal consisting of two or more first switching elements 5 or all of the first switching elements 5 in the X direction and having a quadrangular opening and / or cutout in plan view extending in the Y direction.
  • a region 78 may be formed.
  • the first extending portion 74 of the insulating substrate 41 is a portion that does not face the support substrate 44 in plan view, and is formed in a square shape in plan view in this embodiment.
  • the width of the first extending portion 74 of the insulating substrate 41 in the Y direction is set to a value smaller than the width of the main body portion 73 in the Y direction.
  • the second extending portion 75 of the insulating substrate 41 is a portion that does not face the support substrate 44 in a plan view, and is formed in a square shape in a plan view in this embodiment.
  • the width of the second extending portion 75 of the insulating substrate 41 in the X direction is set to a value smaller than the width of the main body portion 73 in the X direction.
  • the second conductor pattern 71 disposed on the back surface 43 side of the insulating substrate 41 is a conductor film made of, for example, copper (Cu), and is directly bonded to the back surface 43 of the insulating substrate 41.
  • the second conductor pattern 71 is joined to the high voltage side terminal 3 joined to the first extending portion 74 of the insulating substrate 41 and the main body portion 73 of the insulating substrate 41, and is connected to the high voltage side terminal 3 and the first high voltage side.
  • a second high-voltage side conductor pattern 79 electrically connected to the conductor pattern 48 (first switching element 5), and a second output-side conductor pattern 80 electrically connected to the first output-side conductor pattern 49; are integrally included.
  • the high voltage side terminal 3 is disposed at a position spaced inward from the periphery of the first extending portion 74 in the first extending portion 74 of the insulating substrate 41, and is formed in a square shape in plan view. Yes.
  • the peripheral edge of the high voltage side terminal 3 is arranged at a position at least 2 mm away from the peripheral edge of the first extending portion 74 of the insulating substrate 41, whereby the peripheral edge of the high voltage side terminal 3 and the first edge of the insulating substrate 41 are arranged.
  • An insulating region is set between the peripheral edge of the one extending portion 74.
  • the second high voltage side conductor pattern 79 includes a first high voltage side portion 81 that is joined to the end portion of the main body 73 on the ⁇ X direction side and connected to the high voltage side terminal 3.
  • the first high voltage side portion 81 is electrically connected to the first high voltage side conductor pattern 48 via the fourth conductive bonding material 83.
  • the second high-voltage side conductor pattern 79 is a comb-like second high-voltage side portion drawn out from the first high-voltage side portion 81 toward the side of each first switching element 5 (first removal region 76). 82.
  • the second output-side conductor pattern 80 is disposed at the end on the + X direction side of the insulating substrate 41 and is formed in a square shape in plan view extending in the Y direction.
  • the second output-side conductor pattern 80 is connected to the first output-side conductor pattern 49 via the fifth conductive bonding material 85 in the region between the end portion on the ⁇ X direction side of the first output-side conductor pattern 49 and the second switching element 6.
  • the side conductor pattern 49 is electrically connected.
  • the plurality of second output-side conductor patterns 80 selectively expose the first output-side conductor patterns 49 at positions corresponding to the plurality of third removal regions 78 of the insulating substrate 41 (five in this embodiment).
  • the fourth removal region 84 is provided.
  • the end on the ⁇ X direction side of the second output side conductor pattern 80 is formed in a comb shape by the plurality of fourth removal regions 84.
  • the fourth removal region 84 may be an opening and / or a notch that is rectangular in plan view and extends in the Y direction.
  • the end of the first output side conductor pattern 49 on the ⁇ X direction side is selectively exposed by the third removal region 78 of the insulating substrate 41 and the fourth removal region 84 of the second output side conductor pattern 80.
  • the third conductor pattern 72 disposed on the surface 42 side of the insulating substrate 41 is a conductor film made of, for example, copper (Cu), and is directly bonded to the surface 42 of the insulating substrate 41.
  • the third conductor pattern 72 is joined to the low voltage side terminal 4 joined to the second extending portion 75 of the insulating substrate 41 and the main body portion 73 of the insulating substrate 41 and is electrically connected to the low voltage side terminal 4. And a low-voltage side conductor pattern 86.
  • the low voltage side terminal 4 is disposed at a position spaced inward from the periphery of the first extending portion 74 in the first extending portion 74 of the insulating substrate 41, and is formed in a square shape in plan view. Yes.
  • the low voltage side terminal 4 is opposed to the high voltage side terminal 3 with the first extending portion 74 of the insulating substrate 41 interposed therebetween.
  • the low voltage side terminal 4 is formed in a square shape in plan view having the same area and the same shape as the high voltage side terminal 3, and the entirety of the low voltage side terminal 4 includes the first extending portion 74 of the insulating substrate 41. It faces the high-voltage side terminal 3 with being sandwiched.
  • the peripheral edge of the low voltage side terminal 4 is disposed at a position at least 2 mm away from the peripheral edge of the first extending portion 74 of the insulating substrate 41, whereby the peripheral edge of the low voltage side terminal 4 and the first edge of the insulating substrate 41 are arranged.
  • An insulating region is set between the peripheral edge of the one extending portion 74.
  • the low voltage side conductor pattern 86 is joined to the end portion of the main body portion 73 on the ⁇ X direction side and connected to the low voltage side terminal 4, and the + X direction side of the main body portion 73 on the + X direction side.
  • a second low-voltage side portion 88 joined to the end portion and a third low-voltage side portion 89 connecting them are included.
  • the third low voltage side portion 89 connects the first low voltage side portion 87 and the second low voltage side portion 88 so as to avoid the plurality of first removal regions 76 and the plurality of third removal regions 78.
  • the side conductor pattern 86 is opposed to the second high voltage side conductor pattern 79 with the main body 73 of the insulating substrate 41 interposed therebetween. More specifically, the first low voltage side portion 87 of the low voltage side conductor pattern 86 is opposed to the first high voltage side portion 81 of the second high voltage side conductor pattern 79 with the main body portion 73 of the insulating substrate 41 interposed therebetween. is doing.
  • the third low voltage side portion 89 of the low voltage side conductor pattern 86 faces the second high voltage side portion 82 of the second high voltage side conductor pattern 79 with the main body 73 of the insulating substrate 41 interposed therebetween.
  • the second conductor pattern 71 disposed on the back surface 43 side of the insulating substrate 41 includes the first gate terminal 14 on the high voltage side and the first source sense terminal 15 on the high voltage side. And further including.
  • the first gate terminal 14 and the first source sense terminal 15 are arranged adjacent to each other between the second high voltage side conductor pattern 79 and the second output side conductor pattern 80.
  • the first gate terminal 14 is disposed on the ⁇ X direction side
  • the first source sense terminal 15 is disposed on the + X direction side.
  • the first gate terminal 14 and the first source sense terminal 15 are each formed in a plan view band shape (rectangular view plan view) extending along the Y direction, and the second extending portion 75 from the main body portion 73 of the insulating substrate 41. Has been drawn to.
  • each portion drawn out to the second extending portion 75 of the insulating substrate 41 is located at a position spaced inward from the periphery of the second extending portion 75. Each is arranged.
  • first contact holes 92 for selectively exposing the first gate terminals 14 and the first source sense terminals 15 are selectively exposed.
  • a plurality (five in this embodiment) of second contact holes 93 are selectively formed.
  • a plurality of first contact holes 92 are provided in each region between the first removal region 76 and the third removal region 78.
  • the plurality of second contact holes 93 are provided one by one so as to be adjacent to the first contact hole 92 in each region between the first removal region 76 and the third removal region 78.
  • the third conductor pattern 72 arranged on the surface 42 side of the insulating substrate 41 includes a plurality of (five in the present embodiment) gate pads 94 connected to the first gate terminal 14 via the first contact holes 92. And a plurality (five in this embodiment) of source sense pads 95 connected to the first source sense terminals 15 through the respective second contact holes 93.
  • the third conductor pattern 72 includes the second gate terminal 20 on the low voltage side and the second source sense terminal 21 on the low voltage side.
  • the second gate terminal 20 and the second source sense terminal 21 are connected to the + X direction end of the insulating substrate 41 (the peripheral edge of the insulating substrate 41 on the + X direction side and the second low voltage side portion 88 of the low voltage side conductor pattern 86. Between the two areas).
  • the second gate terminal 20 is disposed on the ⁇ X direction side
  • the second source sense terminal 21 is disposed on the + X direction side.
  • the second gate terminal 20 and the second source sense terminal 21 are formed in a plan view band shape (a rectangular shape in plan view) extending along the Y direction, and extend from the main body portion 73 of the insulating substrate 41 to the second extension portion 75. Each is pulled out.
  • each part drawn out to the second extending portion 75 of the insulating substrate 41 is located at a position spaced inward from the periphery of the second extending portion 75. Each is arranged.
  • the second gate terminal 20 and the second source sense terminal 21 are joined to a position not overlapping the first gate terminal 14 and the first source sense terminal 15 in plan view (FIGS. 2 and 3). See also).
  • the first conductor pattern 45 disposed on the front surface 46 side of the support substrate 44 includes a dummy gate terminal 96 provided corresponding to the first gate terminal 14 and a dummy provided corresponding to the first source sense terminal 15. Source sense terminal 97.
  • the dummy gate terminal 96 and the dummy source sense terminal 97 are disposed between the first high voltage side conductor pattern 48 and the first output side conductor pattern 49, and the entirety thereof is located on the surface 46 of the support substrate 44. ing.
  • the first source electrode 10 of each first switching element 5 is bonded to the surface 46 of the support substrate 44 through the first bonding wire 101 as a connection member.
  • the first output side conductor pattern 49 is electrically connected.
  • the first bonding wire 101 is disposed on the surface 42 side of the insulating substrate 41, and the first removal region 76 and the third removal region 78 of the insulating substrate 41 (the fourth removal region 84 of the second output-side conductor pattern 80).
  • the first source electrode 10 of each first switching element 5 and the first output-side conductor pattern 49 are connected via each other.
  • the first source electrode 10 is electrically connected to the output-side terminal 2 via the first bonding wire 101 and the first output-side conductor pattern 49.
  • each first switching element 5 the first drain electrode 11 is electrically connected to the high voltage side terminal 3 via the first high voltage side conductor pattern 48 and the second high voltage side conductor pattern 79. In this way, each first switching element 5 is electrically connected between the output side terminal 2 and the high voltage side terminal 3.
  • the first gate electrode 12 of each first switching element 5 is electrically connected to the gate pad 94 via a second bonding wire 102 as a connecting member. Thereby, the first gate electrode 12 and the first gate terminal 14 of each first switching element 5 are electrically connected.
  • At least one first source electrode 10 of each first switching element 5 is electrically connected to a source sense pad 95 via a third bonding wire 103 as a connection member. As a result, at least one first source electrode 10 of each first switching element 5 and the first source sense terminal 15 are electrically connected.
  • the second source electrode 16 of each second switching element 6 has a low voltage side conductor pattern 86 (low voltage side conductor) bonded to the surface 42 of the insulating substrate 41 via a fourth bonding wire 104 as a connecting member.
  • the second low voltage side portion 88) of the pattern 86 is electrically connected.
  • the fourth bonding wire 104 is disposed on the surface 42 side of the insulating substrate 41, and the second source electrode 16 and the low voltage side conductor pattern of each second switching element 6 through the second removal region 77 of the insulating substrate 41. 86 is connected.
  • the second source electrode 16 is electrically connected to the low voltage side terminal 4 via the fourth bonding wire 104 and the low voltage side conductor pattern 86.
  • each second switching element 6 the second drain electrode 17 is electrically connected to the output-side terminal 2 via the first output-side conductor pattern 49. In this way, each second switching element 6 is electrically connected between the output side terminal 2 and the low voltage side terminal 4.
  • the second gate electrode 18 of each second switching element 6 is electrically connected to the second gate terminal 20 via a fifth bonding wire 105 as a connection member.
  • the fifth bonding wire 105 is disposed on the surface 42 side of the insulating substrate 41, and the second gate electrode 18 and the second gate terminal 20 of each second switching element 6 through the second removal region 77 of the insulating substrate 41. And connected.
  • At least one second source electrode 16 of each second switching element 6 is electrically connected to the second source sense terminal 21 via a sixth bonding wire 106 as a connection member.
  • the sixth bonding wire 106 is disposed on the surface 42 side of the insulating substrate 41, and is connected to at least one second source electrode 16 of each second switching element 6 and the second through the second removal region 77 of the insulating substrate 41.
  • the source sense terminal 21 is connected.
  • the package body 31 includes a part of the output side terminal 2, a part of the high voltage side terminal 3, a part of the low voltage side terminal 4, a part of the first gate terminal 14, and a part of the first source sense terminal 15.
  • the insulating substrate 41 and the support substrate 44 are sealed so that a part of the second gate terminal 20, a part of the second source sense terminal 21, and the heat dissipation member 35 are selectively exposed.
  • a part of the high-voltage side terminal 3 and a part of the low-voltage side terminal 4 are drawn to the outside of the package main body 31 together with the first extending portion 74 of the insulating substrate 41.
  • a part of the first gate terminal 14, a part of the first source sense terminal 15, a part of the second gate terminal 20 and a part of the second source sense terminal 21 are together with the second extending portion 75 of the insulating substrate 41. It is pulled out of the package body 31.
  • the package main body 31 may be formed by a transfer molding method or may be formed by a compression molding method.
  • a package body 31 that selectively seals the insulating substrate 41 and the like is formed by pouring resin into a mold having a cavity having a predetermined shape in which the insulating substrate 41 and the like are accommodated.
  • the insulating substrate 41 or the like means the internal structure of the semiconductor power module 1 excluding the package main body 31 (the same applies hereinafter).
  • the insulating substrate 41 or the like is immersed in the resin, or the insulating substrate 41 is embedded in a mold having a cavity having a predetermined shape. Etc. are accommodated and arranged, and a resin is immersed in the mold to form a package body 31 for selectively sealing the insulating substrate 41 and the like.
  • the package main body 31 may include a resin casing (resin case) having an internal space, and the insulating substrate 41 and the like may be accommodated in the internal space of the casing.
  • the output side terminal 2, the high voltage side terminal 3, the low voltage side terminal 4, and the plurality of first switching elements connected to the output side terminal 2 and the high voltage side terminal 3. 5 and a plurality of second switching elements 6 connected to the output side terminal 2 and the low voltage side terminal 4 constitute one half bridge circuit 7.
  • the plurality of first switching elements 5 constitutes an upper arm 8 on the high voltage side
  • the plurality of second switching elements 6 constitutes a lower arm 9 on the low voltage side.
  • a current path from the high voltage side terminal 3 to the output side terminal 2 through each first switching element 5 is formed on the back surface 43 side of the insulating substrate 41, and each second path from the output side terminal 2 to each second side.
  • a current path toward the low voltage side terminal 4 through the switching element 6 is formed on the surface 42 side of the insulating substrate 41.
  • the direction of the current flowing through the high voltage side terminal 3 and the direction of the current flowing through the low voltage side terminal 4 are opposite to each other with the insulating substrate 41 interposed therebetween.
  • the distance between the high voltage side terminal 3 and the low voltage side terminal 4 is based on the thickness of the insulating substrate 41 (5 mm or less in this embodiment) on which the high voltage side terminal 3 and the low voltage side terminal 4 are opposed to each other. Therefore, the high-voltage side terminal 3 and the low-voltage side terminal 4 can be satisfactorily arranged close to each other while maintaining insulation.
  • the magnetic field generated at the high voltage side terminal 3 and the magnetic field generated at the low voltage side terminal 4 can be satisfactorily offset, so that the mutual inductance component between the high voltage side terminal 3 and the low voltage side terminal 4 is improved. Can be reduced. Therefore, the semiconductor power module 1 which can reduce an inductance component favorably can be provided.
  • the insulating substrate 41 includes a first removal region 76 that exposes the first switching element 5 and a second removal region 77 that exposes the second switching element 6 in plan view.
  • a first removal region 76 that exposes the first switching element 5
  • a second removal region 77 that exposes the second switching element 6 in plan view.
  • the heat generated in the first switching element 5 can be dissipated from the back surface 43 side to the front surface 42 side of the insulating substrate 41 through the first removal region 76, and the heat generated in the second switching element 6 can be dissipated. 2 It is possible to diffuse the insulating substrate 41 from the back surface 43 side to the front surface 42 side through the removal region 77.
  • the temperature rise of the 1st switching element 5 and the 2nd switching element 6 can be suppressed favorably.
  • the first removal region 76 and the second removal region 77 are provided on the insulation substrate 41.
  • the heat dissipation member 35 is provided on the back surface 47 side of the support substrate 44. Therefore, the heat generated in the first switching element 5 and the heat generated in the second switching element 6 can be well dissipated to the outside through the support substrate 44 and the heat radiating member 35. Therefore, the semiconductor power module 1 that can effectively suppress the temperature rise of the first switching element 5 and the second switching element 6 can be provided.
  • one half bridge circuit 7 is configured by the plurality of first switching elements 5 and the plurality of second switching elements 6 has been described.
  • the number of the first switching elements 5 and the number of the second switching elements 6 are not limited to this.
  • one half-bridge circuit 7 may be configured by one first switching element 5 and one second switching element 6.
  • One half-bridge circuit 7 may be configured by two or more first switching elements 5 and two or more second switching elements 6.
  • FIG. 9 is an electric circuit diagram showing an electrical structure according to a first modification of the semiconductor power module 1 of FIG.
  • the same reference numerals are assigned to the configurations shown in FIG.
  • IGBT Insulated Gate Bipolar Transistor
  • the half bridge circuit 7 is constituted by an IGBT.
  • the first switching element 5 and the second switching element 6 may include an IGBT formed on a Si substrate, a SiC substrate, or a wide band gap type semiconductor substrate.
  • the first switching element 5 includes a first emitter electrode 110 instead of the first source electrode 10 described above, and includes a first collector electrode 111 instead of the first drain electrode 11 described above.
  • a first gate electrode 112 is provided instead of the gate electrode 12.
  • the first emitter electrode 110 and the first collector electrode 111 constitute a pair of first main electrodes, and the first gate electrode 112 has a current flowing between the pair of first main electrodes.
  • the 1st control electrode which controls is constituted.
  • the second switching element 6 includes a second emitter electrode 113 instead of the second source electrode 16 described above, a second collector electrode 114 instead of the second drain electrode 17 described above, and the second gate electrode 18 described above. Instead, a second gate electrode 115 is provided.
  • each second switching element 6 the second emitter electrode 113 and the second collector electrode 114 constitute a pair of first main electrodes, and the second gate electrode 115 is a current flowing between the pair of first main electrodes.
  • the 1st control electrode which controls is constituted.
  • the first gate electrode 112 is electrically connected to the first gate terminal 116 instead of the first gate terminal 14, and the first emitter electrode 110 is connected to the first source sense terminal 15. Instead, it is electrically connected to the first emitter sense terminal 117.
  • the second gate electrode 115 is electrically connected to the second gate terminal 118 instead of the second gate terminal 20, and the second emitter electrode 113 is replaced by the second emitter sense terminal instead of the second source sense terminal 21. 119 is electrically connected. Even with such a configuration, the same effects as those described in the above-described embodiment can be obtained.
  • FIG. 10 is an electric circuit diagram showing an electrical structure according to a second modification of the semiconductor power module 1 of FIG.
  • the same reference numerals are assigned to the configurations shown in FIG.
  • BJT Bipolar Junction Transistor
  • the half bridge circuit 7 is configured by BJT.
  • the first switching element 5 and the second switching element 6 may include BJT formed on a Si substrate, a SiC substrate, or a wide band gap type semiconductor substrate.
  • the first switching element 5 includes a first emitter electrode 120 instead of the first source electrode 10 described above, and includes a first collector electrode 121 instead of the first drain electrode 11 described above.
  • a first base electrode 122 is provided instead of the gate electrode 12.
  • the first emitter electrode 120 and the first collector electrode 121 constitute a pair of first main electrodes, and the first base electrode 122 has a current flowing between the pair of first main electrodes.
  • the 1st control electrode which controls is constituted.
  • the second switching element 6 includes a second emitter electrode 123 instead of the above-described second source electrode 16, a second collector electrode 124 instead of the above-described second drain electrode 17, and the above-described second gate electrode 18. Instead, a second base electrode 125 is provided.
  • each second switching element 6 the second emitter electrode 123 and the second collector electrode 124 constitute a pair of first main electrodes, and the second base electrode 125 is a current flowing between the pair of first main electrodes.
  • the 1st control electrode which controls is constituted.
  • the first base electrode 122 is electrically connected to the first base terminal 126 instead of the first gate terminal 14, and the first emitter electrode 120 is connected to the first source sense terminal 15. Instead, it is electrically connected to the first emitter sense terminal 127.
  • the second base electrode 125 is electrically connected to the second base terminal 128 instead of the second gate terminal 20, and the second emitter electrode 123 is replaced with the second source sense terminal 21 and the second emitter sense terminal. 129 is electrically connected. Even with such a configuration, the same effects as those described in the above-described embodiment can be obtained.
  • the MISFET, IGBT, and BJT described above are preferably formed on a SiC substrate or a wide band gap semiconductor substrate among the Si substrate, SiC substrate, or wide band gap semiconductor substrate described above.
  • a supplementary explanation of the wide band gap type semiconductor substrate will be given below.
  • Examples of the semiconductor material of the wide band gap semiconductor substrate include a III-V group semiconductor containing a group III element and a group V element, a nitride semiconductor (eg, gallium nitride), diamond, and the like.
  • the aforementioned SiC substrate is also an example of a wide band gap type semiconductor substrate.

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Abstract

半導体パワーモジュールは、一方表面および他方表面を有する絶縁基板と、前記絶縁基板の前記一方表面側に配置された出力側端子と、前記絶縁基板の前記一方表面側に配置された第１電源端子と、前記絶縁基板を挟んで前記第１電源端子に対向するように、前記絶縁基板の前記他方表面側に配置され、前記第１電源端子に印加される電圧とは異なる大きさの電圧が印加される第２電源端子と、前記絶縁基板の前記一方表面側に配置され、前記出力側端子および前記第１電源端子に電気的に接続された第１スイッチング素子と、前記絶縁基板の前記一方表面側に配置され、前記出力側端子および前記第２電源端子に電気的に接続された第２スイッチング素子とを含む。

Description

半導体パワーモジュール
　本発明は、半導体パワーモジュールに関する。
　特許文献１には、複数のスイッチング素子を含む半導体パワーモジュールの一例として、インバータモジュールが開示されている。このインバータモジュールは、第１半導体素子（第１スイッチング素子）と、第２半導体素子（第２スイッチング素子）と、これらを収容する樹脂ケースとを備えている。
　このインバータモジュールにおいて、樹脂ケースの一方側端部には、第１半導体素子に接続される正極側端子（電源端子）と、第２半導体素子に接続される負極側端子（電源端子）とが間隔を空けて配置されている。樹脂ケースの他方側端部には、第１半導体素子および第２半導体素子に共通に接続される一対の出力側端子が配置されている。
特開２０１３－２２２８８５号公報
　一般的に、複数のスイッチング素子を備えた半導体パワーモジュールでは、スイッチング動作時にサージ電圧が生じる虞があるという問題がある。サージ電圧の大きさは、電流が流れる配線等の電流経路のインダクタンス成分に比例するため、電流経路からインダクタンス成分を取り除くことが一つの課題となっている。
　ところで、特許文献１に開示された半導体パワーモジュールでは、互いに異なる電圧が印加される２つの電源端子が、樹脂ケースの一方側端部において互いに間隔を空けて配置されている。
　これら２つの電源端子間の距離は、樹脂ケースの形状に依存して設定されているため、比較的に大きい値となる。そのため、一方の電源端子で発生する磁界と、他方の電源端子で発生する磁界とを良好に相殺させることができないから、相互誘導効果に起因して端子間の相互インダクタンス成分が増加する虞がある。
　そこで、本発明は、インダクタンス成分を低減できる半導体パワーモジュールを提供する。
　本発明は、一方表面および他方表面を有する絶縁基板と、前記絶縁基板の前記一方表面側に配置された出力側端子と、前記絶縁基板の前記一方表面側に配置された第１電源端子と、前記絶縁基板を挟んで前記第１電源端子に対向するように、前記絶縁基板の前記他方表面側に配置され、前記第１電源端子に印加される電圧とは異なる大きさの電圧が印加される第２電源端子と、前記絶縁基板の前記一方表面側に配置され、前記出力側端子および前記第１電源端子に電気的に接続された第１スイッチング素子と、前記絶縁基板の前記一方表面側に配置され、前記出力側端子および前記第２電源端子に電気的に接続された第２スイッチング素子とを含む、半導体パワーモジュールを提供する。
　この半導体パワーモジュールによれば、第１電源端子および第２電源端子が対向配置される絶縁基板の厚さに基づいて、第１電源端子および第２電源端子間の距離を設定できる。これにより、絶縁性を保ちつつ、第１電源端子および第２電源端子を近接配置できる。
　したがって、第１電源端子で発生する磁界と、第２電源端子で発生する磁界とを良好に相殺できるから、第１電源端子および第２電源端子間の相互インダクタンス成分を低減できる。よって、インダクタンス成分を低減できる半導体パワーモジュールを提供できる。
　本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
図１は、本発明の一実施形態に係る半導体パワーモジュールの電気的構造を示す電気回路図である。 図２は、図１の半導体パワーモジュールを上側から見た斜視図である。 図３は、図２の半導体パワーモジュールを下側から見た斜視図である。 図４は、図１の半導体パワーモジュールの内部構造を示す分解斜視図である。 図５は、図１の半導体パワーモジュールの内部構造を示す平面図である。 図６は、図１の半導体パワーモジュールの内部構造を示す側面図である。 図７は、図６の領域VIIの拡大図である。 図８は、図７のVIII-VIII線に沿う断面図である。 図９は、図１の半導体パワーモジュールの第１変形例に係る電気的構造を示す電気回路図である。 図１０は、図１の半導体パワーモジュールの第２変形例に係る電気的構造を示す電気回路図である。
　図１は、本発明の一実施形態に係る半導体パワーモジュール１の電気的構造を示す電気回路図である。
　図１を参照して、本実施形態に係る半導体パワーモジュール１は、出力側端子２と、高電圧側端子３（第１電源端子）と、高電圧側端子３に印加される電圧よりも低い電圧が印加される低電圧側端子４（第２電源端子）とを含む。
　半導体パワーモジュール１は、出力側端子２および高電圧側端子３間に接続された複数（本実施形態では５個）の第１スイッチング素子５と、出力側端子２および低電圧側端子４間に接続された複数（本実施形態では５個）の第２スイッチング素子６とを含む。
　出力側端子２、高電圧側端子３、低電圧側端子４、複数の第１スイッチング素子５および複数の第２スイッチング素子６により、ハーフブリッジ回路７が構成されている。高電圧側端子３と低電圧側端子４とは、互いに近接配置されている。
　ハーフブリッジ回路７において、複数の第１スイッチング素子５は、高電圧側の上アーム８を構成しており、複数の第２スイッチング素子６は、低電圧側の下アーム９を構成している。
　各第１スイッチング素子５は、本実施形態では、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含み、第１ソース電極１０、第１ドレイン電極１１および第１ゲート電極１２を有している。
　各第１スイッチング素子５において、第１ソース電極１０、第１ドレイン電極１１は、一対の第１主電極を構成しており、第１ゲート電極１２は、一対の第１主電極間を流れる電流を制御する第１制御電極を構成している。各第１スイッチング素子５は、第１ドレイン電極１１および第１ソース電極１０間に逆バイアス接続された第１ダイオード１３を含む。
　各第１スイッチング素子５は、第１ソース電極１０が出力側端子２に電気的に接続され、第１ドレイン電極１１が高電圧側端子３に電気的に接続されることによって、高電圧側端子３および低電圧側端子４間に接続されている。各第１スイッチング素子５の第１ゲート電極１２は、高電圧側の第１ゲート端子１４（第１制御端子）に共通に電気的に接続されている。
　第１ゲート端子１４は、各第１スイッチング素子５（各第１ゲート電極１２）を駆動制御するための端子である。各第１スイッチング素子５の第１ソース電極１０は、出力側端子２に加えて、高電圧側の第１ソースセンス端子１５に共通に電気的に接続されている。第１ソースセンス端子１５は、第１ソース電極１０の電位を検出するための電位検出用の端子である。
　各第２スイッチング素子６は、本実施形態では、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されたＭＩＳＦＥＴを含み、第２ソース電極１６、第２ドレイン電極１７および第２ゲート電極１８を有している。
　各第２スイッチング素子６において、第２ソース電極１６および第２ドレイン電極１７は、一対の第２主電極を構成しており、第２ゲート電極１８は、一対の第２主電極間を流れる電流を制御する第２制御電極を構成している。各第２スイッチング素子６は、第２ドレイン電極１７および第２ソース電極１６間に逆バイアス接続された第２ダイオード１９を含む。
　各第２スイッチング素子６は、第２ドレイン電極１７が出力側端子２に電気的に接続され、第２ソース電極１６が低電圧側端子４に電気的に接続されることによって、出力側端子２および低電圧側端子４間に接続されている。
　出力側端子２は、第１スイッチング素子５の第１ソース電極１０および第２スイッチング素子６の第２ドレイン電極１７に共通に接続された共通端子でもある。各第２スイッチング素子６の第２ゲート電極１８は、低電圧側の第２ゲート端子２０（第１制御端子）に共通に電気的に接続されている。
　第２ゲート端子２０は、各第２スイッチング素子６（各第２ゲート電極１８）を駆動制御するための端子である。各第２スイッチング素子６の第２ソース電極１６は、低電圧側端子４に加えて、低電圧側の第２ソースセンス端子２１に共通に電気的に接続されている。第２ソースセンス端子２１は、第２ソース電極１６の電位を検出するための電位検出用の端子である。
　本実施形態に係る半導体パワーモジュール１は、たとえば、Ｕ相、Ｖ相およびＷ相を有する三相モータにおいて、Ｕ相、Ｖ相およびＷ相のいずれか一相を駆動させるためのインバータモジュールとして構成されている。したがって、Ｕ相、Ｖ相およびＷ相に対応する３個の半導体パワーモジュール１を備えることによって、三相モータを駆動するためのインバータ装置を提供できる。
　インバータ装置では、各半導体パワーモジュール１の高電圧側端子３および低電圧側端子４間に直流電源が接続され、各半導体パワーモジュール１の出力側端子２に三相モータが負荷として接続される。高電圧側端子３および低電圧側端子４間には、低電圧側端子４側を基準電位として、たとえば５００Ｖ以上２０００Ｖ以下の直流電圧が印加される。
　インバータ装置では、各半導体パワーモジュール１の第１スイッチング素子５および第２スイッチング素子６が、所定のスイッチングパターンで駆動制御される。これにより、直流電圧が三相交流電圧に変換され、三相モータに供給される。このようにして、三相モータが正弦波駆動される。
　次に、図２および図３を参照して、半導体パワーモジュール１の外観について具体的に説明する。
　図２は、図１の半導体パワーモジュール１を上側から見た斜視図である。図３は、図２の半導体パワーモジュール１を下側から見た斜視図である。
　半導体パワーモジュール１は、直方体形状のパッケージ本体部３１を含む。パッケージ本体部３１は、平面視四角形状の上面３２と、当該上面３２と同一形状の下面３３と、上面３２および下面３３を接続する４つの側面３４とを含む。
　以下では、説明の便宜上、図２および図３に示した＋Ｘ方向および－Ｘ方向、＋Ｙ方向および－Ｙ方向ならびに＋Ｚ方向および－Ｚ方向を用いることがある。
　＋Ｘ方向および－Ｘ方向は、パッケージ本体部３１の１辺に沿う２つの方向であり、これらを総称するときには単に「Ｘ方向」という。＋Ｙ方向および－Ｙ方向はパッケージ本体部３１の前記１辺と直交する他の１辺に沿う２つの方向であり、これらを総称するときには単に「Ｙ方向」という。＋Ｚ方向および－Ｚ方向はパッケージ本体部３１の厚さ方向に沿う２つの方向であり、これらを総称するときには単に「Ｚ方向」という。
　パッケージ本体部３１を水平面においたとき、Ｘ方向およびＹ方向は互いに直交する２つの水平な直線（Ｘ軸およびＹ軸）に沿う２つの水平方向となり、Ｚ方向は鉛直な直線（Ｚ軸）に沿う鉛直方向となる。
　パッケージ本体部３１は、たとえばエポキシ樹脂等の樹脂材料（熱硬化性の樹脂材料）からなり、複数の第１スイッチング素子５および複数の第２スイッチング素子６等を封止している。
　パッケージ本体部３１において、＋Ｘ方向側の側面３４には、当該＋Ｘ方向に沿って前述の出力側端子２が露出している。出力側端子２は、本実施形態では、パッケージ本体部３１の内側から外側に平面視四角形状に引き出されている。
　出力側端子２の露出方向とは反対側の方向である－Ｘ方向側の側面３４には、当該－Ｘ方向に沿って前述の高電圧側端子３および低電圧側端子４が露出している。つまり、出力側端子２と、高電圧側端子３および低電圧側端子４とは、パッケージ本体部３１を挟んで互いに対向する位置に配置されている。
　高電圧側端子３および低電圧側端子４は、後述する絶縁基板４１の一部（絶縁基板４１の第１延設部７４）にそれぞれ接合されている。高電圧側端子３および低電圧側端子４は、絶縁基板４１の一部と共にパッケージ本体部３１の内側から外側に平面視四角形状に引き出されている。
　低電圧側端子４は、図２に示されるように、絶縁基板４１の＋Ｚ方向側の表面（以下、単に「絶縁基板４１の表面４２」という）に接合されている。高電圧側端子３は、図３に示されるように、絶縁基板４１の－Ｚ方向側の表面（以下、単に「絶縁基板４１の裏面４３」という）に接合されている。
　パッケージ本体部３１において、出力側端子２の露出方向（＋Ｘ方向）、ならびに、高電圧側端子３および低電圧側端子４の露出方向（－Ｘ方向）とは異なる方向である＋Ｙ方向側の側面３４には、前述の第１ゲート端子１４および第１ソースセンス端子１５と、前述の第２ゲート端子２０および第２ソースセンス端子２１とが、当該＋Ｙ方向に沿って露出している。
　第１ゲート端子１４、第１ソースセンス端子１５、第２ゲート端子２０および第２ソースセンス端子２１は、後述する絶縁基板４１の一部（絶縁基板４１の第２延設部７５）にそれぞれ接合されている。
　第１ゲート端子１４、第１ソースセンス端子１５、第２ゲート端子２０および第２ソースセンス端子２１は、絶縁基板４１の一部（絶縁基板４１の第２延設部７５）と共にパッケージ本体部３１の内側から外側に平面視帯状（平面視長方形状）に引き出されている。
　第２ゲート端子２０および第２ソースセンス端子２１は、図２に示されるように、絶縁基板４１の表面４２に接合されている。第１ゲート端子１４および第１ソースセンス端子１５は、図３に示されるように、絶縁基板４１の裏面４３に接合されている。
　図３を参照して、パッケージ本体部３１の下面３３には、放熱部材３５が露出している。この放熱部材３５によって、複数の第１スイッチング素子５および複数の第２スイッチング素子６で生じた熱が外部に放散される。
　次に、図４～図８を参照して、半導体パワーモジュール１の内部構造について具体的に説明する。
　図４は、図１の半導体パワーモジュール１の内部構造を示す分解斜視図である。図５は、図１の半導体パワーモジュール１の内部構造を示す平面図である。図６は、図１の半導体パワーモジュール１の内部構造を示す側面図である。図７は、図６の領域VIIの拡大図である。図８は、図７のVIII-VIII線に沿う断面図である。
　図４～図６を参照して、半導体パワーモジュール１は、絶縁基板４１を含む。絶縁基板４１は、表面４２および裏面４３を有している。絶縁基板４１の表面４２側には、低電圧側端子４が配置されている。絶縁基板４１の裏面４３側には、出力側端子２が配置されている。
　絶縁基板４１の裏面４３側には、高電圧側端子３が配置されている。絶縁基板４１の裏面４３側には、出力側端子２および高電圧側端子３に電気的に接続された複数の第１スイッチング素子５と、出力側端子２および低電圧側端子４に電気的に接続された複数の第２スイッチング素子６とが配置されている。
　半導体パワーモジュール１は、高電圧側端子３および低電圧側端子４が、絶縁基板４１を挟んで互いに対向する構造を有している。以下、高電圧側端子３および低電圧側端子４、ならびに、それらの周辺の構造について具体的に説明する。
　図４を参照して、本実施形態に係る半導体パワーモジュール１は、複数の第１スイッチング素子５、複数の第２スイッチング素子６および出力側端子２を含む第１ユニットＵ１と、絶縁基板４１、高電圧側端子３および低電圧側端子４を含む第２ユニットＵ２とを備え、第１ユニットＵ１上に第２ユニットＵ２が積層配置された構成を有している。
　図４～図６を参照して、第１ユニットＵ１は、平面視四角形状の支持基板４４と、支持基板４４上に形成された第１導体パターン４５と、第１導体パターン４５上に配置された複数の第１スイッチング素子５と、第１導体パターン４５上に配置された複数の第２スイッチング素子６と、第１導体パターン４５上に配置された出力側端子２とを含む。
　支持基板４４は、＋Ｚ方向の表面（以下、単に「支持基板４４の表面４６」という。）と、－Ｚ方向の表面（以下、単に「支持基板４４の裏面４７」という。）とを含む。支持基板４４は、絶縁基板４１の裏面４３側に当該絶縁基板４１から間隔を空けて配置されており、その表面４６側において第１スイッチング素子５および第２スイッチング素子６を支持している。
　支持基板４４は、たとえば５ｍｍ以下の厚さを有している。支持基板４４は、０．３ｍｍ以上０．７ｍｍ以下の厚さを有していてもよい。支持基板４４は、セラミック（たとえばＡｌＮ、ＳｉＮ、ＳｉＯ２）等の無機系の絶縁基板であってもよいし、樹脂（たとえばエポキシ樹脂）等の有機系の絶縁基板であってもよい。
　第１導体パターン４５は、たとえば銅（Ｃｕ）からなる導体膜であり、支持基板４４の表面４６に直接接合されている。第１導体パターン４５には、高電圧側端子３と第１スイッチング素子５とを電気的に接続する第１高電圧側導体パターン４８と、出力側端子２と第２スイッチング素子６とを電気的に接続する第１出力側導体パターン４９とが含まれる。
　第１高電圧側導体パターン４８は、支持基板４４の－Ｘ方向側の端部に配置されており、Ｙ方向に沿って延びる平面視四角形状に形成されている。一方、第１出力側導体パターン４９は、支持基板４４の＋Ｘ方向側の端部に配置されており、Ｙ方向に沿って延びる平面視四角形状に形成されている。第１出力側導体パターン４９のＸ方向の幅は、第１高電圧側導体パターン４８のＸ方向の幅よりも大きい値に設定されている。
　図４および図５を参照して、第１高電圧側導体パターン４８上には、複数の第１スイッチング素子５が接合されている。複数の第１スイッチング素子５は、Ｙ方向に沿って一列に整列するように配置されている。
　図７および図８を参照して、各第１スイッチング素子５は、第１ソース電極１０および第１ゲート電極１２が配置された＋Ｚ方向の第１素子表面５０と、第１ドレイン電極１１が配置された－Ｚ方向の第１素子裏面５１とを有する第１素子本体部５２を備えた、所謂、縦型のＭＩＳＦＥＴである。この第１素子本体部５２には、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板が含まれる。
　本実施形態では、４個の第１ソース電極１０と１個の第１ゲート電極１２とが第１素子表面５０に形成されている。各第１スイッチング素子５は、第１素子本体部５２の第１素子裏面５１を支持基板４４の表面４６に対向させた状態で、第１高電圧側導体パターン４８に接合されている。
　各第１スイッチング素子５は、第１ドレイン電極１１と第１高電圧側導体パターン４８とが第１導電性接合材５３を介して接合されることによって、第１高電圧側導体パターン４８に接合されている。第１導電性接合材５３は、半田であってもよい。
　図４および図５を参照して、第１出力側導体パターン４９上には、複数の第２スイッチング素子６が接合されている。複数の第２スイッチング素子６は、Ｙ方向に沿って一列に整列し、Ｘ方向に各第１スイッチング素子５と１対１対応の関係で対向するように配置されている。
　図７および図８を参照して、各第２スイッチング素子６は、第２ソース電極１６および第２ゲート電極１８が配置された＋Ｚ方向の第２素子表面５４と、第２ドレイン電極１７が配置された－Ｚ方向の第２素子裏面５５とを有する第２素子本体部５６を備えた、所謂、縦型のＭＩＳＦＥＴである。この第２素子本体部５６には、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板が含まれる。
　本実施形態では、４個の第２ソース電極１６と１個の第２ゲート電極１８とが第２素子表面５４に形成されている。各第２スイッチング素子６は、第２素子本体部５６の第２素子裏面５５を支持基板４４の表面４６に対向させた状態で、第１出力側導体パターン４９に接合されている。
　各第２スイッチング素子６は、第２ドレイン電極１７と第１出力側導体パターン４９とが第２導電性接合材５７を介して接合されることによって、第１出力側導体パターン４９に接合されている。第２導電性接合材５７は、半田であってもよい。
　図４および図５を参照して、出力側端子２は、各第２スイッチング素子６から間隔を空けて支持基板４４の＋Ｘ方向の端部側に配置されており、第１出力側導体パターン４９の長手方向中央部に接合されている。
　出力側端子２は、高電圧側端子３の厚さまたは低電圧側端子４の厚さよりも大きい厚さを有している。出力側端子２は、前述のように、第１スイッチング素子５および第２スイッチング素子６に共通に電気的に接続される。
　したがって、出力側端子２は、抵抗値の増加を抑制する観点から、少なくとも高電圧側端子３の厚さおよび低電圧側端子４の厚さの合計値以上の厚さを有していることが好ましい。
　出力側端子２は、本実施形態では、Ｘ方向に延びる平面視四角形状の板状またはブロック状に形成されており、－Ｘ方向側の端部５８に複数の切欠部５９を有している。複数の切欠部５９は、本実施形態では、同一の方向（Ｘ方向）に沿って延びる溝状にそれぞれ形成されている。
　出力側端子２の端部５８は、第３導電性接合材６０を介して第１出力側導体パターン４９と接合されている。第３導電性接合材６０は、半田であってもよい。出力側端子２の端部５８と第１出力側導体パターン４９とが第３導電性接合材６０によって接合された状態において、当該第３導電性接合材６０は、端部５８に形成された複数の切欠部５９内に入り込んでいる。
　第１ユニットＵ１は、さらに、支持基板４４の裏面４７側に配置された前述の放熱部材３５を含む。放熱部材３５は、本実施形態では、支持基板４４の裏面４７に直接接合された銅（Ｃｕ）からなる平面視四角形状の導体膜によって形成されており、支持基板４４の裏面４７の縁部を除くほぼ全域を被覆している。
　複数の第１スイッチング素子５および複数の第２スイッチング素子６から生じた熱は、第１導体パターン４５および支持基板４４を介して放熱部材３５に伝わり、外部に放散される。
　図４～図６を参照して、第２ユニットＵ２は、前述の絶縁基板４１と、絶縁基板４１の裏面４３側に配置された第２導体パターン７１と、絶縁基板４１の表面４２側に配置された第３導体パターン７２とを含む。
　絶縁基板４１は、たとえば５ｍｍ以下の厚さを有している。絶縁基板４１は、０．３ｍｍ以上０．７ｍｍ以下の厚さを有していてもよい。絶縁基板４１は、セラミック（たとえばＡｌＮ、ＳｉＮ、ＳｉＯ２）等の無機系の絶縁基板であってもよいし、樹脂（たとえばエポキシ樹脂）等の有機系の絶縁基板であってもよい。
　絶縁基板４１は、平面視において支持基板４４の表面４６に対向する平面視四角形状の本体部７３と、本体部７３の－Ｘ方向の端部から当該－Ｘ方向に沿って支持基板４４外の領域に延設された第１延設部７４と、本体部７３の＋Ｙ方向の端部から当該＋Ｙ方向に沿って支持基板４４外の領域に延設された第２延設部７５とを含む。絶縁基板４１は、本体部７３、第１延設部７４および第２延設部７５によって平面視Ｌ字形状とされている。
　絶縁基板４１の本体部７３は、第１高電圧側導体パターン４８および第１出力側導体パターン４９と対向するように配置されている。
　絶縁基板４１の本体部７３は、平面視で各第１スイッチング素子５の第１素子表面５０を露出させる複数（本実施形態では５つ）の第１除去領域７６と、各第２スイッチング素子６を露出させる第２除去領域７７と、第１出力側導体パターン４９の－Ｘ方向側の端部を選択的に露出させる複数（本実施形態では５つ）の第３除去領域７８とを含む。
　第１除去領域７６、第２除去領域７７および第３除去領域７８は、絶縁基板４１の一部が選択的に取り除かれて形成された領域であり、絶縁基板４１の－Ｚ方向側に配置された部材をそれぞれ露出させている。第１除去領域７６、第２除去領域７７および第３除去領域７８は、開口および／または切欠部をそれぞれ含む。
　各第１除去領域７６は、本実施形態では、各第１スイッチング素子５を１対１対応の関係で１個ずつ露出させる平面視四角形状の開口からなり、Ｙ方向に沿って一列に等間隔に整列するように形成されている。
　各第１除去領域７６は、開口に代えて、各第１スイッチング素子５を１対１対応の関係で１個ずつ露出させる平面視四角形状の切欠部であってもよい。複数の第１除去領域７６に代えて、２個以上の第１スイッチング素子５または全ての第１スイッチング素子５を一括して露出させるようにＹ方向に延びる平面視四角形状の開口および／または切欠部からなる、複数または一つの第１除去領域７６が形成されていてもよい。
　第２除去領域７７は、本実施形態では、絶縁基板４１の＋Ｘ方向側の周縁によって形成されており、複数の第２スイッチング素子６に加えて、第１出力側導体パターン４９の＋Ｘ方向側の端部も露出させている。
　絶縁基板４１の＋Ｘ方向側の周縁によって形成された第２除去領域７７に代えて、各第２スイッチング素子６を１対１対応の関係で１個ずつ露出させる平面視四角形状の開口および／または切欠部からなり、Ｙ方向に沿って一列に整列する複数の第２除去領域７７が形成されていてもよい。
　むろん、２個以上の第２スイッチング素子６または全ての第２スイッチング素子６を一括して露出させるようにＹ方向に延びる平面視四角形状の開口および／または切欠部からなる、複数または一つの第２除去領域７７が形成されていてもよい。
　複数の第３除去領域７８は、Ｙ方向に沿って一列に整列し、かつ、Ｘ方向に複数の第１除去領域７６と１対１対応の関係で対向するように形成されている。Ｘ方向に２個以上の第１スイッチング素子５または全ての第１スイッチング素子５と対向するようにＹ方向に延びる平面視四角形状の開口および／または切欠部からなる、複数または一つの第３除去領域７８が形成されていてもよい。
　絶縁基板４１の第１延設部７４は、平面視において支持基板４４と対向しない部分であり、本実施形態では、平面視四角形状に形成されている。絶縁基板４１の第１延設部７４におけるＹ方向の幅は、本体部７３のＹ方向の幅よりも小さい値に設定されている。
　絶縁基板４１の第２延設部７５は、平面視において支持基板４４と対向しない部分であり、本実施形態では、平面視四角形状に形成されている。絶縁基板４１の第２延設部７５におけるＸ方向の幅は、本体部７３のＸ方向の幅よりも小さい値に設定されている。
　図４を参照して、絶縁基板４１の裏面４３側に配置された第２導体パターン７１は、たとえば銅（Ｃｕ）からなる導体膜であり、絶縁基板４１の裏面４３に直接接合されている。
　第２導体パターン７１は、絶縁基板４１の第１延設部７４に接合された高電圧側端子３と、絶縁基板４１の本体部７３に接合され、高電圧側端子３と第１高電圧側導体パターン４８（第１スイッチング素子５）とに電気的に接続される第２高電圧側導体パターン７９と、第１出力側導体パターン４９に電気的に接続される第２出力側導体パターン８０とを一体的に含む。
　高電圧側端子３は、絶縁基板４１の第１延設部７４において、当該第１延設部７４の周縁から内側に間隔を空けた位置に配置されており、平面視四角形状に形成されている。
　高電圧側端子３の周縁は、絶縁基板４１の第１延設部７４の周縁から少なくとも２ｍｍ以上離れた位置に配置されており、これによって、高電圧側端子３の周縁と絶縁基板４１の第１延設部７４の周縁との間に絶縁領域が設定されている。
　第２高電圧側導体パターン７９は、本体部７３の－Ｘ方向側の端部に接合され、かつ高電圧側端子３に接続された第１高電圧側部分８１を含む。第１高電圧側部分８１は、第４導電性接合材８３を介して第１高電圧側導体パターン４８に電気的に接続されている。
　第２高電圧側導体パターン７９は、第１高電圧側部分８１から各第１スイッチング素子５（第１除去領域７６）の側方に向けて引き出された櫛歯状の第２高電圧側部分８２を含む。
　第２出力側導体パターン８０は、絶縁基板４１の＋Ｘ方向側の端部に配置されており、Ｙ方向に延びる平面視四角形状に形成されている。第２出力側導体パターン８０は、第１出力側導体パターン４９の－Ｘ方向側の端部と第２スイッチング素子６との間の領域において、第５導電性接合材８５を介して第１出力側導体パターン４９に電気的に接続されている。
　第２出力側導体パターン８０は、絶縁基板４１の複数の第３除去領域７８のそれぞれと対応する位置に、第１出力側導体パターン４９を選択的に露出させる複数（本実施形態では５つ）の第４除去領域８４を有している。
　第２出力側導体パターン８０の－Ｘ方向側の端部は、これら複数の第４除去領域８４によって、櫛歯状に形成されている。第４除去領域８４は、Ｙ方向に延びる平面視四角形状の開口および／または切欠部であってもよい。
　第１出力側導体パターン４９の－Ｘ方向側の端部は、絶縁基板４１の第３除去領域７８および第２出力側導体パターン８０の第４除去領域８４によって選択的に露出させられている。
　絶縁基板４１の表面４２側に配置された第３導体パターン７２は、たとえば銅（Ｃｕ）からなる導体膜であり、絶縁基板４１の表面４２に直接接合されている。
　第３導体パターン７２は、絶縁基板４１の第２延設部７５に接合された低電圧側端子４と、絶縁基板４１の本体部７３に接合され、低電圧側端子４に電気的に接続される低電圧側導体パターン８６とを一体的に含む。
　低電圧側端子４は、絶縁基板４１の第１延設部７４において、当該第１延設部７４の周縁から内側に間隔を空けた位置に配置されており、平面視四角形状に形成されている。低電圧側端子４は、絶縁基板４１の第１延設部７４を挟んで高電圧側端子３と対向している。
　本実施形態では、低電圧側端子４は、高電圧側端子３と同一面積および同一形状とされた平面視四角形状に形成されており、その全体が絶縁基板４１の第１延設部７４を挟んで高電圧側端子３と対向している。
　低電圧側端子４の周縁は、絶縁基板４１の第１延設部７４の周縁から少なくとも２ｍｍ以上離れた位置に配置されており、これによって、低電圧側端子４の周縁と絶縁基板４１の第１延設部７４の周縁との間に絶縁領域が設定されている。
　低電圧側導体パターン８６は、本体部７３の－Ｘ方向側の端部に接合され、かつ低電圧側端子４に接続された第１低電圧側部分８７と、本体部７３の＋Ｘ方向側の端部に接合された第２低電圧側部分８８と、これらを接続する第３低電圧側部分８９とを含む。
　第３低電圧側部分８９は、複数の第１除去領域７６および複数の第３除去領域７８を避けるように第１低電圧側部分８７および第２低電圧側部分８８を接続している
　低電圧側導体パターン８６は、絶縁基板４１の本体部７３を挟んで第２高電圧側導体パターン７９と対向している。より具体的には、低電圧側導体パターン８６の第１低電圧側部分８７は、絶縁基板４１の本体部７３を挟んで第２高電圧側導体パターン７９の第１高電圧側部分８１と対向している。低電圧側導体パターン８６の第３低電圧側部分８９は、絶縁基板４１の本体部７３を挟んで第２高電圧側導体パターン７９の第２高電圧側部分８２と対向している。
　図４および図５を参照して、絶縁基板４１の裏面４３側に配置された第２導体パターン７１は、前述の高電圧側の第１ゲート端子１４と高電圧側の第１ソースセンス端子１５とをさらに含む。
　第１ゲート端子１４および第１ソースセンス端子１５は、第２高電圧側導体パターン７９と第２出力側導体パターン８０との間において互いに隣り合って配置されている。本実施形態では、－Ｘ方向側に第１ゲート端子１４が配置され、＋Ｘ方向側に第１ソースセンス端子１５が配置されている。
　第１ゲート端子１４および第１ソースセンス端子１５は、Ｙ方向に沿って延びる平面視帯状（平面視長方形状）にそれぞれ形成されており、絶縁基板４１の本体部７３から第２延設部７５に引き出されている。
　第１ゲート端子１４および第１ソースセンス端子１５において、絶縁基板４１の第２延設部７５に引き出された各部分は、当該第２延設部７５の周縁から内側に間隔を空けた位置にそれぞれ配置されている。
　絶縁基板４１の本体部７３には、当該第１ゲート端子１４を選択的に露出させる複数（本実施形態では５つ）の第１コンタクト孔９２と、第１ソースセンス端子１５を選択的に露出させる複数（本実施形態では５つ）の第２コンタクト孔９３とが選択的に形成されている。
　複数の第１コンタクト孔９２は、第１除去領域７６と第３除去領域７８との間の各領域に１つずつ設けられている。複数の第２コンタクト孔９３は、第１除去領域７６と第３除去領域７８との間の各領域に第１コンタクト孔９２と隣り合うように１つずつ設けられている。
　絶縁基板４１の表面４２側に配置された第３導体パターン７２は、各第１コンタクト孔９２を介して第１ゲート端子１４に接続される複数（本実施形態では５個）のゲートパッド９４と、各第２コンタクト孔９３を介して第１ソースセンス端子１５に接続される複数（本実施形態では５個）のソースセンスパッド９５とを含む。
　第３導体パターン７２は、前述の低電圧側の第２ゲート端子２０と低電圧側の第２ソースセンス端子２１とを含む。第２ゲート端子２０および第２ソースセンス端子２１は、絶縁基板４１の＋Ｘ方向側の端部（絶縁基板４１の＋Ｘ方向側の周縁と低電圧側導体パターン８６の第２低電圧側部分８８との間の領域）にそれぞれ配置されている。本実施形態では、－Ｘ方向側に第２ゲート端子２０が配置され、＋Ｘ方向側に第２ソースセンス端子２１が配置されている。
　第２ゲート端子２０および第２ソースセンス端子２１は、Ｙ方向に沿って延びる平面視帯状（平面視長方形状）に形成されており、絶縁基板４１の本体部７３から第２延設部７５にそれぞれ引き出されている。
　第２ゲート端子２０および第２ソースセンス端子２１において、絶縁基板４１の第２延設部７５に引き出された各部分は、当該第２延設部７５の周縁から内側に間隔を空けた位置にそれぞれ配置されている。
　本実施形態では、第２ゲート端子２０および第２ソースセンス端子２１は、平面視において、第１ゲート端子１４および第１ソースセンス端子１５と重ならない位置に接合されている（図２および図３も併せて参照）。
　支持基板４４の表面４６側に配置された第１導体パターン４５は、第１ゲート端子１４に対応して設けられたダミーゲート端子９６と、第１ソースセンス端子１５に対応して設けられたダミーソースセンス端子９７とを含む。
　ダミーゲート端子９６およびダミーソースセンス端子９７は、第１高電圧側導体パターン４８と第１出力側導体パターン４９との間に配置されており、その全体が支持基板４４の表面４６上に位置している。
　図５、図７および図８を参照して、各第１スイッチング素子５の第１ソース電極１０は、接続部材としての第１ボンディングワイヤ１０１を介して、支持基板４４の表面４６に接合された第１出力側導体パターン４９に電気的に接続されている。
　第１ボンディングワイヤ１０１は、絶縁基板４１の表面４２側に配置されており、絶縁基板４１の第１除去領域７６および第３除去領域７８（第２出力側導体パターン８０の第４除去領域８４）を介して各第１スイッチング素子５の第１ソース電極１０と第１出力側導体パターン４９とを接続している。
　したがって、各第１スイッチング素子５において、第１ソース電極１０は、第１ボンディングワイヤ１０１および第１出力側導体パターン４９を介して出力側端子２に電気的に接続されている。
　各第１スイッチング素子５において、第１ドレイン電極１１は、第１高電圧側導体パターン４８および第２高電圧側導体パターン７９を介して高電圧側端子３に電気的に接続されている。このようにして、各第１スイッチング素子５が、出力側端子２および高電圧側端子３間に電気的に接続されている。
　各第１スイッチング素子５の第１ゲート電極１２は、接続部材としての第２ボンディングワイヤ１０２を介してゲートパッド９４に電気的に接続されている。これにより、各第１スイッチング素子５の第１ゲート電極１２と第１ゲート端子１４とが電気的に接続されている。
　各第１スイッチング素子５の少なくとも１つの第１ソース電極１０は、接続部材としての第３ボンディングワイヤ１０３を介してソースセンスパッド９５に電気的に接続されている。これにより、各第１スイッチング素子５の少なくとも１つの第１ソース電極１０と第１ソースセンス端子１５とが電気的に接続されている。
　一方、各第２スイッチング素子６の第２ソース電極１６は、接続部材としての第４ボンディングワイヤ１０４を介して、絶縁基板４１の表面４２に接合された低電圧側導体パターン８６（低電圧側導体パターン８６の第２低電圧側部分８８）に電気的に接続されている。
　第４ボンディングワイヤ１０４は、絶縁基板４１の表面４２側に配置されており、絶縁基板４１の第２除去領域７７を介して各第２スイッチング素子６の第２ソース電極１６と低電圧側導体パターン８６とを接続している。
　したがって、各第２スイッチング素子６において、第２ソース電極１６は、第４ボンディングワイヤ１０４および低電圧側導体パターン８６を介して低電圧側端子４に電気的に接続されている。
　各第２スイッチング素子６において、第２ドレイン電極１７は、第１出力側導体パターン４９を介して出力側端子２に電気的に接続されている。このようにして、各第２スイッチング素子６が、出力側端子２および低電圧側端子４間に電気的に接続されている。
　各第２スイッチング素子６の第２ゲート電極１８は、接続部材としての第５ボンディングワイヤ１０５を介して第２ゲート端子２０と電気的に接続されている。第５ボンディングワイヤ１０５は、絶縁基板４１の表面４２側に配置されており、絶縁基板４１の第２除去領域７７を介して各第２スイッチング素子６の第２ゲート電極１８と第２ゲート端子２０とを接続している。
　各第２スイッチング素子６の少なくとも１つの第２ソース電極１６は、接続部材としての第６ボンディングワイヤ１０６を介して第２ソースセンス端子２１と電気的に接続されている。
　第６ボンディングワイヤ１０６は、絶縁基板４１の表面４２側に配置されており、絶縁基板４１の第２除去領域７７を介して各第２スイッチング素子６の少なくとも１つの第２ソース電極１６と第２ソースセンス端子２１とを接続している。
　パッケージ本体部３１は、出力側端子２の一部、高電圧側端子３の一部、低電圧側端子４の一部、第１ゲート端子１４の一部、第１ソースセンス端子１５の一部、第２ゲート端子２０の一部、第２ソースセンス端子２１の一部および放熱部材３５を選択的に露出させるように、絶縁基板４１および支持基板４４を封止している。
　高電圧側端子３の一部および低電圧側端子４の一部は、絶縁基板４１の第１延設部７４と共にパッケージ本体部３１の外側に引き出されている。第１ゲート端子１４の一部、第１ソースセンス端子１５の一部、第２ゲート端子２０の一部および第２ソースセンス端子２１の一部は、絶縁基板４１の第２延設部７５と共にパッケージ本体部３１の外側に引き出されている。
　パッケージ本体部３１は、トランスファーモールド成形法により形成されたものであってもよいし、コンプレッション成形法により形成されたものであってもよい。
　トランスファーモールド成形法では、絶縁基板４１等が収容される所定形状のキャビティを有する金型内に樹脂を流し込むことによって、絶縁基板４１等を選択的に封止するパッケージ本体部３１が形成される。絶縁基板４１等とは、具体的には、パッケージ本体部３１を除いた半導体パワーモジュール１の内部構造を意味している（以下、同じ。）。
　コンプレッション成形法では、所定形状のキャビティを有する金型内に樹脂が浸された後、当該樹脂内に絶縁基板４１等が浸漬されて、または、所定形状のキャビティを有する金型内に絶縁基板４１等が収容配置された後、当該金型内に樹脂が浸されて、絶縁基板４１等を選択的に封止するパッケージ本体部３１が形成される。
　パッケージ本体部３１は、内部空間を有する樹脂製の筐体（樹脂ケース）を備え、当該筐体の内部空間内に絶縁基板４１等が収容された構成を有していてもよい。
　以上、半導体パワーモジュール１によれば、出力側端子２と、高電圧側端子３と、低電圧側端子４と、出力側端子２および高電圧側端子３に接続された複数の第１スイッチング素子５と、出力側端子２および低電圧側端子４に接続された複数の第２スイッチング素子６とによって１つのハーフブリッジ回路７が構成されている。
　このハーフブリッジ回路７において、複数の第１スイッチング素子５は、高電圧側の上アーム８を構成しており、複数の第２スイッチング素子６は、低電圧側の下アーム９を構成している。
　この半導体パワーモジュール１では、高電圧側端子３から各第１スイッチング素子５を介して出力側端子２に向かう電流経路が絶縁基板４１の裏面４３側に形成され、出力側端子２から各第２スイッチング素子６を介して低電圧側端子４に向かう電流経路が絶縁基板４１の表面４２側に形成される。
　したがって、高電圧側端子３に流れる電流の方向と、低電圧側端子４に流れる電流の方向とが、絶縁基板４１を挟んで逆向きとされている。
　しかも、高電圧側端子３および低電圧側端子４が対向配置される絶縁基板４１の厚さ（本実施形態では５ｍｍ以下）に基づいて、高電圧側端子３および低電圧側端子４間の距離を設定できるから、絶縁性を保ちつつ、高電圧側端子３および低電圧側端子４を良好に近接配置できる。
　これにより、高電圧側端子３で発生する磁界と、低電圧側端子４で発生する磁界とを良好に相殺できるから、高電圧側端子３および低電圧側端子４間の相互インダクタンス成分を良好に低減できる。よって、インダクタンス成分を良好に低減できる半導体パワーモジュール１を提供できる。
　本実施形態に係る半導体パワーモジュール１では、絶縁基板４１が、平面視において、第１スイッチング素子５を露出させる第１除去領域７６と、第２スイッチング素子６を露出させる第２除去領域７７とを選択的に含む。
　したがって、第１スイッチング素子５で生じた熱を第１除去領域７６を介して絶縁基板４１の裏面４３側から表面４２側に放散させることができると共に、第２スイッチング素子６で生じた熱を第２除去領域７７を介して絶縁基板４１の裏面４３側から表面４２側に放散させることができる。
　これにより、第１スイッチング素子５および第２スイッチング素子６の温度上昇を良好に抑制できる。特に、本実施形態に係る半導体パワーモジュール１のように、絶縁基板４１の－Ｚ方向側に支持基板４４が配置された構成では、絶縁基板４１に第１除去領域７６および第２除去領域７７を備えることによって、絶縁基板４１と支持基板４４との間で熱が籠るのを効果的に抑制できる。
　これに加えて、本実施形態に係る半導体パワーモジュール１では、支持基板４４の裏面４７側に放熱部材３５が設けられている。したがって、第１スイッチング素子５で生じた熱および第２スイッチング素子６で生じた熱を支持基板４４および放熱部材３５を介して外部に良好に放散させることもできる。よって、第１スイッチング素子５および第２スイッチング素子６の温度上昇を効果的に抑制できる半導体パワーモジュール１を提供できる。
　以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
　たとえば、前述の実施形態では、複数の第１スイッチング素子５と複数の第２スイッチング素子６とによって１つのハーフブリッジ回路７が構成された例について説明した。しかし、第１スイッチング素子５の個数および第２スイッチング素子６の個数は、これに限定されない。
　したがって、１個の第１スイッチング素子５と１個の第２スイッチング素子６とによって１つのハーフブリッジ回路７が構成されていてもよい。２個以上の第１スイッチング素子５と、２個以上の第２スイッチング素子６とによって１つのハーフブリッジ回路７が構成されていてもよい。
　前述の実施形態では、第１スイッチング素子５および第２スイッチング素子６としてＭＩＳＦＥＴが採用された例について説明したが、図９または図１０に示される構成が採用されてもよい。
　以下、図９の構成を説明した後、図１０の構成を説明する。図９は、図１の半導体パワーモジュール１の第１変形例に係る電気的構造を示す電気回路図である。図９において、前述の図１等に示された構成については同一の参照符号を付して説明を省略する。
　図９に示される形態では、第１スイッチング素子５および第２スイッチング素子６として、ＭＩＳＦＥＴに代えて、ＩＧＢＴ（Insulated Gate Bipolar Transistor）が採用されている。
　つまり、ハーフブリッジ回路７がＩＧＢＴによって構成されている。第１スイッチング素子５および第２スイッチング素子６は、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されたＩＧＢＴを含んでいてもよい。
　この場合、第１スイッチング素子５は、前述の第１ソース電極１０に代えて第１エミッタ電極１１０を備え、前述の第１ドレイン電極１１に代えて第１コレクタ電極１１１を備え、前述の第１ゲート電極１２に代えて第１ゲート電極１１２を備えている。
　各第１スイッチング素子５において、第１エミッタ電極１１０、第１コレクタ電極１１１は、一対の第１主電極を構成しており、第１ゲート電極１１２は、一対の第１主電極間を流れる電流を制御する第１制御電極を構成している。
　第２スイッチング素子６は、前述の第２ソース電極１６に代えて第２エミッタ電極１１３を備え、前述の第２ドレイン電極１７に代えて第２コレクタ電極１１４を備え、前述の第２ゲート電極１８に代えて第２ゲート電極１１５を備えている。
　各第２スイッチング素子６において、第２エミッタ電極１１３、第２コレクタ電極１１４は、一対の第１主電極を構成しており、第２ゲート電極１１５は、一対の第１主電極間を流れる電流を制御する第１制御電極を構成している。
　図９に示される形態では、第１ゲート電極１１２は、第１ゲート端子１４に代えて第１ゲート端子１１６に電気的に接続されており、第１エミッタ電極１１０は、第１ソースセンス端子１５に代えて第１エミッタセンス端子１１７に電気的に接続されている。
　第２ゲート電極１１５は、第２ゲート端子２０に代えて第２ゲート端子１１８に電気的に接続されており、第２エミッタ電極１１３は、第２ソースセンス端子２１に代えて第２エミッタセンス端子１１９に電気的に接続されている。このような構成によっても、前述の実施形態において述べた効果と同様の効果を奏することができる。
　図１０は、図１の半導体パワーモジュール１の第２変形例に係る電気的構造を示す電気回路図である。図１０において、前述の図１等に示された構成については同一の参照符号を付して説明を省略する。
　図１０に示される形態では、第１スイッチング素子５および第２スイッチング素子６として、ＭＩＳＦＥＴに代えて、ＢＪＴ（Bipolar Junction Transistor）が採用されている。
　つまり、ハーフブリッジ回路７がＢＪＴによって構成されている。第１スイッチング素子５および第２スイッチング素子６は、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されたＢＪＴを含んでいてもよい。
　この場合、第１スイッチング素子５は、前述の第１ソース電極１０に代えて第１エミッタ電極１２０を備え、前述の第１ドレイン電極１１に代えて第１コレクタ電極１２１を備え、前述の第１ゲート電極１２に代えて第１ベース電極１２２を備えている。
　各第１スイッチング素子５において、第１エミッタ電極１２０、第１コレクタ電極１２１は、一対の第１主電極を構成しており、第１ベース電極１２２は、一対の第１主電極間を流れる電流を制御する第１制御電極を構成している。
　第２スイッチング素子６は、前述の第２ソース電極１６に代えて第２エミッタ電極１２３を備え、前述の第２ドレイン電極１７に代えて第２コレクタ電極１２４を備え、前述の第２ゲート電極１８に代えて第２ベース電極１２５を備えている。
　各第２スイッチング素子６において、第２エミッタ電極１２３、第２コレクタ電極１２４は、一対の第１主電極を構成しており、第２ベース電極１２５は、一対の第１主電極間を流れる電流を制御する第１制御電極を構成している。
　図１０に示される形態では、第１ベース電極１２２は、第１ゲート端子１４に代えて第１ベース端子１２６に電気的に接続されており、第１エミッタ電極１２０は、第１ソースセンス端子１５に代えて第１エミッタセンス端子１２７に電気的に接続されている。
　第２ベース電極１２５は、第２ゲート端子２０に代えて第２ベース端子１２８に電気的に接続されており、第２エミッタ電極１２３は、第２ソースセンス端子２１に代えて第２エミッタセンス端子１２９に電気的に接続されている。このような構成によっても、前述の実施形態において述べた効果と同様の効果を奏することができる。
　前述したＭＩＳＦＥＴ、ＩＧＢＴおよびＢＪＴは、前述したＳｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板のうちの、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されていることが好ましい。以下、ワイドバンドギャップ型の半導体基板について補足しておく。
　ワイドバンドギャップ型の半導体基板とは、より具体的にはシリコンのバンドギャップ（＝１．０ｅＶ～１．２ｅＶ程度）よりも大きい値のバンドギャップを有する半導体材料により形成された基板のことを意味する。
　ワイドバンドギャップ型の半導体基板の半導体材料としては、ＩＩＩ族元素およびＶ族元素を含むＩＩＩ－Ｖ族半導体や、窒化物半導体（たとえば窒化ガリウム等）や、ダイヤモンド等を例示できる。前述のＳｉＣ基板は、ワイドバンドギャップ型の半導体基板の一例でもある。
　この出願は、２０１６年６月１日に日本国特許庁に提出された特願２０１６－１１０３８３号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。
１　　　半導体パワーモジュール
２　　　出力側端子
３　　　高電圧側端子
４　　　低電圧側端子
５　　　第１スイッチング素子
６　　　第２スイッチング素子
７　　　ハーフブリッジ回路
３１　　パッケージ本体部
３５　　放熱部材
４１　　絶縁基板
４２　　絶縁基板の表面
４３　　絶縁基板の裏面
４４　　支持基板
４６　　支持基板の表面
４７　　支持基板の裏面
７６　　絶縁基板の第１除去領域
７７　　絶縁基板の第２除去領域

Claims (21)

  1. 　一方表面および他方表面を有する絶縁基板と、
    　前記絶縁基板の前記一方表面側に配置された出力側端子と、
    　前記絶縁基板の前記一方表面側に配置された第１電源端子と、
    　前記絶縁基板を挟んで前記第１電源端子に対向するように、前記絶縁基板の前記他方表面側に配置され、前記第１電源端子に印加される電圧とは異なる大きさの電圧が印加される第２電源端子と、
    　前記絶縁基板の前記一方表面側に配置され、前記出力側端子および前記第１電源端子に電気的に接続された第１スイッチング素子と、
    　前記絶縁基板の前記一方表面側に配置され、前記出力側端子および前記第２電源端子に電気的に接続された第２スイッチング素子とを含む、半導体パワーモジュール。
  2. 　前記出力側端子と、前記第１電源端子、前記第２電源端子、前記第１スイッチング素子、および、前記第２スイッチング素子によってハーフブリッジ回路が構成されている、請求項１に記載の半導体パワーモジュール。
  3. 　前記第１電源端子に流れる電流の方向、および、前記第２電源端子に流れる電流の方向が、前記絶縁基板を挟んで逆向きである、請求項１または２に記載の半導体パワーモジュール。
  4. 　前記第１電源端子は、高電圧側端子であり、
    　前記第２電源端子は、前記第１電源端子に印加される電圧よりも低い電圧が印加される低電圧側端子である、請求項１～３のいずれか一項に記載の半導体パワーモジュール。
  5. 　前記絶縁基板は、前記第１スイッチング素子および前記第２スイッチング素子から生じる熱を、前記絶縁基板の前記一方表面側から前記他方表面側へ放散させるための除去領域を有している、請求項１～４のいずれか一項に記載の半導体パワーモジュール。
  6. 　前記絶縁基板の前記一方表面と対向し、かつ、前記第１スイッチング素子および前記第２スイッチング素子を支持する表面を有し、前記絶縁基板から前記絶縁基板の前記一方表面側に間隔を空けて配置された支持基板をさらに含む、請求項１～５のいずれか一項に記載の半導体パワーモジュール。
  7. 　前記支持基板は、前記表面の反対側に位置する裏面を有し、
    　前記支持基板の前記裏面側には、放熱部材が設けられている、請求項６に記載の半導体パワーモジュール。
  8. 　前記絶縁基板は、５ｍｍ以下の厚さを有している、請求項１～７のいずれか一項に記載の半導体パワーモジュール。
  9. 　前記出力側端子は、前記第１電源端子の厚さまたは前記第２電源端子の厚さよりも大きい厚さを有している、請求項１～８のいずれか一項に記載の半導体パワーモジュール。
  10. 　前記出力側端子は、前記第１電源端子の厚さおよび前記第２電源端子の厚さの合計値以上の厚さを有している、請求項１～９のいずれか一項に記載の半導体パワーモジュール。
  11. 　前記絶縁基板の前記一方表面側に前記第１スイッチング素子が複数配置されており、
    　前記絶縁基板の前記一方表面側に前記第２スイッチング素子が複数配置されている、
    請求項１～１０のいずれか一項に記載の半導体パワーモジュール。
  12. 　前記出力側端子、前記第１電源端子および前記第２電源端子を選択的に露出させるように前記絶縁基板を封止する樹脂をさらに含み、
    　前記第１電源端子および前記第２電源端子は、前記絶縁基板と共に前記樹脂から露出している、請求項１～１１のいずれか一項に記載の半導体パワーモジュール。
  13. 　前記樹脂から露出する前記第１電源端子は、前記樹脂から露出する前記絶縁基板の周縁から内側に向かって間隔を空けた位置に配置されており、
    　前記樹脂から露出する前記第２電源端子は、前記樹脂から露出する前記絶縁基板の周縁から内側に向かって間隔を空けた位置に配置されている、請求項１２に記載の半導体パワーモジュール。
  14. 　前記樹脂から露出する前記第１電源端子の周縁と、前記樹脂から露出する前記絶縁基板の周縁との間の距離が、２ｍｍ以上に設定されており、
    　前記樹脂から露出する前記第２電源端子の周縁と、前記樹脂から露出する前記絶縁基板の周縁との間の距離が、２ｍｍ以上に設定されている、請求項１３に記載の半導体パワーモジュール。
  15. 　前記出力側端子は、平面視において、前記樹脂を挟んで前記第１電源端子および前記第２電源端子と対向する位置に配置されている、請求項１２～１４のいずれか一項に記載の半導体パワーモジュール。
  16. 　前記第１スイッチング素子を駆動制御する第１制御端子と、
    　前記第２スイッチング素子を駆動制御する第２制御端子とをさらに含み、
    　前記樹脂は、前記第１制御端子および前記第２制御端子を選択的に露出させるように、前記絶縁基板を封止している、請求項１２～１５のいずれか一項に記載の半導体パワーモジュール。
  17. 　前記第１制御端子および前記第２制御端子は、前記出力側端子が前記樹脂から露出する方向、ならびに、前記第１電源端子および前記第２電源端子が前記樹脂から露出する方向とは異なる方向に前記樹脂から露出している、請求項１６に記載の半導体パワーモジュール。
  18. 　前記第１スイッチング素子は、一対の第１主電極と、前記一対の第１主電極間を流れる電流を制御する第１制御電極とを含み、
    　前記第２スイッチング素子は、一対の第２主電極と、前記一対の第２主電極間を流れる電流を制御する第２制御電極とを含み、
    　前記第１制御端子は、前記第１スイッチング素子の前記第１制御電極に電気的に接続されており、
    　前記第２制御端子は、前記第２スイッチング素子の前記第２制御電極に電気的に接続されている、請求項１６または１７に記載の半導体パワーモジュール。
  19. 　前記第１スイッチング素子および前記第２スイッチング素子は、ＭＩＳＦＥＴ、ＩＧＢＴまたはＢＪＴを含む、請求項１～１８のいずれか一項に記載の半導体パワーモジュール。
  20. 　前記ＭＩＳＦＥＴ、前記ＩＧＢＴまたは前記ＢＪＴは、Ｓｉ基板、ＳｉＣ基板またはワイドバンドギャップ型の半導体基板に形成されている、請求項１９に記載の半導体パワーモジュール。
  21. 　前記第１電源端子および前記第２電源端子間には、５００Ｖ以上の電圧が印加される、請求項１～２０のいずれか一項に記載の半導体パワーモジュール。
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