WO2017221815A1 - アクティブマトリクス基板、光シャッタ基板、表示装置、アクティブマトリクス基板の製造方法 - Google Patents

アクティブマトリクス基板、光シャッタ基板、表示装置、アクティブマトリクス基板の製造方法 Download PDF

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錦　博彦
家根田　剛士
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Definitions

  • the present invention relates to an active matrix substrate used for a display device.
  • An active matrix substrate in which a plurality of TFTs (thin film transistors) are arranged is used for a display device such as a liquid crystal display device, an organic EL display device, and a MEMS (Micro Electro Mechanical Systems) display.
  • a display device such as a liquid crystal display device, an organic EL display device, and a MEMS (Micro Electro Mechanical Systems) display.
  • MEMS Micro Electro Mechanical Systems
  • Japanese Patent Publication Japanese Patent Laid-Open No. 2011-43856 (published March 3, 2011)”
  • An active matrix substrate generally includes a structure in which two conductor films formed in different layers are connected via a contact hole. However, contact between the two conductor films is caused by contact between the two conductor films generated in the contact hole. Defects can occur.
  • One of the objects of the present invention is to provide an active matrix substrate in which contact failure between two conductor films is unlikely to occur.
  • An active matrix substrate includes a substrate, a first metal film, an interlayer insulating film formed above the first metal film, and a second layer formed above the interlayer insulating film.
  • a conductive oxide semiconductor film is an oxide semiconductor film that functions as a conductor, unlike an oxide semiconductor film that functions as a channel of a transistor.
  • the oxide semiconductor film has a low resistance state. .
  • FIG. 1 is a schematic diagram illustrating a configuration of a display device according to a first embodiment.
  • 3 is a cross-sectional view illustrating a configuration of an optical shutter substrate according to Embodiment 1.
  • FIG. FIG. 3 is a circuit diagram illustrating a configuration of an optical shutter substrate according to the first embodiment.
  • 3 is a cross-sectional view showing a configuration (TFT portion) of an active matrix substrate according to Embodiment 1.
  • FIG. 2 is a cross-sectional view showing a configuration (contact hole portion) of the active matrix substrate according to Embodiment 1.
  • FIG. 3 is a flowchart showing manufacturing steps of the active matrix substrate according to the first embodiment.
  • FIG. 5 is a cross-sectional view showing a configuration (contact hole portion) of an active matrix substrate according to Embodiment 2.
  • FIG. 6 is a cross-sectional view showing a configuration (TFT portion) of an active matrix substrate according to Embodiment 2.
  • FIG. 10 is a plan view showing a part of the manufacturing process of the active matrix substrate according to the second embodiment.
  • FIG. 5 is a cross-sectional view showing a configuration (TFT portion) of an active matrix substrate according to Embodiment 3.
  • FIG. 5 is a cross-sectional view showing a configuration (contact hole portion) of an active matrix substrate according to Embodiment 3. It is sectional drawing which shows another structure (contact hole part) of the active matrix substrate which concerns on Embodiment 3.
  • FIG. FIG. 6 is a schematic diagram illustrating a configuration of a display device according to a fourth embodiment.
  • FIG. 6 is a cross-sectional view illustrating a configuration of an active matrix substrate according to a fourth embodiment.
  • FIG. 10 is a cross-sectional view showing another configuration of the active matrix substrate according to the fourth embodiment. It is sectional drawing which shows the structure of the active matrix substrate which concerns on a reference form.
  • Embodiment 1 the MEMS display 80 according to the first embodiment includes an optical shutter substrate 20 and an optical shutter device 60 including a counter substrate 30 facing the optical shutter substrate 20, and an optical shutter substrate via the counter substrate 30.
  • 20 includes a backlight BL that irradiates LED light or laser light.
  • the optical shutter substrate 20 is arranged on an active matrix substrate 17 including thin film transistors (TFTs) and a plurality of micro electro mechanical systems (MEMS) that are disposed on the backlight BL side of the active matrix substrate 17.
  • An optical shutter mechanism 21 is provided.
  • the optical shutter mechanism 21 is provided for each pixel, and the optical shutter substrate 20 is provided with a light transmission path through which light that has passed through the optical shutter mechanism 21 passes.
  • the optical shutter mechanism 21 includes a shutter body 28 having an opening 28k, a shutter beam 23x connected to one side end of the shutter body 28, a shutter beam 23y connected to the other side end, and a shutter.
  • a drive beam 22x facing the beam 23x and a drive beam 22y facing the shutter beam 23y are included.
  • the shutter beam 23x is connected to the shutter line of the active matrix layer via the shutter anchor 23b
  • the shutter beam 23y is connected to the shutter line of the active matrix layer via the shutter anchor 23d
  • the drive beam 22x is connected to the shutter anchor 22b.
  • the drive beam 22y is connected to another TFT of the active matrix layer via a drive anchor 22d, and the spring-like shutter beams 23x and 23y are controlled by controlling the potential of the drive beams 22x and 22y.
  • the shutter body 28 is deformed and slides in a direction parallel to the substrate surface. Accordingly, the amount of light emitted to the viewer 50 through the optical shutter mechanism and the light transmission path is controlled, and an image is displayed.
  • FIG. 3 is a circuit diagram showing a configuration of a part of the optical shutter substrate 20.
  • the optical shutter substrate includes seven signal lines including a scanning line SC, a data line DS, an actuate line AC, an update line UD, a shutter line ST, a precharge line PC, and an enable line EN.
  • Transistors TR1 to TR5, a data holding capacitor C1, a master capacitor C2, and a slave capacitor C3 are provided.
  • the voltage from the actuate line AC is applied to the drive beam 22x connected to the master capacitor C2 and the drive beam 22y connected to the slave capacitor C3 via the transistors TR1 and TR2. Stored.
  • TR4 is controlled according to the data voltage. Specifically, when the data voltage is high, the transistor TR4 is turned on, and when the data voltage is low, the transistor TR4 remains off.
  • the transistor TR5 is controlled according to the voltage of the drive beam 22x. Specifically, when the data voltage is Low and the driving beam 22x is High, the transistor TR5 is turned on. When the data voltage is High and the driving beam 22x is Low, the transistor TR5 is turned off.
  • the drive beam 22x and the drive beam 22y have opposite polarities, and the drive beam (22x or 22y) having the opposite polarity to the shutter body 28 attracts the shutter body 28 by electrical force.
  • the shutter body 28 is supplied with a signal whose polarity is periodically reversed from the shutter line ST to prevent charging.
  • the optical shutter mechanism 21 when the shutter body 28 is drawn toward the drive beam 22y, the optical shutter mechanism 21 is in an open state (FIG. 1B and FIG. 2). a)), when the shutter body 28 is drawn toward the drive beam 22x, the optical shutter mechanism 21 is closed (see FIG. 1C and FIG. 2B).
  • a counter substrate 30 formed by forming a light shielding layer 32 of metal or the like on a glass substrate 31 is provided between the optical shutter substrate 20 and the backlight BL, and the light shielding layer of the counter substrate 30 is provided.
  • a light transmission path LW is formed from the slit 32s formed in 32 to the slit 2s of the light shielding film 2 of the optical shutter substrate 20 in a direction perpendicular to the substrate surface, as shown in FIG.
  • FIG. 4A is a cross-sectional view of a TFT (thin film transistor) portion in the active matrix substrate of Embodiment 1
  • FIG. 4B is a perspective plan view corresponding to FIG.
  • FIG. 5A is a cross-sectional view of a contact portion of a metal film in the active matrix substrate of Embodiment 1
  • FIG. 5B is a perspective plan view corresponding to FIG.
  • the TFT portion has a channel etch structure.
  • the active matrix substrate 17 includes a glass substrate 1, a light shielding film 2 formed on the glass substrate 1, and a first inorganic insulating film 3 a formed on the light shielding film 2.
  • the lower metal film 5 formed, the gate insulating film 6 formed on the upper layer of the lower metal film 5, and the oxide semiconductor film 7s and the oxide semiconductor film formed on the upper layer of the gate insulating film 6 are obtained as conductors.
  • the conductive film 7c is a conductive oxide semiconductor film, and has a state of an oxide semiconductor film that functions as a conductor with lower resistance than an oxide semiconductor film that functions as a channel of a transistor.
  • the light-shielding film 2 uses a light-shielding resin (for example, spin-on glass material) that can be applied, and the lower light-transmitting film 4 and the upper light-transmitting film 11 use a light-transmitting resin (for example, spin-on glass material) that can be applied. Is formed.
  • the light shielding film 2, the lower light transmissive film 4 and the upper light transmissive film 11 have a thickness of 0.5 to 3 ⁇ m, which is larger than the thickness of the lower metal film 5 and the first metal film 9, respectively. Function.
  • the first and second inorganic insulating films 3a and 3b are provided to improve the adhesion between the lower layer film and the upper layer film.
  • the thickness is about 50 to 200 nm, and for example, SiO 2 is used as the material.
  • the gate insulating film 6 is formed by sequentially forming a SiNx film and a SiO 2 film by a PECVD method. However, a single layer film such as a SiO 2 film or a SiNx film may be used.
  • the oxide semiconductor film for obtaining the oxide semiconductor film 7s and the conductive film 7c is formed by patterning an oxide semiconductor film formed by a sputtering method.
  • An oxide semiconductor has an electron mobility 20 to 50 times that of amorphous silicon, which is an amorphous semiconductor, and enables high-speed switching of a transistor on an optical shutter substrate, and thus high-speed opening and closing of the shutter body 28 in the optical shutter mechanism.
  • This oxide semiconductor may contain at least one metal element of In, Ga, and Zn.
  • an In—Ga—Zn—O-based semiconductor eg, indium gallium zinc oxide
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc).
  • an In—Sn—Zn—O-based semiconductor eg, In 2 O 3 —SnO 2 —ZnO; InSnZnO
  • the In—Sn—Zn—O-based semiconductor is a ternary oxide of In (indium), Sn (tin), and Zn (zinc).
  • Al is aluminum
  • Ti is titanium
  • Cd is cadmium
  • Ge germanium
  • Pb is lead
  • Mg magnesium
  • Zr zirconium
  • Hf hafnium.
  • the first to third passivation films 10a to 10c are formed by sequentially forming and patterning a SiNx film and a SiO 2 film by a PECVD method.
  • a single layer film such as a SiO 2 film or a SiNx film may be used.
  • an aluminum (Al) film, a tungsten (W) film, a molybdenum (Mo) film, a tantalum (Ta) film, a chromium (Cr) film, and a titanium (Ti) film In addition, a metal such as copper (Cu) or an alloy thereof is formed into a single layer or a plurality of layers by sputtering and patterned.
  • the first metal film 9 is a laminated film composed of a lower film 9x (for example, aluminum) and an upper film 9y (for example, molybdenum nitride).
  • ITO Indium ⁇ Tin ⁇ Oxide
  • IZO Indium Zincum Oxide
  • Cu copper
  • a material that causes electrolytic corrosion by contact is used for the first and second metal films.
  • Al is used for the first metal film 9, and ITO is used for the second metal film 12.
  • the present invention is not limited to this.
  • Al is used for the first metal film 9, and Cu is used for the second metal film 12. It can also be used.
  • the lower metal film 5, the gate insulating film 6, the oxide semiconductor film 7s, and the first metal films 9s and 9d constitute a TFT (for example, the transistor TR4 in FIG. 2).
  • the first metal film 9d and the second metal film 12 are in contact with each other in a contact hole provided in the interlayer insulating film F composed of the first passivation film 10a, the upper light-transmitting film 11, and the second passivation film 10b. Both are electrically connected.
  • An upper metal film 13 is formed on the second metal film 12 so as to be in contact therewith.
  • a conductive film 7 c obtained by making an oxide semiconductor film a conductor is formed immediately below the contact hole CH provided in the interlayer insulating film F, and the peripheral end of the conductive film 7 c is formed in the contact hole CH. Located outside. That is, the conductive film 7c overlaps the entire inner region of the contact hole CH.
  • the conductive film 7c in FIG. 5 is subjected to plasma treatment on the oxide semiconductor film formed in the same layer (in the same step) as the oxide semiconductor film 7s (see FIG. 4) functioning as a TFT channel, thereby converting the oxide semiconductor film into a conductor. It was obtained.
  • the conductive film 7c (the overlapping portion overlapping the contact hole) and the second metal film 12 are in contact with each other, and both are electrically connected.
  • the first metal film 9 (laminated film of the lower film 9x and the upper film 9y) is formed so as not to overlap with the contact hole CH, and on the outer side of the bottom of the contact hole CH, the peripheral end portion of the conductive film 7c.
  • the non-overlapping portion that does not overlap the contact hole and the end portion 9E of the first metal film 9 (end portion of the lower film 9x) are in contact with each other and are electrically connected.
  • an interlayer insulating film F is formed between the sidewall CW of the contact hole CH and the end face 9F of the first metal film 9, and the distance between the sidewall CW of the contact hole CH and the end face 9F of the first metal film 9 is formed.
  • d is designed to be smaller than the thickness D of the interlayer insulating film F (within about 2 ⁇ m).
  • FIG. 6 is a flowchart showing a part of the manufacturing process of the active matrix substrate.
  • step S1 the light shielding film 2 is formed and patterned, and in step S2, the lower transparent film 4 is formed and patterned.
  • step S3 the lower metal film 5 is formed and patterned, and in step S4, a gate insulating film is formed.
  • step S5 an oxide semiconductor film is formed, and in step S6, high-temperature annealing is performed.
  • the high-temperature annealing treatment is performed, for example, under a nitrogen atmosphere at 400 to 500 ° C. for 1 to 2 hours.
  • step S7 the oxide semiconductor film is patterned.
  • the oxide semiconductor film is left in the channel region of the TFT in FIG. 4 and the contact region CR (see FIG. 5B) corresponding to the contact hole CH in FIG.
  • the oxide semiconductor film is left wider than the contact region CR so as to include the contact region CR, and the peripheral end portion of the oxide semiconductor film protrudes from the contact region CR.
  • a first metal film 9 (for example, a laminated film of a lower film 9x made of Al and an upper film 9y made of MoN) is formed and patterned.
  • the end 9E of the first metal film 9 in FIG. 5 is overlapped with the peripheral end of the oxide semiconductor film (the part protruding from the contact region CR) (the lower film 9x (Al) is formed on the oxide semiconductor film).
  • the end surface 9F of the first metal film 9 is disposed outside the contact region CR.
  • step S9 the first passivation film 10a is formed, in step S10, the upper light-transmitting film 11 is formed, and in step S11, the second passivation film 10b is formed.
  • step S12 the interlayer insulating film (the first passivation film 10a, the upper light-transmitting film 11, and the second passivation film 10b) is patterned.
  • the contact hole CH is formed in the interlayer insulating film F on the contact region CR, and the oxide semiconductor film is exposed at the bottom thereof.
  • step S13 the oxide semiconductor film overlapping the contact region CR is subjected to plasma treatment using oxygen (Ar, Ar, hydrogen (H), or the like).
  • the oxide semiconductor film overlapping the contact region CR has a portion overlapping the end portion 9E of the first metal film 9 in addition to the portion exposed at the bottom of the contact hole CH, and the contact hole CH from this portion.
  • a portion up to the side wall portion on which the interlayer insulating film F is formed on the upper side
  • the distance d between the sidewall CW of the contact hole CH and the end face 9F of the first metal film 9 is smaller than the thickness D of the interlayer insulating film F, the oxide semiconductor functioning as a channel in step S13.
  • the film up to 7s is prevented from being made into a conductor.
  • step S14 the second metal film 12 is formed on the interlayer insulating film F.
  • the conductive film 7c and the second metal film 12 are in contact with each other at the bottom of the contact hole CH and are electrically connected.
  • the first metal film 9 and the second metal film 12 are electrically connected via the conductive film 7c.
  • the active matrix substrate 17 shown in FIG. 5 can be formed.
  • the interlayer insulating film is contacted as shown in FIG.
  • the upper film (MoN) of the first metal film is etched in the etching process for forming the hole CH, and the lower film (Al) of the first metal film and the ITO (second metal film) are in contact with each other in the contact hole.
  • electrical corrosion occurs between the two, resulting in contact failure.
  • FIGS. 5A and 5B In the second embodiment, the configuration shown in FIGS. 5A and 5B is configured as shown in FIGS. 7A and 7B.
  • the conductive film 7c (the overlapping portion overlapping the contact hole) and the second metal film 12 are in contact with each other, and both are electrically connected.
  • the conductive film 7c in FIG. 7 is obtained by subjecting a semiconductor film formed in the same layer (in the same process) as the oxide semiconductor film 7s in FIG.
  • the peripheral end portion (non-overlapping portion that does not overlap the contact hole) of the conductive film 7c and the end portion 9E of the first metal film 9 are in contact with each other and are electrically connected.
  • the interlayer insulating film F is not formed between the end surface 9F of the first metal film and the second metal film 12 in the contact hole CH, which is a cavity.
  • Step S7 can be formed as shown in FIG. Steps S1 to S7 are the same as in FIG. 6.
  • a first metal film 9 for example, a laminated film of a lower film 9x made of Al and an upper film 9y made of MoN is formed and patterned.
  • the end portion 9e of the first metal film 9 is overlaid on the peripheral end portion (the portion protruding from the contact region CR) of the oxide semiconductor film 7s, and the first metal film 9
  • the end face 9f is arranged on the edge of the contact region CR or inside thereof.
  • step S9 the first passivation film 10a is formed, in step S10, the upper light-transmitting film 11 is formed, and in step S11, the second passivation film 10b is formed.
  • step S12 an interlayer insulating film F is formed and patterned. At this time, a contact hole CH is formed in the interlayer insulating film F on the contact region CR, and the oxide semiconductor film 7s is exposed at the bottom thereof.
  • step S13 wet etching of the first metal film 9 (9x / 9y) is performed, and the end surface 9F of the first metal film 9 is separated from the edge (side wall position) of the contact region CR as shown in FIG. 9B.
  • the end surface 9F of the first metal film 9 is positioned outside the contact region CR, and the end portion 9E of the first metal film 9 overlaps the oxide semiconductor film 7s (the lower film 9x is the oxide semiconductor film). 7s).
  • step S14 plasma treatment using, for example, argon or hydrogen other than oxygen is performed on the oxide semiconductor film 7s in the contact region CR.
  • the oxide semiconductor film 7s that overlaps the contact region CR has a portion that overlaps the end 9E of the first metal film 9 in addition to the portion exposed at the bottom of the contact hole CH, and the contact hole CH from this portion.
  • the portion up to the bottom (the portion where the interlayer insulating film F is not formed on the upper side) is made into a conductive film 7c, and the conductive film 7c and the first metal film 9 (lower film 9x) are electrically connected. Connected.
  • the interlayer insulating film F does not exist (is a cavity) in the gap from the end face 9F of the first metal film 9 to the edge (side wall position) of the contact hole CH, the oxide semiconductor film below this gap Is easily made into a conductor by plasma treatment. Therefore, this gap can be made larger than the thickness of the interlayer insulating film F, and the alignment of the oxide semiconductor film 7s in step S7 is facilitated.
  • step S15 the second metal film 12 is formed on the interlayer insulating film F.
  • the conductive film 7c and the second metal film 12 are in contact with each other at the bottom of the contact hole CH and are electrically connected.
  • the first metal film 9 and the second metal film 12 are electrically connected via the conductive film 7c.
  • the active matrix substrate 17 of FIG. 7 can be formed.
  • the second metal film 12 is disconnected at the side wall portion of the contact hole CH, but the conduction with the conductive film 7c is ensured at the surrounding portion.
  • the TFT portion is configured as a channel etch type, but the present invention is not limited to this.
  • the configuration in which the etching stopper film 8 is provided as shown in FIG. 10 is also a function. Specifically, the etching stopper film 8 is formed on the oxide semiconductor film 7 s, and the first metal films 9 s and 9 d are formed on the etching stopper film 8.
  • the etching stopper film 8 is formed, for example, by forming a SiO 2 film by PECVD and patterning.
  • the etching stopper film 8 By providing the etching stopper film 8, it is possible to prevent the oxide semiconductor film 7s from being affected by the etching of the first metal film when the first metal films 9s and 9d are formed.
  • the contact hole CH is provided in the interlayer insulating film F on the upper layer of the conductive film 7c obtained by making the oxide semiconductor film into a conductor, and the conductive film is formed inside the contact hole CH.
  • 7c and the second metal film 12 are in contact with each other, and the conductive film 7c and the first metal film 9 (for example, the lower film 9x made of Al and MoN are formed outside the contact hole CH.
  • the interlayer insulating film F may be formed in the gap from the end face 9F of the first metal film 9 to the second metal film 12 in the contact hole CH. As shown in FIG. The interlayer insulating film F may not be present (void) in the gap from the end face 9F of the first metal film 9 to the second metal film 12 in the contact hole CH.
  • Embodiment 4 Although the MEMS display has been described in the first embodiment, the present invention is not limited to this.
  • the active matrix substrates of Embodiments 1 to 3 can also be applied to liquid crystal display devices.
  • the liquid crystal display device 100 of Embodiment 4 includes a liquid crystal panel 67 including an active matrix substrate 27 and a counter substrate (color filter substrate) 37, and LED light and laser light on the active matrix substrate 27. And a backlight BL that emits light.
  • the pixel electrode of the liquid crystal capacitor LC is connected to the data signal line DS and the scanning signal line SC through the transistor Tr, and the counter electrode of the liquid crystal capacitor LC is It is connected to the common electrode line COM.
  • the liquid crystal panel 67 includes the light shielding film 2, the first inorganic insulating film 3 a, the lower light transmissive film 4, the first light transmitting film 4, from the size active matrix substrate 17 of the first embodiment shown in FIGS. 2
  • An active matrix substrate 27 in which the inorganic insulating film 3b and the third passivation film 10c are omitted can be used.
  • FIG. 15 from the active matrix substrate 17 of the second embodiment shown in FIGS. 4 and 7, the light shielding film 2, the first inorganic insulating film 3a, the lower transparent film 4, and the second inorganic insulating film.
  • An active matrix substrate 27 from which 3b and the third passivation film 10c are omitted can also be used.
  • an active matrix substrate according to one embodiment of the present invention is an active matrix substrate having a structure in which two metal films formed in different layers are electrically connected to each other (particularly, when there is a risk of electrical corrosion due to contact between these metal films) ).
  • An organic EL (organic electroluminescence) display and an inorganic EL (inorganic electroluminescence) display are also suitable.
  • An active matrix substrate includes a substrate, a first metal film, an interlayer insulating film formed above the first metal film, and a second layer formed above the interlayer insulating film.
  • the active matrix substrate according to aspect 2 of the present invention is the structure according to aspect 2, wherein the first metal film does not overlap the contact hole.
  • the conductive oxide semiconductor film overlaps the entire inner region of the contact hole.
  • the active matrix substrate according to aspect 4 of the present invention is the active matrix substrate according to aspect 2, in which the end portion of the first metal film has an end surface that faces the side wall of the contact hole, and extends from the end surface to the side wall of the contact hole. The distance is smaller than the thickness of the interlayer insulating film.
  • the active matrix substrate according to aspect 5 of the present invention is the active matrix substrate according to aspect 2, wherein the end of the first metal film is located away from the contact hole, the end of the first metal wiring, and the contact hole A cavity is formed between the second metal film and the second metal film.
  • the second metal film is a translucent metal film.
  • the active matrix substrate according to aspect 7 of the present invention is the active matrix substrate according to any one of the aspects 1 to 6, wherein the conductive oxide semiconductor film is formed in the same layer as the oxide semiconductor film functioning as a channel of the transistor. It is the structure which is the made electrically conductive film.
  • the first metal film includes aluminum.
  • An optical shutter substrate according to aspect 9 of the present invention includes the active matrix substrate according to any one of aspects 1 to 7 and an optical shutter mechanism formed on the active matrix substrate.
  • a display device includes the active matrix substrate according to any one of aspects 1 to 7.
  • An active matrix substrate manufacturing method includes a first step of forming an oxide semiconductor film, a second step of forming a first metal film on the oxide semiconductor film, and the first step.
  • the method includes a fifth step of using the oxide semiconductor film as a conductive film, and a sixth step of forming a second metal film so as to cover the conductive film inside the contact hole.
  • the method of manufacturing an active matrix substrate according to aspect 12 of the present invention is the method of manufacturing the active matrix substrate according to aspect 11, in the second step, wherein the second step does not overlap with the formation position of the contact hole and contacts the oxide semiconductor film. This is a technique for forming one metal film.
  • the first metal film is overlapped with the contact hole forming position and is in contact with the oxide semiconductor film.
  • the first metal film is in contact with the oxide semiconductor film but is not overlapped with the contact hole during the fourth and fifth steps.

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Abstract

２つの導体膜間のコンタクト不良が生じにくいアクティブマトリクス基板を提供する。基板（１）と第１金属膜（９）との間の層に、導体化された酸化物半導体膜（７ｃ）が設けられ、コンタクトホール（ＣＨ）の内部で、導体化された酸化物半導体膜（７ｃ）と第２金属膜（１２）とが接触し、コンタクトホール（ＣＨ）の外部で、導体化された酸化物半導体膜（７ｃ）と第１金属膜（９）とが接触している。

Description

アクティブマトリクス基板、光シャッタ基板、表示装置、アクティブマトリクス基板の製造方法
　本発明は、表示装置に用いるアクティブマトリクス基板に関する。
　液晶表示装置、有機ＥＬ表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）ディスプレイ等の表示装置には、複数のＴＦＴ（薄膜トランジスタ）が並べられたアクティブマトリクス基板が用いられる。
日本国公開特許公報「特開２０１１－４３８５６号公報（２０１１年３月３日公開）」
　アクティブマトリクス基板は、一般に、異なる層に形成された２つの導体膜をコンタクトホールを介して接続する構造を含んでいるが、コンタクトホール内で生じる２つの導体膜間の電触によって両者間のコンタクト不良が生じうる。
　本発明の目的の１つは、２つの導体膜間のコンタクト不良が生じにくいアクティブマトリクス基板を提供することにある。
　本発明の一態様に係るアクティブマトリクス基板は、基板と、第１金属膜と、前記第１金属膜よりも上層に形成された層間絶縁膜と、層間絶縁膜よりも上層に形成された第２金属膜とを備え、前記層間絶縁膜に形成されたコンタクトホールを介して第１および第２金属膜が電気的に接続されているアクティブマトリクス基板であって、前記基板と前記第１金属膜との間の層に、導体化された酸化物半導体膜が設けられ、前記コンタクトホールの内部で前記導体化された酸化物半導体膜と前記第２金属膜とが接触し、前記コンタクトホールの外部で前記導体化された酸化物半導体膜と前記第１金属膜とが接触している構成である。
　なお、導体化された酸化物半導体膜とは、トランジスタのチャネルとして機能する酸化物半導体膜とは異なり、導体として機能する酸化物半導体膜であり、酸化物半導体膜が低抵抗である状態を示す。
　前記構成によれば、２つの導体膜間のコンタクト不良が生じにくいアクティブマトリクス基板を実現することができる。
実施形態１に係る表示装置の構成を示す模式図ある。 実施形態１に係る光シャッタ基板の構成を示す断面図である。 実施形態１に係る光シャッタ基板の構成を示す回路図である。 実施形態１に係るアクティブマトリクス基板の構成（ＴＦＴ部分）を示す断面図である。 実施形態１に係るアクティブマトリクス基板の構成（コンタクトホール部分）を示す断面図である。 実施形態１に係るアクティブマトリクス基板の製造工程を示すフローチャートである。 実施形態２に係るアクティブマトリクス基板の構成（コンタクトホール部分）を示す断面図である。 実施形態２に係るアクティブマトリクス基板の構成（ＴＦＴ部分）を示す断面図である。 実施形態２に係るアクティブマトリクス基板の製造工程の一部を示す平面図である。 実施形態３に係るアクティブマトリクス基板の構成（ＴＦＴ部分）を示す断面図である。 実施形態３に係るアクティブマトリクス基板の構成（コンタクトホール部分）を示す断面図である。 実施形態３に係るアクティブマトリクス基板の別構成（コンタクトホール部分）を示す断面図である。 実施形態４に係る表示装置の構成を示す模式図ある。 実施形態４に係るアクティブマトリクス基板の構成を示す断面図である。 実施形態４に係るアクティブマトリクス基板の別構成を示す断面図である。 参考形態に係るアクティブマトリクス基板の構成を示す断面図である。
　　図１～図１６に基づき、以下に本発明の実施形態を説明する。
　〔実施形態１〕
　（ＭＥＭＳディスプレイ）
　図１に示すように、実施の形態１にかかるＭＥＭＳディスプレイ８０は、光シャッタ基板２０および光シャッタ基板２０に対向する対向基板３０を含む光シャッタ装置６０と、対向基板３０を介して光シャッタ基板２０にＬＥＤ光やレーザ光を照射するバックライトＢＬとを備える。
　（光シャッタ基板の構成）
　図２に示すように、光シャッタ基板２０は、薄膜トランジスタ（ＴＦＴ）を含むアクティブマトリクス基板１７と、このアクティブマトリクス基板１７のバックライトＢＬ側に配され、ＭＥＭＳ（Micro Electro Mechanical Systems）である複数の光シャッタ機構２１を備える。光シャッタ機構２１は、画素ごとに設けられ、光シャッタ基板２０には、光シャッタ機構２１を通過した光が通る光透過経路が設けられる。
　光シャッタ機構２１は、図１に示すように、開口２８ｋを有するシャッタ体２８と、シャッタ体２８の一側端に接続するシャッタビーム２３ｘと、他の側端に接続するシャッタビーム２３ｙと、シャッタビーム２３ｘと向かい合う駆動ビーム２２ｘと、シャッタビーム２３ｙと向かい合う駆動ビーム２２ｙとを含む。
　シャッタビーム２３ｘはシャッタアンカー２３ｂを介してアクティブマトリクス層のシャッタ線に接続され、シャッタビーム２３ｙはシャッタアンカー２３ｄを介してアクティブマトリクス層のシャッタ線に接続され、駆動ビーム２２ｘは駆動アンカー２２ｂを介してアクティブマトリクス層のＴＦＴに接続され、駆動ビーム２２ｙは駆動アンカー２２ｄを介してアクティブマトリクス層の別のＴＦＴに接続されており、駆動ビーム２２ｘ・２２ｙの電位制御によってバネ状のシャッタビーム２３ｘ・２３ｙが変形し、シャッタ体２８が基板面に平行な方向にスライドする。これにより、光シャッタ機構および光透過経路を通って視認者５０に出射される光の光量が制御され、画像が表示される。
　図３は光シャッタ基板２０の一部の構成を示す回路図である。図３に示すように、光シャッタ基板は、走査線ＳＣ、データ線ＤＳ、アクチュエート線ＡＣ、アップデート線ＵＤ、シャッタ線ＳＴ、プリチャージ線ＰＣ、およびイネーブル線ＥＮの７本の信号線と、トランジスタＴＲ１～ＴＲ５と、データ保持容量Ｃ１並びにマスタ容量Ｃ２およびスレーブ容量Ｃ３とを備える。
　図３の構成では、走査線ＳＣが選択されると、光シャッタ機構の開閉を決めるデータ電圧が、データ線ＤＳおよびトランジスタＴＲ３を介して、データ保持容量Ｃ１に蓄えられる。この期間は、アップデート線ＵＤをＨｉｇｈとし、トランジスタＴＲ４をデータ電圧によらずオフとしている。
　次いでプリチャージ線ＰＣが選択されると、アクチュエート線ＡＣからの電圧が、トランジスタＴＲ１およびＴＲ２を介して、マスタ容量Ｃ２に接続する駆動ビーム２２ｘと、スレーブ容量Ｃ３に接続する駆動ビーム２２ｙとに蓄えられる。
　次いでアップデート線ＵＤがＨｉｇｈからＬｏｗに変化するとデータ電圧に応じてＴＲ４が制御される。具体的には、データ電圧がＨｉｇｈの場合はトランジスタＴＲ４はオンし、データ電圧がＬｏｗの場合はトランジスタＴＲ４はオフのままとなる。
　次いでイネーブル線ＥＮがＨｉｇｈからＬｏｗに変化すると、駆動ビーム２２ｘの電圧に応じてトランジスタＴＲ５が制御される。具体的には、データ電圧がＬｏｗで駆動ビーム２２ｘがＨｉｇｈのときはトランジスタＴＲ５がオンし、データ電圧がＨｉｇｈで駆動ビーム２２ｘがＬｏｗであれば、トランジスタＴＲ５はオフする。
　このように駆動ビーム２２ｘと駆動ビーム２２ｙとは互いに逆極性となり、シャッタ体２８の極性と逆極性となる駆動ビーム（２２ｘあるいは２２ｙ）が電気的な力によってシャッタ体２８を引き寄せる。なお、シャッタ体２８には、帯電防止のため、シャッタ線ＳＴから周期的に極性が反転する信号が供給されている。
　図１および図２に示すように、光シャッタ機構２１では、シャッタ体２８が駆動ビーム２２ｙ側に引き寄せられると、光シャッタ機構２１が開（オープン）状態となり（図１（ｂ）および図２（ａ）参照）、シャッタ体２８が駆動ビーム２２ｘ側に引き寄せられると、光シャッタ機構２１が閉（クローズ）状態となる（図１（ｃ）および図２（ｂ）参照）。
　図２の光シャッタ装置では、光シャッタ基板２０とバックライトＢＬとの間に、ガラス基板３１上に金属等の遮光層３２を形成してなる対向基板３０が設けられ、対向基板３０の遮光層３２に形成されたスリット３２ｓから、基板面に垂直な方向に向かって、光シャッタ基板２０の遮光膜２のスリット２ｓに至る、光透過経路ＬＷが形成されており、図２（ａ）のようにシャッタ体２８の開口２８ｋが光透過経路ＬＷと重なる（光シャッタ機構がオープン状態の）ときにバックライト光は光シャッタ機構２１および光透過経路ＬＷを通って視認者５０側に出射され、図２（ｂ）のようにシャッタ体２８の開口以外の部分が光透過経路ＬＷと重なる（光シャッタ機構２１がクローズ状態の）ときにバックライト光は遮断される。
　（アクティブマトリクス基板の構成）
　図４（ａ）は、実施形態１のアクティブマトリクス基板におけるＴＦＴ（薄膜トランジスタ）部分の断面図であり、図４（ｂ）は、図４（ａ）に対応する透視平面図である。図５（ａ）は、実施形態１のアクティブマトリクス基板における金属膜のコンタクト部分の断面図であり、図５（ｂ）は、図５（ａ）に対応する透視平面図である。なお、実施形態１ではＴＦＴ部分をチャネルエッチ構造としている。
　図４および図５に示すように、アクティブマトリクス基板１７は、ガラス基板１と、ガラス基板１の上層に形成された遮光膜２と、遮光膜２の上層に形成された第１無機絶縁膜３ａと、第１無機絶縁膜３ａの上層に形成された下層透光膜４と、下層透光膜４の上層に形成された第２無機絶縁膜３ｂと、第２無機絶縁膜３ｂの上層に形成された下層金属膜５と、下層金属膜５の上層に形成されたゲート絶縁膜６と、ゲート絶縁膜６の上層に形成された、酸化物半導体膜７ｓおよび酸化物半導体膜を導体化して得られる導電膜７ｃと、酸化物半導体膜７ｓおよび導電膜７ｃの上層に形成された第１金属膜９（９ｓ・９ｄ）と、第１金属膜９の上層に形成された第１パッシベーション膜１０と、第１パッシベーション膜１０の上層に形成された上層透光膜１１と、上層透光膜１１の上層に形成された第２パッシベーション膜１０ｂと、第２パッシベーション膜１０ｂの上層に形成された第２金属膜１２と、第２金属膜１２の上層に形成された上層金属膜１３と、上層金属膜１３の上層に形成された第３パッシベーション膜１０ｃとを備える。
　導電膜７ｃは導体化された酸化物半導体膜であり、トランジスタのチャネルとして機能する酸化物半導体膜よりも低抵抗で、導体として機能する酸化物半導体膜の状態を有している。
　遮光膜２は塗布可能な遮光性樹脂（例えば、スピンオンガラス材料）を用いて、下層透光膜４および上層透光膜１１は塗布可能な透光性樹脂（例えば、スピンオンガラス材料）を用いて形成されている。これら遮光膜２、下層透光膜４および上層透光膜１１はそれぞれ、下層金属膜５および第１金属膜９の厚みよりも大きい０．５～３μｍの厚みを有し、平坦化膜としても機能する。
　第１および第２無機絶縁膜３ａ・３ｂは、その下層膜および上層膜の密着性を高めるために設けられる。その厚みは５０～２００ｎｍ程度であり、材料には、例えばＳｉＯ２を用いる。
　ゲート絶縁膜６は、ＳｉＮｘ膜およびＳｉＯ２膜を順次ＰＥＣＶＤ法で成膜して形成される。もっとも、ＳｉＯ２膜やＳｉＮｘ膜の単層膜でもよい。
　酸化物半導体膜７ｓおよび導電膜７ｃを得るための酸化物半導体膜は、スパッタ法を用いて成膜した酸化物半導体膜をパターニングすることで形成される。酸化物半導体は、非晶質半導体のアモルファスシリコンに比べて２０～５０倍の電子移動度を有し、光シャッタ基板のトランジスタの高速スイッチング、ひいては、光シャッタ機構におけるシャッタ体２８の高速開閉を可能とする。
　この酸化物半導体は、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでいてもよい。例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば、インジウムガリウム亜鉛酸化物）を挙げることができる。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物である。Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２などでも良い。
　また、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）でもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。
　また、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体などでもよい。なお、Ａｌはアルミニウム、Ｔｉはチタン、Ｃｄはカドミウム、Ｇｅはゲルマニウム、Ｐｂは鉛、Ｍｇはマグネシウム、Ｚｒはジルコニウム、Ｈｆはハフニウムを表す。
　第１～第３パッシベーション膜１０ａ～１０ｃは、ＳｉＮｘ膜およびＳｉＯ２膜を順次ＰＥＣＶＤ法で成膜し、パターニングすることで形成される。もっとも、ＳｉＯ２膜やＳｉＮｘ膜の単層膜でもよい。
　下層金属膜、第１金属膜、上層金属膜については、アルミニウム（Ａｌ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、タンタル（Ｔａ）膜、クロム（Ｃｒ）膜、チタン（Ｔｉ）膜、銅（Ｃｕ）等の金属あるいはこれらの合金を、スパッタ法によって単層または複層に成膜し、パターニングすることで形成される。
　実施形態１では、第１金属膜９を、下側膜９ｘ（例えば、アルミニウム）および上側膜９ｙ（例えば、窒化モリブデン）からなる積層膜としている。
　第２金属膜１２には、透光金属膜であるＩＴＯ（Indium Tin Oxide）あるいはＩＺＯ（Indium Zincum Oxide）や、銅（Ｃｕ）を用いることができる。
　本実施形態では、第１および第２金属膜に、接触によって電蝕が起こる材料を用いている。具体的には、第１金属膜９にＡｌ、第２金属膜１２にＩＴＯを用いているが、これに限定されず、例えば、第１金属膜９にＡｌ、第２金属膜１２にＣｕを用いることもできる。
　光シャッタ機構については、ｎ+アモルファスシリコンと、アルミニウム（Ａｌ）膜、タングステン（Ｗ）膜、モリブデン（Ｍｏ）膜、タンタル（Ｔａ）膜、クロム（Ｃｒ）膜、チタン（Ｔｉ）膜、銅（Ｃｕ）等の金属あるいはこれらの合金と、ＳｉＮｘとを用い、フォトリソグラフィ工程およびエッチング工程等を用いて形成される。
　図４では、下層金属膜５、ゲート絶縁膜６、酸化物半導体膜７ｓ、および第１金属膜９ｓ・９ｄによってＴＦＴ（例えば、図２のトランジスタＴＲ４）が構成されている。また、第１パッシベーション膜１０ａ、上層透光膜１１および第２パッシベーション膜１０ｂからなる層間絶縁膜Ｆに設けられたコンタクトホール内で、第１金属膜９ｄと第２金属膜１２とが接触し、両者が電気的に接続されている。なお、第２金属膜１２上には、これと接するように上層金属膜１３が形成されている。
　図５では、層間絶縁膜Ｆに設けられたコンタクトホールＣＨの直下に、酸化物半導体膜を導体化して得られる導電膜７ｃが形成されており、導電膜７ｃの周端部はコンタクトホールＣＨの外側に位置する。すなわち、導電膜７ｃは、コンタクトホールＣＨの内側領域の全体と重なる。図５の導電膜７ｃは、ＴＦＴのチャネルとして機能する酸化物半導体膜７ｓ（図４参照）と同層に（同工程で）形成された酸化物半導体膜にプラズマ処理を施し、これを導体化して得られたものである。
　そして、コンタクトホールＣＨのボトムにおいて、導電膜７ｃ（コンタクトホールに重なる重畳部）と第２金属膜１２とが接触し、両者が電気的に接続されている。
　さらに、第１金属膜９（下側膜９ｘおよ上側膜９ｙの積層膜）が、コンタクトホールＣＨと重畳しないように形成され、コンタクトホールＣＨのボトムの外側では、導電膜７ｃの周端部（コンタクトホールに重ならない非重畳部）と、第１金属膜９の端部９Ｅ（下側膜９ｘの端部）とが接触し、電気的に接続されている。ここでは、コンタクトホールＣＨの側壁ＣＷと第１金属膜９の端面９Ｆとの間に層間絶縁膜Ｆが形成され、コンタクトホールＣＨの側壁ＣＷと第１金属膜９の端面９Ｆとの間の距離ｄは、層間絶縁膜Ｆの厚みＤよりも小さく（２μｍ程度以内に）設計されている。
　（アクティブマトリクス基板の製造方法）
　図６は、アクティブマトリクス基板の製造工程の一部を示すフローチャートである。ステップＳ１では、遮光膜２を成膜およびパターニングし、ステップＳ２では、下層透光膜４を成膜およびパターニングする。ステップＳ３では、下層金属膜５を成膜およびパターニングし、ステップＳ４では、ゲート絶縁膜を成膜する。
　ステップＳ５では、酸化物半導体膜を成膜し、ステップＳ６で高温アニール処理を行う。高温アニール処理は、例えば、窒素雰囲気下、４００～５００℃、１～２時間の条件で行う。
　ステップＳ７では、酸化物半導体膜をパターニングする。このとき、図４のＴＦＴのチャネル領域と、図５のコンタクトホールＣＨに該当するコンタクト領域ＣＲ（図５（ｂ）参照）とに、酸化物半導体膜を残しておく。具体的には、コンタクト領域ＣＲを包含するように、酸化物半導体膜をコンタクト領域ＣＲよりも広く残し、酸化物半導体膜の周端部がコンタクト領域ＣＲからはみ出るようにする。
　ステップＳ８では第１金属膜９（例えば、Ａｌからなる下側膜９ｘおよびＭｏＮからなる上側膜９ｙの積層膜）を成膜およびパターニングする。このとき、図５の第１金属膜９の端部９Ｅを、酸化物半導体膜の周端部（コンタクト領域ＣＲからはみ出た部分）に重ね（下側膜９ｘ（Ａｌ）を酸化物半導体膜に接触させ）、第１金属膜９の端面９Ｆをコンタクト領域ＣＲの外側に配する。
　ステップＳ９では第１パッシベーション膜１０ａを成膜し、ステップＳ１０では上層透光膜１１を成膜し、ステップＳ１１では第２パッシベーション膜１０ｂを成膜する。
　ステップＳ１２では、層間絶縁膜（第１パッシベーション膜１０ａ、上層透光膜１１および第２パッシベーション膜１０ｂ）をパターニングする。このとき、コンタクト領域ＣＲ上の層間絶縁膜ＦにコンタクトホールＣＨを形成し、そのボトムに酸化物半導体膜を露出させる。
　ステップＳ１３では、コンタクト領域ＣＲと重なる酸化物半導体膜に対し、酸素以外の、例えばアルゴン（Ａｒ）や水素（Ｈ）等を用いたプラズマ処理を施す。これにより、コンタクト領域ＣＲと重なる酸化物半導体膜は、コンタクトホールＣＨのボトムに露出している部分に加えて、第１金属膜９の端部９Ｅと重なる部分と、この部分からコンタクトホールＣＨの側壁までの部分（上側に層間絶縁膜Ｆが形成されている部分）とが導体化されて導電膜７ｃとなり、導電膜７ｃと第１金属膜９（下側膜９ｘ）とが電気的に接続される。
　ここでは、コンタクトホールＣＨの側壁ＣＷと第１金属膜９の端面９Ｆとの間隔ｄを、層間絶縁膜Ｆの厚みＤよりも小さく設計することで、ステップＳ１３において、チャネルとして機能する酸化物半導体膜７ｓ（図４参照）までが導体化されることを防いでいる。
　ステップＳ１４では、層間絶縁膜Ｆ上に第２金属膜１２を形成する。このとき、コンタクトホールＣＨのボトムにおいて導電膜７ｃと第２金属膜１２とが接触し、電気的に接続される。この結果、第１金属膜９および第２金属膜１２が、導電膜７ｃを介して電気的に接続される。
　以上により、図５のアクティブマトリクス基板１７を形成することができる。
　（アクティブマトリクス基板の効果等）
　図５のアクティブマトリクス基板１７では、第１金属膜９および第２金属膜１２が、コンタクトホール下の導電膜７ｃを介して接続されているため、第１金属膜９（特に、下側膜９ｘ）と第２金属膜１２とが接触しない。
　この点、第１金属膜として例えばＡｌ（下側膜）とＭｏＮ（上側膜）の積層膜、第２金属膜として例えばＩＴＯを用いた場合には、図１６のように、層間絶縁膜にコンタクトホールＣＨを形成するエッチング工程で第１金属膜の上側膜（ＭｏＮ）がエッチングされ、コンタクトホール内で第１金属膜の下側膜（Ａｌ）とＩＴＯ（第２金属膜）とが接触して両者の間で電蝕が生じ、コンタクト不良となるおそれがある。
　実施形態１の構成では、例えば、第１金属膜の下側膜９ｘにアルミニウム、第２金属膜にＩＴＯを用いたとしても、両者は接触しないので電蝕が生じるおそれがなく、電蝕に起因するコンタクト不良の発生を防ぐことができる。
　〔実施形態２〕
　実施形態２では、図５（ａ）・（ｂ）で示した構成を、図７（ａ）・（ｂ）のように構成している。
　図７に示すように、層間絶縁膜Ｆに設けられたコンタクトホールＣＨのボトムでは、導電膜７ｃ（コンタクトホールに重なる重畳部）と第２金属膜１２とが接触し、両者が電気的に接続されている。図７の導電膜７ｃは、図４の酸化物半導体膜７ｓと同層に（同工程で）形成された半導体膜にプラズマ処理を施し、これを導体化して得られたものである。
　コンタクトホールＣＨのボトムの外側では、導電膜７ｃの周端部（コンタクトホールに重ならない非重畳部）と第１金属膜９の端部９Ｅとが接触し、電気的に接続されている。図７では、図５と異なり、第１金属膜の端面９ＦからコンタクトホールＣＨ内の第２金属膜１２との間に層間絶縁膜Ｆが形成されておらず、空洞となっている。
　図７の構成は、図８のように形成することができる。ステップＳ１～Ｓ７については図６と同様であり、ステップＳ８では第１金属膜９（例えば、Ａｌからなる下側膜９ｘおよびＭｏＮからなる上側膜９ｙの積層膜）を成膜およびパターニングする。
　このとき、図９（ａ）のように、第１金属膜９の端部９ｅを、酸化物半導体膜７ｓの周端部（コンタクト領域ＣＲからはみ出た部分）に重ねるとともに、第１金属膜９の端面９ｆを、コンタクト領域ＣＲのエッジ上あるいはその内側に配する。
　ステップＳ９では第１パッシベーション膜１０ａを成膜し、ステップＳ１０では上層透光膜１１を成膜し、ステップＳ１１では第２パッシベーション膜１０ｂを成膜する。
　ステップＳ１２では層間絶縁膜Ｆを成膜およびパターニングする。このとき、コンタクト領域ＣＲ上の層間絶縁膜ＦにコンタクトホールＣＨを形成し、そのボトムに酸化物半導体膜７ｓを露出させる。
　ステップＳ１３では、第１金属膜９（９ｘ・９ｙ）のウェットエッチングを行い、図９（ｂ）のように、第１金属膜９の端面９Ｆを、コンタクト領域ＣＲのエッジ（側壁位置）から離れる向き後退させ、第１金属膜９の端面９Ｆはコンタクト領域ＣＲの外側に位置し、かつ第１金属膜９の端部９Ｅは酸化物半導体膜７ｓに重なる（下側膜９ｘが酸化物半導体膜７ｓに接触する）ようにする。
　ステップＳ１４では、コンタクト領域ＣＲの酸化物半導体膜７ｓに対し、酸素以外の、例えばアルゴンや水素等を用いたプラズマ処理を施す。これによって、コンタクト領域ＣＲと重なる酸化物半導体膜７ｓは、コンタクトホールＣＨのボトムに露出している部分に加えて、第１金属膜９の端部９Ｅと重なる部分と、この部分からコンタクトホールＣＨのボトムまでの部分（上側に層間絶縁膜Ｆが形成されていない部分）とが導体化されて導電膜７ｃとなり、導電膜７ｃと第１金属膜９（下側膜９ｘ）とが電気的に接続される。
　実施形態２の構成では、例えば、第１金属膜の下側膜９ｘにアルミニウム、第２金属膜にＩＴＯを用いたとしても、両者は接触しないので電蝕が生じるおそれがなく、電蝕に起因するコンタクト不良の発生を防ぐことができる。
　図７の構成では、第１金属膜９の端面９ＦからコンタクトホールＣＨのエッジ（側壁位置）までの間隙に層間絶縁膜Ｆが存在しない（空洞である）ため、この間隙下の酸化物半導体膜をプラズマ処理によって導体化し易い。よって、この間隙を、層間絶縁膜Ｆの厚みよりも大きくすることも可能となり、ステップＳ７での酸化物半導体膜７ｓのアライメントが容易になる。
　ステップＳ１５では、層間絶縁膜Ｆ上に第２金属膜１２を形成する。このとき、コンタクトホールＣＨのボトムにおいて導電膜７ｃと第２金属膜１２とが接触し、電気的に接続される。この結果、第１金属膜９および第２金属膜１２が、導電膜７ｃを介して電気的に接続される。
　以上により、図７のアクティブマトリクス基板１７を形成することができる。なお、図７（ａ）のように、第２金属膜１２は、コンタクトホールＣＨの側壁部分で段切れするが、周りの部分で導電膜７ｃとの導通が確保されている。
　〔実施形態３〕
　実施形態１・２のアクティブマトリクス基板では、ＴＦＴ部分をチャネルエッチ型で構成しているが、これに限定されない。図１０のように、エッチングストッパ膜８を設ける構成も機能である。具体的には、酸化物半導体膜７ｓ上にエッチングストッパ膜８を形成し、エッチングストッパ膜８上に第１金属膜９ｓ・９ｄを形成する。なお、エッチングストッパ膜８は、例えば、ＳｉＯ２膜をＰＥＣＶＤ法で成膜し、パターニングすることで形成される。
　エッチングストッパ膜８を設けることで、第１金属膜９ｓ・９ｄの形成時に、第１金属膜のエッチングの影響を酸化物半導体膜７ｓが受けることを防ぐことができる。
　実施形態３でも、図１１および図１２に示すように、酸化物半導体膜を導体化して得られる導電膜７ｃの上層の層間絶縁膜ＦにコンタクトホールＣＨを設け、コンタクトホールＣＨの内部で導電膜７ｃと第２金属膜１２（例えば、ＩＴＯを用いた透光膜）とが接触し、コンタクトホールＣＨの外部で導電膜７ｃと第１金属膜９（例えば、Ａｌからなる下側膜９ｘおよびＭｏＮからなる上側膜９ｙの積層膜）とが接触する構成とする。
　なお、図１１のように、第１金属膜９の端面９ＦからコンタクトホールＣＨ内の第２金属膜１２までの間隙に層間絶縁膜Ｆを形成する構成でもよいし、図１２のように、第１金属膜９の端面９ＦからコンタクトホールＣＨ内の第２金属膜１２までの間隙に層間絶縁膜Ｆが存在しない（空洞である）構成とすることもできる。
　〔実施形態４〕
　実施形態１では、ＭＥＭＳディスプレイについて説明したが、これに限定されない。実施形態１～３のアクティブマトリクス基板は、液晶表示装置にも適用できる。
　実施形態４の液晶表示装置１００は、図１３（ａ）に示すように、アクティブマトリクス基板２７および対向基板（カラーフィルタ基板）３７を含む液晶パネル６７と、アクティブマトリクス基板２７にＬＥＤ光やレーザ光を照射するバックライトＢＬとを備える。液晶パネル６７の画素ＰＩＸでは、図１３（ｂ）に示すように、液晶容量ＬＣの画素電極がトランジスタＴｒを介してデータ信号線ＤＳおよび走査信号線ＳＣに接続され、液晶容量ＬＣの対向電極が共通電極ラインＣＯＭに接続されている。
　液晶パネル６７には、図１４に示すように、図４および図５で示した実施形態１のサイズアクティブマトリクス基板１７から、遮光膜２、第１無機絶縁膜３ａ、下層透光膜４、第２無機絶縁膜３ｂおよび第３パッシベーション膜１０ｃを省いたアクティブマトリクス基板２７を用いることができる。また、図１５に示すように、図４および図７で示した実施形態２のアクティブマトリクス基板１７から、遮光膜２、第１無機絶縁膜３ａ、下層透光膜４、および第２無機絶縁膜３ｂおよび第３パッシベーション膜１０ｃを省いたアクティブマトリクス基板２７を用いることもできる。
　〔実施形態１～４について〕
　実施形態１～４のアクティブマトリクス基板では、第１金属膜９および第２金属膜１２を電気的に接続しているが、これら金属膜の形成レイヤーは前記各実施形態の構成に限定されない。本発明の一態様に係るアクティブマトリクス基板は、異なる層に形成された２つの金属膜を電気的に接続する構成をもつアクティブマトリクス基板（特に、これら金属膜の接触によって電蝕のおそれがある場合）を含む表示装置全般に適用することができる。有機ＥＬ（organic　electroluminescence）ディスプレイや無機ＥＬ（inorganic　electro　luminescence）ディスプレイについても好適である。
　〔まとめ〕
　本発明の態様１に係るアクティブマトリクス基板は、基板と、第１金属膜と、前記第１金属膜よりも上層に形成された層間絶縁膜と、層間絶縁膜よりも上層に形成された第２金属膜とを備え、前記層間絶縁膜に形成されたコンタクトホールを介して第１および第２金属膜が電気的に接続されているアクティブマトリクス基板であって、前記基板と前記第１金属膜との間の層に、導体化された酸化物半導体膜が設けられ、前記コンタクトホールの内部で前記導体化された酸化物半導体膜と前記第２金属膜とが接触し、前記コンタクトホールの外部で前記導体化された酸化物半導体膜と前記第１金属膜とが接触していることを特徴とする。
　本発明の態様２に係るアクティブマトリクス基板は、前記態様２において、前記第１金属膜は、前記コンタクトホールと重畳しない構成である。
　本発明の態様３に係るアクティブマトリクス基板は、前記態様１または２において、前記導体化された酸化物半導体膜は、前記コンタクトホールの内側領域の全体と重なる構成である。
　本発明の態様４に係るアクティブマトリクス基板は、前記態様２において、前記第１金属膜の端部は、前記コンタクトホールの側壁と向かう合う端面を有し、前記端面から前記コンタクトホールの側壁までの距離が、前記層間絶縁膜の厚みよりも小さい構成である。
　本発明の態様５に係るアクティブマトリクス基板は、前記態様２において、前記第１金属膜の端部は、前記コンタクトホールから離れた位置にあり、前記第１金属配線の端部と、前記コンタクトホールの内部の第２金属膜との間に空洞が形成されている構成である。
　本発明の態様６に係るアクティブマトリクス基板は、前記態様１～５のいずれか１つにおいて、前記第２金属膜は透光金属膜である構成である。
　本発明の態様７に係るアクティブマトリクス基板は、前記態様１～６のいずれか１つにおいて、前記導体化された酸化物半導体膜は、トランジスタのチャネルとして機能する酸化物半導体膜と同一層に形成された導電膜である構成である。
　本発明の態様８に係るアクティブマトリクス基板は、前記態様１～７のいずれか１つにおいて、前記第１金属膜にアルミニウムが含まれている構成である。
　本発明の態様９に係る光シャッタ基板は、前記態様１～７のいずれか１つのアクティブマトリクス基板と、前記アクティブマトリクス基板上に形成された光シャッタ機構とを備える。
　本発明の態様１０に係る表示装置は、前記態様１～７のいずれか１つのアクティブマトリクス基板を備える。
　本発明の態様１１に係るアクティブマトリクス基板の製造方法は、酸化物半導体膜を形成する第１工程と、前記酸化物半導体膜の上層に第１金属膜を形成する第２工程と、前記第１金属膜の上層に層間絶縁膜を形成する第３工程と、前記層間絶縁膜にコンタクトホールを形成して前記酸化物半導体膜を露出させる第４工程と、前記酸化物半導体膜にプラズマ処理を施すことで、前記酸化物半導体膜を導電膜とする第５工程と、前記コンタクトホールの内部の前記導電膜を覆うように第２金属膜を形成する第６工程とを含むことを特徴とする。
　本発明の態様１２に係るアクティブマトリクス基板の製造方法は、前記態様１１において、前記第２工程では、前記コンタクトホールの形成位置と重ならず、かつ前記酸化物半導体膜と接触するように前記第１金属膜を形成する手法である。
　本発明の態様１３に係るアクティブマトリクス基板の製造方法は、前記態様１１において、前記第２工程では、前記コンタクトホールの形成位置と重なり、かつ前記酸化物半導体膜と接触するように第１金属膜を形成し、前記第４および第５工程の間に、前記第１金属膜を、前記酸化物半導体膜とは接触するが、前記コンタクトホールには重ならないようにエッチングする手法である。
　本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　１　ガラス基板
　２　遮光膜
　４　下層透光膜
　５　下層金属膜
　６　ゲート絶縁膜
　７　酸化物半導体膜
　７ｓ　酸化物半導体膜
　７ｃ　導電膜（導体化された酸化物半導体膜）
　９　第１金属膜
　１０ａ～１０ｃ　第１～第３パッシベーション膜
　１１　上層透光膜
　１２　第２金属膜
　１３　上層金属膜
　１７　アクティブマトリクス基板
　２０　光シャッタ基板
　２１　光シャッタ機構
　２２ｘ・２２ｙ　駆動ビーム
　２３ｘ・２３ｙ　シャッタビーム
　２７　アクティブマトリクス基板
　２８　シャッタ体
　３０　対向基板
　ＬＷ　光透過経路
　Ｆ　層間絶縁膜

Claims (13)

  1. 　基板と、第１金属膜と、前記第１金属膜よりも上層に形成された層間絶縁膜と、層間絶縁膜よりも上層に形成された第２金属膜とを備え、前記層間絶縁膜に形成されたコンタクトホールを介して第１および第２金属膜が電気的に接続されているアクティブマトリクス基板であって、
    　前記基板と前記第１金属膜との間の層に、導体化された酸化物半導体膜が設けられ、
    　前記コンタクトホールの内部で前記導体化された酸化物半導体膜と前記第２金属膜とが接触し、
    　前記コンタクトホールの外部で前記導体化された酸化物半導体膜と前記第１金属膜とが接触していることを特徴とするアクティブマトリクス基板。
  2. 　前記第１金属膜は、前記コンタクトホールと重畳しないことを特徴とする請求項１記載のアクティブマトリクス基板。
  3. 　前記導体化された酸化物半導体膜は、前記コンタクトホールの内側領域の全体と重なることを特徴とする請求項１または２記載のアクティブマトリクス基板。
  4. 　前記第１金属膜の端部は、前記コンタクトホールの側壁と向かう合う端面を有し、
    　前記端面から前記コンタクトホールの側壁までの距離が、前記層間絶縁膜の厚みよりも小さいことを特徴とする請求項２記載のアクティブマトリクス基板。
  5. 　前記第１金属膜の端部は、前記コンタクトホールから離れた位置にあり、前記第１金属膜の端部と、前記コンタクトホールの内部の第２金属膜との間に空洞が形成されていることを特徴とする請求項２記載のアクティブマトリクス基板。
  6. 　前記第２金属膜は透光金属膜であることを特徴とする請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
  7. 　前記導体化された酸化物半導体膜は、トランジスタのチャネルとして機能する酸化物半導体膜と同一層に形成された導電膜であることを特徴とする請求項１～６のいずれか１項に記載のアクティブマトリクス基板。
  8. 　前記第１金属膜にアルミニウムが含まれていることを特徴とする請求項１～７のいずれか１項に記載のアクティブマトリクス基板。
  9. 　請求項１～８のいずれか１項に記載のアクティブマトリクス基板と、前記アクティブマトリクス基板上に形成された光シャッタ機構とを備えることを特徴とする光シャッタ基板。
  10. 　請求項１～８のいずれか１項に記載のアクティブマトリクス基板を備えることを特徴とする表示装置。
  11. 　酸化物半導体膜を形成する第１工程と、
    　前記酸化物半導体膜の上層に第１金属膜を形成する第２工程と、
    　前記第１金属膜の上層に層間絶縁膜を形成する第３工程と、
    　前記層間絶縁膜にコンタクトホールを形成して前記酸化物半導体膜を露出させる第４工程と、
    　前記酸化物半導体膜にプラズマ処理を施すことで、前記酸化物半導体膜を導電膜とする第５工程と、
    　前記コンタクトホールの内部の前記導電膜を覆うように第２金属膜を形成する第６工程とを含むことを特徴とするアクティブマトリクス基板の製造方法。
  12. 　前記第２工程では、前記コンタクトホールの形成位置と重ならず、かつ前記酸化物半導体膜と接触するように前記第１金属膜を形成することを特徴とする請求項１１記載のアクティブマトリクス基板の製造方法。
  13. 　前記第２工程では、前記コンタクトホールの形成位置と重なり、かつ前記酸化物半導体膜と接触するように第１金属膜を形成し、前記第４および第５工程の間に、前記第１金属膜を、前記酸化物半導体膜とは接触するが、前記コンタクトホールには重ならないようにエッチングすることを特徴とする請求項１１記載のアクティブマトリクス基板の製造方法。
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