WO2018128103A1 - 半導体リレー - Google Patents

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WO2018128103A1
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semiconductor
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semiconductor layer
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田村　聡之
信二 宇治田
奈々子 平下
小川　雅弘
亮 梶谷
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    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Definitions

  • This disclosure relates to a semiconductor relay in which an input terminal and an output terminal are insulated by optical coupling.
  • Patent Document 1 discloses a semiconductor relay having a structure that can be manufactured by a simple process.
  • Patent Document 2 discloses a circuit configuration of a semiconductor relay.
  • the semiconductor relay is composed of a number of components such as a light emitting diode, a photodiode array, a control circuit, and a MOSFET. Therefore, for example, when a semiconductor relay is packaged, there is a problem that the size of the packaged element increases and the cost increases.
  • This disclosure provides a semiconductor relay that can be easily miniaturized.
  • a semiconductor relay includes a light emitting element and a light receiving element disposed to face the light emitting element, and the light receiving element is formed on a substrate and on the substrate, and is semi-insulating.
  • a first transition electrode electrically connected to the semiconductor layer, at least part of which is formed in contact with the semiconductor layer, and the semiconductor layer
  • a second electrode electrically connected to the first electrode, the second electrode formed at least partially in contact with either the semiconductor layer or the substrate at a position away from the first electrode.
  • the semiconductor layer has a low resistance by absorbing light from the light emitting element.
  • the semiconductor relay of the present disclosure can be easily downsized.
  • FIG. 1 is a schematic cross-sectional view showing the structure of a general semiconductor relay.
  • FIG. 2 is a diagram showing a circuit configuration of a general semiconductor relay.
  • FIG. 3 is a schematic cross-sectional view of the semiconductor relay according to the first embodiment.
  • FIG. 4 is a schematic cross-sectional view of the semiconductor relay according to the first modification of the first embodiment.
  • FIG. 5 is a schematic cross-sectional view of a semiconductor relay according to the second modification of the first embodiment.
  • FIG. 6 is a schematic cross-sectional view of the semiconductor relay according to the second embodiment.
  • FIG. 7 is a schematic cross-sectional view of a semiconductor relay according to Modification 1 of Embodiment 2.
  • FIG. 1 is a schematic cross-sectional view showing the structure of a general semiconductor relay.
  • FIG. 2 is a diagram showing a circuit configuration of a general semiconductor relay.
  • FIG. 3 is a schematic cross-sectional view of the semiconductor relay according to the first embodiment.
  • FIG. 4 is
  • FIG. 8 is a schematic cross-sectional view of a semiconductor relay according to the second modification of the second embodiment.
  • FIG. 9 is a schematic cross-sectional view of the semiconductor relay according to the third embodiment.
  • FIG. 10 is a flowchart of a method for manufacturing a semiconductor relay according to the third embodiment.
  • FIG. 11A is a first schematic cross-sectional view for illustrating the method for manufacturing the semiconductor relay according to the third embodiment.
  • FIG. 11B is a second schematic cross-sectional view for illustrating the method for manufacturing the semiconductor relay according to the third embodiment.
  • FIG. 12 is a schematic cross-sectional view showing the configuration of the semiconductor relay according to the first modification of the third embodiment.
  • FIG. 13 is a schematic cross-sectional view illustrating a configuration of a semiconductor relay according to the second modification of the third embodiment.
  • FIG. 14 is a schematic cross-sectional view showing a configuration of a semiconductor relay according to Modification 3 of Embodiment 3.
  • FIG. 15 is a schematic cross-sectional view showing the configuration of the semiconductor relay according to the fourth embodiment.
  • FIG. 16 is a schematic cross-sectional view showing a configuration of a semiconductor relay according to a modification of the fourth embodiment.
  • FIG. 17 is a schematic cross-sectional view showing the configuration of the semiconductor relay according to the fifth embodiment.
  • FIG. 18 is a schematic cross-sectional view showing the configuration of the semiconductor relay according to the seventh embodiment.
  • FIG. 19 is a schematic cross-sectional view showing the configuration of the semiconductor relay according to the eighth embodiment.
  • FIG. 20 is a schematic cross-sectional view of a semiconductor relay according to the ninth embodiment.
  • FIG. 21 is a top view of the light receiving element provided in the semiconductor relay according to the ninth embodiment.
  • FIG. 22 is a schematic cross-sectional view of the semiconductor relay according to the tenth embodiment.
  • FIG. 23 is a top view of the light receiving element provided in the semiconductor relay according to the tenth embodiment.
  • FIG. 24 is a diagram illustrating a first variation of the shape and arrangement of a plurality of p-type semiconductor portions.
  • FIG. 25 is a diagram showing a second variation of the shape and arrangement of the plurality of p-type semiconductor portions.
  • FIG. 26 is a diagram showing a third variation of the shape and arrangement of the plurality of p-type semiconductor portions.
  • FIG. 27 is a diagram showing a fourth variation in the shape and arrangement of the plurality of p-type semiconductor portions.
  • FIG. 28 is a top view of a light receiving element having a floating guard ring.
  • FIG. 29 is a schematic cross-sectional view of a light receiving element having another structure for suppressing leakage current.
  • FIG. 30 is a schematic cross-sectional view of a semiconductor relay according to a modification of the tenth embodiment.
  • FIG. 31 is a top view showing a specific example of the component layout of the semiconductor relay according to the ninth or tenth embodiment.
  • FIG. 32 is a schematic cross-sectional view of the semiconductor relay according to the eleventh embodiment.
  • FIG. 34A is a first diagram illustrating another variation of the shape and arrangement of the p-type semiconductor formed on the semiconductor layer of the light receiving element according to Embodiment 11.
  • FIG. 34B is a second diagram showing another variation of the shape and arrangement of the p-type semiconductor formed on the semiconductor layer of the light receiving element according to Embodiment 11.
  • FIG. 34C is a third diagram showing another variation of the shape and arrangement of the p-type semiconductor formed on the semiconductor layer of the light receiving element according to Embodiment 11.
  • FIG. 34D is a fourth diagram illustrating another variation of the shape and arrangement of the p-type semiconductor formed on the semiconductor layer of the light receiving element according to Embodiment 11.
  • FIG. 34A is a first diagram illustrating another variation of the shape and arrangement of the p-type semiconductor formed on the semiconductor layer of the light receiving element according to Embodiment 11.
  • FIG. 34B is a second diagram showing another variation of the shape and arrangement of the p-type semiconductor formed on the semiconductor layer of the light receiving element according to
  • FIG. 34E is a fifth diagram illustrating another variation of the shape and arrangement of the p-type semiconductor formed on the semiconductor layer of the light-receiving element according to Embodiment 11.
  • FIG. 34F is a sixth diagram illustrating another variation of the shape and arrangement of the p-type semiconductor formed on the semiconductor layer of the light receiving element according to Embodiment 11.
  • FIG. 35 is a schematic cross-sectional view of a light receiving element configured as a vertical device having another structure for suppressing leakage current.
  • FIG. 36 is a top view showing a specific example of the component layout of the semiconductor relay according to the eleventh embodiment.
  • FIG. 37 is a schematic cross-sectional view showing a first configuration of the semiconductor relay according to the twelfth embodiment.
  • FIG. 38 is a schematic cross-sectional view showing a second configuration of the semiconductor relay according to the twelfth embodiment.
  • the relay is a component that switches between an on state and an off state of the electric circuit in accordance with a signal received from the outside.
  • Relays can be broadly classified into mechanical relays that mechanically open and close electrical circuit contacts and semiconductor relays that use semiconductors. Relays are widely used in consumer equipment such as home appliances, industrial equipment, and medical equipment.
  • FIG. 1 is a schematic cross-sectional view showing the structure of a general semiconductor relay.
  • the semiconductor relay 1101 includes a light emitting element 1103 and a switching element 1105 formed on a substrate 1102, and a photoelectric conversion element 1104 formed on the light emitting element 1103.
  • the light emitting element 1103 is specifically an LED (Light Emitting Diode)
  • the photoelectric conversion element 1104 is specifically a photodiode
  • the switching element 1105 is specifically a MOSFET (Metal-Oxide). -Semiconductor Field-Effect Transistor).
  • the light emitting element 1103 emits light when power is supplied between the anode electrode 1103a and the cathode electrode 1103b. Light from the light emitting element 1103 is applied to the photoelectric conversion element 1104 arranged on the light emitting element 1103. Upon receiving the light, the photoelectric conversion element 1104 converts the light into a voltage, and outputs the voltage to the gate electrode 1105a of the switching element 1105 through the anode electrode 1104a and the cathode electrode 1104b. For example, bonding wires (not shown) are used for electrical connection between the anode electrode 1104a and the cathode electrode 1104b and the gate electrode 1105a. When the gate voltage of the gate electrode 1105a reaches the set voltage, the source electrode 1105b and the drain electrode 1105c of the switching element 1105 are electrically connected.
  • FIG. 2 is a diagram showing a circuit configuration of a general semiconductor relay.
  • the semiconductor relay 2100 includes a light emitting diode 2101, a photodiode array 2102, a control circuit 2103, a MOSFET (Metal-Oxide-Semiconductor Semiconductor) 2141, a MOSFET 2142, and an output terminal 2151. And an output terminal 2152 and a current limiting circuit 2111.
  • the light emitting diode 2101 and the photodiode array 2102 are electrically insulated.
  • the photodiode array 2102 is connected to the gates of the MOSFET 2141 and the MOSFET 2142 via the control circuit 2103.
  • both ends of the light emitting diode 2101 are input terminals.
  • the light emitting diode 2101 emits light.
  • the photodiode array 2102 receives light emitted from the light emitting diode 2101 and generates current and voltage.
  • the MOSFET 2141 and the MOSFET 2142 are charged by the current and voltage (power) generated by the photodiode array 2102, the MOSFET 2141 and the MOSFET 2142 are turned on. Then, the output terminal 2151 and the output terminal 2152 are brought into conduction, and an output current flows.
  • the semiconductor relay 2100 can perform switching control while the input and output are insulated by optical coupling.
  • the general semiconductor relay as described above includes at least three elements, that is, a light emitting element, a light receiving element, and a switching element.
  • the Z-axis direction may be expressed as a vertical direction or a stacking direction
  • the Z-axis + side may be expressed as an upper side (upper)
  • the Z-axis-side may be expressed as a lower side (lower).
  • the X-axis direction and the Y-axis direction are directions perpendicular to each other on a plane perpendicular to the Z-axis direction.
  • the X-axis direction may be expressed as a horizontal direction.
  • the plan view shape means a shape viewed from the Z-axis direction.
  • FIG. 3 is a schematic cross-sectional view of the semiconductor relay according to the first embodiment.
  • the semiconductor relay 10 includes a light emitting element 20 and a light receiving element 30 disposed to face the light emitting element 20.
  • the semiconductor relay 10 includes four terminals, that is, an input terminal 41, an input terminal 42, an output terminal 51, and an output terminal 52. That is, the semiconductor relay 10 is a four-terminal element.
  • the semiconductor relay 10 operates as a switch.
  • the light emitting element 20 is formed of, for example, a nitride semiconductor. More specifically, the light emitting element 20 is, for example, a light emitting diode formed by a pn junction of p-type InAlGaN and n-type InAlGaN. An input terminal 41 is electrically connected to the n-type layer, and an input terminal 42 is electrically connected to the p-type layer.
  • p-type InAlGaN for example, p-type InAlGaN doped with an impurity such as Mg and having a carrier concentration of 1E18 cm ⁇ 3 or more and 1E20 cm ⁇ 3 or less is used.
  • impurities such as Si or O and having an impurity concentration of 1E16 cm ⁇ 3 or more and 1E18 cm ⁇ 3 or less is used.
  • the light emitting element 20 may be formed of a direct transition type semiconductor material other than InAlGaN.
  • the light emitting element 20 may be formed of a material such as GaAs or ZnSe.
  • the light receiving element 30 includes a substrate 31, a semiconductor layer 32, a first electrode 33, and a second electrode 34.
  • the substrate 31 is a plate material on which the semiconductor layer 32 is formed.
  • the planar view shape of the substrate 31 is, for example, a rectangle, but may be a circle or the like, and is not particularly limited.
  • the substrate 31 is, for example, a GaN substrate formed of GaN.
  • the substrate 31 may be formed of a material such as Si, sapphire, SiC, or GaAs.
  • the semiconductor layer 32 is a semi-insulating direct transition type semiconductor layer formed on the substrate 31.
  • the semiconductor layer 32 is made of, for example, a nitride semiconductor. More specifically, the semiconductor layer 32 is formed of, for example, InAlGaN.
  • the thickness of the semiconductor layer 32 is, for example, 2 ⁇ m or more and 20 ⁇ m or less (for example, 5 ⁇ m). The thickness of the semiconductor layer 32 may be, for example, 2 ⁇ m or more and 10 ⁇ m or less.
  • the semiconductor layer 32 may be formed using another direct transition type semiconductor other than InAlGaN, for example, AlN, AlGaN, or the like. Alternatively, the semiconductor layer 32 may have a configuration in which InAlGaN and the other semiconductor are stacked.
  • the semi-insulating property has a characteristic of changing from an insulating state to a conductive state, and the semiconductor layer 32 changes to a conductive state by absorbing light.
  • the first electrode 33 is an electrode electrically connected to the semiconductor layer 32. Specifically, at least a part of the first electrode 33 is formed in contact with the semiconductor layer 32. The first electrode 33 is formed so as to cover a part of the upper surface of the semiconductor layer 32. The first electrode 33 is electrically connected to the output terminal 51. Specifically, the first electrode 33 is formed of a Ti / Al-based material, but may be a transparent electrode formed of ITO (Indium Tin Oxide).
  • ITO Indium Tin Oxide
  • the second electrode 34 is an electrode electrically connected to the semiconductor layer 32. At least a part of the second electrode 34 is formed in contact with the semiconductor layer 32 at a position away from the first electrode 33. The second electrode 34 is formed so as to cover a part of the upper surface of the semiconductor layer 32.
  • the second electrode 34 is formed in the lateral direction (X-axis direction) separated by, for example, about 5 ⁇ m to 15 ⁇ m (for example, about 10 ⁇ m).
  • the second electrode 34 is formed of a Ti / Al material, but may be a transparent electrode formed of ITO.
  • the maximum usable voltage (hereinafter referred to as a withstand voltage) of the light receiving element 30 is determined by the distance between the first electrode 33 and the second electrode 34.
  • the withstand voltage of the light receiving element 30 increases as the distance between the electrodes increases.
  • a region located between the first electrode 33 and the second electrode 34 in a plan view is a light receiving region 35.
  • the light receiving region 35 faces the light emitting element 20 and receives light from the light emitting element 20.
  • the semiconductor layer 32 is reduced in resistance by absorbing light from the light emitting element 20 through the light receiving region 35. More specifically, the resistance of the semiconductor layer 32 is lower when the light receiving region 35 is irradiated with light from the light emitting element 20 than when the light receiving region 35 is not irradiated with light from the light emitting element 20.
  • the semiconductor layer 32 conducts the first electrode 33 (output terminal 51) and the second electrode 34 (output terminal 52). At this time, since the first electrode 33 and the second electrode 34 are arranged in the horizontal direction, current flows in the horizontal direction. That is, the semiconductor relay 10 is a horizontal device.
  • the semiconductor layer 32 (semi-insulating InAlGaN layer) is doped with an acceptor-type first impurity that forms a deep acceptor level and a donor-type second impurity.
  • the acceptor-type first impurity is, for example, Fe (iron) or C (carbon)
  • the donor-type second impurity is, for example, Si (silicon) or O (oxygen).
  • an element such as C acceptor-type first impurity
  • Si which is a donor-type second impurity. That is, by using an element such as C as an impurity, the Si concentration corresponding to the C concentration is compensated.
  • the acceptor-type first impurity concentration Na for forming a deep acceptor level is made higher than the donor-type second impurity concentration Nd to make the carriers deep level. Need to trap. That is, the semiconductor layer 32 has an ionization energy Ea, an acceptor-type first impurity having a concentration Na, an ionization energy Ed smaller than the ionization energy Ea, and a concentration Nd smaller than the concentration Na. It is obtained by adding a certain donor type second impurity.
  • the nitride semiconductor is, for example, InAlGaN
  • the ionization energy Ea is, for example, 0.8 eV
  • the ionization energy Ed is, for example, 0.03 eV.
  • a trap level having an activation energy (for example, 2.3 eV) larger than the sum of ionization energy Ea and ionization energy Ed (for example, 0.83 eV) is formed by the first impurity and the second impurity. Due to this deep trap level, the specific resistance of the semiconductor layer 32 becomes, for example, 1 ⁇ 10 5 ⁇ cm or more when the light receiving region 35 does not receive light. When the light receiving region 35 receives light from the light emitting element 20, the specific resistance of the semiconductor layer 32 is lower than when the light receiving region 35 does not receive light. When the incident light intensity is sufficiently high, the specific resistance of the semiconductor layer 32 decreases to about 0.01 ⁇ cm or more and about 1 ⁇ cm or less. That is, the semiconductor layer 32 is switched from insulating to conductive by absorbing light from the light emitting element 20.
  • an activation energy for example, 2.3 eV
  • Ed for example, 0.83 eV
  • the nitride semiconductor forming the semiconductor layer 32 has, for example, a concentration obtained by subtracting the concentration Nd of the donor-type second impurity from the concentration Na of the acceptor-type first impurity (concentration Na ⁇ concentration Nd) of 0.5E16 cm. -3 1E19 cm -3 impurity so that the range need be doped. Further, the characteristics are further improved by doping the nitride semiconductor forming the semiconductor layer 32 with an impurity in a range of 1E16 cm ⁇ 3 or more and 1E18 cm ⁇ 3 or less.
  • the InAlGaN represents quaternary mixed crystal In x Al y Ga 1-xy N (x and y are arbitrary values satisfying 0 ⁇ x ⁇ 1 and 0 ⁇ y ⁇ 1).
  • the multi-element mixed crystal is abbreviated by the arrangement of the constituent element symbols. That is, the description of the subscript is omitted.
  • the operation of the semiconductor relay 10 will be described.
  • the voltage between the input terminal 41 and the input terminal 42 is 0 V, that is, when no voltage is applied between the input terminal 41 and the input terminal 42
  • the light emitting element 20 enters a state where it does not emit light (light-off state).
  • the semiconductor layer 32 has a very high resistance, and current hardly flows between the output terminal 51 and the output terminal 52.
  • the semiconductor layer 32 absorbs light through the light receiving region 35, and electron-hole pairs are generated in the semiconductor layer 32. That is, electron-hole pairs are excited in the semiconductor layer 32. Since the generated electron-hole pairs act as carriers, the resistance of the semiconductor layer 32 is reduced. Therefore, current increases between the output terminal 51 and the output terminal 52.
  • the semiconductor relay 10 has bidirectionality, and can pass a current in either direction from the output terminal 51 to the output terminal 52 and from the output terminal 52 to the output terminal 51.
  • the wavelength of light emitted from the light emitting element 20 must be equal to or less than the light absorption wavelength of the semiconductor layer 32 (light receiving region 35). This is because light absorption does not occur when the wavelength of light emitted from the light emitting element 20 is longer than the light absorption wavelength of the semiconductor layer 32.
  • the conductivity of the semiconductor layer 32 changes when irradiated with light having energy equal to or greater than the band gap of the semiconductor layer 32.
  • a direct MOSFET cannot be driven by light emitted from the light emitting element 20, and thus an element such as a photodiode array that converts light into voltage is required.
  • the semiconductor layer 32 can play a role of a photodiode array and a role of MOSFET in a general semiconductor relay. For this reason, since the number of parts is reduced in the semiconductor relay 10, the semiconductor relay 10 can be easily reduced in size and cost .
  • a step of applying a voltage to a light emitting diode to emit light a step of converting a light from the light emitting diode into a voltage by a photodiode array, and a voltage output from the photodiode array
  • the switching operation is realized by charging the gate with charge.
  • the switching operation in a general semiconductor relay requires the above three steps, so that high-speed operation becomes difficult.
  • high-speed switching operation on the order of ns to ⁇ s is difficult.
  • the semiconductor relay 10 does not require a step (relay operation via the photodiode array) in which the photodiode array converts light from the light emitting diode into a voltage, the switching operation can be speeded up.
  • the semiconductor material having a direct transition type wide band gap including InAlGaN, which forms the semiconductor layer 32 has a higher dielectric breakdown electric field strength than Si used in a general semiconductor relay. . Since the semiconductor layer 32 is formed of a semiconductor material having a direct transition type wide band gap, a high voltage operation of the semiconductor relay 10 can be realized.
  • FIG. 4 is a schematic cross-sectional view of the semiconductor relay according to the first modification of the first embodiment. In the following, description will be made focusing on differences from the semiconductor relay 10.
  • the first electrode 33 is not in contact with the semiconductor layer 32 on the light receiving region 35 side (second electrode 34 side).
  • a p-type semiconductor layer 36 x is formed between the first electrode 33 and the semiconductor layer 32 in the stacking direction (Z-axis direction). That is, the p-type semiconductor layer 36x is further partially formed on the semiconductor layer 32, and the first electrode 33 is formed across the semiconductor layer 32 and the p-type semiconductor layer 36x.
  • the p-type semiconductor layer 36x is formed of, for example, p-type InAlGaN.
  • the second electrode 34 is not in contact with the semiconductor layer 32 on the light receiving region 35 side (first electrode 33 side).
  • a p-type semiconductor layer 36y is formed between the second electrode 34 and the semiconductor layer 32 in the stacking direction. That is, the p-type semiconductor layer 36y is further partially formed on the semiconductor layer 32, and the second electrode 34 is formed across the semiconductor layer 32 and the p-type semiconductor layer 36y.
  • the p-type semiconductor layer 36y is formed of, for example, p-type InAlGaN.
  • the depletion layer extends from the p-type semiconductor layer 36x and the p-type semiconductor layer 36y.
  • the semiconductor layer 32 has a high resistance. In a certain state (off state), the electric field applied to the end portion of the first electrode 33 and the electric field applied to the end portion of the second electrode 34 can be reduced. For this reason, the breakdown voltage of the light receiving element 30a can be improved. Further, leakage current can be reduced by the depletion layer.
  • FIG. 5 is a schematic cross-sectional view of a semiconductor relay according to the second modification of the first embodiment. In the following, description will be made focusing on differences from the semiconductor relay 10a.
  • the light receiving region 35b has an uneven structure. That is, the uneven structure is provided on the surface of the semiconductor layer 32 facing the light emitting element 20. Thereby, the light receiving element 30b can efficiently take in the light emitted from the light emitting element 20 into the semiconductor layer 32. In other words, the concavo-convex structure can improve the light absorption efficiency of the light receiving element 30b.
  • the concavo-convex structure is schematically illustrated.
  • the specific shape and size of the concavo-convex structure may be determined empirically or experimentally, and is not particularly limited.
  • FIG. 6 is a schematic cross-sectional view of the semiconductor relay according to the second embodiment. In the following, description will be made focusing on differences from the semiconductor relay 10.
  • the semiconductor relay 10 c includes a light emitting element 20 and a light receiving element 30 c disposed to face the light emitting element 20. Further, the semiconductor relay 10 c includes four terminals, that is, an input terminal 41, an input terminal 42, an output terminal 51, and an output terminal 52. That is, the semiconductor relay 10c is a four-terminal element.
  • the semiconductor relay 10c is different from the semiconductor relay 10 in the arrangement of the first electrode 33z and the second electrode 34z in the light receiving element 30c.
  • the first electrode 33z is formed on the semiconductor layer 32 (semi-insulating InAlGaN layer) in contact with the semiconductor layer 32.
  • the first electrode 33 z is partially formed on the upper surface of the semiconductor layer 32.
  • the second electrode 34z is formed on the lower surface (back surface) of the substrate 31 in contact with the substrate 31.
  • the second electrode 34z is formed over the entire lower surface of the semiconductor layer 32.
  • the semiconductor layer 32 is sandwiched between the first electrode 33z and the second electrode 34z in the vertical direction.
  • the substrate 31 is formed of a conductive material.
  • the semiconductor relay 10c is a vertical device.
  • the withstand voltage between the first electrode 33z and the second electrode 34z depends on the thickness of the semiconductor layer 32.
  • the semiconductor relay configured as a horizontal device has a large chip area when a high breakdown voltage is required, but the semiconductor relay 10c configured as a vertical device improves the breakdown voltage without increasing the chip area. Can do.
  • the first electrode 33z and the second electrode 34z are made of, for example, a Ti / Al material, but may be transparent electrodes made of ITO. In the semiconductor relay 10c, since a part of the light receiving region 35c is blocked by the first electrode 33z, if the first electrode 33z is a transparent electrode, an effect of increasing the effective area of the light receiving region 35c is obtained. .
  • FIG. 7 is a schematic cross-sectional view of a semiconductor relay according to Modification 1 of Embodiment 2. In the following, description will be made focusing on differences from the semiconductor relay 10c.
  • the first electrode 33z is not in contact with the semiconductor layer 32 at the peripheral edge.
  • a p-type semiconductor layer 36z is formed between the peripheral portion of the first electrode 33z and the semiconductor layer 32 in the stacking direction (Z-axis direction). That is, the p-type semiconductor layer 36z is further partially formed on the semiconductor layer 32, and the first electrode 33z is formed across the semiconductor layer 32 and the p-type semiconductor layer 36z.
  • the p-type semiconductor layer 36z is formed of p-type, for example, InAlGaN.
  • the electric field applied to the peripheral portion (end portion) of the first electrode 33z can be relaxed, so that the breakdown voltage of the light receiving element 30d can be improved.
  • leakage current can be reduced.
  • FIG. 8 is a schematic cross-sectional view of a semiconductor relay according to the second modification of the second embodiment. In the following, description will be made focusing on differences from the semiconductor relay 10d.
  • the light receiving region 35e has an uneven structure. That is, an uneven structure is provided on the surface of the semiconductor layer 32. Thereby, the light receiving element 30e can efficiently take in the light emitted from the light emitting element 20 into the semiconductor layer 32. In other words, the concavo-convex structure can improve the light absorption efficiency of the light receiving element 30e.
  • the concavo-convex structure is schematically shown.
  • the specific shape and size of the concavo-convex structure may be determined empirically or experimentally, and is not particularly limited.
  • a semiconductor relay includes a light emitting element and a light receiving element disposed to face the light emitting element, and the light receiving element is formed on a substrate and on the substrate, and is semi-insulating.
  • a first transition electrode electrically connected to the semiconductor layer, at least part of which is formed in contact with the semiconductor layer, and the semiconductor layer
  • a second electrode electrically connected to the first electrode, the second electrode formed at least partially in contact with either the semiconductor layer or the substrate at a position away from the first electrode.
  • the semiconductor layer has a low resistance by absorbing light from the light emitting element.
  • the semiconductor layer can play a role of a photodiode array and a role of MOSFET in a general semiconductor relay, so that the semiconductor relay can be easily downsized.
  • the light emitting element and the semiconductor layer are formed of a nitride semiconductor.
  • Such a semiconductor relay can operate at a high voltage because a nitride semiconductor having a larger band gap than that of Si used for a general semiconductor relay is used for the semiconductor layer.
  • the light emitting element and the semiconductor layer are formed of InAlGaN, which is the nitride semiconductor.
  • Such a semiconductor relay can operate at a high voltage because InAlGaN having a band gap larger than that of Si used for a general semiconductor relay is used for the semiconductor layer.
  • the semiconductor layer includes an acceptor-type first impurity and a donor-type second impurity whose ionization energy is lower than that of the first impurity and whose concentration is lower than that of the first impurity.
  • a trap level having an activation energy larger than the sum of the ionization energy of the first impurity and the ionization energy of the second impurity is formed.
  • the semiconductor layer can have a low resistance when receiving light from the light emitting element.
  • the concentration obtained by subtracting the concentration of the second impurity from the concentration of the first impurity is 1E16 cm ⁇ 3 or more and 1E18 cm ⁇ 3 or less.
  • the semiconductor relay can perform an effective and efficient relay operation.
  • a p-type semiconductor layer is further partially formed on the semiconductor layer, and the first electrode is formed across the semiconductor layer and the p-type semiconductor layer.
  • the breakdown voltage of the light receiving element can be improved.
  • the semiconductor layer has a light receiving region that receives light from the light emitting element, and the light receiving region has an uneven structure.
  • the light receiving element can efficiently take light emitted from the light emitting element into the semiconductor layer.
  • the first electrode is formed on the semiconductor layer at least partially in contact with the semiconductor layer, and the second electrode is located at a position away from the first electrode on the semiconductor layer. , At least a portion is formed in contact with the semiconductor layer.
  • the semiconductor relay is formed as a horizontal device.
  • the first electrode is formed on the semiconductor layer at least partially in contact with the semiconductor layer
  • the second electrode is formed on the lower surface of the substrate and at least partially in contact with the substrate. It is formed.
  • the semiconductor relay is formed as a vertical device.
  • FIG. 9 is a schematic cross-sectional view of the semiconductor relay according to the third embodiment.
  • the semiconductor relay 110 As shown in FIG. 9, the semiconductor relay 110 according to the third embodiment is formed between the light emitting element 120, the light receiving element 130 stacked with the light emitting element 120, and the light emitting element 120 and the light receiving element 130. And an insulating layer 140.
  • the semiconductor relay 110 functions as a switch.
  • the light emitting element 120 includes a p-GaN layer 121, an n-GaN layer 122, a third electrode 123, and a fourth electrode 124.
  • the n-GaN layer 122 is an example of an n-type nitride semiconductor, and is formed on the insulating layer 140.
  • the n-GaN layer 122 is formed of, for example, n-type AlGaN.
  • the p-GaN layer 121 is an example of a p-type nitride semiconductor, and is partially formed on the n-GaN layer 122.
  • the p-GaN layer 121 is made of, for example, p-type AlGaN.
  • the light emitting element 120 is formed by joining the p-GaN layer 121 and the n-GaN layer 122.
  • the third electrode 123 is partially formed on the p-GaN layer 121.
  • the third electrode 123 is electrically connected to the p-GaN layer 121.
  • the third electrode 123 is an anode electrode.
  • the third electrode 123 is made of, for example, a Ti / Al-based material.
  • the fourth electrode 124 is partially formed on the n-GaN layer 122.
  • the fourth electrode 124 is formed in a region of the upper surface of the n-GaN layer 122 where the p-GaN layer 121 is removed.
  • the fourth electrode 124 is electrically connected to the n-GaN layer 122.
  • the fourth electrode 124 is a cathode electrode.
  • the fourth electrode 124 is made of, for example, a Ti / Al material.
  • the light emitting element 120 is formed of, for example, a nitride semiconductor (GaN).
  • the light emitting element 120 may be formed of a material other than a nitride semiconductor such as GaAs or ZnSe.
  • the light-emitting element 120 may be formed of a combination of other materials or may have another structure as long as the light-emitting phenomenon can be induced by the interaction of carriers between different types of semiconductors.
  • the light receiving element 130 includes a substrate 131, a semiconductor layer 132, a first electrode 133, and a second electrode 134.
  • the substrate 131 is a plate material on which the semiconductor layer 132 is formed.
  • the shape of the substrate 131 in plan view is, for example, a rectangle, but may be a circle or the like, and is not particularly limited.
  • the substrate 131 is, for example, a GaN substrate formed of GaN. That is, the substrate 131 is formed of, for example, a nitride semiconductor.
  • the substrate 131 may be a Si substrate, a SiC substrate, a GaAs substrate, a GaP substrate, a sapphire substrate, or the like.
  • the semiconductor layer 132 is a semi-insulating semiconductor layer formed on the substrate 131.
  • the semiconductor layer 132 is formed of, for example, a nitride semiconductor. More specifically, the semiconductor layer 132 is formed of, for example, GaN. More specifically, the semiconductor layer 132 is formed of InAlGaN, for example. Note that the semiconductor layer 132 may be formed of a material such as GaAs or ZnSe.
  • the semiconductor layer 132 may be formed of another direct transition type semiconductor other than InAlGaN, for example, AlN, AlGaN, or the like.
  • the semiconductor layer may have a configuration in which InAlGaN and another semiconductor are stacked. The detailed configuration of the semiconductor layer 132 is the same as that of the semiconductor layer 32.
  • the first electrode 133 and the second electrode 134 are two electrodes that are electrically connected to the semiconductor layer 132.
  • the first electrode 133 and the second electrode 134 are formed on the semiconductor layer 132 so as to be separated from each other.
  • the first electrode 133 and the second electrode 134 are formed of a Ti / Al-based material, but may be transparent electrodes formed of a material such as ITO (Indium Tin Oxide).
  • An insulating layer 140 is formed between the first electrode 133 and the second electrode 134 in a plan view on the upper surface of the semiconductor layer 132. That is, the insulating layer 140 is formed in a region where the first electrode 133 and the second electrode 134 are not formed on the semiconductor layer 132 (light receiving element 130).
  • the insulating layer 140 is a light-transmitting high-resistance insulating layer formed between the light-emitting element 120 and the light-receiving element 130 in the stacking direction.
  • the insulating layer 140 can transmit light from the light emitting element 120 and irradiate the light receiving element.
  • the insulating layer 140 is formed of, for example, a nitride semiconductor. More specifically, the insulating layer 140 is formed of, for example, GaN.
  • the insulating layer 140 may be a semiconductor having a band gap that does not absorb light emitted from the light emitting element 120, and may be a multi-element mixed crystal of a nitride semiconductor such as AlGaN, for example.
  • the insulating layer 140 is doped with carbon having a high impurity concentration of 1E17 cm ⁇ 3 or higher. Thereby, the insulation between the light emitting element 120 and the light receiving element 130 is maintained.
  • the insulating layer 140 may have a structure in which at least three or more p-type semiconductors and n-type semiconductors are alternately stacked. According to such a structure, the insulating property of the insulating layer 140 is improved.
  • an insulating layer 140 is formed between the light emitting element 120 and the light receiving element 130. Since the insulating layer 140 has a light-transmitting property, the light receiving element 130 includes the light emitting element 120. Can receive light from.
  • the wavelength of light emitted from the light emitting element 120 is shorter than the wavelength of light corresponding to the band gap of the semiconductor layer 132 included in the light receiving element 130. For this reason, when the light emitting element 120 is irradiated with light emitted from the light emitting element 120, a large number of carriers are excited in the semiconductor layer 132, and the semiconductor layer 132 changes from insulating to conductive. Then, the first electrode 133 and the second electrode 134 formed over the semiconductor layer 132 are in a conductive state. That is, the light receiving element 130 is turned on.
  • the light-emitting element 120 emits light. It will be in the state (light-off state) that does not. In this state, carriers are not excited in the semiconductor layer 132, so that the semiconductor layer 132 returns from conductivity to insulation. As a result, the light receiving element 130 enters an OFF state in which no current flows between the first electrode 133 and the second electrode 134.
  • FIG. 10 is a flowchart of a method for manufacturing the semiconductor relay 110.
  • 11A and 11B are schematic cross-sectional views for explaining a method for manufacturing the semiconductor relay 110.
  • the semiconductor layer 132 is formed on the substrate 131 (S11), the insulating layer 140 is formed on the semiconductor layer 132 (S12), and the n-GaN layer 122 is formed on the insulating layer 140. (S13) The p-GaN layer 121 is formed on the n-GaN layer 122 (S14). As a result, a laminated structure as shown in FIG. 11A is obtained.
  • the p-GaN layer 121, the n-GaN layer 122, and the insulating layer 140 are removed by etching or the like so that the semiconductor layer 132 is exposed at least two places. (S15). Then, the first electrode 133 and the second electrode 134 are formed on the exposed semiconductor layer 132 (S16). As a result, a laminated structure as shown in FIG. 11B is obtained.
  • the semiconductor relay 110 shown in FIG. 9 is obtained.
  • a general semiconductor relay includes at least three elements of a light emitting element, a photoelectric conversion element, and a switching element, and since the number of elements is large, it is difficult to reduce the size. Further, in general semiconductor relays, it is necessary to maintain insulation between the elements, so that it is necessary to arrange the elements apart from each other and to insert an insulator between the elements.
  • the semiconductor relay 110 functions of a photoelectric conversion element and a switching element of a general semiconductor relay are realized by one light receiving element 130. That is, the semiconductor relay 110 can be easily downsized because the number of parts is reduced.
  • the semiconductor relay 110 the light emitting element 120 and the light receiving element 130 are stacked. That is, the semiconductor relay 110 can be easily downsized because the light emitting element 120 and the light receiving element 130 are easily integrated on one chip.
  • a general semiconductor relay it is necessary to electrically connect the photoelectric conversion element and the switching element by wire bonding. Moreover, in a general semiconductor relay, in order to reliably irradiate the photoelectric conversion element with light from the light emitting element, it is required to define the position and crystal plane orientation with high accuracy.
  • the semiconductor relay 110 can be manufactured mainly by etching the laminated structure. That is, the semiconductor relay 110 can be manufactured mainly by controlling the etching depth. Further, in the manufacture of the semiconductor relay 110, the wire bonding process between elements can be simplified. That is, the semiconductor relay 110 can be manufactured by a simple process, and an improvement in productivity and a reduction in production cost can be realized.
  • a delay time occurs due to light being converted into a voltage by a photoelectric conversion element.
  • the delay time can be greatly improved.
  • the insulating layer 140 is formed between the light emitting element 120 and the light receiving element 130, the breakdown voltage of the semiconductor relay 110 is improved.
  • FIG. 12 is a schematic cross-sectional view showing the configuration of the semiconductor relay according to the first modification of the third embodiment.
  • the description is focused on differences from the semiconductor relay 110, and components having substantially the same functions as those of the semiconductor relay 110 are denoted by the same reference numerals even when their shapes are different. There is a case.
  • the semiconductor relay 110a includes a light emitting element 120a, a light receiving element 130a, and an insulating layer 140.
  • the light receiving element 130 a has a recess structure in which a recess is formed on the upper surface of the semiconductor layer 132.
  • the insulating layer 140 and the light emitting element 120a are formed in the recess and have a shape along the recess.
  • the insulating layer 140, the n-GaN layer 122, and the p-GaN layer 121 are formed in this order by regrowth so as to cover the concave portion.
  • the p-GaN layer 121, the n-GaN layer 122, and the insulating layer 140 are removed by etching or the like, so that the upper surface of the semiconductor layer 132 is exposed at least two places.
  • the two exposed portions are arranged so as to sandwich the concave portion in plan view, and the first electrode 133 and the second electrode 134 are formed in the two exposed portions.
  • a part of the n-GaN layer 122 is exposed by removing a part of the p-GaN layer 121 by etching or the like.
  • a third electrode 123 is formed on the p-GaN layer 121, and a fourth electrode 124 is formed on the exposed n-GaN layer 122.
  • the semiconductor relay 110a shown in FIG. 12 is obtained.
  • the operation of the semiconductor relay 110a is the same as that of the semiconductor relay 110.
  • the recess is formed in the semiconductor layer 132 included in the light receiving element 130a, so that the area of the light receiving region that receives light from the light emitting element 120a is increased, and thus the efficiency is improved.
  • the substantial distance between the first electrode 133 and the second electrode 134 is increased, the breakdown voltage of the semiconductor relay 110a is improved.
  • the size of the semiconductor relay can be reduced by adopting a structure like the semiconductor relay 110a.
  • FIG. 13 is a schematic cross-sectional view illustrating a configuration of a semiconductor relay according to the second modification of the third embodiment.
  • the description is focused on differences from the semiconductor relay 110, and components having substantially the same functions as those of the semiconductor relay 110 are denoted by the same reference numerals even when their shapes are different. There is a case.
  • the semiconductor relay 110b includes a light emitting element 120b, a light receiving element 130b, and an insulating layer 140.
  • the light emitting element 120b is formed below the semiconductor layer 132 (light receiving element 130b), and the insulating layer 140 is formed between the lower surface of the substrate 131 and the light emitting element 120b.
  • the substrate 131 has translucency and insulation.
  • the substrate 131 is, for example, a sapphire substrate, but may be a light-transmitting and insulating nitride semiconductor substrate such as AlN, or a semiconductor substrate formed of another wide band gap semiconductor. Good.
  • the light-emitting element 120b is formed over the entire lower surface of the insulating layer 140, the light-emitting element 120b is formed between the first electrode 133 and the second electrode 134 of the semiconductor layer 132 at least in plan view. It is good to irradiate light from the lower part formed in a field.
  • the semiconductor layer 132 is formed on the substrate 131
  • the insulating layer 140 is formed on the lower surface of the substrate 131
  • the n-GaN layer 122 is formed on the lower surface of the insulating layer 140
  • the n-GaN layer is formed.
  • a p-GaN layer 121 is formed on the lower surface of 122.
  • the first electrode 133 and the second electrode 134 are formed on the semiconductor layer 132. Further, a part of the p-GaN layer 121 is removed by etching or the like so that the n-GaN layer 122 is exposed. Then, the third electrode 123 is formed on the lower surface of the p-GaN layer 121, and the fourth electrode 124 is formed on the exposed lower surface of the n-GaN layer 122. As a result, the semiconductor relay 110b shown in FIG. 13 is obtained. The operation of the semiconductor relay 110b is the same as that of the semiconductor relay 110.
  • the surface on which the first electrode 133 and the second electrode 134 are formed is different from the surface on which the light emitting element 120b is formed, and thus the light emitting element 120b can be formed large. It becomes possible. That is, the restriction on the design is relaxed, and the degree of freedom and the degree of arrangement of the light emitting element 120b are improved.
  • the light emitting element 120b can irradiate light from the lower surface side to a portion of the semiconductor layer 132 immediately below the first electrode 133 and a portion directly below the second electrode 134.
  • the resistance reduction of the portion of the semiconductor layer 132 immediately below the first electrode 133 and the portion of the semiconductor layer 132 immediately below the second electrode 134 is promoted, so that the portion immediately below the first electrode 133 and the second electrode The effect of reducing the contact resistance of the portion immediately below the electrode 134 is obtained.
  • FIG. 14 is a schematic cross-sectional view showing a configuration of a semiconductor relay according to Modification 3 of Embodiment 3.
  • the description is focused on differences from the semiconductor relay 110b, and components having substantially the same functions as those of the semiconductor relay 110b are denoted by the same reference numerals even when the shapes are different. There is a case.
  • the semiconductor relay 110c includes a light emitting element 120c, a light receiving element 130c, and an insulating layer 140.
  • a recess 135c that is recessed downward is formed in the semiconductor layer 132 of the light receiving element 130c. That is, the light receiving element 130 c has a recess structure in which a recess is formed on the upper surface of the semiconductor layer 132.
  • Semiconductor relay 110c further includes a step of forming recess 135c in the method of manufacturing semiconductor relay 110b. The operation of the semiconductor relay 110c is the same as that of the semiconductor relay 110.
  • the recess 135c is formed in the semiconductor layer 132 included in the light receiving element 130c, so that a substantial distance between the first electrode 133 and the second electrode 134 is increased. Thereby, the breakdown voltage of the semiconductor relay 110c is improved as compared with the semiconductor relay 110b.
  • the size of the semiconductor relay can be reduced by adopting a structure like the semiconductor relay 110c.
  • FIG. 15 is a schematic cross-sectional view showing the configuration of the semiconductor relay according to the fourth embodiment.
  • the description is focused on differences from the semiconductor relay 110, and components having substantially the same functions as those of the semiconductor relay 110 are denoted by the same reference numerals even when their shapes are different. May be.
  • the semiconductor relay 110 d includes a light emitting element 120 d, a light receiving element 130 d, and an insulating layer 140.
  • the first electrode 133 which is one of the two electrodes included in the light receiving element 130d and the insulating layer 140 are formed on the semiconductor layer 132.
  • the second electrode 134 which is the other of the two electrodes included in the light receiving element 130d, is formed on the lower surface of the substrate 131.
  • the light emitting element 120d is formed on the insulating layer 140.
  • the first electrode 133 is formed in the end region of the upper surface of the semiconductor layer 132, and the light emitting element 120d is formed on the semiconductor layer 132 with the first electrode 133 and They are arranged side by side in the horizontal direction.
  • the light emitting element 120d emits light mainly downward.
  • the first electrode 133 and the second electrode 134 are arranged side by side in the thickness direction of the substrate 131. Therefore, current flows in the thickness direction of the substrate 131 in the light receiving element 130d.
  • the substrate 131 is formed of a conductive material.
  • the light-emitting element 120d may be formed over the semiconductor layer 132 so as to surround the periphery of the first electrode 133 in plan view.
  • the light emitting element 120d may be formed over the semiconductor layer 132 so as to sandwich the first electrode 133 in plan view.
  • the light emitting element 120d may be formed in two portions on the semiconductor layer 132 so as to sandwich the first electrode 133 formed in a stripe shape in plan view from the short side direction.
  • This increases the area of the semiconductor layer 132 that is irradiated with light from the light emitting element 120d, thereby improving efficiency.
  • the semiconductor layer 132 is formed on the substrate 131, the insulating layer 140 is formed on the semiconductor layer 132, the n-GaN layer 122 is formed on the insulating layer 140, and the n-GaN layer 122 is formed.
  • a p-GaN layer 121 is formed thereon.
  • the p-GaN layer 121, the n-GaN layer 122, and the insulating layer 140 are removed by etching or the like so that the semiconductor layer 132 is exposed at least at one place. Then, the first electrode 133 is formed over the exposed semiconductor layer 132.
  • a part of the p-GaN layer 121 is removed by etching or the like so that the n-GaN layer 122 is exposed. Subsequently, a third electrode 123 is formed on the p-GaN layer 121, and a fourth electrode 124 is formed on the exposed n-GaN layer 122.
  • the semiconductor relay 110d shown in FIG. 15 is obtained.
  • the operation of the semiconductor relay 110d is the same as that of the semiconductor relay 110.
  • the semiconductor relay 110d In the semiconductor relay 110d, a current flows in the thickness direction of the substrate 131 in the light receiving element 130d. For this reason, the semiconductor relay 110d can easily increase the breakdown voltage and increase the current. In a so-called vertical device such as the light receiving element 130 d, the breakdown voltage is determined by the thickness of the semiconductor layer 132. For this reason, the size of the semiconductor relay 110d can be reduced as compared with the semiconductor relay 110 having a lateral device structure having the same breakdown voltage.
  • FIG. 16 is a schematic cross-sectional view showing a configuration of a semiconductor relay according to a modification of the fourth embodiment.
  • the description is focused on differences from the semiconductor relay 110d, and components having substantially the same functions as those of the semiconductor relay 110d are denoted by the same reference numerals even when the shapes are different. There is a case.
  • the semiconductor relay 110e includes a light emitting element 120e, a light receiving element 130e, and an insulating layer 140.
  • a convex portion 136e protruding upward is formed on the semiconductor layer 132 provided in the light receiving element 130e.
  • the upper surface of the semiconductor layer 132 has a first surface 137e, a second surface 138e located above the first surface 137e, the first surface 137e, and the second surface. And an inclined surface 139e between the two surfaces 138e.
  • the three-dimensional shape of the convex portion 136e is, for example, a ridge shape whose longitudinal direction is the Y-axis direction, and each of the first surface 137e, the second surface 138e, and the inclined surface 139e is a flat surface, for example.
  • the third electrode 123 provided in the light receiving element 130e is formed on the second surface 138e.
  • the second electrode 134 provided in the light receiving element 130e is formed on the lower surface of the substrate 131.
  • the insulating layer 140 is formed across the first surface 137e, the inclined surface 139e, and the end of the second surface 138e on the inclined surface 139e side.
  • the insulating layer 140 is formed along the inclined surface 139e and has a shape along the inclined surface 139e.
  • the light emitting element 120e is formed on the insulating layer 140, is formed along the inclined surface 139e, and has a shape along the inclined surface 139e, like the insulating layer 140.
  • the light emitting element 120e is formed on the first surface 137e of the semiconductor layer 132 so as to sandwich the first electrode 133 in plan view.
  • the light emitting element 120e when the light emitting element 120e is formed along the inclined surface 139e, the light emitting element 120e normally irradiates light to a region (convex portion 136e) immediately below the first electrode 133 that is difficult to receive light. Can do.
  • the light-emitting element 120e only needs to be able to irradiate light to a region (convex portion 136e) immediately below the first electrode 133, and the arrangement of the light-emitting element 120e is not particularly limited.
  • the convex portion 136e is disposed at one end portion in the lateral direction (X-axis direction) on the substrate 131, and the light emitting element 120e can irradiate the convex portion 136e with light from the other end portion side of the substrate 131. It may be arranged.
  • the semiconductor layer 132 is formed on the substrate 131, and the formed semiconductor layer 132 is processed into a shape having the convex portion 136e.
  • An insulating layer 140 is formed on the processed semiconductor layer 132, an n-GaN layer 122 is formed on the insulating layer 140, and a p-GaN layer 121 is formed on the n-GaN layer 122.
  • the p-GaN layer 121, the n-GaN layer 122, and the insulating layer 140 are removed by etching or the like so that at least a part of the second surface 138e of the convex portion 136e is exposed. Subsequently, the first electrode 133 is formed on the exposed second surface 138e.
  • a part of the p-GaN layer 121 is removed by etching or the like so that the n-GaN layer 122 is exposed. Subsequently, a third electrode 123 is formed on the p-GaN layer 121, and a fourth electrode 124 is formed on the exposed n-GaN layer 122.
  • the semiconductor relay 110e shown in FIG. 16 is obtained.
  • the operation of the semiconductor relay 110e is the same as that of the semiconductor relay 110.
  • the light emitting element 120e can efficiently irradiate light to the region (projection 136e) immediately below the first electrode 133.
  • FIG. 17 is a schematic cross-sectional view showing the configuration of the semiconductor relay according to the fifth embodiment.
  • the description is focused on differences from the semiconductor relay 110, and components having substantially the same functions as those of the semiconductor relay 110 are denoted by the same reference numerals even when their shapes are different. May be.
  • the semiconductor relay 110f includes a light emitting element 120f, a light receiving element 130f, and an insulating layer 140.
  • the semiconductor layer 132 is partially formed on the substrate 131. That is, the upper surface of the substrate 131 includes a region where the semiconductor layer 132 is not formed.
  • the first electrode 133 is formed on the semiconductor layer 132, and the second electrode 134 is not formed with the semiconductor layer 132 on the upper surface of the substrate 131. Formed in the region.
  • the semiconductor layer 132 and the second electrode 134 are formed on the substrate 131, and the first electrode 133 is formed on the semiconductor layer 132. .
  • the positions of the first electrode 133 and the second electrode 134 in the thickness direction of the substrate 131 are different. For this reason, the current flows in the thickness direction of the substrate 131 in the light receiving element 130f.
  • the substrate 131 is formed of a conductive material.
  • the semiconductor layer 132 is formed on the substrate 131, the insulating layer 140 is formed on the semiconductor layer 132, the n-GaN layer 122 is formed on the insulating layer 140, and the n-GaN layer 122 is formed.
  • a p-GaN layer 121 is formed thereon.
  • the p-GaN layer 121 is partially removed by etching or the like, leaving a region for forming the third electrode 123.
  • the n-GaN layer 122 is exposed.
  • the exposed n-GaN layer 122 is partially removed by etching or the like leaving a region for forming the fourth electrode 124.
  • the insulating layer 140 is also removed. As a result, the semiconductor layer 132 is exposed.
  • the exposed semiconductor layer 132 is partially removed by etching or the like, leaving a region for forming the first electrode 133. Thereby, the substrate 131 is exposed.
  • the semiconductor relay 110f shown in FIG. 17 is obtained.
  • the operation of the semiconductor relay 110f is the same as that of the semiconductor relay 110.
  • the semiconductor relay 110f it is not necessary to form components on the lower surface of the substrate 131. In other words, all the components included in the semiconductor relay 110f are formed on the upper surface side of the substrate 131. Therefore, the semiconductor relay 110f has an advantage that the manufacturing process is easy.
  • the electrode formed on the semiconductor layer 132 may be, for example, a transparent electrode (translucent electrode). That is, at least one of the first electrode 133 and the second electrode 134 may be a transparent electrode.
  • a region below the electrode formed on the semiconductor layer 132 may be doped with a carrier having a higher concentration than other regions.
  • contact resistance contact resistance
  • a semiconductor relay includes a light emitting element and a light receiving element stacked on the light emitting element, and the light receiving element is a semiconductor and a semi-insulating semiconductor formed over the substrate.
  • a layer and two electrodes electrically connected to the semiconductor layer, and the semiconductor layer is switched from insulating to conductive by absorbing light from the light emitting element.
  • Such a semiconductor relay can be easily downsized because the functions of a photoelectric conversion element and a switching element of a general semiconductor relay are realized by a single light receiving element, and the number of parts is reduced. Further, in such a semiconductor relay, the light emitting element and the light receiving element are laminated, and the light emitting element and the light receiving element are easily integrated on one chip, so that the miniaturization is easy.
  • the semiconductor relay further includes a light-transmitting insulating layer formed between the light emitting element and the light receiving element.
  • the withstand voltage of the semiconductor relay can be increased.
  • the insulating layer is formed of a nitride semiconductor having a C concentration of 1E17 cm ⁇ 3 or more.
  • the withstand voltage of the semiconductor relay can be increased.
  • the insulating layer has a structure in which at least three p-type semiconductor layers and n-type semiconductor layers are alternately stacked.
  • the withstand voltage of the semiconductor relay can be increased.
  • the two electrodes are formed on the semiconductor layer, and the light emitting element is formed above the semiconductor layer.
  • Such a semiconductor relay can flow a current laterally in the light receiving element. That is, such a semiconductor relay is a lateral device.
  • the two electrodes are formed on the semiconductor layer, the light emitting element is formed below the semiconductor layer, and the insulating layer is formed between the lower surface of the substrate and the light emitting element. ing.
  • the substrate has translucency and insulation.
  • the semiconductor layer can receive light from the light emitting element through the substrate.
  • the two electrodes are formed on the semiconductor layer, and a recess is formed in a region of the semiconductor layer between the two electrodes in plan view.
  • a recess is formed in a region between the two electrodes in plan view of the semiconductor layer, and the light-emitting element is formed in the recess and has a shape along the recess.
  • one of the two electrodes and the insulating layer are formed on the semiconductor layer, the other of the two electrodes is formed on a lower surface of the substrate, and the light emitting element is , Formed on the insulating layer.
  • Such a semiconductor relay can cause a current to flow in the vertical direction (stacking direction) in the light receiving element. That is, such a semiconductor relay is a vertical device. Therefore, a high breakdown voltage and a large current can be realized for the light receiving element.
  • the upper surface of the semiconductor layer includes a first surface, a second surface located above the first surface, and an inclined surface between the first surface and the second surface.
  • the one electrode is formed on the second surface, and the light emitting element and the insulating layer are formed along the inclined surface.
  • one of the semiconductor layer and the two electrodes is formed on the substrate, and the other electrode of the two electrodes is formed on the semiconductor layer.
  • the current can flow in the vertical direction (stacking direction) in the light receiving element. That is, although the two electrodes are arranged in the same manner as in the horizontal device, it is possible to increase the breakdown voltage of the light receiving element as in the vertical device.
  • the semiconductor layer is formed of a nitride semiconductor.
  • a nitride semiconductor having a larger band gap than that of Si used for a general semiconductor relay is used for the semiconductor layer, so that the light receiving element has a high breakdown voltage.
  • the semiconductor layer is made of AlGaN which is the nitride semiconductor.
  • AlGaN having a larger band gap than Si used for a general semiconductor relay is used for the semiconductor layer, so that the light receiving element has a high breakdown voltage.
  • the semiconductor layer includes an acceptor-type first impurity and a donor-type second impurity whose ionization energy is lower than that of the first impurity and whose concentration is lower than that of the first impurity.
  • a trap level having an activation energy larger than the sum of the ionization energy of the first impurity and the ionization energy of the second impurity is formed.
  • the semiconductor layer when the trap level is formed in the semiconductor layer, the semiconductor layer can be switched to conductivity when receiving light from the light emitting element.
  • the concentration obtained by subtracting the concentration of the second impurity from the concentration of the first impurity is 1E16 cm ⁇ 3 or more and 1E18 cm ⁇ 3 or less.
  • the semiconductor relay can perform an effective and efficient relay operation.
  • At least one of the two electrodes is formed on the semiconductor layer, and in the semiconductor layer, a region below the at least one electrode is doped with a carrier having a higher concentration than other regions. ing.
  • the portion of the semiconductor layer that comes into contact with the electrode is likely to have a low resistance. That is, the contact resistance between the semiconductor layer and the electrode can be reduced.
  • At least one of the two electrodes is a transparent electrode.
  • the light emitting element is formed by a junction of a p-type nitride semiconductor and an n-type nitride semiconductor, and the semiconductor relay is further electrically connected to the p-type nitride semiconductor. And a second electrode electrically connected to the n-type nitride semiconductor.
  • the light receiving element (substrate) is formed of the same type of nitride semiconductor as the light emitting element, the light receiving element and the light emitting element can be formed by continuous crystal growth. For this reason, simplification of the process, improvement in light irradiation efficiency, improvement in operation delay time, and the like are realized.
  • the substrate is made of a nitride semiconductor.
  • the semiconductor layer and the light emitting element are formed of a nitride semiconductor, the crystallinity of the light receiving element and the light emitting element can be improved. For this reason, the light emitting function and the light receiving function can be improved in the semiconductor relay.
  • FIG. 18 is a schematic cross-sectional view showing the configuration of the semiconductor relay according to the seventh embodiment.
  • a semiconductor relay 210 is formed between a light emitting element 220 made of a nitride semiconductor, a light receiving element 230 made of a nitride semiconductor, and the light receiving element and the light emitting element.
  • the insulating layer 240 is used.
  • the light emitting element 220 is a light emitting diode in which an n-AlGaN layer 221, an active layer 222, a p-AlGaN layer 223, and a p-GaN layer 224 are sequentially formed. Note that each of the n-AlGaN layer, the p-AlGaN layer, and the p-GaN layer is an n-type AlGaN layer, a p-type AlGaN layer, and a p-type GaN layer.
  • a third electrode 225 is formed on the n-AlGaN layer 221, and a fourth electrode 226 is formed on the p-GaN layer 224.
  • the n-AlGaN layer 221 is an example of an n-type nitride semiconductor and is formed on the insulating layer 240. Si is doped as an n-type impurity.
  • the active layer 222 is a nitride semiconductor and is, for example, In x Ga 1-x N (preferably 0.01 ⁇ x ⁇ 0.20).
  • the active layer 222 is formed on the n-AlGaN layer 221.
  • the active layer 222 is not limited to a single quantum well structure.
  • an InGaN / GaN multiple quantum well structure composed of an InGaN quantum well layer and a GaN barrier layer, or an InGaN / AlGaN multiple layer composed of an InGaN quantum well layer and an AlGaN barrier layer.
  • a quantum well structure may be used.
  • the p-AlGaN layer 223 is an example of a p-type nitride semiconductor, and is formed on the active layer 222.
  • Mg is doped as a p-type impurity.
  • the p-GaN layer 224 is an example of a p-type nitride semiconductor, and is formed on the p-AlGaN layer 223. Mg is doped as a p-type impurity.
  • the third electrode 225 is a cathode electrode. It is partially formed on the n-AlGaN layer 221. The third electrode 225 is formed in a region where the active layer 222, the p-AlGaN layer 223, and the p-GaN layer 224 are removed from the upper surface of the n-AlGaN layer 221.
  • the third electrode 225 is made of, for example, a Ti / Al-based material.
  • the fourth electrode 226 is an anode electrode. Partially formed on the p-GaN layer 224.
  • the fourth electrode 226 is formed of, for example, a Ti / Al-based material.
  • the light emitting element 220 emits light by applying a voltage to the third electrode 225 and the fourth electrode 226.
  • the light emitting element 220 is formed of, for example, a nitride semiconductor.
  • the light emitting element 220 may be formed using a material other than a nitride semiconductor such as GaAs or ZnSe.
  • the light-emitting element 220 may be formed of a combination of other materials or may have another structure as long as the light-emitting phenomenon can be induced by the interaction of carriers between different types of semiconductors.
  • the activity of the light emitting element is higher than that of a light emitting element having a large band gap energy, for example, a light emitting element formed by bonding a p-GaN layer and an n-GaN layer.
  • the band gap energy of the layer is small. In other words, since the voltage for driving the light emitting element can be reduced, power consumption can be reduced.
  • the light receiving element 230 includes a substrate 231, a semiconductor layer 232, a first electrode 233, and a second electrode 234.
  • the substrate 231 is a plate material on which the semiconductor layer 232 is formed.
  • the planar view shape of the substrate 231 is, for example, a rectangle, but may be a circle or the like, and is not particularly limited.
  • the substrate 231 is, for example, a GaN substrate formed of GaN. That is, the substrate 231 is formed of, for example, a nitride semiconductor.
  • the substrate 231 may be a Si substrate, a SiC substrate, a GaAs substrate, a GaP substrate, a GaO substrate, a sapphire substrate, or the like.
  • the semiconductor layer 232 is a semi-insulating semiconductor layer formed on the substrate 231.
  • the detailed configuration of the semiconductor layer 232 is the same as that of the semiconductor layer 32, the semiconductor layer 132, and the like.
  • the semiconductor layer 232 is formed of, for example, In y Ga 1-y N (preferably 0.20 ⁇ y ⁇ 0.40). Note that the semiconductor layer 232 is not limited to a single layer, and may be a stacked structure of InGaN / GaN, InGaN / AlGaN, or the like.
  • the semiconductor layer 232 needs to absorb light emitted from the active layer 222 of the light emitting element 220.
  • InGaN is used for both the semiconductor layer 232 and the active layer 222 of the light-emitting element 220
  • a relationship of y> x in In y Ga 1-y N in the semiconductor layer 232 and In x Ga 1-x N in the active layer What is necessary is just to adjust a composition so that it may satisfy
  • the band gap energy of the semiconductor layer 232 becomes smaller than the band gap energy of the active layer 222 of the light emitting element 220. That is, the semiconductor layer 232 can absorb light emitted from the active layer 222 of the light emitting element 220 and can have a low resistance as described later.
  • the first electrode 233 and the second electrode 234 are two electrodes that are electrically connected to the semiconductor layer 232.
  • the first electrode 233 and the second electrode 234 are formed over the semiconductor layer 232 so as to be separated from each other.
  • the first electrode 233 and the second electrode 234 are formed of, for example, a Ti / Al material, but are transparent electrodes formed of a material such as ITO (Indium Tin Oxide). Also good.
  • An insulating layer 240 is formed between the first electrode 233 and the second electrode 234 in a plan view on the upper surface of the semiconductor layer 232. That is, the insulating layer 240 is formed in a region over the semiconductor layer 232 where the first electrode 233 and the second electrode 234 are not formed.
  • the insulating layer 240 is a light-transmitting high-resistance insulating layer formed between the light-emitting element 220 and the light-receiving element 230 in the stacking direction.
  • the insulating layer 240 can transmit light from the light emitting element 220 and irradiate the light receiving element.
  • the insulating layer 240 is formed of, for example, a nitride semiconductor. More specifically, the insulating layer 240 is formed of, for example, GaN.
  • the insulating layer 240 may be a semiconductor having a band gap that does not absorb light emitted from the light emitting element 220, and may be a multi-element mixed crystal of a nitride semiconductor such as AlGaN, for example.
  • the insulating layer 240 may be doped with C (carbon) having an impurity concentration of 1E17 cm ⁇ 3 or more. Thereby, the insulation between the light emitting element 220 and the light receiving element 230 is maintained.
  • the operation of the semiconductor relay 210 described above is the same as that of the semiconductor relay 10 and the semiconductor relay 110.
  • the manufacturing method of the semiconductor relay 210 is the same as that of the semiconductor relay 110.
  • the band gap energy of the active layer 222 of the light emitting element 220 needs to be larger than that of GaN. In other words, it is necessary to increase the voltage for driving the light emitting element 220, and the power consumption increases.
  • the band gap energy of the active layer 222 of the light emitting element 220 can be reduced by using, for example, InGaN, which has a band gap energy smaller than that of GaN for the semiconductor layer 232 of the light receiving element 230.
  • InGaN which has a band gap energy smaller than that of GaN for the semiconductor layer 232 of the light receiving element 230.
  • FIG. 19 is a schematic cross-sectional view showing the configuration of the semiconductor relay according to the eighth embodiment.
  • the description will be focused on differences from the semiconductor relay 210, and components having substantially the same functions as those of the semiconductor relay 210 will be denoted by the same reference numerals even when their shapes are different. May be.
  • the configuration of the semiconductor relay according to the eighth embodiment will be described.
  • FIG. 19 is a schematic cross-sectional view of a semiconductor relay according to the eighth embodiment.
  • the semiconductor relay 310 according to the eighth embodiment is formed between a light emitting element 320 made of a nitride semiconductor, a light receiving element 330 made of a nitride semiconductor, and between the light receiving element 330 and the light emitting element 320.
  • the insulating layer 340 is formed. That is, as shown in FIG. 19, the semiconductor relay 310 according to the eighth embodiment includes a light emitting element 320, a light receiving element 330, and an insulating layer 340.
  • the light emitting element 320 includes an n-AlGaN layer 321, an active layer 322, a p-AlGaN layer 323, a p-GaN layer 324, a third electrode 325, and a fourth electrode 326.
  • the light receiving element 330 includes a substrate 331, a semiconductor layer 332, a first electrode 333, and a second electrode 334.
  • the first electrode 333 which is one of the two electrodes included in the light receiving element 330, and the insulating layer 340 are formed on the semiconductor layer 332.
  • the second electrode 334 that is the other of the two electrodes included in the light receiving element 330 is formed on the lower surface of the substrate 331.
  • the light emitting element 320 is formed on the insulating layer 340.
  • the first electrode 333 is formed in the end region of the upper surface of the semiconductor layer 332, and the light-emitting element 320 includes the first electrode 333 and the semiconductor layer 332. They are arranged side by side in the horizontal direction.
  • the light emitting element 320 emits light mainly downward.
  • the first electrode 333 and the second electrode 334 are arranged side by side in the thickness direction of the substrate 331. For this reason, in the light receiving element 330, a current flows in the thickness direction of the substrate 331. Note that in the semiconductor relay 310, the substrate 331 is formed of a conductive material.
  • the light-emitting element 320 may be formed over the semiconductor layer 332 so as to surround the periphery of the first electrode 333 in plan view.
  • the light-emitting element 320 may be formed over the semiconductor layer 332 so as to sandwich the first electrode 333 in plan view.
  • the light-emitting element 320 may be formed in two portions on the semiconductor layer 332 so as to sandwich the first electrode 333 formed in a stripe shape in plan view from the short side direction.
  • the operation of the semiconductor relay 310 is the same as that of the semiconductor relay 310.
  • the semiconductor relay 310 In the semiconductor relay 310, a current flows in the thickness direction of the substrate 331 in the light receiving element 330. Therefore, the semiconductor relay 310 can easily increase the breakdown voltage and increase the current. In a so-called vertical device such as the light receiving element 330, the breakdown voltage is determined by the thickness of the semiconductor layer 332. For this reason, the semiconductor relay 310 can be reduced in size as compared with the semiconductor relay 210 having a lateral device structure having the same breakdown voltage.
  • a semiconductor relay includes a light-emitting element having an active layer and a light-receiving element stacked on the light-emitting element, and the light-receiving element is a substrate and a semi-insulating formed on the substrate
  • the semiconductor layer has a conductivity and two electrodes electrically connected to the semiconductor layer, and the semiconductor layer is switched from insulating to conductive by absorbing light from the light emitting element.
  • Such a semiconductor relay can be easily downsized because the functions of a photoelectric conversion element and a switching element of a general semiconductor relay are realized by a single light receiving element, and the number of parts is reduced. Further, in such a semiconductor relay, the light emitting element and the light receiving element are laminated, and the light emitting element and the light receiving element are easily integrated on one chip, so that the miniaturization is easy.
  • the band gap energy of the active layer is larger than the band gap energy of the semiconductor layer.
  • the active layer is InGaN.
  • the semiconductor layer is InGaN.
  • the semiconductor layer includes an acceptor-type first impurity and a donor-type second impurity whose ionization energy is lower than that of the first impurity and whose concentration is lower than that of the first impurity.
  • a trap level having an activation energy larger than the sum of the ionization energy of the first impurity and the ionization energy of the second impurity is formed.
  • the concentration obtained by subtracting the concentration of the second impurity from the concentration of the first impurity is 1E16 cm ⁇ 3 or more and 1E18 cm ⁇ 3 or less.
  • the semiconductor relay further includes a light-transmitting insulating layer formed between the light emitting element and the light receiving element.
  • one of the two electrodes and the insulating layer are formed on the semiconductor layer, the other of the two electrodes is formed on a lower surface of the substrate, and the light emitting element is , Formed on the insulating layer.
  • the insulating layer is a nitride semiconductor containing at least Al.
  • FIG. 20 is a schematic cross-sectional view of a semiconductor relay according to the ninth embodiment.
  • FIG. 21 is a top view of the light receiving element provided in the semiconductor relay according to the ninth embodiment.
  • the first electrode 33 covering the plurality of p-type semiconductor portions 37 is shown by broken lines. Yes.
  • the semiconductor relay 410 includes a light emitting element 20 and a light receiving element 430 disposed to face the light emitting element 20.
  • the semiconductor relay 410 includes four terminals: an input terminal 41, an input terminal 42, an output terminal 51, and an output terminal 52. That is, the semiconductor relay 410 is a four-terminal element.
  • the semiconductor relay 410 operates as a switch.
  • the light receiving element 430 includes a substrate 31, a semiconductor layer 32, a first electrode 33, a second electrode 34, and a first p-type semiconductor layer 36.
  • the semiconductor relay 410 is different in the configuration of the semiconductor relay 10 and the light receiving element 430.
  • the light receiving element 430 has a configuration in which a first p-type semiconductor layer 36 is added to the light receiving element 30.
  • the configuration of the first p-type semiconductor layer 36 will be described in detail.
  • the first p-type semiconductor layer 36 is a p-type semiconductor layer formed on the semiconductor layer 32.
  • the first p-type semiconductor layer 36 is formed of, for example, a p-type nitride semiconductor.
  • the first p-type semiconductor layer 36 is made of, for example, P-type InAlGaN.
  • the first p-type semiconductor layer 36 for example, p-type InAlGaN doped with an impurity such as Mg and having a carrier concentration of 1E18 cm ⁇ 3 or more and 1E20 cm ⁇ 3 or less is used. That is, the first p-type semiconductor layer 36 includes the same impurity as the p-type semiconductor used in the light-emitting element 20 and has the same carrier concentration as that of the p-type semiconductor used in the light-emitting element 20. These semiconductors are used.
  • the thickness of the first p-type semiconductor layer 36 is, for example, 400 nm.
  • the first p-type semiconductor layer 36 is formed by being divided into a plurality of p-type semiconductor portions 37.
  • the first p-type semiconductor layer 36 is patterned into a predetermined shape.
  • the first p-type semiconductor layer 36 is formed by being divided into a plurality of p-type semiconductor portions 37.
  • each of the plurality of p-type semiconductor portions 37 is, for example, a rectangle in plan view, and the plurality of p-type semiconductor portions 37 are arranged in a matrix.
  • Such a discrete first p-type semiconductor layer 36 is formed as follows. First, a continuous p-type InAlGaN layer is formed on the semiconductor layer 32. Next, the formed p-type InAlGaN layer is partially removed by dry etching or the like, so that p-type InAlGaN layers remain discretely. The remaining p-type InAlGaN layer is a plurality of p-type semiconductor portions 37 and constitutes the first p-type semiconductor layer 36.
  • the first electrode 33 is formed in contact with the semiconductor layer 32 and the first p-type semiconductor layer 36. Specifically, the first electrode 33 is formed on the semiconductor layer 32 so as to cover all of the plurality of p-type semiconductor portions 37. On the other hand, unlike the first electrode 33, no p-type semiconductor layer is formed between the second electrode 34 and the semiconductor layer 32.
  • the second electrode 34 is formed in the lateral direction (X-axis direction) separated by, for example, about 5 ⁇ m to 15 ⁇ m (for example, about 10 ⁇ m). Specifically, the second electrode 34 is formed of a Ti / Al material, but may be a transparent electrode formed of ITO.
  • a plurality of p-type semiconductor portions 37 (first p-type semiconductor layers 36) positioned below the first electrode 33 are discretely arranged, and the first electrode A portion 33 is in direct contact with the semiconductor layer 32.
  • the junction between the first electrode 33 and the semiconductor layer 32 is a Schottky junction or an ohmic junction. For this reason, the on-voltage of the pn junction when the light emitting element 20 emits light can be reduced, and the power consumption is also reduced.
  • the first electrode 33 and the semiconductor layer 32 are directly connected to each other while the light receiving element 430 is in the off state.
  • the contact region is covered with an extended pn junction depletion layer. That is, the depletion layer of the pn junction can cover the entire lower surface of the first electrode 33, thereby suppressing leakage current when the light emitting element 20 is turned off.
  • the first p-type semiconductor layer 36 is formed by arranging a plurality of p-type semiconductor portions 37 in a matrix.
  • the shape of the first p-type semiconductor layer 36 is not particularly limited.
  • FIG. 22 is a schematic cross-sectional view of the semiconductor relay according to the tenth embodiment.
  • FIG. 23 is a top view of the light receiving element provided in the semiconductor relay according to the tenth embodiment.
  • the first electrode 33 that partially covers the first p-type semiconductor layer 36a is shown by a broken line. Further, in the following tenth embodiment, the description of the matters already described in the ninth embodiment is omitted as appropriate.
  • the semiconductor relay 410a includes a light receiving element 430a.
  • the light receiving element 430a is different from the light receiving element 430 in the planar view shape of the first p-type semiconductor layer 36a.
  • the first p-type semiconductor layer 36 a includes a plurality of p-type semiconductor portions 37 arranged in a matrix, and a p-type semiconductor portion surrounding the plurality of p-type semiconductor portions 37.
  • a guard ring 37a is shown in plan view.
  • Each of the plurality of p-type semiconductor portions 37 is, for example, a square of 1 ⁇ m ⁇ 1 ⁇ m, and the interval between one p-type semiconductor portion 37 and another p-type semiconductor portion 37 is about 1 ⁇ m or more and 2 ⁇ m or less.
  • the size of the p-type semiconductor portion 37 is not limited to such a size.
  • the interval between one p-type semiconductor portion 37 and another p-type semiconductor portion 37 is preferably 5 ⁇ m or more. That is, the interval between one p-type semiconductor part 37 and another p-type semiconductor part 37 is preferably equal to or longer than the length of one side of the p-type semiconductor part 37.
  • the number of the plurality of p-type semiconductor portions 37 is changed according to the size of one p-type semiconductor portion 37 and the size of the first electrode 33. That is, the number of the plurality of p-type semiconductor portions 37 is not particularly limited.
  • the plan view shape of the guard ring 37a is, for example, a rectangular ring.
  • the shape of the guard ring 37 a in plan view is desirably matched to the shape of the first electrode 33.
  • the shape of the guard ring 37a is preferably circular (annular), but is not limited thereto.
  • the width of the guard ring 37a is, for example, about 3 ⁇ m.
  • the distance between the guard ring and the p-type semiconductor part 37 is matched with the distance between one p-type semiconductor part 37 and another p-type semiconductor part 37, for example.
  • the plurality of p-type semiconductor portions 37 are covered with the first electrode 33, but a part of the guard ring 37 a is exposed from the first electrode 33.
  • a plurality of p-type semiconductor portions constituting the first p-type semiconductor layer 36 are partially exposed from the p-type semiconductor portion 37 covered with the first electrode 33 and the end portion of the first electrode 33.
  • a guard ring 37a which is a p-type semiconductor portion.
  • the end portion of the first electrode 33 is located not on the semiconductor layer 32 but on the guard ring 37a.
  • the width of the portion where the first electrode 33 and the guard ring 37a overlap is, for example, about 2 ⁇ m.
  • the guard ring 37a prevents the end portion of the first electrode 33 from coming into direct contact with the semiconductor layer 32.
  • the electric field can be relaxed by forming a pn junction below the end portion of the first electrode 33 where electric field concentration is particularly likely to occur, and leakage current at the end portion is suppressed. be able to.
  • each of the plurality of p-type semiconductor portions 37b has a hexagonal shape in plan view, and the plurality of p-type semiconductor portions 37b. May be arranged in a honeycomb shape at intervals.
  • the planar view shape of the p-type semiconductor portion 37b is, for example, a regular hexagon having a side of 1 ⁇ m.
  • the interval between one p-type semiconductor portion 37b and another p-type semiconductor portion 37b is, for example, about 1 ⁇ m to 2 ⁇ m.
  • the size of the p-type semiconductor portion 37b and the interval between one p-type semiconductor portion 37b and another p-type semiconductor portion 37b are not limited to the above.
  • each of the plurality of p-type semiconductor portions 37c has a line shape extending in the Y-axis direction in a plan view.
  • the p-type semiconductor unit 37c may be arranged side by side in the X-axis direction.
  • the width of the p-type semiconductor portion 37c in the X-axis direction is, for example, 1 ⁇ m, and the distance between one p-type semiconductor portion 37c and another p-type semiconductor portion 37c is about 1 ⁇ m or more and 2 ⁇ m or less.
  • the plurality of p-type semiconductor portions 37c are not arranged in the Y-axis direction.
  • the end of the p-type semiconductor part 37c in the Y direction may be directly connected to the guard ring 37a.
  • the shape of the first p-type semiconductor layer 36c in plan view is a shape like a ladder.
  • each of the plurality of p-type semiconductor portions 37c has a line shape extending in the X-axis direction, and the plurality of p-type semiconductor portions 37c may be arranged side by side in the Y-axis direction.
  • each of the plurality of p-type semiconductor portions 37d has a rectangular ring shape similar to that of the guard ring 37a in plan view.
  • a p-type semiconductor portion 37d smaller than the one p-type semiconductor portion 37d is arranged inside the p-type semiconductor portion 37d. That is, the plurality of p-type semiconductor portions 37d are arranged concentrically.
  • the width of one p-type semiconductor portion 37d is about 1 ⁇ m, and the distance between one p-type semiconductor portion 37d and another p-type semiconductor portion 37d is about 1 ⁇ m or more and 2 ⁇ m or less.
  • the innermost p-type semiconductor portion 37d is a square having a side of about 1 ⁇ m to 2 ⁇ m, or a short side having a rectangle of 1 ⁇ m to 2 ⁇ m.
  • the innermost p-type semiconductor portion 37d may have a rectangular ring shape.
  • the size of the portion surrounded by the innermost p-type semiconductor portion 37d is one p-type semiconductor portion.
  • the distance between 37d and the other p-type semiconductor portion 37d is 1 ⁇ m, it is 4 ⁇ m square or less.
  • the size of the portion surrounded by the innermost p-type semiconductor portion 37d is 5 ⁇ m square or less when the distance between one p-type semiconductor portion 37d and another p-type semiconductor portion 37d is 2 ⁇ m.
  • each of the plurality of p-type semiconductor portions 37e is square (or rectangular), and the plurality of p-type semiconductor portions 37e are in a matrix shape. Is arranged. However, the sizes of the plurality of p-type semiconductor portions 37e are not uniform, and the p-type semiconductor portion 37e that is farther from the second electrode 34 (the p-type semiconductor portion 37e located on the X-axis side) is more planar. The visual shape increases. That is, the p-type semiconductor portion 37e that is farther from the second electrode 34 has a larger volume (size).
  • the plan view shape of the p-type semiconductor portion 37e is, in order from the one closest to the second electrode 34, a 1 ⁇ m ⁇ 1 ⁇ m square, a 1.5 ⁇ m ⁇ 1.5 ⁇ m square, a 2 ⁇ m ⁇ 2 ⁇ m square, and so on.
  • the first electrode 33 and the first electrode 33 covered by the first electrode 33 The density of the first p-type semiconductor layer 36e (ratio of the first p-type semiconductor layer 36e per unit volume of the first electrode portion) in the first electrode portion constituted by the 1p-type semiconductor layer 36e (p-type semiconductor portion 37e) is The portion closer to the second electrode 34 becomes lower.
  • the first The electric field tends to concentrate on the portion of the first electrode 33 close to the second electrode 34 to which a high voltage is applied. Since the depletion layer easily extends in the portion where the electric field is concentrated, the first depletion layer generated by the pn junction causes the first depletion layer even if the distance between one p-type semiconductor portion 37e and another p-type semiconductor portion 37e is large in the X-axis direction. It is possible to cover a portion of the electrode 33 in contact with the semiconductor layer 32. Therefore, leakage current is suppressed.
  • FIG. 28 is a top view of a light receiving element having a floating guard ring.
  • the floating guard ring 38 included in the light receiving element 430f surrounds the first electrode 33 and the second electrode 34 in a state of being separated from the first electrode 33 and the second electrode 34. , Formed on the semiconductor layer 32.
  • the floating guard ring 38 is made of a p-type semiconductor, like the first p-type semiconductor layer 36 and the like.
  • the floating guard ring 38 is not in contact with the guard ring 37a. That is, the floating guard ring 38 is not electrically connected to the first electrode 33, the second electrode 34, and the guard ring 37a (first p-type semiconductor layer 36).
  • the width of the floating guard ring 38 is, for example, 1 ⁇ m, and the distance between the floating guard ring 38 and the guard ring 37a is about 1 ⁇ m or more and 2 ⁇ m or less.
  • the distance between the floating guard ring 38 and the second electrode 34 is about 3 ⁇ m or more and 4 ⁇ m or less.
  • the light receiving element 430f has only one floating guard ring 38, but the light receiving element 430f has a plurality of floating guard rings 38, and the plurality of floating guard rings 38 are arranged concentrically. Also good.
  • the width of each of the plurality of floating guard rings 38 is, for example, 1 ⁇ m
  • the interval between the plurality of floating guard rings 38 is, for example, about 1 ⁇ m to 2 ⁇ m.
  • the floating guard ring 38 may have a shape surrounding only one of the first electrode 33 and the second electrode 34.
  • the concentration of electrolysis when a high voltage is applied can be mitigated, and as a result, leakage current can be suppressed.
  • FIG. 29 is a schematic cross-sectional view of a light receiving element having another structure for suppressing leakage current.
  • the semiconductor layer 32g included in the light receiving element 430g shown in FIG. 29 has a mesa structure 39 so as to surround the first electrode 33 and the second electrode 34 in a plan view.
  • the semiconductor layer 32g has a mesa structure 39 in which a region separated by about 5 ⁇ m or more outward from the floating guard ring 38 is lower than a region where the floating guard ring 38 is formed.
  • Such a mesa structure 39 is formed by digging a region away from the floating guard ring 38 by about 5 ⁇ m or more by dry etching or the like.
  • the mesa structure 39 may be formed in a region separated from the side of the guard ring 37a where the electrodes are not opposed to each other by about 5 ⁇ m or more.
  • the mesa structure 39 from which the surface portion of the semiconductor layer 32g has been removed it is possible to remove the leakage current path that flows through the surface portion outside the device.
  • the leakage current is suppressed by removing the surface of the outer portion of the semiconductor layer 32g.
  • the light receiving element 430g includes an insulating layer 431 (insulating film) formed above the first electrode 33 and the second electrode 34, and a first wiring layer 433 and a second wiring layer 433 formed on the insulating layer 431. Wiring layer 434.
  • the light receiving element 430g penetrates the insulating layer 431 and penetrates the insulating layer 431 and the first via hole 33a that electrically connects the first electrode 33 and the first wiring layer 433, and the second electrode. 34 and a second via hole 34 a that electrically connects the second wiring layer 434.
  • the insulating layer 431 is formed of a material such as SiO 2 or SiN, for example.
  • the first wiring layer 433 and the second wiring layer 434 are formed of a metal material.
  • the first wiring layer 433 and the second wiring layer 434 are formed to be thick with a material such as Au having high conductivity, for example.
  • the first wiring layer 433 is formed so as to cover the first electrode 33
  • the second wiring layer 434 is formed so as to cover the second electrode 34. That is, in plan view, the region where the first electrode 33 is formed is included in the region where the first wiring layer 433 is formed, and the region where the second electrode 34 is formed is the second wiring layer. 434 is included in the formed region.
  • the end portion of the first wiring layer 433 is located outside the end portion of the first electrode 33 in plan view.
  • the first electrode 33 includes one end 33b near the second electrode 34 and the other end 33c different from the one end 33b (for example, the other end 33c opposite to the one end 33b).
  • the first wiring layer 433 has one end 433b near the second electrode 34 and the other end 433c different from the one end 433b (for example, the other end 433c opposite to the one end 433b).
  • the distance d1 from the one end 33b of the first electrode 33 to the one end of the first wiring layer 433 is equal to the distance between the other end 33c of the first electrode 33 and the first wiring layer 433. It is desirable that the distance is shorter than the distance d2 to the other end 433c.
  • the distance from one end of the second electrode 34 to one end of the second wiring layer 434 is the other end of the second wiring layer 434 from the other end of the second electrode 34. It is desirable that the distance is shorter than the distance up to.
  • One end of the second electrode 34 is an end near the first electrode 33, and the other end of the second electrode 34 is an end different from the one end (for example, opposite to the one end). Side end).
  • One end portion of the second wiring layer 434 is an end portion close to the first electrode 33, and the other end portion of the second electrode 34 is an end portion different from the one end portion (for example, opposite to the one end portion). End).
  • a portion of the wiring layer that is formed outside the end of the electrode is called a field plate.
  • a portion within a range defined by the distance d1 and the distance d2 is a field plate.
  • the field plate may be formed only on a part of the insulating layer 431.
  • the field plate may be formed only at a place where electric field relaxation is considered necessary.
  • the field plate may be formed only in a range defined by the distance d1 above the first electrode 33.
  • the other end portion 433c of the field plate of the first wiring layer 433 is formed at a distance d3 away from the floating guard ring 38. It is desirable.
  • the distance d3 is specifically about 20 ⁇ m.
  • the other end of the field plate of the second wiring layer 434 is desirably formed in the same manner, but the present invention is not limited to this.
  • the distance d4 between one end 433b of the field plate of the first wiring layer 433 and one end of the field plate of the second wiring layer is determined so that the light receiving element 430g can withstand the operating voltage of the light receiving element 430g. It is done. However, if the distance d4 is too small, the light receiving region that receives the light from the light emitting element 20 becomes small, and the on-resistance may increase. For this reason, the interval d4 is determined in consideration of the light receiving area. For example, when the distance between the first electrode 33 and the second electrode 34 is 10 ⁇ m, the distance d4 is about 8 ⁇ m.
  • the leakage current is suppressed. If a semiconductor layer 32g to which a high electric field is applied is covered with a field plate to which no voltage is applied, for example, a ground potential, via an insulating layer 431, the electric field extends to the field plate side. The electric field concentration is dispersed and relaxed. Thereby, the leakage current is suppressed.
  • FIG. 30 is a schematic cross-sectional view of a semiconductor relay according to a modification of the tenth embodiment.
  • the semiconductor relay 410h includes a light receiving element 430h.
  • the light receiving element 430h includes a plurality of p type semiconductor portions 37 and a first p type semiconductor layer 36a including a guard ring 37a.
  • the first electrode 33 is formed in contact with the semiconductor layer 32 and the first p-type semiconductor layer 36a.
  • the light receiving element 430h further includes a second p-type semiconductor layer 136a formed on the semiconductor layer 32. Similar to the first p-type semiconductor layer 36a, the second p-type semiconductor layer 136a includes a plurality of p-type semiconductor portions 137 and a guard ring 137a. The shape and arrangement of the plurality of p-type semiconductor portions 137 are, for example, the same as those of the plurality of p-type semiconductor portions 37, but may be other shapes and arrangements described in the above embodiment, and are not particularly limited. .
  • the second electrode 34 is formed in contact with the semiconductor layer 32 and the second p-type semiconductor layer.
  • the semiconductor relay 410h is capable of bidirectional operation.
  • a light receiving element having the first p-type semiconductor layer 36a and not having the second p-type semiconductor layer 136a can suppress leakage current when a voltage higher than that of the first electrode is applied to the second electrode 34.
  • the light receiving element 430h a voltage higher than that of the first electrode is applied to the second electrode 34, and a voltage higher than that of the second electrode 34 is applied to the first electrode 33. In both cases, the leakage current can be suppressed by the effect of the depletion layer caused by the pn junction.
  • FIG. 31 is a top view showing a specific example of the component layout of the semiconductor relay according to the ninth or tenth embodiment.
  • the first electrode 33, the second electrode 34, the first wiring layer 433, the second wiring layer 434, the output pad 138, and the output pad 139 are illustrated, and the substrate 31, the semiconductor layer 32 and the first p-type semiconductor layer are not shown.
  • the device region 32a in which the first electrode 33, the second electrode 34, and the like are formed is indicated by a one-dot chain line.
  • the plurality of first electrodes 33 formed in the device region 32a have a long shape in the Y-axis direction and are arranged side by side in the X-axis direction.
  • a first wiring layer 433 is formed above each of the plurality of first electrodes 33 via an insulating layer (not shown).
  • Each of the plurality of first wiring layers 433 has a shape that is long in the Y-axis direction.
  • one first wiring layer 433 covers one first electrode 33.
  • One first electrode 33 is electrically connected to one first wiring layer 433 through a via hole (not shown) penetrating the insulating layer.
  • the ends on the Y-axis side of the plurality of first wiring layers 433 are integrated to form an output pad 138.
  • the output pad 138 has a shape that is long in the X-axis direction.
  • the plurality of second electrodes 34 formed in the device region 32a have a shape that is long in the Y-axis direction and are arranged side by side in the X-axis direction.
  • One second electrode 34 is disposed between one first electrode 33 and the other first electrode 33.
  • a second wiring layer 434 is formed above each of the plurality of second electrodes 34 via an insulating layer (not shown).
  • Each of the plurality of second wiring layers 434 has a shape that is long in the Y-axis direction.
  • one second wiring layer 434 covers one second electrode 34.
  • One second electrode 34 is electrically connected to one second wiring layer 434 through a via hole (not shown) penetrating the insulating layer.
  • the ends on the Y axis + side of the plurality of second wiring layers 434 are integrated to form an output pad 139.
  • the output pad 139 has a shape that is long in the X-axis direction.
  • the first wiring layer 433, the second wiring layer 434, the output pad 138, and the output pad 139 are formed to a thickness of about 5 ⁇ m by, for example, plating. Thereby, the first wiring layer 433, the second wiring layer 434, the output pad 138, and the output pad 139 are reduced in resistance.
  • FIG. 32 is a schematic cross-sectional view of the semiconductor relay according to the eleventh embodiment.
  • FIG. 33 is a top view of the light receiving element provided in the semiconductor relay according to the eleventh embodiment. In the following, description will be made focusing on differences from the semiconductor relay 410.
  • the first electrode 33 covering the first p-type semiconductor layer 36i is shown by a broken line.
  • the semiconductor relay 410i includes a light emitting element 20 and a light receiving element 430i arranged to face the light emitting element 20.
  • the semiconductor relay 410 i includes four terminals, that is, an input terminal 41, an input terminal 42, an output terminal 51, and an output terminal 52. That is, the semiconductor relay 410i is a four-terminal element.
  • the semiconductor relay 410i is different from the semiconductor relay 410 in the arrangement of the first electrode 33 and the second electrode 34 in the light receiving element 430i.
  • the first electrode 33 is formed in contact with the semiconductor layer 32 and the first p-type semiconductor layer 36 i so as to cover the first p-type semiconductor layer 36 i formed on the semiconductor layer 32 (semi-insulating InAlGaN layer). .
  • the first electrode 33 is partially formed on the upper surface of the semiconductor layer 32.
  • the second electrode 34 is formed on the lower surface (back surface) of the substrate 31 in contact with the substrate 31.
  • the second electrode 34 is formed over the entire lower surface of the semiconductor layer 32.
  • the first p-type semiconductor layer 36i is a plurality of p-type semiconductor portions 37i1 arranged in a matrix and a p-type semiconductor portion surrounding the plurality of p-type semiconductor portions 37i1.
  • a guard ring 37i2 is included.
  • the first p-type semiconductor layer 36i included in the light receiving element 430i is the same as the first p-type semiconductor layer 36a included in the light receiving element 430a.
  • the semiconductor layer 32 is sandwiched between the first electrode 33 and the second electrode 34 in the vertical direction.
  • the substrate 31 is formed of a conductive material.
  • the semiconductor relay 410i is a vertical device.
  • the withstand voltage between the first electrode 33 and the second electrode 34 depends on the thickness of the semiconductor layer 32.
  • the thickness of the semiconductor layer 32 is, for example, about 10 ⁇ m.
  • the semiconductor relay configured as a horizontal device has a large chip area when high breakdown voltage is required, but the semiconductor relay 410i configured as a vertical device improves the breakdown voltage without increasing the chip area. Can do.
  • the first electrode 33 and the second electrode 34 are formed of, for example, a Ti / Al material, but may be transparent electrodes formed of ITO. In the semiconductor relay 410i, a part of the light receiving region 35i is blocked by the first electrode 33. Therefore, if the first electrode 33 is a transparent electrode, an effect of increasing the effective area of the light receiving region 35i can be obtained. .
  • the first electrode 33 when the first electrode 33 does not have translucency, the first electrode 33 is preferably formed in an annular shape (doughnut shape) having an opening in a plan view. Thereby, the semiconductor layer 32 can take in the light from the light emitting element 20 through the opening.
  • the light receiving element 430i may include a floating guard ring in addition to the first p-type semiconductor layer 36i.
  • 34A to 34F are diagrams showing other variations of the shape and arrangement of the p-type semiconductor (the first p-type semiconductor layer 36i and the floating guard ring) formed on the semiconductor layer 32 of the light receiving element 430i.
  • the light receiving element 430i may include a floating guard ring 38i in addition to the first p-type semiconductor layer 36i.
  • the floating guard ring 38 i included in the light receiving element 430 i surrounds only the first electrode 33 of the first electrode 33 and the second electrode 34.
  • each of the plurality of p-type semiconductor portions 37i1 may be a hexagon, and the plurality of p-type semiconductor portions 37i1 may be arranged in a honeycomb shape. Further, the guard ring 37i2 may be hexagonal. When the p-type semiconductor is thus formed, the first electrode 33 may be formed in a hexagonal shape or a rectangular shape.
  • each of the plurality of p-type semiconductor portions 37i1 has a line shape extending in the Y-axis direction, and the plurality of p-type semiconductor portions 37i1 are arranged side by side in the X-axis direction. May be.
  • the first p-type semiconductor layer 36i includes a rectangular annular guard ring 37i2 surrounding the plurality of p-type semiconductor portions 37i1.
  • Such a first p-type semiconductor layer 36i has a configuration similar to that of the first p-type semiconductor layer 36c.
  • each of the plurality of p-type semiconductor portions 37i1 has a rectangular ring shape similar to that of the guard ring 37i2, and the one p-type semiconductor portion is disposed inside the one p-type semiconductor portion 37i1.
  • a p-type semiconductor portion 37i1 smaller than 37i1 may be disposed. That is, the plurality of p-type semiconductor portions 37i1 may be arranged concentrically.
  • Such a first p-type semiconductor layer 36i has the same configuration as the first p-type semiconductor layer 36d (shown in FIG. 25).
  • each of the plurality of p-type semiconductor portions 37i1 and the guard ring 37i2 is annular, and the plurality of p-type semiconductor portions 37i1 and the guard ring 37i2 are concentrically formed. It may be arranged.
  • the first electrode 33 is formed in a circular shape, for example.
  • each of the plurality of p-type semiconductor portions 37i1 may be a square (or a rectangle) and may have a different size.
  • the plurality of p-type semiconductor portions 37i1 are arranged in a matrix, but the sizes of the plurality of p-type semiconductor portions 37 are non-uniform, and the distance from the center of the first electrode 33 The farther the p-type semiconductor portion 37i1, the smaller the plan view shape. That is, the volume (size) of the p-type semiconductor portion 37 i 1 that is closer to the end of the first electrode 33 is smaller.
  • the first p-type semiconductor layer covered with the first electrode 33 and the first electrode 33 The density of the first p-type semiconductor layer 36i (the ratio of the first p-type semiconductor layer 36i per unit volume of the first electrode portion) in the first electrode portion constituted by 36i (p-type semiconductor portion 37i1) is the first The portion closer to the end of the electrode 33 becomes lower.
  • the first electrode 33 is applied when a high voltage is applied to the second electrode 34.
  • the electric field tends to concentrate on the portion near the end. Since the depletion layer tends to extend in the portion where the electric field is concentrated, even if the distance between one p-type semiconductor portion 37i1 and the other p-type semiconductor portion 37i1 is large, the depletion layer generated by the pn junction causes the first electrode 33 to The portion in contact with the semiconductor layer 32 can be covered. Therefore, leakage current is suppressed.
  • FIG. 34A to FIG. 34F are examples.
  • the shape and arrangement of the p-type semiconductor formed on the semiconductor layer 32 are not particularly limited.
  • the shape and arrangement of the p-type semiconductor of FIGS. 34A to 34F may be partially combined.
  • the floating guard ring 38i may be added as appropriate.
  • a structure for suppressing a leakage current other than that of the p-type semiconductor may be applied to a light receiving element configured as a vertical device such as the light receiving element 430i.
  • FIG. 35 is a schematic cross-sectional view of a light receiving element configured as a vertical device having another structure for suppressing leakage current.
  • the semiconductor layer 32j included in the light receiving element 430j shown in FIG. 35 has a mesa structure 39j surrounding the first electrode 33 in plan view.
  • the semiconductor layer 32g has a mesa structure 39j in which a region separated by about 5 ⁇ m or more from the floating guard ring 38i is lower than a region where the floating guard ring 38i is formed.
  • Such a mesa structure 39j is formed by digging a region away from the floating guard ring 38i by about 5 ⁇ m or more by dry etching or the like.
  • the leakage current is suppressed by removing the surface of the outer portion of the semiconductor layer 32j.
  • the light receiving element 430j penetrates the insulating layer 431 formed above the first electrode 33 and the second electrode 34, the first wiring layer 433 formed on the insulating layer 431, and the insulating layer 431. And a first via hole 33a for electrically connecting the first electrode 33 and the first wiring layer 433.
  • the insulating layer 431 is formed of a material such as SiO 2 or SiN, for example.
  • the first wiring layer 433 is formed of a metal material.
  • the first wiring layer 433 is formed thick, for example, with a material such as Au having a high conductivity.
  • the first wiring layer 433 is formed so as to cover the first electrode 33. That is, in a plan view, the region where the first electrode 33 is formed is included in the region where the first wiring layer 433 is formed. Therefore, the end portion of the first wiring layer 433 is positioned outside the end portion of the first electrode 33 in plan view. Note that a portion of the first wiring layer 433 that is formed outside the end portion of the first electrode 33 is called a field plate.
  • the end of the field plate of the first wiring layer 433 is located outside the mesa structure 39 in plan view.
  • the end of the field plate of the first wiring layer 433 is separated from the floating guard ring 38i by a distance d5.
  • the distance d5 is specifically about 20 ⁇ m.
  • the leakage current is suppressed.
  • FIG. 36 is a top view showing a specific example of the component layout of the semiconductor relay according to the eleventh embodiment. 36, the semiconductor layer 32, the first electrode 33, the first wiring layer 433, and the output pad 138 are illustrated, and the substrate 31, the second electrode 34, the first p-type semiconductor layer, and the like are illustrated. The illustration is omitted.
  • the planar view shape of the first electrode 33 formed on the semiconductor layer 32 is a shape in which a part of a rectangular shape is opened.
  • the openings formed in the first electrode 33 are openings for irradiating the semiconductor layer 32 with light from the light emitting element 20 and are formed in three places.
  • a first wiring layer 433 is formed above the first electrode 33 via an insulating layer (not shown).
  • the first wiring layer 433 has a shape in which a part of a rectangular shape is opened corresponding to the first electrode 33, and covers the first electrode 33.
  • the first electrode 33 is electrically connected to the first wiring layer 433 through a via hole (not shown) that penetrates the insulating layer.
  • the first wiring layer 433 is longer on the Y axis + side than the first electrode 33. In other words, the first wiring layer 433 is drawn out to the Y axis + side.
  • the first wiring layer 433 is integrated at the end on the Y axis + side to form an output pad 138.
  • the output pad 138 has a shape that is long in the X-axis direction.
  • the first p-type semiconductor layer 36i (including the guard ring 37i2) is formed on the semiconductor layer 32, and the first electrode 33 is the first p-type semiconductor layer 36i. Among them, the plurality of p-type semiconductor portions 37i1 are covered.
  • the guard ring 37i2 is formed so as to border the first electrode 33, and the first electrode 33 covers a part of the guard ring 37i2.
  • a semiconductor relay includes a light emitting element and a light receiving element disposed to face the light emitting element, and the light receiving element is formed on a substrate and on the substrate, and is semi-insulating.
  • a first transition type semiconductor layer formed on the semiconductor layer, and a first electrode electrically connected to the semiconductor layer, the semiconductor layer and the first p
  • a first electrode formed in contact with the type semiconductor layer, and a second electrode electrically connected to the semiconductor layer, wherein at least part of the semiconductor electrode is located away from the first electrode.
  • a second electrode formed in contact with any one of the layer and the substrate, and the semiconductor layer has low resistance by absorbing light from the light emitting element.
  • the first p-type semiconductor layer is divided into a plurality of p-type semiconductor portions, and the plurality of p-type semiconductor portions includes a p-type semiconductor portion covered with the first electrode, and the first p-type semiconductor portion. And a p-type semiconductor part partially exposed from the end of one electrode.
  • the light receiving element further includes a guard ring formed of a p-type semiconductor surrounding the first electrode in a state of being separated from the first electrode on the semiconductor layer.
  • the first electrode and the second electrode are formed on the semiconductor layer, and at least a part of the first p-type semiconductor layer is covered with the first electrode, and the first electrode
  • the density of the first p-type semiconductor layer in the first electrode portion constituted by the electrode and the first p-type semiconductor layer covered with the first electrode is lower as the portion is closer to the second electrode.
  • the electric field tends to concentrate on a portion of the first electrode close to the second electrode to which a high voltage is applied, and the depletion layer tends to extend in the portion, so that the leakage current is reduced by this depletion layer. Is done.
  • the light receiving element further includes a second p-type semiconductor layer formed on the semiconductor layer, and the second electrode is formed in contact with the semiconductor layer and the second p-type semiconductor layer.
  • the second p-type semiconductor layer is divided into a plurality of p-type semiconductor portions, and the plurality of p-type semiconductor portions includes a p-type semiconductor portion covered with the second electrode, And a p-type semiconductor part partially exposed from the end of the two electrodes.
  • the first electrode and the second electrode are formed on the semiconductor layer, and the semiconductor layer surrounds the first electrode and the second electrode in plan view.
  • the leakage current of the semiconductor relay configured as a horizontal device can be reduced by the mesa structure.
  • the first electrode and the second electrode are formed on the semiconductor layer
  • the light receiving element includes an insulating layer formed above the first electrode and the second electrode; A first wiring layer and a second wiring layer formed on the insulating layer, and a first electrode that penetrates the insulating layer and electrically connects the first electrode and the first wiring layer.
  • the leakage current of the semiconductor relay configured as a horizontal device can be reduced by a so-called field plate.
  • the first electrode has one end near the second electrode and the other end different from the one end
  • the second electrode has one end near the first electrode and the one end.
  • the first wiring layer has one end near the second electrode and the other end different from the one end
  • the second wiring layer includes the first wiring layer One end of the first electrode and the other end different from the one end, and in plan view, the distance from the one end of the first electrode to the one end of the first wiring layer is the first
  • the distance from the other end of the second electrode to the other end of the first wiring layer is shorter than the distance from one end of the second electrode to the one end of the second wiring layer in plan view. The distance from the other end of the second electrode to the other end of the second wiring layer is shorter.
  • the leakage current of the semiconductor relay configured as a horizontal device can be reduced by a so-called field plate.
  • the semiconductor layer has a mesa structure that surrounds the first electrode and the second electrode in a plan view
  • the first wiring layer includes one end near the second electrode and the mesa structure.
  • the second wiring layer has one end near the first electrode and the other end different from the one end, and the first wiring in a plan view.
  • the other end of the layer and the other end of the second wiring layer are located outside the mesa structure.
  • the leakage current of the semiconductor relay configured as a horizontal device can be reduced by the mesa structure and the field plate.
  • the second electrode is formed on a lower surface of the substrate, at least a part of the first p-type semiconductor layer is covered with the first electrode, and the first electrode and the first electrode are covered.
  • the density of the first p-type semiconductor layer in the first electrode portion constituted by the broken first p-type semiconductor layer becomes lower as the end portion of the first electrode is closer.
  • the second electrode is formed on the lower surface of the substrate, and the semiconductor layer has a mesa structure surrounding the first electrode in plan view.
  • the leakage current of the semiconductor relay configured as a vertical device can be reduced by the mesa structure.
  • the second electrode is formed on a lower surface of the substrate, and the light receiving element includes an insulating layer formed above the first electrode, a wiring formed on the insulating layer, and the insulation A via hole that penetrates the layer and electrically connects the first electrode and the wiring, and the end of the wiring is positioned outside the end of the first electrode in plan view. To do.
  • the leakage current of the semiconductor relay configured as a vertical device can be reduced by a so-called field plate.
  • the second electrode is formed on a lower surface of the substrate, and the semiconductor layer has a mesa structure surrounding the first electrode in a plan view, and is formed above the first electrode.
  • a wiring layer formed on the insulating layer, and a via hole that penetrates the insulating layer and electrically connects the first electrode and the wiring layer. The end of is located outside the mesa structure.
  • the leakage current of the semiconductor relay configured as a vertical device can be reduced by the mesa structure and the field plate.
  • the first electrode and the second electrode are transparent electrodes.
  • the light emitting element and the semiconductor layer are formed of a nitride semiconductor.
  • Such a semiconductor relay can operate at a high voltage because a nitride semiconductor having a larger band gap than that of Si used for a general semiconductor relay is used for the semiconductor layer.
  • the light emitting element and the semiconductor layer are formed of InAlGaN which is the nitride semiconductor.
  • Such a semiconductor relay can operate at a high voltage because InAlGaN having a band gap larger than that of Si used for a general semiconductor relay is used for the semiconductor layer.
  • the semiconductor layer includes an acceptor-type first impurity and a donor-type second impurity whose ionization energy is lower than that of the first impurity and whose concentration is lower than that of the first impurity.
  • a trap level having an activation energy larger than the sum of the ionization energy of the first impurity and the ionization energy of the second impurity is formed.
  • the semiconductor layer can have a low resistance when receiving light from the light emitting element.
  • the concentration obtained by subtracting the concentration of the second impurity from the concentration of the first impurity is 1E16 cm ⁇ 3 or more and 1E18 cm ⁇ 3 or less.
  • the semiconductor relay can perform an effective and efficient relay operation.
  • FIG. 37 is a schematic cross-sectional view showing a first configuration of the semiconductor relay according to the twelfth embodiment.
  • the description will be focused on the differences from the semiconductor relay 10c according to the second embodiment, and description of the matters already described will be omitted as appropriate.
  • a semiconductor relay 510 shown in FIG. 37 includes a light emitting element 20 and a light receiving element 530 disposed to face the light emitting element 20.
  • the semiconductor relay 510 includes four terminals: an input terminal 41, an input terminal 42, an output terminal 51, and an output terminal 52. That is, the semiconductor relay 410i is a four-terminal element.
  • the light receiving element 530 includes a substrate 31, a semiconductor layer 532, a first electrode 33z, and a second electrode 34z.
  • the light receiving element 530 is a vertical device similar to the light receiving element 30c and the like, the first electrode 33z is formed on the semiconductor layer 32, and the second electrode 34z is formed on the lower surface of the substrate 31 and on the substrate 31. Formed in contact.
  • the semiconductor layer 532 included in the light receiving element 530 includes a first semiconductor layer 532a and a second semiconductor layer 532b.
  • the first semiconductor layer 532a is formed on the substrate 31, and the second semiconductor layer 532b is formed on the first semiconductor layer 532a.
  • the impurity concentration in the second semiconductor layer 532b is higher than the impurity concentration in the first semiconductor layer 532a. That is, the impurity concentration is higher on the upper surface side (first electrode 33 z side) of the semiconductor layer 532.
  • the first semiconductor layer 532a when the light receiving element 530 is irradiated with light, the first semiconductor layer 532a also has a sufficiently low resistance, so that current flows easily. As a result, it is possible to realize the light receiving element 530 that can obtain a high on / off ratio.
  • the semiconductor layer 532 has a two-layer structure, but may have a stacked structure of three or more layers. Also in this case, if the impurity concentration is higher on the upper surface side, the effect of suppressing the leakage current can be obtained.
  • FIG. 38 is a schematic cross-sectional view showing a second configuration of the semiconductor relay according to the twelfth embodiment.
  • a semiconductor relay 510a shown in FIG. 38 has a stacked structure similar to that of the semiconductor relay 10c according to the second embodiment.
  • the semiconductor layer 532c is a single layer, but the impurity concentration in the semiconductor layer 532 is biased. Specifically, in the semiconductor layer 532c, the impurity concentration is higher toward the upper surface side. Note that a single layer means that, for example, an interface perpendicular to the stacking direction is not formed in the semiconductor layer 532c.
  • the impurity concentration in the portion in contact with the first electrode 33z only needs to be relatively high. That is, the semiconductor layer 532c may include a region having a lower impurity concentration than the portion in contact with the first electrode 33z below the portion in contact with the first electrode 33z.
  • the resistance on the upper surface side portion of the semiconductor layer 532c is also sufficiently low, and current flows easily. As a result, it is possible to realize the light receiving element 530a capable of obtaining a high on / off ratio.
  • the uneven impurity concentration in the semiconductor layer 532c is realized, for example, by changing the temperature of the substrate 31 during crystal growth of the semiconductor layer 532c.
  • the uneven impurity concentration in the semiconductor layer 532c may be realized by a process such as impurity implantation or diffusion.
  • the laminated structure shown in the schematic cross-sectional view of the above embodiment is an example, and the present disclosure is not limited to the laminated structure. That is, the present disclosure also includes a stacked structure that can realize the characteristic functions of the present disclosure as in the above-described stacked structure. For example, another layer may be provided between the layers of the stacked structure as long as the same function as the stacked structure can be realized.
  • each layer of the stacked structure includes other materials as long as the same function as the stacked structure can be realized. Also good.
  • the embodiment can be realized by variously conceiving various modifications to those embodiments, or by arbitrarily combining the components and functions in the embodiments without departing from the gist of the present disclosure.
  • This form is also included in the present disclosure.
  • the present disclosure may be realized as an integrated circuit having the semiconductor relay.
  • the semiconductor relay of the present disclosure is useful as a power device used for a power circuit of a consumer device.

Landscapes

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Abstract

半導体リレー（１０）は、発光素子（２０）と、発光素子（２０）に対向して配置された受光素子（３０）とを備える。受光素子（３０）は、基板（３１）と、基板（３１）上に形成された、半絶縁性を有する直接遷移型の半導体層（３２）と、少なくとも一部が半導体層（３２）に接して形成された第１の電極（３３）と、第１の電極（３３）から離れた位置に、少なくとも一部が半導体層（３２）に接して形成された第２の電極（３４）とを有する。半導体層（３２）は、発光素子（２０）からの光を吸収することで低抵抗化する。

Description

半導体リレー
　本開示は、入力端子と出力端子とが光結合によって絶縁された半導体リレーに関する。
　従来、入力端子と出力端子とが光結合によって絶縁された半導体リレーが知られている例えば、特許文献１には、簡易なプロセスで作製できる構造を備えた半導体リレーが開示されている。特許文献２には、半導体リレーの回路構成が開示されている。
特開２０１３－１９１７０５号公報 特開平８－７９０４１号公報
　半導体リレーは、例えば、発光ダイオード、フォトダイオードアレイ、制御回路、ＭＯＳＦＥＴ等の多数の部品から構成される。したがって、例えば、半導体リレーをパッケージ化するような場合には、パッケージ化された素子のサイズが大きくなり、コストが高くなるという課題がある。
　本開示は、小型化が容易な半導体リレーを提供する。
　本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に対向して配置された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、前記半導体層に電気的に接続された第１の電極であって、少なくとも一部が前記半導体層に接して形成された第１の電極と、前記半導体層に電気的に接続された第２の電極であって、前記第１の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第２の電極とを有し、前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する。
　本開示の半導体リレーは、小型化が容易である。
図１は、一般的な半導体リレーの構造を示す模式断面図である。 図２は、一般的な半導体リレーの回路構成を示す図である。 図３は、実施の形態１に係る半導体リレーの模式断面図である。 図４は、実施の形態１の変形例１に係る半導体リレーの模式断面図である。 図５は、実施の形態１の変形例２に係る半導体リレーの模式断面図である。 図６は、実施の形態２に係る半導体リレーの模式断面図である。 図７は、実施の形態２の変形例１に係る半導体リレーの模式断面図である。 図８は、実施の形態２の変形例２に係る半導体リレーの模式断面図である。 図９は、実施の形態３に係る半導体リレーの模式断面図である。 図１０は、実施の形態３に係る半導体リレーの製造方法のフローチャートである。 図１１Ａは、実施の形態３に係る半導体リレーの製造方法を説明するための第１の模式断面図である。 図１１Ｂは、実施の形態３に係る半導体リレーの製造方法を説明するための第２の模式断面図である。 図１２は、実施の形態３の変形例１に係る半導体リレーの構成を示す模式断面図である。 図１３は、実施の形態３の変形例２に係る半導体リレーの構成を示す模式断面図である。 図１４は、実施の形態３の変形例３に係る半導体リレーの構成を示す模式断面図である。 図１５は、実施の形態４に係る半導体リレーの構成を示す模式断面図である。 図１６は、実施の形態４の変形例に係る半導体リレーの構成を示す模式断面図である。 図１７は、実施の形態５に係る半導体リレーの構成を示す模式断面図である。 図１８は、実施の形態７に係る半導体リレーの構成を示す模式断面図である。 図１９は、実施の形態８に係る半導体リレーの構成を示す模式断面図である。 図２０は、実施の形態９に係る半導体リレーの模式断面図である。 図２１は、実施の形態９に係る半導体リレーが備える受光素子の上面図である。 図２２は、実施の形態１０に係る半導体リレーの模式断面図である。 図２３は、実施の形態１０に係る半導体リレーが備える受光素子の上面図である。 図２４は、複数のｐ型半導体部の形状及び配置の第１のバリエーションを示す図である。 図２５は、複数のｐ型半導体部の形状及び配置の第２のバリエーションを示す図である。 図２６は、複数のｐ型半導体部の形状及び配置の第３のバリエーションを示す図である。 図２７は、複数のｐ型半導体部の形状及び配置の第４のバリエーションを示す図である。 図２８は、フローティングガードリングを有する受光素子の上面図である。 図２９は、リーク電流を抑制するための他の構造を有する受光素子の模式断面図である。 図３０は、実施の形態１０の変形例に係る半導体リレーの模式断面図である。 図３１は、実施の形態９または１０に係る半導体リレーの部品レイアウトの具体例を示す上面図である。 図３２は、実施の形態１１に係る半導体リレーの模式断面図である。 図３３は、実施の形態１１に係る半導体リレーが備える受光素子の上面図である。 図３４Ａは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第１の図である。 図３４Ｂは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第２の図である。 図３４Ｃは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第３の図である。 図３４Ｄは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第４の図である。 図３４Ｅは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第５の図である。 図３４Ｆは、実施の形態１１に係る受光素子の半導体層上に形成されるｐ型半導体の形状及び配置の他のバリエーションを示す第６の図である。 図３５は、リーク電流を抑制するための他の構造を有する、縦型デバイスとして構成された受光素子の模式断面図である。 図３６は、実施の形態１１に係る半導体リレーの部品レイアウトの具体例を示す上面図である。 図３７は、実施の形態１２に係る半導体リレーの第１構成を示す模式断面図である。 図３８は、実施の形態１２に係る半導体リレーの第２構成を示す模式断面図である。
　（本開示の基礎となった知見）
　リレーは、外部から受けた信号に従って電気回路のオン状態とオフ状態を切り替える部品である。リレーは、機械的に電気回路の接点を開閉するメカニカルリレーと、半導体が用いられた半導体リレーに大きく分類することができる。リレーは、家電などの民生機器、産業用機器、及び医療用機器などに広範に用いられている。
　特に、半導体リレーは、信頼性が高いこと、長寿命であること、小型であること、動作速度が速いこと、動作音が小さいことなどの優れた特性を持つことから、精密機器や小型デバイスなどに活用されている。図１は、一般的な半導体リレーの構造を示す模式断面図である。
　図１に示されるように、半導体リレー１１０１は、基板１１０２上に形成された発光素子１１０３及びスイッチング素子１１０５と、発光素子１１０３上に形成された光電変換素子１１０４とを備える。発光素子１１０３は、具体的には、ＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）であり、光電変換素子１１０４は、具体的には、フォトダイオードであり、スイッチング素子１１０５は、具体的には、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）である。
　発光素子１１０３は、アノード電極１１０３ａ及びカソード電極１１０３ｂ間に電力が供給されると発光する。発光素子１１０３からの光は、発光素子１１０３の上に配置された光電変換素子１１０４に照射される。光を受けた光電変換素子１１０４は、光を電圧に変換し、当該電圧をアノード電極１１０４ａ及びカソード電極１１０４ｂを介してスイッチング素子１１０５のゲート電極１１０５ａに出力する。アノード電極１１０４ａ及びカソード電極１１０４ｂとゲート電極１１０５ａとの電気的な接続には、例えば、ボンディングワイヤ（図示せず）が用いられる。ゲート電極１１０５ａのゲート電圧が設定電圧に達すると、スイッチング素子１１０５のソース電極１１０５ｂ及びドレイン電極１１０５ｃ間が導通する。
　また、図２は、一般的な半導体リレーの回路構成を示す図である。図２に示されるように、半導体リレー２１００は、発光ダイオード２１０１と、フォトダイオードアレイ２１０２と、制御回路２１０３と、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）２１４１と、ＭＯＳＦＥＴ２１４２と、出力端子２１５１と、出力端子２１５２と、電流制限回路２１１１とを備える。発光ダイオード２１０１と、フォトダイオードアレイ２１０２とは、電気的に絶縁されている。フォトダイオードアレイ２１０２は、制御回路２１０３を介してＭＯＳＦＥＴ２１４１及びＭＯＳＦＥＴ２１４２のそれぞれのゲートに接続されている。
　半導体リレー２１００において、発光ダイオード２１０１の両端は、入力端子となっている。発光ダイオード２１０１の両端に電圧が印加されることで発光ダイオード２１０１は発光する。
　フォトダイオードアレイ２１０２は、発光ダイオード２１０１が発する光を受光して電流及び電圧を発生させる。フォトダイオードアレイ２１０２が発生させた電流及び電圧（電力）により、ＭＯＳＦＥＴ２１４１のゲート及びＭＯＳＦＥＴ２１４２のゲートに電荷がチャージされると、ＭＯＳＦＥＴ２１４１及びＭＯＳＦＥＴ２１４２は、オン状態となる。そうすると、出力端子２１５１と出力端子２１５２とが導通して出力電流が流れる。
　一方、発光ダイオード２１０１の両端に印加されている電圧がオフされると、発光ダイオード２１０１は消灯し、フォトダイオードアレイ２１０２からＭＯＳＦＥＴ２１４１のゲート及びＭＯＳＦＥＴ２１４２のゲートに電荷が供給されなくなる。このため、ＭＯＳＦＥＴ２１４１及びＭＯＳＦＥＴ２１４２がオフ状態となり出力電流が流れなくなる。
　このように、半導体リレー２１００は、光結合によって入出力間が絶縁されたまま、スイッチング制御が可能である。
　ところで、上記のような一般的な半導体リレーは、発光素子、受光素子、及び、スイッチング素子の少なくとも３つの素子を備え、素子数が多いことから小型化が難しい。
　以下、実施の形態について、図面を参照しながら具体的に説明する。なお、以下で説明する実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素などは、一例であり、本開示を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　また、各図は、模式図であり、必ずしも厳密に図示されたものではない。なお、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略または簡略化される場合がある。
　また、以下の実施の形態で説明に用いられる図面においては座標軸が示される場合がある。Ｚ軸方向は、縦方向または積層方向と表現され、Ｚ軸＋側は、上側（上方）と表現され、Ｚ軸－側は、下側（下方）と表現される場合がある。また、Ｘ軸方向及びＹ軸方向は、Ｚ軸方向に垂直な平面上において、互いに直交する方向である。Ｘ軸方向は、横方向と表現される場合がある。以下の実施の形態において、平面視形状とは、Ｚ軸方向から見た形状を意味する。
　（実施の形態１）
　［構成］
　まず、実施の形態１に係る半導体リレーの構成について説明する。図３は、実施の形態１に係る半導体リレーの模式断面図である。
　図３に示されるように、実施の形態１に係る半導体リレー１０は、発光素子２０と、発光素子２０に対向して配置された受光素子３０とを備える。また、半導体リレー１０は、入力端子４１、入力端子４２、出力端子５１、及び、出力端子５２の４つの端子を備える。つまり、半導体リレー１０は、４端子の素子である。半導体リレー１０は、スイッチとして動作する。
　発光素子２０は、例えば、窒化物半導体によって形成される。発光素子２０は、より具体的には、例えば、ｐ型のＩｎＡｌＧａＮ及びｎ型のＩｎＡｌＧａＮのｐｎ接合によって形成される発光ダイオードである。ｎ型層には入力端子４１が電気的に接続され、ｐ型層には入力端子４２が電気的に接続されている。
　ｐ型ＩｎＡｌＧａＮとしては、例えば、Ｍｇのような不純物がドープされ、かつ、キャリア濃度が１Ｅ１８ｃｍ－３以上１Ｅ２０ｃｍ－３以下のｐ型ＩｎＡｌＧａＮが用いられる。また、ｎ型ＩｎＡｌＧａＮとしては、ＳｉまたはＯのような不純物がドープされ、かつ、不純物濃度が１Ｅ１６ｃｍ－３以上１Ｅ１８ｃｍ－３以下のｎ型ＩｎＡｌＧａＮが用いられる。
　なお、発光素子２０は、ＩｎＡｌＧａＮ以外の直接遷移型の半導体材料によって形成されてもよい。例えば、発光素子２０は、ＧａＡｓまたはＺｎＳｅなどの材料によって形成されてもよい。
　入力端子４１及び入力端子４２の間に、入力端子４２が入力端子４１よりも高い電位となるように、ｐｎ接合のビルトイン電圧以上の電圧が印加されると、発光素子２０に電流が流れ、発光素子２０は発光する。
　受光素子３０は、基板３１と、半導体層３２と、第１の電極３３と、第２の電極３４とを備える。
　基板３１は、半導体層３２が形成される板材である、基板３１の平面視形状は、例えば矩形であるが、円形などであってもよく、特に限定されない。基板３１は、例えば、ＧａＮによって形成されたＧａＮ基板である。なお、基板３１は、Ｓｉ、サファイア、ＳｉＣ、または、ＧａＡｓなどの材料によって形成されてもよい。
　半導体層３２は、基板３１上に形成された、半絶縁性を有する直接遷移型の半導体層である。半導体層３２は、例えば、窒化物半導体によって形成される。半導体層３２は、より具体的には、例えば、ＩｎＡｌＧａＮによって形成される。半導体層３２の厚みは、例えば、２μｍ以上２０μｍ以下（例えば、５μｍ）である。半導体層３２の厚みは、例えば、２μｍ以上１０μｍ以下であってもよい。なお、半導体層３２は、ＩｎＡｌＧａＮ以外の直接遷移型の他の半導体、例えばＡｌＮ、ＡｌＧａＮ等を用いて形成されてもよい。あるいは、半導体層３２は、ＩｎＡｌＧａＮと上記他の半導体とが積層された構成であってもよい。なお、半絶縁性とは、絶縁性を有する状態から導電性を有する状態に変化する特性を有し、半導体層３２は、光を吸収することにより導電性を有する状態に変化する。
　第１の電極３３は、半導体層３２に電気的に接続された電極である。第１の電極３３は、具体的には、少なくとも一部が半導体層３２に接して形成される。第１の電極３３は、半導体層３２の上面の一部を覆うように形成される。第１の電極３３は、出力端子５１に電気的に接続される。第１の電極３３は、具体的には、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）によって形成された透明電極であってもよい。
　第２の電極３４は、半導体層３２に電気的に接続された電極である。第２の電極３４は、第１の電極３３から離れた位置に、少なくとも一部が半導体層３２と接して形成される。第２の電極３４は、半導体層３２の上面の一部を覆うように形成される。第２の電極３４は、横方向（Ｘ軸方向）において、例えば、５μｍ以上１５μｍ以下程度（例えば、１０μｍ程度）離れて形成される。第２の電極３４は、具体的には、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯによって形成された透明電極であってもよい。
　受光素子３０の最大使用可能電圧（以下、耐圧と記載する）は、第１の電極３３及び第２の電極３４の電極間距離によって決定される。この電極間距離が長いほど、受光素子３０の耐圧は増加する。
　半導体層３２のうち、平面視において第１の電極３３と第２の電極３４の間に位置する領域は、受光領域３５である。受光領域３５は、発光素子２０に対向し、発光素子２０からの光を受ける。半導体層３２は、受光領域３５を通じて発光素子２０からの光を吸収することで低抵抗化する。より詳細には、半導体層３２は、受光領域３５に発光素子２０から光が照射されている間、受光領域３５に発光素子２０から光が照射されていないときよりも低抵抗化する。
　これにより、半導体層３２は、第１の電極３３（出力端子５１）と第２の電極３４（出力端子５２）とを導通させる。このとき、第１の電極３３と第２の電極３４とは横方向に並んでいるため、電流は横方向に流れる。つまり、半導体リレー１０は、横型デバイスである。
　［半導体層の詳細構成］
　続いて、半導体層３２の詳細構成について説明する。半導体層３２（半絶縁性のＩｎＡｌＧａＮ層）には、深いアクセプター準位を形成するアクセプター型の第１不純物と、ドナー型の第２不純物とがドープされている。アクセプター型の第１不純物は、例えば、Ｆｅ（鉄）またはＣ（炭素）であり、ドナー型の第２不純物は、例えば、Ｓｉ（ケイ素）またはＯ（酸素）などである。
　ここで、深いアクセプター準位を形成する、Ｃのような元素（アクセプター型の第１不純物）は、ドナー型の第２不純物であるＳｉを補償することが分かっている。つまり、Ｃのような元素が不純物として用いられることによって、Ｃ濃度分のＳｉ濃度が補償される。
　半導体層３２の半絶縁性を実現するためには、深いアクセプター準位を形成するアクセプター型の第１不純物の濃度Ｎａをドナー型の第２不純物の濃度Ｎｄよりも高くしてキャリアを深い準位にトラップする必要がある。つまり、半導体層３２は、窒化物半導体に、イオン化エネルギーＥａを有し、濃度Ｎａであるアクセプター型の第１不純物と、イオン化エネルギーＥａより小さいイオン化エネルギーＥｄを有し、濃度Ｎａより小さい濃度Ｎｄであるドナー型の第２不純物とを添加することで得られる。なお、窒化物半導体は、例えば、ＩｎＡｌＧａＮであり、イオン化エネルギーＥａは、例えば、０．８ｅＶであり、イオン化エネルギーＥｄは、例えば、０．０３ｅＶである。
　第１不純物及び第２不純物によって、イオン化エネルギーＥａとイオン化エネルギーＥｄの和（例えば０．８３ｅＶ）よりも大きな活性化エネルギー（例えば２．３ｅＶ）を有するトラップ準位が形成される。この深いトラップ準位により、半導体層３２の比抵抗は、受光領域３５が光を受けていない状態では、例えば、１×１０５Ωｃｍ以上となる。受光領域３５が発光素子２０からの光を受けているときには、半導体層３２の比抵抗は、受光領域３５が光を受けていないときよりも低抵抗化する。入射光強度が十分に大きい場合には、半導体層３２の比抵抗は０．０１Ωｃｍ以上１Ωｃｍ以下程度まで低下する。つまり、半導体層３２は、発光素子２０からの光を吸収することによって絶縁性から導電性に切り替わる。
　なお、半導体層３２を形成する窒化物半導体には、例えば、アクセプター型の第１不純物の濃度Ｎａからドナー型の第２不純物の濃度Ｎｄを差し引いた濃度（濃度Ｎａ－濃度Ｎｄ）が０．５Ｅ１６ｃｍ－３以上１Ｅ１９ｃｍ－３以下の範囲になるように不純物がドープされればよい。また、半導体層３２を形成する窒化物半導体に、１Ｅ１６ｃｍ－３以上１Ｅ１８ｃｍ－３以下の範囲になるように不純物がドープされることにより、特性がより向上される。
　なお、上記ＩｎＡｌＧａＮとは、４元混晶ＩｎｘＡｌｙＧａ１－ｘ－ｙＮ（ｘ、ｙは、０≦ｘ≦１、０≦ｙ≦１を満たす任意の値）のことを表す。以下、多元混晶はそれぞれの構成元素記号の配列によって略記される。つまり、添え字の記載は省略される。
　［動作］
　次に、半導体リレー１０の動作について説明する。入力端子４１及び入力端子４２の間の電圧が０Ｖ、つまり、入力端子４１及び入力端子４２の間に電圧が印加されない場合、発光素子２０は、発光しない状態（消灯状態）となる。この状態においては、半導体層３２は、非常に高抵抗であり、出力端子５１及び出力端子５２の間には電流は流れにくい。
　一方、入力端子４１及び入力端子４２の間にｐｎ接合に対して順バイアスとなる電圧が印加されると、発光素子２０は、発光（点灯）する。この状態においては、半導体層３２が受光領域３５を介して光を吸収することにより、半導体層３２内で電子－正孔対が発生する。つまり、半導体層３２内で電子－正孔対が励起される。発生した電子－正孔対は、キャリアとして働くため半導体層３２は低抵抗化する。したがって、出力端子５１及び出力端子５２間には電流が増加する。なお、半導体リレー１０は、双方向性を有しており、出力端子５１から出力端子５２、及び、出力端子５２から出力端子５１のどちらの方向にも電流を流すことが可能である。
　なお、発光素子２０が発する光の波長は、半導体層３２（受光領域３５）の光の吸収波長以下でなければならない。発光素子２０が発する光の波長が、半導体層３２の光の吸収波長よりも長いと、光の吸収が起きないからである。
　［効果等］
　以上説明したように、半導体リレー１０が備える受光素子３０は、半導体層３２の導電率が、半導体層３２のバンドギャップ以上のエネルギーを有する光が照射されることにより変化する。
　一般的な半導体リレーでは、発光素子２０が発する光によって直接のＭＯＳＦＥＴを駆動することはできないため、フォトダイオードアレイのような光を電圧に変換する素子が必要となる。
　これに対し、受光素子３０において、半導体層３２は、一般的な半導体リレーにおけるフォトダイオードアレイの役割とＭＯＳＦＥＴとの役割を単体で担うことができる。このため、半導体リレー１０において部品点数が削減されるため、半導体リレー１０は、小型化及び低コスト化が容易になる。
　また、一般的な半導体リレーでは、発光ダイオードに電圧を印加して発光させるステップと、フォトダイオードアレイが発光ダイオードからの光を電圧に変換するステップと、フォトダイオードアレイから出力される電圧によってＭＯＳＦＥＴのゲートに電荷をチャージするステップとによってスイッチング動作を実現している。このように、一般的な半導体リレーにおけるスイッチング動作は、上記の３つのステップが必ず必要となるため、高速動作が困難となる。特に、フォトダイオードアレイから出力される電圧によってＭＯＳＦＥＴのゲート及びＭＯＳＦＥＴのゲートに電荷をチャージする時間がかかるため、ｎｓ～μｓオーダーの高速スイッチング動作は困難である。
　これに対し、半導体リレー１０は、フォトダイオードアレイが発光ダイオードからの光を電圧に変換するステップ（フォトダイオードアレイを介したリレー動作）が必要ないため、スイッチング動作の高速化が可能である。
　また、上述のように、半導体層３２を形成する、ＩｎＡｌＧａＮを含む直接遷移型のワイドバンドギャップを有する半導体材料は、一般的な半導体リレーに用いられているＳｉに比べて絶縁破壊電界強度が高い。半導体層３２が直接遷移型のワイドバンドギャップを有する半導体材料によって形成されることにより、半導体リレー１０の高電圧動作が実現できる。
　（実施の形態１の変形例１）
　次に、実施の形態１の変形例１に係る半導体リレーの構成について説明する。図４は、実施の形態１の変形例１に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー１０との相違点を中心に説明が行われる。
　図４に示される半導体リレー１０ａが備える受光素子３０ａにおいては、第１の電極３３は、受光領域３５側（第２の電極３４側）において半導体層３２と接していない。積層方向（Ｚ軸方向）において第１の電極３３と半導体層３２との間には、ｐ型の半導体層３６ｘが形成されている。つまり、半導体層３２上には、さらに、ｐ型の半導体層３６ｘが部分的に形成され、第１の電極３３は、半導体層３２とｐ型の半導体層３６ｘとにまたがって形成されている。ｐ型の半導体層３６ｘは、具体的には、例えば、ｐ型のＩｎＡｌＧａＮによって形成される。
　同様に、受光素子３０ａにおいては、第２の電極３４は、受光領域３５側（第１の電極３３側）において半導体層３２と接していない。積層方向において第２の電極３４と半導体層３２との間には、ｐ型の半導体層３６ｙが形成されている。つまり、半導体層３２上には、さらに、ｐ型の半導体層３６ｙが部分的に形成され、第２の電極３４は、半導体層３２とｐ型の半導体層３６ｙとにまたがって形成されている。ｐ型の半導体層３６ｙは、具体的には、例えば、ｐ型のＩｎＡｌＧａＮによって形成される。
　このようなｐ型の半導体層３６ｘ及びｐ型の半導体層３６ｙによれば、ｐ型の半導体層３６ｘ及びｐ型の半導体層３６ｙから空乏層が伸びることで、特に、半導体層３２が高抵抗である状態（オフ状態）において、第１の電極３３の端部にかかる電界、及び、第２の電極３４の端部にかかる電界を緩和することができる。このため、受光素子３０ａの耐圧を向上させることができる。また、上記空乏層によって、リーク電流を低減させることができる。
　さらに、第１の電極３３及び第２の電極３４と、半導体層３２との間で直接接する箇所を設け、当該箇所において、オーミックコンタクトを形成することが望ましい。このような構成とすることにより、特に半導体層３２が低抵抗化している状態（オン状態）において、電流のロスを低減することができる。
　（実施の形態１の変形例２）
　次に、実施の形態１の変形例２に係る半導体リレーの構成について説明する。図５は、実施の形態１の変形例２に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー１０ａとの相違点を中心に説明が行われる。
　図５に示される半導体リレー１０ｂが備える受光素子３０ｂにおいては、受光領域３５ｂが凹凸構造を有している。つまり、半導体層３２の、発光素子２０と対向する表面に凹凸構造が設けられている。これにより、受光素子３０ｂは、発光素子２０が発する光を効率的に半導体層３２内に取り込むことが可能である。言い換えれば、凹凸構造は、受光素子３０ｂの光の吸収効率を向上させることができる。
　なお、図５において、凹凸構造は模式的に図示されている、凹凸構造の具体的な形状及び大きさ等は、経験的または実験的に定められればよく、特に限定されない。
　（実施の形態２）
　次に、実施の形態２に係る半導体リレーの構成について説明する。図６は、実施の形態２に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー１０との相違点を中心に説明が行われる。
　図６に示されるように、実施の形態２に係る半導体リレー１０ｃは、発光素子２０と、発光素子２０に対向して配置された受光素子３０ｃとを備える。また、半導体リレー１０ｃは、入力端子４１、入力端子４２、出力端子５１、及び、出力端子５２の４つの端子を備える。つまり、半導体リレー１０ｃは、４端子の素子である。
　半導体リレー１０ｃは、受光素子３０ｃにおける第１の電極３３ｚ及び第２の電極３４ｚの配置が半導体リレー１０と異なる。
　第１の電極３３ｚは、半導体層３２（半絶縁性ＩｎＡｌＧａＮ層）上に、当該半導体層３２に接して形成される。第１の電極３３ｚは、半導体層３２の上面に部分的に形成される。一方、第２の電極３４ｚは、基板３１の下面（裏面）に、当該基板３１に接して形成される。第２の電極３４ｚは、半導体層３２の下面の全面にわたって形成される。
　このように、半導体層３２は、縦方向において、第１の電極３３ｚ及び第２の電極３４ｚによって挟まれている。なお、半導体リレー１０ｃにおいては、基板３１は、導電性を有する材料によって形成される。
　実施の形態２では、半導体層３２の受光領域３５ｃが光を吸収し低抵抗化すると、第１の電極３３ｚと第２の電極３４ｚとが導通する。このとき、第１の電極３３ｚと第２の電極３４ｚとは縦方向に並んでいるため、電流は縦方向に流れる。つまり、半導体リレー１０ｃは、縦型デバイスである。
　縦型デバイスにおいては、第１の電極３３ｚ及び第２の電極３４ｚの間の耐圧は、半導体層３２の厚みに応じたものとなる。横型デバイスとして構成された半導体リレーは、高耐圧が必要な場合、チップ面積が大きくなってしまうが、縦型デバイスとして構成された半導体リレー１０ｃはチップ面積を大きくすることなく、耐圧を向上させることができる。
　第１の電極３３ｚ及び第２の電極３４ｚは、例えば、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯによって形成された透明電極であってもよい。半導体リレー１０ｃにおいては、受光領域３５ｃの一部が第１の電極３３ｚによって遮られてしまうため、第１の電極３３ｚが透明電極であれば、受光領域３５ｃの実効面積を増加させる効果が得られる。
　（実施の形態２の変形例１）
　次に、実施の形態２の変形例１に係る半導体リレーの構成について説明する。図７は、実施の形態２の変形例１に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー１０ｃとの相違点を中心に説明が行われる。
　図７に示される半導体リレー１０ｄが備える受光素子３０ｄにおいては、第１の電極３３ｚは、周縁部において半導体層３２と接していない。積層方向（Ｚ軸方向）における第１の電極３３ｚの周縁部と半導体層３２との間には、ｐ型の半導体層３６ｚが形成されている。つまり、半導体層３２上には、さらに、ｐ型の半導体層３６ｚが部分的に形成され、第１の電極３３ｚは、半導体層３２とｐ型の半導体層３６ｚとにまたがって形成されている。ｐ型の半導体層３６ｚは、具体的には、ｐ型の、例えば、ＩｎＡｌＧａＮによって形成される。
　このようなｐ型の半導体層３６ｚによれば、第１の電極３３ｚの周縁部（端部）にかかる電界を緩和することができるため、受光素子３０ｄの耐圧を向上させることができる。また、リーク電流を低減させることができる。
　さらに、第１の電極３３ｚと、半導体層３２との間で直接接する箇所を設け、当該箇所において、オーミックコンタクトを形成することが望ましい。このような構成とすることにより、特に半導体層３２が低抵抗化している状態（オン状態）において、電流のロスを低減することができる。
　（実施の形態２の変形例２）
　次に、実施の形態２の変形例２に係る半導体リレーの構成について説明する。図８は、実施の形態２の変形例２に係る半導体リレーの模式断面図である。なお、以下では、半導体リレー１０ｄとの相違点を中心に説明が行われる。
　図８に示される半導体リレー１０ｅが備える受光素子３０ｅにおいては、受光領域３５ｅが凹凸構造を有している。つまり、半導体層３２の表面に凹凸構造が設けられている。これにより、受光素子３０ｅは、発光素子２０が発する光を効率的に半導体層３２内に取り込むことが可能である。言い換えれば、凹凸構造は、受光素子３０ｅの光の吸収効率を向上させることができる。
　なお、図８において、凹凸構造は模式的に図示されている、凹凸構造の具体的な形状及び大きさ等は、経験的または実験的に定められればよく、特に限定されない。
　（実施の形態１及び２のまとめ）
　本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に対向して配置された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、前記半導体層に電気的に接続された第１の電極であって、少なくとも一部が前記半導体層に接して形成された第１の電極と、前記半導体層に電気的に接続された第２の電極であって、前記第１の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第２の電極とを有し、前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する。
　これにより、半導体層が一般的な半導体リレーにおけるフォトダイオードアレイの役割とＭＯＳＦＥＴとの役割を単体で担うことができるため、半導体リレーの小型化が容易になる。
　例えば、前記発光素子及び前記半導体層は、窒化物半導体によって形成される。
　このような半導体リレーは、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有する窒化物半導体が半導体層に用いられるため、高電圧動作が可能となる。
　例えば、前記発光素子及び前記半導体層は、前記窒化物半導体であるＩｎＡｌＧａＮによって形成される。
　このような半導体リレーは、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有するＩｎＡｌＧａＮが半導体層に用いられるため、高電圧動作が可能となる。
　例えば、前記半導体層は、アクセプター型の第１不純物と、イオン化エネルギーが前記第１不純物よりも小さく、かつ、濃度が前記第１不純物よりも低いドナー型の第２不純物とを含み、前記半導体層には、前記第１不純物のイオン化エネルギーと前記第２不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている。
　このように、半導体層においてトラップ準位が形成されることにより、半導体層は、発光素子からの光を受けているときに低抵抗化することができる。
　例えば、前記第１不純物の濃度から前記第２不純物の濃度を差し引いた濃度は、１Ｅ１６ｃｍ－３以上１Ｅ１８ｃｍ－３以下である。
　このような範囲の不純物濃度によれば、半導体リレーは、効果的かつ効率的なリレー動作を行うことができる。
　例えば、前記半導体層上には、さらに、ｐ型の半導体層が部分的に形成され、前記第１の電極は、前記半導体層と前記ｐ型の半導体層とにまたがって形成される。
　このようなｐ型の半導体層によれば、第１の電極にかかる電界を緩和することができるため、受光素子の耐圧を向上させることができる。
　例えば、前記半導体層は、前記発光素子からの光を受ける受光領域を有し、前記受光領域は、凹凸構造を有する。
　このような凹凸構造によれば、受光素子は、発光素子が発する光を効率的に半導体層内に取り込むことができる。
　例えば、前記第１の電極は、前記半導体層上に、少なくとも一部が前記半導体層に接して形成され、前記第２の電極は、前記半導体層上の前記第１の電極から離れた位置に、少なくとも一部が前記半導体層に接して形成される。
　これにより、半導体リレーは、横型デバイスとして形成される。
　例えば、前記第１の電極は、前記半導体層上に、少なくとも一部が前記半導体層に接して形成され、前記第２の電極は、前記基板の下面に、少なくとも一部が前記基板に接して形成される。
　これにより、半導体リレーは、縦型デバイスとして形成される。
　（実施の形態３）
　［構成］
　まず、実施の形態３に係る半導体リレーの構成について説明する。図９は、実施の形態３に係る半導体リレーの模式断面図である。
　図９に示されるように、実施の形態３に係る半導体リレー１１０は、発光素子１２０と、発光素子１２０と積層された受光素子１３０と、発光素子１２０と受光素子１３０との間に形成された絶縁層１４０とを備える。半導体リレー１１０は、スイッチとして機能する。
　まず、発光素子１２０について説明する。発光素子１２０は、ｐ－ＧａＮ層１２１と、ｎ－ＧａＮ層１２２と、第３の電極１２３と、第４の電極１２４とを備える。
　ｎ－ＧａＮ層１２２は、ｎ型の窒化物半導体の一例であり、絶縁層１４０上に形成されている。ｎ－ＧａＮ層１２２は、例えば、ｎ型のＡｌＧａＮによって形成される。ｐ－ＧａＮ層１２１は、ｐ型の窒化物半導体の一例であり、ｎ－ＧａＮ層１２２上に部分的に形成される。ｐ－ＧａＮ層１２１は、例えば、ｐ型のＡｌＧａＮによって形成される。このように、発光素子１２０は、ｐ－ＧａＮ層１２１とｎ－ＧａＮ層１２２との接合によって形成されている。
　第３の電極１２３は、ｐ－ＧａＮ層１２１上に部分的に形成されている。第３の電極１２３は、ｐ－ＧａＮ層１２１に電気的に接続されている。第３の電極１２３は、言い換えれば、アノード電極である。第３の電極１２３は、例えば、Ｔｉ／Ａｌ系の材料によって形成されている。
　第４の電極１２４は、ｎ－ＧａＮ層１２２上に部分的に形成される。第４の電極１２４は、ｎ－ＧａＮ層１２２の上面のうち、ｐ－ＧａＮ層１２１が除去された領域に形成されている。第４の電極１２４は、ｎ－ＧａＮ層１２２に電気的に接続されている。第４の電極１２４は、言い換えれば、カソード電極である。第４の電極１２４は、例えば、Ｔｉ／Ａｌ系の材料によって形成されている。
　このように、発光素子１２０は、例えば、窒化物半導体（ＧａＮ）によって形成されている。なお、発光素子１２０は、ＧａＡｓまたはＺｎＳｅなどの窒化物半導体以外の材料によって形成されてもよい。発光素子１２０は、異種半導体間におけるキャリアの相互作用によって発光現象を誘発することが可能であれば、他の材料の組み合わせによって形成されてもよいし、他の構造を有してもよい。
　次に、受光素子１３０について説明する。受光素子１３０は、基板１３１と、半導体層１３２と、第１の電極１３３と、第２の電極１３４とを備える。
　基板１３１は、上面に半導体層１３２が形成される板材である、基板１３１の平面視形状は、例えば矩形であるが、円形などであってもよく、特に限定されない。基板１３１は、例えば、ＧａＮによって形成されたＧａＮ基板である。つまり、基板１３１は、例えば、窒化物半導体によって形成される。なお、基板１３１は、Ｓｉ基板、ＳｉＣ基板、ＧａＡｓ基板、ＧａＰ基板、またはサファイア基板などであってもよい。
　半導体層１３２は、基板１３１上に形成された、半絶縁性を有する半導体層である。半導体層１３２は、例えば、窒化物半導体によって形成される。半導体層１３２は、より具体的には、例えば、ＧａＮによって形成される。半導体層１３２は、さらに具体的には、例えば、ＩｎＡｌＧａＮによって形成される。なお、半導体層１３２は、ＧａＡｓまたはＺｎＳｅなどの材料によって形成されてもよい。半導体層１３２は、ＩｎＡｌＧａＮ以外の直接遷移型の他の半導体、例えばＡｌＮ、ＡｌＧａＮ等によって形成されてもよい。半導体層は、ＩｎＡｌＧａＮと他の半導体とが積層された構成であってもよい。半導体層１３２の詳細構成については、半導体層３２と同様である。
　第１の電極１３３及び第２の電極１３４は、半導体層１３２と電気的に接続された２つの電極である。第１の電極１３３及び第２の電極１３４は、半導体層１３２上に離間して形成されている。第１の電極１３３及び第２の電極１３４は、具体的には、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）などの材料によって形成された透明電極であってもよい。半導体層１３２の上面のうち、平面視における第１の電極１３３と第２の電極１３４との間には、絶縁層１４０が形成されている。つまり、絶縁層１４０は、半導体層１３２（受光素子１３０）上の、第１の電極１３３及び第２の電極１３４が形成されていない領域に形成されている。
　次に、絶縁層１４０について説明する。絶縁層１４０は、積層方向において発光素子１２０と受光素子１３０との間に形成された、透光性を有する高抵抗の絶縁層である。絶縁層１４０は、発光素子１２０からの光を透過させ受光素子に照射することできる。絶縁層１４０は、例えば、窒化物半導体によって形成される。絶縁層１４０は、より具体的には、例えば、ＧａＮによって形成される。絶縁層１４０は、発光素子１２０から発せられる光を吸収しないバンドギャップを有する半導体であればよく、例えば、ＡｌＧａＮなど窒化物半導体の多元混晶でもよい。
　絶縁層１４０には、１Ｅ１７ｃｍ－３以上の高不純物濃度の炭素がドープされている。これにより、発光素子１２０と受光素子１３０との間の絶縁性が保たれる。絶縁層１４０は、ｐ型半導体とｎ型半導体とが交互に少なくとも３層以上積層された構造でもよい。このような構造によれば、絶縁層１４０の絶縁性が向上される。
　［動作］
　次に、半導体リレー１１０の動作について説明する。第３の電極１２３及び第４の電極１２４の間にｐｎ接合に対して順バイアスとなる電圧が印加されると、発光素子１２０は、発光（点灯）する。
　ここで、積層方向において、発光素子１２０と受光素子１３０との間には、絶縁層１４０が形成されているが、絶縁層１４０は、透光性を有するため、受光素子１３０は、発光素子１２０からの光を受けることができる。
　発光素子１２０が発する光の波長は、受光素子１３０が備える半導体層１３２が有するバンドギャップに相当する光の波長よりも短波長である。このため、発光素子１２０が発する光が受光素子２３０に照射されると、半導体層１３２内で多数のキャリアが励起され、半導体層１３２が絶縁性から導電性に変わる。すると、半導体層１３２上に形成された第１の電極１３３及び第２の電極１３４の間は導通状態となる。つまり、受光素子１３０がＯＮ状態となる。
　一方で、第３の電極１２３及び第４の電極１２４の間の電圧が０Ｖ、つまり、第３の電極１２３及び第４の電極１２４の間に電圧が印加されなくなると、発光素子１２０は、発光しない状態（消灯状態）となる。この状態においては、半導体層１３２内でキャリアが励起されなくなるため、半導体層１３２は、導電性から絶縁性に戻る。これにより、受光素子１３０は、第１の電極１３３及び第２の電極１３４の間に電流が流れないＯＦＦ状態となる。
　［製造方法］
　次に、半導体リレー１１０の製造方法について説明する。図１０は、半導体リレー１１０の製造方法のフローチャートである。図１１Ａ及び図１１Ｂは、半導体リレー１１０の製造方法を説明するための模式断面図である。
　半導体リレー１１０の製造においては、基板１３１上に半導体層１３２が形成され（Ｓ１１）、半導体層１３２上に絶縁層１４０が形成され（Ｓ１２）、絶縁層１４０上にｎ－ＧａＮ層１２２が形成され（Ｓ１３）、ｎ－ＧａＮ層１２２上にｐ－ＧａＮ層１２１が形成される（Ｓ１４）。この結果、図１１Ａに示されるような積層構造体が得られる。
　次に、半導体層１３２が少なくとも２箇所露出するように、図１１Ａに示される積層構造体のうち、ｐ－ＧａＮ層１２１、ｎ－ＧａＮ層１２２、及び、絶縁層１４０がエッチング等によって除去される（Ｓ１５）。そして、露出した半導体層１３２上に第１の電極１３３及び第２の電極１３４が形成される（Ｓ１６）。この結果、図１１Ｂに示されるような積層構造体が得られる。
　次に、ｎ－ＧａＮ層１２２が露出するようにｐ－ＧａＮ層１２１の一部がエッチング等によって除去される（Ｓ１７）。そして、ｐ－ＧａＮ層１２１上に第３の電極１２３が形成され、露出したｎ－ＧａＮ層１２２上に第４の電極１２４が形成される（Ｓ１８）。この結果、図９に示される半導体リレー１１０が得られる。
　なお、上記の半導体リレー１１０の製造方法におけるステップの順序は一例である。複数のステップの順序は、変更されてもよいし、複数のステップは、並行して実行されてもよい。
　［効果等］
　一般的な半導体リレーは、発光素子、光電変換素子、及び、スイッチング素子の少なくとも３つの素子を備え、素子数が多いことから小型化が難しい。また、一般的な半導体リレーでは、各素子間において絶縁性を保たなければならないため、素子を離間して配置したり、素子間へ絶縁体を挿入したりする必要がある。
　これに対し、半導体リレー１１０は、一般的な半導体リレーの光電変換素子及びスイッチング素子の機能が、１つの受光素子１３０によって実現されている。つまり、半導体リレー１１０は、部品点数が少なくなるため小型化が容易である。また、半導体リレー１１０においては、発光素子１２０と受光素子１３０とが積層される。つまり、半導体リレー１１０は、発光素子１２０と受光素子１３０とを１チップに集積しやすいため、小型化が容易である。
　また、一般的な半導体リレーにおいては、光電変換素子とスイッチング素子とをワイヤボンディングによって電気的に接続する必要がある。また、一般的な半導体リレーにおいては、発光素子からの光を、光電変換素子に確実に照射するために、位置及び結晶面方位の高精度な規定が求められる。
　これに対し、半導体リレー１１０は、主として積層構造体をエッチングすることにより作製可能である。つまり、半導体リレー１１０は、主としてエッチングの深さ制御によって作製が可能である。また、半導体リレー１１０の製造においては、素子間のワイヤボンディング工程も簡易化できる。つまり、半導体リレー１１０は、簡易なプロセスで製造が可能であり、生産性の向上及び生産コストの低減が実現できる。
　さらに、一般的な半導体リレーにおいては、光電変換素子によって光が電圧に変換されることによって遅延時間が発生してしまう。
　これに対し、半導体リレー１１０においては、光を電圧に変換する必要がないため、遅延時間を大幅に改善できる。また、発光素子１２０と受光素子１３０との間に絶縁層１４０が形成されることにより、半導体リレー１１０の耐圧が向上される。
　（実施の形態３の変形例１）
　［構成］
　以下、実施の形態３の変形例１に係る半導体リレーについて説明する。図１２は、実施の形態３の変形例１に係る半導体リレーの構成を示す模式断面図である。なお、変形例１では、半導体リレー１１０との相違点を中心に説明が行われ、半導体リレー１１０と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
　図１２に示されるように、実施の形態３の変形例１に係る半導体リレー１１０ａは、発光素子１２０ａと、受光素子１３０ａと、絶縁層１４０とを備える。
　受光素子１３０ａが有する半導体層１３２の、平面視における第１の電極１３３及び第２の電極１３４の間の領域には、下方に向かって凹んだ凹部が形成されている。つまり、受光素子１３０ａは、半導体層１３２の上面に凹部が形成されたリセス構造を有する。絶縁層１４０及び発光素子１２０ａは、上記凹部に形成され、上記凹部に沿う形状を有している。
　［製造方法］
　次に、半導体リレー１１０ａの製造方法について説明する。半導体リレー１１０ａの製造においては、基板１３１上に半導体層１３２が形成された後、半導体層１３２の上面（表面）の一部がエッチングされることにより凹部が形成される。
　次に、上記凹部を被覆するように、絶縁層１４０、ｎ－ＧａＮ層１２２、ｐ－ＧａＮ層１２１がこの順に、再成長によって形成される。
　次に、ｐ－ＧａＮ層１２１、ｎ－ＧａＮ層１２２、絶縁層１４０がエッチング等によって除去されることにより、半導体層１３２の上面が少なくとも２箇所、露出される。２箇所の露出された部分は、平面視において凹部を挟むように配置され、２箇所の露出された部分には、第１の電極１３３及び第２の電極１３４が形成される。
　次に、ｐ－ＧａＮ層１２１の一部がエッチング等によって除去されることにより、ｎ－ＧａＮ層１２２の一部が露出される。そして、ｐ－ＧａＮ層１２１上に第３の電極１２３が形成され、露出したｎ－ＧａＮ層１２２上に第４の電極１２４が形成される。この結果、図１２に示される半導体リレー１１０ａが得られる。半導体リレー１１０ａの動作は、半導体リレー１１０と同様である。
　［効果等］
　半導体リレー１１０ａのように、受光素子１３０ａが備える半導体層１３２に凹部が形成されることで、発光素子１２０ａからの光を受ける受光領域の面積が拡大するため、効率が向上する。また、第１の電極１３３と第２の電極１３４との間の実質的な距離が長くなるため、半導体リレー１１０ａの耐圧が向上する。高い耐圧を有する半導体リレーを作製する際には、半導体リレー１１０ａのような構造が採用されることにより、半導体リレーのサイズを縮小することが可能となる。
　（実施の形態３の変形例２）
　［構成］
　以下、実施の形態３の変形例２に係る半導体リレーについて説明する。図１３は、実施の形態３の変形例２に係る半導体リレーの構成を示す模式断面図である。なお、変形例２では、半導体リレー１１０との相違点を中心に説明が行われ、半導体リレー１１０と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
　図１３に示されるように、実施の形態３の変形例２に係る半導体リレー１１０ｂは、発光素子１２０ｂと、受光素子１３０ｂと、絶縁層１４０とを備える。半導体リレー１１０ｂにおいては、発光素子１２０ｂは、半導体層１３２（受光素子１３０ｂ）の下方に形成され、絶縁層１４０は、基板１３１の下面と、発光素子１２０ｂとの間に形成されている。
　半導体リレー１１０ｂにおいては、基板１３１は、透光性及び絶縁性を有する。基板１３１は、例えば、サファイア基板であるが、ＡｌＮなどの透光性及び絶縁性を有する窒化物半導体基板であってもよいし、他のワイドバンドギャップ半導体によって形成された半導体基板であってもよい。
　なお、発光素子１２０ｂは、絶縁層１４０の下面の全面にわたって形成されているが、発光素子１２０ｂは、半導体層１３２の、少なくとも平面視における第１の電極１３３と第２の電極１３４との間の領域に形成され、当該領域に下方から光を照射するとよい。
　［製造方法］
　次に、半導体リレー１１０ｂの製造方法について説明する。半導体リレー１１０ｂの製造においては、基板１３１上に半導体層１３２が形成され、基板１３１の下面に絶縁層１４０が形成され、絶縁層１４０の下面にｎ－ＧａＮ層１２２が形成され、ｎ－ＧａＮ層１２２の下面にｐ－ＧａＮ層１２１が形成される。
　次に、半導体層１３２上に第１の電極１３３及び第２の電極１３４が形成される。また、ｎ－ＧａＮ層１２２が露出するようにｐ－ＧａＮ層１２１の一部がエッチング等によって除去される。そして、ｐ－ＧａＮ層１２１の下面に第３の電極１２３が形成され、露出したｎ－ＧａＮ層１２２の下面に第４の電極１２４が形成される。この結果、図１３に示される半導体リレー１１０ｂが得られる。半導体リレー１１０ｂの動作は、半導体リレー１１０と同様である。
　［効果等］
　半導体リレー１１０のように、発光素子１２０が、第１の電極１３３及び第２の電極１３４と同一の面（半導体層１３２の上面）に形成される場合、発光素子１２０の寸法、及び、発光素子と電極との間隔など、設計にある程度の制限が生じる場合がある。
　これに対し、半導体リレー１１０ｂにおいては、第１の電極１３３及び第２の電極１３４が形成される面と、発光素子１２０ｂが形成される面とが異なるため、発光素子１２０ｂを大きく形成することが可能となる。つまり、設計の制限が緩和され、発光素子１２０ｂの大きさの自由度及び配置の自由度が向上する。
　また、半導体リレー１１０ｂにおいては、発光素子１２０ｂは、半導体層１３２の第１の電極１３３の直下の部分、及び、第２の電極１３４の直下の部分に下面側から光を照射することができる。そうすると、半導体層１３２の第１の電極１３３の直下の部分、及び、第２の電極１３４の直下の部分の低抵抗化が促進されるため、第１の電極１３３の直下の部分及び第２の電極１３４の直下の部分の接触抵抗を低減させる効果が得られる。
　（実施の形態３の変形例３）
　［構成］
　以下、実施の形態３の変形例３に係る半導体リレーについて説明する。図１４は、実施の形態３の変形例３に係る半導体リレーの構成を示す模式断面図である。なお、変形例３では、半導体リレー１１０ｂとの相違点を中心に説明が行われ、半導体リレー１１０ｂと実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
　図１４に示されるように、実施の形態３の変形例３に係る半導体リレー１１０ｃは、発光素子１２０ｃと、受光素子１３０ｃと、絶縁層１４０とを備える。半導体リレー１１０ｃにおいては、受光素子１３０ｃが有する半導体層１３２に、下方に向かって凹んだ凹部１３５ｃが形成されている。つまり、受光素子１３０ｃは、半導体層１３２の上面に凹部が形成されたリセス構造を有する。半導体リレー１１０ｃは、半導体リレー１１０ｂの製造方法において、さらに、凹部１３５ｃが形成される工程が含まれる。半導体リレー１１０ｃの動作は、半導体リレー１１０と同様である。
　［効果等］
　半導体リレー１１０ｃのように、受光素子１３０ｃが備える半導体層１３２に凹部１３５ｃが形成されることで、第１の電極１３３と第２の電極１３４との間の実質的な距離が長くなる。これにより、半導体リレー１１０ｃは、半導体リレー１１０ｂよりも耐圧が向上されている。高い耐圧を有する半導体リレーを作製する際には、半導体リレー１１０ｃのような構造が採用されることにより、半導体リレーのサイズを縮小することが可能となる。
　（実施の形態４）
　［構成］
　以下、実施の形態４に係る半導体リレーについて説明する。図１５は、実施の形態４に係る半導体リレーの構成を示す模式断面図である。なお、実施の形態４では、半導体リレー１１０との相違点を中心に説明が行われ、半導体リレー１１０と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
　図１５に示されるように、実施の形態４に係る半導体リレー１１０ｄは、発光素子１２０ｄと、受光素子１３０ｄと、絶縁層１４０とを備える。半導体リレー１１０ｄにおいては、受光素子１３０ｄが備える２つの電極のうち一方の電極である第１の電極１３３、及び、絶縁層１４０は、半導体層１３２上に形成されている。受光素子１３０ｄが備える２つの電極のうち他方の電極である第２の電極１３４は、基板１３１の下面に形成されている。発光素子１２０ｄは、絶縁層１４０上に形成されている。
　半導体リレー１１０ｄにおいては、具体的には、半導体層１３２の上面のうちの端部の領域に第１の電極１３３が形成され、発光素子１２０ｄは、半導体層１３２上に、第１の電極１３３と横方向において並んで配置されている。発光素子１２０ｄは、主として下方に向かって光を発する。
　半導体リレー１１０ｄにおいては、第１の電極１３３及び第２の電極１３４が基板１３１の厚み方向に並んで配置されている。このため、受光素子１３０ｄにおいて、電流は、基板１３１の厚み方向に流れる。なお、半導体リレー１１０ｄにおいて、基板１３１は、導電性を有する材料によって形成される。
　なお、発光素子１２０ｄは、半導体層１３２上に、平面視において第１の電極１３３の周辺を囲むように形成されてもよい。また、発光素子１２０ｄは、半導体層１３２上に、平面視において第１の電極１３３を挟むように形成されてもよい。例えば、発光素子１２０ｄは、半導体層１３２上に、平面視においてストライプ状に形成された第１の電極１３３を短手方向から挟むように、２箇所に分かれて形成されてもよい。
　これにより、半導体層１３２において発光素子１２０ｄからの光が照射される領域が増えるため、効率が向上される。
　［製造方法］
　次に、半導体リレー１１０ｄの製造方法について説明する。半導体リレー１１０ｄの製造においては、基板１３１上に半導体層１３２が形成され、半導体層１３２上に絶縁層１４０が形成され、絶縁層１４０上にｎ－ＧａＮ層１２２が形成され、ｎ－ＧａＮ層１２２上にｐ－ＧａＮ層１２１が形成される。
　次に、半導体層１３２が少なくとも１箇所露出するように、ｐ－ＧａＮ層１２１、ｎ－ＧａＮ層１２２、絶縁層１４０がエッチング等によって除去される。そして、露出した半導体層１３２上に第１の電極１３３が形成される。
　次に、ｎ－ＧａＮ層１２２が露出するようにｐ－ＧａＮ層１２１の一部がエッチング等によって除去される。続いて、ｐ－ＧａＮ層１２１上に第３の電極１２３が形成され、露出したｎ－ＧａＮ層１２２上に第４の電極１２４が形成される。
　そして、基板１３１の下面に第２の電極１３４が形成される。この結果、図１５に示される半導体リレー１１０ｄが得られる。半導体リレー１１０ｄの動作は、半導体リレー１１０と同様である。
　［効果等］
　半導体リレー１１０ｄにおいては、受光素子１３０ｄにおいて電流が基板１３１の厚み方向に流れる。このため、半導体リレー１１０ｄは、高耐圧化を図ること、及び、大電流化を図ることが容易となる。受光素子１３０ｄのような、いわゆる縦型デバイスにおいては、耐圧は、半導体層１３２の厚みによって決まる。このため、半導体リレー１１０ｄは、同じ耐圧を有する横型デバイス構造の半導体リレー１１０に比べて寸法を小さくすることができる。
　（実施の形態４の変形例）
　［構成］
　以下、実施の形態４の変形例に係る半導体リレーについて説明する。図１６は、実施の形態４の変形例に係る半導体リレーの構成を示す模式断面図である。なお、変形例では、半導体リレー１１０ｄとの相違点を中心に説明が行われ、半導体リレー１１０ｄと実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
　図１６に示されるように、実施の形態４の変形例に係る半導体リレー１１０ｅは、発光素子１２０ｅと、受光素子１３０ｅと、絶縁層１４０とを備える。半導体リレー１１０ｅにおいては、受光素子１３０ｅが備える半導体層１３２に、上方に向かって突出した凸部１３６ｅが形成されている。凸部１３６ｅが形成されることにより、半導体層１３２の上面は、第１の面１３７ｅと、第１の面１３７ｅよりも上方に位置する第２の面１３８ｅと、第１の面１３７ｅ及び第２の面１３８ｅの間の傾斜面１３９ｅとを含む。凸部１３６ｅの立体形状は、例えば、Ｙ軸方向を長手方向とするリッジ状であり、第１の面１３７ｅ、第２の面１３８ｅ、及び、傾斜面１３９ｅのそれぞれは、例えば、平面である。
　受光素子１３０ｅが備える第３の電極１２３は、第２の面１３８ｅ上に形成されている。受光素子１３０ｅが備える第２の電極１３４は、基板１３１の下面に形成されている。
　絶縁層１４０は、第１の面１３７ｅ、傾斜面１３９ｅ、及び、第２の面１３８ｅの傾斜面１３９ｅ側の端部にまたがって形成されている。絶縁層１４０は、傾斜面１３９ｅに沿って形成され、傾斜面１３９ｅに沿う形状を有する。
　発光素子１２０ｅは、絶縁層１４０上に形成され、絶縁層１４０と同様に、傾斜面１３９ｅに沿って形成され、傾斜面１３９ｅに沿う形状を有する。発光素子１２０ｅは、半導体層１３２の第１の面１３７ｅ上に、平面視において第１の電極１３３を挟むように形成されている。
　このように、発光素子１２０ｅが傾斜面１３９ｅに沿って形成されれば、発光素子１２０ｅは、通常、光の当たりにくい第１の電極１３３の直下の領域（凸部１３６ｅ）に光を照射することができる。
　なお、発光素子１２０ｅは、第１の電極１３３の直下の領域（凸部１３６ｅ）に光を照射できればよく、発光素子１２０ｅの配置は特に限定されない。例えば、凸部１３６ｅが基板１３１上の横方向（Ｘ軸方向）の一方の端部に配置され、発光素子１２０ｅは、凸部１３６ｅに基板１３１の他方の端部側から光を照射できるように配置されてもよい。
　［製造方法］
　次に、半導体リレー１１０ｅの製造方法について説明する。半導体リレー１１０ｅの製造においては、基板１３１上に半導体層１３２が形成され、形成された半導体層１３２が凸部１３６ｅを有する形状に加工される。加工された半導体層１３２上に絶縁層１４０が形成され、絶縁層１４０上にｎ－ＧａＮ層１２２が形成され、ｎ－ＧａＮ層１２２上にｐ－ＧａＮ層１２１が形成される。
　次に、凸部１３６ｅの第２の面１３８ｅの少なくとも一部が露出するように、ｐ－ＧａＮ層１２１、ｎ－ＧａＮ層１２２、絶縁層１４０がエッチング等によって除去される。続いて、露出した第２の面１３８ｅ上に第１の電極１３３が形成される。
　次に、ｎ－ＧａＮ層１２２が露出するようにｐ－ＧａＮ層１２１の一部がエッチング等によって除去される。続いて、ｐ－ＧａＮ層１２１上に第３の電極１２３が形成され、露出したｎ－ＧａＮ層１２２上に第４の電極１２４が形成される。
　そして、基板１３１の下面に第２の電極１３４が形成される。この結果、図１６に示される半導体リレー１１０ｅが得られる。半導体リレー１１０ｅの動作は、半導体リレー１１０と同様である。
　［効果等］
　半導体リレー１１０ｅにおいて、発光素子１２０ｅは、第１の電極１３３の直下の領域（凸部１３６ｅ）に効率よく光を照射することができる。
　（実施の形態５）
　［構成］
　以下、実施の形態５に係る半導体リレーについて説明する。図１７は、実施の形態５に係る半導体リレーの構成を示す模式断面図である。なお、実施の形態５では、半導体リレー１１０との相違点を中心に説明が行われ、半導体リレー１１０と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。
　図１７に示されるように、実施の形態５に係る半導体リレー１１０ｆは、発光素子１２０ｆと、受光素子１３０ｆと、絶縁層１４０とを備える。半導体リレー１１０ｆが備える受光素子１３０ｆにおいては、基板１３１上に半導体層１３２が部分的に形成されている。つまり、基板１３１の上面には、半導体層１３２が形成されていない領域が含まれる。
　また、受光素子１３０ｆが備える２つの電極のうち第１の電極１３３は、半導体層１３２上に形成されており、第２の電極１３４は、基板１３１の上面のうち半導体層１３２が形成されていない領域に形成されている。
　このように、半導体リレー１１０ｆが備える受光素子１３０ｆにおいて、半導体層１３２、及び、第２の電極１３４は、基板１３１上に形成され、第１の電極１３３は、半導体層１３２上に形成されている。半導体リレー１１０ｆにおいては、第１の電極１３３及び第２の電極１３４は、基板１３１の厚み方向における位置が異なる。このため、受光素子１３０ｆにおいて、電流は、基板１３１の厚み方向に流れる。なお、半導体リレー１１０ｆにおいて、基板１３１は、導電性を有する材料によって形成される。
　［製造方法］
　次に、半導体リレー１１０ｆの製造方法について説明する。半導体リレー１１０ｆの製造においては、基板１３１上に半導体層１３２が形成され、半導体層１３２上に絶縁層１４０が形成され、絶縁層１４０上にｎ－ＧａＮ層１２２が形成され、ｎ－ＧａＮ層１２２上にｐ－ＧａＮ層１２１が形成される。
　次に、ｐ－ＧａＮ層１２１が、第３の電極１２３を形成するための領域を残して、エッチング等によって部分的に除去される。これによりｎ－ＧａＮ層１２２が露出する。続いて、露出したｎ－ＧａＮ層１２２が、第４の電極１２４を形成するための領域を残してエッチング等によって部分的に除去される。このとき、絶縁層１４０も合わせて除去される。これにより、半導体層１３２が露出する。
　次に、露出した半導体層１３２が、第１の電極１３３を形成するための領域を残して、エッチング等によって部分的に除去される。これにより、基板１３１が露出する。
　そして、ｐ－ＧａＮ層１２１上に第３の電極１２３が形成され、露出したｎ－ＧａＮ層１２２上に第４の電極１２４が形成され、露出した半導体層１３２上に第１の電極１３３が形成され、露出した基板１３１上に第２の電極１３４が形成される。この結果、図１７に示される半導体リレー１１０ｆが得られる。半導体リレー１１０ｆの動作は、半導体リレー１１０と同様である。
　［効果等］
　半導体リレー１１０ｆにおいては、受光素子１３０ｆにおいて電流が基板１３１の厚み方向に流れる。このため、半導体リレー１１０ｆは、高耐圧化を図ること、及び、大電流化を図ることが容易となる。なお、耐圧は、半導体層１３２の厚みを大きくすることによって向上される。
　また、半導体リレー１１０ｆにおいては、基板１３１の下面に構成要素を形成する必要が無い。言い換えれば、半導体リレー１１０ｆが備える構成要素は、全て、基板１３１の上面側に形成される。したがって、半導体リレー１１０ｆは、作製プロセスが容易であるという利点を有する。
　（実施の形態６）
　なお、上記実施の形態３～５で説明された半導体リレーのうち、特に、半導体層１３２上に第１の電極１３３及び第２の電極１３４の少なくとも一方の電極が形成されている半導体リレーにおいては、電極によって発光素子からの光が遮られるために、半導体層１３２のうち、電極と接触する部分が低抵抗化しにくい場合がある。つまり、接触抵抗（コンタクト抵抗）が大きくなってしまう場合がある。
　このような場合、半導体層１３２上に形成された電極は、例えば、透明電極（透光性を有する電極）であるとよい。つまり、第１の電極１３３及び第２の電極１３４の少なくとも一方の電極は、透明電極であってもよい。また、半導体層１３２において、半導体層１３２上に形成された電極の下方の領域には、他の領域よりも高い濃度のキャリアがドープされていてもよい。
　これにより、半導体層１３２のうち、電極と接触する部分の低抵抗化が促進される。つまり、接触抵抗（コンタクト抵抗）が低減される。
　（実施の形態３～６のまとめ）
　本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に積層された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する半導体層と、前記半導体層と電気的に接続された２つの電極とを有し、前記半導体層は、前記発光素子からの光を吸収することによって絶縁性から導電性に切り替わる。
　このような半導体リレーは、一般的な半導体リレーの光電変換素子及びスイッチング素子の機能が、１つの受光素子によって実現されており、部品点数が少なくなるため小型化が容易である。また、このような半導体リレーにおいては、発光素子と受光素子とが積層されており、発光素子と受光素子とを１チップに集積しやすいため、小型化が容易である。
　例えば、半導体リレーは、さらに、前記発光素子と前記受光素子との間に形成された、透光性を有する絶縁層を備える。
　このような絶縁層によれば、半導体リレーの絶縁耐圧を高めることができる。
　例えば、前記絶縁層は、１Ｅ１７ｃｍ－３以上のＣ濃度を有する窒化物半導体によって形成されている。
　このような絶縁層によれば、半導体リレーの絶縁耐圧を高めることができる。
　例えば、前記絶縁層は、ｐ型半導体層及びｎ型半導体が交互に少なくとも３層以上積層された構造を有する。
　このような絶縁層によれば、半導体リレーの絶縁耐圧を高めることができる。
　例えば、前記２つの電極は、前記半導体層上に形成され、前記発光素子は、前記半導体層の上方に形成されている。
　このような半導体リレーは、受光素子において電流を横方向に流すことができる。つまり、このような半導体リレーは、横型デバイスである。
　例えば、前記２つの電極は、前記半導体層上に形成され、前記発光素子は、前記半導体層の下方に形成され、前記絶縁層は、前記基板の下面と、前記発光素子との間に形成されている。
　これにより、半導体層の発光素子側に電極が形成されないため、半導体層における受光面積が向上される。
　例えば、前記基板は、透光性及び絶縁性を有する。
　これにより、半導体層は、基板を介して発光素子からの光を受けることができる。
　例えば、前記２つの電極は、前記半導体層上に形成され、前記半導体層の、平面視における前記２つの電極の間の領域には、凹部が形成されている。
　これにより、２つの電極間の実質的な距離が長くなるため、受光素子の高耐圧化が実現される。
　例えば、前記半導体層の、平面視における前記２つの電極の間の領域には、凹部が形成されており、前記発光素子は、前記凹部に形成され、前記凹部に沿う形状を有する。
　これにより、２つの電極間の実質的な距離が長くなるため、受光素子の高耐圧化が実現される。
　例えば、前記２つの電極のうち一方の電極、及び、前記絶縁層は、前記半導体層上に形成され、前記２つの電極のうち他方の電極は、前記基板の下面に形成され、前記発光素子は、前記絶縁層上に形成されている。
　このような半導体リレーは、受光素子において電流を縦方向（積層方向）に流すことができる。つまり、このような半導体リレーは、縦型デバイスである。したがって、受光素子の高耐圧化、大電流化が実現される。
　例えば、前記半導体層の上面は、第１の面と、前記第１の面よりも上方に位置する第２の面と、前記第１の面及び前記第２の面の間の傾斜面とを含み、前記一方の電極は、前記第２の面に形成され、前記発光素子及び前記絶縁層は、前記傾斜面に沿って形成されている。
　このような半導体リレーは、発光素子が傾斜面に沿って形成されることにより、半導体層上に形成された電極の直下の部分に発光素子からの光が当たりやすくなりため、受光素子を効率的に動作させることができる。
　例えば、前記半導体層、及び、前記２つの電極のうち一方の電極は、前記基板上に形成され、前記２つの電極のうち他方の電極は、前記半導体層上に形成されている。
　このような半導体リレーは、受光素子が有する２つの電極がいずれも基板の上方に形成されながら、一方で、受光素子において電流を縦方向（積層方向）に流すことができる。つまり、２つの電極が横型デバイスと同様の配置でありながら、縦型デバイスと同様に、受光素子の高耐圧化を図ることができる。
　例えば、前記半導体層は、窒化物半導体によって形成されている。
　このように、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有する窒化物半導体が半導体層に用いられることで、受光素子が高耐圧化される。
　例えば、前記半導体層は、前記窒化物半導体であるＡｌＧａＮによって形成されている。
　このように、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有するＡｌＧａＮが半導体層に用いられることで、受光素子が高耐圧化される。
　例えば、前記半導体層は、アクセプター型の第１不純物と、イオン化エネルギーが前記第１不純物よりも小さく、かつ、濃度が前記第１不純物よりも低いドナー型の第２不純物とを含み、前記半導体層には、前記第１不純物のイオン化エネルギーと前記第２不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている。
　このように、半導体層においてトラップ準位が形成されることにより、半導体層は、発光素子からの光を受けているときに導電性に切り替わることができる。
　例えば、前記第１不純物の濃度から前記第２不純物の濃度を差し引いた濃度は、１Ｅ１６ｃｍ－３以上１Ｅ１８ｃｍ－３以下である。
　このような範囲の不純物濃度によれば、半導体リレーは、効果的かつ効率的なリレー動作を行うことができる。
　例えば、前記２つの電極の少なくとも一方の電極は、前記半導体層上に形成され、前記半導体層において、前記少なくとも一方の電極の下方の領域には、他の領域よりも高い濃度のキャリアがドープされている。
　これにより、半導体層のうち電極と接触する部分が低抵抗化しやすくなる。つまり、半導体層と電極とのコンタクト抵抗を低減させることができる。
　例えば、前記２つの電極の少なくとも一方の電極は、透明電極である。
　これにより、半導体層のうち、電極と接触する部分に光があたりやすくなるため、当該部分の低抵抗化が促進される。つまり、半導体層と電極とのコンタクト抵抗を低減させることができる。
　例えば、前記発光素子は、ｐ型の窒化物半導体とｎ型の窒化物半導体との接合によって形成され、前記半導体リレーは、さらに、前記ｐ型の窒化物半導体に電気的に接続された第１の電極と、前記ｎ型の窒化物半導体に電気的に接続された第２の電極とを備える。
　これにより、受光素子（基板）が発光素子と同種の窒化物半導体によって形成される場合には、受光素子及び発光素子を、連続的な結晶成長によって形成することができる。このため、プロセスの簡易化、光照射効率向上、及び、動作遅延時間の改善などが実現される。
　例えば、前記基板は、窒化物半導体によって形成されている。
　これにより、半導体層及び発光素子が窒化物半導体によって形成される場合、受光素子及び発光素子の結晶性を向上させることができる。このため、半導体リレーにおいて発光機能及び受光機能を向上させることができる。
　（実施の形態７）
　［構成］
　まず、実施の形態７に係る半導体リレーの構成について説明する。図１８は、実施の形態７に係る半導体リレーの構成を示す模式断面図である。
　図１８に示されるように、実施の形態７に係る半導体リレー２１０は、窒化物半導体からなる発光素子２２０と、窒化物半導体からなる受光素子２３０と、受光素子と発光素子の間に形成された絶縁層２４０から構成される。
　まず、発光素子２２０について説明する。発光素子２２０は、ｎ－ＡｌＧａＮ層２２１、活性層２２２、ｐ－ＡｌＧａＮ層２２３、ｐ－ＧａＮ層２２４が順次形成された発光ダイオードである。なお、ｎ－ＡｌＧａＮ層、ｐ－ＡｌＧａＮ層、及び、ｐ－ＧａＮ層のそれぞれは、言い換えれば、ｎ型ＡｌＧａＮ層、ｐ型ＡｌＧａＮ層、及び、ｐ型ＧａＮ層である。ｎ－ＡｌＧａＮ層２２１上には第３の電極２２５、ｐ－ＧａＮ層２２４上には第４の電極２２６が形成される。
　ｎ－ＡｌＧａＮ層２２１は、ｎ型窒化物半導体の一例であり、絶縁層２４０上に形成される。ｎ型不純物として、Ｓｉがドーピングされる。
　活性層２２２は、窒化物半導体であり、例えばＩｎｘＧａ１－ｘＮ（好ましくは０．０１≦ｘ≦０．２０）である。活性層２２２はｎ－ＡｌＧａＮ層２２１上に形成される。活性層２２２は、単一量子井戸構造に限定されず、例えば、ＩｎＧａＮ量子井戸層、ＧａＮ障壁層からなるＩｎＧａＮ／ＧａＮ多重量子井戸構造、あるいはＩｎＧａＮ量子井戸層、ＡｌＧａＮ障壁層からなるＩｎＧａＮ／ＡｌＧａＮ多重量子井戸構造でもよい。
　ｐ－ＡｌＧａＮ層２２３は、ｐ型の窒化物半導体の一例であり、活性層２２２上に形成される。ｐ型不純物として、Ｍｇがドーピングされる。
　ｐ－ＧａＮ層２２４は、ｐ型の窒化物半導体の一例であり、ｐ－ＡｌＧａＮ層２２３上に形成される。ｐ型不純物として、Ｍｇがドーピングされる。
　第３の電極２２５は、言い換えればカソード電極である。ｎ－ＡｌＧａＮ層２２１上に部分的に形成される。第３の電極２２５は、ｎ－ＡｌＧａＮ層２２１の上面のうち、活性層２２２、ｐ－ＡｌＧａＮ層２２３、ｐ－ＧａＮ層２２４が除去された領域に形成されている。第３の電極２２５は、例えば、Ｔｉ／Ａｌ系の材料によって形成されている。
　第４の電極２２６は、言い換えればアノード電極である。ｐ－ＧａＮ層２２４上に部分的に形成される。第４の電極２２６は、例えば、Ｔｉ／Ａｌ系の材料によって形成されている。
　第３の電極２２５と第４の電極２２６に電圧を印加することにより、発光素子２２０は発光する。
　このように、発光素子２２０は、例えば、窒化物半導体によって形成されている。なお、発光素子２２０は、ＧａＡｓまたはＺｎＳｅなどの窒化物半導体以外の材料を用いて形成されてもよい。発光素子２２０は、異種半導体間におけるキャリアの相互作用によって発光現象を誘発することが可能であれば、他の材料の組み合わせによって形成されてもよいし、他の構造を有してもよい。
　発光素子２２０に上記の活性層２２２を用いることで、バンドギャップエネルギーの大きな発光素子、例えばｐ－ＧａＮ層とｎ－ＧａＮ層との接合により発光素子を形成する場合と比べて、発光素子の活性層のバンドギャップエネルギーが小さくて済む。言い換えると、発光素子を駆動させる電圧を小さくできるので、消費電力を小さくできる。
　次に、受光素子２３０について説明する。受光素子２３０は、基板２３１と、半導体層２３２と、第１の電極２３３と第２の電極２３４とを備える。
　基板２３１は、上面に半導体層２３２が形成される板材である、基板２３１の平面視形状は、例えば矩形であるが、円形などであってもよく、特に限定されない。基板２３１は、例えば、ＧａＮによって形成されたＧａＮ基板である。つまり、基板２３１は、例えば、窒化物半導体によって形成される。なお、基板２３１は、Ｓｉ基板、ＳｉＣ基板、ＧａＡｓ基板、ＧａＰ基板、ＧａＯ基板、またはサファイア基板などであってもよい。
　半導体層２３２は、基板２３１上に形成された、半絶縁性を有する半導体層である。半導体層２３２の詳細構成は、半導体層３２及び半導体層１３２等と同様である。
　半導体層２３２は、例えばＩｎｙＧａ１－ｙＮ（好ましくは０．２０≦ｙ≦０．４０）をから形成される。なお、半導体層２３２は、単一の層に限定されず、例えば、ＩｎＧａＮ／ＧａＮ、ＩｎＧａＮ／ＡｌＧａＮなどの積層構造でもよい。
　ただし、半導体層２３２は、発光素子２２０の活性層２２２が発する光を吸収する必要がある。半導体層２３２と発光素子２２０の活性層２２２の両方にＩｎＧａＮを用いる場合は、半導体層２３２におけるＩｎｙＧａ１－ｙＮと、活性層におけるＩｎｘＧａ１－ｘＮにおいて、ｙ＞ｘの関係を満たすように組成を調整すればよい。このように調整することで、半導体層２３２のバンドギャップエネルギーは、発光素子２２０の活性層２２２のバンドギャップエネルギーよりも小さくなる。すなわち、半導体層２３２は、発光素子２２０の活性層２２２が発する光を吸収して、後述するように低抵抗化することができる。
　第１の電極２３３及び第２の電極２３４は、半導体層２３２と電気的に接続された２つの電極である。第１の電極２３３及び第２の電極２３４は、半導体層２３２上に離間して形成されている。第１の電極２３３及び第２の電極２３４は、具体的には、例えば、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯ（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ）などの材料によって形成された透明電極であってもよい。半導体層２３２の上面のうち、平面視における第１の電極２３３と第２の電極２３４との間には、絶縁層２４０が形成されている。つまり、絶縁層２４０は、半導体層２３２上の、第１の電極２３３及び第２の電極２３４が形成されていない領域に形成されている。
　次に、絶縁層２４０について説明する。絶縁層２４０は、積層方向において発光素子２２０と受光素子２３０との間に形成された、透光性を有する高抵抗の絶縁層である。絶縁層２４０は、発光素子２２０からの光を透過させ受光素子に照射することができる。絶縁層２４０は、例えば、窒化物半導体によって形成される。絶縁層２４０は、より具体的には、例えば、ＧａＮによって形成される。絶縁層２４０は、発光素子２２０から発せられる光を吸収しないバンドギャップを有する半導体であればよく、例えば、ＡｌＧａＮなど窒化物半導体の多元混晶でもよい。
　また、絶縁層２４０には、１Ｅ１７ｃｍ－３以上の不純物濃度のＣ（炭素）がドープされていてもよい。これにより、発光素子２２０と受光素子２３０との間の絶縁性が保たれる。
　以上説明した半導体リレー２１０の動作は、半導体リレー１０及び半導体リレー１１０等と同様である。また、半導体リレー２１０の製造方法は、半導体リレー１１０と同様である。
　［効果等］
　さらに、受光素子２３０の半導体層２３２に、例えばバンドギャップエネルギーの大きなＧａＮを用いる場合、発光素子２２０の活性層２２２のバンドギャップエネルギーはＧａＮよりも大きくする必要がある。言い換えると、発光素子２２０を駆動させる電圧を大きくする必要があり、消費電力が大きくなってしまう。
　これに対し、受光素子２３０の半導体層２３２に、ＧａＮと対比してバンドギャップエネルギーが小さい、例えばＩｎＧａＮを用いることで、発光素子２２０の活性層２２２のバンドギャップエネルギーが小さくて済む。言い換えると、発光素子２２０を駆動させる電圧を小さくできるので、消費電力を小さくできる。
　（実施の形態８）
　［構成］
　以下、実施の形態８に係る半導体リレーについて説明する。図１９は、実施の形態８に係る半導体リレーの構成を示す模式断面図である。なお、実施の形態８では、半導体リレー２１０との相違点を中心に説明が行われ、半導体リレー２１０と実質的に同一の機能を有する構成要素については形状等が異なる場合も同一の符号が付される場合がある。まず、実施の形態８に係る半導体リレーの構成について説明する。図１９は、実施の形態８に係る半導体リレーの模式断面図である。
　図１９に示されるように、実施の形態８に係る半導体リレー３１０は、窒化物半導体からなる発光素子３２０と、窒化物半導体からなる受光素子３３０と、受光素子３３０と発光素子３２０の間に形成された絶縁層３４０から構成される。つまり、図１９に示されるように、実施の形態８に係る半導体リレー３１０は、発光素子３２０と、受光素子３３０と、絶縁層３４０とを備える。
　発光素子３２０は、ｎ－ＡｌＧａＮ層３２１と、活性層３２２と、ｐ－ＡｌＧａＮ層３２３と、ｐ－ＧａＮ層３２４と、第３の電極３２５と、第４の電極３２６とを備える。受光素子３３０は、基板３３１と、半導体層３３２と、第１の電極３３３と、第２の電極３３４とを備える。
　半導体リレー３１０においては、受光素子３３０が備える２つの電極のうち一方の電極である第１の電極３３３、及び、絶縁層３４０は、半導体層３３２上に形成されている。受光素子３３０が備える２つの電極のうち他方の電極である第２の電極３３４は、基板３３１の下面に形成されている。発光素子３２０は、絶縁層３４０上に形成されている。
　半導体リレー３１０においては、具体的には、半導体層３３２の上面のうちの端部の領域に第１の電極３３３が形成され、発光素子３２０は、半導体層３３２上に、第１の電極３３３と横方向において並んで配置されている。発光素子３２０は、主として下方に向かって光を発する。
　半導体リレー３１０においては、第１の電極３３３及び第２の電極３３４が基板３３１の厚み方向に並んで配置されている。このため、受光素子３３０において、電流は、基板３３１の厚み方向に流れる。なお、半導体リレー３１０において、基板３３１は、導電性を有する材料によって形成される。
　なお、発光素子３２０は、半導体層３３２上に、平面視において第１の電極３３３の周辺を囲むように形成されてもよい。また、発光素子３２０は、半導体層３３２上に、平面視において第１の電極３３３を挟むように形成されてもよい。例えば、発光素子３２０は、半導体層３３２上に、平面視においてストライプ状に形成された第１の電極３３３を短手方向から挟むように、２箇所に分かれて形成されてもよい。
　これにより、半導体層３３２において発光素子３２０からの光が照射される領域が増えるため、効率が向上される。
　半導体リレー３１０の動作は、半導体リレー３１０と同様である。
　［効果等］
　半導体リレー３１０においては、受光素子３３０において電流が基板３３１の厚み方向に流れる。このため、半導体リレー３１０は、高耐圧化を図ること、及び、大電流化を図ることが容易となる。受光素子３３０のような、いわゆる縦型デバイスにおいては、耐圧は、半導体層３３２の厚みによって決まる。このため、半導体リレー３１０は、同じ耐圧を有する横型デバイス構造の半導体リレー２１０に比べて寸法を小さくすることができる。
　（実施の形態７及び８のまとめ）
　本開示の一態様に係る半導体リレーは、活性層を有する発光素子と、前記発光素子に積層された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する半導体層と、前記半導体層と電気的に接続された２つの電極とを有し、前記半導体層は、前記発光素子からの光を吸収することによって絶縁性から導電性に切り替わる。
　このような半導体リレーは、一般的な半導体リレーの光電変換素子及びスイッチング素子の機能が、１つの受光素子によって実現されており、部品点数が少なくなるため小型化が容易である。また、このような半導体リレーにおいては、発光素子と受光素子とが積層されており、発光素子と受光素子とを１チップに集積しやすいため、小型化が容易である。
　例えば、前記活性層のバンドギャップエネルギーは、前記半導体層のバンドギャップエネルギーよりも大きい。
　例えば、前記活性層はＩｎＧａＮである。
　例えば、前記半導体層はＩｎＧａＮである。
　例えば、前記半導体層は、アクセプター型の第１不純物と、イオン化エネルギーが前記第１不純物よりも小さく、かつ、濃度が前記第１不純物よりも低いドナー型の第２不純物とを含み、前記半導体層には、前記第１不純物のイオン化エネルギーと前記第２不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている。
　例えば、前記第１不純物の濃度から前記第２不純物の濃度を差し引いた濃度は、１Ｅ１６ｃｍ－３以上１Ｅ１８ｃｍ－３以下である。
　例えば、前記半導体リレーは、さらに、前記発光素子と前記受光素子との間に形成された、透光性を有する絶縁層を備える。
　例えば、前記２つの電極のうち一方の電極、及び、前記絶縁層は、前記半導体層上に形成され、前記２つの電極のうち他方の電極は、前記基板の下面に形成され、前記発光素子は、前記絶縁層上に形成されている。
　例えば、前記絶縁層は少なくともＡｌを含む窒化物半導体である。
　（実施の形態９）
　［構成］
　まず、実施の形態９に係る半導体リレーの構成について説明する。図２０は、実施の形態９に係る半導体リレーの模式断面図である。図２１は、実施の形態９に係る半導体リレーが備える受光素子の上面図である。なお、図２１では、複数のｐ型半導体部３７（第１ｐ型半導体層３６）の形状及び配置を示すために、複数のｐ型半導体部３７を覆う第１の電極３３が破線で図示されている。
　図２０に示されるように、実施の形態９に係る半導体リレー４１０は、発光素子２０と、発光素子２０に対向して配置された受光素子４３０とを備える。また、半導体リレー４１０は、入力端子４１、入力端子４２、出力端子５１、及び、出力端子５２の４つの端子を備える。つまり、半導体リレー４１０は、４端子の素子である。半導体リレー４１０は、スイッチとして動作する。
　受光素子４３０は、基板３１と、半導体層３２と、第１の電極３３と、第２の電極３４と、第１ｐ型半導体層３６とを備える。このように、半導体リレー４１０は、半導体リレー１０と受光素子４３０の構成が異なる。具体的には、受光素子４３０は、受光素子３０に第１ｐ型半導体層３６が追加された構成である。以下、第１ｐ型半導体層３６の構成について詳細に説明する。
　第１ｐ型半導体層３６は、半導体層３２上に形成された、ｐ型の半導体層である。第１ｐ型半導体層３６は、例えば、ｐ型の窒化物半導体によって形成される。第１ｐ型半導体層３６は、具体的には、例えば、Ｐ型のＩｎＡｌＧａＮによって形成される。
　さらに具体的には、第１ｐ型半導体層３６には、例えば、Ｍｇのような不純物がドープされ、かつ、キャリア濃度が１Ｅ１８ｃｍ－３以上１Ｅ２０ｃｍ－３以下のｐ型ＩｎＡｌＧａＮが用いられる。つまり、第１ｐ型半導体層３６には、発光素子２０に用いられているｐ型半導体と同様の不純物を含み、かつ、発光素子２０に用いられているｐ型半導体と同様のキャリア濃度のｐ型の半導体が用いられる。第１ｐ型半導体層３６の厚みは、例えば、４００ｎｍである。
　第１ｐ型半導体層３６は、具体的には、複数のｐ型半導体部３７に分かれて形成されている。言い換えれば、第１ｐ型半導体層３６は、所定形状にパターニングされている。第１ｐ型半導体層３６は、具体的には、複数のｐ型半導体部３７に分かれて形成されている。図２１に示されるように、平面視において、複数のｐ型半導体部３７のそれぞれは、例えば、矩形であり、複数のｐ型半導体部３７は、マトリクス状に配置される。
　このような、離散的な第１ｐ型半導体層３６は、以下のようにして形成される。まず、半導体層３２上に連続的なｐ型ＩｎＡｌＧａＮ層が形成される。次に、形成された連続的なｐ型ＩｎＡｌＧａＮ層がドライエッチング等で部分的に除去されることにより、ｐ型ＩｎＡｌＧａＮ層が離散的に残る。この残ったｐ型ＩｎＡｌＧａＮ層が、複数のｐ型半導体部３７であり、第１ｐ型半導体層３６を構成する。
　受光素子４３０において、第１の電極３３は、半導体層３２及び第１ｐ型半導体層３６に接して形成される。第１の電極３３は、具体的には、複数のｐ型半導体部３７の全てを覆うように半導体層３２上に形成されている。一方で、第１の電極３３と異なり、第２の電極３４と半導体層３２との間には、ｐ型の半導体層は形成されていない。第２の電極３４は、横方向（Ｘ軸方向）において、例えば、５μｍ以上１５μｍ以下程度（例えば、１０μｍ程度）離れて形成される。第２の電極３４は、具体的には、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯによって形成された透明電極であってもよい。
　［効果等］
　次に、第１ｐ型半導体層３６によって得られる効果について説明する。半導体リレー４１０においては、発光素子２０が消灯しているとき（受光素子４３０のオフ状態）には第１ｐ型半導体層３６と半導体層３２のｐｎ接合に対して逆方向電圧が印加され、第１ｐ型半導体層３６から空乏層が広がる。これにより、第１の電極３３にかかる電界、及び、第２の電極３４にかかる電界を緩和することができる。このため、受光素子４３０ａの耐圧を向上させることができる。また、上記空乏層によって、リーク電流を低減させることができる。
　しかしながら、第１の電極３３の下面の全部が第１ｐ型半導体層３６と接し、第１の電極３３が半導体層３２に直接接しない場合、発光素子２０が発光しているとき（受光素子４３０のオン状態）にｐｎ接合のオン電圧が第１の電極３３と第２の電極３４との間に発生する。ｐｎ接合のオン電圧はオーミック接合のオン電圧、または、ショットキー接合のオン電圧に比べて大きい。このため、発光素子２０が発光しているときの消費電力が大きくなる課題がある。
　この課題を解決するために、受光素子４３０においては、第１の電極３３の下方に位置する複数のｐ型半導体部３７（第１ｐ型半導体層３６）が離散的に配置され、第１の電極３３が半導体層３２と直接接する部分が設けられている。第１の電極３３と半導体層３２との接合は、ショットキー接合またはオーミック接合である。このため、発光素子２０が発光しているときのｐｎ接合のオン電圧を小さくすることができ、消費電力も低減される。
　また、複数のｐ型半導体部３７（第１ｐ型半導体層３６）が離散的に配置される場合であっても、受光素子４３０がオフ状態の間、第１の電極３３と半導体層３２が直接接している領域は、ｐｎ接合の空乏層が延びて覆われる。つまり、ｐｎ接合の空乏層は、第１の電極３３の下面の全部を覆うことができ、これにより、発光素子２０が消灯しているときのリーク電流が抑制される。
　（実施の形態１０）
　［実施の形態１０に係る第１ｐ型半導体層の形状］
　上記実施の形態９において、第１ｐ型半導体層３６は、複数のｐ型半導体部３７がマトリクス状に配置されることによって形成された。しかしながら、第１ｐ型半導体層３６の形状（複数のｐ型半導体部３７の配置）については、特に限定されない。
　以下の実施の形態１０では、主として第１ｐ型半導体層３６の構成が異なる半導体リレー（受光素子）について説明する。図２２は、実施の形態１０に係る半導体リレーの模式断面図である。図２３は、実施の形態１０に係る半導体リレーが備える受光素子の上面図である。なお、図２３では、第１ｐ型半導体層３６ａの形状を示すために、第１ｐ型半導体層３６ａを部分的に覆う第１の電極３３が破線で図示されている。また、以下の実施の形態１０では、実施の形態９で既に説明された事項については適宜説明が省略される。
　図２２に示されるように、半導体リレー４１０ａは、受光素子４３０ａを備える。受光素子４３０ａは、第１ｐ型半導体層３６ａの平面視形状が受光素子４３０と異なる。
　図２３に示されるように、平面視において、第１ｐ型半導体層３６ａは、マトリクス状に配置された複数のｐ型半導体部３７に加えて、複数のｐ型半導体部３７を囲むｐ型半導体部であるガードリング３７ａを含む。
　複数のｐ型半導体部３７のそれぞれは、例えば、１μｍ×１μｍの正方形であり、一のｐ型半導体部３７と他のｐ型半導体部３７との間隔は、１μｍ以上２μｍ以下程度である。ｐ型半導体部３７のサイズは、このようなサイズに限定されない。なお、ｐ型半導体部３７のサイズが５μｍ×５μｍである場合は、一のｐ型半導体部３７と他のｐ型半導体部３７との間隔は、５μｍ以上であるとよい。つまり、一のｐ型半導体部３７と他のｐ型半導体部３７との間隔は、ｐ型半導体部３７の一辺の長さ以上であるとよい。また、複数のｐ型半導体部３７の数については、１つのｐ型半導体部３７の大きさ、及び、第１の電極３３の大きさに応じて変更される。つまり、複数のｐ型半導体部３７の数も特に限定されない。
　ガードリング３７ａの平面視形状は、例えば、矩形環状である。なお、ガードリング３７ａの平面視形状は第１の電極３３の形状に合わせることが望ましい。具体的には、例えば、第１の電極３３が円形であれば、ガードリング３７ａの形状も円形（円環状）とすることが望ましいが、これに限定されるものではない。ガードリング３７ａの幅は、例えば、３μｍ程度である。ガードリングとｐ型半導体部３７との間隔は、例えば、一のｐ型半導体部３７と他のｐ型半導体部３７との間隔に合わせられる。
　複数のｐ型半導体部３７は、第１の電極３３によって覆われるが、ガードリング３７ａは、一部が第１の電極３３から露出している。つまり、第１ｐ型半導体層３６を構成する複数のｐ型半導体部には、第１の電極３３に覆われているｐ型半導体部３７と、第１の電極３３の端部から一部が露出しているｐ型半導体部であるガードリング３７ａとが含まれる。具体的には、第１の電極３３の端部は、半導体層３２ではなくガードリング３７ａ上に位置する。平面視において、第１の電極３３とガードリング３７ａとが重なっている部分の幅は、例えば、２μｍ程度である。このように、ガードリング３７ａは、第１の電極３３の端部が半導体層３２と直接接触することを防いでいる。
　このようなガードリング３７ａによれば、特に電界集中が発生しやすい第１の電極３３の端部の下方をｐｎ接合とすることで電界緩和させることができ、当該端部におけるリーク電流を抑制することができる。
　［第１ｐ型半導体層のバリエーション］
　なお、ガードリング３７ａに囲まれる領域における、複数のｐ型半導体部３７の形状及び配置については、様々なバリエーションが考えられる。図２４～図２７は、複数のｐ型半導体部の形状及び配置の他のバリエーションを示す図である。なお、図２４～図２７は、受光素子の上面図である。
　例えば、図２４に示される受光素子４３０ｂが有する第１ｐ型半導体層３６ｂのように、平面視において、複数のｐ型半導体部３７ｂのそれぞれは、六角形であって、複数のｐ型半導体部３７ｂは、間隔をあけてハニカム状に配置されていてもよい。ｐ型半導体部３７ｂの平面視形状は、例えば、一辺が１μｍの正六角形である。一のｐ型半導体部３７ｂと他のｐ型半導体部３７ｂとの間隔は、例えば、１μｍ以上２μｍ以下程度である。ｐ型半導体部３７ｂの大きさ、及び、一のｐ型半導体部３７ｂと他のｐ型半導体部３７ｂとの間隔は、上記に限定されない。
　また、図２５に示される受光素子４３０ｃが有する第１ｐ型半導体層３６ｃのように、平面視において、複数のｐ型半導体部３７ｃのそれぞれは、Ｙ軸方向に延びるライン状であって、複数のｐ型半導体部３７ｃは、Ｘ軸方向に並んで配置されていてもよい。ｐ型半導体部３７ｃのＸ軸方向の幅は、例えば、１μｍであり、一のｐ型半導体部３７ｃと他のｐ型半導体部３７ｃとの間隔は、１μｍ以上２μｍ以下程度である。複数のｐ型半導体部３７ｃは、Ｙ軸方向には並ばない。
　なお、ｐ型半導体部３７ｃのＹ方向の端部は、ガードリング３７ａと直接接続されていてもよい。この場合、第１ｐ型半導体層３６ｃの平面視形状は、梯子のような形状となる。
　なお、図示されないが、複数のｐ型半導体部３７ｃのそれぞれは、Ｘ軸方向に延びるライン状であって、複数のｐ型半導体部３７ｃは、Ｙ軸方向に並んで配置されていてもよい。
　また、図２６に示される受光素子４３０ｄが有する第１ｐ型半導体層３６ｄのように、平面視において、複数のｐ型半導体部３７ｄのそれぞれは、ガードリング３７ａと同様の矩形環状であり、一のｐ型半導体部３７ｄの内側に、当該一のｐ型半導体部３７ｄよりも小さいｐ型半導体部３７ｄが配置されている。つまり、複数のｐ型半導体部３７ｄは、同心状に配置されている。
　一のｐ型半導体部３７ｄの幅は、１μｍ程度であり、一のｐ型半導体部３７ｄと、他のｐ型半導体部３７ｄとの間隔は、１μｍ以上２μｍ以下程度である。複数のｐ型半導体部３７ｄのうち、最も内側に位置するｐ型半導体部３７ｄは、一辺が１μｍ以上２μｍ以下程度の正方形、または、短辺が１μｍ以上２μｍ以下の長方形である。
　また、最も内側に位置するｐ型半導体部３７ｄは、矩形環状であってもよく、この場合、最も内側に位置するｐ型半導体部３７ｄによって囲まれる部分の大きさは、一のｐ型半導体部３７ｄと、他のｐ型半導体部３７ｄとの間隔が１μｍである場合、４μｍ四方以下である。最も内側に位置するｐ型半導体部３７ｄによって囲まれる部分の大きさは、一のｐ型半導体部３７ｄと、他のｐ型半導体部３７ｄとの間隔が２μｍである場合、５μｍ四方以下である。
　また、図２７に示される受光素子４３０ｅが有する第１ｐ型半導体層３６ｅでは、複数のｐ型半導体部３７ｅのそれぞれは、正方形（または長方形）であり、複数のｐ型半導体部３７ｅは、マトリクス状に配置されている。しかしながら、複数のｐ型半導体部３７ｅの大きさは不均一であり、第２の電極３４からの距離が遠いｐ型半導体部３７ｅほど（Ｘ軸－側に位置するｐ型半導体部３７ｅほど）平面視形状が大きくなる。つまり、第２の電極３４からの距離が遠いｐ型半導体部３７ｅほど、体積（大きさ）が大きくなる。
　例えば、ｐ型半導体部３７ｅの平面視形状は、第２の電極３４に近いものから順に、１μｍ×１μｍの正方形、１．５μｍ×１．５μｍの正方形、２μｍ×２μｍ正方形・・・となる。このとき、一のｐ型半導体部３７ｅと他のｐ型半導体部３７ｅとのＸ軸方向における間隔（ピッチ）が同じであれば、第１の電極３３及び第１の電極３３に覆われた第１ｐ型半導体層３６ｅ（ｐ型半導体部３７ｅ）によって構成される第１電極部における、第１ｐ型半導体層３６ｅの密度（第１電極部の単位体積当たりの第１ｐ型半導体層３６ｅの割合）は、第２の電極３４に近い部分ほど低くなる。
　このように、第２の電極３４に近い領域において第１ｐ型半導体層３６ｅの密度が疎であり、第２の電極３４から遠い領域において第１ｐ型半導体層３６ｅの密度が密であれば、第１の電極３３のうち高い電圧が印加される第２の電極３４に近い部分に電界が集中しやすくなる。電界が集中する部分では空乏層が延びやすくなるので、一のｐ型半導体部３７ｅと他のｐ型半導体部３７ｅとのＸ軸方向における間隔が大きくても、ｐｎ接合によって生じる空乏層により第１の電極３３の半導体層３２に接触している部分を覆うことが可能である。したがって、リーク電流が抑制される。
　［フローティングガードリング］
　上述した受光素子４３０、３０ａ～３０ｅは、さらに、半導体層３２上に、第１の電極３３と離れた状態で第１の電極３３を囲む、ｐ型半導体によって形成されたフローティングガードリングを有してもよい。図２８は、フローティングガードリングを有する受光素子の上面図である。
　図２８に示されるように、受光素子４３０ｆが有するフローティングガードリング３８は、第１の電極３３及び第２の電極３４と離れた状態で第１の電極３３及び第２の電極３４を囲むように、半導体層３２上に形成されている。フローティングガードリング３８は、第１ｐ型半導体層３６等と同様に、ｐ型半導体によって形成される。フローティングガードリング３８は、ガードリング３７ａとも接触していない。つまり、フローティングガードリング３８は、第１の電極３３、第２の電極３４、及び、ガードリング３７ａ（第１ｐ型半導体層３６）と電気的に接続されていない。
　フローティングガードリング３８の幅は、例えば、１μｍであり、フローティングガードリング３８とガードリング３７ａとの間隔は１μｍ以上２μｍ以下程度である。また、フローティングガードリング３８と第２の電極３４との間隔は３μｍ以上４μｍ以下程度である。
　なお、受光素子４３０ｆは、フローティングガードリング３８を１つだけ有しているが、受光素子４３０ｆは、複数のフローティングガードリング３８を有し、複数のフローティングガードリング３８は、同心状に配置されてもよい。この場合、複数のフローティングガードリング３８のそれぞれの幅は、例えば、１μｍであり、複数のフローティングガードリング３８の間隔は、例えば、１μｍ以上２μｍ以下程度である。なお、フローティングガードリング３８は、第１の電極３３及び第２の電極３４のうち一方の電極のみを囲む形状であってもよい。
　このようなフローティングガードリング３８によれば、高電圧印加時の電解集中を緩和することができ、結果としてリーク電流を抑制することができる。
　［リーク電流を抑制するための他の構造］
　次に、リーク電流を抑制するための他の構造について説明する。図２９は、リーク電流を抑制するための他の構造を有する受光素子の模式断面図である。
　図２９に示される受光素子４３０ｇが有する半導体層３２ｇは、平面視において第１の電極３３及び第２の電極３４を囲むようにメサ構造３９を有する。半導体層３２ｇは、具体的には、フローティングガードリング３８から外側に５μｍ程度以上離れた領域が、フローティングガードリング３８が形成されている領域よりも低いメサ構造３９を有している。このようなメサ構造３９は、フローティングガードリング３８から外側に５μｍ程度以上離れた領域が、ドライエッチング等で掘り込まれることにより形成される。フローティングガードリング３８が形成されていない場合は、ガードリング３７ａのうち電極同士が対向していない側から外側に５μｍ程度以上離れた領域にメサ構造３９が形成されてもよい。
　半導体層３２ｇの表面部分が除去されたメサ構造３９によれば、デバイス外部の表面部分を流れるリーク電流のパスを除去することができる。つまり、メサ構造３９によれば、半導体層３２ｇの外側の部分の表面が除去されることで、リーク電流が抑制される。
　また、受光素子４３０ｇは、第１の電極３３及び第２の電極３４の上方に形成された絶縁層４３１（絶縁膜）と、絶縁層４３１上に形成された第１の配線層４３３及び第２の配線層４３４とを有する。また、受光素子４３０ｇは、絶縁層４３１を貫通し、第１の電極３３及び第１の配線層４３３を電気的に接続する第１のビアホール３３ａと、絶縁層４３１を貫通し、第２の電極３４及び第２の配線層４３４を電気的に接続する第２のビアホール３４ａとを有する。
　絶縁層４３１は、例えば、ＳｉＯ２またはＳｉＮなどの材料によって形成される。第１の配線層４３３及び第２の配線層４３４は、金属材料によって形成される。第１の配線層４３３及び第２の配線層４３４は、例えば、導電率が大きいＡｕなどの材料で分厚く形成される。
　第１の配線層４３３は、第１の電極３３を覆うように形成され、第２の配線層４３４は、第２の電極３４を覆うように形成される。つまり、平面視において、第１の電極３３が形成された領域は、第１の配線層４３３が形成された領域に含まれ、第２の電極３４が形成された領域は、第２の配線層４３４が形成された領域に含まれる。
　したがって、平面視において、第１の配線層４３３の端部は、第１の電極３３の端部よりも外側に位置する。図２９に示されるように、第１の電極３３は、第２の電極３４寄りの一端部３３ｂ及び当該一端部３３ｂと異なる他端部３３ｃ（例えば、一端部３３ｂと反対側の他端部３３ｃ）を有する。第１の配線層４３３は、第２の電極３４寄りの一端部４３３ｂ及び当該一端部４３３ｂと異なる他端部４３３ｃ（例えば、一端部４３３ｂと反対側の他端部４３３ｃ）を有する。この場合、平面視において、第１の電極３３の一端部３３ｂから第１の配線層４３３の一端部までの距離ｄ１は、第１の電極３３の他端部３３ｃから第１の配線層４３３の他端部４３３ｃまでの距離ｄ２よりも短いことが望ましい。
　同様に、平面視において、第２の電極３４の一端部から第２の配線層４３４の一端部までの距離は、第２の電極３４の他端部から第２の配線層４３４の他端部までの距離よりも短いことが望ましい。なお、第２の電極３４の一端部は、第１の電極３３寄りの端部であり、第２の電極３４の他端部は、上記一端部と異なる端部（例えば、上記一端部と反対側の端部）である。第２の配線層４３４の一端部は、第１の電極３３寄りの端部であり、第２の電極３４の他端部は、上記一端部と異なる端部（例えば、上記一端部と反対側の端部）である。
　なお、配線層のうち、電極の端部よりも外側に形成されている部分は、フィールドプレートと呼ばれる。例えば、第１の配線層４３３においては、距離ｄ１及び距離ｄ２で規定される範囲内の部分がフィールドプレートである。
　なお、フィールドプレートは絶縁層４３１上の一部にのみ形成されてもかまわない。例えば、第２の電極３４にのみ高電圧が印加されることが想定される場合は、電界緩和が必要と考えられる箇所にのみフィールドプレートが形成されてもよい。具体的には、第１の電極３３上部の距離ｄ１で規定される範囲にのみフィールドプレートが形成されてもよい。
　また、図２９に示されるように、メサ構造を有する構造では、平面視において、第１の配線層４３３のフィールドプレートの他端部４３３ｃは、メサ構造３９よりも外側に位置することが望ましい。
　また、図２９に示されるように、フローティングガードリング３８を有する受光素子４３０ｇでは、第１の配線層４３３のフィールドプレートの他端部４３３ｃは、フローティングガードリング３８から距離ｄ３離れて形成されていることが望ましい。距離ｄ３は、具体的には、２０μｍ程度である。なお、第２の配線層４３４のフィールドプレートの他端部も同様に形成されることが望ましいが、これに限定されるものではない。
　また、第１の配線層４３３のフィールドプレートの一端部４３３ｂと第２の配線層のフィールドプレートの一端部との間隔ｄ４は、受光素子４３０ｇが当該受光素子４３０ｇの動作電圧に耐えられるように定められる。ただし、間隔ｄ４が小さすぎると、発光素子２０からの光を受ける受光領域が小さくなり、オン抵抗が増大する可能性がある。このため、間隔ｄ４は、受光領域も考慮して定められる。例えば、第１の電極３３と第２の電極３４の間隔が１０μｍの場合は、間隔ｄ４は、８μｍ程度である。
　以上説明したようなフィールドプレートによれば、リーク電流が抑制される。電圧が印加されていない、例えば、グランド電位となっているフィールドプレートによって、高電界がかかっている半導体層３２ｇが絶縁層４３１を介して覆われていると、電界がフィールドプレート側にも延びていき、電界集中が分散して緩和する。これにより、リーク電流が抑制される。
　［変形例］
　上記実施の形態９及び１０では、第１の電極３３の下部にのみｐ型半導体層が配置されたが、ｐ型半導体層は、第２の電極３４の下部にも配置されてもよい。図３０は、実施の形態１０の変形例に係る半導体リレーの模式断面図である。
　図３０に示されるように、半導体リレー４１０ｈは、受光素子４３０ｈを備える。受光素子４３０ｈは、受光素子４３０ａと同様に、複数のｐ型半導体部３７、及び、ガードリング３７ａを含む第１ｐ型半導体層３６ａを有する。第１の電極３３は、半導体層３２及び第１ｐ型半導体層３６ａに接して形成される。
　また、受光素子４３０ｈは、さらに、半導体層３２上に形成された第２ｐ型半導体層１３６ａを備える。第２ｐ型半導体層１３６ａは、第１ｐ型半導体層３６ａと同様に、複数のｐ型半導体部１３７、及び、ガードリング１３７ａを含む。複数のｐ型半導体部１３７の形状及び配置は、例えば、複数のｐ型半導体部３７と同様であるが、上記実施の形態で説明された他の形状及び配置であってもよく、特に限定されない。第２の電極３４は、半導体層３２及び第２ｐ型半導体層に接して形成される。
　上述のように、半導体リレー４１０ｈは、双方向動作が可能である。第１ｐ型半導体層３６ａを有し、第２ｐ型半導体層１３６ａを有しない受光素子は、第２の電極３４に第１の電極よりも高い電圧が印加された場合のリーク電流の抑制は可能であるが、第１の電極３３に第２の電極３４よりも高い電圧が印加された場合のリーク電流を抑制することはできない。これに対し、受光素子４３０ｈは、第２の電極３４に第１の電極よりも高い電圧が印加された場合、及び、第１の電極３３に第２の電極３４よりも高い電圧が印加された場合の両方で、ｐｎ接合により生じる空乏層の効果によりリーク電流を抑制することができる。
　［部品レイアウトの具体例］
　上記実施の形態９または１０で説明された半導体リレーにおける、具体的な部品レイアウトの例について説明する。図３１は、実施の形態９または１０に係る半導体リレーの部品レイアウトの具体例を示す上面図である。なお、図３１では、第１の電極３３、第２の電極３４、第１の配線層４３３、第２の配線層４３４、出力パッド１３８、及び、出力パッド１３９が図示され、基板３１、半導体層３２、及び、第１ｐ型半導体層の図示は省略されている。半導体層３２のうち、第１の電極３３及び第２の電極３４などが形成されるデバイス領域３２ａについては、一点鎖線で図示されている。
　図３１に示されるように、デバイス領域３２ａに形成された複数の第１の電極３３は、Ｙ軸方向に長い形状を有し、Ｘ軸方向に並んで配置される。複数の第１の電極３３それぞれの上方には、絶縁層（図示せず）を介して第１の配線層４３３が形成される。複数の第１の配線層４３３のそれぞれは、Ｙ軸方向に長い形状を有する。平面視において、一の第１の配線層４３３は、一の第１の電極３３を覆っている。一の第１の電極３３は、上記絶縁層を貫通するビアホール（図示せず）によって一の第１の配線層４３３に電気的に接続されている。
　複数の第１の配線層４３３のＹ軸－側の端部は統合され、出力パッド１３８を形成している。出力パッド１３８は、Ｘ軸方向に長い形状を有する。
　また、デバイス領域３２ａに形成された複数の第２の電極３４は、Ｙ軸方向に長い形状を有し、Ｘ軸方向に並んで配置される。一の第２の電極３４は、一の第１の電極３３と他の第１の電極３３との間に配置される。複数の第２の電極３４それぞれの上方には、絶縁層（図示せず）を介して第２の配線層４３４が形成される。複数の第２の配線層４３４のそれぞれは、Ｙ軸方向に長い形状を有する。平面視において、一の第２の配線層４３４は、一の第２の電極３４を覆っている。一の第２の電極３４は、上記絶縁層を貫通するビアホール（図示せず）によって一の第２の配線層４３４に電気的に接続されている。
　複数の第２の配線層４３４のＹ軸＋側の端部は統合され、出力パッド１３９を形成している。出力パッド１３９は、Ｘ軸方向に長い形状を有する。
　以上説明したような、第１の配線層４３３、第２の配線層４３４、出力パッド１３８、及び、出力パッド１３９は、例えば、メッキなどによって５μｍ程度の厚さに形成される。これにより、第１の配線層４３３、第２の配線層４３４、出力パッド１３８、及び、出力パッド１３９が低抵抗化される。
　（実施の形態１１）
　次に、実施の形態１１に係る半導体リレーの構成について説明する。図３２は、実施の形態１１に係る半導体リレーの模式断面図である。図３３は、実施の形態１１に係る半導体リレーが備える受光素子の上面図である。なお、以下では、半導体リレー４１０との相違点を中心に説明が行われる。なお、図３３では、第１ｐ型半導体層３６ｉの形状及び配置を示すために、第１ｐ型半導体層３６ｉを覆う第１の電極３３が破線で図示されている。
　図３２に示されるように、実施の形態１１に係る半導体リレー４１０ｉは、発光素子２０と、発光素子２０に対向して配置された受光素子４３０ｉとを備える。また、半導体リレー４１０ｉは、入力端子４１、入力端子４２、出力端子５１、及び、出力端子５２の４つの端子を備える。つまり、半導体リレー４１０ｉは、４端子の素子である。
　半導体リレー４１０ｉは、受光素子４３０ｉにおける第１の電極３３及び第２の電極３４の配置が半導体リレー４１０と異なる。
　第１の電極３３は、半導体層３２（半絶縁性ＩｎＡｌＧａＮ層）上に形成された第１ｐ型半導体層３６ｉを覆うように、当該半導体層３２及び第１ｐ型半導体層３６ｉに接して形成される。第１の電極３３は、半導体層３２の上面に部分的に形成される。一方、第２の電極３４は、基板３１の下面（裏面）に、当該基板３１に接して形成される。第２の電極３４は、半導体層３２の下面の全面にわたって形成される。
　図３３に示されるように、平面視において、第１ｐ型半導体層３６ｉは、マトリクス状に配置された複数のｐ型半導体部３７ｉ１と、複数のｐ型半導体部３７ｉ１を囲むｐ型半導体部であるガードリング３７ｉ２を含む。受光素子４３０ｉが有する第１ｐ型半導体層３６ｉは、受光素子４３０ａが有する第１ｐ型半導体層３６ａと同様である。
　このように、半導体層３２は、縦方向において、第１の電極３３及び第２の電極３４によって挟まれている。なお、半導体リレー４１０ｉにおいては、基板３１は、導電性を有する材料によって形成される。
　実施の形態１１では、半導体層３２の受光領域３５ｉが光を吸収し低抵抗化すると、第１の電極３３と第２の電極３４とが導通する。このとき、第１の電極３３と第２の電極３４とは縦方向に並んでいるため、電流は縦方向に流れる。つまり、半導体リレー４１０ｉは、縦型デバイスである。
　縦型デバイスにおいては、第１の電極３３及び第２の電極３４の間の耐圧は、半導体層３２の厚みに応じたものとなる。半導体層３２の厚みは、例えば、１０μｍ程度である。横型デバイスとして構成された半導体リレーは、高耐圧が必要な場合、チップ面積が大きくなってしまうが、縦型デバイスとして構成された半導体リレー４１０ｉはチップ面積を大きくすることなく、耐圧を向上させることができる。
　第１の電極３３及び第２の電極３４は、例えば、Ｔｉ／Ａｌ系の材料によって形成されるが、ＩＴＯによって形成された透明電極であってもよい。半導体リレー４１０ｉにおいては、受光領域３５ｉの一部が第１の電極３３によって遮られてしまうため、第１の電極３３が透明電極であれば、受光領域３５ｉの実効面積を増加させる効果が得られる。
　また、第１の電極３３が透光性を有しない場合、第１の電極３３は、平面視において開口部を有する環状（ドーナツ状）に形成されるとよい。これにより、半導体層３２は、開口部を通じて発光素子２０からの光を取り込むことができる。
　［第１ｐ型半導体層のバリエーション］
　実施の形態１０と同様に、受光素子４３０ｉが有する第１ｐ型半導体層３６ｉの形状及び配置についても、様々なバリエーションが考えられる。また、受光素子４３０ｉは、第１ｐ型半導体層３６ｉに加えて、フローティングガードリングを有してもよい。図３４Ａ～図３４Ｆは、受光素子４３０ｉの半導体層３２上に形成されるｐ型半導体（第１ｐ型半導体層３６ｉ及びフローティングガードリング）の形状及び配置の他のバリエーションを示す図である。
　図３４Ａに示されるように、受光素子４３０ｉは、第１ｐ型半導体層３６ｉに加えて、フローティングガードリング３８ｉを有してもよい。受光素子４３０ｉが有するフローティングガードリング３８ｉは、第１の電極３３及び第２の電極３４のうち第１の電極３３のみを囲んでいる。
　また、図３４Ｂに示されるように、複数のｐ型半導体部３７ｉ１のそれぞれは、六角形であり、複数のｐ型半導体部３７ｉ１は、ハニカム状に配置されていてもよい。また、ガードリング３７ｉ２は、六角形であってもよい。このようにｐ型半導体が形成される場合、第１の電極３３は、六角形に形成されてもよいし、矩形に形成されてもよい。
　また、図３４Ｃに示されるように、複数のｐ型半導体部３７ｉ１のそれぞれは、Ｙ軸方向に延びるライン状であって、複数のｐ型半導体部３７ｉ１は、Ｘ軸方向に並んで配置されていてもよい。図３４Ｃの例では、第１ｐ型半導体層３６ｉは、複数のｐ型半導体部３７ｉ１を囲む、矩形環状のガードリング３７ｉ２を含む。このような第１ｐ型半導体層３６ｉは、第１ｐ型半導体層３６ｃと同様の構成である。
　また、図３４Ｄに示されるように、複数のｐ型半導体部３７ｉ１のそれぞれは、ガードリング３７ｉ２と同様の矩形環状であり、一のｐ型半導体部３７ｉ１の内側に、当該一のｐ型半導体部３７ｉ１よりも小さいｐ型半導体部３７ｉ１が配置されていてもよい。つまり、複数のｐ型半導体部３７ｉ１が同心状に配置されていてもよい。このような第１ｐ型半導体層３６ｉは、第１ｐ型半導体層３６ｄ（図２５に図示）と同様の構成である。
　また、図３４Ｅに示されるように、複数のｐ型半導体部３７ｉ１、及び、ガードリング３７ｉ２のそれぞれは、円環状であり、複数のｐ型半導体部３７ｉ１、及び、ガードリング３７ｉ２は、同心円状に配置されていてもよい。このようにｐ型半導体が形成される場合、第１の電極３３は、例えば、円形に形成される。
　また、図３４Ｆに示されるように、複数のｐ型半導体部３７ｉ１のそれぞれは、正方形（または長方形）であり、かつ、大きさが異なってもよい。図３４Ｆの例では、複数のｐ型半導体部３７ｉ１は、マトリクス状に配置されているが、複数のｐ型半導体部３７の大きさは不均一であり、第１の電極３３の中心からの距離が遠いｐ型半導体部３７ｉ１ほど平面視形状が小さくなる。つまり、第１の電極３３の端部に近いｐ型半導体部３７ｉ１ほど、体積（大きさ）が小さくなる。
　このとき、一のｐ型半導体部３７ｉ１と他のｐ型半導体部３７ｉ１との間隔（ピッチ）が同じであれば、第１の電極３３及び第１の電極３３に覆われた第１ｐ型半導体層３６ｉ（ｐ型半導体部３７ｉ１）によって構成される第１電極部における、第１ｐ型半導体層３６ｉの密度（第１電極部の単位体積当たりの第１ｐ型半導体層３６ｉの割合）は、第１の電極３３の端部に近い部分ほど低くなる。
　このように、第１の電極３３の端部に近い領域において第１ｐ型半導体層３６ｉの密度が疎であれば、第２の電極３４に高電圧が印加された場合に、第１の電極３３のうち端部に近い部分に電界が集中しやすくなる。電界が集中する部分では空乏層が延びやすくなるので、一のｐ型半導体部３７ｉ１と他のｐ型半導体部３７ｉ１との間隔が大きくても、ｐｎ接合によって生じる空乏層により第１の電極３３の半導体層３２に接触している部分を覆うことが可能である。したがって、リーク電流が抑制される。
　なお、上記図３４Ａ～図３４Ｆは、一例である。半導体層３２上に形成されるｐ型半導体の形状及び配置は、特に限定されない。図３４Ａ～図３４Ｆのｐ型半導体の形状及び配置が部分的に組み合わされてもよい。フローティングガードリング３８ｉについては、適宜追加されてよい。
　［リーク電流を抑制するための他の構造］
　受光素子４３０ｉのような縦型デバイスとして構成された受光素子に、ｐ型半導体以外のリーク電流を抑制するための構造が適用されてもよい。図３５は、リーク電流を抑制するための他の構造を有する、縦型デバイスとして構成された受光素子の模式断面図である。
　図３５に示される受光素子４３０ｊが有する半導体層３２ｊは、平面視において第１の電極３３を囲むメサ構造３９ｊを有する。半導体層３２ｇは、具体的には、フローティングガードリング３８ｉから外側に５μｍ程度以上離れた領域が、フローティングガードリング３８ｉが形成されている領域よりも低いメサ構造３９ｊを有している。このようなメサ構造３９ｊは、フローティングガードリング３８ｉから外側に５μｍ程度以上離れた領域が、ドライエッチング等で掘り込まれることにより形成される。
　このように、半導体層３２ｊの外側の部分の表面が除去されることで、リーク電流が抑制される。
　また、受光素子４３０ｊは、第１の電極３３及び第２の電極３４の上方に形成された絶縁層４３１と、絶縁層４３１上に形成された第１の配線層４３３と、絶縁層４３１を貫通し、第１の電極３３及び第１の配線層４３３を電気的に接続する第１のビアホール３３ａとを有する。
　絶縁層４３１は、例えば、ＳｉＯ２またはＳｉＮなどの材料によって形成される。第１の配線層４３３は、金属材料によって形成される。第１の配線層４３３は、例えば、導電率が大きいＡｕなどの材料で分厚く形成される。
　第１の配線層４３３は、第１の電極３３を覆うように形成される。つまり、平面視において、第１の電極３３が形成された領域は、第１の配線層４３３が形成された領域に含まれる。したがって、平面視において、第１の配線層４３３の端部は、第１の電極３３の端部よりも外側に位置する。なお、第１の配線層４３３のうち、第１の電極３３の端部よりも外側に形成されている部分は、フィールドプレートと呼ばれる。
　また、平面視において、第１の配線層４３３のフィールドプレートの端部は、メサ構造３９よりも外側に位置する。第１の配線層４３３のフィールドプレートの端部は、フローティングガードリング３８ｉから距離ｄ５離れている。距離ｄ５は、具体的には、２０μｍ程度である。
　以上説明したようなフィールドプレートによれば、リーク電流が抑制される。
　［部品レイアウトの具体例］
　上記実施の形態１１に係る半導体リレーの具体的な部品レイアウトについて説明する。図３６は、実施の形態１１に係る半導体リレーの部品レイアウトの具体例を示す上面図である。なお、図３６では、半導体層３２、第１の電極３３、第１の配線層４３３、及び、出力パッド１３８が図示され、基板３１、第２の電極３４、及び、第１ｐ型半導体層等の図示は省略されている。
　図３６に示されるように、半導体層３２上に形成された第１の電極３３の平面視形状は、矩形状の一部が開口した形状である。第１の電極３３に形成された開口は、半導体層３２に発光素子２０からの光を照射するための開口であり、３箇所に形成されている。第１の電極３３の上方には、絶縁層（図示せず）を介して第１の配線層４３３が形成される。第１の配線層４３３は、第１の電極３３に対応して矩形状の一部が開口した形状であり、第１の電極３３を覆っている。第１の電極３３は、上記絶縁層を貫通するビアホール（図示せず）によって第１の配線層４３３に電気的に接続されている。
　第１の配線層４３３は、第１の電極３３よりもＹ軸＋側に長い。言い換えれば、第１の配線層４３３は、Ｙ軸＋側に引き出されている。第１の配線層４３３は、Ｙ軸＋側の端部で統合され、出力パッド１３８を形成している。出力パッド１３８は、Ｘ軸方向に長い形状を有する。
　なお、図３６では図示されていないが、半導体層３２上には、第１ｐ型半導体層３６ｉ（ガードリング３７ｉ２を含む）が形成されており、第１の電極３３は、第１ｐ型半導体層３６ｉのうち複数のｐ型半導体部３７ｉ１を覆っている。ガードリング３７ｉ２は、第１の電極３３を縁取りするように形成され、第１の電極３３は、ガードリング３７ｉ２の一部を覆っている。
　（実施の形態９～１１のまとめ）
　本開示の一態様に係る半導体リレーは、発光素子と、前記発光素子に対向して配置された受光素子とを備え、前記受光素子は、基板と、前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、前記半導体層上に形成された第１ｐ型半導体層と、前記半導体層に電気的に接続された第１の電極であって、前記半導体層及び前記第１ｐ型半導体層に接して形成された第１の電極と、前記半導体層に電気的に接続された第２の電極であって、前記第１の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第２の電極とを有し、前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する。
　これにより、発光素子が消灯しているときには第１ｐ型半導体層及び半導体層のｐｎ接合に対して逆方向電圧が印加され、第１ｐ型半導体層から空乏層が広がる。この空乏層によって、リーク電流が低減される。
　例えば、前記第１ｐ型半導体層は、複数のｐ型半導体部に分かれて形成され、前記複数のｐ型半導体部には、前記第１の電極に覆われているｐ型半導体部と、前記第１の電極の端部から一部が露出しているｐ型半導体部とが含まれる。
　これにより、第１の電極の端部で電界緩和が起こるため、さらにリーク電流が低減される。
　例えば、前記受光素子は、さらに、前記半導体層上に、前記第１の電極と離れた状態で前記第１の電極を囲む、ｐ型半導体によって形成されたガードリングを有する。
　これにより、いわゆるフローティングガードリングによってリーク電流が低減される。
　例えば、前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、前記第１ｐ型半導体層の少なくとも一部は、前記第１の電極に覆われ、前記第１の電極及び前記第１の電極に覆われた前記第１ｐ型半導体層によって構成される第１電極部における、前記第１ｐ型半導体層の密度は、前記第２の電極に近い部分ほど低くなる。
　これにより、第１の電極のうち高い電圧が印加される第２の電極に近い部分に電界が集中しやすくなり、当該部分で空乏層が延びやすくなるため、この空乏層によって、リーク電流が低減される。
　例えば、前記受光素子は、さらに、前記半導体層上に形成された第２ｐ型半導体層を備え、前記第２の電極は、前記半導体層及び前記第２ｐ型半導体層に接して形成される。
　これにより、半導体リレーが双方向動作する場合であっても、リーク電流が抑制される。
　例えば、前記第２ｐ型半導体層は、複数のｐ型半導体部に分かれて形成され、前記複数のｐ型半導体部には、前記第２の電極に覆われているｐ型半導体部と、前記第２の電極の端部から一部が露出しているｐ型半導体部とが含まれる。
　これにより、第２の電極の端部で電界緩和が起こるため、半導体リレーが双方向動作する場合であっても、リーク電流が低減される。
　例えば、前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、前記半導体層は、平面視において前記第１の電極、及び、前記第２の電極を囲むメサ構造を有する。
　これにより、横型デバイスとして構成された半導体リレーのリーク電流を、メサ構造によって低減することができる。
　例えば、前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、前記受光素子は、前記第１の電極及び第２の電極の上方に形成された絶縁層と、前記絶縁層上に形成された第１の配線層及び第２の配線層と、前記絶縁層を貫通し、前記第１の電極及び前記第１の配線層とを電気的に接続する第１のビアホールと、前記絶縁層を貫通し、前記第２の電極及び前記第２の配線層とを電気的に接続する第２のビアホールとを有し、平面視において、前記第１の配線層の端部は、前記第１の電極の端部よりも外側に位置し、かつ、前記第２の配線層の端部は、前記第２の電極の端部よりも外側に位置する。
　これにより、横型デバイスとして構成された半導体リレーのリーク電流を、いわゆるフィールドプレートによって低減することができる。
　例えば、前記第１の電極は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、前記第２の電極は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、前記第１の配線層は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、前記第２の配線層は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、平面視において、前記第１の電極の一端部から前記第１の配線層の一端部までの距離は、前記第１の電極の他端部から前記第１の配線層の他端部までの距離よりも短く、平面視において、前記第２の電極の一端部から前記第２の配線層の一端部までの距離は、前記第２の電極の他端部から前記第２の配線層の他端部までの距離よりも短い。
　これにより、横型デバイスとして構成された半導体リレーのリーク電流を、いわゆるフィールドプレートによって低減することができる。
　例えば、前記半導体層は、平面視において前記第１の電極、及び、前記第２の電極を囲むメサ構造を有し、前記第１の配線層は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、前記第２の配線層は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、平面視において、前記第１の配線層の他端部、及び、前記第２の配線層の他端部は、前記メサ構造よりも外側に位置する。
　これにより、横型デバイスとして構成された半導体リレーのリーク電流を、メサ構造及びフィールドプレートによって低減することができる。
　例えば、前記第２の電極は、前記基板の下面に形成され、前記第１ｐ型半導体層の少なくとも一部は前記第１の電極に覆われ、前記第１の電極及び前記第１の電極に覆われた前記第１ｐ型半導体層によって構成される第１電極部における、前記第１ｐ型半導体層の密度は、前記第１の電極の端部に近いほど低くなる。
　これにより、第２の電極に高い電圧が印加されると、第１の電極の端部に電界が集中しやすくなり、当該端部で空乏層が延びやすくなるため、この空乏層によって、リーク電流が低減される。
　例えば、前記第２の電極は、前記基板の下面に形成され、前記半導体層は、平面視において前記第１の電極を囲むメサ構造を有する。
　これにより、縦型デバイスとして構成された半導体リレーのリーク電流を、メサ構造によって低減することができる。
　例えば、前記第２の電極は、前記基板の下面に形成され、前記受光素子は、前記第１の電極の上方に形成された絶縁層と、前記絶縁層上に形成された配線と、前記絶縁層を貫通し、前記第１の電極及び前記配線とを電気的に接続するビアホールとを有し、平面視において、前記配線の端部は、前記第１の電極の端部よりも外側に位置する。
　これにより、縦型デバイスとして構成された半導体リレーのリーク電流を、いわゆるフィールドプレートによって低減することができる。
　例えば、前記第２の電極は、前記基板の下面に形成され、前記半導体層は、平面視において前記第１の電極を囲むメサ構造を有し、前記第１の電極の上方に形成された絶縁層と、前記絶縁層上に形成された配線層と、前記絶縁層を貫通し、前記第１の電極及び前記配線層とを電気的に接続するビアホールとを備え、平面視において、前記配線層の端部は、前記メサ構造よりも外側に位置する。
　これにより、縦型デバイスとして構成された半導体リレーのリーク電流を、メサ構造及びフィールドプレートによって低減することができる。
　例えば、前記第１の電極及び前記第２の電極は、透明電極である。
　これにより、半導体層のうち、電極と接触する部分に光があたりやすくなるため、当該部分の低抵抗化が促進される。つまり、半導体層と電極とのコンタクト抵抗を低減させることができる。
　例えば、前記発光素子および前記半導体層は、窒化物半導体によって形成される。
　このような半導体リレーは、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有する窒化物半導体が半導体層に用いられるため、高電圧動作が可能となる。
　例えば、前記発光素子および前記半導体層は、前記窒化物半導体であるＩｎＡｌＧａＮによって形成される。
　このような半導体リレーは、一般的な半導体リレーに用いられるＳｉに比べて大きなバンドギャップを有するＩｎＡｌＧａＮが半導体層に用いられるため、高電圧動作が可能となる。
　例えば、前記半導体層は、アクセプター型の第１不純物と、イオン化エネルギーが前記第１不純物よりも小さく、かつ、濃度が前記第１不純物よりも低いドナー型の第２不純物とを含み、前記半導体層には、前記第１不純物のイオン化エネルギーと前記第２不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている。
　このように、半導体層においてトラップ準位が形成されることにより、半導体層は、発光素子からの光を受けているときに低抵抗化することができる。
　例えば、前記第１不純物の濃度から前記第２不純物の濃度を差し引いた濃度は、１Ｅ１６ｃｍ－３以上１Ｅ１８ｃｍ－３以下である。
　このような範囲の不純物濃度によれば、半導体リレーは、効果的かつ効率的なリレー動作を行うことができる。
　（実施の形態１２）
　半導体リレーが縦型デバイスである場合、リーク電流は、半導体層内の不純物濃度を縦方向（言い換えれば、積層方向）において片寄らせることによっても抑制可能である。実施の形態１２では、このような半導体層を備える半導体リレーについて説明する。図３７は、実施の形態１２に係る半導体リレーの第１構成を示す模式断面図である。なお、以下の実施の形態１２では、実施の形態２に係る半導体リレー１０ｃとの相違点を中心に説明が行われ、既出事項の説明については適宜省略される。
　図３７に示される半導体リレー５１０は、発光素子２０と、発光素子２０に対向して配置された受光素子５３０とを備える。また、半導体リレー５１０は、入力端子４１、入力端子４２、出力端子５１、及び、出力端子５２の４つの端子を備える。つまり、半導体リレー４１０ｉは、４端子の素子である。
　受光素子５３０は、基板３１と、半導体層５３２と、第１の電極３３ｚと、第２の電極３４ｚとを備える。受光素子５３０は、受光素子３０ｃ等と同様に縦型デバイスであり、第１の電極３３ｚは、半導体層３２上に形成され、第２の電極３４ｚは、基板３１の下面に、当該基板３１に接して形成される。
　受光素子５３０が備える半導体層５３２は、第１半導体層５３２ａ及び第２半導体層５３２ｂを含む。第１半導体層５３２ａは、基板３１上に形成され、第２半導体層５３２ｂは、第１半導体層５３２ａ上に形成される。ここで、第２半導体層５３２ｂおける不純物濃度は、第１半導体層５３２ａにおける不純物濃度よりも高い。つまり、半導体層５３２のうち上面側（第１の電極３３ｚ側）ほど、不純物濃度が高い。
　これにより、受光素子５３０に光が照射されていない場合であって第１の電極３３ｚと第２の電極３４ｚとの間に逆方向電圧が印加されている場合には、半導体層５３２内で空乏層が広がりやすく絶縁耐圧を高く保つことができる。したがって、リーク電流を抑制することができる。
　また、受光素子５３０に光が照射されている場合には、第１半導体層５３２ａも十分低抵抗化し電流が流れやすくなる。この結果、高オンオフ比が得られる受光素子５３０を実現することができる。
　なお、半導体層５３２は、２層構造であるが、３層以上の積層構造であってもよい。この場合も上面側ほど、不純物濃度が高ければ、リーク電流を抑制する効果が得られる。
　また、単層の半導体層５３２において、上面側ほど不純物濃度が高くてもよい。図３８は、このような実施の形態１２に係る半導体リレーの第２構成を示す模式断面図である。
　図３８に示される半導体リレー５１０ａは、実施の形態２に係る半導体リレー１０ｃと同様の積層構造を有する。しかしながら、半導体リレー５１０ａが備える受光素子５３０ａにおいては、半導体層５３２ｃが単層でありつつ、半導体層５３２内で不純物濃度に偏りがある。具体的には、半導体層５３２ｃ内では、上面側ほど不純物濃度が高い。なお、単層であるとは、例えば、当該半導体層５３２ｃ内で積層方向に垂直な界面が形成されていないことを意味する。半導体層５３２ｃにおいては、第１の電極３３ｚに接する部分の不純物濃度が比較的高ければよい。つまり、半導体層５３２ｃは、第１の電極３３ｚに接する部分よりも下方に、当該第１の電極３３ｚに接する部分よりも不純物濃度が低い領域を含めばよい。
　これにより、受光素子５３０ａに光が照射されていない場合であって第１の電極３３ｚと第２の電極３４ｚとの間に逆方向電圧が印加されている場合には、半導体層５３２ｃ内で空乏層が広がりやすく絶縁耐圧を高く保つことができる。したがって、リーク電流を抑制することができる。
　また、受光素子５３０ａに光が照射されている場合には、半導体層５３２ｃの上面側の部分も十分低抵抗化し電流が流れやすくなる。この結果、高オンオフ比が得られる受光素子５３０ａを実現することができる。
　なお、半導体層５３２ｃにおける不純物濃度の偏りは、例えば、半導体層５３２ｃの結晶成長中に基板３１の温度を変更することにより実現される。また、半導体層５３２ｃにおける不純物濃度の偏りは、不純物の注入または拡散などのプロセスによって実現されてもよい。
　（その他の実施の形態）
　以上、一つまたは複数の態様に係る半導体リレーについて、実施の形態に基づいて説明したが、本開示は、この実施の形態に限定されるものではない。
　上記実施の形態の模式断面図に示される積層構造は、一例であり、本開示は上記積層構造に限定されない。つまり、上記積層構造と同様に、本開示の特徴的な機能を実現できる積層構造も本開示に含まれる。例えば、上記積層構造と同様の機能を実現できる範囲で、上記積層構造の層間に別の層が設けられてもよい。
　また、上記実施の形態では、積層構造の各層を構成する主たる材料について例示しているが、積層構造の各層には、上記積層構造と同様の機能を実現できる範囲で他の材料が含まれてもよい。
　その他、各実施の形態に対して当業者が思いつく各種変形を施して得られる形態、または、本開示の趣旨を逸脱しない範囲で各実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。例えば、本開示は、上記半導体リレーを有する集積回路などとして実現されてもよい。
　本開示の半導体リレーは、民生機器の電源回路等に用いられるパワーデバイスとして有用である。
　１０、１０ａ、１０ｂ、１０ｃ、１０ｄ、１０ｅ、１１０、１１０ａ、１１０ｂ、１１０ｃ、１１０ｄ、１１０ｅ、１１０ｆ、２１０、３１０、４１０、４１０ａ、４１０ｈ、４１０ｉ、５１０、５１０ａ、１１０１、２１００　半導体リレー
　２０、１２０、１２０ａ、１２０ｂ、１２０ｃ、１２０ｄ、１２０ｅ、１２０ｆ、２２０、３２０、１１０３　発光素子
　３０、３０ａ、３０ｂ、３０ｃ、３０ｄ、３０ｅ、１３０、１３０ａ、１３０ｂ、１３０ｃ、１３０ｄ、１３０ｅ、１３０ｆ、２３０、３３０、４３０、４３０ａ、４３０ｂ、４３０ｃ、４３０ｄ、４３０ｅ、４３０ｆ、４３０ｇ、４３０ｈ、４３０ｉ、４３０ｊ、５３０、５３０ａ　受光素子
　３１、１３１、２３１、３３１、１１０２　基板
　３２、３２ｇ、３２ｊ、１３２、２３２、３３２、５３２、５３２ｃ　半導体層
　３２ａ　デバイス領域
　３３、３３ｚ、１３３、２３３、３３３　第１の電極
　３３ａ　第１のビアホール
　３３ｂ、４３３ｂ　一端部
　３３ｃ、４３３ｃ　他端部
　３４、３４ｚ、１３４、２３４、３３４　第２の電極
　３４ａ　第２のビアホール
　３５、３５ｂ、３５ｃ、３５ｅ、３５ｉ　受光領域
　３６、３６ａ、３６ｂ、３６ｃ、３６ｄ、３６ｅ、３６ｉ　第１ｐ型半導体層
　３６ｘ、３６ｙ、３６ｚ　ｐ型の半導体層
　３７、３７ｂ、３７ｃ、３７ｄ、３７ｅ、３７ｉ１、１３７　ｐ型半導体部
　３７ａ、３７ｉ２、１３７ａ　ガードリング
　３８、３８ｉ　フローティングガードリング
　３９、３９ｊ　メサ構造
　４１、４２　入力端子
　５１、５２、２１５１、２１５２　出力端子
　１２１、２２４、３２４　ｐ－ＧａＮ層
　１２２　ｎ－ＧａＮ層
　１２３、２２５、３２５　第３の電極
　１２４、２２６、３２６　第４の電極
　１３５ｃ　凹部
　１３６ａ　第２ｐ型半導体層
　１３６ｅ　凸部
　１３７ｅ　第１の面
　１３８、１３９　出力パッド
　１３８ｅ　第２の面
　１３９ｅ　傾斜面
　１４０、２４０、３４０　絶縁層
　２２１、３２１　ｎ－ＡｌＧａＮ層
　２２２、３２２　活性層
　２２３、３２３　ｐ－ＡｌＧａＮ層
　４３１　絶縁層
　４３３　第１の配線層
　４３４　第２の配線層
　５３２ａ　第１半導体層
　５３２ｂ　第２半導体層
　１１０３ａ、１１０４ａ　アノード電極
　１１０３ｂ、１１０４ｂ　カソード電極
　１１０４　光電変換素子
　１１０５　スイッチング素子
　１１０５ａ　ゲート電極
　１１０５ｂ　ソース電極
　１１０５ｃ　ドレイン電極
　２１０１　発光ダイオード
　２１０２　フォトダイオードアレイ
　２１０３　制御回路
　２１１１　電流制限回路
　２１４１、２１４２　ＭＯＳＦＥＴ

Claims (48)

  1. 　発光素子と、
    　前記発光素子に対向して配置された受光素子とを備え、
    　前記受光素子は、
    　基板と、
    　前記基板上に形成された、半絶縁性を有する直接遷移型の半導体層と、
    　前記半導体層に電気的に接続された第１の電極であって、少なくとも一部が前記半導体層に接して形成された第１の電極と、
    　前記半導体層に電気的に接続された第２の電極であって、前記第１の電極から離れた位置に、少なくとも一部が前記半導体層及び前記基板のいずれかと接して形成された第２の電極とを有し、
    　前記半導体層は、前記発光素子からの光を吸収することで低抵抗化する
    　半導体リレー。
  2. 　前記発光素子及び前記半導体層は、窒化物半導体によって形成される
    　請求項１に記載の半導体リレー。
  3. 　前記発光素子及び前記半導体層は、前記窒化物半導体であるＩｎＡｌＧａＮによって形成される
    　請求項２に記載の半導体リレー。
  4. 　前記半導体層は、
    　アクセプター型の第１不純物と、
    　イオン化エネルギーが前記第１不純物よりも小さく、かつ、濃度が前記第１不純物よりも低いドナー型の第２不純物とを含み、
    　前記半導体層には、前記第１不純物のイオン化エネルギーと前記第２不純物のイオン化エネルギーの和よりも大きな活性化エネルギーを有するトラップ準位が形成されている
    　請求項２または３に記載の半導体リレー。
  5. 　前記第１不純物の濃度から前記第２不純物の濃度を差し引いた濃度は、１Ｅ１６ｃｍ－３以上１Ｅ１８ｃｍ－３以下である
    　請求項４に記載の半導体リレー。
  6. 　前記半導体層は、前記発光素子からの光を受ける受光領域を有し、
    　前記受光領域は、凹凸構造を有する
    　請求項１～５のいずれか１項に記載の半導体リレー。
  7. 　前記第１の電極は、前記半導体層上に、少なくとも一部が前記半導体層に接して形成され、
    　前記第２の電極は、前記半導体層上の前記第１の電極から離れた位置に、少なくとも一部が前記半導体層に接して形成される
    　請求項１～６のいずれか１項に記載の半導体リレー。
  8. 　前記第１の電極は、前記半導体層上に、少なくとも一部が前記半導体層に接して形成され、
    　前記第２の電極は、前記基板の下面に、少なくとも一部が前記基板に接して形成される
    　請求項１～６のいずれか１項に記載の半導体リレー。
  9. 　前記受光素子は、前記発光素子に積層される
    　請求項１～５のいずれか１項に記載の半導体リレー。
  10. 　さらに、前記発光素子と前記受光素子との間に形成された、透光性を有する絶縁層を備える
    　請求項９に記載の半導体リレー。
  11. 　前記絶縁層は、１Ｅ１７ｃｍ－３以上のＣ濃度を有する窒化物半導体によって形成されている
    　請求項１０に記載の半導体リレー。
  12. 　前記絶縁層は、ｐ型半導体層及びｎ型半導体が交互に少なくとも３層以上積層された構造を有する
    　請求項１０または１１に記載の半導体リレー。
  13. 　前記第１の電極及び前記第２の電極は、前記半導体層上に形成され、
    　前記発光素子は、前記半導体層の上方に形成されている
    　請求項９～１２のいずれか１項に記載の半導体リレー。
  14. 　前記第１の電極及び前記第２の電極は、前記半導体層上に形成され、
    　前記発光素子は、前記半導体層の下方に形成され、
    　前記絶縁層は、前記基板の下面と、前記発光素子との間に形成されている
    　請求項１０～１２のいずれか１項に記載の半導体リレー。
  15. 　前記基板は、透光性及び絶縁性を有する
    　請求項１４に記載の半導体リレー。
  16. 　前記第１の電極及び前記第２の電極は、前記半導体層上に形成され、
    　前記半導体層の、平面視における前記第１の電極及び前記第２の電極の間の領域には、凹部が形成されている
    　請求項９～１５のいずれか１項に記載の半導体リレー。
  17. 　前記半導体層の、平面視における前記第１の電極及び前記第２の電極の間の領域には、凹部が形成されており、
    　前記発光素子は、前記凹部に形成され、前記凹部に沿う形状を有する
    　請求項１３に記載の半導体リレー。
  18. 　前記第１の電極は、前記半導体層上に形成され、
    　前記第２の電極は、前記基板の下面に形成され、
    　前記発光素子は、前記絶縁層上に形成されている
    　請求項１０～１２のいずれか１項に記載の半導体リレー。
  19. 　前記半導体層の上面は、第１の面と、前記第１の面よりも上方に位置する第２の面と、前記第１の面及び前記第２の面の間の傾斜面とを含み、
    　前記第１の電極は、前記第２の面に形成され、
    　前記発光素子及び前記絶縁層は、前記傾斜面に沿って形成されている
    　請求項１８に記載の半導体リレー。
  20. 　前記半導体層、及び、前記第１の電極は、前記基板上に形成され、
    　前記第２の電極は、前記半導体層上に形成されている
    　請求項９～１２のいずれか１項に記載の半導体リレー。
  21. 　前記半導体層は、窒化物半導体によって形成されている
    　請求項９～２０のいずれか１項に記載の半導体リレー。
  22. 　前記半導体層は、前記窒化物半導体であるＡｌＧａＮによって形成されている
    　請求項２１に記載の半導体リレー。
  23. 　前記第１の電極及び前記第２の電極の少なくとも一方の電極は、前記半導体層上に形成され、
    　前記半導体層において、前記少なくとも一方の電極の下方の領域には、他の領域よりも高い濃度のキャリアがドープされている
    　請求項９～２２のいずれか１項に記載の半導体リレー。
  24. 　前記第１の電極及び前記第２の電極の少なくとも一方の電極は、透明電極である
    　請求項９～２３のいずれか１項に記載の半導体リレー。
  25. 　前記発光素子は、ｐ型の窒化物半導体とｎ型の窒化物半導体との接合によって形成され、
    　前記半導体リレーは、さらに、
    　前記ｐ型の窒化物半導体に電気的に接続された第３の電極と、
    　前記ｎ型の窒化物半導体に電気的に接続された第４の電極とを備える
    　請求項９～２４のいずれか１項に記載の半導体リレー。
  26. 　前記基板は、窒化物半導体によって形成されている
    　請求項９～２５のいずれか１項に記載の半導体リレー。
  27. 　前記発光素子は、活性層を有する
    　請求項９に記載の半導体リレー。
  28. 　前記活性層のバンドギャップエネルギーは、前記半導体層のバンドギャップエネルギー よりも大きい
    　請求項２７に記載の半導体リレー。
  29. 　前記活性層は、ＩｎＧａＮによって形成されている
    　請求項２７または２８に記載の半導体リレー。
  30. 　前記半導体層は、ＩｎＧａＮによって形成されている
    　請求項２７～２９のいずれか１項に記載の半導体リレー。
  31. 　さらに、前記発光素子と前記受光素子との間に形成された、透光性を有する絶縁層を備える
    　請求項２７～３０のいずれか１項に記載の半導体リレー。
  32. 　前記第１の電極、及び、前記絶縁層は、前記半導体層上に形成され、
    　前記第２の電極は、前記基板の下面に形成され、
    　前記発光素子は、前記絶縁層上に形成されている
    　請求項３１に記載の半導体リレー。
  33. 　前記絶縁層は、少なくともＡｌを含む窒化物半導体によって形成されている
    　請求項３１または３２に記載の半導体リレー。
  34. 　前記半導体層上に形成された第１ｐ型半導体層を備え、
    　前記第１の電極は、前記半導体層及び前記第１ｐ型半導体層に接して形成される
    　請求項１～５のいずれか１項に記載の半導体リレー。
  35. 　前記第１ｐ型半導体層は、複数のｐ型半導体部に分かれて形成され、
    　前記複数のｐ型半導体部には、前記第１の電極に覆われているｐ型半導体部と、前記第１の電極の端部から一部が露出しているｐ型半導体部とが含まれる
    　請求項３４に記載の半導体リレー。
  36. 　前記受光素子は、さらに、前記半導体層上に、前記第１の電極と離れた状態で前記第１の電極を囲む、ｐ型半導体によって形成されたガードリングを有する
    　請求項３４または３５に記載の半導体リレー。
  37. 　前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、
    　前記第１ｐ型半導体層の少なくとも一部は、前記第１の電極に覆われ、
    　前記第１の電極及び前記第１の電極に覆われた前記第１ｐ型半導体層によって構成される第１電極部における、前記第１ｐ型半導体層の密度は、前記第２の電極に近い部分ほど低くなる
    　請求項３４～３６のいずれか１項に記載の半導体リレー。
  38. 　前記受光素子は、さらに、前記半導体層上に形成された第２ｐ型半導体層を備え、
    　前記第２の電極は、前記半導体層及び前記第２ｐ型半導体層に接して形成される
    　請求項３４～３７のいずれか１項に記載の半導体リレー。
  39. 　前記第２ｐ型半導体層は、複数のｐ型半導体部に分かれて形成され、
    　前記複数のｐ型半導体部には、前記第２の電極に覆われているｐ型半導体部と、前記第２の電極の端部から一部が露出しているｐ型半導体部とが含まれる
    　請求項３８に記載の半導体リレー。
  40. 　前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、
    　前記半導体層は、平面視において前記第１の電極、及び、前記第２の電極を囲むメサ構造を有する
    　請求項３４～３９のいずれか１項に記載の半導体リレー。
  41. 　前記第１の電極、及び、前記第２の電極は、前記半導体層上に形成され、
    　前記受光素子は、
    　前記第１の電極及び第２の電極の上方に形成された絶縁層と、
    　前記絶縁層上に形成された第１の配線層及び第２の配線層と、
    　前記絶縁層を貫通し、前記第１の電極及び前記第１の配線層とを電気的に接続する第１のビアホールと、
    　前記絶縁層を貫通し、前記第２の電極及び前記第２の配線層とを電気的に接続する第２のビアホールとを有し、
    　平面視において、前記第１の配線層の端部は、前記第１の電極の端部よりも外側に位置し、かつ、前記第２の配線層の端部は、前記第２の電極の端部よりも外側に位置する
    　請求項３４～４０のいずれか１項に記載の半導体リレー。
  42. 　前記第１の電極は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    　前記第２の電極は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    　前記第１の配線層は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    　前記第２の配線層は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    　平面視において、前記第１の電極の一端部から前記第１の配線層の一端部までの距離は、前記第１の電極の他端部から前記第１の配線層の他端部までの距離よりも短く、
    　平面視において、前記第２の電極の一端部から前記第２の配線層の一端部までの距離は、前記第２の電極の他端部から前記第２の配線層の他端部までの距離よりも短い
    　請求項４１に記載の半導体リレー。
  43. 　前記半導体層は、平面視において前記第１の電極、及び、前記第２の電極を囲むメサ構造を有し、
    　前記第１の配線層は、前記第２の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    　前記第２の配線層は、前記第１の電極寄りの一端部及び当該一端部と異なる他端部を有し、
    　平面視において、前記第１の配線層の他端部、及び、前記第２の配線層の他端部は、前記メサ構造よりも外側に位置する
    　請求項４１に記載の半導体リレー。
  44. 　前記第２の電極は、前記基板の下面に形成され、
    　前記第１ｐ型半導体層の少なくとも一部は前記第１の電極に覆われ、
    　前記第１の電極及び前記第１の電極に覆われた前記第１ｐ型半導体層によって構成される第１電極部における、前記第１ｐ型半導体層の密度は、前記第１の電極の端部に近いほど低くなる
    　請求項３４～３６のいずれか１項に記載の半導体リレー。
  45. 　前記第２の電極は、前記基板の下面に形成され、
    　前記半導体層は、平面視において前記第１の電極を囲むメサ構造を有する
    　請求項３４～３６のいずれか１項に記載の半導体リレー。
  46. 　前記第２の電極は、前記基板の下面に形成され、
    　前記受光素子は、
    　前記第１の電極の上方に形成された絶縁層と、
    　前記絶縁層上に形成された配線と、
    　前記絶縁層を貫通し、前記第１の電極及び前記配線とを電気的に接続するビアホールとを有し、
    　平面視において、前記配線の端部は、前記第１の電極の端部よりも外側に位置する
    　請求項３４～３６のいずれか１項に記載の半導体リレー。
  47. 　前記第２の電極は、前記基板の下面に形成され、
    　前記半導体層は、平面視において前記第１の電極を囲むメサ構造を有し、
    　前記第１の電極の上方に形成された絶縁層と、
    　前記絶縁層上に形成された配線層と、
    　前記絶縁層を貫通し、前記第１の電極及び前記配線層とを電気的に接続するビアホールとを備え、
    　平面視において、前記配線層の端部は、前記メサ構造よりも外側に位置する
    　請求項３４～３６のいずれか１項に記載の半導体リレー。
  48. 　前記第１の電極及び前記第２の電極は、透明電極である
    　請求項３４～４６のいずれか１項に記載の半導体リレー。
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