WO2019031204A1 - ダイオード - Google Patents

ダイオード Download PDF

Info

Publication number
WO2019031204A1
WO2019031204A1 PCT/JP2018/027416 JP2018027416W WO2019031204A1 WO 2019031204 A1 WO2019031204 A1 WO 2019031204A1 JP 2018027416 W JP2018027416 W JP 2018027416W WO 2019031204 A1 WO2019031204 A1 WO 2019031204A1
Authority
WO
WIPO (PCT)
Prior art keywords
type semiconductor
semiconductor layer
type
diode
junction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2018/027416
Other languages
English (en)
French (fr)
Inventor
公平 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tamura Corp
Novel Crystal Technology Inc
Original Assignee
Tamura Corp
Novel Crystal Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tamura Corp, Novel Crystal Technology Inc filed Critical Tamura Corp
Priority to CN201880051971.5A priority Critical patent/CN111033758B/zh
Priority to EP18843602.6A priority patent/EP3667737B1/en
Priority to US16/635,319 priority patent/US11355594B2/en
Publication of WO2019031204A1 publication Critical patent/WO2019031204A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/40—Crystalline structures
    • H10D62/402—Amorphous materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/8271—Heterojunctions comprising only oxide semiconductor materials heterojunctions, e.g. IGZO/IZO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/875—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being semiconductor metal oxide, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/62—Electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/422—PN diodes having the PN junctions in mesas
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/22—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using physical deposition, e.g. vacuum deposition or sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2901—Materials
    • H10P14/2918—Materials being semiconductor metal oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/29—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials characterised by the substrates
    • H10P14/2924—Structures
    • H10P14/2925—Surface structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3451—Structure
    • H10P14/3452—Microstructure
    • H10P14/3454—Amorphous
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices
    • H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P52/00—Grinding, lapping or polishing of wafers, substrates or parts of devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
    • H10P95/70—Chemical treatments

Definitions

  • the present invention relates to a diode.
  • Patent Document 1 discloses a pn junction diode utilizing the rectifying property of a hetero pn junction by an n-type ⁇ -Ga 2 O 3 single crystal and a p-type NiO single crystal.
  • a Schottky barrier diode having a junction barrier Schottky structure or a guard ring structure using a hetero pn junction formed of an n-type ⁇ -Ga 2 O 3 crystal and an inorganic compound crystal having a p-type hexagonal crystal structure It is known (for example, refer to patent documents 1).
  • An object of the present invention is to provide a Ga 2 O 3 -based diode using a hetero pn junction, which can be easily manufactured at low cost.
  • One aspect of the present invention provides the following diodes [1] to [6] to achieve the above object.
  • An n-type semiconductor layer comprising an n-type Ga 2 O 3 -based single crystal, and a p-type semiconductor layer comprising a p-type semiconductor in which the volume of the amorphous part is larger than the volume of the crystalline part, A diode in which an n-type semiconductor layer and the p-type semiconductor layer form a pn junction.
  • FIG. 1 is a vertical cross-sectional view of a pn junction diode according to the first embodiment.
  • FIG. 2 is a vertical sectional view of a trench type junction barrier Schottky (JBS) diode 2 according to the second embodiment.
  • FIG. 3A is a vertical sectional view showing a manufacturing process of the trench type JBS diode according to the second embodiment.
  • FIG. 3B is a vertical sectional view showing the manufacturing process of the trench type JBS diode according to the second embodiment.
  • FIG. 3C is a vertical sectional view showing the manufacturing process of the trench type JBS diode according to the second embodiment.
  • FIG. 4A is a vertical sectional view showing a manufacturing process of the trench type JBS diode according to the second embodiment.
  • FIG. 4B is a vertical sectional view showing the manufacturing process of the trench type JBS diode according to the second embodiment.
  • FIG. 4C is a vertical sectional view showing a manufacturing process of the trench type JBS diode according to the second embodiment.
  • FIG. 5 is a vertical cross-sectional view of a Schottky barrier diode according to a third embodiment.
  • 6A is a graph showing forward characteristics of the pn junction diode according to Example 1.
  • FIG. 6B is a graph showing the reverse direction characteristic of the pn junction diode according to Example 1.
  • FIG. 7A is a graph showing the substrate temperature dependence of the resistivity of the NiO film according to Example 2.
  • FIG. FIG. 7B is a graph showing the plasma output dependency of the resistivity of the NiO film according to Example 2.
  • FIG. 7C is a graph showing the substrate temperature dependence of the contact resistance between the NiO film and the Pt electrode according to Example 2.
  • FIG. 8 is a vertical cross-sectional view of a Schottky barrier diode according to a third embodiment.
  • FIG. 9 is a graph showing the forward characteristic of the Schottky barrier diode according to the third embodiment.
  • FIG. 10A is a graph showing forward characteristics of the trench JBS diode according to Example 4.
  • FIG. 10B is a graph showing the reverse characteristic of the trench JBS diode according to Example 4.
  • the present inventor in the case of a semiconductor element provided with an insulating film formed on a semiconductor such as a gate insulating film, the present inventor is more likely to find that the insulating film is amorphous rather than crystalline.
  • the idea is that the leakage current is small, and the p-type semiconductor film that forms the hetero pn junction with the Ga 2 O 3 -based semiconductor layer has a volume of the amorphous part larger than that of the crystalline part.
  • FIG. 1 is a vertical cross-sectional view of a pn junction diode 1 according to the first embodiment.
  • the pn junction diode 1 is formed on an n-type semiconductor substrate 10, an n-type semiconductor layer 11 formed on the n-type semiconductor substrate 10, and a surface of the n-type semiconductor layer 11 opposite to the n-type semiconductor substrate 10.
  • a cathode electrode 14 formed thereon.
  • the n-type semiconductor layer 11 and the p-type semiconductor layer 12 form a pn junction, and the pn junction diode 1 utilizes the rectifying property of this pn junction.
  • a voltage in the forward direction (positive potential on the anode electrode 13 side) is applied between the anode electrode 13 and the cathode electrode 14 so that the p-type semiconductor layer 12 viewed from the n-type semiconductor layer 11
  • the potential barrier at the interface with the n-type semiconductor layer 11 is lowered, and a current flows from the anode electrode 13 to the cathode electrode 14.
  • a voltage in the reverse direction (anode electrode 13 side has a negative potential) is applied between the anode electrode 13 and the cathode electrode 14
  • no current flows due to the potential barrier between pn when a voltage in the reverse direction (anode electrode 13 side has a negative potential) is applied between the anode electrode 13 and the cathode electrode 14, no current flows due to the potential barrier between pn.
  • the n-type semiconductor substrate 10 is a substrate made of an n-type Ga 2 O 3 -based single crystal.
  • the n-type semiconductor substrate 10 contains donor impurities such as Si and Sn.
  • the donor concentration of the n-type semiconductor substrate 10 is, for example, not less than 1.0 ⁇ 10 18 cm ⁇ 3 and not more than 1.0 ⁇ 10 20 cm ⁇ 3 .
  • the thickness of the n-type semiconductor substrate 10 is, for example, 10 ⁇ m or more and 600 ⁇ m or less.
  • the Ga 2 O 3 -based single crystal refers to a Ga 2 O 3 single crystal or a Ga 2 O 3 single crystal to which an element such as Al or In is added.
  • an element such as Al or In
  • (Ga x Al y In (1-x-y) ) 2 O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x + y ) which is a Ga 2 O 3 single crystal doped with Al and In. 1) It may be a single crystal.
  • Al the band gap widens, and when In is added, the band gap narrows.
  • the above-mentioned Ga 2 O 3 single crystal has, for example, a ⁇ -type crystal structure.
  • the n-type semiconductor layer 11 is made of an n-type Ga 2 O 3 -based single crystal.
  • the n-type semiconductor layer 11 contains donor impurities such as Si and Sn.
  • the donor concentration of the n-type semiconductor layer 11 is, for example, 1 ⁇ 10 13 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the thickness of the n-type semiconductor layer 11 is, for example, not less than 1 ⁇ m and not more than 100 ⁇ m.
  • the p-type semiconductor layer 12 is made of a p-type semiconductor in which the volume of the amorphous part is larger than the volume of the crystalline part.
  • the p-type semiconductor for example, NiO, SnO or Cu 2 O can be used.
  • NiO, SnO, and Cu 2 O exhibit p-type conductivity without the addition of a dopant, but may contain an acceptor impurity such as Li.
  • NiO is thermodynamically stable, and a stable p-type can be obtained. Therefore, NiO is most preferable as the material of the p-type semiconductor layer 12.
  • the formation of SnO is difficult due to the presence of Sn 2 O, which is more thermodynamically stable than SnO.
  • the conductivity type of Sn 2 O is unstable and it is difficult to control it to p-type.
  • the conductivity type of Cu 2 O is also unstable, and it is difficult to control it to p-type.
  • the p-type semiconductor film including the amorphous portion can be formed at a lower temperature than the crystalline p-type semiconductor film as a whole, and therefore can be manufactured at low cost and easily.
  • generation of a leakage current can be suppressed as compared to the case of using a p-type semiconductor film which is entirely crystalline.
  • the anode electrode 13 is made of a conductive material such as Ni which forms an ohmic junction with the p-type semiconductor layer 12.
  • the thickness of the anode electrode 13 is, for example, not less than 0.03 ⁇ m and not more than 5 ⁇ m.
  • the portion of the cathode electrode 14 in contact with the n-type semiconductor substrate 10 is made of a conductive material such as Ti which forms an ohmic junction with the Ga 2 O 3 -based single crystal. That is, when the cathode electrode 14 has a single layer structure, the whole is made of Ti or the like, and when it has a multilayer structure, the layer in contact with the n-type semiconductor substrate 10 is made of Ti or the like. Examples of the multilayer structure of the cathode electrode 14 include Ti / Au or Ti / Al.
  • the thickness of the cathode electrode 14 is, for example, not less than 0.03 ⁇ m and not more than 5 ⁇ m.
  • n-type semiconductor substrate 10 a Ga 2 O 3 -based single crystal containing a donor is epitaxially grown on the n-type semiconductor substrate 10 by an HVPE (Hydride Vapor Phase Epitaxy) method or the like to form the n-type semiconductor layer 11.
  • HVPE Hydrophosphide Vapor Phase Epitaxy
  • the n-type semiconductor substrate 10 is obtained by slicing a bulk crystal of a Ga 2 O 3 single crystal including a donor grown by a melt growth method such as FZ (Floating Zone) method or EFG (Edge Defined Film Fed Growth) method. And a substrate obtained by polishing the surface.
  • FZ Floating Zone
  • EFG Edge Defined Film Fed Growth
  • a p-type semiconductor is deposited on the n-type semiconductor layer 11 by radio frequency (RF) sputtering or the like so that the volume of the amorphous part is larger than the volume of the crystalline part, to form the p-type semiconductor layer 12.
  • RF radio frequency
  • the conditions for forming the p-type semiconductor layer 12 by high frequency sputtering are substrate temperature (deposition temperature) of 25 ° C. or more and 700 ° C. or less, plasma output of 50 W or more and 300 W or less, pressure of 0.1 Pa or more and 1 Pa or less,
  • the gas species is O 2
  • the gas flow rate is 0.1 sccm or more and 100 sccm or less
  • the deposition time is 0.1 hours or more and 10 hours or less.
  • the sputtering target is preferably made of NiO or Ni, for example, when forming the p-type semiconductor layer 12 made of NiO.
  • the crystallinity of the p-type semiconductor layer 12 is considered to be affected by a plurality of parameters such as the substrate temperature and the orientation of the base crystal, but when the substrate temperature is 700 ° C. or less, the volume of the amorphous portion is crystalline. It is easy to form the p-type semiconductor layer 12 more than the volume of the quality portion.
  • the anode electrode 13 and the cathode electrode 14 are formed on the surface of the p-type semiconductor layer 12 and the back surface of the n-type semiconductor substrate 10, respectively, by vacuum evaporation or the like.
  • a part of the upper side of the n-type semiconductor layer 11, the p-type semiconductor layer 12, and the anode electrode 13 may be patterned in a mesa shape by photo etching or the like. By patterning in a mesa shape, it is possible to suppress a leak current flowing in the lateral direction, in particular, in the p-type semiconductor layer 12.
  • FIG. 2 is a vertical sectional view of a trench type junction barrier Schottky (JBS) diode 2 according to the second embodiment.
  • the trench type JBS diode 2 is a vertical Schottky barrier diode having a trench type junction barrier Schottky (JBS) structure.
  • the trench type JBS diode 2 includes an n-type semiconductor substrate 20 and an n-type semiconductor layer 21 formed on the n-type semiconductor substrate 20 and having a trench 25 opened on the surface 26 opposite to the n-type semiconductor substrate 20.
  • a cathode electrode 24 formed on the surface of the semiconductor substrate 20 opposite to the n-type semiconductor layer 21.
  • the n-type semiconductor layer 21 and the anode electrode 23 form a Schottky junction, and the trench type JBS diode 2 utilizes the rectifying property of this Schottky junction.
  • the upper limit of the reverse leakage current of the Schottky barrier diode is 1 ⁇ A.
  • a reverse voltage when a leak current of 1 ⁇ A flows is defined as a withstand voltage.
  • the current density of reverse leak current is 0.0001 A / cm 2
  • the electric field strength directly under the Schottky electrode at that time is about 0.8 MV / cm, where 0.0001 A / cm 2 is when a current of 1 ⁇ A flows in the Schottky electrode of 1 mm ⁇ 1 mm in size
  • the electric field strength just below the Schottky electrode is 0.8 MV / cm.
  • the concentration below it is necessary to lower the donor concentration of the semiconductor layer to 10 15 cm ⁇ 3 and to make the semiconductor layer very thick. Therefore, the conduction loss becomes very large, and it is difficult to fabricate a high voltage and low loss Schottky barrier diode.
  • the trench type JBS diode 2 Since the trench type JBS diode 2 according to the present embodiment has a trench type JBS structure, a high breakdown voltage can be obtained without increasing the resistance of the semiconductor layer. That is, the trench type JBS diode 2 is a Schottky barrier diode with high withstand voltage and low loss.
  • the n-type semiconductor substrate 20 is made of an n-type Ga 2 O 3 -based single crystal containing a group IV element such as Si or Sn as a donor.
  • the donor concentration of the n-type semiconductor substrate 20 is, for example, 1.0 ⁇ 10 18 cm ⁇ 3 or more and 1.0 ⁇ 10 20 cm ⁇ 3 or less, and the thickness of the n-type semiconductor substrate 20 is, for example, 10 ⁇ m or more. 600 ⁇ m or less.
  • the n-type semiconductor layer 21 is made of an n-type Ga 2 O 3 -based single crystal containing a group IV element such as Si or Sn as a donor.
  • the donor concentration of the n-type semiconductor layer 21 is lower than the donor concentration of the n-type semiconductor substrate 20.
  • a high donor concentration layer containing a high concentration of donors may be formed between the n-type semiconductor substrate 20 and the n-type semiconductor layer 21. That is, the n-type semiconductor layer 21 may be stacked on the n-type semiconductor substrate 20 via the high donor concentration layer.
  • the n-type semiconductor layer 21 is formed on the n-type semiconductor substrate 20 because the incorporation amount of the dopant is unstable and the acceptor impurity is diffused from the n-type semiconductor substrate 20.
  • the n-type semiconductor layer 21 is grown directly, the region near the interface of the n-type semiconductor layer 21 with the n-type semiconductor substrate 20 may have a high resistance.
  • high donor concentration layers are used.
  • the concentration of the high donor concentration layer is set, for example, to a concentration higher than that of the n-type semiconductor layer 21, and more preferably, to a concentration higher than that of the n-type semiconductor substrate 20.
  • the donor concentration of the n-type semiconductor layer 21 increases.
  • the donor concentration of the n-type semiconductor layer 21 is approximately 2.0 ⁇ . It is preferably 10 17 cm -3 or less.
  • the donor concentration decreases, the resistance of the n-type semiconductor layer 21 increases and the forward loss increases. Therefore, for example, when ensuring a withstand voltage of 1200 V or less, 3.0 ⁇ 10 16 cm ⁇ 3 or more Is preferred.
  • the donor concentration may be lowered to, for example, about 1.0 ⁇ 10 16 cm ⁇ 3 .
  • the thickness of the n-type semiconductor layer 21 increases, the maximum electric field strength in the n-type semiconductor layer 21 decreases.
  • the thickness of the n-type semiconductor layer 21 is preferably about 3 ⁇ m or more and 9 ⁇ m or less.
  • the electric field strength of each part of the trench type JBS diode 2 changes according to the depth D t of the trench 25.
  • the depth D t of the trench 25 is about 1.5 ⁇ m or more It is preferable that it is 6 micrometers or less.
  • the width Wt of the trench 25 is preferably 0.3 ⁇ m or more and 5 ⁇ m or less.
  • the width W m of the mesa-shaped portion between the adjacent trenches 25 of n-type semiconductor layer 21 is reduced, the maximum electric field strength in the region immediately below the anode electrode 23 in the n-type semiconductor layer 21 is reduced.
  • the width W m of the mesa-shaped portion is 5 ⁇ m or less.
  • the width W m of the mesa-shaped portion is 0.25 ⁇ m or more.
  • the p-type semiconductor layer 22 is made of a p-type semiconductor of p-type in which the volume of the amorphous part is larger than the volume of the crystalline part.
  • the p-type semiconductor for example, NiO, SnO or Cu 2 O can be used.
  • NiO, SnO, and Cu 2 O exhibit p-type conductivity without the addition of a dopant, but may contain an acceptor impurity such as Li.
  • NiO is thermodynamically stable, and a stable p-type can be obtained. Therefore, NiO is most preferable as the material of the p-type semiconductor layer 22.
  • the formation of SnO is difficult due to the presence of Sn 2 O, which is more thermodynamically stable than SnO.
  • the conductivity type of Sn 2 O is unstable and it is difficult to control it to p-type.
  • the conductivity type of Cu 2 O is also unstable, and it is difficult to control it to p-type.
  • a p-type semiconductor film including an amorphous portion can be manufactured at lower cost and more easily than a p-type semiconductor film which is entirely crystalline.
  • it since it is difficult to bury the crystalline p-type semiconductor film because the surface of various orientations of the Ga 2 O 3 -based single crystal is exposed on the inner surface of the trench 25, it includes an amorphous portion It is relatively easy to embed a p-type semiconductor film.
  • generation of a leakage current can be suppressed as compared with the case of using a p-type semiconductor film which is entirely crystalline.
  • the anode electrode 23 is made of a material in which a portion of the anode electrode 23 in contact with the n-type semiconductor layer 21 is in Schottky contact with the n-type semiconductor layer 21. That is, when the anode electrode 23 has a single-layer structure, the whole is made of a material that makes Schottky contact with the n-type semiconductor layer 21. It consists of a material in Schottky contact with the layer 21.
  • the portion of the anode electrode 23 in contact with the n-type semiconductor layer 21 is made of Fe (iron), Cu (copper), Mo (molybdenum) or W (tungsten) It is preferable that
  • the rising voltage of the trench JBS diode 2 is 0.4 V or more and 0.6 V or less.
  • the rising voltage of the trench JBS diode 2 is 0.4 V or more and 0.7 V or less.
  • the rising voltage of the trench JBS diode 2 is 0.6 V or more and 0.9 V or less.
  • the electric field strength in the trench type JBS diode 2 is affected by the width W m of the mesa-shaped portion between two adjacent trenches 25 and the depth D t of the trench 25 as described above.
  • the plane pattern (the plane pattern of the p-type semiconductor layer 22) is hardly affected. Therefore, the planar pattern (the planar pattern of the p-type semiconductor layer 22) of the trench 25 of the n-type semiconductor layer 21 is not particularly limited.
  • the cathode electrode 24 is in ohmic contact with the n-type semiconductor substrate 20.
  • the cathode electrode 24 is made of metal such as Ti.
  • the cathode electrode 24 may have a multilayer structure in which different metal films are stacked, for example, Ti / Au or Ti / Al.
  • the layer of the cathode electrode 24 in contact with the n-type semiconductor substrate 20 is preferably made of Ti.
  • FIGS. 3A to 3C and FIGS. 4A to 4C are vertical sectional views showing manufacturing steps of the trench type JBS diode 2 according to the second embodiment.
  • a Ga 2 O 3 -based single crystal containing a donor such as Si is epitaxially grown on an n-type semiconductor substrate 20 by an HVPE method or the like to form an n-type semiconductor layer 21.
  • the n-type semiconductor substrate 20 is a substrate obtained by slicing a bulk crystal of a Ga 2 O 3 -based single crystal containing a donor grown by a melt growth method such as FZ method or EFG method and polishing the surface, for example. is there.
  • a trench 25 is formed on the surface 26 of the n-type semiconductor layer 21 opposite to the n-type semiconductor substrate 20 by photolithography, dry etching or the like.
  • Preferred conditions for using dry etching to form the trench 25 are, for example, BCl 3 (30 sccm) as etching gas, pressure 1.0 Pa, antenna output 160 W, bias output 17 W, time 90 minutes.
  • the trench 25 it is preferable to perform a treatment with phosphoric acid in order to remove roughening of the inner surface of the trench 25 and plasma damage.
  • phosphoric acid heated to 130 to 140 ° C. for 1 to 30 minutes.
  • the cathode electrode 24 having a Ti / Au laminated structure or the like is formed on the bottom surface of the n-type semiconductor substrate 20 by electron beam evaporation or the like. After that, heat treatment is performed at 450 ° C. for 1 minute in a nitrogen atmosphere. The heat treatment reduces the contact resistance between the cathode electrode 24 and the n-type semiconductor substrate 20.
  • a p-type semiconductor film is deposited on the entire surface 26 of the n-type semiconductor layer 21 by radio-frequency sputtering or the like to such a thickness that the trench 25 can be buried.
  • the conditions for forming the p-type semiconductor layer 22 by high frequency sputtering are substrate temperature (deposition temperature) of 25 ° C. to 700 ° C., plasma output of 50 W to 300 W, pressure of 0.1 Pa to 1 Pa,
  • the gas species is O 2
  • the gas flow rate is 0.1 sccm or more and 100 sccm or less
  • the deposition time is 0.1 hours or more and 10 hours or less.
  • the sputtering target is preferably made of NiO or Ni, for example, when forming the p-type semiconductor layer 22 made of NiO.
  • the crystallinity of the p-type semiconductor layer 22 is considered to be affected by a plurality of parameters such as the substrate temperature and the orientation of the base crystal, but when the substrate temperature is 700 ° C. or less, the volume of the amorphous portion is crystalline. It is easy to form the p-type semiconductor layer 12 more than the volume of the quality portion.
  • a portion of the deposited p-type semiconductor film outside the trench 25 is removed by planarization processing such as CMP (Chemical Mechanical Polishing). , Surface 26 is exposed. Thereby, the p-type semiconductor layer 22 is embedded in the trench 25.
  • CMP Chemical Mechanical Polishing
  • the surface 26 of the n-type semiconductor layer 21 is subjected to a pretreatment using a processing solution containing hydrogen peroxide such as a hydrogen peroxide solution.
  • a processing solution containing hydrogen peroxide such as a hydrogen peroxide solution.
  • treatment solutions containing no hydrogen peroxide such as hydrochloric acid, nitric acid, sulfuric acid, hydrofluoric acid or buffered hydrofluoric acid
  • treatment with a treatment solution containing hydrogen peroxide is carried out after treatment with these treatment solutions. Do.
  • the rising voltage of the trench JBS diode 2 is fixed at about 0.8 to 1.0 V regardless of the material of the anode electrode 23 There is a risk of being
  • the processing solution containing hydrogen peroxide in addition to hydrogen peroxide water, for example, a solution obtained by adding an appropriate amount of hydrogen peroxide and water to an inorganic acid such as hydrochloric acid, nitric acid or sulfuric acid can be used.
  • an inorganic acid such as hydrochloric acid, nitric acid or sulfuric acid
  • sulfuric acid peroxide in which hydrogen peroxide and water are added to sulfuric acid
  • the anode electrode 23 having a Mo / Au laminated structure or the like is formed on the surface 26 of the n-type semiconductor layer 21 by electron beam evaporation or the like.
  • the anode electrode 23 is patterned into a predetermined shape such as a circle by lift-off or the like.
  • FIG. 5 is a vertical sectional view of the Schottky barrier diode 3 according to the third embodiment.
  • the Schottky barrier diode 3 is a vertical Schottky barrier diode having a guard ring structure.
  • the Schottky barrier diode 3 has an n-type semiconductor substrate 30, an n-type semiconductor layer 31 formed on the n-type semiconductor substrate 30, and a trench 35 opened in a surface 36 opposite to the n-type semiconductor substrate 30.
  • Semiconductor layer 31 a p-type semiconductor layer 32 as a guard ring embedded in the trench 35 of the n-type semiconductor layer 31, an anode electrode 33 formed on the surface 36 of the n-type semiconductor layer 21, n-type And a cathode electrode 34 formed on the surface of the semiconductor substrate 30 opposite to the n-type semiconductor layer 31.
  • the p-type semiconductor layer 32 as a guard ring is formed in a region partially overlapping the anode electrode 33, and can relieve the concentration of the electric field at the end of the anode electrode 33 and improve the withstand voltage of the Schottky barrier diode 3. .
  • the Schottky barrier diode 3 has a dielectric film 37 made of a dielectric such as SiO 2 around the anode electrode 33 on the surface 36 of the n-type semiconductor layer 31, and the dielectric film 37 is formed on the dielectric film 37.
  • the edge of the anode electrode 33 runs on.
  • This field plate structure can also alleviate the concentration of the electric field at the end of the anode electrode 33 and improve the breakdown voltage of the Schottky barrier diode 3.
  • the n-type semiconductor layer 31 and the anode electrode 33 form a Schottky junction, and the Schottky barrier diode 3 utilizes the rectifying property of the Schottky junction.
  • the Schottky barrier diode 3 by applying a forward voltage (anode electrode 33 has a positive potential) between the anode electrode 33 and the cathode electrode 34, the anode electrode 33 and n as viewed from the n-type semiconductor layer 31 The potential barrier at the interface with the semiconductor layer 31 is lowered, and a current flows from the anode electrode 33 to the cathode electrode 34.
  • a forward voltage anode electrode 33 has a positive potential
  • the n-type semiconductor substrate 30 is made of an n-type Ga 2 O 3 -based single crystal containing a group IV element such as Si or Sn as a donor.
  • the donor concentration of the n-type semiconductor substrate 30 is, for example, 1.0 ⁇ 10 18 cm ⁇ 3 or more and 1.0 ⁇ 10 20 cm ⁇ 3 or less, and the thickness of the n-type semiconductor substrate 30 is, for example, 10 ⁇ m or more 600 ⁇ m or less.
  • the n-type semiconductor layer 31 is made of an n-type Ga 2 O 3 -based single crystal containing a group IV element such as Si or Sn as a donor.
  • the donor concentration of the n-type semiconductor layer 31 is lower than the donor concentration of the n-type semiconductor substrate 20.
  • a high donor concentration layer containing a high concentration of donors may be formed between the n-type semiconductor substrate 30 and the n-type semiconductor layer 31. That is, the n-type semiconductor layer 21 may be stacked on the n-type semiconductor substrate 30 via the high donor concentration layer.
  • the concentration of the high donor concentration layer is set, for example, to a concentration higher than that of the n-type semiconductor layer 21, and more preferably, to a concentration higher than that of the n-type semiconductor substrate 20.
  • the donor concentration of the n-type semiconductor layer 31 increases.
  • the donor concentration of the n-type semiconductor layer 31 is approximately 2.0 ⁇ . It is preferably 10 17 cm -3 or less.
  • the donor concentration decreases, the resistance of the n-type semiconductor layer 31 increases, and the forward loss increases.
  • the donor concentration may be lowered to, for example, about 1.0 ⁇ 10 15 cm ⁇ 3 .
  • the thickness of the n-type semiconductor layer 31 increases, the maximum electric field strength in the n-type semiconductor layer 31 decreases.
  • the thickness of the n-type semiconductor layer 31 is preferably about 3 ⁇ m or more and 15 ⁇ m or less.
  • the p-type semiconductor layer 32 is made of a p-type p-type semiconductor in which the volume of the amorphous part is larger than the volume of the crystalline part.
  • NiO, SnO, and Cu 2 O exhibit p-type conductivity without the addition of a dopant, but may contain an acceptor impurity such as Li.
  • NiO is thermodynamically stable, and a stable p-type can be obtained. Therefore, NiO is most preferable as the material of the p-type semiconductor layer 32.
  • the formation of SnO is difficult due to the presence of Sn 2 O, which is more thermodynamically stable than SnO.
  • the conductivity type of Sn 2 O is unstable and it is difficult to control it to p-type.
  • the conductivity type of Cu 2 O is also unstable, and it is difficult to control it to p-type.
  • the p-type semiconductor film including the amorphous portion can be formed at a lower temperature than the crystalline p-type semiconductor film as a whole, and therefore can be manufactured at low cost and easily.
  • it since it is difficult to bury the crystalline p-type semiconductor film since the planes of various orientations of the Ga 2 O 3 -based single crystal are exposed on the inner surface of trench 35, it includes an amorphous portion. It is relatively easy to embed a p-type semiconductor film.
  • a p-type semiconductor film including an amorphous portion as the p-type semiconductor layer 32, generation of a leakage current can be suppressed as compared with the case of using a p-type semiconductor film which is entirely crystalline.
  • the anode electrode 33 is made of a material in which a portion of the anode electrode 33 in contact with the n-type semiconductor layer 31 is in Schottky contact with the n-type semiconductor layer 31. That is, when the anode electrode 33 has a single-layer structure, the whole is made of a material that makes Schottky contact with the n-type semiconductor layer 31, and when it has a multilayer structure, at least the layer contacting the n-type semiconductor layer 31 is an n-type semiconductor It consists of a material in Schottky contact with the layer 31.
  • the portion of the anode electrode 33 in contact with the n-type semiconductor layer 31 is made of Fe (iron), Cu (copper), Mo (molybdenum) or W (tungsten) It is preferable that
  • the rising voltage of the Schottky barrier diode 3 is 0.4 V or more and 0.6 V or less.
  • the portion of the anode electrode 33 in contact with the n-type semiconductor layer 31 is made of Fe
  • the rising voltage of the Schottky barrier diode 3 is 0.4 V or more and 0.7 V or less.
  • the portion of the anode electrode 33 in contact with the n-type semiconductor layer 31 is made of Cu
  • the rising voltage of the Schottky barrier diode 3 is 0.6 V or more and 0.9 V or less.
  • the cathode electrode 34 is in ohmic contact with the n-type semiconductor substrate 30.
  • the cathode electrode 34 is made of metal such as Ti.
  • the cathode electrode 34 may have a multilayer structure in which different metal films are stacked, for example, Ti / Au or Ti / Al.
  • the layer of the cathode electrode 34 in contact with the n-type semiconductor substrate 30 is preferably made of Ti.
  • the pn junction diode 1 and the trench type JBS diode 2 which are Ga 2 O 3 based diodes utilizing hetero pn junctions which can be easily manufactured at low cost And a Schottky barrier diode 3 having a guard ring structure.
  • Example 1 the pn junction diode 1 according to the first embodiment was manufactured, and forward characteristics and reverse characteristics were measured.
  • the n-type semiconductor substrate 10 is manufactured by using the EFG method in which the donor is Sn, the donor concentration is approximately 10 18 cm ⁇ 3 , the thickness is approximately 600 ⁇ m, and the plane orientation of the main surface is (001). An n-type Ga 2 O 3 substrate was used.
  • n-type semiconductor layer 11 an n-type Ga 2 O 3 film grown by the HVPE method using Si donor, donor concentration of about 6 ⁇ 10 16 cm ⁇ 3 and thickness of about 3.2 ⁇ m was used. .
  • a p-type NiO film formed by high-frequency sputtering and having a thickness of about 100 nm (without intentionally adding an acceptor) was used as the p-type semiconductor layer 12.
  • the conditions for high frequency sputtering are: substrate temperature 300 ° C., plasma power 50 W, pressure 0.35 Pa, gas species O 2 , gas flow 10 sccm, target 99.5% purity NiO, deposition time 1 hour there were.
  • anode electrode 13 a circular Ni electrode having a diameter of 200 ⁇ m was formed by electron beam evaporation.
  • an electrode having a Ti / Au laminated structure was formed on the entire back surface of the n-type semiconductor substrate 10 by electron beam evaporation.
  • dry etching is performed using the anode electrode 13 as a mask, and a portion of the upper side of the n-type semiconductor layer 11 and the p-type semiconductor layer 12 have a mesa shape as shown in FIG. Patterned.
  • FIGS. 6A and 6B are graphs showing forward characteristics and reverse characteristics of the pn junction diode 1 according to the first embodiment, respectively.
  • the pn junction diode 1 normally operates as a pn junction diode. This indicates that the n-type semiconductor layer 11 which is an n-type Ga 2 O 3 film and the p-type semiconductor layer 12 which is a p-type NiO film form a pn junction.
  • Example 2 the film formation condition dependency of the characteristics of the NiO film was examined.
  • the NiO film was formed by high frequency sputtering.
  • the conditions for high frequency sputtering were a substrate temperature of 25 to 400 ° C., a plasma output of 50 to 300 W, a pressure of 0.35 Pa, a gas type of O 2 , a gas flow rate of 10 sccm, a target of NiO, and a deposition time of 1 hour.
  • FIG. 7A is a graph showing the substrate temperature dependence of the resistivity of the NiO film according to Example 2.
  • FIG. The NiO film which concerns on FIG. 7A fixed the plasma output to 300 W, and formed it into a film.
  • FIG. 7A shows that the lower the substrate temperature, the lower the resistivity of the NiO film. From this result, it can be said that the substrate temperature at the time of forming the NiO film by high frequency sputtering is preferably 25 ° C. or more and 400 ° C. or less in order to reduce the resistivity. However, this is a result of using an undoped NiO target, and by doping the acceptor, a low resistivity film can be obtained at a temperature higher than 400 ° C.
  • FIG. 7B is a graph showing the plasma output dependency of the resistivity of the NiO film according to Example 2.
  • the NiO film according to FIG. 7B was formed with the substrate temperature fixed at 200 ° C.
  • FIG. 7B shows that the lower the plasma output, the lower the resistivity of the NiO film. From this result, it can be said that, in order to reduce the resistivity, it is preferable that the plasma output at the time of forming the NiO film by high frequency sputtering be 50 W or more and 300 W or less.
  • FIG. 7C is a graph showing the substrate temperature dependence of the contact resistance between the NiO film and the Pt electrode according to Example 2.
  • the NiO film according to FIG. 7C was formed with the plasma output fixed at 300 W.
  • FIG. 7C shows that the higher the substrate temperature, the lower the contact resistance. From this result, in order to reduce the contact resistance with the electrode, it can be said that the substrate temperature at the time of forming the NiO film by high frequency sputtering is preferably 100 ° C. or more.
  • Example 3 the characteristics of each material of the anode electrode in the Schottky barrier diode were examined.
  • FIG. 8 is a vertical cross-sectional view of the Schottky barrier diode 4 according to the third embodiment.
  • the Schottky barrier diode 4 is connected to the semiconductor substrate 40 and one surface of the semiconductor substrate 40, is connected to the anode electrode 41 forming a Schottky junction with the semiconductor substrate 40, and is connected to the other surface of the semiconductor substrate 40 A cathode electrode 42 forming an ohmic junction with the substrate 40 is provided.
  • an undoped Ga 2 O 3 substrate having a donor concentration of about 10 17 cm -3 and a thickness of about 650 ⁇ m was used.
  • anode electrode 41 a circular electrode having a diameter of 200 ⁇ m was formed by electron beam evaporation. Before deposition of the anode electrode 41, the surface of the semiconductor substrate 40 was treated with sulfuric acid / hydrogen peroxide. As a material of the anode electrode 41, Al, Ti, Mo, W, Fe, Cu, Ni, Pt, and Pd were used.
  • an electrode having a Ti / Au laminated structure in which a Ti film of 50 nm in thickness and an Au film of 200 nm in thickness are laminated is formed on a part of the back surface of the semiconductor substrate 40 by electron beam evaporation.
  • FIG. 9 is a graph showing forward characteristics of the Schottky barrier diode 4 according to the third embodiment.
  • FIG. 9 shows that the rising voltage of the Schottky barrier diode is about 0 V, 0.05 V, 0.35 V, 0 when the material of the anode electrode is Al, Ti, Mo, W, Fe, Cu, Ni, Pt, and Pd, respectively. 4 V, 0.55 V, 0.65 V, 0.85 V, 0.95 V, 0.95 V are shown.
  • Fe, Cu, Mo, and W are used as the material of the anode electrode, since a rising voltage between Ti and Ni, which are known electrode materials, can be obtained, Fe, Cu, Mo, and W is useful as a new Schottky electrode material.
  • Example 4 a trench type JBS diode 2 according to the second embodiment was manufactured and the characteristics thereof were evaluated.
  • the n-type semiconductor substrate 20 As the n-type semiconductor substrate 20, an EFG method in which the donor is Sn, the donor concentration is about 2.5 ⁇ 10 18 cm ⁇ 3 , the thickness is about 350 ⁇ m, and the plane orientation of the main surface is (001) An n-type Ga 2 O 3 substrate manufactured using
  • n-type semiconductor layer 21 an n-type Ga 2 O 3 film grown by the HVPE method using Si as a donor, a donor concentration of about 6 ⁇ 10 16 cm ⁇ 3 and a thickness of about 6.5 ⁇ m is used. .
  • the depth D t of the trench 25 of the n-type semiconductor layer 21 is about 2 ⁇ m, the width W t of the trench 25 is about 4.8 ⁇ m, and the width W m of the mesa-shaped portion is about 1.2 ⁇ m.
  • an electrode having a Ti / Au laminated structure was formed on the entire back surface of the n-type semiconductor substrate 20 by electron beam evaporation. After forming the cathode electrode 24, heat treatment was performed at 450 ° C. for 1 minute in a nitrogen atmosphere to reduce the contact resistance between the cathode electrode 24 and the n-type semiconductor substrate 20.
  • an undoped p-type NiO film formed by high-frequency sputtering was used as the p-type semiconductor layer 22 as the p-type semiconductor layer 22, an undoped p-type NiO film formed by high-frequency sputtering was used.
  • the conditions for high frequency sputtering are: substrate temperature 200 ° C., plasma power 300 W, pressure 0.35 Pa, gas species O 2 , gas flow rate 10 sccm, target NiO, deposition time 4 hours, approximately 3 ⁇ m NiO A film was formed. The portion outside the trench 25 of the NiO film was removed by CMP.
  • an electrode having a circular Mo / Au laminated structure having a diameter of 300 ⁇ m or the like was formed by electron beam evaporation and lift-off.
  • 10A and 10B are graphs showing forward characteristics and reverse characteristics of the trench JBS diode 2 according to the fourth embodiment, respectively.
  • JBS in FIGS. 10A and 10B is a characteristic of the trench type JBS diode 2
  • SBD is a characteristic of a normal Schottky barrier diode having no JBS structure as a comparative example.
  • TFE in FIG. 10 (b) is the calculation result based on the thermionic field emission theory (the height of potential barrier is 0.8 eV, the donor concentration of the semiconductor forming the Schottky electrode and the Schottky junction is 6 ⁇ Calculated as 10 16 cm -3 ).
  • the trench type JBS diode 2 normally operates as a Schottky barrier diode. This indicates that the n-type semiconductor layer 21 which is an n-type Ga 2 O 3 film and the p-type semiconductor layer 22 which is a p-type NiO film form a pn junction.
  • FIG. 10B shows that the trench type JBS diode 2 is a normal Schottky while the normal Schottky barrier diode not having the JBS structure has a very large leak current close to the thermionic field emission theory. Leakage current is several orders of magnitude smaller than barrier diodes. This is because the electric field strength of the Schottky junction is lowered by providing the JBS structure, and the leak current due to thermionic field emission (TFE) can be suppressed.
  • TFE thermionic field emission
  • the leak characteristic conforms to the thermionic field emission theory. It may be worse than the property.
  • the present invention provides a Ga 2 O 3 -based diode utilizing a hetero pn junction, which can be easily manufactured at low cost.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)

Abstract

低コストで容易に製造することのできる、ヘテロｐｎ接合を利用したＧａ２Ｏ３系のダイオードを提供する。　一実施の形態として、ｎ型Ｇａ２Ｏ３系単結晶からなるｎ型半導体層２１と、非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体からなるｐ型半導体層２２と、を備え、ｎ型半導体層２１とｐ型半導体層２２とがｐｎ接合を形成する、ダイオード２を提供する。

Description

ダイオード
　本発明は、ダイオードに関する。
　従来、ｐ型のＧａ２Ｏ３の形成が困難であることが知られている。このため、Ｇａ２Ｏ３系のダイオードにおいてホモｐｎ接合を形成することは難しいと考えられている。
　一方で、ｎ型のβ－Ｇａ２Ｏ３単結晶がｐ型のＮｉＯ単結晶とヘテロｐｎ接合を形成することが知られている（例えば、非特許文献１参照）。特許文献１には、ｎ型のβ－Ｇａ２Ｏ３単結晶とｐ型のＮｉＯ単結晶とによるヘテロｐｎ接合の整流性を利用したｐｎ接合ダイオードが開示されている。
　また、ｎ型のα－Ｇａ２Ｏ３結晶とｐ型の六方晶の結晶構造を有する無機化合物結晶とによるヘテロｐｎ接合を利用したジャンクションバリアショットキー構造やガードリング構造を有するショットキーバリアダイオードが知られている（例えば、特許文献１参照）。
特開２０１６－２５２５６号公報
Yoshihiro Kokubun et al., "All-oxide p-n heterojunction diodes comprising p-type NiO and n-type β-Ga2O3", Applied Physics Express 9, 091101 (2016)
　本発明の目的は、低コストで容易に製造することのできる、ヘテロｐｎ接合を利用したＧａ２Ｏ３系のダイオードを提供することにある。
　本発明の一態様は、上記目的を達成するために、下記［１］～［６］のダイオードを提供する。
［１］ｎ型Ｇａ２Ｏ３系単結晶からなるｎ型半導体層と、非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体からなるｐ型半導体層と、を備え、前記ｎ型半導体層と前記ｐ型半導体層とがｐｎ接合を形成する、ダイオード。
［２］前記ｐ型半導体がＮｉＯである、上記［１］に記載のダイオード。
［３］前記ｐｎ接合の整流性を利用したｐｎ接合ダイオードである、上記［１］又は［２］に記載のダイオード。
［４］ｎ型半導体層とショットキー接合を形成するアノード電極を備え、前記ショットキー接合の整流性を利用するショットキーバリアダイオードである、上記［１］又は［２］に記載のダイオード。
［５］トレンチ型ジャンクションバリアショットキー構造又はガードリング構造を有する、上記［４］に記載のダイオード。
［６］前記アノード電極の前記ｎ型半導体層と接触する部分がＦｅ、Ｃｕ、Ｍｏ、又はＷからなる、上記［４］又は［５］に記載のダイオード。
　本発明によれば、低コストで容易に製造することのできる、ヘテロｐｎ接合を利用したＧａ２Ｏ３系のダイオードを提供することができる。
図１は、第１の実施の形態に係るｐｎ接合ダイオードの垂直断面図である。 図２は、第２の実施の形態に係るトレンチ型ジャンクションバリアショットキー（ＪＢＳ）ダイオード２の垂直断面図である。 図３Ａは、第２の実施の形態に係るトレンチ型ＪＢＳダイオードの製造工程を示す垂直断面図である。 図３Ｂは、第２の実施の形態に係るトレンチ型ＪＢＳダイオードの製造工程を示す垂直断面図である。 図３Ｃは、第２の実施の形態に係るトレンチ型ＪＢＳダイオードの製造工程を示す垂直断面図である。 図４Ａは、第２の実施の形態に係るトレンチ型ＪＢＳダイオードの製造工程を示す垂直断面図である。 図４Ｂは、第２の実施の形態に係るトレンチ型ＪＢＳダイオードの製造工程を示す垂直断面図である。 図４Ｃは、第２の実施の形態に係るトレンチ型ＪＢＳダイオードの製造工程を示す垂直断面図である。 図５は、第３の実施の形態に係るショットキーバリアダイオードの垂直断面図である。 図６Ａは、実施例１に係るｐｎ接合ダイオードの順方向特性を示すグラフである。 図６Ｂは、実施例１に係るｐｎ接合ダイオードの逆方向特性を示すグラフである。 図７Ａは、実施例２に係るＮｉＯ膜の抵抗率の基板温度依存性を示すグラフである。 図７Ｂは、実施例２に係るＮｉＯ膜の抵抗率のプラズマ出力依存性を示すグラフである。 図７Ｃは、実施例２に係るＮｉＯ膜とＰｔ電極のコンタクト抵抗の基板温度依存性を示すグラフである。 図８は、実施例３に係るショットキーバリアダイオードの垂直断面図である。 図９は、実施例３に係るショットキーバリアダイオードの順方向特性を示すグラフである。 図１０Ａは、実施例４に係るトレンチ型ＪＢＳダイオードの順方向特性を示すグラフである。 図１０Ｂは、実施例４に係るトレンチ型ＪＢＳダイオードの逆方向特性を示すグラフである。
　本発明は、本発明者が、ゲート絶縁膜等の半導体上に形成される絶縁膜を備えた半導体素子においては、絶縁膜が結晶質である場合よりも非晶質である場合の方が、リーク電流が小さくなるということから着想を得て、Ｇａ２Ｏ３系半導体層とヘテロｐｎ接合を形成するｐ型半導体膜に、非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体膜を用いたことに端を発する。
　以下、Ｇａ２Ｏ３系半導体層と非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体膜とのヘテロｐｎ接合を利用した半導体素子の具体例について説明する。
〔第１の実施の形態〕
（ｐｎ接合ダイオードの構成）
　図１は、第１の実施の形態に係るｐｎ接合ダイオード１の垂直断面図である。ｐｎ接合ダイオード１は、ｎ型半導体基板１０と、ｎ型半導体基板１０上に形成されたｎ型半導体層１１と、ｎ型半導体層１１のｎ型半導体基板１０と反対側の面上に形成されたｐ型半導体層１２と、ｐ型半導体層１２のｎ型半導体層１１と反対側の面上に形成されたアノード電極１３と、ｎ型半導体基板１０のｎ型半導体層１１と反対側の面上に形成されたカソード電極１４と、を備える。
　ｎ型半導体層１１とｐ型半導体層１２とは、ｐｎ接合を形成し、ｐｎ接合ダイオード１は、このｐｎ接合の整流性を利用している。
　ｐｎ接合ダイオード１においては、アノード電極１３とカソード電極１４との間に順方向の電圧（アノード電極１３側が正電位）を印加することにより、ｎ型半導体層１１から見たｐ型半導体層１２とｎ型半導体層１１との界面のポテンシャル障壁が低下し、アノード電極１３からカソード電極１４へ電流が流れる。一方、アノード電極１３とカソード電極１４との間に逆方向の電圧（アノード電極１３側が負電位）を印加したときは、ｐｎ間のポテンシャル障壁により、電流が流れない。
　ｎ型半導体基板１０は、ｎ型のＧａ２Ｏ３系単結晶からなる基板である。ｎ型半導体基板１０は、Ｓｉ、Ｓｎ等のドナー不純物を含む。ｎ型半導体基板１０のドナー濃度は、例えば、１．０×１０１８ｃｍ－３以上かつ１．０×１０２０ｃｍ－３以下である。ｎ型半導体基板１０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。
　ここで、Ｇａ２Ｏ３系単結晶とは、Ｇａ２Ｏ３単結晶、又は、Ａｌ、Ｉｎ等の元素が添加されたＧａ２Ｏ３単結晶をいう。例えば、Ａｌ及びＩｎが添加されたＧａ２Ｏ３単結晶である（ＧａｘＡｌｙＩｎ（１－ｘ－ｙ））２Ｏ３（０＜ｘ≦１、０≦ｙ＜１、０＜ｘ＋ｙ≦１）単結晶であってもよい。Ａｌを添加した場合にはバンドギャップが広がり、Ｉｎを添加した場合にはバンドギャップが狭くなる。なお、上記のＧａ２Ｏ３単結晶は、例えば、β型の結晶構造を有する。
　ｎ型半導体層１１は、ｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体層１１は、Ｓｉ、Ｓｎ等のドナー不純物を含む。ｎ型半導体層１１のドナー濃度は、例えば、１×１０１３ｃｍ－３以上かつ１×１０１８ｃｍ－３以下である。ｎ型半導体層１１の厚さは、例えば、１μｍ以上かつ１００μｍ以下である。
　ｐ型半導体層１２は、非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体からなる。ｐ型半導体としては、例えば、ＮｉＯ、ＳｎＯ、又はＣｕ２Ｏを用いることができる。ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏはドーパントを添加しなくてもｐ型の導電性を示すが、Ｌｉ等のアクセプター不純物を含んでもよい。
　ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏのうち、ＮｉＯは熱力学的に安定であり、かつ安定してｐ型のものが得られるため、ｐ型半導体層１２の材料として最も好ましい。ＳｎＯは、ＳｎＯよりも熱力学的に安定であるＳｎ２Ｏが存在するため、形成が困難である。なお、Ｓｎ２Ｏは導電型が不安定であり、ｐ型に制御することが難しい。また、Ｃｕ２Ｏも導電型が不安定であり、ｐ型に制御することが難しい。
　非晶質部分を含むｐ型半導体膜は、全体が結晶質のｐ型半導体膜よりも低温で成膜できるため、低コストかつ容易に製造することができる。また、非晶質部分を含むｐ型半導体膜をｐ型半導体層１２として用いることにより、全体が結晶質のｐ型半導体膜を用いる場合よりも、リーク電流の発生を抑えることができる。
　アノード電極１３は、ｐ型半導体層１２とオーミック接合を形成するＮｉ等の導電性材料からなる。アノード電極１３の厚さは、例えば、０．０３μｍ以上かつ５μｍ以下である。
　カソード電極１４は、ｎ型半導体基板１０と接触する部分がＧａ２Ｏ３系単結晶とオーミック接合を形成するＴｉ等の導電性材料からなる。すなわち、カソード電極１４が単層構造を有する場合はその全体がＴｉ等からなり、多層構造を有する場合はｎ型半導体基板１０と接触する層がＴｉ等からなる。カソード電極１４の多層構造としては、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌが挙げられる。カソード電極１４の厚さは、例えば、０．０３μｍ以上かつ５μｍ以下である。
（ｐｎ接合ダイオードの製造方法）
　以下に、ｐｎ接合ダイオード１の製造方法の一例について説明する。
　まず、ｎ型半導体基板１０上に、ＨＶＰＥ（Hydride Vapor Phase Epitaxy）法等によりドナーを含むＧａ２Ｏ３系単結晶をエピタキシャル成長させ、ｎ型半導体層１１を形成する。
　ｎ型半導体基板１０は、例えば、ＦＺ（Floating Zone）法やＥＦＧ（Edge Defined Film Fed Growth）法等の融液成長法により育成したドナーを含むＧａ２Ｏ３系単結晶のバルク結晶をスライスし、表面を研磨することにより得られる基板である。
　次に、ｎ型半導体層１１上に、高周波（ＲＦ）スパッタリング等により非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体を堆積させ、ｐ型半導体層１２を形成する。
　高周波スパッタリングによりｐ型半導体層１２を形成する場合の条件は、基板温度（堆積温度）が２５℃以上かつ７００℃以下、プラズマ出力が５０Ｗ以上かつ３００Ｗ以下、圧力が０．１Ｐａ以上かつ１Ｐａ以下、ガス種がＯ２、ガス流量が０．１ｓｃｃｍ以上かつ１００ｓｃｃｍ以下、堆積時間が０．１時間以上かつ１０時間以下であることが好ましい。スパッタリングターゲットは、例えば、ＮｉＯからなるｐ型半導体層１２を形成する場合は、ＮｉＯ又はＮｉからなることが好ましい。
　ｐ型半導体層１２の結晶化度は、基板温度や下地結晶の方位等の複数のパラメータに影響を受けると考えられるが、基板温度が７００℃以下である場合は非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体層１２を形成しやすい。
　次に、真空蒸着等により、ｐ型半導体層１２の表面及びｎ型半導体基板１０の裏面に、それぞれアノード電極１３とカソード電極１４を形成する。
　図１に示されるように、ｎ型半導体層１１の上側の一部、ｐ型半導体層１２、及びアノード電極１３は、フォトエッチング等によりメサ形状にパターニングされてもよい。メサ形状にパターニングすることで、特にｐ型半導体層１２中を横方向に流れるリーク電流を抑制することができる。
〔第２の実施の形態〕
（ジャンクションバリアショットキーダイオードの構成）
　図２は、第２の実施の形態に係るトレンチ型ジャンクションバリアショットキー（ＪＢＳ）ダイオード２の垂直断面図である。トレンチ型ＪＢＳダイオード２は、トレンチ型ジャンクションバリアショットキー（ＪＢＳ）構造を有する縦型のショットキーバリアダイオードである。
　トレンチ型ＪＢＳダイオード２は、ｎ型半導体基板２０と、ｎ型半導体基板２０上に形成された、ｎ型半導体基板２０と反対側の面２６に開口するトレンチ２５を有するｎ型半導体層２１と、ｎ型半導体層２１のトレンチ２５内に埋め込まれたｐ型半導体層２２と、ｎ型半導体層２１の面２６上にｐ型半導体層２２と接触するように形成されたアノード電極２３と、ｎ型半導体基板２０のｎ型半導体層２１と反対側の面上に形成されたカソード電極２４と、を備える。
　ｎ型半導体層２１とアノード電極２３とは、ショットキー接合を形成し、トレンチ型ＪＢＳダイオード２は、このショットキー接合の整流性を利用している。
　トレンチ型ＪＢＳダイオード２においては、アノード電極２３とカソード電極２４との間に順方向の電圧（アノード電極２３側が正電位）を印加することにより、ｎ型半導体層２１から見たアノード電極２３とｎ型半導体層２１との界面のポテンシャル障壁が低下し、アノード電極２３からカソード電極２４へ電流が流れる。
　一方、アノード電極２３とカソード電極２４との間に逆方向の電圧（アノード電極２３側が負電位）を印加したときは、ショットキー障壁により、電流は流れない。このとき、ｐ型半導体層２２から空乏層が広がり、隣接するｐ型半導体層２２間のチャネルが閉じるため、リーク電流が効果的に抑制される。
　一般的に、ショットキーバリアダイオードの逆方向リーク電流の上限は１μＡとされている。本実施の形態では、１μＡのリーク電流が流れるときの逆方向電圧を耐圧と定義する。
　例えば、“松波弘之、大谷昇、木本恒暢、中村孝著、「半導体ＳｉＣ技術と応用」、第２版、日刊工業新聞社、２０１１年９月３０日、ｐ．３５５”に記載された、ＳｉＣを半導体層とするショットキーバリアダイオードにおける逆方向リーク電流のショットキー界面電界強度依存性のデータによれば、逆方向リーク電流の電流密度が０．０００１Ａ／ｃｍ２のときのショットキー電極直下の電界強度は、およそ０．８ＭＶ／ｃｍである。ここで、０．０００１Ａ／ｃｍ２は、サイズが１ｍｍ×１ｍｍであるショットキー電極に１μＡの電流が流れたときのショットキー電極直下の電流密度である。
　このため、半導体材料自体の絶縁破壊電界強度が数ＭＶ／ｃｍあったとしても、ショットキー電極直下の電界強度が０．８ＭＶ／ｃｍを超えると、１μＡを超えるリーク電流が流れることになる。
　例えば、ショットキー電極直下の電界強度を抑制するための特別な構造を有さない従来のショットキーバリアダイオードにおいて１２００Ｖの耐圧を得るためには、ショットキー電極直下の電界強度を０．８ＭＶ／ｃｍ以下に抑えるために、半導体層のドナー濃度を１０１５ｃｍ－３台にまで下げ、かつ半導体層を非常に厚くする必要がある。そのため、導通損失が非常に大きくなり、高耐圧かつ低損失のショットキーバリアダイオードを作製することは困難である。
　本実施の形態に係るトレンチ型ＪＢＳダイオード２は、トレンチ型ＪＢＳ構造を有するため、半導体層の抵抗を増加することなく、高い耐圧を得ることができる。すなわち、トレンチ型ＪＢＳダイオード２は、高耐圧かつ低損失のショットキーバリアダイオードである。
　ｎ型半導体基板２０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体基板２０のドナー濃度は、例えば、１．０×１０１８ｃｍ－３以上かつ１．０×１０２０ｃｍ－３以下であるｎ型半導体基板２０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。
　ｎ型半導体層２１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体層２１のドナー濃度は、ｎ型半導体基板２０のドナー濃度よりも低い。
　なお、ｎ型半導体基板２０とｎ型半導体層２１との間に、高濃度のドナーを含む高ドナー濃度層を形成してもよい。すなわち、高ドナー濃度層を介してｎ型半導体層２１をｎ型半導体基板２０上に積層してもよい。ｎ型半導体層２１の成長初期は、ドーパントの取り込み量が不安定であったり、ｎ型半導体基板２０からのアクセプター不純物の拡散があったりするため、ｎ型半導体基板２０上にｎ型半導体層２１を直接成長させると、ｎ型半導体層２１のｎ型半導体基板２０との界面に近い領域が高抵抗化する場合がある。このような問題を避けるため、高ドナー濃度層が用いられる。高ドナー濃度層の濃度は、例えば、ｎ型半導体層２１よりも高い濃度に設定され、より好ましくは、ｎ型半導体基板２０よりも高い濃度に設定される。
　ｎ型半導体層２１のドナー濃度が増加するほど、トレンチ型ＪＢＳダイオード２の各部の電界強度が増加する。ｎ型半導体層２１中のアノード電極２３直下の領域中の最大電界強度及びｎ型半導体層２１中の最大電界強度を低く抑えるためには、ｎ型半導体層２１のドナー濃度がおよそ２．０×１０１７ｃｍ－３以下であることが好ましい。一方、ドナー濃度が小さくなるほどｎ型半導体層２１の抵抗が大きくなり、順方向損失が増加してしまうため、例えば１２００Ｖ以下の耐圧を確保する場合には、３．０×１０１６ｃｍ－３以上であることが好ましい。また、より高い耐圧を得るためには、ドナー濃度を例えば１．０×１０１６ｃｍ－３程度まで下げてもよい。
　ｎ型半導体層２１の厚さが増加するほど、ｎ型半導体層２１中の最大電界強度が低減する。ｎ型半導体層２１の厚さをおよそ３μｍ以上にすることにより、ｎ型半導体層２１中の最大電界強度を効果的に低減することができる。これらの電界強度の低減と、トレンチ型ＪＢＳダイオード２の小型化の観点から、ｎ型半導体層２１の厚さはおよそ３μｍ以上かつ９μｍ以下であることが好ましい。
　トレンチ２５の深さＤｔによってトレンチ型ＪＢＳダイオード２の各部の電界強度が変化する。ｎ型半導体層２１中のアノード電極２３直下の領域中の最大電界強度及びｎ型半導体層２１中の最大電界強度を低く抑えるためには、トレンチ２５の深さＤｔがおよそ１．５μｍ以上かつ６μｍ以下であることが好ましい。
　トレンチ２５の幅Ｗｔは、狭いほど導通損失を低減できるが、狭いほど製造難易度が上がり、それに起因して製造歩留まりが低下するため、０．３μｍ以上かつ５μｍ以下であることが好ましい。
　ｎ型半導体層２１の隣接するトレンチ２５の間のメサ形状部分の幅Ｗｍが低減するほど、ｎ型半導体層２１中のアノード電極２３直下の領域中の最大電界強度が低減する。ｎ型半導体層２１中のアノード電極２３直下の領域中の最大電界強度を低く抑えるためには、メサ形状部分の幅Ｗｍが５μｍ以下であることが好ましい。一方、メサ形状部分の幅が小さいほどトレンチ２５の製造難度が上がるため、メサ形状部分の幅Ｗｍが０．２５μｍ以上であることが好ましい。
　ｐ型半導体層２２は、非晶質部分の体積が結晶質部分の体積よりも多いｐ型のｐ型半導体からなる。ｐ型半導体としては、例えば、ＮｉＯ、ＳｎＯ、又はＣｕ２Ｏを用いることができる。ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏはドーパントを添加しなくてもｐ型の導電性を示すが、Ｌｉ等のアクセプター不純物を含んでもよい。
　ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏのうち、ＮｉＯは熱力学的に安定であり、かつ安定してｐ型のものが得られるため、ｐ型半導体層２２の材料として最も好ましい。ＳｎＯは、ＳｎＯよりも熱力学的に安定であるＳｎ２Ｏが存在するため、形成が困難である。なお、Ｓｎ２Ｏは導電型が不安定であり、ｐ型に制御することが難しい。また、Ｃｕ２Ｏも導電型が不安定であり、ｐ型に制御することが難しい。
　非晶質部分を含むｐ型半導体膜は、全体が結晶質のｐ型半導体膜よりも、低コストかつ容易に製造することができる。特に、トレンチ２５の内面にはＧａ２Ｏ３系単結晶の様々な方位の面が露出しているため、結晶性のｐ型半導体膜を埋め込むことは困難であるが、非晶質部分を含むｐ型半導体膜を埋め込むことは比較的容易である。また、非晶質部分を含むｐ型半導体膜をｐ型半導体層２２として用いることにより、全体が結晶質のｐ型半導体膜を用いる場合よりも、リーク電流の発生を抑えることができる。
　アノード電極２３は、アノード電極２３のｎ型半導体層２１と接触する部分がｎ型半導体層２１とショットキー接触する材料からなる。すなわち、アノード電極２３が単層構造を有する場合はその全体がｎ型半導体層２１とショットキー接触する材料からなり、多層構造を有する場合は少なくともｎ型半導体層２１と接触する層がｎ型半導体層２１とショットキー接触する材料からなる。
　トレンチ型ＪＢＳダイオード２の立ち上がり電圧を小さくするためには、アノード電極２３のｎ型半導体層２１と接触する部分がＦｅ（鉄）、Ｃｕ（銅）、Ｍｏ（モリブデン）、又はＷ（タングステン）からなることが好ましい。
　アノード電極２３のｎ型半導体層２１と接触する部分がＭｏ又はＷからなる場合、トレンチ型ＪＢＳダイオード２の立ち上がり電圧は０．４Ｖ以上かつ０．６Ｖ以下となる。アノード電極２３のｎ型半導体層２１と接触する部分がＦｅからなる場合は、トレンチ型ＪＢＳダイオード２の立ち上がり電圧は０．４Ｖ以上かつ０．７Ｖ以下となる。また、アノード電極２３のｎ型半導体層２１と接触する部分がＣｕからなる場合、トレンチ型ＪＢＳダイオード２の立ち上がり電圧は０．６Ｖ以上かつ０．９Ｖ以下となる。
　トレンチ型ＪＢＳダイオード２においては、メサ形状部分にポテンシャル障壁が形成されるため、立ち上がり電圧はメサ形状部分の幅Ｗｍに依存し、幅Ｗｍが小さくなるほど大きくなる。
　トレンチ型ＪＢＳダイオード２中の電界強度は、上述のように、隣接する２つのトレンチ２５の間のメサ形状部分の幅Ｗｍ、トレンチ２５の深さＤｔ等の影響を受けるが、トレンチ２５の平面パターン（ｐ型半導体層２２の平面パターン）にはほとんど影響を受けない。このため、ｎ型半導体層２１のトレンチ２５の平面パターン（ｐ型半導体層２２の平面パターン）は特に限定されない。
　カソード電極２４は、ｎ型半導体基板２０とオーミック接触する。カソード電極２４は、Ｔｉ等の金属からなる。カソード電極２４は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌ、を有してもよい。カソード電極２４とｎ型半導体基板２０を確実にオーミック接触させるため、カソード電極２４のｎ型半導体基板２０と接触する層がＴｉからなることが好ましい。
（トレンチ型ＪＢＳダイオードの製造方法）
　以下に、トレンチ型ＪＢＳダイオード２の製造方法の一例を示す。
　図３Ａ～図３Ｃ、図４Ａ～図４Ｃは、第２の実施の形態に係るトレンチ型ＪＢＳダイオード２の製造工程を示す垂直断面図である。
　まず、図３Ａに示されるように、ｎ型半導体基板２０上に、ＨＶＰＥ法等によりＳｉ等のドナーを含むＧａ２Ｏ３系単結晶をエピタキシャル成長させ、ｎ型半導体層２１を形成する。
　ｎ型半導体基板２０は、例えば、ＦＺ法やＥＦＧ法等の融液成長法により育成したドナーを含むＧａ２Ｏ３系単結晶のバルク結晶をスライスし、表面を研磨することにより得られる基板である。
　次に、図３Ｂに示されるように、フォトリソグラフィとドライエッチング等によりｎ型半導体層２１のｎ型半導体基板２０と反対側の面２６にトレンチ２５を形成する。
　トレンチ２５の形成にドライエッチングを用いる場合の好ましい条件は、例えば、エッチングガスがＢＣｌ３（３０ｓｃｃｍ）、圧力が１．０Ｐａ、アンテナ出力が１６０Ｗ、バイアス出力が１７Ｗ、時間が９０分である。
　また、トレンチ２５の形成後、トレンチ２５の内面の荒れやプラズマダメージを除去するため、リン酸での処理を行うことが好ましい。典型的には、１３０～１４０℃に加熱したリン酸へ１～３０分浸漬することが好ましい。
　次に、図３Ｃに示されるように、電子ビーム蒸着等により、ｎ型半導体基板２０の底面にＴｉ／Ａｕ積層構造等を有するカソード電極２４を形成する。その後、窒素雰囲気中で４５０℃１分の加熱処理を行う。この加熱処理によって、カソード電極２４とｎ型半導体基板２０の間のコンタクト抵抗が減少する。
　次に、図４Ａに示されるように、高周波スパッタリング等により、ｎ型半導体層２１の面２６の全面に、トレンチ２５を埋め込める程度の厚さのｐ型半導体膜を堆積させる。
　高周波スパッタリングによりｐ型半導体層２２を形成する場合の条件は、基板温度（堆積温度）が２５℃以上かつ７００℃以下、プラズマ出力が５０Ｗ以上かつ３００Ｗ以下、圧力が０．１Ｐａ以上かつ１Ｐａ以下、ガス種がＯ２、ガス流量が０．１ｓｃｃｍ以上かつ１００ｓｃｃｍ以下、堆積時間が０．１時間以上かつ１０時間以下であることが好ましい。スパッタリングターゲットは、例えば、ＮｉＯからなるｐ型半導体層２２を形成する場合は、ＮｉＯ又はＮｉからなることが好ましい。
　ｐ型半導体層２２の結晶化度は、基板温度や下地結晶の方位等の複数のパラメータに影響を受けると考えられるが、基板温度が７００℃以下である場合は非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体層１２を形成しやすい。
　次に、図４Ｂに示されるように、ＣＭＰ（Chemical Mechanical Polishing）等の平坦化処理により、堆積させたｐ型半導体膜のトレンチ２５の外側の部分（面２６よりも上の部分）を除去し、面２６を露出させる。これにより、トレンチ２５内にｐ型半導体層２２が埋め込まれる。
　その後、アノード電極２３の形成の前に、ｎ型半導体層２１の面２６に、過酸化水素水等の過酸化水素を含む処理液を用いた前処理を施す。また、塩酸、硝酸、硫酸、フッ酸、バッファードフッ酸等の過酸化水素を含まない処理液を用いる場合は、それらの処理液による処理の後に過酸化水素を含む処理液を用いた処理を行う。前処理の最後に過酸化水素を含む処理液を用いた処理を行わない場合、アノード電極２３の材料に依存せずにトレンチ型ＪＢＳダイオード２の立ち上がり電圧が０．８～１．０Ｖ程度に固定されてしまうおそれがある。
　過酸化水素を含む処理液としては、過酸化水素水の他に、例えば、塩酸、硝酸、硫酸等の無機酸に過酸化水素及び水を適量添加した液を用いることができる。例えば、硫酸に過酸化水素及び水が添加された硫酸過水を用いる場合には、硫酸４に対して過酸化水素を１、水を１～１０００の体積比率で混合した硫酸過水を用いることができる。
　次に、図４Ｃに示されるように、電子ビーム蒸着等により、ｎ型半導体層２１の面２６上にＭｏ／Ａｕ積層構造等を有するアノード電極２３を形成する。アノード電極２３は、リフトオフ等により、円形等の所定の形状にパターニングされる。
〔第３の実施の形態〕
（ショットキーバリアダイオードの構成）
　図５は、第３の実施の形態に係るショットキーバリアダイオード３の垂直断面図である。ショットキーバリアダイオード３は、ガードリング構造を有する縦型のショットキーバリアダイオードである。
　ショットキーバリアダイオード３は、ｎ型半導体基板３０と、ｎ型半導体基板３０上に形成されたｎ型半導体層３１と、ｎ型半導体基板３０と反対側の面３６に開口するトレンチ３５を有するｎ型半導体層３１と、ｎ型半導体層３１のトレンチ３５内に埋め込まれたガードリングとしてのｐ型半導体層３２と、ｎ型半導体層２１の面３６上に形成されたアノード電極３３と、ｎ型半導体基板３０のｎ型半導体層３１と反対側の面上に形成されたカソード電極３４と、を有する。
　ガードリングとしてのｐ型半導体層３２は、アノード電極３３に一部が重なる領域に形成され、アノード電極３３の端部における電界集中を緩和し、ショットキーバリアダイオード３の耐圧を向上させることができる。
　また、ショットキーバリアダイオード３は、ｎ型半導体層３１の面３６上のアノード電極３３の周りに、ＳｉＯ２等の誘電体からなる誘電体膜３７を有し、その誘電体膜３７の上にアノード電極３３の縁が乗り上げている。このフィールドプレート構造も、アノード電極３３の端部における電界集中を緩和し、ショットキーバリアダイオード３の耐圧を向上させることができる。
　ｎ型半導体層３１とアノード電極３３とは、ショットキー接合を形成し、ショットキーバリアダイオード３は、このショットキー接合の整流性を利用している。
　ショットキーバリアダイオード３においては、アノード電極３３とカソード電極３４との間に順方向の電圧（アノード電極３３側が正電位）を印加することにより、ｎ型半導体層３１から見たアノード電極３３とｎ型半導体層３１との界面のポテンシャル障壁が低下し、アノード電極３３からカソード電極３４へ電流が流れる。
　一方、アノード電極３３とカソード電極３４との間に逆方向の電圧（アノード電極２３側が負電位）を印加したときは、ショットキー障壁により、電流が流れない。また、このとき、ガードリング構造及びフィールドプレート構造により、アノード電極３３の端部への電界集中が緩和され、リーク電流が抑制される。
　ｎ型半導体基板３０は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体基板３０のドナー濃度は、例えば、１．０×１０１８ｃｍ－３以上かつ１．０×１０２０ｃｍ－３以下であるｎ型半導体基板３０の厚さは、例えば、１０μｍ以上かつ６００μｍ以下である。
　ｎ型半導体層３１は、ドナーとしてのＳｉ、Ｓｎ等のIV族元素を含むｎ型のＧａ２Ｏ３系単結晶からなる。ｎ型半導体層３１のドナー濃度は、ｎ型半導体基板２０のドナー濃度よりも低い。
　なお、ｎ型半導体基板３０とｎ型半導体層３１との間に、高濃度のドナーを含む高ドナー濃度層を形成してもよい。すなわち、高ドナー濃度層を介してｎ型半導体層２１をｎ型半導体基板３０上に積層してもよい。高ドナー濃度層の濃度は、例えば、ｎ型半導体層２１よりも高い濃度に設定され、より好ましくは、ｎ型半導体基板２０よりも高い濃度に設定される。
　ｎ型半導体層３１のドナー濃度が増加するほど、ショットキーバリアダイオード３の各部の電界強度が増加する。ｎ型半導体層３１中のアノード電極３３直下の領域中の最大電界強度及びｎ型半導体層３１中の最大電界強度を低く抑えるためには、ｎ型半導体層３１のドナー濃度がおよそ２．０×１０１７ｃｍ－３以下であることが好ましい。一方、ドナー濃度が小さくなるほどｎ型半導体層３１の抵抗が大きくなり、順方向損失が増加してしまうため、例えば１２００Ｖ以下の耐圧を確保する場合には、６．０×１０１５ｃｍ－３以上であることが好ましい。また、より高い耐圧を得るためには、ドナー濃度を例えば１．０×１０１５ｃｍ－３程度まで下げてもよい。
　ｎ型半導体層３１の厚さが増加するほど、ｎ型半導体層３１中の最大電界強度が低減する。ｎ型半導体層３１の厚さをおよそ３μｍ以上にすることにより、ｎ型半導体層３１中の最大電界強度を効果的に低減することができる。これらの電界強度の低減と、ショットキーバリアダイオード３の小型化の観点から、ｎ型半導体層３１の厚さはおよそ３μｍ以上かつ１５μｍ以下であることが好ましい。
　ｐ型半導体層３２は、非晶質部分の体積が結晶質部分の体積よりも多いｐ型のｐ型半導体からなる。ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏはドーパントを添加しなくてもｐ型の導電性を示すが、Ｌｉ等のアクセプター不純物を含んでもよい。
　ＮｉＯ、ＳｎＯ、Ｃｕ２Ｏのうち、ＮｉＯは熱力学的に安定であり、かつ安定してｐ型のものが得られるため、ｐ型半導体層３２の材料として最も好ましい。ＳｎＯは、ＳｎＯよりも熱力学的に安定であるＳｎ２Ｏが存在するため、形成が困難である。なお、Ｓｎ２Ｏは導電型が不安定であり、ｐ型に制御することが難しい。また、Ｃｕ２Ｏも導電型が不安定であり、ｐ型に制御することが難しい。
　非晶質部分を含むｐ型半導体膜は、全体が結晶質のｐ型半導体膜よりも低温で成膜できるため、低コストかつ容易に製造することができる。特に、トレンチ３５の内面にはＧａ２Ｏ３系単結晶の様々な方位の面が露出しているため、結晶性のｐ型半導体膜を埋め込むことは困難であるが、非晶質部分を含むｐ型半導体膜を埋め込むことは比較的容易である。また、非晶質部分を含むｐ型半導体膜をｐ型半導体層３２として用いることにより、全体が結晶質のｐ型半導体膜を用いる場合よりも、リーク電流の発生を抑えることができる。
　アノード電極３３は、アノード電極３３のｎ型半導体層３１と接触する部分がｎ型半導体層３１とショットキー接触する材料からなる。すなわち、アノード電極３３が単層構造を有する場合はその全体がｎ型半導体層３１とショットキー接触する材料からなり、多層構造を有する場合は少なくともｎ型半導体層３１と接触する層がｎ型半導体層３１とショットキー接触する材料からなる。
　ショットキーバリアダイオード３の立ち上がり電圧を小さくするためには、アノード電極３３のｎ型半導体層３１と接触する部分がＦｅ（鉄）、Ｃｕ（銅）、Ｍｏ（モリブデン）、又はＷ（タングステン）からなることが好ましい。
　アノード電極３３のｎ型半導体層３１と接触する部分がＭｏ又はＷからなる場合、ショットキーバリアダイオード３の立ち上がり電圧は０．４Ｖ以上かつ０．６Ｖ以下となる。アノード電極３３のｎ型半導体層３１と接触する部分がＦｅからなる場合は、ショットキーバリアダイオード３の立ち上がり電圧は０．４Ｖ以上かつ０．７Ｖ以下となる。また、アノード電極３３のｎ型半導体層３１と接触する部分がＣｕからなる場合、ショットキーバリアダイオード３の立ち上がり電圧は０．６Ｖ以上かつ０．９Ｖ以下となる。
　カソード電極３４は、ｎ型半導体基板３０とオーミック接触する。カソード電極３４は、Ｔｉ等の金属からなる。カソード電極３４は、異なる金属膜を積層した多層構造、例えば、Ｔｉ／Ａｕ又はＴｉ／Ａｌ、を有してもよい。カソード電極３４とｎ型半導体基板３０を確実にオーミック接触させるため、カソード電極３４のｎ型半導体基板３０と接触する層がＴｉからなることが好ましい。
（実施の形態の効果）
　上記第１～３の実施の形態によれば、低コストで容易に製造することのできる、ヘテロｐｎ接合を利用したＧａ２Ｏ３系のダイオードである、ｐｎ接合ダイオード１、トレンチ型ＪＢＳダイオード２、及びガードリング構造を有するショットキーバリアダイオード３を提供することができる。
　実施例１においては、第１の実施の形態に係るｐｎ接合ダイオード１を製造し、順方向特性及び逆方向特性を測定した。
　本実施例においては、ｎ型半導体基板１０として、ドナーがＳｎ、ドナー濃度がおよそ１０１８ｃｍ－３、厚さがおよそ６００μｍ、主面の面方位が（００１）の、ＥＦＧ法を用いて作製したｎ型Ｇａ２Ｏ３基板を用いた。
　また、ｎ型半導体層１１として、ドナーがＳｉ、ドナー濃度がおよそ６×１０１６ｃｍ－３、厚さがおよそ３．２μｍの、ＨＶＰＥ法により成長させたｎ型Ｇａ２Ｏ３膜を用いた。
　また、ｐ型半導体層１２として、厚さがおよそ１００ｎｍのアンドープ（アクセプターを意図的に添加していない）の、高周波スパッタリングにより形成されたｐ型ＮｉＯ膜を用いた。高周波スパッタリングの条件は、基板温度が３００℃、プラズマ出力が５０Ｗ、圧力が０．３５Ｐａ、ガス種がＯ２、ガス流量が１０ｓｃｃｍ、ターゲットが純度９９．５％のＮｉＯ、堆積時間が１時間であった。
　また、アノード電極１３として、直径が２００μｍの円形のＮｉ電極を電子ビーム蒸着により形成した。
　また、カソード電極１４として、Ｔｉ／Ａｕ積層構造を有する電極を電子ビーム蒸着によりｎ型半導体基板１０の裏面の全面に形成した。アノード電極１３とカソード電極１４を形成した後、アノード電極１３をマスクとしてドライエッチング処理を行い、ｎ型半導体層１１の上側の一部及びｐ型半導体層１２を図１に示したようなメサ形状にパターニングした。
　図６Ａ、図６Ｂは、それぞれ実施例１に係るｐｎ接合ダイオード１の順方向特性、逆方向特性を示すグラフである。
　図６Ａ、図６Ｂによれば、実施例１に係るｐｎ接合ダイオード１がｐｎ接合ダイオードとして正常に動作している。このことは、ｎ型Ｇａ２Ｏ３膜であるｎ型半導体層１１とｐ型ＮｉＯ膜であるｐ型半導体層１２がｐｎ接合を形成していることを示している。
　実施例２においては、ＮｉＯ膜の特性の成膜条件依存性を調べた。
　本実施例においては、高周波スパッタリングによりＮｉＯ膜を形成した。高周波スパッタリングの条件は、基板温度が２５～４００℃、プラズマ出力が５０～３００Ｗ、圧力が０．３５Ｐａ、ガス種がＯ２、ガス流量が１０ｓｃｃｍ、ターゲットがＮｉＯ、堆積時間が１時間とした。
　図７Ａは、実施例２に係るＮｉＯ膜の抵抗率の基板温度依存性を示すグラフである。図７Ａに係るＮｉＯ膜は、プラズマ出力を３００Ｗに固定して成膜した。
　図７Ａは、基板温度が低いほど、ＮｉＯ膜の抵抗率が低下することを示している。この結果から、抵抗率を小さくするためには、ＮｉＯ膜を高周波スパッタリングにより成膜する際の基板温度が２５℃以上かつ４００℃以下であることが好ましいといえる。しかしながら、これはアンドープのＮｉＯターゲットを用いた場合の結果であり、アクセプターをドープすることで４００℃より高い温度で低抵抗率の膜を得ることができる。
　図７Ｂは、実施例２に係るＮｉＯ膜の抵抗率のプラズマ出力依存性を示すグラフである。図７Ｂに係るＮｉＯ膜は、基板温度を２００℃に固定して成膜した。
　図７Ｂは、プラズマ出力が低いほど、ＮｉＯ膜の抵抗率が低下することを示している。この結果から、抵抗率を小さくするためには、ＮｉＯ膜を高周波スパッタリングにより成膜する際のプラズマ出力が５０Ｗ以上かつ３００Ｗ以下であることが好ましいといえる。
　図７Ｃは、実施例２に係るＮｉＯ膜とＰｔ電極のコンタクト抵抗の基板温度依存性を示すグラフである。図７Ｃに係るＮｉＯ膜は、プラズマ出力を３００Ｗに固定して成膜した。
　図７Ｃは、基板温度が高いほど、コンタクト抵抗が減少することを示している。この結果から、電極とのコンタクト抵抗を小さくするためには、ＮｉＯ膜を高周波スパッタリングにより成膜する際の基板温度が１００℃以上であることが好ましいといえる。
　実施例３においては、ショットキーバリアダイオードにおけるアノード電極の材料ごとの特性を調べた。
　図８は、実施例３に係るショットキーバリアダイオード４の垂直断面図である。ショットキーバリアダイオード４は、半導体基板４０と、半導体基板４０の一方の面に接続され、半導体基板４０とショットキー接合を形成するアノード電極４１と、半導体基板４０の他方の面に接続され、半導体基板４０とオーミック接合を形成するカソード電極４２とを備える。
　半導体基板４０として、ドナー濃度がおよそ１０１７ｃｍ－３、厚さがおよそ６５０μｍのアンドープのＧａ２Ｏ３基板を用いた。
　また、アノード電極４１として、直径が２００μｍの円形の電極を電子ビーム蒸着により形成した。アノード電極４１の蒸着前には、半導体基板４０の表面を硫酸過水で処理した。アノード電極４１の材料としては、Ａｌ、Ｔｉ、Ｍｏ、Ｗ、Ｆｅ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄを用いた。
　また、カソード電極４２として、厚さ５０ｎｍのＴｉ膜と厚さ２００ｎｍのＡｕ膜が積層されたＴｉ／Ａｕ積層構造を有する電極を電子ビーム蒸着により半導体基板４０の裏面の一部に形成した。
　図９は、実施例３に係るショットキーバリアダイオード４の順方向特性を示すグラフである。
　図９は、アノード電極の材料がＡｌ、Ｔｉ、Ｍｏ、Ｗ、Ｆｅ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄのときのショットキーバリアダイオードの立ち上がり電圧がそれぞれおよそ０Ｖ、０．０５Ｖ、０．３５Ｖ、０．４Ｖ、０．５５Ｖ、０．６５Ｖ、０．８５Ｖ、０．９５Ｖ、０．９５Ｖであることを示している。
　これらの材料のうち、Ｆｅ、Ｃｕ、Ｍｏ、及びＷをアノード電極の材料として用いた場合、公知の電極材料であるＴｉとＮｉの間の立ち上がり電圧が得られるため、Ｆｅ、Ｃｕ、Ｍｏ、及びＷは、新しいショットキー電極の材料として有用である。
　なお、Ｆｅ、Ｃｕ、Ｍｏ、及びＷよりも立ち上がり電圧の低い材料としてＡｇがあるが、複数回の試験を実施した結果、立ち上がり電圧の繰り返し再現性がきわめて低く、ショットキーバリアダイオードの電極材料には適していないことが確認された。
　実施例４においては、第２の実施の形態に係るトレンチ型ＪＢＳダイオード２を製造し、その特性を評価した。
　本実施例においては、ｎ型半導体基板２０として、ドナーがＳｎ、ドナー濃度がおよそ２．５×１０１８ｃｍ－３、厚さがおよそ３５０μｍ、主面の面方位が（００１）の、ＥＦＧ法を用いて作製したｎ型Ｇａ２Ｏ３基板を用いた。
　また、ｎ型半導体層２１として、ドナーがＳｉ、ドナー濃度がおよそ６×１０１６ｃｍ－３、厚さがおよそ６．５μｍの、ＨＶＰＥ法により成長させたｎ型Ｇａ２Ｏ３膜を用いた。
　ｎ型半導体層２１のトレンチ２５の深さＤｔはおよそ２μｍ、トレンチ２５の幅Ｗｔはおよそ４．８μｍ、メサ形状部分の幅Ｗｍはおよそ１．２μｍとした。
　カソード電極２４として、Ｔｉ／Ａｕ積層構造を有する電極を電子ビーム蒸着によりｎ型半導体基板２０の裏面の全面に形成した。カソード電極２４の形成後、窒素雰囲気中で４５０℃１分の加熱処理を行い、カソード電極２４とｎ型半導体基板２０の間のコンタクト抵抗を減少させた。
　また、ｐ型半導体層２２として、アンドープの、高周波スパッタリングにより形成されたｐ型ＮｉＯ膜を用いた。高周波スパッタリングの条件は、基板温度が２００℃、プラズマ出力が３００Ｗ、圧力が０．３５Ｐａ、ガス種がＯ２、ガス流量が１０ｓｃｃｍ、ターゲットがＮｉＯ、堆積時間が４時間であり、およそ３μｍのＮｉＯ膜を形成した。ＮｉＯ膜のトレンチ２５の外側の部分はＣＭＰにより除去した。
　また、アノード電極２３として、直径が３００μｍの円形のＭｏ／Ａｕ積層構造等を有する電極を電子ビーム蒸着及びリフトオフにより形成した。
　図１０Ａ、図１０Ｂは、それぞれ実施例４に係るトレンチ型ＪＢＳダイオード２の順方向特性、逆方向特性を示すグラフである。
　図１０Ａ、図１０Ｂ中の「ＪＢＳ」はトレンチ型ＪＢＳダイオード２の特性であり、「ＳＢＤ」は、比較例としての、ＪＢＳ構造を有しない通常のショットキーバリアダイオードの特性である。また、図１０（ｂ）中の「ＴＦＥ」は熱電子電界放出理論に基づく計算結果（ポテンシャル障壁の高さを０．８ｅＶ、ショットキー電極とショットキー接合を形成する半導体のドナー濃度を６×１０１６ｃｍ－３として計算した）である。
　図１０Ａ、図１０Ｂによれば、実施例４に係るトレンチ型ＪＢＳダイオード２がショットキーバリアダイオードとして正常に動作している。このことは、ｎ型Ｇａ２Ｏ３膜であるｎ型半導体層２１とｐ型ＮｉＯ膜であるｐ型半導体層２２がｐｎ接合を形成していることを示している。
　また、図１０Ｂは、ＪＢＳ構造を有しない通常のショットキーバリアダイオードが熱電子電界放出理論に近い非常に大きなリーク電流を有しているのに対して、トレンチ型ＪＢＳダイオード２は通常のショットキーバリアダイオードよりもリーク電流が数桁小さい。これは、ＪＢＳ構造を設けることによってショットキー接合部の電界強度が下がり、熱電子電界放出（ＴＦＥ）によるリーク電流を抑制できたことによる。
　なお、非晶質部分の体積が結晶質部分の体積よりも多いＮｉＯからなるｐ型半導体層２２ｐ型の代わりに、結晶質のＮｉＯ膜を用いた場合、リーク特性が熱電子電界放出理論に従うリーク特性よりも悪くなるおそれがある。
　以上、本発明の実施の形態、実施例を説明したが、本発明は、上記実施の形態、実施例に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
　また、上記に記載した実施の形態、実施例は特許請求の範囲に係る発明を限定するものではない。また、実施の形態、実施例の中で説明した特徴の組合せの全てが発明の課題を解決するための手段に必須であるとは限らない点に留意すべきである。
産業上利用可能性
　低コストで容易に製造することのできる、ヘテロｐｎ接合を利用したＧａ２Ｏ３系のダイオードを提供する。
１…ｐｎ接合ダイオード、　２…トレンチ型ＪＢＳダイオード、　３…ショットキーバリアダイオード、　１０、２０、３０…ｎ型半導体基板、　１１、２１、３１…ｎ型半導体層、　１２、２２、３２…ｐ型半導体層、　１３、２３、３３…アノード電極、　１４、２４、３４…カソード電極、　２５、３５…トレンチ

Claims (6)

  1. 　ｎ型Ｇａ２Ｏ３系単結晶からなるｎ型半導体層と、
    　非晶質部分の体積が結晶質部分の体積よりも多いｐ型半導体からなるｐ型半導体層と、を備え、
    　前記ｎ型半導体層と前記ｐ型半導体層とがｐｎ接合を形成する、
    　ダイオード。
  2. 　前記ｐ型半導体がＮｉＯである、
    　請求項１に記載のダイオード。
  3. 　前記ｐｎ接合の整流性を利用したｐｎ接合ダイオードである、
    　請求項１又は２に記載のダイオード。
  4. 　ｎ型半導体層とショットキー接合を形成するアノード電極を備え、
    　前記ショットキー接合の整流性を利用するショットキーバリアダイオードである、
    　請求項１又は２に記載のダイオード。
  5. 　トレンチ型ジャンクションバリアショットキー構造又はガードリング構造を有する、
    　請求項４に記載のダイオード。
  6. 　前記アノード電極の前記ｎ型半導体層と接触する部分がＦｅ、Ｃｕ、Ｍｏ、又はＷからなる、
    　請求項４又は５に記載のダイオード。
     
     
PCT/JP2018/027416 2017-08-10 2018-07-23 ダイオード Ceased WO2019031204A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201880051971.5A CN111033758B (zh) 2017-08-10 2018-07-23 二极管
EP18843602.6A EP3667737B1 (en) 2017-08-10 2018-07-23 Diode
US16/635,319 US11355594B2 (en) 2017-08-10 2018-07-23 Diode

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-155768 2017-08-10
JP2017155768A JP7037142B2 (ja) 2017-08-10 2017-08-10 ダイオード

Publications (1)

Publication Number Publication Date
WO2019031204A1 true WO2019031204A1 (ja) 2019-02-14

Family

ID=65271022

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2018/027416 Ceased WO2019031204A1 (ja) 2017-08-10 2018-07-23 ダイオード

Country Status (5)

Country Link
US (1) US11355594B2 (ja)
EP (1) EP3667737B1 (ja)
JP (2) JP7037142B2 (ja)
CN (1) CN111033758B (ja)
WO (1) WO2019031204A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904239A (zh) * 2019-03-19 2019-06-18 南方科技大学 一种pin二极管及其制备方法
CN109920857A (zh) * 2019-03-19 2019-06-21 南方科技大学 一种肖特基二极管及其制备方法
CN110034192A (zh) * 2019-05-17 2019-07-19 山东大学深圳研究院 利用氧化亚锡调节阈值电压的氧化镓场效应管及制备方法
CN111063742A (zh) * 2019-12-13 2020-04-24 中国科学技术大学 基于氧化镓的pn结结构及其制备方法
CN112802889A (zh) * 2019-11-14 2021-05-14 株式会社Flosfia 半导体装置及半导体系统
EP4098781A4 (en) * 2020-01-27 2024-05-15 Flosfia Inc. SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7037142B2 (ja) * 2017-08-10 2022-03-16 株式会社タムラ製作所 ダイオード
US11495695B2 (en) * 2018-07-12 2022-11-08 Flosfia Inc. Semiconductor device
CN112424949A (zh) * 2018-07-12 2021-02-26 株式会社Flosfia 半导体装置
JP7741488B2 (ja) * 2018-07-12 2025-09-18 株式会社Flosfia 半導体装置
CN110112206A (zh) * 2019-05-20 2019-08-09 中山大学 一种氧化镓结型场效应晶体管
CN110085681A (zh) * 2019-05-20 2019-08-02 中山大学 一种氧化镓基异质pn结二极管及其制备方法
JP2021082711A (ja) * 2019-11-19 2021-05-27 株式会社デンソー 半導体装置の製造方法
JP7530615B2 (ja) 2020-01-10 2024-08-08 株式会社Flosfia 結晶、半導体素子および半導体装置
KR102812668B1 (ko) 2020-01-10 2025-05-23 가부시키가이샤 플로스피아 도전성 금속 산화막, 반도체 소자 및 반도체 장치
CN115053355A (zh) * 2020-02-07 2022-09-13 株式会社Flosfia 半导体元件和半导体装置
JP7516827B2 (ja) * 2020-04-07 2024-07-17 トヨタ自動車株式会社 ｐｎ接合ダイオード
JP7599644B2 (ja) * 2020-10-07 2024-12-16 株式会社タムラ製作所 ショットキーダイオード
JP7522399B2 (ja) * 2020-10-07 2024-07-25 株式会社タムラ製作所 ショットキーダイオード
JP7513484B2 (ja) 2020-10-09 2024-07-09 株式会社デンソー 半導体装置
CN112186033A (zh) * 2020-10-22 2021-01-05 西安电子科技大学 带有斜场板的氮化镓结势垒肖特基二极管及其制作方法
JP7678495B2 (ja) * 2020-10-26 2025-05-16 株式会社ノベルクリスタルテクノロジー 酸化ガリウムダイオード
JP7468432B2 (ja) 2021-03-30 2024-04-16 トヨタ自動車株式会社 半導体装置
CN113555448B (zh) * 2021-06-09 2023-06-09 浙江芯科半导体有限公司 一种基于Ga2O3终端结构的4H-SiC肖特基二极管及制作方法
JP7528963B2 (ja) * 2021-07-09 2024-08-06 トヨタ自動車株式会社 半導体装置
US12426318B2 (en) 2021-07-09 2025-09-23 Toyota Jidosha Kabushiki Kaisha Semiconductor device and method of manufacturing semiconductor device
CN113964211A (zh) * 2021-09-13 2022-01-21 西安电子科技大学 一种凹槽p型调制氧化镓功率二极管及其制备方法
CN113964182A (zh) * 2021-09-13 2022-01-21 西安电子科技大学 一种异质pn低开启电压氧化镓功率二极管及其制备方法
JP7840527B2 (ja) * 2021-09-17 2026-04-06 株式会社タムラ製作所 ｐｎ接合ダイオード
JP7782795B2 (ja) * 2021-10-04 2025-12-09 株式会社ノベルクリスタルテクノロジー 積層構造体、及び積層構造体の製造方法
JP7715004B2 (ja) * 2021-10-28 2025-07-30 株式会社村田製作所 ショットキーバリアダイオード
JP7770170B2 (ja) 2021-11-29 2025-11-14 Tdk株式会社 ジャンクションバリアショットキーダイオード
KR102719258B1 (ko) * 2021-12-16 2024-10-18 파워큐브세미 (주) 산화니켈-산화갈륨 pn 이종접합 형성 방법 및 그 방법으로 제조된 쇼트키 다이오드
US20250151297A1 (en) * 2021-12-16 2025-05-08 Power Cubesemi Inc. Method of forming pn heterojunction between nickel oxide and gallium oxide and schottky diode manufactured by the method
WO2023113536A1 (ko) * 2021-12-16 2023-06-22 파워큐브세미 (주) 산화니켈의 캐리어 농도 조절 방법 및 그 방법으로 제조된 쇼트키 다이오드
JP7865502B2 (ja) * 2021-12-24 2026-05-26 株式会社タムラ製作所 ジャンクションバリアショットキーダイオード及びその製造方法
CN114823923A (zh) * 2022-02-28 2022-07-29 西安电子科技大学 基于n型氧化镓-p型金刚石的肖特基二极管及其制备方法
JP7836205B2 (ja) 2022-03-23 2026-03-26 Tdk株式会社 ジャンクションバリアショットキーダイオード
JP7836206B2 (ja) 2022-03-23 2026-03-26 Tdk株式会社 ジャンクションバリアショットキーダイオード
JP7776133B2 (ja) * 2022-03-31 2025-11-26 株式会社ノベルクリスタルテクノロジー 電界効果トランジスタ
CN116190417A (zh) * 2022-12-02 2023-05-30 中国科学技术大学 一种垂直β-Ga2O3肖特基势垒二极管及其制备方法
JP2024083005A (ja) 2022-12-09 2024-06-20 株式会社タムラ製作所 ジャンクションバリアショットキーダイオード及びその製造方法
FR3145837A1 (fr) * 2023-02-12 2024-08-16 Férechteh Hosseini-Teherani (Al)Ga2O3/(Mg)NiO Hétérojonctions Ternaires pour les applications électroniques et optoélectroniques
CN116864540A (zh) * 2023-09-04 2023-10-10 西安电子科技大学 一种基于异质衬底准垂直结构氧化镓二极管及其制备方法
CN116936613B (zh) * 2023-09-18 2024-05-14 西安电子科技大学 基于蓝宝石衬底外延的准垂直器件及其制备方法
KR102944173B1 (ko) * 2023-12-19 2026-03-26 주식회사 시지트로닉스 p형 금속-산화물 박막의 배치를 이용한 고전압 쇼트키배리어 다이오드 소자의 구조 및 그 제조방법
CN118099227B (zh) * 2024-04-23 2024-07-30 中国科学院宁波材料技术与工程研究所 具有斜面沟槽集成的氧化镓功率二极管
CN120358756B (zh) * 2025-06-23 2025-08-26 福州大学 一种具有NiO场限环和浮空场板复合终端结构的P-NiO/N-Ga2O3异质结二极管及其制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013102081A (ja) * 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
JP2013115114A (ja) * 2011-11-25 2013-06-10 Panasonic Corp ｐｎ接合素子
JP2015227279A (ja) * 2014-05-08 2015-12-17 株式会社Flosfia 結晶性積層構造体および半導体装置
JP2016025256A (ja) 2014-07-22 2016-02-08 株式会社Flosfia 半導体装置
JP2016143841A (ja) * 2015-02-04 2016-08-08 国立研究開発法人情報通信研究機構 半導体装置とその製造方法
WO2017111173A1 (ja) * 2015-12-25 2017-06-29 出光興産株式会社 積層体

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7329915B2 (en) * 2005-11-21 2008-02-12 Hewlett-Packard Development Company, L.P. Rectifying contact to an n-type oxide material or a substantially insulating oxide material
US9461124B2 (en) * 2011-09-08 2016-10-04 Tamura Corporation Ga2O3 semiconductor element
CN110071170B (zh) * 2011-09-08 2022-10-11 株式会社田村制作所 晶体层叠结构体
CN110047922A (zh) * 2011-09-08 2019-07-23 株式会社田村制作所 Ga2O3系MISFET和Ga2O3系MESFET
US10566192B2 (en) 2014-05-07 2020-02-18 Cambridge Electronics, Inc. Transistor structure having buried island regions
CN110676303A (zh) 2014-07-22 2020-01-10 株式会社Flosfia 结晶性半导体膜和板状体以及半导体装置
CN107068773B (zh) * 2015-12-18 2021-06-01 株式会社Flosfia 半导体装置
US11222985B2 (en) 2017-02-14 2022-01-11 Mitsubishi Electric Corporation Power semiconductor device
US10777644B2 (en) * 2017-04-27 2020-09-15 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Heterojunction devices and methods for fabricating the same
US20180358478A1 (en) * 2017-06-09 2018-12-13 AZ Power, Inc Trench type junction barrier schottky diode with voltage reducing layer and manufacturing method thereof
DE112018003362B4 (de) 2017-06-29 2023-08-10 Mitsubishi Electric Corporation Oxid-Halbleitereinheiten und Verfahren zur Herstellung von Oxid-Halbleitereinheiten
JP7037142B2 (ja) 2017-08-10 2022-03-16 株式会社タムラ製作所 ダイオード

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013102081A (ja) * 2011-11-09 2013-05-23 Tamura Seisakusho Co Ltd ショットキーバリアダイオード
JP2013115114A (ja) * 2011-11-25 2013-06-10 Panasonic Corp ｐｎ接合素子
JP2015227279A (ja) * 2014-05-08 2015-12-17 株式会社Flosfia 結晶性積層構造体および半導体装置
JP2016025256A (ja) 2014-07-22 2016-02-08 株式会社Flosfia 半導体装置
JP2016143841A (ja) * 2015-02-04 2016-08-08 国立研究開発法人情報通信研究機構 半導体装置とその製造方法
WO2017111173A1 (ja) * 2015-12-25 2017-06-29 出光興産株式会社 積層体

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HIROYUKI MATSUNAMINOBORU OTANITSUNENOBU KIMOTOTAKASHI NAKAMURA: "Technology of Semiconductor SiC and its Application", 30 September 2011, NIKKAN KOGYO SHIMBUN, LTD.
YOSHIHIRO KOKUBUN ET AL.: "All-oxide p-n heterojunction diodes comprising p-type NiO and n-type p-Ga203", APPLIED PHYSICS EXPRESS, vol. 9, 2016, pages 091101

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109904239A (zh) * 2019-03-19 2019-06-18 南方科技大学 一种pin二极管及其制备方法
CN109920857A (zh) * 2019-03-19 2019-06-21 南方科技大学 一种肖特基二极管及其制备方法
CN109920857B (zh) * 2019-03-19 2021-11-30 珠海镓未来科技有限公司 一种肖特基二极管及其制备方法
CN110034192A (zh) * 2019-05-17 2019-07-19 山东大学深圳研究院 利用氧化亚锡调节阈值电压的氧化镓场效应管及制备方法
CN110034192B (zh) * 2019-05-17 2023-11-10 山东大学深圳研究院 利用氧化亚锡调节阈值电压的氧化镓场效应管及制备方法
CN112802889A (zh) * 2019-11-14 2021-05-14 株式会社Flosfia 半导体装置及半导体系统
CN111063742A (zh) * 2019-12-13 2020-04-24 中国科学技术大学 基于氧化镓的pn结结构及其制备方法
CN111063742B (zh) * 2019-12-13 2022-08-19 合肥中科微电子创新中心有限公司 基于氧化镓的pn结结构及其制备方法
EP4098781A4 (en) * 2020-01-27 2024-05-15 Flosfia Inc. SEMICONDUCTOR COMPONENT AND METHOD FOR PRODUCING A SEMICONDUCTOR COMPONENT
US12432947B2 (en) 2020-01-27 2025-09-30 Flosfia Inc. Semiconductor device and method of manufacturing semiconductor device

Also Published As

Publication number Publication date
CN111033758B (zh) 2023-08-22
JP7037142B2 (ja) 2022-03-16
US11355594B2 (en) 2022-06-07
EP3667737B1 (en) 2025-10-15
EP3667737A4 (en) 2021-04-28
EP3667737A1 (en) 2020-06-17
JP2022065153A (ja) 2022-04-26
CN111033758A (zh) 2020-04-17
JP7349672B2 (ja) 2023-09-25
JP2019036593A (ja) 2019-03-07
US20200168711A1 (en) 2020-05-28

Similar Documents

Publication Publication Date Title
JP7349672B2 (ja) ショットキーバリアダイオード及びｐｎ接合部
US11043602B2 (en) Schottky barrier diode
US11923464B2 (en) Schottky barrier diode
US9349800B2 (en) Semiconductor device
TWI508308B (zh) 具有雙金屬、部分凹陷電極之氮化鎵為基的肖特基二極體
US20200185541A1 (en) Oxide semiconductor device and method of manufacturing oxide semiconductor device
US8823148B2 (en) Diode with epitaxially grown semiconductor layers
WO2018150451A1 (ja) 電力用半導体装置
US11456388B2 (en) Trench MOS schottky diode and method for producing same
US20250386528A1 (en) Junction barrier schottky diode and method for manufacturing same
Jung et al. Fabrication of vertical GaN Schottky barrier diodes on free-standing GaN substrates and their characterization
EP4632822A1 (en) Junction barrier schottky diode and production method therefor
JP2006128492A (ja) エピタキシャル基板、および半導体素子

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 18843602

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2018843602

Country of ref document: EP

Effective date: 20200310

WWG Wipo information: grant in national office

Ref document number: 2018843602

Country of ref document: EP