WO2019167670A1 - 位相同期回路 - Google Patents

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voltage
phase
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直也 有坂
徹哉 藤原
慎一郎 江藤
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    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors

Definitions

  • the present technology relates to a phase synchronization circuit, and more particularly, to a phase synchronization circuit that can reduce power consumption.
  • the local oscillator is composed of a PLL circuit, and recently, an ADPLL (All-Digital-PLL) circuit may be used.
  • the ADPLL circuit includes a counter circuit that detects an integer phase difference between the DCO frequency signal Fdco and the reference frequency signal Fref, and a TDC circuit (Time-to- (Digital-Converter).
  • the counter circuit Since the counter circuit detects an integer phase difference by counting how many Fdcos are input within one cycle of Fref, it must always operate during one cycle of Fref. On the other hand, the TDC circuit only needs to detect the phase difference between the edges of Fref and Fdco. Therefore, the TDC circuit need not always operate during one period of Fref, and can operate intermittently. Since the average current consumption per hour is reduced by performing the intermittent operation, the power can be reduced.
  • the TDC circuit detects the phase difference by delaying Fdco by several stages of the inverter circuit and capturing the rising edge of Fref by the latch circuit.
  • Non-Patent Document 1 proposes a TDC circuit that improves an increase in power consumption.
  • TDC circuit generates a phase difference signal Fref and Fdco in PD (Phase-Detector), configured to obtain a voltage V F and the current charged in capacitor C1 only from the time of the phase difference signal CP (Charge-Pump) Is done.
  • PD Phase-Detector
  • TDC circuit after obtaining the voltage V F, and generates a voltage V RAMP with current charge from the CP to the capacitor C2, with SS-ADC (Single-Slope ADC ), cross voltage V F and the voltage V RAMP It is configured to count the number of Fdco pulses up to (count number: n). Since the capacities C1 and C2 are 1: N, the slopes of the voltage V F and the voltage V RAMP are N: 1, so that n / N is an AD conversion value and a phase difference between Fref and Fdco.
  • Non-Patent Document 1 when the phase difference between Fref and Fdco is large, it is necessary that the CP continues to operate over several Fdco clocks before obtaining the voltage V F and the voltage V RAMP . For this reason, the intermittent rate between 1 period of Fref became low, and it was difficult to reduce electric power sufficiently.
  • the present technology has been made in view of such a situation, and can reduce power consumption.
  • a phase-locked loop includes two capacitors, outputs a comparison result of voltages generated from the two capacitors, a current source that charges the two capacitors with current,
  • the first capacitor is disposed between one of the two capacitors and the current source, and is supplied with a phase difference between a first clock having a reference frequency and a second clock having a higher frequency than the first clock.
  • a second switch that is arranged between the other of the two capacitors and the current source and to which the second clock is supplied.
  • a SAR-ADC that includes two capacitors and outputs a comparison result of voltages generated from the two capacitors, a current source that charges a current to the two capacitors, and the two capacitors
  • the first switch is disposed between one of the capacitors and the current source, and is supplied with a phase difference between a first clock having a reference frequency and a second clock having a higher frequency than the first clock.
  • a second switch disposed between the other of the two capacitors and the current source and supplied with the second clock.
  • FIG. 2 is a circuit diagram illustrating a configuration example of a TDC circuit in FIG. 1. It is a figure explaining operation
  • FIG. 8 is a circuit diagram showing a first modification of the TDC circuit of FIG. 7. It is a figure explaining operation
  • FIG. 9 is a circuit diagram showing a second modification of the TDC circuit of FIG. 7. It is a figure explaining operation
  • First embodiment ADPLL circuit
  • Second embodiment wireless communication apparatus
  • FIG. 1 is a block diagram illustrating a configuration example of an ADPLL (ALL Digital PLL) circuit as a phase synchronization circuit to which the present technology is applied.
  • ADPLL ALL Digital PLL
  • the DCO frequency is higher than the reference frequency.
  • the digital set frequency data FCW is data used for setting the DCO frequency, and is supplied from a control unit of the apparatus including the ADPLL circuit 1 or the like.
  • the ADPLL circuit 1 includes a counter circuit 11, a TDC (Time-to-Digital Counter) circuit 12, a digital arithmetic circuit 13, and a VCO (Voltage Contorolled Oscillator) 14.
  • the reference frequency signal Fref is supplied to the counter circuit 11 and the TDC circuit 12.
  • the digital set frequency data FCW is supplied to the digital arithmetic circuit 13.
  • the counter circuit 11 detects an integer phase difference between the reference frequency signal Fref supplied from the outside and the DCO frequency signal Fdco supplied from the VCO 14, and outputs a signal representing the detected integer phase difference to the digital arithmetic circuit 13.
  • the TDC circuit 12 detects a decimal phase difference between the reference frequency signal Fref supplied from the outside and the DCO frequency signal Fdco supplied from the VCO 14, and outputs a signal representing the detected decimal phase difference to the digital arithmetic circuit 13.
  • the digital arithmetic circuit 13 compares the signal representing the phase difference supplied from the counter circuit 11 and the TDC circuit 12 with phase information obtained by time integration of the digital set frequency data FCW, and the comparison result is passed through the digital filter. Output to VCO14.
  • the VCO 14 outputs a signal having an oscillation frequency corresponding to the comparison result supplied from the digital arithmetic circuit 13 as a DCO frequency signal Fdco to a subsequent stage (not shown).
  • the DCO frequency signal Fdco is fed back to the counter circuit 11 and the TDC circuit 12.
  • FIG. 2 is a diagram for explaining the operation of the ADPLL circuit.
  • the signal waveform of the reference frequency signal Fref, the signal waveform of the DCO frequency signal Fdco, the integer phase detected by the counter circuit 11, and the decimal phase detected by the TDC circuit 12 are shown in order from the top. Further, an integer phase + decimal phase value for which phase comparison is performed in the digital arithmetic circuit 13 and an integer multiple of the digital set frequency data FCW are shown.
  • the digital arithmetic circuit 13 compares the phase of the integer phase + the decimal phase “0” and the integer multiple “0” of the digital set frequency data FCW.
  • the digital arithmetic circuit 13 compares the phase of the integer phase + the decimal phase “3.2” and the integer multiple “3.2” of the digital set frequency data FCW.
  • the digital arithmetic circuit 13 compares the phase of the integer phase + the decimal phase “6.4” and the integer multiple “6.4” of the digital set frequency data FCW.
  • FIG. 3 is a diagram illustrating a conventional TDC circuit for comparison with the present technology.
  • the TDC circuit shown in FIG. 3 includes a PD (Phase Locked Loop) 21, a CP (Charge Pump) 22, and an SS-ADC (Single-Slope ADC) 23.
  • PD Phase Locked Loop
  • CP Charge Pump
  • SS-ADC Single-Slope ADC
  • the PD 21 generates a phase difference signal ⁇ F (0 to 2 ⁇ ) between the reference frequency signal Fref and the DCO frequency signal Fdco.
  • the CP 22 While the phase difference signal ⁇ F is supplied, the CP 22 charges a capacitor C1 (not shown) provided therein. Due to the current charging by the CP 22, a voltage V F that is a phase difference information voltage generated in the capacitor C 1 is output to the SS-ADC 23.
  • the voltage V F output from the capacitor C1 is supplied to the comparator 32.
  • the current source 31 charges the capacitor C2.
  • a voltage V RAMP that is a period information voltage generated in the capacitor C 2 due to the current charge of the current source 31 is output to the comparator 32.
  • the comparator 32 compares the voltage V F and the voltage V RAMP, and outputs the comparison result to the integrator 33.
  • the integrator 33 counts the number of pulses of the DCO frequency signal Fdco until the voltage V F and the voltage V RAMP intersect (count number: n (n ⁇ 1)), and outputs the calculation result D out .
  • n / N becomes an AD conversion value, and a phase difference between the reference frequency signal Fref and the DCO frequency signal Fdco.
  • the PD 21 generates a phase difference signal ⁇ F from the time t2 of the rising edge of the reference frequency signal Fref to the time t3 of the next rising edge of the DCO frequency signal Fdco, and outputs it to the CP 22.
  • the CP 22 charges the capacitor C1 while the phase difference signal ⁇ F is supplied, that is, from the time t12 of the rising edge of the phase difference signal ⁇ F to the time t13 of the next rising edge of the DCO frequency signal Fdco. As a result, the voltage V F is generated in the capacitor C1.
  • the capacitor C2 is charged by the current from the current source 31, so that the voltage V RAMP is applied to the capacitor C2. Occur.
  • the integrator 33 counts the number of pulses (2 ⁇ in the case of FIG. 1) of the DCO frequency signal Fdco (count number: n (n ⁇ 1)) until the voltage V RAMP and the voltage V F match in the comparator 32.
  • FIG. 4 is a diagram for explaining how to obtain the decimal phase difference between the reference frequency signal Fref and the DCO frequency signal Fdco.
  • the upper part shows an example in which the phase difference signal ⁇ F is ⁇ / 2, the DCO frequency signal Fdco is 2 ⁇ , and the calculation result D out is 1. That is, a value 0.25 obtained by dividing one count of the DCO frequency signal Fdco by 4 becomes the value of the phase difference signal ⁇ F.
  • the middle stage shows an example when the phase difference signal ⁇ F is ⁇ , the DCO frequency signal Fdco is 2 ⁇ , and the calculation result D out is 2. That is, a value 0.5 obtained by dividing 2 counts of the DCO frequency signal Fdco by 4 becomes the value of the phase difference signal ⁇ F.
  • the lower part shows an example in which the phase difference signal ⁇ F is 2 ⁇ , the DCO frequency signal Fdco is 2 ⁇ , and the calculation result D out is 4. That is, a value 1 obtained by dividing 4 counts of the DCO frequency signal Fdco by 4 is the value of the phase difference signal ⁇ F.
  • the CP 22 includes a CP 22, an SS-ADC 23, and a normalization unit 51.
  • the range of the arrow at the bottom indicates the configuration of each part, and the PD 21 is omitted.
  • CP22 includes a current source 31, switches 41, and a capacitor C F.
  • the SS-ADC 23 includes a current source 31, a switch 42, a capacitor C R , a comparator 32, a latch circuit 43, an integrator 33, a latch circuit 44, a latch circuit 45, and an arithmetic unit 46.
  • the current source 31 includes transistors M p1 and M p2 , and is shared by the CP 22 and the SS-ADC 23 by switching the switches 41 and 42.
  • phase difference signal ⁇ F is supplied, the switch 41 is turned on, and the capacitor C F is charged by the current from the current source 31, whereby the voltage V F generated in the capacitor C F is supplied to the comparator 32. Is done.
  • the voltage V RAMP generated in the capacitor C R is supplied to the comparator 32.
  • the comparator 32 compares the voltage V F with the voltage V RAMP , and outputs a Stop signal to the latch circuit 43 when the voltage V F matches the voltage V RAMP .
  • the latch circuit 43 outputs the enable signal EN to the switch 42 when the Start signal output at the end of the supply of the phase difference signal ⁇ F is supplied.
  • the integrator 33 counts the number of pulses of the DCO frequency signal Fdco and outputs the count number to the latch circuits 44 and 45.
  • the latch circuit 44 holds the count number (14 in FIG. 6 described later) when the Start signal output at the end of the supply of the phase difference signal ⁇ F is supplied, and outputs it to the computing unit 46 at a predetermined timing. .
  • the latch circuit 45 holds the count number (83 in FIG. 6 described later) when the Stop signal output from the comparator 32 is supplied, and outputs it to the computing unit 46 at a predetermined timing.
  • Calculator 46 outputs the operation result D out which is the difference between the value supplied from the supplied values and latch circuit 45 from the latch circuit 44 to the normalization unit 51.
  • the normalizing unit 51 includes a multiplier 47.
  • the multiplier 47 outputs the normalized result DF obtained by multiplying the calculation result Dout supplied from the calculator 46 by 1/70 to the subsequent stage.
  • FIG. 6 is a diagram for explaining the operation of the TDC circuit of FIG.
  • phase difference signal ⁇ F is supplied from time t51 of the rising edge of Fref
  • the capacitor C F is charged by the current from the current source 31, and the voltage V F is generated in the capacitor C F.
  • the integrator 33 counts the number of pulses of the DCO frequency signal Fdco from the start of the DCO frequency signal Fdco and continues to output the count number to the latch circuits 44 and 45.
  • the latch circuit 44 holds the count value (14) at the time t52 of the rising edge of the enable signal EN by the Start signal output at the end of the supply of the phase difference signal ⁇ F.
  • the comparator 32 compares the voltage V F and the voltage V RAMP, the time t61 when the voltage V F and the voltage V RAMP matches, the Stop signal, and outputs the latch circuit 45.
  • the latch circuit 45 holds the count value (83) at time t61.
  • the computing unit 46 outputs the computation result D out (69), which is the difference between the value (14) supplied from the latch circuit 44 and the value (83) supplied from the latch circuit 45, to the normalization unit 51.
  • the multiplier 47 outputs the normalized result D F (69/70) obtained by multiplying the calculation result D out (69) supplied from the calculator 46 by 1/70 to the subsequent stage.
  • FIG. 7 is a circuit diagram showing a configuration example of the TDC circuit of FIG.
  • the current source 111 charges the capacitor 131-1 which is one of the two capacities of the SAR_ADC 114 through the switch 113-1. Further, the current source 111 charges the capacitor 131-2 which is the other of the two capacities of the SAR_ADC 114 via the switch 113-2.
  • the PD 112 includes a flip-flop circuit.
  • the PD 112 generates a phase difference signal ⁇ F between the reference frequency signal Fref and the DCO frequency signal Fdco.
  • the PD 112 outputs the generated phase difference signal ⁇ F to the switch 113-1.
  • the switch 113-1 is turned on only while the phase difference signal ⁇ F is supplied.
  • the switch 113-1 is on, the current from the current source 111 is charged in the capacitor 131-1, and the voltage V F is generated in the capacitor 131-1.
  • the DCO frequency signal Fdco is supplied to the switch 113-2 for one cycle (one clock).
  • the switch 113-2 is turned on for one cycle (one clock) of the DCO frequency signal Fdco.
  • the SAR_ADC 114 outputs an AD conversion result based on a comparison result between the voltage V F generated in the capacitor 131-1 and the voltage V RAMP generated in the capacitor 131-2.
  • the SAR_ADC 114 includes a comparator 121, a SAR logic circuit 122, a capacitor 131-1, a capacitor 131-2, an inverter 132-1, and an inverter 132-2.
  • the comparator 121 compares the voltage V F / voltage V RAMP and outputs the comparison result (H / L) to the SAR logic circuit 122.
  • the SAR logic circuit 122 calculates the comparison result supplied from the comparator 121 and outputs the calculation result to the outside (not shown).
  • the SAR logic circuit 122 controls H / L of the capacitors 131-1 and 131-2 by controlling the inverters 132-1 and 132-2.
  • the capacitance of the capacitor 131-1 is C1
  • the inverter 132-1 controls H / L of the capacitor 131-1 based on the control of the SAR logic circuit 122.
  • Inverter 132-2 controls H / L of the capacity of capacitor 131-2 based on the control of SAR logic circuit 122.
  • the set of the capacitor 131-1 and the inverter 132-1 and the set of the capacitor 131-2 and the inverter 132-2 are not limited to one, but may be composed of a plurality.
  • the ratio of the capacitance of the set of capacitor 131-1 and inverter 132-1 and the set of capacitor 131-2 and inverter 132-2 is 1: 1.
  • FIG. 8 is a diagram for explaining the operation of the TDC circuit of FIG.
  • phase difference signal ⁇ F is supplied from the time T1 of the rising edge of the reference frequency signal Fref
  • the switch 113-1 is turned on.
  • the current from the current source 111 is charged in the capacitor 131-1, and the voltage V F is generated in the capacitor 131-1.
  • the switch 113-2 is turned on.
  • the current from the current source 111 is charged in the capacitor 131-2, and the voltage V RAMP is generated in the capacitor 131-2.
  • the SAR logic circuit 122 controls the inverters 132-1 and 132-2, thereby controlling the H / L of the capacitors 131-1 and 131-2.
  • the voltage V F and the voltage V RAMP are sequentially compared in the comparator 121 just by generating the voltage once, and the comparison result is, for example, H, L, H, L, L, H,. ⁇
  • the output is as follows.
  • the central value of the voltage V F and the voltage V RAMP is the common-mode input voltage (arbitrary) of the comparator.
  • the capacitance ratio of the capacitors 131-1 and 131-2 is 1: 1, and the SAR-ADC is used.
  • the operation for obtaining the full-scale voltage at the time of AD conversion corresponding to the conventional voltage V RAMP only needs to operate the current source for one cycle (one clock) of the DCO frequency signal Fdco. Therefore, a high intermittent rate can be obtained with respect to the cycle of the reference frequency signal Fref, and the intermittent rate does not depend on the magnitude of the phase difference between the reference frequency signal Fref and the DCO frequency signal Fdco.
  • the current source is operated by one clock of the DCO frequency signal Fdco, but any number of clocks may be used as long as it is one clock or more.
  • the TDC circuit of the present technology is superior from the viewpoint of being able to operate with lower power than the conventional TDC circuit.
  • FIG. 9 is a circuit diagram showing a first modification of the TDC circuit of FIG.
  • TDC circuit 12 of FIG. 7 differs from the TDC circuit 12 of FIG. 7 in that current sources 161-1 and 161-2 are added instead of the current source 111.
  • Current sources 161-1 and 161-2 have a current mirror ratio of 1: 1, and charge current to capacitors 131-1 and 131-2, respectively.
  • FIG. 10 is a diagram for explaining the operation of the TDC circuit of FIG.
  • phase difference signal ⁇ F is supplied from the time T11 of the rising edge of the reference frequency signal Fref
  • the switch 113-1 is turned on.
  • the current from the current source 161-1 is charged in the capacitor 131-1, and the voltage V F is generated in the capacitor 131-1.
  • the switch 113-2 is turned on.
  • the current from the current source 161-2 is charged in the capacitor 131-2, and the voltage V RAMP is generated in the capacitor 131-2.
  • FIG. 11 is a circuit diagram showing a second modification of the TDC circuit of FIG.
  • the TDC circuit 12 of FIG. 11 has a point that the capacitances of the capacitors 131-1 and 131-2 are 1: N, and a point that current sources 181-1 and 181-2 are added instead of the current source 111. Different from the TDC circuit 12 of FIG. Since the other configuration is basically the same as the configuration of FIG. 7, the description thereof is omitted.
  • FIG. 12 is a diagram for explaining the operation of the TDC circuit of FIG.
  • phase difference signal ⁇ F is supplied from the time T21 of the rising edge of the reference frequency signal Fref
  • the switch 113-1 is turned on.
  • the current from the current source 181-1 is charged in the capacitor 131-1, and the voltage V F is generated in the capacitor 131-1.
  • the switch 113-2 is turned on.
  • the current from the current source 181-2 is charged in the capacitor 131-2, and the voltage V RAMP is generated in the capacitor 131-2.
  • the current charge time from the current source can be shortened, so that the intermittent rate can be improved and the power can be reduced.
  • the phase synchronization circuit of the present technology is used in, for example, a high-frequency wireless communication device.
  • FIG. 13 is a block diagram illustrating a configuration example of the wireless communication apparatus 200 including the ADPLL circuit 1.
  • the wireless communication device 200 includes an ADPLL circuit 1, a modulation unit 201, a transmission mixer 202, a reference signal oscillator 203, a reception mixer 204, and a demodulation unit 205.
  • the ADPLL circuit 1 outputs a first local signal and a second local signal having desired frequencies to the transmission mixer 202 and the reception mixer 204 based on the reference signal output from the reference signal oscillator 203, respectively.
  • the reference signal oscillator 203 is configured using, for example, a crystal resonator.
  • the transmission mixer 202 is supplied with the baseband transmission signal modulated by the modulation unit 400 and the first local signal output by the ADPLL circuit 1.
  • the transmission mixer 202 performs up-conversion based on the supplied transmission signal and the first local signal, and converts the baseband transmission signal (BB transmission signal) into a high-frequency transmission signal (RF transmission signal).
  • the high-frequency transmission signal is transmitted via an antenna not shown in FIG.
  • the present technology is not limited to the wireless communication device, and can be applied to an RF circuit or the like.
  • Embodiments of the present technology are not limited to the above-described embodiments, and various modifications can be made without departing from the gist of the present technology.
  • a SAR-ADC that includes two capacitors and outputs a comparison result of voltages generated from the two capacitors;
  • a phase difference between a first clock having a reference frequency and a second clock having a higher frequency than the first clock is provided between one of the two capacitors and the current source.
  • a phase locked loop circuit comprising: a second switch disposed between the other of the two capacitors and the current source and supplied with the second clock.
  • the current source charges the one capacitor with a current for a time corresponding to the phase difference based on the operation of the first switch, and the second clock based on the operation of the second switch.
  • the phase-locked loop according to (1) wherein a current is charged to the other capacitor for a time corresponding to.
  • (3) The phase synchronization circuit according to (2), wherein the time corresponding to the second clock is a time of one clock cycle or more.
  • (4) The phase according to any one of (1) to (3), wherein the one capacitor generates a voltage according to the phase difference, and the other capacitor generates a voltage according to the second clock. Synchronous circuit.
  • capacitance is 1: 1, The phase synchronous circuit as described in said (4).
  • (6) The phase synchronization circuit according to (4), wherein the current source includes a first current source that charges current to the one capacitor and a second current source that charges current to the other capacitor.
  • the other capacity is N times the one capacity,
  • ADPLL circuit 11 counter circuit, 12 TDC circuit, 13 digital arithmetic circuit, 14 VCO, 111 current source, 112 PD, 113-1 and 113-2 switch, 114 SAR_ADC, 121 comparator, 122 SAR_ logic circuit, 131 -1 and 131-2 capacitors, 132-1 and 132-2 inverters, 161-1 and 161-2 current sources, 181-1 and 181-2 current sources, 200 wireless communication devices, 201 modulation units, 202 transmission mixers, 203 Reference signal oscillator, 204 reception mixer, 205 demodulator

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Abstract

本技術は、消費電力を低減することができるようにする位相同期回路に関する。 ２つのキャパシタを含み、２つのキャパシタから発生した電圧の比較結果を出力するSAR-ADCと、２つのキャパシタに電流をチャージする電流源と、２つのキャパシタのうちの一方のキャパシタと電流源の間に配置され、基準周波数の第１のクロックと第１のクロックより高い周波数である第２のクロックとの位相差が供給される第１のスイッチと、２つのキャパシタのうちの他方のキャパシタと電流源の間に配置され、第２のクロックが供給される第２のスイッチとを備える。本開示は、例えば、無線通信装置に適用することができる。

Description

位相同期回路
　本技術は、位相同期回路に関し、特に、消費電力を低減することができるようにした位相同期回路に関する。
　今後到来するIoT時代へ向けてLSIの低電力化が要求されている。LSIに搭載されるアナログブロックの消費電力のうち、局部発振器の消費電力は、大きな割合を占める。局部発振器は、PLL回路で構成され、最近ではADPLL(All-Digital-PLL)回路が用いられる場合がある。
　ADPLL回路はデジタル設定周波数データFCW(frequency command word)と外部からの基準周波数から、DCO周波数を、DCO周波数=FCW×基準周波数の関係を満足するように生成する。DCO周波数と基準周波数の比をFCWに合わせるため、ADPLL回路は、DCO周波数信号Fdcoと基準周波数信号Frefの整数位相差を検知するカウンタ回路と、小数位相差を検知するTDC回路(Time-to-Digital-Converter)を有する。
　カウンタ回路は、Frefの１周期内にFdcoが何周期入力されるかをカウントすることで整数位相差を検知するので、Frefの１周期の間、常時動作していなければならない。これに対し、TDC回路はFrefとFdcoのエッジの位相差を検出すれば良いので、Frefの１周期の間、常時動作し続ける必要はなく、間欠動作することが可能である。間欠動作を行うことによって時間あたりの平均消費電流が小さくなるため、低電力化を図ることができる。
　TDC回路はFdcoをインバータ回路数段で遅延させ、Frefの立ち上がりエッジをラッチ回路で捕えることで位相差を検出する。この構成はシンプルであるが、FrefとFdcoの位相差が大きいときに遅延を生成するために多数のインバータ回路を動作させる必要があり、消費電流の増加を招くため、低電力動作が難しい。
　そこで、非特許文献１には、消費電力の増加を改善するようにしたTDC回路が提案されている。TDC回路は、PD(Phase-Detector)でFrefとFdcoの位相差信号を生成し、位相差信号の時間だけCP(Charge-Pump)から容量Ｃ１に電流チャージして電圧ＶFを得るように構成される。
　また、TDC回路は、電圧ＶFを得た後、CPから容量Ｃ２に電流チャージして電圧ＶRAMPを生成し、SS-ADC(Single-Slope ADC)で、電圧ＶFと電圧ＶRAMPが交差するまでのFdcoのパルス数をカウント（カウント数：ｎ）するように構成される。容量Ｃ１と容量Ｃ２が１：Ｎのため、電圧ＶFと電圧ＶRAMPの傾きは、Ｎ：１となるので、ｎ／ＮがAD変換値となり、FrefとFdcoの位相差になる。
Somnath Kundu, Bongjin Kim, Chris H. Kim、"19.2 A 0.2-to-1.45GHz Subsampling Fractional-N All-Digital MDLL with Zero-Offset Aperture PD-Based Spur Cancellation and In-Situ Timing Mismatch Detection"、2016 IEEE International Solid-State Circuits Conference、February 3, 2016、［online］［平成30年1月25日検索］、インターネット〈URL：http://www.ee.umn.edu/groups/VLSIresearch/papers/2016/ISSCC16_MDLL.pdf〉
　しかしながら、非特許文献１の提案では、FrefとFdcoの位相差が大きいとき、電圧ＶFと電圧ＶRAMPを得るまでにFdco数クロックに渡ってCPが動作し続けることが必要であった。このため、Fref１周期間における間欠率が低くなり、十分な低電力化をすることが困難であった。
　本技術は、このような状況に鑑みてなされたものであり、消費電力を低減することができるものである。
　本技術の一側面の位相同期回路は、２つの容量を含み、前記２つの容量から発生した電圧の比較結果を出力するSAR-ADCと、前記２つの容量に電流をチャージする電流源と、前記２つの容量のうちの一方の容量と前記電流源の間に配置され、基準周波数の第１のクロックと前記第１のクロックより高い周波数である第２のクロックとの位相差が供給される第１のスイッチと、前記２つの容量のうちの他方の容量と前記電流源の間に配置され、前記第２のクロックが供給される第２のスイッチとを備える。
　本技術の一側面においては、２つの容量を含み、前記２つの容量から発生した電圧の比較結果を出力するSAR-ADCと、前記２つの容量に電流をチャージする電流源と、前記２つの容量のうちの一方の容量と前記電流源の間に配置され、基準周波数の第１のクロックと前記第１のクロックより高い周波数である第２のクロックとの位相差が供給される第１のスイッチと、前記２つの容量のうちの他方の容量と前記電流源の間に配置され、前記第２のクロックが供給される第２のスイッチとが備えられる。
　本技術によれば、消費電力を低減することができる。
　なお、本明細書に記載された効果は、あくまで例示であり、本技術の効果は、本明細書に記載された効果に限定されるものではなく、付加的な効果があってもよい。
本技術を適用したADPLL回路の構成例を示すブロック図である。 ADPLL回路の動作を説明する図である。 本技術と比較するための従来のTDC回路について説明する図である。 基準周波数信号FrefとDCO周波数信号Fdcoの小数位相差の求め方を説明する図である。 Ｎ＝７０、ｎ＝６９の場合の従来のTDC回路の構成例を示す図である。 図５のTDC回路の動作を説明する図である。 図１のTDC回路の構成例を示す回路図である。 図７のTDC回路の動作を説明する図である。 図７のTDC回路の第１の変形例を示す回路図である。 図９のTDC回路の動作を説明する図である。 図７のTDC回路の第２の変形例を示す回路図である。 図１１のTDC回路の動作を説明する図である。 ADPLL回路を含む無線通信装置の構成例を示すブロック図である。
　以下、本開示を実施するための形態（以下実施の形態とする）について説明する。説明は以下の順序で行う。
　１．第１の実施の形態（ADPLL回路）
　２．第２の実施の形態（無線通信装置）
＜　１．第１の実施の形態　＞
　＜本技術のADPLL回路の構成例＞
　図１は、本技術を適用した位相同期回路としてのADPLL(ALL Digital PLL)回路の構成例を示すブロック図である。
　図１に示されるADPLL回路１は、デジタル設定周波数データFCW(frequency command word)と外部からの基準周波数から、DCO(DigitalControledOscrator)周波数=FCW×基準周波数の関係を満足するDCO周波数を生成する。DCO周波数は、基準周波数よりも高い周波数である。デジタル設定周波数データFCWは、DCO周波数を設定するために用いられるデータであり、ADPLL回路１を含む装置の制御部などから供給される。
　ADPLL回路１は、カウンタ回路１１、TDC(Time to Digital Counter)回路１２、デジタル演算回路１３、およびVCO（Voltage Contorolled Oscillator）１４から構成される。
　基準周波数信号Frefは、カウンタ回路１１とTDC回路１２に供給される。デジタル設定周波数データFCWは、デジタル演算回路１３に供給される。
　カウンタ回路１１は、外部から供給された基準周波数信号Frefと、VCO１４から供給されたDCO周波数信号Fdcoの整数位相差を検知し、検知した整数位相差を表す信号をデジタル演算回路１３に出力する。
　TDC回路１２は、外部から供給された基準周波数信号Frefと、VCO１４から供給されたDCO周波数信号Fdcoの小数位相差を検知し、検知した小数位相差を表す信号をデジタル演算回路１３に出力する。
　デジタル演算回路１３は、カウンタ回路１１とTDC回路１２から供給された位相差を表す信号を、デジタル設定周波数データFCWを時間積分して得られた位相情報と比較し、比較結果を、デジタルフィルタを通してVCO１４に出力する。
　VCO１４は、デジタル演算回路１３から供給された比較結果に応じた発振周波数の信号を、DCO周波数信号Fdcoとして、図示せぬ後段に出力する。DCO周波数信号Fdcoは、カウンタ回路１１とTDC回路１２にフィードバックされる。
　＜ADPLL回路の動作例＞
　図２は、ADPLL回路の動作を説明する図である。
　図２においては、デジタル設定周波数データFCW=3.2の場合の例が示されている。上から順に、基準周波数信号Frefの信号波形、DCO周波数信号Fdcoの信号波形、カウンタ回路１１において検知される整数位相、TDC回路１２において検知される小数位相が示されている。また、デジタル演算回路１３において位相比較が行われる整数位相＋小数位相の値とデジタル設定周波数データFCWの整数倍の値が示されている。
　基準周波数信号Frefの１つ目の立ち上がりエッジ付近では、DCO周波数信号Fdcoの整数位相は０であり、小数位相も０である。したがって、デジタル演算回路１３において、整数位相＋小数位相「０」と、デジタル設定周波数データFCWの整数倍「０」の位相比較が行われる。
　基準周波数信号Frefの２つ目の立ち上がりエッジ付近では、DCO周波数信号Fdcoの整数位相は３であり、小数位相は0.2である。したがって、デジタル演算回路１３において、整数位相＋小数位相「3.2」と、デジタル設定周波数データFCWの整数倍「3.2」の位相比較が行われる。
　基準周波数信号Frefの３つ目の立ち上がりエッジ付近では、DCO周波数信号Fdcoの整数位相は６であり、小数位相は0.4である。したがって、デジタル演算回路１３において、整数位相＋小数位相「6.4」と、デジタル設定周波数データFCWの整数倍「6.4」の位相比較が行われる。
　なお、立ち上がりエッジの４つ目以降の処理も同様に行われるが、繰り返しになるので、説明を省略する。
　＜本技術と比較するための従来例の説明＞
　図３は、本技術と比較するための従来のTDC回路について説明する図である。
　図３に示されるTDC回路は、PD（Phase Locked Loop）２１、CP（Charge Pump）２２、およびSS-ADC(Single-Slope ADC)２３で構成される。
　PD２１は、基準周波数信号FrefとDCO周波数信号Fdcoの位相差信号ΦF（０乃至２π）を生成する。
　CP２２は、位相差信号ΦFが供給される間、内部に設けられた図示せぬ容量Ｃ１に電流チャージする。CP２２による電流チャージにより、容量Ｃ１に発生した位相差情報電圧である電圧ＶFがSS-ADC２３に出力される。
　SS-ADC２３は、容量Ｃ２（Ｃ１：Ｃ２=１：Ｎ(Ｎ≧２)）、電流源３１、比較器３２、および積分器３３から構成される。容量Ｃ１から出力された電圧ＶFは、比較器３２に供給される。
　電流源３１は、容量Ｃ２に電流チャージする。電流源３１の電流チャージにより、容量Ｃ２に発生した周期情報電圧である電圧ＶRAMPが比較器３２に出力される。
　比較器３２は、電圧ＶFと電圧ＶRAMPを比較し、比較結果を積分器３３に出力する。
　積分器３３は、電圧ＶFと電圧ＶRAMPが交差するまでのDCO周波数信号Fdcoのパルス数をカウント（カウント数：ｎ（ｎ≧１））し、演算結果Ｄoutを出力する。
　容量Ｃ１と容量Ｃ２が１：Ｎのため、電圧ＶFと電圧ＶRAMPの傾きは、Ｎ：１となる。ｎ／ＮがAD変換値となり、基準周波数信号FrefとDCO周波数信号Fdcoの位相差になる。
　図３において、構成図の下には、位相差信号ΦFの信号波形、DCO周波数信号Fdcoの信号波形、基準周波数信号Frefの信号波形、容量Ｃ１に発生する電圧ＶFのSlope、および容量Ｃ２に発生する電圧ＶRAMPのSlope（Slope ratio Ｎ：１）が示されている。
　TDC回路の動作について説明する。PD２１は、基準周波数信号Frefの立ち上がりエッジの時刻ｔ２からDCO周波数信号Fdcoの次の立ち上がりエッジの時刻ｔ３までの時間、位相差信号ΦFを生成し、CP２２に出力する。
　CP２２は、位相差信号ΦFが供給される間、すなわち、位相差信号ΦFの立ち上がりエッジの時刻ｔ１２からDCO周波数信号Fdcoの次の立ち上がりエッジの時刻ｔ１３までの間、容量Ｃ１に電流チャージすることで、容量Ｃ１に電圧ＶFが発生する。
　容量Ｃ１への電流チャージ終了後、１周期待機した後のDCO周波数信号Fdcoの立ち上がりエッジの時刻ｔ１４に、電流源３１からの電流によって容量Ｃ２がチャージされることで、容量Ｃ２に電圧ＶRAMPが発生する。
　比較器３２において電圧ＶRAMPと電圧ＶFが一致するまで、積分器３３はDCO周波数信号Fdcoのパルス数（図１の場合、２π）をカウント（カウント数：ｎ（ｎ≧１））する。電圧ＶRAMPと電圧ＶFが一致したときのDCO周波数信号Fdcoの立ち上がりエッジの時刻ｔ３２に、容量Ｃ２への電流源３１の電流チャージが終了され、積分器３３はカウントを終了して、演算結果Ｄoutを出力する。
　図４は、基準周波数信号FrefとDCO周波数信号Fdcoの小数位相差の求め方を説明する図である。
　図４の例においては、Slope ratio ４：１の場合が示されている。
　上段には、位相差信号ΦFがπ／２、DCO周波数信号Fdcoが２π、演算結果Ｄoutが１のときの例が示されている。すなわち、DCO周波数信号Fdcoの１カウントを４で割った値0.25が位相差信号ΦFの値となる。
　中段には、位相差信号ΦFがπ、DCO周波数信号Fdcoが２π、演算結果Ｄoutが２のときの例が示されている。すなわち、DCO周波数信号Fdcoの２カウントを４で割った値0.5が位相差信号ΦFの値となる。
　下段には、位相差信号ΦFが２π、DCO周波数信号Fdcoが２π、演算結果Ｄoutが４のときの例が示されている。すなわち、DCO周波数信号Fdcoの４カウントを４で割った値１が位相差信号ΦFの値となる。
　図５は、２つの容量の比が１：Ｎ（Ｎ＝７０）、積分器のカウント数ｎ＝６９の場合の従来のTDC回路の構成例を示す図である。
　図５に示されるTDC回路は、CP２２、SS-ADC２３、および正規化部５１で構成される。図５の例において、下部の矢印の範囲が各部の構成を示しており、PD２１は省略されている。
　CP２２は、電流源３１、スイッチ４１、および容量ＣFから構成される。
　SS-ADC２３は、電流源３１、スイッチ４２、容量ＣR、比較器３２、ラッチ回路４３、積分器３３、ラッチ回路４４、ラッチ回路４５、および演算器４６から構成される。
　電流源３１は、トランジスタＭp1およびＭp2から構成され、スイッチ４１および４２の切り替えによりCP２２とSS-ADC２３で共有される。
　位相差信号ΦFが供給される間、スイッチ４１がオン状態となり、電流源３１からの電流によって容量ＣFがチャージされることで、容量ＣFに発生した電圧ＶFが比較器３２に供給される。
　また、ラッチ回路４３からイネーブル信号ENが供給される間、スイッチ４２がオン状態となり、電流源３１からの電流によって容量ＣR（ＣF：ＣR＝１：７０）がチャージされることで、容量ＣRに発生した電圧ＶRAMPが比較器３２に供給される。
　比較器３２は、電圧ＶFと電圧ＶRAMPを比較し、電圧ＶFと電圧ＶRAMPが一致した場合、Stop信号を、ラッチ回路４３に出力する。
　ラッチ回路４３は、位相差信号ΦFの供給終了時に出力されたStart信号が供給されると、イネーブル信号ENをスイッチ４２に出力する。
　積分器３３は、DCO周波数信号Fdcoのパルス数をカウントし、カウント数をラッチ回路４４および４５に出力する。
　ラッチ回路４４は、位相差信号ΦFの供給終了時に出力されたStart信号が供給されたときのカウント数（後述する図６の１４）を保持し、所定のタイミングで、演算器４６に出力する。
　ラッチ回路４５は、比較器３２から出力されたStop信号が供給されたときのカウント数（後述する図６の８３）を保持し、所定のタイミングで、演算器４６に出力する。
　演算器４６は、ラッチ回路４４から供給された値とラッチ回路４５から供給された値との差分である演算結果Ｄoutを正規化部５１に出力する。
　正規化部５１は、乗算器４７からなる。乗算器４７は、演算器４６から供給された演算結果Ｄoutに、１／７０を乗算して得られた正規化結果ＤFを後段に出力する。
　図６は、図５のTDC回路の動作を説明する図である。
　図６においては、上から順に、基準周波数信号Frefの信号波形、位相差信号ΦFの信号波形、イネーブル信号ENの信号波形、容量ＣFに発生する電圧ＶFのSlope、および容量ＣRに発生する電圧ＶRAMPのSlope（Slope ratio１：７０）が示されている。なお、どちらのSlopeも、誤差などの影響により、実線に示されるように実際にはリニアではない。ただし、同じ条件下であるので、電圧の比較の際には、破線に示されるように、誤差などが除去されたリニアのSlopeが用いられる。
　また、Slopeの下に、積分器３３のカウント値、演算結果Ｄoutの値、および正規化結果ＤFの値が示されている。
　Frefの立ち上がりエッジの時刻ｔ５１から位相差信号ΦFが供給される間、電流源３１からの電流によって容量ＣFがチャージされ、容量ＣFに電圧ＶFが発生する。積分器３３は、DCO周波数信号Fdcoの開始からDCO周波数信号Fdcoのパルス数をカウントし、カウント数を、ラッチ回路４４および４５に出力し続けている。ラッチ回路４４は、位相差信号ΦFの供給終了時に出力されたStart信号によるイネーブル信号ENの立ち上がりエッジの時刻ｔ５２のカウントの値（１４）を保持する。
　比較器３２は、電圧ＶFと電圧ＶRAMPを比較し、電圧ＶFと電圧ＶRAMPが一致したときの時刻ｔ６１に、Stop信号を、ラッチ回路４５に出力する。ラッチ回路４５は、時刻ｔ６１のカウントの値（８３）を保持する。
　演算器４６は、ラッチ回路４４から供給された値（１４）とラッチ回路４５から供給された値（８３）との差分である演算結果Ｄout（６９）を正規化部５１に出力する。
　乗算器４７は、演算器４６から供給された演算結果Ｄout（６９）に、１／７０を乗算して得られた正規化結果ＤF（６９／７０）を後段に出力する。
　以上、従来のTDC回路においては、図５および図６を参照して上述したように、基準周波数信号FrefとDCO周波数信号Fdcoの位相差が大きい場合、電圧ＶRAMPと電圧ＶFを得るためにDCO周波数信号Fdco数クロックに渡ってCPまたは電流源を動作し続けることが必要となる。これによって、基準周波数信号Fref１周期における間欠率が低くなって、十分な低電力化ができない。
　＜本技術のTDC回路＞
　図７は、図１のTDC回路の構成例を示す回路図である。
　図７のTDC回路１２は、電流源１１１、PD１１２、スイッチ１１３－１および１１３－２、並びに、２つの容量を有するSAR(Successive Approximation)_ADC１１４から構成される。
　電流源１１１は、スイッチ１１３－１を介して、SAR_ADC１１４の２つの容量のうちの一方の容量であるキャパシタ１３１－１に電流チャージする。また、電流源１１１は、スイッチ１１３－２を介して、SAR_ADC１１４の２つの容量うちの他方の容量であるキャパシタ１３１－２に電流チャージする。
　PD１１２は、フリップフロップ回路からなる。PD１１２は、基準周波数信号FrefとDCO周波数信号Fdcoの位相差信号ΦFを生成する。PD１１２は、生成した位相差信号ΦFをスイッチ１１３－１に出力する。これにより、位相差信号ΦFが供給される間だけスイッチ１１３－１がオン状態となる。スイッチ１１３－１がオン状態のとき、電流源１１１による電流がキャパシタ１３１－１にチャージされ、キャパシタ１３１－１に電圧ＶFが発生する。
　電流源１１１による電流のキャパシタ１３１－１へのチャージ後、DCO周波数信号Fdcoが１周期（１クロック）分、スイッチ１１３－２に供給される。これにより、DCO周波数信号Fdcoの１周期（１クロック）分、スイッチ１１３－２がオン状態となる。スイッチ１１３－２がオン状態のとき、電流源１１１による電流がキャパシタ１３１－２にチャージされ、キャパシタ１３１－２に電圧ＶRAMPが発生する。
　SAR_ADC１１４は、キャパシタ１３１－１に発生した電圧ＶFとキャパシタ１３１－２に発生した電圧ＶRAMPの比較結果に基づくAD変換結果を出力する。
　SAR_ADC１１４は、比較器１２１、SAR論理回路１２２、キャパシタ１３１－１、キャパシタ１３１－２、インバータ１３２－１、およびインバータ１３２－２から構成される。
　比較器１２１は、電圧ＶF／電圧ＶRAMPを比較し、比較結果（Ｈ／Ｌ）をSAR論理回路１２２に出力する。
　SAR論理回路１２２は、比較器１２１から供給された比較結果を演算し、演算結果を、図示せぬ外部に出力する。SAR論理回路１２２は、インバータ１３２－１および１３２－２を制御することで、キャパシタ１３１－１および１３１－２のＨ／Ｌを制御する。
　キャパシタ１３１－１の容量は、Ｃ１であり、キャパシタ１３１－２容量は、Ｃ２（Ｃ１：Ｃ２＝１：１）である。
　インバータ１３２－１は、SAR論理回路１２２の制御に基づいて、キャパシタ１３１－１のＨ／Ｌを制御する。インバータ１３２－２は、SAR論理回路１２２の制御に基づいて、キャパシタ１３１－２の容量のＨ／Ｌを制御する。
　なお、キャパシタ１３１－１およびインバータ１３２－１の組、キャパシタ１３１－２およびインバータ１３２－２の組は、１つずつに限らず、複数で構成されてもよい。ただし、キャパシタ１３１－１およびインバータ１３２－１の組とキャパシタ１３１－２およびインバータ１３２－２の組の容量の比は１：１である。
　＜TDC回路の動作＞
　図８は、図７のTDC回路の動作を説明する図である。
　図８においては、上から順に、基準周波数信号Frefの信号波形、DCO周波数信号Fdcoの信号波形、位相差信号ΦFの信号波形、キャパシタ１３１－１（Ｃ１）に発生する電圧ＶFのSlope、およびキャパシタ１３１－２（Ｃ２）に発生する電圧ＶRAMPのSlopeが示されている。
　基準周波数信号Frefの立ち上がりエッジの時刻Ｔ１から位相差信号ΦFが供給される間、スイッチ１１３－１がオン状態となる。電流源１１１による電流が、キャパシタ１３１－１にチャージされ、キャパシタ１３１－１に電圧ＶFが発生する。１周期待機後、次のDCO周波数信号Fdcoの立ち上がりエッジの時刻Ｔ３から１周期、DCO周波数信号Fdcoが供給されるので、スイッチ１１３－２がオン状態となる。電流源１１１による電流が、キャパシタ１３１－２にチャージされ、キャパシタ１３１－２に電圧ＶRAMPが発生する。
　その後、次の立ち上がりエッジの時刻Ｔ５から、SAR論理回路１２２は、インバータ１３２－１および１３２－２を制御することで、キャパシタ１３１－１および１３１－２のＨ／Ｌを制御する。これにより、電圧を１度発生しただけで、比較器１２１において電圧ＶFと電圧ＶRAMPの値が逐次比較され、比較結果が、例えば、Ｈ,Ｌ,Ｈ,Ｌ,Ｌ,Ｈ,・・・というように出力される。
　なお、電圧ＶFと電圧ＶRAMPの中央の値は、比較器の同相入力電圧（任意）である。
　以上のように、本技術においては、キャパシタ１３１－１および１３１－２の容量比が１：１であり、また、SAR-ADCが用いられる。これにより、従来の電圧ＶRAMPに相当するAD変換時のフルスケール電圧を得るための動作は、電流源をDCO周波数信号Fdcoの１周期（１クロック）動作させるのみでよい。したがって、基準周波数信号Frefの周期に対して高い間欠率を得ることが可能であり、基準周波数信号FrefとDCO周波数信号Fdcoの位相差の大きさに間欠率が依存することがない。
　ここで、電流源をDCO周波数信号Fdcoの１クロック動作させると説明したが、１クロック以上であれば、何クロックであってもよい。
　これに対して、図３乃至図５で上述した従来のTDC回路においては、電圧ＶRAMPを得るために、電流源を、DCO周波数信号Fdcoの２クロック以上動作させることが必要であった。また、従来のTDC回路では、基準周波数信号FrefとDCO周波数信号Fdcoの位相差が大きい場合には、電圧ＶRAMPを得るために電流源を動作させる期間が延びてFref１周期における間欠率が下がることがあり得る。したがって、本技術のTDC回路は、従来のTDC回路よりも低電力動作可能となる観点で優位である。
　＜第１の変形例＞
　図９は、図７のTDC回路の第１の変形例を示す回路図である。
　図９のTDC回路１２は、電流源１１１の代わりに、電流源１６１－１および１６１－２が追加された点が、図７のTDC回路１２と異なる。それ以外の構成は、基本的に図７の構成と同様であるため、説明を省略する。
　電流源１６１－１および１６１－２は、カレントミラー比が１：１であり、キャパシタ１３１－１および１３１－２に、それぞれ、電流チャージする。
　＜TDC回路の動作＞
　図１０は、図９のTDC回路の動作を説明する図である。
　図１０においては、上から順に、基準周波数信号Frefの信号波形、DCO周波数信号Fdcoの信号波形、位相差信号ΦFの信号波形、キャパシタ１３１－１（Ｃ１）に発生する電圧ＶFのSlope、およびキャパシタ１３１－２（Ｃ２）に発生する電圧ＶRAMPのSlopeが示されている。
　基準周波数信号Frefの立ち上がりエッジの時刻Ｔ１１から位相差信号ΦFが供給される間、スイッチ１１３－１がオン状態となる。電流源１６１－１による電流が、キャパシタ１３１－１にチャージされ、キャパシタ１３１－１に電圧ＶFが発生する。直後のDCO周波数信号Fdcoの立ち上がりエッジの時刻Ｔ１２から１周期、DCO周波数信号Fdcoが供給されるので、スイッチ１１３－２がオン状態となる。電流源１６１－２による電流が、キャパシタ１３１－２にチャージされ、キャパシタ１３１－２に電圧ＶRAMPが発生する。
　電圧の発生以降のTDC回路の動作は、図８の例と基本的に同様であるので、その説明は省略される。
　以上のように、図９のTDC回路の場合、電圧ＶRAMPの電流チャージを１周期待つことなく、電圧ＶFと電圧ＶRAMPを同時にチャージすることができるので、図７のTDC回路よりも早くAD変換結果が得られる。
　＜第２の変形例＞
　図１１は、図７のTDC回路の第２の変形例を示す回路図である。
　図１１のTDC回路１２は、キャパシタ１３１－１および１３１－２の容量が１：Ｎである点と、電流源１１１の代わりに、電流源１８１－１および１８１－２が追加された点が、図７のTDC回路１２と異なる。それ以外の構成は、基本的に図７の構成と同様であるため、説明を省略する。
　すなわち、電流源１８１－１および１８１－２は、カレントミラー比が１：Ｎであり、それぞれ、容量がＣ１であるキャパシタ１３１－１、および容量がＣ２（＝Ｎ×Ｃ１）であるキャパシタ１３１－２に電流チャージする。
　＜TDC回路の動作＞
　図１２は、図１１のTDC回路の動作を説明する図である。
　図１２においては、上から順に、基準周波数信号Frefの信号波形、DCO周波数信号Fdcoの信号波形、位相差信号ΦFの信号波形、キャパシタ１３１－１（Ｃ１）に発生する電圧ＶFのSlope、およびキャパシタ１３１－２（Ｃ２）に発生する電圧ＶRAMPのSlopeが示されている。
　基準周波数信号Frefの立ち上がりエッジの時刻Ｔ２１から位相差信号ΦFが供給される間、スイッチ１１３－１がオン状態となる。電流源１８１－１による電流が、キャパシタ１３１－１にチャージされ、キャパシタ１３１－１に電圧ＶFが発生する。直後のDCO周波数信号Fdcoの立ち上がりエッジの時刻Ｔ２２から１周期、DCO周波数信号Fdcoが供給されるので、スイッチ１１３－２がオン状態となる。電流源１８１－２による電流が、キャパシタ１３１－２にチャージされ、キャパシタ１３１－２に電圧ＶRAMPが発生する。
　電圧の発生以降は、図８の例と基本的に同様であるので、その説明は省略される。
　以上のように、図１１のTDC回路においては、電圧ＶRAMPの電流チャージを１周期待つことなく、電圧ＶFと電圧ＶRAMPを同時にチャージすることができるので、図７のTDC回路の場合よりも早くAD変換結果が得られる。
　本技術によれば、電流源からの電流チャージ時間を短くできることで間欠率を向上し、低電力化可能となる。
　本技術の位相同期回路は、例えば、高周波の無線通信装置に用いられる。
＜　２．第２の実施の形態　＞
　＜無線通信装置の構成例＞
　図１３は、ADPLL回路１を含む無線通信装置２００の構成例を示すブロック図である。無線通信装置２００は、ADPLL回路１、変調部２０１、送信ミキサ２０２、基準信号発振器２０３、受信ミキサ２０４、および復調部２０５から構成される。
　ADPLL回路１は、基準信号発振器２０３から出力される基準信号に基づいて、所望の周波数の第１局部信号および第２局部信号を、送信ミキサ２０２および受信ミキサ２０４にそれぞれ出力する。なお、基準信号発振器２０３は、例えば水晶振動子を用いて構成される。
　送信ミキサ２０２には、変調部４００により変調されたベースバンドの送信信号と、ADPLL回路１により出力された第１局部信号とが供給される。送信ミキサ２０２は、供給された送信信号と第１局部信号とに基づいてアップコンバートし、ベースバンドの送信信号（ＢＢ送信信号）を高周波送信信号（ＲＦ送信信号）に変換する。なお、高周波送信信号は、図１３に不図示のアンテナを介して送信される。
　なお、上記説明においては、無線通信装置に用いる例を説明したが、無線通信装置に限らず、本技術は、ＲＦ回路などに適用することができる。
　また、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示はかかる例に限定されない。本開示の属する技術の分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　なお、本技術は以下のような構成も取ることができる。
（１）
　２つの容量を含み、前記２つの容量から発生した電圧の比較結果を出力するSAR-ADCと、
　前記２つの容量に電流をチャージする電流源と、
　前記２つの容量のうちの一方の容量と前記電流源の間に配置され、基準周波数の第１のクロックと前記第１のクロックより高い周波数である第２のクロックとの位相差が供給される第１のスイッチと、
　前記２つの容量のうちの他方の容量と前記電流源の間に配置され、前記第２のクロックが供給される第２のスイッチと
　を備える位相同期回路。
（２）
　前記電流源は、前記第１のスイッチの動作に基づいて、前記位相差に応じた時間、前記一方の容量に電流をチャージし、前記第２のスイッチの動作に基づいて、前記第２のクロックに応じた時間、前記他方の容量に電流をチャージする
　前記（１）に記載の位相同期回路。
（３）
　前記第２のクロックに応じた時間は、クロック１周期以上の時間である
　前記（２）に記載の位相同期回路。
（４）
　前記一方の容量は、前記位相差に応じた電圧を発生させ、前記他方の容量は、前記第２のクロックに応じた電圧を発生させる
　前記（１）乃至（３）のいずれかに記載の位相同期回路。
（５）
　前記一方の容量と前記他方の容量の比は、１対１である
　前記（４）に記載の位相同期回路。
（６）
　前記電流源は、前記一方の容量に電流をチャージする第１の電流源と、前記他方の容量に電流をチャージする第２の電流源により構成される
　前記（４）に記載の位相同期回路。
（７）
　前記他方の容量は、前記一方の容量のＮ倍の容量であり、
　前記第２の電流源は、前記第１の電流源のＮ倍の電流をチャージする
　前記（６）に記載の位相同期回路。
　１　ADPLL回路，　１１　カウンタ回路，　１２　TDC回路，　１３　デジタル演算回路，　１４　VCO，　１１１　電流源，　１１２　PD，　１１３－１および１１３－２　スイッチ，　１１４　SAR_ADC，　１２１　比較器，　１２２　SAR_論理回路，　１３１－１および１３１－２　キャパシタ，　１３２－１および１３２－２　インバータ，　１６１－１および１６１－２　電流源，　１８１－１および１８１－２　電流源，　２００　無線通信装置，　２０１　変調部，　２０２　送信ミキサ，　２０３　基準信号発振器，　２０４　受信ミキサ，　２０５　復調部

Claims (7)

  1. 　２つの容量を含み、前記２つの容量から発生した電圧の比較結果を出力するSAR-ADCと、
    　前記２つの容量に電流をチャージする電流源と、
    　前記２つの容量のうちの一方の容量と前記電流源の間に配置され、基準周波数の第１のクロックと前記第１のクロックより高い周波数である第２のクロックとの位相差が供給される第１のスイッチと、
    　前記２つの容量のうちの他方の容量と前記電流源の間に配置され、前記第２のクロックが供給される第２のスイッチと
    　を備える位相同期回路。
  2. 　前記電流源は、前記第１のスイッチの動作に基づいて、前記位相差に応じた時間、前記一方の容量に電流をチャージし、前記第２のスイッチの動作に基づいて、前記第２のクロックに応じた時間、前記他方の容量に電流をチャージする
    　請求項１に記載の位相同期回路。
  3. 　前記第２のクロックに応じた時間は、クロック１周期以上の時間である
    　請求項２に記載の位相同期回路。
  4. 　前記一方の容量は、前記位相差に応じた電圧を発生させ、前記他方の容量は、前記第２のクロックに応じた電圧を発生させる
    　請求項２に記載の位相同期回路。
  5. 　前記一方の容量と前記他方の容量の比は、１対１である
    　請求項４に記載の位相同期回路。
  6. 　前記電流源は、前記一方の容量に電流をチャージする第１の電流源と、前記他方の容量に電流をチャージする第２の電流源により構成される
    　請求項４に記載の位相同期回路。
  7. 　前記他方の容量は、前記一方の容量のＮ倍の容量であり、
    　前記第２の電流源は、前記第１の電流源のＮ倍の電流をチャージする
    　請求項６に記載の位相同期回路。
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