WO2019242514A1 - 栅极驱动信号检测电路、方法和显示装置 - Google Patents

栅极驱动信号检测电路、方法和显示装置 Download PDF

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Definitions

  • the active level is a high level
  • the inactive level is a low level
  • the N + 1 switching transistors are all n-type transistors.
  • the failure detection unit detects a failure of the gate driving unit based on the waveform image.
  • FIG. 5 is an equivalent circuit diagram of a specific embodiment of the gate driving signal detection circuit shown in FIG. 4 of the present disclosure
  • FIG. 7 is a timing diagram obtained by detecting by the oscilloscope Osc when the gate driving signals outputted by the gate driving units at all levels in the specific embodiment of the gate driving signal detection circuit shown in FIG. 4 are normal;
  • FIG. 10 is a timing diagram of each signal when the gate drive signal output by GOA1 in the specific embodiment of the gate drive signal detection circuit shown in FIG. 4 has a failure failure type two;
  • the switching sub-circuit 11 is further configured to control and turn on the gate drive signal output terminal of the corresponding stage and the test signal when the potential of the gate drive signal of the corresponding stage is an effective level.
  • the connection between the lines ST is controlled to disconnect the connection between the gate drive signal output terminal of the corresponding stage and the test signal line ST when the potential of the gate drive signal of the corresponding stage is an inactive level.
  • the scan period includes a plurality of gate driving signal output time periods set in sequence, the n-th gate driving signal output time period corresponds to the n-th gate driving signal, n is less than or equal to N
  • an interval period is set between two adjacent gate driving signal output periods; a blank period is set between two adjacent scanning periods.
  • the gate driving circuit includes a multi-stage gate driving unit, the gate driving unit includes a gate driving signal output terminal, and the first-stage gate driving unit corresponds to a row of gate lines, and the corresponding stage gates
  • the output terminals of the corresponding gate driving signals included in the driving units are connected to the corresponding row gate lines; when the corresponding gate driving signals are at an active level, the thin film transistors included in the pixel units located on the corresponding rows provided on the display substrate (described above)
  • the gate of the thin film transistor is connected to the corresponding row of gate lines), and when the gate driving signal of the corresponding stage is at an inactive level, the thin film transistor (the thin film transistor) included in the pixel unit located on the corresponding row and disposed on the display substrate
  • the gate is connected to the corresponding row gate line) is turned off.
  • the gate driving circuit may be a GOA (Gate On Array) circuit, but it is not limited thereto.
  • GOA Gate On Array
  • the detection sub-circuit 12 is connected to the test signal line ST, and is configured to detect a signal on the test signal line ST and detect a failure of the gate driving unit according to the signal on the test signal line ST.
  • the gate driving signal detection circuit further includes a detection sub-circuit 12 to detect a specific position of the failed gate driving unit according to a signal on the test signal line ST.
  • the fault detection unit 120 is connected to the oscilloscope Osc, and is configured to detect a fault of the gate driving unit according to the waveform image.
  • the gate driving signal output ends of the gate driving circuit are connected to the test signal line ST through corresponding switching transistors, and the clock signal line is also connected through the N + 1th switching transistor. To the test signal line ST.
  • the active level is a low level
  • the inactive level is a high level
  • the N + 1 switching transistors are all p-type transistors.
  • the detection sub-circuit includes a test pad PAD, an oscilloscope Osc, and a fault detection unit 120, wherein:
  • the oscilloscope Osc is electrically connected to the test pad PAD, and is configured to display a waveform image of a signal on the test signal line ST;
  • the gate of T2 and the source of T2 are both connected to G2, and the drain of T2 is connected to the test signal line ST;
  • the gate drive signals at all levels are high, G1, G2, G3, G4, and Gn are all high, the clock signal output by CLK is also high, and TN + 1 is turned on. , All N transistors except the TN + 1 included in the switching sub-circuit 11 are turned off, and at this time, the potential of the test signal line ST is charged to a high level;
  • G1 In the output period t2 of the first gate driving signal included in a scanning period, G1 is low, and the gate driving signals of all stages except G1 are high, and G2, G3, G4, and Gn are all High level, the clock signal output by CLK is low level, T1 is turned on, and N transistors other than T1 included in the switch sub-circuit 11 are turned off. At this time, the potential of the signal on the test signal line ST is discharged to low. Level
  • the duration of one frame is Ta
  • the duration of the blank period is Tb
  • the time required to scan a row of gate lines is Tc
  • the duration of a gate drive signal output period is Td.
  • the gate drive signals at all levels are high, G1, G2, G3, G4, and Gn are all high, and the clock signal output by CLK is also high, and TN + 1 leads On, N transistors except the TN + 1 included in the switching sub-circuit 11 are turned off, and at this time, the potential of the test signal line ST is charged to a high level;
  • G2 fails, so that G2 is high level (G2 should output low level), and gate driving signals of other stages except G2 Are high, G1, G3, G4, and Gn are high, and the clock signal output by CLK is low, T2 and all other switching transistors are turned off.
  • the signal on the test signal line ST The potential is kept at a high level, and the potential of the signal on ST within t4 ′ can be used to know that G2 has failed, and the corresponding second-stage gate drive unit has failed;
  • the gate driving signals at all levels are high, G1, G2, G3, G4, and Gn are all high, and the clock signal output by CLK is also High level, TN + 1 is turned on, N transistors other than TN + 1 included in the switching sub-circuit 11 are turned off, and at this time, the potential of the test signal line ST is charged to a high level;
  • G3 is at a low level, and the gate driving signals at all levels except G3 are at a high level, G1, G2, G4, and Gn Both are high level, the clock signal output by CLK is low level, then T3 is turned on, and all other switching transistors are turned off. At this time, the potential of the signal on the test signal line ST is discharged to a low level;
  • the specific embodiment of the gate drive signal detection circuit shown in FIG. 4 of the present disclosure can detect the test pad PAD by using the Osc pin of the oscilloscope to detect the failure of the gate drive unit included in GOA1. Pulse waveform of a signal on the signal line ST.
  • FIG. 9 is a timing diagram obtained by Osc detection by the oscilloscope when the gate drive unit has a failure type 1 in the specific embodiment of the gate drive signal detection circuit shown in FIG. 4 of the present disclosure.
  • the gate driving signal detection circuit can effectively detect the gate driving signals output by the gate driving units at various levels, and accurately locate the specific position of the gate driving unit that has a failure and has an occupied space. Small, high reliability, easy operation, high detection efficiency, etc.
  • FIG. 10 is a timing diagram of each signal when the gate drive signal output by GOA1 in the specific embodiment of the gate drive signal detection circuit shown in FIG. 4 has a failure failure type two.
  • G1 is low level, and the gate driving signals of all stages except G1 are high level, and G2, G3, G4, and Gn are all Is high level, the clock signal output by CLK is low level, T1 is turned on, all N transistors except T1 included in the switch sub-circuit 11 are turned off, and the potential of the signal on the test signal line ST is discharged at this time To low
  • the gate driving signals at all levels are high, G1, G2, G3, G4, and Gn, and the clock signal output by CLK is also high, TN +1 is turned on, and N transistors other than TN + 1 included in the switching sub-circuit 11 are turned off, and at this time, the potential of the test signal line ST is charged to a high level;
  • G2 is at a low level, and the gate driving signals at all levels except G2 are at a high level, G1, G3, G4, and Gn Both are high level, the clock signal output by CLK is low level, T2 is turned on, and N transistors other than T2 included in the switch sub-circuit 11 are turned off, at this time the potential of the signal on the test signal line ST is tested Discharge to low level;
  • G3 fails, so that G3 is high level (G3 should output low level), and gate driving signals of other stages except G3 Are all high, G1, G2, G4, and Gn are all high, and the clock signal output by CLK is low, T3 and all other switching transistors are turned off.
  • the signal on the test signal line ST The potential is kept at a high level. According to the potential of the signal on ST within t6 ", G3 can be known to fail, and the corresponding third-level gate drive unit has failed;
  • the potentials of the signals on the test signal line ST remain high until the first gate driving signal output period included in the scanning period in the next frame time comes, and G1 becomes low.
  • the gate drive signals of the other stages are all high level, and the clock signal input by CLK is low level, then T1 is turned on again, at this time, the potential of the test signal line ST is discharged to low level, and the action of the previous frame is repeated.
  • the time period between the time tg when the failure starts and the start time t0 lasts for a third time Tg;
  • the gate driving signal detection circuit can effectively detect the gate driving signals output by the gate driving units at various levels, and accurately locate the specific position of the gate driving unit that has a failure and has an occupied space. Small, high reliability, easy operation, high detection efficiency, etc.
  • the difference between fault type one and fault type two is that when the fault type of the m-th gate drive unit is fault type one, the signal on the test signal line ST is only output during the m-th gate drive signal output period. Is an inactive level; and when the type of the failure of the m-th gate driving unit is the failure type two, the m-th gate driving is included in the m-th gate driving signal output time period and the current scanning period. In the period after the signal output period, the potentials of the signals on the test signal line ST are all inactive levels.
  • another specific embodiment of the gate driving signal detection circuit includes a switch sub-circuit 11, a test signal line ST, and a detection sub-circuit;
  • the detection sub-circuit includes a test pad PAD, an oscilloscope Osc, and a fault detection unit 120, wherein:
  • test pad PAD is electrically connected to the test signal line ST;
  • the oscilloscope Osc is electrically connected to the test pad PAD, and is configured to display a waveform image of a signal on the test signal line ST;
  • the gate driving circuit is labeled GOA1
  • the first gate driving signal output by GOA1 is labeled G1
  • the second gate driving signal output by GOA1 is labeled G2.
  • the third-level gate drive signal output by GOA1 the fourth-level gate drive signal output by GOA1 with the label G4, the n-th gate drive signal output by GOA1 with the label Gn, and the GN with N-th level gate drive signal output by GOA1
  • the gate of TN and the drain of TN are both connected to GN, and the source of TN is connected to the test signal line ST;
  • FIG. 13 is an equivalent circuit diagram of FIG. 12, wherein the first diode D1 is equivalent to T1, the second diode D2 is equivalent to T2, D3 is equivalent to T3, D4 is equivalent to T4, and the n-th diode Dn Equivalent to Tn, the Nth diode DN is equivalent to TN, and the N + 1th diode DN + 1 is equivalent to TN + 1.
  • the gate driving signal detection method is applied to the gate driving signal detection circuit described above.
  • the scanning cycle includes a plurality of gate driving signal output time periods sequentially set, and the gate driving signal output time period. Corresponds to the gate driving signals of each level; in the scanning period, an interval period is set between the output periods of two adjacent gate driving signals; a blank time is set between the two adjacent scanning periods segment;
  • the gate driving signal detection method includes:
  • a switch sub-circuit controls writing a clock signal output from a clock signal line to a test signal line to reset a potential of the test signal line to an invalid level; the switch The circuit controls to disconnect the connection between the gate driving signal output terminal of the corresponding stage and the test signal line;
  • the gate driving signal detection method described in the embodiment of the present disclosure can effectively detect the gate driving signals output by the gate driving units at all levels by using only one test signal line, one clock signal line, and a switching sub-circuit. According to the potential of the signal on the test signal line in the output period of each gate driving signal, it can be determined whether the gate driving units at each level have a fault.
  • the detection sub-circuit may include a test pad, an oscilloscope, and a fault detection unit, and the test pad is electrically connected to the test signal line; the detection sub-circuit detects a signal on the test signal line, and The step of detecting a failure of the gate driving unit according to a signal on the test signal line includes:
  • the display device includes the gate driving signal detection circuit described above.
  • the gate driving circuit includes a multi-stage gate driving unit; the gate driving unit includes a gate driving signal output terminal;
  • the display device provided in the embodiments of the present disclosure may be any product or component having a display function, such as a mobile phone, a tablet computer, a television, a display, a notebook computer, a digital photo frame, a navigator, and the like.

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Abstract

一种栅极驱动信号检测电路、方法和显示装置。该检测电路包括开关子电路（11）和测试信号线，开关子电路（11）在空白时间段和间隔时间段将时钟信号线输出的时钟信号写入测试信号线；在每一级栅极驱动信号的输出时间段，当栅极驱动信号的电位为有效电平时，开关子电路（11）导通对应的栅极驱动信号输出端与测试信号线之间的连接，当栅极驱动信号的电位为无效电平时，开关子电路（11）断开对应的栅极驱动信号输出端与测试信号线之间的连接。该检测电路能准确定位故障的栅极驱动单元的具体位置，检测效率高。

Description

栅极驱动信号检测电路、方法和显示装置
相关申请的交叉引用
本申请主张在2018年6月22日在中国提交的中国专利申请号No.201810651982.9的优先权，其全部内容通过引用包含于此。
技术领域
本公开涉及显示驱动技术领域，尤其涉及一种栅极驱动信号检测电路、方法和显示装置。
背景技术
AMOLED(Active Matrix/Organic Light Emitting Diode，有源矩阵有机发光二极管)显示面板包含多行多列像素电路，在显示图像时通常采用逐行扫描的方式，由栅线控制像素的开启或关闭。为了减少元件数目并降低制作成本，近年来逐渐发展成将栅极驱动电路直接制作于显示面板上，GOA(Gate Driver on Array，设置于阵列基板上的栅极驱动电路)就是这样一个非常重要的技术，可以将栅极驱动电路直接制作在阵列基板上，为所述像素电路提供栅极驱动信号。
虽然GOA电路可以实现显示面板内电路的高集成，但也使得显示面板的测试存在一些问题。例如，为保证显示面板的正常工作，需要对栅线上的栅极驱动信号进行故障检测。相关技术中的故障检测方式通常是将GOA电路包括的最后一级栅极驱动单元输出的栅极驱动信号引出至测试焊盘，进行栅极驱动信号的检测，通过分析检测信号来判定GOA电路是否正常工作。然而相关技术中引出的检测信号只是最后一级栅极驱动单元输出的栅极驱动信号，而未引出其他各级栅极驱动单元输出的栅极驱动信号，所以，即使知道最后一级栅极驱动单元未输出正常的驱动信号，也无法准确定位GOA电路故障失效的具体位置，不利于进一步的分析发生故障的栅极驱动单元失效的原因。
发明内容
本公开提供了一种栅极驱动信号检测电路，应用于栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，每个栅极驱动单元包括栅极驱动信号输出端，所述栅极驱动信号检测电路包括开关子电路和测试信号线，所述测试信号线通过所述开关子电路分别与时钟信号线和所述多级栅极驱动信号输出端连接，其中，
在设置于相邻两扫描周期之间的空白时间段和设置于所述扫描周期内的相邻的两栅极驱动信号输出时间段之间的间隔时间段，所述开关子电路控制将所述时钟信号线输出的时钟信号写入所述测试信号线；
在每一级栅极驱动信号的输出时间段，当栅极驱动信号的电位为有效电平时，所述开关子电路控制导通对应的栅极驱动信号输出端与所述测试信号线之间的连接，当栅极驱动信号的电位为无效电平时，所述开关子电路控制断开对应的栅极驱动信号输出端与所述测试信号线之间的连接。
可选的，本公开所述的栅极驱动信号检测电路还包括检测子电路；所述检测子电路连接至所述测试信号线以检测所述测试信号线上的信号，并根据所述测试信号线上的信号检测栅极驱动单元的故障。
可选的，所述检测子电路包括测试焊盘、示波器和故障检测单元，其中，
所述测试焊盘与所述测试信号线电连接；
所述示波器与所述测试焊盘电连接，用于显示所述测试信号线上的信号的波形图像；
所述故障检测单元用于根据所述波形图像，检测所述栅极驱动单元的故障。
可选的，所述开关子电路包括N+1个开关晶体管，N为所述栅极驱动电路中的栅极驱动信号输出端的级数；N为正整数；
第n开关晶体管的栅极和第n开关晶体管的第一极都与第n级栅极驱动信号输出端连接，所述第n开关晶体管的第二极与所述测试信号线连接；n为小于或等于N的正整数；
第N+1开关晶体管的栅极和所述第N+1开关晶体管的第二极都与所述测试信号线连接，所述第N+1开关晶体管的第一极与所述时钟信号线连接。
可选的，所述有效电平为低电平，所述无效电平为高电平，所述N+1个 开关晶体管都为p型晶体管；或者，
所述有效电平为高电平，所述无效电平为低电平，所述N+1个开关晶体管都为n型晶体管。
本公开还提供了一种栅极驱动信号检测方法，应用于上述的栅极驱动信号检测电路，扫描周期包括依次设置的多个栅极驱动信号输出时间段，所述栅极驱动信号输出时间段与各级栅极驱动信号相对应；
在所述扫描周期内，相邻的两栅极驱动信号输出时间段之间设置有间隔时间段；相邻的两所述扫描周期之间设置有空白时间段；所述栅极驱动信号检测方法包括：
在所述空白时间段和所述间隔时间段，开关子电路控制将时钟信号线输出的时钟信号写入测试信号线；所述开关子电路控制断开相应级栅极驱动信号输出端与所述测试信号线之间的连接；
在所述扫描周期包括的相应的栅极驱动信号输出时间段，所述开关子电路控制断开所述时钟信号线与所述测试信号线之间的连接，当相应级栅极驱动信号的电位为有效电平时，所述开关子电路控制导通相应级栅极驱动信号输出端与所述测试信号线之间的连接，以使得所述测试信号线上的信号的电位为有效电平；当相应级栅极驱动信号的电位为无效电平时，控制断开相应级栅极驱动信号输出端与所述测试信号线之间的连接，以使得所述测试信号线上的信号的电位为无效电平。
可选的，所述栅极驱动信号检测电路还包括检测子电路，所述栅极驱动信号检测方法还包括：检测子电路检测所述测试信号线上的信号，并根据所述测试信号线上的信号检测栅极驱动单元的故障。
可选的，所述检测子电路包括测试焊盘、示波器和故障检测单元，所述测试焊盘与所述测试信号线电连接；所述检测子电路检测所述测试信号线上的信号，并根据所述测试信号线上的信号检测所述栅极驱动单元的故障步骤包括：
所述示波器显示所述测试信号线上的信号的波形图像；
所述故障检测单元根据所述波形图像，检测所述栅极驱动单元的故障。
可选的，通过从测量起始时刻至缺失的脉冲波形之间的时间长度来确定 故障的栅极驱动单元。
本公开还提供了一种显示装置，包括上述的栅极驱动信号检测电路。
可选的，本公开所述的显示装置还包括显示基板和设置于所述显示基板上的栅极驱动电路；
所述栅极驱动电路包括多级栅极驱动单元；所述栅极驱动单元包括栅极驱动信号输出端；
所述栅极驱动信号检测电路中的开关子电路分别与所述栅极驱动电路包括的多级所述栅极驱动信号输出端连接。
附图说明
图1本公开实施例所述的栅极驱动信号检测电路的结构图；
图2是本公开另一实施例所述的栅极驱动信号检测电路的结构图；
图3是本公开又一实施例所述的栅极驱动信号检测电路的结构图；
图4是本公开所述的栅极驱动信号检测电路的一具体实施例的电路图；
图5是本公开如图4所示的栅极驱动信号检测电路的具体实施例的等效电路图；
图6是图4所示的栅极驱动信号检测电路的具体实施例中GOA1输出的各级栅极驱动信号均正常时的各信号的时序示意图；
图7为本公开如图4所示的栅极驱动信号检测电路的具体实施例中各级栅极驱动单元输出的栅极驱动信号均正常时，示波器Osc检测得到的时序示意图；
图8是图4所示的栅极驱动信号检测电路的具体实施例中GOA1输出的栅极驱动信号存在故障失效类型一时的各信号的时序示意图；
图9为本公开如图4所示的栅极驱动信号检测电路的具体实施例中栅极驱动单元存在故障失效类型一时，示波器Osc检测得到的时序示意图；
图10是图4所示的栅极驱动信号检测电路的具体实施例中GOA1输出的栅极驱动信号存在故障失效类型二时的各信号的时序示意图；
图11为本公开如图4所示的栅极驱动信号检测电路的具体实施例中栅极驱动单元存在故障失效类型二时，示波器Osc检测得到的时序示意图；
图12是本公开所述的栅极驱动信号检测电路的另一具体实施例的电路图；
图13是本公开如图12所示的栅极驱动信号检测电路的具体实施例的等效电路图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除栅极之外的两极，将其中一极称为第一极，另一极称为第二极。在实际操作时，所述第一极可以为漏极，所述第二极可以为源极；或者，所述第一极可以为源极，所述第二极可以为漏极。
本公开实施例所述的栅极驱动信号检测电路，用于检测栅极驱动电路包括的栅极驱动单元的故障，如图1所示，所述栅极驱动信号检测电路包括开关子电路11和测试信号线ST，其中，
所述开关子电路11分别与时钟信号线CLK、所述测试信号线ST和所述栅极驱动电路包括的多级栅极驱动信号输出端(图1中未示出)连接，用于在设置于相邻两扫描周期之间的空白时间段和设置于所述扫描周期内的相邻的两栅极驱动信号输出时间段之间的间隔时间段，控制将所述时钟信号线CLK输出的时钟信号写入所述测试信号线ST，以将所述测试信号线ST的电位复位为无效电平；
所述开关子电路11还用于在相应的栅极驱动信号输出时间段，当相应级栅极驱动信号的电位为有效电平时，控制导通相应级栅极驱动信号输出端与所述测试信号线ST之间的连接，当相应级栅极驱动信号的电位为无效电平时，控制断开相应级栅极驱动信号输出端与所述测试信号线ST之间的连接。
本公开实施例所述的栅极驱动信号检测电路只需采用一条测试信号线 ST、一条时钟信号线CLK和开关子电路11，即可对各级栅极驱动单元输出的栅极驱动信号进行有效的检测，根据所述测试信号线ST上的信号在各栅极驱动信号输出时间段的电位，即可判断各级所述栅极驱动单元是否发生故障。
本公开实施例所述的栅极驱动信号检测电路能够在有效检测栅极驱动信号的同时，准确定位故障的栅极驱动单元的具体位置，具有占用空间小，可靠性高，操作简便，检测效率高的优点。
与相关技术相比，本公开所述的栅极驱动信号检测电路、方法和显示装置只需采用一条测试信号线、一条时钟信号线和开关子电路，即可对各级栅极驱动单元输出的栅极驱动信号进行有效的检测，根据所述测试信号线上的信号在各栅极驱动信号输出时间段的电位，即可判断各级所述栅极驱动单元是否发生故障。本公开实施例能够在有效检测栅极驱动信号的同时，准确定位故障的栅极驱动单元的具体位置，具有占用空间小，可靠性高，操作简便，检测效率高的优点。
在实际操作时，所述扫描周期包括依次设置的多个栅极驱动信号输出时间段，第n级栅极驱动信号输出时间段与第n级栅极驱动信号相对应，n为小于或等于N的整数；在所述扫描周期内，相邻的两栅极驱动信号输出时间段之间设置有间隔时间段；相邻的两所述扫描周期之间设置有空白时间段。
在具体实施时，所述栅极驱动电路包括多级栅极驱动单元，所述栅极驱动单元包括栅极驱动信号输出端，一级栅极驱动单元与一行栅线相对应，相应级栅极驱动单元包括的相应级栅极驱动信号输出端与相应行栅线连接；当相应级栅极驱动信号为有效电平时，设置于显示基板上的位于相应行的像素单元包括的薄膜晶体管(所述薄膜晶体管的栅极与所述相应行栅线连接)导通，当相应级栅极驱动信号为无效电平时，设置于显示基板上的位于相应行的像素单元包括的薄膜晶体管(所述薄膜晶体管的栅极与所述相应行栅线连接)关断。
例如，当所述薄膜晶体管为p型晶体管时，所述有效电平为低电平，所述无效电平为高电平；当所述薄膜晶体管为n型晶体管时，所述有效电平为高电平，所述无效电平为低电平。
在实际操作时，所述栅极驱动电路可以为GOA(Gate On Array，设置阵 列基板上的栅极驱动电路)电路，但不以此为限。
具体的，如图2所示，在图1所示的栅极驱动信号检测电路的实施例的基础上，本公开实施例所述的栅极驱动信号检测电路还可以包括检测子电路12；
所述检测子电路12与所述测试信号线ST连接，用于检测所述测试信号线ST上的信号，并根据所述测试信号线ST上的信号检测所述栅极驱动单元的故障。
在实际操作时，本公开实施例所述的栅极驱动信号检测电路还包括检测子电路12，以根据测试信号线ST上的信号检测故障的栅极驱动单元的具体位置。
在具体实施时，如图3所示，在图2所示的栅极驱动信号检测电路的实施例的基础上，所述检测子电路12可以包括测试焊盘PAD、示波器Osc和故障检测单元120，其中，
所述测试焊盘PAD与所述测试信号线ST电连接；
所述示波器Osc与所述测试焊盘PAD电连接，用于显示所述测试信号线ST上的信号的波形图像；
所述故障检测单元120与所述示波器Osc连接，用于根据所述波形图像，检测所述栅极驱动单元的故障。
在图3所示的实施例中，可以将测试信号线引至测试焊盘PAD，通过示波器Osc扎针探测(扎针测试焊盘PAD)的方法对所述测试信号线ST上的信号进行检测。
在实际操作时，所述测试焊盘PAD可以设置于显示面板上，也可以设置于柔性电路板(Flexible Printed Circuit，FPC)上，也可以设置于印制电路板(Printed Circuit Board，PCB)上。
具体的，所述开关子电路可以包括N+1个开关晶体管，N为所述栅极驱动电路中的栅极驱动信号输出端的级数；N为正整数；
第n开关晶体管的栅极和第n开关晶体管的第一极都与第n级栅极驱动信号输出端连接，所述第n开关晶体管的第二极与所述测试信号线连接；n为小于或等于N的正整数；
第N+1开关晶体管的栅极和所述第N+1开关晶体管的第二极都与所述测试信号线连接，所述第N+1开关晶体管的第一极与所述时钟信号线连接。
在具体实施时，所述栅极驱动电路包括的各级栅极驱动信号输出端分别通过相应的开关晶体管连接至所述测试信号线ST，所述时钟信号线也通过第N+1开关晶体管连接至所述测试信号线ST。
根据一种具体实施方式，所述有效电平为低电平，所述无效电平为高电平，所述N+1个开关晶体管都为p型晶体管。
根据另一种具体实施方式，所述有效电平为高电平，所述无效电平为低电平，所述N+1个开关晶体管都为n型晶体管。
如图4所示，本公开所述的栅极驱动信号检测电路的一具体实施例包括开关子电路11、测试信号线ST和检测子电路；
所述检测子电路包括测试焊盘PAD、示波器Osc和故障检测单元120，其中，
所述测试焊盘PAD与所述测试信号线ST电连接；
所述示波器Osc与所述测试焊盘PAD电连接，用于显示所述测试信号线ST上的信号的波形图像；
所述故障检测单元120与所述示波器Osc连接，用于根据所述波形图像，检测所述栅极驱动单元的故障；
所述开关子电路11包括N+1个开关晶体管，N为所述栅极驱动电路中的栅极驱动信号输出端的级数；N为正整数；
在图4中，标号为T1的为所述开关子电路11包括的第一开关晶体管，标号为T2的为所述开关子电路11包括的第二开关晶体管，标号为T3的为所述开关子电路11包括的第三开关晶体管，标号为T4的为所述开关子电路11包括的第四开关晶体管，标号为Tn的为所述开关子电路11包括的第n开关晶体管，标号为TN的为所述开关子电路11包括的第N开关晶体管，标号为TN+1的为所述开关子电路11包括的第N+1开关晶体管；N为正整数，n为小于或等于N的正整数；
在图4中，标号为GOA1的为栅极驱动电路，标号为G1的为GOA1输出的第一级栅极驱动信号，标号为G2的为GOA1输出的第二级栅极驱动信 号，标号为G3的为GOA1输出的第三级栅极驱动信号，标号为G4的为GOA1输出的第四级栅极驱动信号，标号为Gn的为GOA1输出的第n级栅极驱动信号，标号为GN的为GOA1输出的第N级栅极驱动信号，
T1的栅极和T1的源极都接入G1，T1的漏极与所述测试信号线ST连接；
T2的栅极和T2的源极都接入G2，T2的漏极与所述测试信号线ST连接；
T3的栅极和T3的源极都接入G3，T3的漏极与所述测试信号线ST连接；
T4的栅极和T4的源极都接入G4，T4的漏极与所述测试信号线ST连接；
Tn的栅极和Tn的源极都接入Gn，Tn的漏极与所述测试信号线ST连接；
TN的栅极和TN的源极都接入GN，TN的漏极与所述测试信号线ST连接；
TN+1的栅极和TN+1的漏极都与所述测试信号线ST连接，TN+1的源极与时钟信号线CLK连接。
在图4所示的具体实施例中，以所有的晶体管都为p型晶体管为例进行说明，但不以此为限。在图4所示的具体实施例中，有效电平为低电平，无效电平为高电平。
图5是图4的等效电路图，其中，第一二极管D1等效于T1，第二二极管D2等效于T2，D3等效于T3，D4等效于T4，第n二极管Dn等效于Tn，第N二极管DN等效于TN，第N+1二极管DN+1等效于TN+1。
图6是图4所示的栅极驱动信号检测电路的具体实施例中GOA1输出的各级栅极驱动信号均正常时的各信号的时序示意图。
如图6所示，本公开图4所示的栅极驱动信号检测电路的具体实施例在工作时，
在空白时间段t1内，各级栅极驱动信号都为高电平，G1、G2、G3、G4和Gn均为高电平，CLK输出的时钟信号也为高电平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平；
在一扫描周期包括的第一栅极驱动信号输出时间段t2内，G1为低电平，除了G1之外的其他级栅极驱动信号都为高电平，G2、G3、G4和Gn都为高电平，CLK输出的时钟信号为低电平，T1导通，所述开关子电路11包括的 除T1之外的N个晶体管都截止此时测试信号线ST上的信号的电位放电至低电平；
在所述扫描周期包括的第一间隔时间段t3内，G1、G2、G3、G4和Gn均为高电平，CLK输出的时钟信号也为高电平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平；
在所述扫描周期包括的第二栅极驱动信号输出时间段t4内，G2为低电平，除了G2之外的其他级栅极驱动信号都为高电平，G1、G3、G4和Gn都为高电平，CLK输出的时钟信号为低电平，T2导通，所述开关子电路11包括的除T2之外的N个晶体管都截止，此时测试信号线ST上的信号的电位放电至低电平；
所述扫描周期包括的第二间隔时间段t5内，G1、G2、G3、G4和Gn均为高电平，CLK输出的时钟信号也为高电平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平；
以此类推，当Gn输出低电平时，其他级栅极驱动信号均为高电平，CLK输入的时钟信号为低电平，则Tn导通，此时测试信号线ST上的信号的电位放电至低电平；当各级栅极驱动信号均为高电平时(无有效低电平输出)，CLK输入的时钟信号为高电平，则TN+1导通，此时测试信号线ST上的信号的电充电至高电平。
在图7中，标号为t6的为所述扫描周期包括的第三栅极驱动信号输出时间段，标号为t7的为所述扫描周期包括的第三间隔时间段。
本公开如图4所示的栅极驱动信号检测电路的具体实施例通过示波器Osc扎针测试测试焊盘PAD的方式，可以探测各级栅极驱动单元输出的各级栅极驱动信号均为正常时的有效输出脉冲波形。
图7为本公开如图4所示的栅极驱动信号检测电路的具体实施例中各级栅极驱动单元输出的栅极驱动信号均正常时，示波器Osc检测得到的时序示意图。
在图7中，一帧时间持续的时间为Ta，空白时间段持续的时间为Tb，扫 描一行栅线所需的时间为Tc，一个栅极驱动信号输出时间段持续的时间为Td，将示波器Osc的探测窗口调节为显示所述测试信号线ST上的完整的一帧波形时，可看到示波器Osc抓取的波形显示为完整的脉冲波形，则可知，此时GOA1包括的各级栅极驱动单元输出均正常。
图8是图4所示的栅极驱动信号检测电路的具体实施例中GOA1输出的栅极驱动信号存在故障失效类型一时的各信号的时序示意图。
如图8所示，本公开图4所示的栅极驱动信号检测电路的具体实施例在工作时，
在空白时间段t1'内，各级栅极驱动信号都为高电平，G1、G2、G3、G4和Gn均为高电平，CLK输出的时钟信号也为高电平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平；
在一扫描周期包括的第一栅极驱动信号输出时间段t2'内，G1为低电平，除了G1之外的其他级栅极驱动信号都为高电平，G2、G3、G4和Gn都为高电平，CLK输出的时钟信号为低电平，T1导通，所述开关子电路11包括的除T1之外的N个晶体管都截止，此时测试信号线ST上的信号的电位放电至低电平；
在所述扫描周期包括的第一间隔时间段t3'内，各级栅极驱动信号都为高电平，G1、G2、G3、G4和Gn均为高电平，CLK输出的时钟信号也为高电平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平；
在所述扫描周期包括的第二栅极驱动信号输出时间段t4'内，G2失效，从而G2为高电平(G2本应输出低电平)，除了G2之外的其他级栅极驱动信号都为高电平，G1、G3、G4和Gn都为高电平，CLK输出的时钟信号为低电平，则T2以及其他所有的开关晶体管都截止，此时测试信号线ST上的信号的电位保持为高电平，通过在t4'内ST上的信号的电位可以得知G2失效，并相应的第二级栅极驱动单元故障；
在所述扫描周期包括的第二间隔时间段t5'内，各级栅极驱动信号都为高电平，G1、G2、G3、G4和Gn均为高电平，CLK输出的时钟信号也为高电 平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平；
在所述扫描周期包括的第三栅极驱动信号输出时间段t6'内，G3为低电平，除了G3之外的其他级栅极驱动信号都为高电平，G1、G2、G4和Gn均为高电平，CLK输出的时钟信号为低电平，则T3导通，其他所有开关晶体管都截止，此时测试信号线ST上的信号的电位放电至低电平；
例如，在所述扫描周期包括的第三间隔时间段t7'内，各级栅极驱动信号都为高电平，G1、G2、G3、G4和Gn均为高电平，CLK输出的时钟信号也为高电平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平。
综上，本公开如图4所示的栅极驱动信号检测电路的具体实施例通过示波器Osc扎针测试测试焊盘PAD的方式，可以探测GOA1包括的栅极驱动单元存在故障失效类型一时所述测试信号线ST上的信号的脉冲波形。
图9为本公开如图4所示的栅极驱动信号检测电路的具体实施例中栅极驱动单元存在故障失效类型一时，示波器Osc检测得到的时序示意图。
在图9中，一帧时间持续的时间为Ta，空白时间段持续的时间为Tb，扫描一行栅线所需的时间为Tc，一个栅极驱动信号输出时间段持续的时间为Td，此时，将示波器Osc的探测窗口调节为显示所述测试信号线ST上的完整的一帧波形时，可看到示波器Osc抓取的波形显示为缺失的脉冲波形；可以通过测量从起始时刻t0至某一级故障失效的栅极驱动单元输出的栅极驱动信号的脉冲波形之间的时间长度来计算并准确定位出故障失效的栅极驱动单元的具体位置。
如图9所示，起始时刻t0为空白时间段开始的时刻，当GOA1包括的第m级栅极驱动单元故障失效时，故障起始时刻te与起始时刻t0之间的时间段持续的第一时间为Te，故障终止时刻tf与起始时刻t0之间的时间段持续的时间为第二时间Tf，则Te＝Tb+(m-2)×Tc+Td，Tf＝Tb+m×Tc；反过来看，当缺失的某一级脉冲波形位于te和tf之间时，则说明第m级栅极驱动单元故障失效(m为正整数，由图9可知，在图9对应的实施例中，m等于2)。因此，通过本公开实施例所述的栅极驱动信号检测电路可有效的检测各级栅极 驱动单元输出的栅极驱动信号，并且准确定位故障失效的栅极驱动单元的具体位置，具有占用空间小、高可靠性、操作简便，检测效率高等优点。
图10是图4所示的栅极驱动信号检测电路的具体实施例中GOA1输出的栅极驱动信号存在故障失效类型二时的各信号的时序示意图。
如图10所示，本公开图4所示的栅极驱动信号检测电路的具体实施例在工作时，
在空白时间段t1”内，各级栅极驱动信号都为高电平，G1、G2、G3、G4和Gn均为高电平，CLK输出的时钟信号也为高电平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平；
在一扫描周期包括的第一栅极驱动信号输出时间段t2”内，G1为低电平，除了G1之外的其他级栅极驱动信号都为高电平，G2、G3、G4和Gn都为高电平，CLK输出的时钟信号为低电平，T1导通，所述开关子电路11包括的除T1之外的N个晶体管都截止，此时测试信号线ST上的信号的电位放电至低电平；
在所述扫描周期包括的第一间隔时间段t3”内，各级栅极驱动信号都为高电平，G1、G2、G3、G4和Gn，CLK输出的时钟信号也为高电平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平；
在所述扫描周期包括的第二栅极驱动信号输出时间段t4”内，G2为低电平，除了G2之外的其他级栅极驱动信号都为高电平，G1、G3、G4和Gn都为高电平，CLK输出的时钟信号为低电平，T2导通，所述开关子电路11包括的除T2之外的N个晶体管都截止，此时测试信号线ST上的信号的电位放电至低电平；
在所述扫描周期包括的第二间隔时间段t5”内，各级栅极驱动信号都为高电平，G1、G2、G3、G4和Gn均为高电平，CLK输出的时钟信号也为高电平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平；
在所述扫描周期包括的第二栅极驱动信号输出时间段t6”内，G3失效， 从而G3为高电平(G3本应输出低电平)，除了G3之外的其他级栅极驱动信号都为高电平，G1、G2、G4和Gn都为高电平，CLK输出的时钟信号为低电平，则T3以及其他所有的开关晶体管都截止，此时测试信号线ST上的信号的电位保持为高电平，通过在t6”内ST上的信号的电位可以得知G3失效，并相应的第三级栅极驱动单元故障；
在所述扫描周期包括的第二间隔时间段t7”内各级栅极驱动信号都为高电平，G1、G2、G3、G4和Gn均为高电平，CLK输出的时钟信号也为高电平，TN+1导通，所述开关子电路11包括的除TN+1之外的N个晶体管都截止，此时测试信号线ST的电位被充电至高电平；
以此类推，测试信号线ST上的信号的电位均保持为高电平，直到下一帧时间中的扫描周期包括的第一栅极驱动信号输出时间段内来临，G1变为低电平，其他级栅极驱动信号均为高电平，CLK输入的时钟信号为低电平，则T1再次导通，此时测试信号线ST的电位放电至低电平，重复前一帧的动作。
综上，本公开实施例通过示波器Osc扎针测试测试焊盘PAD的方式，可以探测GOA1包括的栅极驱动单元存在故障失效类型二时所述测试信号线ST上的信号的脉冲波形。
图11为本公开如图4所示的栅极驱动信号检测电路的具体实施例中栅极驱动单元存在故障失效类型二时，示波器Osc检测得到的时序示意图。
在图11中，起始时刻t0为空白时间段开始的时刻，一帧时间持续的时间为Ta，空白时间段持续的时间为Tb，扫描一行栅线所需的时间为Tc，一个栅极驱动信号输出时间段持续的时间为Td，此时，将示波器Osc的探测窗口调节为显示所述测试信号线ST上的完整的一帧波形时，可看到示波器Osc抓取的波形显示为缺失的脉冲波形；可以通过测量从起始时刻t0至开始故障失效的某一级栅极驱动单元输出的栅极驱动信号的脉冲波形之间的时间长度来计算并准确定位出故障失效的栅极驱动单元的具体位置。
如图11所示，例如，第m级GOA电路单元故障失效，则开始故障失效的时刻tg与起始时刻t0之间的时间段持续的时间为第三时间Tg；
Tg＝Tb+(m-2)×Tc+Td，反过来说，当缺失的某一级栅极驱动信号及其后所有故障失效的栅极驱动信号的脉冲波形位于tg之后时，则说明第m级栅极 驱动单元故障失效(m为正整数，在图11所示的实施例中，m等于3)。
因此，通过本公开实施例所述的栅极驱动信号检测电路可有效的检测各级栅极驱动单元输出的栅极驱动信号，并且准确定位故障失效的栅极驱动单元的具体位置，具有占用空间小、高可靠性、操作简便，检测效率高等优点。
综上，故障类型一与故障类型二的区别在于，当第m级栅极驱动单元的故障的类型为故障类型一时，仅在第m栅极驱动信号输出时间段，测试信号线ST上的信号的电位为无效电平；而当第m级栅极驱动单元的故障的类型为故障类型二时，在第m栅极驱动信号输出时间段以及当前扫描周期包括的位于所述第m栅极驱动信号输出时间段之后的时间段内，测试信号线ST上的信号的电位都为无效电平。
如图12所示，本公开所述的栅极驱动信号检测电路的另一具体实施例包括开关子电路11、测试信号线ST和检测子电路；
所述检测子电路包括测试焊盘PAD、示波器Osc和故障检测单元120，其中，
所述测试焊盘PAD与所述测试信号线ST电连接；
所述示波器Osc与所述测试焊盘PAD电连接，用于显示所述测试信号线ST上的信号的波形图像；
所述故障检测单元120与所述示波器Osc连接，用于根据所述波形图像，检测所述栅极驱动单元的故障；
所述开关子电路11包括N+1个开关晶体管，N为所述栅极驱动电路中的栅极驱动信号输出端的级数；N为正整数；
在图12中，标号为T1的为所述开关子电路11包括的第一开关晶体管，标号为T2的为所述开关子电路11包括的第二开关晶体管，标号为T3的为所述开关子电路11包括的第三开关晶体管，标号为T4的为所述开关子电路11包括的第四开关晶体管，标号为Tn的为所述开关子电路11包括的第n开关晶体管，标号为TN的为所述开关子电路11包括的第N开关晶体管，标号为TN+1的为所述开关子电路11包括的第N+1开关晶体管；N为正整数，n为小于或等于N的正整数；
在图12中，标号为GOA1的为栅极驱动电路，标号为G1的为GOA1输 出的第一级栅极驱动信号，标号为G2的为GOA1输出的第二级栅极驱动信号，标号为G3的为GOA1输出的第三级栅极驱动信号，标号为G4的为GOA1输出的第四级栅极驱动信号，标号为Gn的为GOA1输出的第n级栅极驱动信号，标号为GN的为GOA1输出的第N级栅极驱动信号，
T1的栅极和T1的漏极都接入G1，T1的源极与所述测试信号线ST连接；
T2的栅极和T2的漏极都接入G2，T2的源极与所述测试信号线ST连接；
T3的栅极和T3的漏极都接入G3，T3的源极与所述测试信号线ST连接；
T4的栅极和T4的漏极都接入G4，T4的源极与所述测试信号线ST连接；
Tn的栅极和Tn的漏极都接入Gn，Tn的源极与所述测试信号线ST连接；
TN的栅极和TN的漏极都接入GN，TN的源极与所述测试信号线ST连接；
TN+1的栅极和TN+1的源极都与所述测试信号线ST连接，TN+1的漏极与时钟信号线CLK连接。
在图12所示的具体实施例中，以所有的晶体管都为n型晶体管为例进行说明，但不以此为限。在图12所示的具体实施例中，有效电平为高电平，无效电平为低电平。
图13是图12的等效电路图，其中，第一二极管D1等效于T1，第二二极管D2等效于T2，D3等效于T3，D4等效于T4，第n二极管Dn等效于Tn，第N二极管DN等效于TN，第N+1二极管DN+1等效于TN+1。
本公开实施例所述的栅极驱动信号检测方法，应用于上述的栅极驱动信号检测电路，扫描周期包括依次设置的多个栅极驱动信号输出时间段，所述栅极驱动信号输出时间段与各级栅极驱动信号相对应；在所述扫描周期内，相邻的两栅极驱动信号输出时间段之间设置有间隔时间段；相邻的两所述扫描周期之间设置有空白时间段；
所述栅极驱动信号检测方法包括：
在所述空白时间段和所述间隔时间段，开关子电路控制将时钟信号线输出的时钟信号写入测试信号线，以将所述测试信号线的电位复位为无效电平；所述开关子电路控制断开相应级栅极驱动信号输出端与所述测试信号线之间的连接；
在所述扫描周期包括的相应的栅极驱动信号输出时间段，所述开关子电路控制断开所述时钟信号线与所述测试信号线之间的连接，当相应级栅极驱动信号的电位为有效电平时，所述开关子电路控制导通相应级栅极驱动信号输出端与所述测试信号线之间的连接，以使得所述测试信号线上的信号的电位为有效电平；当相应级栅极驱动信号的电位为无效电平时，控制断开相应级栅极驱动信号输出端与所述测试信号线之间的连接，以使得所述测试信号线上的信号的电位为无效电平。
本公开实施例所述的栅极驱动信号检测方法只需采用一条测试信号线、一条时钟信号线和开关子电路，即可对各级栅极驱动单元输出的栅极驱动信号进行有效的检测，根据所述测试信号线上的信号在各栅极驱动信号输出时间段的电位，即可判断各级所述栅极驱动单元是否发生故障。
本公开实施例所述的栅极驱动信号检测方法能够在有效检测栅极驱动信号的同时，准确定位故障的栅极驱动单元的具体位置，具有占用空间小，可靠性高，操作简便，检测效率高的优点。
在具体实施时，所述栅极驱动信号检测电路还可以包括检测子电路，所述栅极驱动信号检测方法还包括：检测子电路检测所述测试信号线上的信号，并根据所述测试信号线上的信号检测所述栅极驱动单元的故障。
具体的，所述检测子电路可以包括测试焊盘、示波器和故障检测单元，所述测试焊盘与所述测试信号线电连接；所述检测子电路检测所述测试信号线上的信号，并根据所述测试信号线上的信号检测所述栅极驱动单元的故障步骤包括：
所述示波器显示所述测试信号线上的信号的波形图像；
所述故障检测单元根据所述波形图像，检测所述栅极驱动单元的故障。
本公开实施例所述的显示装置包括上述的栅极驱动信号检测电路。
具体的，本公开实施例所述的显示装置还可以包括显示基板和设置于所述显示基板上的栅极驱动电路；
所述栅极驱动电路包括多级栅极驱动单元；所述栅极驱动单元包括栅极驱动信号输出端；
所述栅极驱动信号检测电路中的开关子电路分别与所述栅极驱动电路包 括的多级所述栅极驱动信号输出端连接。
本公开实施例所提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (10)

  1. 一种栅极驱动信号检测电路，应用于栅极驱动电路，所述栅极驱动电路包括多级栅极驱动单元，每个栅极驱动单元包括栅极驱动信号输出端，所述栅极驱动信号检测电路包括开关子电路和测试信号线，所述测试信号线通过所述开关子电路分别与时钟信号线和所述多级栅极驱动信号输出端连接，其中，
    在设置于相邻两扫描周期之间的空白时间段和设置于所述扫描周期内的相邻的两栅极驱动信号输出时间段之间的间隔时间段，所述开关子电路控制将所述时钟信号线输出的时钟信号写入所述测试信号线；
    在每一级栅极驱动信号的输出时间段，当栅极驱动信号的电位为有效电平时，所述开关子电路控制导通对应的栅极驱动信号输出端与所述测试信号线之间的连接，当栅极驱动信号的电位为无效电平时，所述开关子电路控制断开对应的栅极驱动信号输出端与所述测试信号线之间的连接。
  2. 如权利要求1所述的栅极驱动信号检测电路，还包括检测子电路；所述检测子电路连接至所述测试信号线以检测所述测试信号线上的信号，并根据所述测试信号线上的信号检测栅极驱动单元的故障。
  3. 如权利要求2所述的栅极驱动信号检测电路，其中所述检测子电路包括测试焊盘、示波器和故障检测单元，其中，
    所述测试焊盘与所述测试信号线电连接；
    所述示波器与所述测试焊盘电连接，用于显示所述测试信号线上的信号的波形图像；
    所述故障检测单元根据所述波形图像检测所述栅极驱动单元的故障。
  4. 如权利要求1至3中任一权利要求所述的栅极驱动信号检测电路，其中所述开关子电路包括N+1个开关晶体管，N为所述栅极驱动电路中的栅极驱动信号输出端的级数；N为正整数；
    第n开关晶体管的栅极和第n开关晶体管的第一极都与第n级栅极驱动信号输出端连接，所述第n开关晶体管的第二极与所述测试信号线连接；n为小于或等于N的正整数；
    第N+1开关晶体管的栅极和所述第N+1开关晶体管的第二极都与所述测试信号线连接，所述第N+1开关晶体管的第一极与所述时钟信号线连接。
  5. 如权利要求4所述的栅极驱动信号检测电路，其中，所述有效电平为低电平，所述无效电平为高电平，所述N+1个开关晶体管都为p型晶体管；或者，
    所述有效电平为高电平，所述无效电平为低电平，所述N+1个开关晶体管都为n型晶体管。
  6. 一种栅极驱动信号检测方法，应用于如权利要求1至5中任一权利要求所述的栅极驱动信号检测电路，其中，所述扫描周期包括依次设置的多个栅极驱动信号输出时间段，所述栅极驱动信号输出时间段与各级栅极驱动信号相对应；
    在所述扫描周期内，相邻的两栅极驱动信号输出时间段之间设置有间隔时间段；相邻的两所述扫描周期之间设置有空白时间段；所述栅极驱动信号检测方法包括：
    在所述空白时间段和所述间隔时间段，开关子电路控制将时钟信号线输出的时钟信号写入测试信号线；所述开关子电路控制断开相应级栅极驱动信号输出端与所述测试信号线之间的连接；
    在所述扫描周期包括的相应的栅极驱动信号输出时间段，所述开关子电路控制断开所述时钟信号线与所述测试信号线之间的连接，当相应级栅极驱动信号的电位为有效电平时，所述开关子电路控制导通相应级栅极驱动信号输出端与所述测试信号线之间的连接；当相应级栅极驱动信号的电位为无效电平时，控制断开相应级栅极驱动信号输出端与所述测试信号线之间的连接。
  7. 如权利要求6所述的栅极驱动信号检测方法，其中，所述栅极驱动信号检测电路还包括检测子电路，所述栅极驱动信号检测方法还包括：检测子电路检测所述测试信号线上的信号，并根据所述测试信号线上的信号检测栅极驱动单元的故障。
  8. 如权利要求7所述的栅极驱动信号检测方法，其中，所述检测子电路包括测试焊盘、示波器和故障检测单元，所述测试焊盘与所述测试信号线电连接；所述检测子电路检测所述测试信号线上的信号，并根据所述测试信号 线上的信号检测所述栅极驱动单元的故障步骤包括：
    通过所述示波器显示所述测试信号线上的信号的波形图像；
    通过所述故障检测单元根据所述波形图像来检测所述栅极驱动单元的故障。
  9. 如权利要求8所述的栅极驱动信号检测方法，其中通过所述故障检测单元根据所述波形图像来检测所述栅极驱动单元的故障包括：
    通过从测量起始时刻至缺失的脉冲波形之间的时间长度来确定故障的栅极驱动单元。
  10. 一种显示装置，包括如权利要求1至5中任一权利要求所述的栅极驱动信号检测电路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111883076A (zh) * 2020-07-28 2020-11-03 北海惠科光电技术有限公司 阵列基板驱动电路、显示模组及显示设备
CN114999413A (zh) * 2021-11-30 2022-09-02 荣耀终端有限公司 显示屏和电子设备

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108831360A (zh) * 2018-06-22 2018-11-16 京东方科技集团股份有限公司 栅极驱动信号检测电路、方法和显示装置
US11132968B2 (en) * 2018-07-10 2021-09-28 Wuhan China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Gate on array circuit and built-in touch display panel
CN109741699B (zh) * 2019-01-22 2022-03-08 Tcl华星光电技术有限公司 用于显示面板的检测设备
CN109741703B (zh) 2019-03-06 2020-11-10 京东方科技集团股份有限公司 时钟控制电路及其控制方法、显示面板及测试装置
CN110047420B (zh) * 2019-04-30 2022-04-01 Tcl华星光电技术有限公司 栅极驱动电路
CN111599297B (zh) * 2020-06-19 2023-12-15 京东方科技集团股份有限公司 测试电路、测试方法和显示装置
CN114255680B (zh) * 2020-09-24 2024-05-17 华为技术有限公司 显示装置及其检测方法、存储介质、显示驱动芯片和设备
US11508273B2 (en) * 2020-11-12 2022-11-22 Synaptics Incorporated Built-in test of a display driver
CN112992024B (zh) * 2021-02-08 2022-10-14 昆山龙腾光电股份有限公司 显示装置及其检测方法
CN113487989B (zh) * 2021-06-30 2022-08-23 长春希达电子技术有限公司 一种led显示模组检测方法及其检测系统
CN114203079B (zh) * 2021-11-30 2023-10-13 长沙惠科光电有限公司 检测电路、信号检测方法及显示面板
CN114627785B (zh) * 2022-02-15 2025-09-09 长沙惠科光电有限公司 显示面板、显示面板的检测方法和显示装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204836B1 (en) * 1993-05-12 2001-03-20 Seiko Instruments Inc Display device having defect inspection circuit
CN1412735A (zh) * 2001-10-11 2003-04-23 三星电子株式会社 具有视觉检查装置的薄膜晶体管阵列面板及其检查方法
CN102629440A (zh) * 2011-05-06 2012-08-08 京东方科技集团股份有限公司 一种显示器面板测试方法及装置
CN104183225A (zh) * 2014-08-15 2014-12-03 上海天马微电子有限公司 一种驱动装置、阵列基板和显示装置
CN104299547A (zh) * 2014-09-26 2015-01-21 京东方科技集团股份有限公司 一种测试电路、显示装置以及驱动电路的测试方法
CN104505045A (zh) * 2014-12-29 2015-04-08 深圳市华星光电技术有限公司 液晶显示面板、栅极驱动电路及其故障检测方法
CN105355163A (zh) * 2015-12-22 2016-02-24 昆山国显光电有限公司 Gip信号检测电路、gip信号检测方法和平板显示装置
CN106504708A (zh) * 2017-01-04 2017-03-15 昆山工研院新型平板显示技术中心有限公司 显示装置及其栅极驱动电路
CN106875877A (zh) * 2017-02-24 2017-06-20 京东方科技集团股份有限公司 栅极驱动电路的检测装置和方法
CN107025870A (zh) * 2017-05-17 2017-08-08 昆山龙腾光电有限公司 检测电路、显示装置和检测方法
CN108831360A (zh) * 2018-06-22 2018-11-16 京东方科技集团股份有限公司 栅极驱动信号检测电路、方法和显示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100066654A (ko) * 2008-12-10 2010-06-18 엘지디스플레이 주식회사 Ｇｉｐ 구조의 액정표시장치 및 그의 테스트 방법
CN107038989B (zh) * 2015-07-31 2019-12-24 昆山国显光电有限公司 有机发光显示器及其驱动方法
CN105513518B (zh) * 2016-02-29 2018-05-08 京东方科技集团股份有限公司 一种栅极驱动电路及其测试方法、显示装置
CN107068033B (zh) * 2017-01-25 2020-12-08 京东方科技集团股份有限公司 移位寄存器单元、栅极驱动电路、测试方法及显示装置

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204836B1 (en) * 1993-05-12 2001-03-20 Seiko Instruments Inc Display device having defect inspection circuit
CN1412735A (zh) * 2001-10-11 2003-04-23 三星电子株式会社 具有视觉检查装置的薄膜晶体管阵列面板及其检查方法
CN102629440A (zh) * 2011-05-06 2012-08-08 京东方科技集团股份有限公司 一种显示器面板测试方法及装置
CN104183225A (zh) * 2014-08-15 2014-12-03 上海天马微电子有限公司 一种驱动装置、阵列基板和显示装置
CN104299547A (zh) * 2014-09-26 2015-01-21 京东方科技集团股份有限公司 一种测试电路、显示装置以及驱动电路的测试方法
CN104505045A (zh) * 2014-12-29 2015-04-08 深圳市华星光电技术有限公司 液晶显示面板、栅极驱动电路及其故障检测方法
CN105355163A (zh) * 2015-12-22 2016-02-24 昆山国显光电有限公司 Gip信号检测电路、gip信号检测方法和平板显示装置
CN106504708A (zh) * 2017-01-04 2017-03-15 昆山工研院新型平板显示技术中心有限公司 显示装置及其栅极驱动电路
CN106875877A (zh) * 2017-02-24 2017-06-20 京东方科技集团股份有限公司 栅极驱动电路的检测装置和方法
CN107025870A (zh) * 2017-05-17 2017-08-08 昆山龙腾光电有限公司 检测电路、显示装置和检测方法
CN108831360A (zh) * 2018-06-22 2018-11-16 京东方科技集团股份有限公司 栅极驱动信号检测电路、方法和显示装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111883076A (zh) * 2020-07-28 2020-11-03 北海惠科光电技术有限公司 阵列基板驱动电路、显示模组及显示设备
US11468859B2 (en) 2020-07-28 2022-10-11 Beihai Hkc Optoelectronics Technology Co., Ltd. Array substrate drive circuit, display module and display device
CN114999413A (zh) * 2021-11-30 2022-09-02 荣耀终端有限公司 显示屏和电子设备
US12190825B2 (en) 2021-11-30 2025-01-07 Honor Device Co., Ltd. Display screen and electronic device

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