WO2021157791A1 - 표시 장치 및 그 구동 방법 - Google Patents

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유봉현
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    • H10K59/40—OLEDs integrated with touch screens

Definitions

  • FIG. 18 and 19 are modified examples of FIG. 17 .
  • a rear camera CAM, a flash FLA, a speaker SPK, etc. may be positioned on the rear surface 100b of the display device 100 .
  • a power/reset button, a volume button, a terrestrial DMB antenna for receiving a broadcast one or a plurality of microphones (MIC), etc. may be located.
  • a connector CNT may be formed on the lower side of the display device 100 .
  • a plurality of electrodes are formed in the connector CNT and may be connected to an external device by wire.
  • An earphone connection jack EPJ may be disposed on the upper side of the display device 100 .
  • the display panel DP may be disposed in a large screen to occupy the entire front surface 100a of the display device 100 .
  • the display device 100 may be substantially referred to as a “full front display”.
  • the entire front 100a of the display device 100 may be the display area DA.
  • FIG. 3 is a plan view schematically illustrating a display device according to an exemplary embodiment. 4 and 5 are modified examples of FIG. 3 . 6 is a cross-sectional view taken along line I-I' of FIG. 3 .
  • the display device 100 may include a display panel DP, a touch sensor TS, a window WD, and at least one sensor SR.
  • the display panel DP may be disposed on the front surface of the display device 100 .
  • the display area DA may be disposed on the entire front surface of the display device 100 as shown in FIGS. 3 to 5 .
  • the non-display area NDA may not be disposed on the front surface or may be disposed in a very narrow area.
  • the display area DA may be disposed in contact with the side edge of the display device 100 or disposed at a predetermined distance from the side edge of the display device 100 .
  • the display area DA is illustrated as being disposed only on the front surface of the display device 100 , but the present invention is not limited thereto.
  • the second display area A2 may be located inside the display area DA and may be surrounded by the first display area A1 .
  • FIG. 3 illustrates that the second display area A2 has a substantially circular shape, the present invention is not limited thereto.
  • the second display area A2 may have a polygonal shape including a quadrangle as shown in FIG. 5 , or may have various shapes such as an oval.
  • a plurality of second display areas A2 may be disposed in the display area DA.
  • one or a plurality of second display areas A2 may be provided, and may be disposed adjacently or distributedly anywhere within the display area DA.
  • the display area DA is formed on a side edge and/or a rear surface of the display device 100
  • a portion of the second display area A2 may be formed on a side edge and/or a rear surface of the display device 100 . It may be formed in the display area DA of the rear surface.
  • the sensor SR is not limited to an optical component, and an ultrasonic sensor, a microphone, an environmental sensor (eg, a barometer, a hygrometer, a thermometer, a radiation detection sensor, a thermal sensor, etc.), a chemical sensor (gas detection sensor, It may include various parts such as a dust detection sensor, an odor detection sensor, etc.).
  • the sensor SR may include a plurality of sensors overlapping the second display area A2 .
  • the plurality of sensors may include a camera, a proximity sensor, and an illuminance sensor that are arranged side by side.
  • the second display area A2 may transmit a signal (eg, light or light) input to the sensor SR.
  • the transmittance of the second display area A2 may be higher than that of the first display area A1 .
  • the transmittance refers to a degree to which light is transmitted per unit area (or a predetermined area, the same area).
  • the transmittance may be a ratio of light passing through the display panel DP to light incident on a unit area of the display panel DP. Accordingly, the second display area A2 having a relatively high transmittance may transmit a signal (eg, light or light) better than the first display area A1 .
  • a pixel disposed in the first display area A1 is defined as a first pixel PXL1
  • a pixel disposed in the second display area A2 is defined as a second pixel PXL2 .
  • the second pixels PXL2 in the second display area A2 may be disposed at a lower density per unit area than the first pixels PXL1 in the first display area A1 .
  • a gap between the second pixels PXL2 arranged at a low density forms a physical and/or optical opening, for example, a transmission window, so that a signal (eg, light or light) may be more easily transmitted.
  • the touch sensor TS and the window WD may be disposed on the display panel DP including the above-described components.
  • the touch sensor TS may detect a user's touch operation and move an object displayed on the display device 100 from an originally displayed position to another position in response to the touch operation.
  • the touch operation may include at least one of a single single touch, a multi-touch, and a touch gesture.
  • there may be various touch operations including a specific gesture such as enlarging or reducing text or an image by moving a predetermined distance while touching the user's finger on the touch surface of the touch sensor TS.
  • the window WD is a member disposed on the uppermost portion of the display device 100 including the display panel DP, and may be a substantially transparent light-transmitting substrate.
  • the window WD transmits an image from the display panel DP and at the same time mitigates an external shock, thereby preventing the display panel DP from being damaged or operated by an external shock.
  • the external impact is a force from the outside that can be expressed as pressure, stress, or the like, and may mean a force that may cause a defect in the display panel DP.
  • the window WD may include a rigid or flexible substrate, and the material of the window WD is not particularly limited.
  • FIG. 7 is a block diagram schematically illustrating a display device according to an exemplary embodiment.
  • FIG. 8 is a modified example of FIG. 7 .
  • the scan driver 13 may receive a clock signal, a control signal, and the like from the timing controller 11 and generate scan signals to be provided to the scan lines S1 to Sn. For example, the scan driver 13 may sequentially provide scan signals having a gate-on (turn-on) level pulse to the scan lines S1 to Sn. For example, the scan driver 13 may generate scan signals by sequentially transferring a carry signal having a gate-on level pulse to a next stage according to a clock signal. n may be a natural number.
  • the scan driver 13 may be configured in the form of a shift register. The above-described scan signals may be provided to the pixels PXL1 and PXL2 connected to the scan lines S1 to Sn.
  • the above-described operation of the scan driver 13 is related to an operation in the display period, which is a period in which the display device 100 displays an image, and is performed in the compensation period included in the non-display period, which is a period in which the image is not displayed. distinct from action.
  • the display period corresponds to a period in which an input image is reproduced on a screen by supplying a data voltage to the first and second pixels PXL1 and PXL2
  • the compensation period corresponds to a period in which the second pixels PXL2 are black.
  • This period corresponds to a period in which a data voltage is input, initialized, sensed, and a process of inputting a black data voltage again is performed.
  • the compensation period may be a period for performing external compensation.
  • the sensing control unit 14 may receive a clock signal, a control signal, and the like from the timing control unit 11 and generate sensing control signals to be provided to the sensing control lines R1 to Rk. For example, the sensing controller 14 may sequentially provide sensing control signals having a gate-on level pulse to the sensing control lines R1 to Rk. For example, the sensing control unit 14 may generate sensing control signals by sequentially transferring a carry signal having a gate-on level pulse to a next stage according to a clock signal. k may be a natural number less than n. For example, the sensing controller 14 may be configured in the form of a shift register. The above-described sensing control signals may be provided to at least some pixels (eg, PXL2) connected to the sensing control lines R1 to Rk.
  • PXL2 pixels
  • the sensing control lines R1 to Rk may be connected to the second pixels PXL2 but not to the first pixels PXL1 . That is, the second pixels PXL2 may be connected to the sensing control lines R1 to Rk, and the first pixels PXL1 may be unconnected to the sensing control lines R1 to Rk. In some embodiments, at least one of the second pixels PXL2 is connected to the scan lines S1 to Sn, the data lines D1 to Dm, and the sensing control lines R1 to Rk, and One pixel PXL1 may be connected to the scan lines S1 to Sn and the data lines D1 to Dm.
  • the sensing control lines R1 to Rk may extend in substantially the same direction as the scan lines S1 to Sn in the display unit 15 .
  • Second pixels PXL2 (or sub-pixels; see FIG. 12 ) included in the same pixel row may be connected to each of the sensing control lines R1 to Rk.
  • the second pixels PXL2 (or sub-pixels; see FIG. 12 ) included in the same pixel row may be connected to different data lines D1 to Dm.
  • the sensing controller 14 is illustrated as being separate from the scan driver 13 in FIG. 7 , the sensing controller 14 may be included in the scan driver 13 as shown in FIG. 8 .
  • the scan driving unit 13 may include the functions of the above-described sensing control unit 14 .
  • the scan driver 13 may provide scan signals to the scan lines S1 to Sn and provide sensing control signals to the sensing control lines R1 to Rk.
  • each of the first pixels PXL1 includes a corresponding data line Dj (refer to FIG. 10), scan lines Si-1, Si, and Si+1 (refer to FIG. 10), and an emission control line Ei; 10) may be connected.
  • Each second pixel PXL2 has a corresponding data line Dq (refer to FIG. 16), scan lines Sp-1, Sp, Sp+1; It may be connected to the sensing control line Rr (refer to FIG. 16 ).
  • the power supply unit 16 may receive an external input voltage and provide the power supply voltage to the output terminal by converting the external input voltage. For example, the power supply unit 16 generates a high power supply voltage ELVDD and a low power supply voltage ELVSS based on an external input voltage. In the present specification, the high power voltage ELVDD and the low power voltage ELVSS may be powers having voltage levels relative to each other.
  • the power supply unit 16 provides an initialization voltage Vint for initializing the gate electrode of the driving transistor for each of the pixels PXL1 and PXL2 or initializing the anode of the light emitting device OLED (refer to FIGS. 10 and 16 ). can
  • the power supply unit 16 may receive an external input voltage from a battery or the like, and may generate a power supply voltage that is higher than the external input voltage by boosting the external input voltage.
  • the power supply unit 16 may be configured as a power management integrated chip (PMIC).
  • the power supply 16 may be configured as an external DC/DC IC.
  • FIG. 9 is a plan view schematically illustrating a first display area according to an exemplary embodiment.
  • 10 is a circuit diagram illustrating an electrical connection relationship between components included in the first sub-pixel of FIG. 9 according to an exemplary embodiment.
  • an i-th scan line Si, an i-th emission control line Ei, and a j-th data line disposed in a j-th vertical pixel column are disposed in the i-th horizontal pixel row of the first display area A1 .
  • One active sub-pixel connected to Dj and including seven transistors, for example, the first sub-pixel SP1 of FIG. 9 is illustrated.
  • the first display area A1 is an area of the display area DA, and a plurality of first pixels PXL1 may be disposed.
  • each pixel PXL1 and PXL2 is divided as including two sub-pixels SP1 and SP2, but the first pixel PXL1 is one red pixel ( R), one blue pixel (B), and two green pixels (G) may be partitioned to include four sub-pixels.
  • the first sub-pixel SP1 including the red pixel R and the first sub-pixel SP1 including the blue pixel B are alternately arranged in the second direction DR2, for example, in a vertical direction or a column direction.
  • a first pixel column may be formed. That is, the first pixel column includes a first sub-pixel SP1 composed of a red pixel (R), a first sub-pixel SP1 composed of a blue pixel (B), and a first sub-pixel SP1 composed of a red pixel (R). ), the first sub-pixel SP1 including the blue pixel B, the first sub-pixel SP1 including the red pixel R, ...
  • the second sub-pixel SP2 formed of the green pixel G may be disposed in the second direction DR2 to form a second pixel column. That is, the second pixel column includes a second sub-pixel SP2 composed of a green pixel (G), a second sub-pixel SP2 composed of a green pixel (G), and a second sub-pixel SP2 composed of a green pixel (G). ), ... can be arranged in the order of
  • a third direction DR3 eg, a direction inclined to the first direction DR1
  • two first sub-pixels (B) formed of a blue pixel (B) SP1 ) and two first sub-pixels SP1 including the red pixel R may be disposed in the fourth direction DR4 (eg, a direction inclined to the second direction DR2 ).
  • the second transistor T2 (switching transistor) may be connected between the j-th data line Dj and the first electrode of the first transistor T1 .
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line Si.
  • the second transistor T2 is turned on when a scan signal is supplied to the i-th scan line Si to electrically connect the j-th data line Dj and the first electrode of the first transistor T1. there is.
  • the third transistor T3 may be connected between the second electrode of the first transistor T1 and the first node N1 .
  • the gate electrode of the third transistor T3 may be connected to the i-th scan line Si.
  • the third transistor T3 is turned on when a scan signal of a gate-on voltage is supplied to the i-th scan line Si to electrically connect the second electrode of the first transistor T1 and the first node N1. can be connected to Accordingly, when the third transistor T3 is turned on, the first transistor T1 may be connected in the form of a diode.
  • the seventh transistor T7 may be connected between the initialization power line IPL to which the initialization power Vint is applied and the first electrode of the light emitting device OLED, for example, an anode.
  • the gate electrode of the seventh transistor T7 may be connected to the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when a scan signal of a gate-on voltage (eg, a low-level voltage) is supplied to the i+1-th scan line Si+1, and thus is turned on for the initialization power Vint.
  • a voltage may be supplied to the anode of the light emitting device OLED.
  • the voltage of the initialization power source Vint may be set to a voltage lower than that of the data signal. That is, the voltage of the initialization power source Vint may be set to be less than or equal to the lowest voltage of the data signal.
  • FIG. 11 only a cross section of a portion corresponding to each of the second and sixth transistors T2 and T6 among the first to seventh transistors T1 to T7 illustrated in FIG. 10 is shown for convenience of explanation. .
  • the pixel circuit unit PCL may include insulating layers and second and sixth transistors T2 and T6 disposed on the substrate SUB.
  • the insulating layers may include a buffer layer BFL, a gate insulating layer GI, first and second interlayer insulating layers ILD1 and ILD2, and a protective layer PSV sequentially stacked on the substrate SUB. .
  • the first and second terminals SE and DE of each of the second and sixth transistors T2 and T6 are separate electrodes electrically connected to the corresponding semiconductor layer SCL.
  • the present invention is not limited thereto.
  • the first terminal SE of each of the second and sixth transistors T2 and T6 may be in contact with one of the first and second contact regions adjacent to the channel region of the corresponding semiconductor layer SCL. region, wherein the second terminal DE of each of the second and sixth transistors T2 and T6 is the other of the first and second contact regions adjacent to the channel region of the corresponding semiconductor layer SCL. It may be a contact area.
  • the second terminal DE of each of the second and sixth transistors T2 and T6 may be electrically connected to the light emitting device OLED of the corresponding sub-pixel through a bridge electrode or a connection electrode.
  • a passivation layer PSV may be provided on the second interlayer insulating layer ILD2 .
  • the passivation layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or an organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating layer may include at least one of a metal oxide such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiON), and AlOx.
  • the organic insulating layer may include an organic insulating material capable of transmitting light.
  • the organic insulating film is, for example, acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamides resin (polyamides resin), polyimide resin (polyimides rein), unsaturated polyester At least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin can do.
  • the display element part DPL is provided on the passivation layer PSV and may include a light emitting element OLED that emits light.
  • the light emitting device OLED may include first and second electrodes AE and CE and an emission layer EML provided between the two electrodes AE and CE.
  • any one of the first and second electrodes AE and CE may be an anode, and the other may be a cathode.
  • the first electrode AE may be a reflective electrode
  • the second electrode CE may be a transmissive electrode.
  • a case in which the light emitting device OLED is a top emission type organic light emitting device and the first electrode AE is an anode will be described as an example.
  • the first electrode AE may be electrically connected to the second terminal DE of the sixth transistor T6 through a contact hole passing through the passivation layer PSV and the second interlayer insulating layer ILD2 .
  • the first electrode AE may include a reflective layer (not shown) capable of reflecting light and a transparent conductive layer (not shown) disposed on or below the reflective layer.
  • the first electrode AE is provided on a lower transparent conductive film made of indium tin oxide (ITO), a reflective film made of Ag and provided on the lower transparent conductive film, and is provided on the reflective film and made of indium tin oxide (ITO). It may be composed of a multilayer including an upper transparent conductive layer. At least one of the transparent conductive layer and the reflective layer may be electrically connected to the second terminal DE of the sixth transistor T6.
  • the display element part DPL may further include a pixel defining layer PDL having an opening exposing a portion of the first electrode AE, for example, a top surface of the first electrode AE.
  • the pixel defining layer PDL may be an organic insulating layer including an organic material.
  • the pixel defining layer (PDL) is an organic insulating layer such as acrylic resin, epoxy resin, phenolic resin, polyamide resin, polyimide resin, etc. can be made with
  • the second electrode CE includes indium tin oxide (ITO), indium zinc oxide (IZO), aluminum zinc oxide (AZO), gallium doped zinc oxide (GZO), zinc tin oxide (ZTO), gallium tin oxide (GTO), and It may be made of a transparent conductive oxide of one of fluorine doped tin oxide (FTO), or a translucent metal such as magnesium (Mg), silver (Ag), or an alloy of magnesium (Mg) and silver (Ag).
  • a thin film encapsulation film TFE may be provided on the second electrode CE.
  • the thin film encapsulation film TFE may be formed of a single film, but may also be formed of multiple films.
  • the thin film encapsulation film TFE may include a plurality of insulating films covering the light emitting device OLED.
  • the thin film encapsulation film TFE may include at least one inorganic film and at least one organic film.
  • the thin film encapsulation film TFE may have a structure in which an inorganic film and an organic film are alternately stacked.
  • the first density is defined as a ratio of the area in which the first pixels PXL1 are disposed to the total area of the first display area A1
  • the second density is defined as the second display area A2 . It is defined as a ratio of an area in which the second pixels PXL2 are disposed to the total area of .
  • the first density of the first pixels PXL1 may be about 3 to 5 times higher than the second density of the second pixels PXL2 .
  • the pixels PXL1 and PXL2 may emit light with different luminance in the first display area A1 and the second display area A2 .
  • the first pixels PXL1 may emit light with a first luminance in the first display area A1
  • the second pixels PXL2 may emit light with a second luminance in the second display area A2 .
  • a configuration of the first pixels PXL1 of the first display area A1 may be different from a configuration of the second pixels PXL2 of the second display area A2 .
  • the material of the signal lines connected to the first pixels PXL1 of the first display area A1 and the material of the signal lines connected to the second pixels PLX2 of the second display area A2 may be different from each other.
  • a material of the signal lines connected to the first pixels PXL1 of the first display area A1 may be made of an opaque metal
  • the second pixels PXL2 of the second display area A2 may be made of an opaque material.
  • the material of the signal lines connected to may be made of a transparent metal.
  • the transmission area TA may include an opening OPN for minimizing loss of light traveling through the transmission area TA, as shown in FIG. 18 .
  • the opening OPN may be formed by removing a portion of the insulating layer corresponding to the transmission area TA.
  • the opening OPN may be formed by removing the first and second interlayer insulating layers ILD1 and IL2 , the passivation layer PSV, and the pixel defining layer PDL from the transmission area TA.
  • insulating layers removed to form the opening OPN are not limited to the above-described example. For example, it goes without saying that the gate insulating layer GI and the buffer layer BFL may also be removed to form the opening OPN.
  • the driving method of the display device 100 may include a compensation period for compensating for deterioration of the second pixels PXL2 .
  • the compensation period may be included in the above-described non-display period.

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Abstract

표시 장치 및 그 구동 방법이 제공된다. 그 중 표시 장치는, 복수의 제1 화소들이 배치된 제1 표시 영역, 및 복수의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시 패널, 및 상기 표시 패널의 제2 표시 영역과 중첩하는 적어도 하나의 센서를 포함하되, 상기 각 제2 화소들은 주사 신호가 제공되는 주사 라인, 데이터 신호가 제공되는 데이터 라인, 및 발광 소자의 애노드 전압을 센싱하기 위한 센싱 제어 신호가 제공되는 센싱 제어 라인에 접속된다.

Description

표시 장치 및 그 구동 방법
본 발명은 표시 장치 및 그 구동 방법에 관한 것이다.
영상을 표시하는 표시 장치로는 액정 표시 패널(Liquid Crystal Display Panel), 플라즈마 디스플레이 패널(Plasma Display Panel), 유기 발광 표시 패널(Organic Light Emitting Diode Panel) 등을 포함하는 평판 표시 장치가 주로 이용된다.
일반적인 스마트폰과 같은 표시 장치는 적어도 하나 이상의 표시 영역을 포함할 수 있다. 표시 영역은 데이터 출력 장치로서, 입력된 데이터가 표시될 수 있다. 또한, 표시 영역에는 터치 센서가 구비되어, 표시 영역이 터치 스크린으로도 동작될 수 있다. 이러한 표시 영역은 표시 장치의 전면에 채용되어, 각종 정보를 표시할 수 있다.
최근 들어, 스마트폰과 같은 표시 장치에서 표시 영역이 전면의 대부분을 차지하면서 카메라, 근접 센서, 지문 인식 센서, 조도 센서, 근적외선 센서 등이 표시 영역의 적어도 일 영역에 중첩하여 배치될 수 있다.
유기 발광 표시 패널에서, 화소는 복수의 트랜지스터, 스토리지 커패시터 및 유기 발광 다이오드를 포함한다. 화소들 사이의 편차(예를 들어, 구동 트랜지스터의 문턱 전압의 산포)에 의해 화소들 간의 휘도의 차이가 발생하고, 휘도 차이가 얼룩으로 시인될 수 있다. 얼룩을 보정하기 위해 다양한 얼룩 보상 알고리즘에 대한 연구가 진행되고 있다.
본 발명이 해결하려는 과제는, 센서 등이 중첩된 표시 영역 내 화소들의 열화가 보상된 표시 장치를 제공하고자 하는 것이다.
본 발명이 해결하려는 다른 과제는, 표시 영역에서 센서 등이 중첩된 영역에 배치된 화소들의 열화를 보상하기 위한 표시 장치의 구동 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 표시 장치는, 복수의 제1 화소들이 배치된 제1 표시 영역, 및 복수의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시 패널, 및 상기 표시 패널의 제2 표시 영역과 중첩하는 적어도 하나의 센서를 포함하되, 상기 각 제2 화소들 중 적어도 하나의 화소는 주사 신호가 제공되는 주사 라인, 데이터 신호가 제공되는 데이터 라인, 및 발광 소자의 애노드 전압을 센싱하기 위한 센싱 제어 신호가 제공되는 센싱 제어 라인에 접속된다.
상기 제2 화소들 중 일 방향으로 배치된 제2 화소들은 동일한 상기 센싱 제어 라인에 접속될 수 있다.
상기 제1 화소들은 상기 센싱 제어 라인에 비접속될 수 있다.
상기 제1 화소들의 밀도는 상기 제2 화소들의 밀도보다 클 수 있다.
상기 제2 화소들의 휘도는 상기 제1 화소들의 휘도보다 높을 수 있다.
상기 제1 화소들의 밀도는 상기 제2 화소들의 밀도의 3배 내지 5배일 수 있다.
상기 제2 화소들은 상기 데이터 라인과 상기 발광 소자의 애노드 사이를 연결하고, 게이트 전극이 상기 센싱 제어 라인에 연결되는 트랜지스터를 포함할 수 있다.
상기 제2 화소의 트랜지스터 개수는 상기 제1 화소의 트랜지스터 개수와 상이할 수 있다.
상기 센서는 카메라를 포함할 수 있다.
상기 제2 표시 영역은 상기 제1 표시 영역에 둘러싸일 수 있다.
상기 제2 표시 영역은 발광 영역, 및 광이 투과하는 투과 영역을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 표시 장치는, 주사 라인들을 통해 주사 신호를 제공하는 주사 구동부, 데이터 라인들을 통해 데이터 신호를 제공하는 데이터 구동부, 센싱 제어 라인들을 통해 센싱 제어 신호를 제공하는 센싱 제어부, 및 복수의 제1 화소들, 및 복수의 제2 화소들을 포함하는 표시부를 포함하되, 상기 복수의 제1 화소들은 각각 상기 주사 라인들, 및 상기 데이터 라인들에 연결되고, 상기 복수의 제2 화소들 중 적어도 하나의 화소는 각각 상기 주사 라인들, 상기 데이터 라인들, 및 상기 센싱 제어 라인들에 연결되고, 상기 복수의 제1 화소들의 밀도는 상기 복수의 제2 화소들의 밀도보다 높다.
상기 복수의 제2 화소들은 일 방향으로 배치된 화소들로 이루어진 복수의 화소 행들을 포함하고, 상기 복수의 화소 행들은 각각 하나의 센싱 제어 라인에 연결될 수 있다.
상기 센싱 제어 신호는 상기 각 화소 행들에 순차적으로 제공될 수 있다.
상기 센싱 제어부는 시프트 레지스터 형태일 수 있다.
상기 복수의 화소 행 중 일 화소 행에 포함된 화소들은 서로 다른 데이터 라인에 연결될 수 있다.
상기 복수의 화소 행 중 일 화소 행에 포함된 화소들은 각각 연결된 데이터 라인을 통해 순차적으로 발광 소자의 애노드 전압이 센싱될 수 있다.
상기 제2 화소들에 각각 게이트-온 전압의 센싱 제어 신호가 공급되면, 상기 데이터 라인을 통해 발광 소자의 애노드 전압이 센싱될 수 있다.
상기 센싱 제어부는 상기 주사 구동부에 포함될 수 있다.
상기 과제를 해결하기 위한 본 발명의 또 다른 실시예에 따른 표시 장치의 구동 방법은, 복수의 제1 화소들이 제1 밀도를 가지고 배치된 제1 표시 영역, 및 복수의 제2 화소들이 상기 제1 밀도 보다 낮은 제2 밀도를 가지고 배치된 제2 표시 영역을 포함하는 표시 장치를 구동하는 방법에 있어서, 상기 제2 화소들 중 센싱 화소에 데이터 신호를 인가하고, 나머지 화소에 블랙 전압을 인가하는 단계, 및 상기 센싱 화소 내 발광 소자의 애노드 전압을 센싱하고 상기 애노드 전압의 변동 값을 센싱하는 단계를 포함한다.
상기 표시 장치는 화상을 표시하는 기간인 표시 기간과 화상을 표시하지 않는 기간인 비표시 기간을 포함하되, 상기 각 단계들은 상기 비표시 기간에 수행될 수 있다.
상기 비표시 기간은 상기 표시 장치가 파워-오프된 기간, 또는 화상을 표시하지 않은 채로 대기하는 상태의 기간일 수 있다.
상기 표시 장치의 구동 방법은, 상기 애노드 전압의 변동 값과 미리 설정된 기준 값을 비교하는 단계를 더 포함할 수 있다.
상기 표시 장치의 구동 방법은, 상기 센싱 화소에 상기 데이터 신호를 인가하기 전, 상기 애노드 전압을 초기화 하는 단계를 더 포함할 수 있다.
상기 각 단계들은 상기 제1 화소들에는 수행되지 않을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면, 표시 장치는 센서 등과 중첩하는 화소를 구비하면서도, 상기 화소의 열화가 보상될 수 있다.
또한, 표시 장치에서 센서 등과 중첩하는 화소와 센서 등과 비중첩하는 화소 사이의 경계가 사용자에게 시인되는 것이 방지될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 다양한 실시예에 따른 전자 장치의 전면을 간략히 나타내는 사시도이다.
도 2는 도 1의 전자 장치의 후면을 간략히 나타내는 사시도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 간략히 나타내는 평면도이다.
도 4 및 도 5는 도 3의 변형예들이다.
도 6은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 8은 도 7의 변형예이다.
도 9는 본 발명의 일 실시예에 따른 제1 표시 영역을 개략적으로 나타낸 평면도이다.
도 10은 도 9의 제1 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 11은 도 9의 제1 서브 화소의 개략적인 단면도이다.
도 12는 본 발명의 일 실시예에 따른 제2 표시 영역을 개략적으로 나타낸 평면도이다.
도 13은 도 12의 EA 부분을 확대한 개략적인 평면도이다.
도 14 및 도 15는 도 13의 변형예들이다.
도 16은 도 12의 제2 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 17은 도 13의 Ⅱ-Ⅱ' 선에 따른 단면도이다.
도 18 및 도 19는 도 17의 변형예들이다.
도 20은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 알고리즘 순서도이다.
도 21은 본 발명의 일 실시예와 비교예에 따른 표시 장치의 시간 대비 휘도 그래프이다.
도 22는 본 발명의 다른 실시예예 따른 표시 장치 내 제2 화소의 제2 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
도 23은 본 발명의 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다.
도 24는 도 23의 표시 장치 내 제1 화소의 제1 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 다양한 실시예에 따른 전자 장치의 전면을 간략히 나타내는 사시도이다. 도 2는 도 1의 전자 장치의 후면을 간략히 나타내는 사시도이다.
도 1에 있어서는 편의를 위하여 표시 장치(100)의 표시 패널(DP)에 메인 홈 화면이 표시된 예를 나타내었다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)의 전면(100a)에는 표시 패널(DP)이 배치될 수 있다. 표시 장치(100)의 전면(100a)은 표시 패널(DP)이 배치되어 각종 데이터가 표시되는 표시 영역(DA)과 표시 영역(DA)의 적어도 일측에 제공된 비표시 영역(NDA)을 포함할 수 있다.
표시 장치(100)의 후면(100b)에는 후면 카메라(CAM), 플래시(FLA), 스피커(SPK) 등이 위치할 수 있다. 또한, 다양한 실시예에 따른 표시 장치(100)의 측면(100c)에는 예를 들어 전원/리셋 버튼, 음량 버튼, 방송 수신을 위한 지상파 DMB 안테나, 하나 또는 복수의 마이크들(MIC) 등이 위치할 수 있다. 또한, 표시 장치(100)의 하단 측면에는 커넥터(CNT)가 형성될 수 있다. 커넥터(CNT)에는 다수의 전극들이 형성되어 있으며 외부 장치와 유선으로 연결될 수 있다. 표시 장치(100)의 상단 측면에는 이어폰 연결잭(EPJ)이 배치될 수 있다.
상술한 표시 장치(100)는 표시 패널(DP) 내부에, 예를 들어, 센서와 같은 부품을 배치함으로써, 그의 전면(100a) 외관이 미려해지고, 보다 넓은 표시 영역(DA)을 확보할 수 있다. 상기 부품은 광과 관련된 광학 부품일 수 있다. 일 예로, 부품은 외부의 광이 입사되거나 또는 광을 방출하는 광학 부품일 수 있다. 광학 부품은, 일 예로, 지문 스캐너, 이미지 캡쳐 장치, 스트로브, 광 센서, 근접 센서, 인디케이터, 또는 솔라 패널 등을 포함할 수 있다.
표시 패널(DP)은 표시 장치(100)의 전면(100a)의 전체를 차지하도록 대화면으로 배치될 수 있다. 표시 패널(DP)이 표시 장치(100)의 전면(100a)에 전체적으로 배치되는 경우, 상기 표시 장치(100)는, 실질적으로 "full front display"라 명명할 수 있다. 여기서, "full front display"는 표시 장치(100)의 전면(100a)이 전부 표시 영역(DA)일 수 있다.
상술한 표시 패널(DP)은 일 예로서, 유기 발광 표시 패널(Organic Light Emitting Display panel)일 수 있다. 이러한 경우, 상술한 표시 패널(DP)이 채용된 표시 장치(100)는 유기 발광 표시 장치일 수 있다. 실시예에 따라, 표시 패널(DP)은 터치 전극들을 포함하여 터치 스크린으로 구성될 수도 있다.
도 1에 도시된 바와 같이, 표시 패널(DP)에는 메인 홈 화면이 표시될 수 있으며, 이러한 메인 홈 화면은 표시 장치(100)의 전원을 켰을 때, 표시 패널(DP) 상에 표시되는 첫 화면일 수 있다. 이때, 메인 홈 화면의 상단에는 배터리 충전 상태, 수신 신호의 세기, 현재 시각과 같은 표시 장치(100)의 상태가 표시될 수 있다. 표시 패널(DP)은, 사용자에게 각종 콘텐츠(일 예로, 텍스트, 이미지, 비디오, 아이콘, 또는 심볼 등)을 표시할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 간략히 나타내는 평면도이다. 도 4 및 도 5는 도 3의 변형예들이다. 도 6은 도 3의 Ⅰ-Ⅰ' 선에 따른 단면도이다.
도 1 내지 도 6을 참조하면, 표시 장치(100)는 전체 또는 적어도 일부가 가요성(flexibility)을 가질 수 있다. 일 예로, 표시 장치(100)는 전체 영역에서 가요성을 가질 수 있으며, 또는 가요성 영역에 대응하는 영역에서 가요성을 가질 수 있다. 표시 장치(100)의 전체가 가요성을 갖는 경우 표시 장치(100)는 롤러블 표시 장치일 수 있고, 표시 장치(100)의 일부가 가요성을 갖는 경우 표시 장치(100)는 폴더블 표시 장치일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 표시 장치(100)는 표시 패널(DP), 터치 센서(TS), 윈도우(WD) 및 적어도 하나의 센서(SR)를 포함할 수 있다.
표시 패널(DP)은 표시 장치(100)의 전면(front surface)에 배치될 수 있다.
표시 패널(DP)은 전면(일 예로, 영상 표시 면)으로 임의의 시각 정보, 예를 들어, 텍스트, 비디오, 사진 2차원 또는 3차원 영상 등을 표시한다. 표시 패널(DP)의 종류는 영상을 표시하는 것으로서 특별히 한정되는 것은 아니다. 일 실시예로, 표시 패널(DP)로는 유기 발광 표시 패널(Organic Light Emitting Display panel, OLED panel)과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 또한, 다른 실시예에서, 표시 패널(DP)로는 액정 표시 패널(Liquid Crystal Display panel, LCD panel), 전기 영동 표시 패널(Electro-Phoretic Display panel, EPD panel), 및 일렉트로웨팅 표시 패널(Electro-Wetting Display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수도 있다. 비발광성 표시 패널이 본 발명의 일 실시예에 따른 표시 장치(100)의 표시 패널(DP)로 사용되는 경우, 표시 장치(100)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다. 본 실시예에서는 표시 패널(DP)이 유기 발광 표시 패널인 것을 일 예로서 설명한다. 그러나, 표시 패널(DP)의 종류는 이에 한정되는 것은 아니며, 본 발명의 개념에 부합되는 범위(또는 한도) 내에서 다른 표시 패널이 사용될 수 있다. 본 발명의 일 실시예에 있어서, 표시 패널(DP)은 도 1에 도시된 표시 장치(100)에 채용된 표시 패널(DP)과 동일한 구성일 수 있다.
표시 영역(DA)에는 복수의 화소들(PXL1, PXL2)이 배치될 수 있다. 실시예에 따라, 화소들(PXL1, PXL2) 각각은 적어도 하나의 발광 소자를 포함할 수 있다. 일 실시예로, 발광 소자는 유기 발광 다이오드일 수 있다. 다른 실시예에서, 발광 소자는 마이크로 내지 나노 스케일 범위의 크기를 갖는 초소형 무기 발광 다이오드들을 포함한 발광 유닛일 수도 있다. 표시 패널(DP)은 입력되는 영상 데이터에 대응하여 화소들(PXL1, PXL2)을 구동함으로써 표시 영역(DA)에서 영상을 표시할 수 있다. 표시 영역(DA)은 표시 장치(100)의 전면의 대부분을 차지하도록 대화면으로 배치될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측을 둘러싸는 영역으로서, 표시 영역(DA)을 제외한 나머지 영역일 수 있다. 실시예에 따라, 비표시 영역(NDA)은 배선 영역, 패드 영역, 및/또는 각종 더미 영역 등을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 표시 영역(DA)은 도 3 내지 도 5에 도시된 바와 같이, 표시 장치(100)의 전면 전체에 배치될 수 있다. 표시 영역(DA)이 표시 장치(100)의 전면 전체에 배치됨에 따라, 전면에는 비표시 영역(NDA)이 배치되지 않거나 매우 협소한 면적으로 배치될 수 있다. 일 예로, 표시 영역(DA)은 표시 장치(100)의 측면 테두리와 접하거나 측면 테두리로부터 소정 간격을 두고 배치될 수 있다. 도 3 내지 도 5에 있어서, 표시 영역(DA)이 표시 장치(100)의 전면에만 배치되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 표시 영역(DA)은 표시 장치(100)의 측면 테두리의 적어도 일 영역이나 후면의 적어도 일 영역 등에 배치될 수도 있다. 표시 장치(100)의 다수의 면에 배치되는 표시 영역(DA)은 서로 적어도 일부분에서 연결되거나 분리되어 마련될 수도 있다.
본 발명의 일 실시예에 있어서, 표시 장치(100)는 표시 영역(DA)의 적어도 일부와 중첩하여 배치되는 적어도 하나의 센서(SR)를 포함할 수 있다. 센서(SR)는 표시 영역(DA)에 배치되는 화소들(PXL1, PXL2) 및/또는 배선들의 하부에 배치되어, 표시 장치(100)의 전면에 대하여 은폐될 수 있다. 이러한 센서(SR)가 표시 영역(DA)의 하부에 중첩하여 배치되면, 표시 장치(100)의 외관, 특히 표시 영역(DA)에 대응되는 전면의 외관이 미려해지고, 보다 넓은 표시 영역(DA)을 확보할 수 있다.
본 발명의 일 실시예에 있어서, 표시 영역(DA)은 제1 표시 영역(A1)과 제2 표시 영역(A2)으로 구분될 수 있다. 제1 표시 영역(A1)은 센서(SR)와 중첩되지 않는 영역으로 정의되고, 제2 표시 영역(A2)은 센서(SR)와 중첩되는 영역으로 정의된다. 실시예에 따라, 제1 표시 영역(A1)은 제2 표시 영역(A2)보다 큰 크기(또는 면적)를 갖도록 설정될 수 있다.
제2 표시 영역(A2)은 도 3 및 도 5에 도시된 바와 같이 표시 영역(DA)의 내부에 위치하며 제1 표시 영역(A1)에 의해 둘러싸일 수 있다. 도 3에서는 제2 표시 영역(A2)이 대략 원형의 형상을 갖는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 표시 영역(A2)은 도 5에 도시된 바와 같이 사각형을 포함한 다각형 형상을 가질 수도 있으며, 타원형 등 다양한 형태를 가질 수 있다. 또한, 제2 표시 영역(A2)은 표시 영역(DA) 내 복수 개 배치될 수도 있다.
표시 영역(DA)은 도 4에 도시된 바와 같이 일 방향, 일 예로, 제2 방향(DR2)을 따라 구획된 제1 표시 영역(A1)과 제2 표시 영역(A2)을 포함할 수 있다. 제1 표시 영역(A1)과 제2 표시 영역(A2)은 서로 인접하여 연결될 수 있다. 실시예에 따라, 제2 표시 영역(A2)은 센서(SR)와 중첩되는 영역보다 넓은 영역을 갖도록 제공(또는 설정)될 수 있다. 예를 들어, 제2 표시 영역(A2)은 도 4에 도시된 바와 같이 표시 장치(100)의 일단(일 예로, 상단부)에 넓게 형성될 수 있다. 도 4에서는, 적어도 하나의 제2 표시 영역(A2)이 표시 장치(100)의 전면 상단부에만 배치되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 표시 영역(A2)은 하나 또는 다수 개가 마련될 수 있으며, 표시 영역(DA) 내이면 어디에나 인접하게 또는 분산되어 배치될 수 있다. 예를 들어, 표시 영역(DA)이 표시 장치(100)의 측면 테두리 및/또는 후면 등에 형성되는 실시예에서, 일부의 제2 표시 영역(A2)은 표시 장치(100)의 측면 테두리 및/또는 후면의 표시 영역(DA) 내에 형성될 수 있다.
제2 표시 영역(A2)에 중첩하여 배치되는 센서(SR)는 광학 부품일 수 있다. 즉, 센서(SR)는 광을 수신하거나 광을 방출하는 부품일 수 있다. 센서(SR)는, 예를 들어, 지문 센서, 이미지 센서, 카메라, 스트로브, 광 센서, 조도 센서, 근접 센서, RGB 센서, 적외선 센서, 인디케이터 및 솔라 패널 등을 포함할 수 있다. 다만, 상기 센서(SR)는 광학 부품으로 한정되지 않으며, 초음파 센서, 마이크로폰, 환경 센서(예를 들어, 기압계, 습도계, 온도계, 방사능 감지 센서, 열 감지 센서 등), 화학 센서(가스 감지 센서, 먼지 감지 센서, 냄새 감지 센서 등) 등 다양한 부품을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 센서(SR)는 제2 표시 영역(A2)과 중첩하는 복수 개의 센서들을 포함할 수 있다. 여기서, 복수 개의 센서들은, 나란하게 배치되는 카메라, 근접 센서, 및 조도 센서를 포함할 수 있다.
상술한 센서(SR)는 브라켓, 케이스 등과 같은 플라스틱 또는 금속 소재로 이루어진 별도의 베이스 기판(BS) 상에 SMD(Surface Mount Device) 방식으로 표시 영역(DA)의 적어도 일 영역, 일 예로, 제2 표시 영역(A2)과 대면하도록(또는 대응하도록) 배치될 수 있다.
제2 표시 영역(A2)은 센서(SR)로 입력된 신호(일 예로, 광 또는 빛)를 투과시킬 수 있다. 신호의 투과율을 향상시키기 위해 제2 표시 영역(A2)의 투과율은 제1 표시 영역(A1)과 비교하여 더 높을 수 있다. 여기서, 투과율이라 함은 단위 면적(또는, 기 설정된 면적, 동일한 면적) 당 광이 투과되는 정도를 의미한다. 예를 들어, 투과율은 표시 패널(DP)의 단위 면적에 입사되는 광에 대한 표시 패널(DP)을 투과하는 광의 비율일 수 있다. 따라서, 상대적으로 높은 투과율을 갖는 제2 표시 영역(A2)은 제1 표시 영역(A1)보다 신호(일 예로, 광 또는 빛)를 더욱 잘 투과시킬 수 있다.
이하에서, 제1 표시 영역(A1)에 배치되는 화소를 제1 화소(PXL1)로 정의하고, 제2 표시 영역(A2)에 배치되는 화소를 제2 화소(PXL2)로 정의한다.
예를 들어, 제2 표시 영역(A2)에서 제2 화소들(PXL2)은 제1 표시 영역(A1)에서 제1 화소들(PXL1)과 비교하여 단위 면적 당 낮은 밀도로 배치될 수 있다. 낮은 밀도로 배치되는 제2 화소들(PXL2)의 간극은 물리적 및/또는 광학적 개구, 일 예로, 투과창을 형성함으로써, 신호(일 예로, 광 또는 빛)를 보다 잘 투과시킬 수 있다.
상술한 구성들을 포함한 표시 패널(DP) 상에 터치 센서(TS) 및 윈도우(WD)가 배치될 수 있다.
터치 센서(TS)는 터치 전극들을 포함하며 표시 패널(DP)의 영상 표시 면 상에 배치되어 사용자의 터치 입력 및/또는 호버 입력을 수신할 수 있다. 터치 센서(TS)는 사용자의 손가락이나 이와 유사한 도전체와 같은 별도의 입력 수단(예, 전자펜)의 접촉 및/또는 근접에 의해 터치 커패시턴스를 감지하여 표시 장치(100)의 터치 입력 및/또는 호버 입력을 인식할 수 있다. 여기서, 터치 입력은 사용자의 손이나 별도의 입력 수단에 의해 직접 터치(또는 접촉)되는 것을 의미하고, 호버 입력은 사용자의 손이나 별도의 입력 수단이 터치 센서(TS)를 포함한 표시 장치(100) 근처에 있지만 접촉되지 않는 것을 의미할 수 있다.
또한, 터치 센서(TS)는 사용자의 터치 동작을 감지하고, 터치 동작에 응답하여 표시 장치(100)에 표시된 객체를 원래 표시된 위치에서 다른 위치로 이동할 수 있다. 여기서, 터치 동작이란, 단일의 싱글 터치, 멀티 터치, 및 터치 제스처 중의 적어도 하나의 터치를 포함할 수 있다. 일 예로, 사용자의 손가락을 터치 센서(TS)의 터치면 상에 터치한 상태에서 일정 거리를 움직여 텍스트나 영상을 확대하거나 축소하는 등의 특정 제스처 등을 포함한 다양한 터치 동작이 있을 수 있다.
윈도우(WD)는 표시 패널(DP)을 포함한 표시 장치(100)의 최상단에 배치되는 부재로서, 실질적으로 투명한 투광성 기판일 수 있다. 윈도우(WD)는 표시 패널(DP)로부터의 영상을 투과시킴과 동시에 외부의 충격을 완화시킴으로써, 외부의 충격에 표시 패널(DP)이 파손되거나 동작하는 것을 방지할 수 있다. 여기서, 외부의 충격이라 함은, 압력, 스트레스 등으로 표현할 수 있는 외부로부터의 힘으로써, 표시 패널(DP)에 결함을 일으킬 수 있는 힘을 의미할 수 있다. 이러한 윈도우(WD)는 경성 또는 가요성의 기재를 포함할 수 있으며, 윈도우(WD)의 구성 물질이 특별히 제한되는 것은 아니다.
도 7은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다. 도 8은 도 7의 변형예이다.
도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 센싱 제어부(14), 표시부(15), 전원 공급부(16) 및 발광 제어부(17)를 포함할 수 있다.
타이밍 제어부(11)는 각 프레임에 대한 계조 값들, 제어 신호 등을 데이터 구동부(12)에 제공할 수 있다. 또한, 타이밍 제어부(11)는 클록 신호, 제어 신호 등을 주사 구동부(13) 및 센싱 제어부(14) 각각에 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조 값들, 제어 신호 등을 이용하여 데이터 라인들(D1~Dm)로 제공할 데이터 전압들을 생성할 수 있다. 예를 들어, 데이터 구동부(12)는 클록 신호를 이용하여 계조 값들을 샘플링하고, 계조 값들에 대응하는 데이터 전압들을 화소 행(예를 들어, 동일한 주사 라인에 연결된 화소들) 단위로 데이터 이용하여 데이터 라인들(D1~Dm)에 인가할 수 있다. m은 자연수일 수 있다.
한편, 데이터 구동부(12)는 수신되는 전류 또는 전압에 따라 화소들(PXL1, PXL2)의 열화 정보를 측정할 수 있다. 예를 들어, 화소들(PXL1, PXL2)의 열화 정보는 구동 트랜지스터들의 이동도 정보, 구동 트랜지스터의 문턱 전압 정보, 발광 소자의 열화 정보 등일 수 있다. 또한, 데이터 구동부(12)는 수신 라인들(R1~Rk)을 통해서 수신되는 전류 또는 전압에 따라 환경에 따른 적어도 일부 화소들(예, PXL2)의 특성 정보를 측정할 수 있다. 예를 들어, 데이터 구동부(12)는 온도나 습도에 따른 화소들(PXL1, PXL2)의 변화된 특성 정보를 측정할 수도 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 클록 신호, 제어 신호 등을 수신하여 주사 라인들(S1~Sn)에 제공할 주사 신호들을 생성할 수 있다. 예를 들어, 주사 구동부(13)는 주사 라인들(S1~Sn)에 순차적으로 게이트-온(턴-온) 레벨의 펄스를 갖는 주사 신호들을 제공할 수 있다. 예를 들어, 주사 구동부(13)는 클록 신호에 따라 게이트-온 레벨의 펄스를 갖는 캐리 신호를 다음 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. n는 자연수일 수 있다. 예를 들어, 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성될 수 있다. 상술한 주사 신호들은 주사 라인들(S1~Sn)에 접속된 화소들(PXL1, PXL2)에게 제공될 수 있다.
다만, 상술한 주사 구동부(13)의 동작은 표시 장치(100)가 화상을 표시하는 기간인 표시 기간에서의 동작과 연관되며, 화상을 비표시하는 기간인 비표시 기간에 포함된 보상 기간에서의 동작과는 구별된다. 여기서, 상기 표시 기간은 데이터 전압을 제1 및 제2 화소들(PXL1, PXL2)에 공급하여 화면 상에 입력 영상을 재현하는 기간에 해당하고, 상기 보상 기간은 제2 화소들(PXL2)에 블랙 데이터 전압을 입력하고, 초기화 시켜준 후, 센싱하고, 다시 블랙 데이터 전압을 입력하는 과정을 수행하는 기간이 해당한다. 보상 기간은 외부 보상을 수행하기 위한 기간일 수 있다.
센싱 제어부(14)는 타이밍 제어부(11)로부터 클록 신호, 제어 신호 등을 수신하여 센싱 제어 라인들(R1~Rk)에 제공할 센싱 제어 신호들을 생성할 수 있다. 예를 들어, 센싱 제어부(14)는 센싱 제어 라인들(R1~Rk)에 순차적으로 게이트-온 레벨의 펄스를 갖는 센싱 제어 신호들을 제공할 수 있다. 예를 들어, 센싱 제어부(14)는 클록 신호에 따라 게이트-온 레벨의 펄스를 갖는 캐리 신호를 다음 스테이지로 순차적으로 전달하는 방식으로 센싱 제어 신호들을 생성할 수 있다. k는 n보다 작은 자연수일 수 있다. 예를 들어, 센싱 제어부(14)는 시프트 레지스터(shift register) 형태로 구성될 수 있다. 상술한 센싱 제어 신호들은 센싱 제어 라인들(R1~Rk)에 접속된 적어도 일부 화소들(예, PXL2)에게 제공될 수 있다.
일 실시예로, 센싱 제어 라인들(R1~Rk)은 제2 화소들(PXL2)에는 연결되되, 제1 화소들(PXL1)에는 연결되지 않을 수 있다. 즉, 제2 화소들(PXL2)은 센싱 제어 라인들(R1~Rk)에 접속되되, 제1 화소들(PXL1)은 센싱 제어 라인들(R1~Rk)에 비접속될 수 있다. 몇몇 실시예에서, 제2 화소들(PXL2) 중 적어도 하나의 화소는 주사 라인들(S1~Sn), 데이터 라인들(D1~Dm) 및 센싱 제어 라인들(R1~Rk)에 접속되고, 제1 화소들(PXL1)은 주사 라인들(S1~Sn) 및 데이터 라인들(D1~Dm)에 접속될 수 있다.
일 실시예로, 센싱 제어 라인들(R1~Rk)은 표시부(15)에서 대체로 주사 라인들(S1~Sn)과 대체로 동일한 방향으로 연장될 수 있다. 각 센싱 제어 라인(R1~Rk)에는 동일한 화소 행에 포함된 제2 화소들(PXL2)(또는, 서브 화소들; 도 12 참조)이 접속될 수 있다. 다만, 동일한 화소 행에 포함되는 제2 화소들(PXL2)(또는, 서브 화소들; 도 12 참조)은 서로 다른 데이터 라인(D1~Dm)에 접속될 수 있다.
도 7에서는 센싱 제어부(14)가 주사 구동부(13)와 별개인 것으로 도시했지만, 센싱 제어부(14)는 도 8과 같이 주사 구동부(13)에 포함될 수도 있다. 도 8의 경우, 주사 구동부(13)는 상술한 센싱 제어부(14)의 기능을 포함할 수 있다. 예를 들어, 주사 구동부(13)는 주사 라인들(S1~Sn)에 주사 신호들을 제공하고, 센싱 제어 라인들(R1~Rk)에 센싱 제어 신호들을 제공할 수 있다.
발광 제어부(17)는 타이밍 제어부(11)로부터 클록 신호, 발광 중지 신호 등을 수신하여 발광 제어 라인들(E1~En)에 제공할 발광 신호들을 생성할 수 있다. 예를 들어, 발광 제어부(17)는 발광 제어 라인들(E1~En)에 순차적으로 게이트-오프 레벨의 펄스를 갖는 발광 신호들을 제공할 수 있다. 예를 들어, 발광 제어부(17)는 시프트 레지스터 형태로 구성될 수 있고, 클록 신호의 제어에 따라 발광 중지 신호의 게이트-오프 레벨의 펄스를 다음 스테이지 회로로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다.
표시부(15)는 화소들(PXL1, PXL2)을 포함한다. 표시부(15)는 표시 영역(DA)을 정의할 수 있다. 즉, 표시부(15)는 앞서 설명한 표시 영역(DA)과 같이, 제1 화소들(PXL1)이 배치된 영역으로 정의되는 제1 표시 영역(A1) 및 제2 화소들(PXL2)이 배치된 영역으로 정의되는 제2 표시 영역(A2)을 정의할 수 있다.
일 실시예로, 각각의 제1 화소(PXL1)는 대응하는 데이터 라인(Dj; 도 10 참조), 주사 라인(Si-1, Si, Si+1; 도 10 참조) 및 발광 제어 라인(Ei; 도 10 참조)에 연결될 수 있다. 각각의 제2 화소(PXL2)는 대응하는 데이터 라인(Dq; 도 16 참조), 주사 라인(Sp-1, Sp, Sp+1; 도 16 참조), 발광 제어 라인(Ep; 도 16 참조) 및 센싱 제어 라인(Rr; 도 16 참조)에 연결될 수 있다.
전원 공급부(16)는 외부 입력 전압을 수신하고, 외부 입력 전압을 변환함으로써 전원 전압을 출력단에 제공할 수 있다. 예를 들어, 전원 공급부(16)는 외부 입력 전압에 기초하여 고전원 전압(ELVDD) 및 저전원 전압(ELVSS)을 발생한다. 본 명세서에서 고전원 전압(ELVDD) 및 저전원 전압(ELVSS)은 서로 상대적인 전압 레벨을 갖는 전원일 수 있다. 전원 공급부(16)는 화소들(PXL1, PXL2)마다 구동 트랜지스터의 게이트 전극을 초기화 하거나 발광 소자(OLED; 도 10 및 도 16 참조)의 애노드(anode)를 초기화 하는 초기화 전압(Vint)을 제공할 수 있다.
전원 공급부(16)는 배터리 등으로부터 외부 입력 전압을 수신하고, 외부 입력 전압을 부스팅(boosting)하여 외부 입력 전압보다 더 높은 전압인 전원 전압을 생성할 수 있다. 예를 들어, 전원 공급부(16)는 PMIC(power management integrated chip)로 구성될 수 있다. 예를 들어, 전원 공급부(16)는 외부(external) DC/DC IC로 구성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 제1 표시 영역을 개략적으로 나타낸 평면도이다. 도 10은 도 9의 제1 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 10에 있어서, 제1 표시 영역(A1)의 i번째 수평 화소 행에 배치된 i번째 스캔 라인(Si), i번째 발광 제어 라인(Ei), 및 j번째 수직 화소 열에 배치된 j번째 데이터 라인(Dj)에 접속되며 7개의 트랜지스터들을 포함하는 능동형 하나의 서브 화소, 일 예로 도 9의 제1 서브 화소(SP1)를 도시하였다.
도 1 내지 도 10를 참조하면, 제1 표시 영역(A1)은 표시 영역(DA)의 일 영역으로, 복수의 제1 화소들(PXL1)이 배치될 수 있다.
각각의 제1 화소(PXL1)는 적어도 1개의 서브 화소를 포함할 수 있다. 일 예로, 제1 화소(PXL1)는 2개의 서브 화소들(SP1, SP2)을 포함할 수 있다. 제1 서브 화소(SP1)는 적색 광을 방출하는 적색 화소(R)거나 청색 광을 방출하는 청색 화소(B)일 수 있고, 제2 서브 화소(SP2)는 녹색 광을 방출하는 녹색 화소(G)일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 제1 서브 화소(SP1)가 녹색 광을 방출하는 녹색 화소(G)일 수 있으며 제2 서브 화소(SP2)가 적색 광을 방출하는 적색 화소(R)거나 또는 청색 광을 방출하는 청색 화소(B)일 수도 있다. 본 실시예에서 설명의 편의를 위해, 각 화소(PXL1, PXL2)에 대해 2개의 서브 화소들(SP1, SP2)을 포함하는 것으로 구획하여 예시하였지만, 제1 화소(PXL1)가 한 개의 적색 화소(R), 한 개의 청색 화소(B), 두 개의 녹색 화소(G)로 이루어진 4개의 서브 화소들을 포함하도록 구획될 수도 있다.
적색 화소(R)로 이루어진 제1 서브 화소(SP1)와 청색 화소(B)로 이루어진 제1 서브 화소(SP1)는 제2 방향(DR2), 일 예로, 수직 방향 또는 열 방향으로 교번하여 배치되어 제1 화소 열을 이룰 수 있다. 즉, 제1 화소 열은 적색 화소(R)로 이루어진 제1 서브 화소(SP1), 청색 화소(B)로 이루어진 제1 서브 화소(SP1), 적색 화소(R)로 이루어진 제1 서브 화소(SP1), 청색 화소(B)로 이루어진 제1 서브 화소(SP1), 적색 화소(R)로 이루어진 제1 서브 화소(SP1), …의 순으로 배치될 수 있다. 녹색 화소(G)로 이루어진 제2 서브 화소(SP2)는 제2 방향(DR2)으로 배치되어 제2 화소 열을 이룰 수 있다. 즉, 제2 화소 열은 녹색 화소(G)로 이루어진 제2 서브 화소(SP2), 녹색 화소(G)로 이루어진 제2 서브 화소(SP2), 녹색 화소(G)로 이루어진 제2 서브 화소(SP2), …의 순서로 배치될 수 있다.
본 발명의 일 실시예에 있어서, 제1 화소 열의 화소 배열 순서는 서로 달라질 수 있다. 일 예로, 제1 화소 열 중 하나는 적색 화소(R)로 이루어진 제1 서브 화소(SP1), 청색 화소(B)로 이루어진 제1 서브 화소(SP1), 적색 화소(R)로 이루어진 제1 서브 화소(SP1), 청색 화소(B)로 이루어진 제1 서브 화소(SP1), 쪋의 순서로 배치될 수 있으며, 제1 화소 열의 나머지는 청색 화소(B)로 이루어진 제1 서브 화소(SP1), 적색 화소(R)로 이루어진 제1 서브 화소(SP1), 청색 화소(B)로 이루어진 제1 서브 화소(SP1), 적색 화소(R)로 이루어진 제1 서브 화소(SP1), …의 순서로 배치될 수 있다.
제1 화소 열과 제2 화소 열은 복수 개로 제공되며, 제1 방향(DR1), 일 예로, 수평 방향 또는 행 방향을 따라 교번하여 배치될 수 있다.
제1 표시 영역(A1)에서, 녹색 화소(G)로 이루어진 하나의 제2 서브 화소(SP2)를 중심으로 대각 방향에는 적색 화소(R)로 이루어진 두 개의 제1 서브 화소들(SP1)과 청색 화소(B)로 이루어진 두 개의 제1 서브 화소들(SP1)이 위치할 수 있다. 일 예로, 하나의 제2 서브 화소(SP2)를 중심으로 제3 방향(DR3, 일 예로 제1 방향(DR1)에 경사진 방향)에는 청색 화소(B)로 이루어진 두 개의 제1 서브 화소들(SP1)이 배치되고 제4 방향(DR4, 일 예로 제2 방향(DR2)에 경사진 방향)에는 적색 화소(R)로 이루어진 두 개의 제1 서브 화소들(SP1)이 배치될 수 있다.
적색 화소(R)로 이루어진 두 개의 제1 서브 화소들(SP1)과 청색 화소(B)로 이루어진 두 개의 제1 서브 화소들(SP1)은 녹색 화소(G)로 이루어진 하나의 제2 서브 화소(SP2)를 중앙에 두고 서로 마주볼 수 있다. 제1 및 제2 서브 화소들(SP1, SP2) 각각은 마름모 구조를 가질 수 있으며, 서로 동일하거나 유사한 면적으로 형성되어 있다. 다만, 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 서브 화소들(SP1, SP2)은 서로 상이한 구조를 가질 수 있으며, 제1 및 제2 서브 화소들(SP1, SP2) 중 일부는 발광 면적(또는 크기)이 나머지 서브 화소들보다 작거나 또는 클 수 있다. 도 9에서는 편의를 의하여 제1 서브 화소(SP1)와 제2 서브 화소(SP2)가 상이한 면적(또는 크기)을 갖는 것으로 도시하였다.
본 발명의 일 실시예에 있어서, 제1 표시 영역(A1)은 각각의 제1 화소(PXL1)가 배치되는 제1 화소 영역(PXA1)을 포함할 수 있다. 즉, 제1 표시 영역(A1)에는 복수 개의 제1 화소 영역들(PXA1)이 배치될 수 있다. 이러한, 제1 화소 영역들(PXA1)은 표시 패널(DP)의 해상도에 따라 제1 방향(DR1)과 제2 방향(DR2)을 따라 소정의 개수로 배열될 수 있다. 각각의 제1 화소 영역(PXA1) 내에 포함된 서브 화소들의 조합에 의해 컬러광 및/또는 백색 광이 구현될 수 있다.
제1 표시 영역(A1)에서 제1 및 제2 서브 화소들(SP1, SP2)을 각각 포함한 제1 화소들(PXL1)은 제1 밀도로 배치될 수 있다. 여기서, 제1 밀도는 제1 표시 영역(A1)의 단위 면적 당 제1 화소들(PXL1)의 총 개수(pixel per inch, PPI)로 정의될 수 있다. 한편, 실시예에 따라 제1 표시 영역(A1) 내에서 제1 화소들(PXL1)이 조밀하게 배치되어, 제1 표시 영역(A1)의 전체 면적과 제1 화소들(PXL1)이 배치된 면적이 실질적으로 동일하거나, 제1 표시 영역(A1)의 전체 면적 대비 제1 화소들(PXL1)이 배치된 면적이 극히 작을 수 있다.
제1 및 제2 서브 화소들(SP1, SP2) 각각은 광을 방출하는 발광 소자 및 발광 소자를 구동하기 위한 적어도 하나의 트랜지스터를 포함한 화소 회로를 포함할 수 있다. 제1 및 제2 서브 화소들(SP1, SP2) 각각의 화소 회로는 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이에 따라, 설명의 편의를 위하여 제1 및 제2 서브 화소들(SP1, SP2) 각각의 화소 회로에 대한 설명은 도 10을 참고하여 제1 서브 화소(SP1)의 화소 회로(PXC)에 대한 설명으로 대신하기로 한다.
제1 화소(PXL1)의 제1 서브 화소(SP1)는, 도 10에 도시된 바와 같이, 발광 소자(OLED) 및 발광 소자(OLED)에 연결되어 발광 소자(OLED)를 구동하는 화소 회로(PXC)를 포함할 수 있다. 여기서, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1~T7), 발광 소자(OLED), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 본 발명에서 제1 서브 화소(SP1)의 화소 회로(PXC)에 포함된 구성들은 상술한 실시예에 한정되는 것은 아니다.
제1 트랜지스터(T1, 구동 트랜지스터)의 제1 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 제2 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자(OLED)의 애노드에 접속될 수 있다. 그리고, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 제1 전원(ELVDD)으로부터 발광 소자(OLED)를 경유하여 제2 전원(ELVSS)으로 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(T2, 스위칭 트랜지스터)는 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 전극의 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이러한 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 전극을 전기적으로 접속시킬 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)의 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이러한 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1)를 전기적으로 접속시킬 수 있다. 따라서, 제3 트랜지스터(T3)가 턴-온 될 때, 제1 트랜지스터(T1)는 다이오드 형태로 접속될 수 있다.
제4 트랜지스터(T4, 초기화 트랜지스터)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이러한 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 스캔 신호가 공급될 때 턴-온 되어 제1 노드(N1)로 초기화 전원(Vint)의 전압을 공급할 수 있다.
제5 트랜지스터(T5)는 제1 전원(ELVDD)이 인가되는 전원 라인(PL)과 제1 트랜지스터(T1)의 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이러한 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자(OLED)의 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이러한 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어 신호(예를 들어, 하이 레벨 전압)가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL)과 발광 소자(OLED)의 제1 전극, 예를 들어, 애노드의 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이러한 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압(예를 들어, 로우 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자(OLED)의 애노드로 공급할 수 있다. 여기서, 초기화 전원(Vint)의 전압은 데이터 신호보다 낮은 전압으로 설정될 수 있다. 즉, 초기화 전원(Vint)의 전압은 데이터 신호의 최저 전압 이하로 설정될 수 있다.
스토리지 커패시터(Cst)는 제1 전원(ELVDD)이 인가되는 전원 라인(PL)과 제1 노드(N1)의 사이에 접속될 수 있다. 이러한 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
발광 소자(OLED)의 애노드는 제6 트랜지스터(T6)를 경유하여 제1 트랜지스터(T1)에 접속되고, 캐소드는 제2 전원(ELVSS)에 접속될 수 있다. 이러한 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 공급되는 전류량에 대응하여 소정 휘도의 빛을 생성한다. 발광 소자(OLED)로 전류가 흐를 수 있도록 제1 전원(ELVDD)의 전압 값은 제2 전원(ELVSS)의 전압 값보다 높게 설정될 수 있다.
발광 소자(OLED)는 예를 들어, 유기 발광 다이오드일 수 있다. 발광 소자(OLED)는 적색, 녹색, 및 청색 중 하나로 발광할 수 있다. 그러나 본 발명은 이로써 한정되지 않는다.
한편, 제1 서브 화소(SP1)의 구조가 도 10에 도시된 실시 예에 한정되지는 않는다. 예를 들어, 현재 공지된 다양한 구조의 화소 회로(PXC)가 제1 서브 화소(SP1)에 적용될 수 있음은 물론이다.
도 11은 도 9의 제1 서브 화소의 개략적인 단면도이다.
도 11에 있어서는, 설명의 편의를 위하여 도 10에 도시된 제1 내지 제7 트랜지스터들(T1~T7) 중 제2 및 제6 트랜지스터들(T2, T6) 각각에 대응하는 부분의 단면만을 도시하였다.
도 1 내지 도 11을 참조하면, 표시 패널(DP)은 기판(SUB), 화소 회로부(PCL), 표시 소자부(DPL), 박막 봉지막(TFE)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 단일층 구조나 다중층 구조를 가질 수 있다.
기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들면, 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수 있다. 여기서, 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
다만, 기판(SUB)을 구성하는 재료는 상술한 실시예에 한정되는 것은 아니며 다양하게 변경될 수 있다.
화소 회로부(PCL)는 적어도 하나의 절연막과 적어도 하나의 트랜지스터를 포함한 화소 회로(PXC)를 포함할 수 있다. 표시 소자부(DPL)는 광을 방출하는 적어도 하나의 발광 소자(OLED)를 포함할 수 있다.
화소 회로부(PCL)는 기판(SUB) 상에 배치된 절연막들, 제2 및 제6 트랜지스터들(T2, T6)을 포함할 수 있다. 여기서, 절연막들은 기판(SUB) 상에 순차적으로 적층된 버퍼막(BFL), 게이트 절연막(GI), 제1 및 제2 층간 절연막들(ILD1, ILD2), 및 보호막(PSV)을 포함할 수 있다.
버퍼막(BFL)은 기판(SUB) 상에 제공되며, 제2 및 제6 트랜지스터들(T2, T6)에 불순물이 확산되는 것을 방지할 수 있다. 본 명세서에서, "제공"된다는 용어는 "배치"되는 것으로 해석될 수 있다. 버퍼막(BFL)은 무기 재료를 포함한 무기 절연막을 포함할 수 있다. 일 예로, 버퍼막(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼막(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다. 버퍼막(BFL)이 다중막으로 제공되는 경우, 각 레이어는 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다. 버퍼막(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
제2 및 제6 트랜지스터들(T2, T6) 각각은 반도체층(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다. 제1 단자(SE)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(DE)는 나머지 하나의 전극일 수 있다. 일 예로, 제1 단자(SE)가 소스 전극일 경우 제2 단자(DE)는 드레인 전극일 수 있다. 제2 및 제6 트랜지스터들(T2, T6)과 함께 하나의 서브 화소의 화소 회로(PXC)에 포함된 제1, 제3 내지 제5, 및 제7 트랜지스터들(T1, T3~T5, T7) 각각도 반도체층(SCL), 게이트 전극(GE), 제1 단자(SE), 및 제2 단자(DE)를 포함할 수 있다.
제2 및 제6 트랜지스터들(T2, T6) 각각의 반도체층(SCL)은 버퍼막(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체층(SCL)은 제1 단자(SE)에 접촉하는 제1 접촉 영역과 제2 단자(DE)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다.
반도체층(SCL)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은 불순물이 도핑되지 않는 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 여기서, 불순물로는 n형 불순물, p형 불순물, 기타 금속과 같은 불순물이 사용될 수 있다.
제2 및 제6 트랜지스터들(T2, T6) 각각의 게이트 전극(GE)은 게이트 절연막(GI)을 사이에 두고 대응하는 반도체층(SCL) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 중 선택된 하나 이상의 금속으로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 게이트 전극(GE)은 단일막 또는 다중막으로 이루어질 수 있다.
게이트 절연막(GI)은 무기 재료를 포함하는 무기 절연막일 수 있다. 일 예로, 게이트 절연막(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연막(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연막(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연막(GI)은 단일막으로 제공될 수 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다.
제2 및 제6 트랜지스터들(T2, T6) 각각의 제1 단자(SE)와 제2 단자(DE) 각각은 제1 층간 절연막(ILD1)과 게이트 절연막(GI)을 관통하는 컨택 홀을 통해 대응하는 반도체층(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(SE, DE) 각각은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 중 선택된 하나 이상의 금속으로 이루어질 수 있다. 또한, 제1 및 제2 단자들(SE, DE)은 단일막 또는 다중막으로 구성될 수 있다. 일 예로, 제1 및 제2 단자들(SE, DE)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조로 이루어질 수도 있다.
제1 층간 절연막(ILD1)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 제1 층간 절연막(ILD1)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 제1 층간 절연막(ILD1)은 단일막으로 제공될 수도 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에 있어서, 제2 및 제6 트랜지스터들(T2, T6) 각각의 제1 및 제2 단자들(SE, DE)이 대응하는 반도체층(SCL)과 전기적으로 연결되는 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 및 제6 트랜지스터들(T2, T6) 각각의 제1 단자(SE)는 대응하는 반도체층(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 하나의 접촉 영역일 수 있으며, 상기 제2 및 제6 트랜지스터들(T2, T6) 각각의 제2 단자(DE)는 상기 대응하는 반도체층(SCL)의 채널 영역에 인접한 제1 및 제2 접촉 영역들 중 나머지 접촉 영역일 수 있다. 이러한 경우, 제2 및 제6 트랜지스터들(T2, T6) 각각의 제2 단자(DE)는 브릿지 전극 또는 연결 전극 등을 통해 대응하는 서브 화소의 발광 소자(OLED)에 전기적으로 연결될 수 있다.
제2 및 제6 트랜지스터들(T2, T6) 각각은 LTPS(Low Temperature Poly Silicon) 박막 트랜지스터로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 제2 및 제6 트랜지스터들(T2, T6) 각각이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 및 제6 트랜지스터들(T2, T6) 각각은 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
상술한 제2 및 제6 트랜지스터들(T2, T6) 상에는 제2 층간 절연막(ILD2)이 제공될 수 있다. 제2 층간 절연막(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층간 절연막(ILD2)은 단일막으로 제공될 수도 있으나, 적어도 이중층 이상의 다중막으로 제공될 수도 있다.
제2 층간 절연막(ILD2) 상에는 보호막(PSV)이 제공될 수 있다. 보호막(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 여기서, 무기 절연막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiON), AlOx와 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은 광을 투과시킬 수 있는 유기 절연 물질을 포함할 수 있다. 유기 절연막은 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
표시 소자부(DPL)는 보호막(PSV) 상에 제공되며 광을 방출하는 발광 소자(OLED)를 포함할 수 있다.
발광 소자(OLED)는 제1 및 제2 전극(AE, CE)과, 두 전극(AE, CE) 사이에 제공된 발광층(EML)을 포함할 수 있다. 여기서, 제1 및 제2 전극(AE, CE) 중 어느 하나는 애노드(anode)일 수 있으며, 다른 하나는 캐소드(cathode)일 수 있다. 발광 소자(OLED)가 전면 발광형 유기 발광 소자인 경우, 제1 전극(AE)이 반사형 전극이고, 제2 전극(CE)이 투과형 전극일 수 있다. 본 발명의 일 실시예에 있어서는, 발광 소자(OLED)가 전면 발광형 유기 발광 소자이며, 제1 전극(AE)이 애노드인 경우를 예로서 설명한다.
제1 전극(AE)은 보호막(PSV) 및 제2 층간 절연막(ILD2)을 관통하는 컨택 홀을 통해 제6 트랜지스터(T6)의 제2 단자(DE)에 전기적으로 연결될 수 있다. 제1 전극(AE)은 광을 반사시킬 수 있는 반사막(미도시) 및 상기 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 일 예로, 제1 전극(AE)은 ITO(indium tin oxide)로 이루어진 하부 투명 도전막, 하부 투명 도전막 상에 제공되며 Ag로 이루어진 반사막, 및 반사막 상에 제공되며 ITO(indium tin oxide)로 이루어진 상부 투명 도전막을 포함한 다중막으로 구성될 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 제6 트랜지스터(T6)의 제2 단자(DE)에 전기적으로 연결될 수 있다.
표시 소자부(DPL)는 제1 전극(AE)의 일부, 예를 들면, 제1 전극(AE)의 상면을 노출시키는 개구부를 구비한 화소 정의막(PDL)을 더 포함할 수 있다. 화소 정의막(PDL)은 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 화소 정의막(PDL)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기 절연막으로 이루어질 수 있다.
제1 표시 영역(A1)에서 각각의 제1 화소 영역(PXA1)에 포함된 제1 및 제2 서브 화소들(SP1, SP2) 각각은 발광 영역(EMA)과 발광 영역(EMA)에 인접한 비발광 영역(NEMA)을 포함할 수 있다. 비발광 영역(NEMA)은 발광 영역(EMA)을 에워쌀 수 있다. 본 실시예에 있어서, 발광 영역(EMA)은 화소 정의막(PDL)의 개구부에 의해 노출된 제1 전극(AE)의 일부 영역 또는 발광층(EML)에 대응하게 정의될 수 있다.
발광층(EML)은 화소 정의막(PDL)의 개구부에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 제1 및 제2 서브 화소들(SP1, SP2) 각각에 분리되어 제공될 수 있다. 발광층(EML)은 유기 물질 및/또는 무기 물질을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 패터닝된 발광층(EML)을 예시적으로 도시하였으나, 발광층(EML)은 실시예에 따라 제1 화소들(PXL1)에 공통적으로 제공될 수 있다. 발광층(EML)에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
제2 전극(CE)은 발광층(EML) 상에 제공될 수 있다. 제2 전극(CE)은 제1 및 제2 서브 화소들(SP1, SP2) 각각에 공통으로 제공될 수 있다. 제2 전극(CE)은 제1 표시 영역(A1)에 전체적으로 대응되도록 판(plate) 형태로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 전극(CE)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(gallium doped zinc oxide), ZTO(zinc tin oxide), GTO(Gallium tin oxide) 및 FTO(fluorine doped tin oxide) 중 하나의 투명 도전성 산화물, 또는 마그네슘(Mg), 은(Ag), 또는 마그네슘(Mg)과 은(Ag)의 합금과 같은 반투과 금속으로 이루어질 수 있다.
제1 전극(AE)과 발광층(EML) 사이에 정공 주입층(미도시)이 배치될 수 있고, 발광층(EML)과 제2 전극(CE) 사이에 전자 주입층(미도시)이 배치될 수 있다. 정공 주입층 및 전자 주입층은 제1 및 제2 서브 화소들(SP1, SP2) 각각에 공통으로 제공될 수 있다.
제2 전극(CE) 상에 박막 봉지막(TFE)이 제공될 수 있다. 박막 봉지막(TFE)은 단일막으로 이루어질 수 있으나, 다중막으로 이루어질 수도 있다. 박막 봉지막(TFE)은 발광 소자(OLED)를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 박막 봉지막(TFE)은 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 박막 봉지막(TFE)은 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다.
도 12는 본 발명의 일 실시예에 따른 제2 표시 영역을 개략적으로 나타낸 평면도이다. 도 13은 도 12의 EA 부분을 확대한 개략적인 평면도이다. 도 14 및 도 15는 도 13의 변형예들이다. 도 16은 도 12의 제2 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다. 도 17은 도 13의 Ⅱ-Ⅱ' 선에 따른 단면도이다. 도 18 및 도 19는 도 17의 변형예들이다.
도 12에 있어서, 제2 표시 영역(A2)에 배치되는 센싱 제어 라인들(R1~R14) 및 데이터 라인들(D1~D14)을 개략적으로 도시하였고, 각 도면 부호의 숫자들은 서로 다른 라인들임을 구별할 뿐이다.
도 1 내지 도 19를 참조하면, 표시 패널(DP)은 화소들(PXL1, PXL2)이 배치된 표시 영역(DA)을 포함할 수 있다.
표시 영역(DA)은 화소들(PXL1, PXL2)이 서로 상이한 밀도로 배치된 제1 표시 영역(A1)과 제2 표시 영역(A2)을 포함할 수 있다. 제1 표시 영역(A1)과 제2 표시 영역(A2)에는 화소들(PXL1, PXL2)이 상이한 밀도로 배치될 수 있다. 일 예로, 제1 표시 영역(A1)에는 제1 밀도로 제1 화소들(PXL1)이 배치되고, 제2 표시 영역(A2)에는 제2 밀도로 제2 화소들(PXL2)이 배치될 수 있다. 제2 밀도는 제1 밀도보다 작게 설정될 수 있다. 이하의 실시예에 있어서는, 제1 화소들(PXL1)과 제2 화소들(PXL2)을 포괄하여 명명할 때에는 화소들(PXL1, PXL2)이라고 한다.
본 발명의 일 실시예에 있어서, 밀도(또는 화소 밀도(pixel density))는 해당 표시 영역의 전체 면적 대비 화소들(PXL1, PXL2)이 배치된 면적의 비율(%)로 정의될 수 있다. 화소들(PXL1, PXL2)이 배치된 면적은 화소들(PXL1, PXL2) 각각의 면적의 총합일 수 있다. 각각의 화소(PXL1, PXL2)의 면적은 화소 회로(PXC), 화소 회로(PXC)에 연결된 복수의 신호 라인들(미도시), 및 발광 소자(OLED)를 포함하는 영역의 면적을 의미할 수 있다. 실시예에 따라, 각각의 화소(PXL1, PXL2)의 면적은 발광 소자(OLED)의 발광면의 면적, 일 예로, 광이 방출되는 발광 영역의 크기를 의미할 수 있다. 예를 들어, 각각의 화소(PXL1, PXL2)의 면적은 발광 소자(OLED)에 포함된 제1 전극(AE)의 면적, 또는 발광층(EML)의 면적일 수 있다.
이하의 실시예들에서는, 제1 밀도가 제1 표시 영역(A1)의 전체 면적 대비 제1 화소들(PXL1)이 배치된 면적의 비율로 정의하고, 제2 밀도가 제2 표시 영역(A2)의 전체 면적 대비 제2 화소들(PXL2)이 배치된 면적의 비율로 정의한다.
제2 표시 영역(A2)에서 전체 면적 대비 제2 화소들(PXL2)이 배치된 면적은 제1 표시 영역(A1)에서보다 작을 수 있다. 제2 표시 영역(A2)에서 제2 화소들(PXL2)이 상대적으로 낮은 밀도로 배치됨에 따라, 제2 표시 영역(A2)의 투과율, 일 예로, 광 투과율은 제1 표시 영역(A1)의 광 투과율보다 높을 수 있다.
일 실시예로, 제1 화소들(PXL1)의 제1 밀도는 제2 화소들(PXL2)의 제2 밀도와 비교하여 약 3배 내지 5배 높을 수 있다.
한편, 제1 표시 영역(A1)과 제2 표시 영역(A2)에는 화소들(PXL1, PXL2)이 상이한 휘도로 발광될 수 있다. 일 예로, 제1 표시 영역(A1)에는 제1 휘도로 제1 화소들(PXL1)이 발광되고, 제2 표시 영역(A2)에는 제2 휘도로 제2 화소들(PXL2)이 발광될 수 있다.
제2 화소들(PXL2)이 제1 화소들(PXL1)에 비해 낮은 밀도로 배치되므로, 사용자에게 제1 표시 영역(A1)과 제2 표시 영역(A2)의 경계가 쉽게 시인되지 않도록 하기 위해, 제2 화소들(PXL2)이 제1 화소들(PXL1)에 비해 높은 휘도로 발광하도록 설정할 수 있다.
일 실시예로, 제1 화소들(PXL1)의 제1 휘도와 제2 화소들(PXL2)의 제2 휘도와의 관계는 밀도 관계와 반비례할 수 있다. 예를 들어, 제2 화소들(PXL2)의 제2 휘도는 제1 화소들(PXL1)의 제1 휘도와 비교하여 약 3배 내지 5배 높을 수 있다.
제2 표시 영역(A2)은 복수의 화소 행 및 복수의 화소 열을 포함할 수 있다. 일 실시예로, 각 화소 행은 제1 방향(DR1)으로 배치된 화소들(또는, 서브 화소들)을 포함한다. 각 화소 열은 제2 방향(DR2)으로 배치된 화소들(또는, 서브 화소들)을 포함한다. 각 화소 행에 포함된 화소들(또는, 서브 화소들)은 화소 행 마다 동일한 센싱 제어 라인(R1~R14)에 접속될 수 있다. 일 화소 행에 화소들(또는, 서브 화소들)은 서로 다른 데이터 라인들(D1~D14)에 접속될 수 있다. 각 화소 열에 포함된 화소들(또는, 서브 화소들)은 화소 열마다 동일한 데이터 라인(D1~D14)에 접속될 수 있다. 일 화소 열에 화소들(또는, 서브 화소들)은 서로 다른 센싱 제어 라인들(R1~R14)에 접속될 수 있다.
제1 표시 영역(A1)의 제1 화소들(PXL1)의 구성과 제2 표시 영역(A2)의 제2 화소들(PXL2)의 구성은 상이할 수 있다.
일 예로, 제1 표시 영역(A1)의 제1 화소들(PXL1)에 연결된 신호 라인들의 재료와 제2 표시 영역(A2)의 제2 화소들(PLX2)에 연결된 신호 라인들의 재료는 상이할 수 있다. 예를 들어, 제1 표시 영역(A1)의 제1 화소들(PXL1)에 연결된 신호 라인들의 재료는 불투명한 금속으로 구성될 수 있고, 제2 표시 영역(A2)의 제2 화소들(PXL2)에 연결된 신호 라인들의 재료는 투명한 금속으로 구성될 수 있다. 실시예에 따라, 제1 표시 영역(A1) 및 제2 표시 영역(A2)에서 화소들(PXL1, PXL2)에 연결된 신호 라인들은 불투명한 금속 및 투명한 금속 중 하나로 구성되되, 제2 표시 영역(A2)에서 투명한 금속으로 구성되는 신호 라인들의 비율이 제1 표시 영역(A1)에서 투명한 금속으로 구성된 신호 라인들의 비율보다 높을 수 있다. 본 발명의 일 실시예에 있어서, 투명한 금속의 광 투과율은 불투명한 금속, 일 예로, 반사형 금속의 광 투과율보다 높을 수 있다.
다른 예로, 제1 표시 영역(A1)의 제1 화소들(PXL1)에 포함된 발광 소자(OLED)의 제1 전극(AE)의 재료와 제2 표시 영역(A2)의 제2 화소들(PXL2)에 포함된 발광 소자(OLED)의 제1 전극(AE)의 재료는 상이할 수 있다. 예를 들어, 제1 표시 영역(A1)의 제1 화소들(PXL1)에 포함된 발광 소자(OLED)의 제1 전극(AE)의 재료는 불투명한 금속으로 구성될 수 있고, 제2 표시 영역(A2)의 제2 화소들(PXL2)에 포함된 발광 소자(OLED)의 제1 전극(AE)의 재료는 투명한 금속으로 구성될 수 있다. 실시예에 따라, 제1 표시 영역(A1) 및 제2 표시 영역(A2)에서 화소들(PXL1, PXL2)의 제1 전극들(AE)은 불투명한 금속 및 투명한 금속 중 하나로 구성되되, 제2 표시 영역(A2)에서 투명한 금속으로 구성된 제1 전극들(AE)의 비율이 제1 표시 영역(A1)에서 투명한 금속으로 구성된 제1 전극들(AE)의 비율보다 높을 수 있다.
또 다른 예로, 제1 표시 영역(A1)의 제1 화소들(PXL1)에 포함된 발광 소자들(OLDE)의 제2 전극(CE)의 비율과 제2 표시 영역(A2)의 제2 화소들(PXL2)에 포함된 발광 소자들(OLED)의 제2 전극(CE)의 비율은 상이할 수 있다. 예를 들어, 제2 표시 영역(A2)의 제2 화소들(PXL2)에 포함된 발광 소자들(OLED)의 제2 전극(CE)의 비율은 제1 표시 영역(A1)의 제1 화소들(PXL1)에 포함된 발광 소자들(OLED)의 제2 전극(CE)의 비율보다 낮을 수 있다.
또 다른 예로, 제1 화소들(PXL1)의 레이아웃(일 예로, 화소 회로(PXC)에 포함된 구성 요소들의 배치 관계)과 제2 화소들(PXL2)의 레이아웃은 상이할 수 있다. 예를 들어, 제2 화소들(PXL2)에 연결된 신호 라인들을 제1 화소들(PXL1)에 연결된 신호 라인들보다 좁게 설계하거나 제2 화소들(PXL2)에 연결된 신호 라인들을 절연층을 사이에 두고 중첩되게 배치할 수 있다. 이에 따라, 제2 표시 영역(A2)에서의 신호 라인들 간의 간격이 확보되면서 상기 신호 라인들이 차지하는 면적이 줄어들어 제2 표시 영역(A2)의 광 투과율이 향상될 수 있다.
제2 화소들(PXL2) 각각은 제1 서브 화소(SP1)와 제2 서브 화소(SP2)를 포함할 수 있다. 제1 서브 화소(SP1)는 적색 광을 방출하는 적색 화소(R) 또는 청색 광을 방출하는 청색 화소(B)일 수 있으며, 제2 서브 화소(SP2)는 녹색 광을 방출하는 녹색 화소(G)일 수 있다. 각각의 제2 화소(PXL2)는 제2 화소 영역(PXA2)에 배치되고, 제1 및 제2 서브 화소들(SP1, SP2) 각각에서 방출되는 광을 조합하여 컬러광 또는 백색 광을 구현할 수 있다. 상술한 실시예에서는, 제1 및 제2 서브 화소들(SP1, SP2)이 하나의 제2 화소(PXL2)를 구성하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 하나의 제2 화소(PXL2)는 3개의 서브 화소들 또는 4개의 서브 화소들을 포함하여 구성될 수도 있다.
실시예에 따라, 각각의 제2 화소(PXL2)는, 도 14에 도시된 바와 같이, 제1 방향(DR1)을 따라 동일한 화소 행에 배열된 제1 내지 제3 서브 화소들(SP1~SP3)을 포함할 수 있다. 제1 내지 제3 서브 화소들(SP1~SP3)은 스트라이프 형태의 배열 구조로 각각의 제2 화소 영역(PXA2)에 배치될 수 있다. 제1 서브 화소(SP1)는 적색 광을 방출하는 적색 화소(R)이고, 제2 서브 화소(SP2)는 녹색 광을 방출하는 녹색 화소(G)이며, 제3 서브 화소(SP3)는 청색 광을 방출하는 청색 화소(B)일 수 있다. 이 경우, 제1 내지 제3 서브 화소들(SP1~SP3)은 직사각형 구조를 가질 수 있으며, 서로 동일하거나 유사한 면적(또는 크기)으로 형성될 수 있다.
다른 실시예에 따라, 하나의 제2 화소(PXL2)는, 도 15에 도시된 바와 같이, 제1 및 제2 서브 화소들(SP1, SP2)을 포함할 수 있다. 제1 서브 화소(SP1)는 적색 광을 방출하는 적색 화소(R) 또는 청색 광을 방출하는 청색 화소(B)일 수 있으며, 제2 서브 화소(SP2)는 녹색 광을 방출하는 녹색 화소(G) 또는 백색 광을 방출하는 백색 화소(W)를 포함할 수 있다. 제1 서브 화소(SP1)는 제2 방향(DR2)을 따라 반복적으로 배치되어 제1 화소 열을 이룰 수 있다. 일 예로, 제1 화소 열은 적색 화소(R)로 이루어진 제1 서브 화소(SP1), 청색 화소(B)로 이루어진 제1 서브 화소(SP1), …의 순으로 배치될 수 있다. 제2 서브 화소(SP2)는 제2 방향(DR2)을 따라 반복적으로 배치되어 제2 화소 열을 이룰 수 있다. 일 예로, 제2 화소 열은 녹색 화소(G)로 이루어진 제2 서브 화소(SP2), 백색 화소(W)로 이루어진 제2 서브 화소(SP2), …의 순으로 배치될 수 있다.
일 실시예로, 제2 화소(PXL2)의 제1 서브 화소(SP1)는, 도 16에 도시된 바와 같이, 제1 화소(PXL1)의 제1 서브 화소(SP1) 대비 제8 트랜지스터(T8)를 더 포함할 수 있다. 제8 트랜지스터(T8)는 데이터 라인(Dq)과 발광 소자(OLED)의 제1 전극, 예를 들어, 애노드의 사이에 접속될 수 있다. q는 1 내지 m 사이의 자연수일 수 있다. 그리고, 제8 트랜지스터(T8)의 게이트 전극은 센싱 제어 라인(Rr)에 접속될 수 있다. r는 1 내지 k 사이의 자연수일 수 있다. 이러한 제8 트랜지스터(T8)는 센싱 제어 라인(Rr)으로 게이트-온 전압(예를 들어, 로우 레벨 전압)의 센싱 제어 신호가 공급될 때 턴-온되고, 데이터 라인(Dq)을 통해 발광 소자(OLED)의 애노드의 전압(이하, 애노드 전압)이 센싱될 수 있다.
도 16에 도시된 두 개의 데이터 라인(Dq)은 전기적으로 연결된 하나의 데이터 라인이나, 설명의 편의를 위해 회로도에서 별도 구분하여 도시했다. 다만, 이에 제한되지 않고, 다른 실시예에서 도시된 두개의 데이터 라인(Dq)은 서로 구분되는 다른 데이터 라인일 수 있고, 이 경우, 제2 화소(PXL2)의 각 서브 화소(SP1, SP2)은 각각 두 개의 데이터 라인에 접속될 수도 있다.
제2 화소(PXL2) 내 제1 및 제2 서브 화소들(SP1, SP2) 각각은 적어도 하나의 트랜지스터를 포함한 화소 회로부(PCL) 및 발광 소자(OLED)를 포함하는 표시 소자부(DPL)를 포함할 수 있다. 제2 화소(PXL2) 내 제1 및 제2 서브 화소들(SP1, SP2)은 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이에, 제2 화소(PXL2) 내 제1 서브 화소(SP1)에 포함된 구성에 대한 설명은 도 16 내지 도 19를 참조하여 설명한 제2 서브 화소(SP2)의 구성에 대한 설명으로 대신하기로 한다.
제2 서브 화소(SP2)는 기판(SUB), 적어도 하나의 트랜지스터를 구비한 화소 회로(도 16의 PXC 참고)를 포함한 화소 회로부(PCL), 화소 회로부(PCL) 상에 제공된 표시 소자부(DPL), 및 표시 소자부(DPL)를 커버하는 박막 봉지막(TFE)을 포함할 수 있다. 여기서, 박막 봉지막(TFE)은 도 11에 도시된 제1 표시 영역(A1)의 박막 봉지막(TFE)과 동일한 구성일 수 있다. 도 17에서는, 편의를 위하여 발광 소자(OLED)를 구동하는 구동 트랜지스터(T)만을 도시하였다. 도 17의 구동 트랜지스터(T)는 도 16의 제1 트랜지스터(T1)와 동일한 구성일 수 있다.
화소 회로부(PCL)는 구동 트랜지스터(T) 및 적어도 하나의 절연막을 포함할 수 있다. 여기서, 절연막은 기판(SUB) 상에 순차적으로 적층된 버퍼막(BFL), 게이트 절연막(GI), 제1 및 제2 층간 절연막들(ILD1, ILD2), 및 보호막(PSV)을 포함할 수 있다. 버퍼막(BFL), 게이트 절연막(GI), 제1 및 제2 층간 절연막들(ILD1, ILD2), 및 보호막(PSV)은 도 6에 도시된 제1 표시 영역(A1)의 버퍼막(BFL), 게이트 절연막(GI), 제1 및 제2 층간 절연막들(ILD1, ILD2), 및 보호막(PSV)과 동일한 구성일 수 있다. 구동 트랜지스터(T)는 반도체층(SCL), 게이트 전극(GE), 제1 및 제2 단자들(SE, DE)을 포함하며, 도 11에 도시된 제1 표시 영역(A1)의 제2 및 제6 트랜지스터들(T2, T6)과 동일한 구조의 박막 트랜지스터로 이루어질 수 있다.
표시 소자부(DPL)는 제1 전극(AE), 발광층(EML), 및 제2 전극(CE)을 포함한 발광 소자(OLED)를 포함할 수 있다. 여기서, 발광층(EML)은 녹색 광을 방출할 수 있다. 제2 서브 화소(SP2)의 발광 영역(EMA)은 녹색 광이 방출되는 영역으로, 화소 정의막(PDL)의 개구부에 의해 노출된 제1 전극(AE)의 일 영역 또는 발광층(EML)에 대응되게 정의(또는 구획)될 수 있다.
제2 표시 영역(A2)은, 일정 간격을 두고 반복적으로 배열된 복수 개의 단위 화소 블록(UPB)이 배치할 수 있다. 단위 화소 블록(UPB)은 제1 방향(DR1)으로 인접한 두 개의 제2 화소들(PXL2)과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 상기 두 개의 제2 화소들(PXL2)에 이웃한 두 개의 제2 화소들(PXL2)을 포함하는 소정의 면적을 가진 가상의 단위 블록일 수 있다. 일 예로, 제2 표시 영역(A2)에서, 제1 방향(DR1)과 제2 방향(DR2)을 따라 인접하게 배치된 네 개의 제2 화소들(PXL2)이 하나의 그룹으로 묶여 각각의 단위 화소 블록(UPB)으로 정의될 수 있다.
한편, 제2 표시 영역(A2)은 광이 투과되는 투과 영역(TA)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 투과 영역(TA)은 제2 표시 영역(A2)에서 상기 단위 화소 블록들(UPB)을 제외한 일 영역일 수 있으며, 제2 화소들(PXL2)이 배치되지 않는 투과 창(또는 투명 창)일 수 있다. 즉, 투과 영역(TA)은 각각의 제2 화소(PXL2)에 포함된 화소 회로부(PCL)의 일부 구성(일 예로, 화소 회로(도 10의 PXC 참고)) 및 표시 소자부(DPL)의 일부 구성(일 예로, 발광 소자(OLED))이 제거된 영역일 수 있다. 화소 회로부(PCL) 및 표시 소자부(DPL) 각각의 일부 구성이 제거됨에 따라, 투과 영역(TA)에는 화소 회로부(PCL)에 포함된 구성들 사이, 표시 소자부(DPL)에 포함된 구성들 사이에 마련되는 절연막만이 배치될 수 있다. 다시 말해, 투과 영역(TA)은 제1 및 제2 서브 화소들(SP1, SP2)에 포함된 구성 요소들, 일 예로, 화소 회로부(PCL) 및 표시 소자부(DPL)를 배치하지 않는(또는 구비하지 않는) 방식으로 제공될 수 있다.
투과 영역(TA)은 도 17에 도시된 바와 같이, 기판(SUB) 상에 순차적으로 적층된 버퍼막(BFL), 게이트 절연막(GI), 제1 및 제2 층간 절연막들(ILD1, ILD2), 보호막(PSV), 화소 정의막(PDL), 및 박막 봉지막(TFE)만이 배치되어 입사되는 광을 투과하는 투과 창으로 기능할 수 있다.
투과 영역(TA)은 광 투과율에 가장 큰 영향을 미칠 수 있는 제2 전극(CE)이 제거된 영역일 수 있다. 이 경우, 제2 전극(CE)은 제2 표시 영역(A2) 내에서 선택적으로 배치될 수 있다. 즉, 제2 전극(CE)은 제2 화소 영역들(PXA2)에만 배치되고, 투과 영역(TA)에는 제공되지 않을 수 있다.
실시예에 따라, 투과 영역(TA)은 도 18에 도시된 바와 같이, 투과 영역(TA)을 진행하는 광의 손실을 최소화하기 위한 개구부(OPN)를 포함할 수 있다. 본 발명의 일 실시예에 있어서, 개구부(OPN)는 투과 영역(TA)에 대응되는 절연막의 일부를 제거하는 방식으로 형성될 수 있다. 예를 들어, 개구부(OPN)는 투과 영역(TA)에서 제1 및 제2 층간 절연막들(ILD1, IL2), 보호막(PSV), 및 화소 정의막(PDL)이 제거됨으로써 형성될 수 있다. 그러나, 개구부(OPN)를 형성하기 위해 제거되는 절연막들은 상술한 예에 한정되는 것은 아니다. 예를 들어, 게이트 절연막(GI)이나 버퍼막(BFL)도 제거되어 개구부(OPN)를 형성할 수 있음은 물론이다.
투과 영역(TA)에 개구부(OPN)가 형성될 경우, 박막 봉지막(TFE)이 개구부(OPN) 내부를 채우는 형태로 제공될 수 있다. 이 경우, 박막 봉지막(TFE)은 개구부(OPN)를 관통하는 광의 손실을 최소화하기 위해 광을 투과시키는 재료(또는 물질)로 이루어질 수 있다. 실시예에 따라, 투과 영역(TA)에 개구부(OPN)가 형성될 경우, 도 19에 도시된 바와 같이 중간층(CTL)이 개구부(OPN)를 채우는 형태로 제공될 수 있다. 일 예로, 중간층(CTL)은 개구부(OPN)를 관통하는(또는 통과하는) 광의 손실을 최소화하기 위해 개구부(OPN)를 채우는 에어(air) 층일 수 있다. 또한, 실시예에 따라, 중간층(CTL)은 개구부(OPN)를 관통하는(또는 통과하는) 광의 손실을 최소화하면서 개구부(OPN)에 의해 노출된 절연막, 일 예로, 게이트 절연막(GI)과 박막 봉지막(TFE) 사이의 접착력을 강화하기 위한 투명한 점착층(또는 접착층), 일 예로, 광학용 투명 접착층(Otically Clear Adhesive)일 수 있다. 중간층(CTL)의 재료는 상술한 실시예에 한정되는 것은 아니며, 투과 영역(TA)을 관통하는(또는 통과하는) 광의 손실을 최소하는 재료들 중 다양하게 선택될 수 있다.
상술한 바와 같이, 제2 표시 영역(A2)은 제2 화소들(PXL2)이 배치되지 않는 투과 영역(TA)을 포함함에 따라 제1 표시 영역(A1)에 비하여 단위 면적 당 광 투과율이 상대적으로 높을 수 있다.
제2 표시 영역(A2)은 기판(SUB)의 하부에 배치되며 광을 수신하거나 광을 방출하는 센서(SR)와 중첩할 수 있다. 제2 표시 영역(A2)에 광을 투과하는 투과 영역(TA)이 제공됨에 따라, 제2 표시 영역(A2)에 대응되게 배치되는 센서(SR)로 입사되는 광의 양(또는 세기)이 증가하여 센서(SR)의 센싱 능력(또는 센싱 정확도, 인식률)이 향상될 수 있다.
다음으로, 도 20 및 도 21을 함께 참조하여 제2 화소들(PXL2)을 보상하는 방법에 대해 설명하기로 한다.
도 20은 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 나타내는 알고리즘 순서도이다. 도 21은 본 발명의 일 실시예와 비교예에 따른 표시 장치의 시간 대비 휘도 그래프이다.
도 21에서, 비교예를 나타내는 그래프는 도 20의 제2 화소들(PXL2)의 센싱 및 보상이 이루어지지 않은 예에 해당한다. 제2 화소들(PXL2)에 대한 센싱 및 보상은 제2 화소들(PXL2)에 포함된 모든 서브 화소들 각각의 센싱 및 보상에 적용되는 바, 이하에서 제2 화소들(PXL2)과 서브 화소를 병기하여 설명하기로 한다.
표시 장치(100)는 화상을 표시하는 기간인 표시 기간과 화상을 표시하지 않는 기간인 비표시 기간을 포함한다. 비표시 기간은 사용자가 표시 장치(100)를 파워-오프 시킨 상태의 기간 이거나, 표시 장치(100)가 파워-온 상태에서 화상을 표시하지 않은 채로 대기하는 상태의 기간에 해당할 수 있다.
상술한 것과 같이, 제2 화소들(PXL2)은 제1 화소들(PXL1)에 비해 높은 휘도로 발광하기 때문에, 제2 화소들(PXL2)에 포함된 각 발광 소자(OLED)는 상대적으로 열화량이 높을 수 있다. 제2 화소들(PXL2)의 열화가 지속되면, 사용자에게 제1 표시 영역(A1)과 제2 표시 영역(A2)의 경계가 쉽게 시인될 수 있다.
표시 장치(100)의 구동 방법은 제2 화소들(PXL2)을 열화를 보상하는 보상 기간을 포함할 수 있다. 일 실시예로, 보상 기간은 상술한 비표시 기간에 포함될 수 있다.
보상 기간에서 제2 표시 영역(A2)의 제2 화소들(PXL2)(서브 화소들)이 보상될 수 있다. 또한, 보상 기간에서 제2 표시 영역(A2)의 각 제2 화소들(PXL2)(서브 화소들)의 보상 필요성을 판단하기 위해, 각 제2 화소들(PXL2)(서브 화소들)에 포함된 발광 소자(OLED)의 애노드 전압이 센싱될 수 있다. 센싱 하려는 화소에 특정 계조에 대응되는 데이터 신호가 제공하고, 발광 소자(OLED)의 애노드 전압을 센싱함으로써 상기 화소의 보상 필요성이 판단될 수 있다.
즉, 보상 기간에서 발광 소자(OLED)의 애노드 전압을 센싱하고, 구동 트랜지스터 및/또는 발광 소자(OLED)의 애노드에 보상 전압을 제공할 수 있다.
일 실시예로, 제2 표시 영역(A2)에 배치된 모든 제2 화소들(PXL2)(서브 화소들)은 순차적으로 센싱 및 보상이 이루어질 수 있다. 예를 들어, 화소 행의 각 화소 행 별로 순차적으로 게이트-온 레벨의 펄스를 갖는 센싱 제어 신호들이 제공될 수 있다. 일 화소 행에 게이트-온 레벨의 펄스를 갖는 센싱 제어 신호가 제공되는 동안, 상기 일 화소 행에 포함된 화소들(서브 화소들)이 각각 연결된 다른 데이터 라인(Dq)을 통해 순차적으로 발광 소자(OLED)의 애노드 전압이 센싱되고, 화소의 보상 여부가 결정될 수 있다. 일 실시예로, 제2 화소들(PXL2)(서브 화소들) 각각의 발광 소자(OLED)의 애노드 전압이 센싱되는 기간은 비중첩될 수 있다.
도 20 및 도 21을 참조하면, 보상 기간에서 표시 장치(100)의 구동 방법은 발광 소자(OLED)의 애노드를 초기화 하는 단계(S100), 센싱 화소에 데이터 신호를 인가하고, 나머지 화소에 블랙 전압을 인가하는 단계(S200), 애노드의 전압을 센싱하는 단계(S300) 및 애노드 전압의 변동 값이 기준 값 이하인지 확인하는 단계(S400)를 포함할 수 있다. 여기서, 센싱 화소란 제2 화소들(PXL2)(서브 화소들) 중 센싱하고자 하는 특정 타겟 화소(특정 타켓 서브 화소)를 의미한다.
발광 소자(OLED)의 애노드를 초기화 하는 단계(S100)는 센싱 화소 내 발광 소자(OLED)의 애노드에 특정 전압을 인가하여 미리 설정된 값으로 초기화 하는 단계에 해당한다. 예를 들어, 전원 공급부(16)는 센싱 화소에 초기화 전압(Vint)을 제공할 수 있다. 이에 따라, 제2 표시 영역(A2)의 모든 제2 화소들(PXL2)(서브 화소들)은 각각 발광 소자(OLED)의 애노드 전압이 센싱되기 전에 발광 소자(OLED)의 애노드 전압이 초기화 전압(Vint)으로 초기화될 수 있다. 이에 따라, 이후 단계에서 발광 소자(OLED)의 애노드 전압 대비 휘도가 정확히 측정될 수 있다.
센싱 화소에 데이터 신호를 인가하고, 나머지 화소에 블랙 전압을 인가하는 단계(S200)는 센싱 화소에 특정 계조에 대응하는 데이터 신호를 인가하고, 나머지 다른 화소에 블랙 전압을 인가하는 단계에 해당한다.
애노드의 전압을 센싱하는 단계(S300)는 센싱 화소 내 발광 소자(OLED)의 애노드 전압을 센싱하고 변동 값을 확인하는 단계에 해당한다. 센싱 화소에 특정 계조에 대응하는 데이터 신호를 인가했을 때, 데이터 라인(Dj)을 통해 애노드 전압이 센싱되고, 그 변동 값이 확인될 수 있다.
애노드 전압의 변동 값이 기준 값 이하인지 확인하는 단계(S400)는 센싱 화소 내 발광 소자(OLED)의 애노드 전압의 변동 값과 미리 정해진 기준 값을 비교하는 단계에 해당한다. 본 단계에서, 표시 장치(100)는 센싱 화소 내 발광 소자(OLED)의 애노드 전압을 센싱하여, 애노드 전압 변동 값이 기준 값을 초과했는지 여부를 확인할 수 있다.
애노드 전압의 변동 값이 기준 값을 초과한 경우, 센싱 화소에 보상이 이루어지고, 다시 발광 소자(OLED)의 애노드를 초기화하는 단계(S100)가 진행될 수 있다. 센싱된 애노드 전압의 값이 기준 값을 초과한 경우, 별도 보상이 이루어지지 않을 수 있다. 이와 같은 방식으로 제2 표시 영역(A2)에 배치된 각 제2 화소들(PXL2)(서브 화소들)의 열화가 보상될 수 있으며, 사용자에게 제1 표시 영역(A1)과 제2 표시 영역(A2)의 경계가 시인되는 것을 최소화할 수 있다.
제2 화소들(PXL2)(서브 화소들)의 보상이 이루어지지 않은 비교예에 따른 표시 장치의 제2 표시 영역은 시간이 지날수록 열화에 의해 휘도가 감소될 수 있다. 그러나, 본 실시예에 따른 표시 장치(100)의 제2 표시 영역(A2)은 상술한 보상이 이루어지므로, 시간이 지날수록 열화에 의한 휘도 계속 감소하지 않고, 보상될 수 있다. 이에 따라, 본 실시예에 따른 표시 장치(100)에서 제1 표시 영역(A1)과 제2 표시 영역(A2)의 경계가 사용자에게 쉽게 시인되지 않을 수 있다.
다음으로, 다른 실시예에 따른 표시 장치에 대해 설명하기로 한다. 이하, 도 1 내지 도 21과 도면상의 동일한 구성 요소에 대해서는 설명을 생략하고, 동일하거나 유사한 참조 부호를 사용하였다.
도 22는 본 발명의 다른 실시예예 따른 표시 장치 내 제2 화소의 제2 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
도 22를 참조하면, 본 실시예에 따른 제2 화소들(PXL2)의 제2 서브 화소(SP2_1)는 도 16의 제2 서브 화소(SP2) 대비 제8 트랜지스터(T8)가 생략되는 점 및 초기화 전원 라인(IPL)에 연결된 스위치부(19)를 더 포함하는 점에서 그 차이가 있다.
제2 화소들(PXL2)의 제2 서브 화소(SP2_1)는 초기화 전원 라인(IPL)에 접속되고, 초기화 전원 라인(IPL)은 스위치부(19)에 연결될 수 있다.
센싱 제어부(14)는 타이밍 제어부(11)로부터 센싱 제어 신호를 입력받아 초기화 전압(Vint)을 제2 서브 화소(SP2_1)에 제공할지 발광소자(OLED)의 애노드 전압을 센싱할지 결정할 수 있다. 이에 대응하여, 스위치부(19)는 초기화 전원 라인(IPL)에 센싱 제어부(14)를 전기적으로 연결할지, 전원 공급부(16)를 전기적으로 연결할지 선택할 수 있다.
일 실시예로, 스위치부(19)는 적어도 하나의 트랜지스터를 포함할 수 있다. 여기서 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.
본 실시예에서, 센싱 제어부(14)는 발광 소자(OLED)의 애노드 전압을 센싱할 수 있다. 게이트-온 전압의 주사 신호(Sp+1)가 제7 트랜지스터(T7)에 제공되고, 게이트-온 전압의 센싱 제어 신호가 스위치부(19)에 제공되면, 센싱 제어부(14)는 제7 트랜지스터(T7) 및 초기화 전원 라인(IPL)을 통해 발광 소자(OLED)의 애노드 전압을 센싱할 수 있다.
도 23은 본 발명의 또 다른 실시예에 따른 표시 장치를 개략적으로 나타낸 블록도이다. 도 24는 도 23의 표시 장치 내 제1 화소의 제1 서브 화소에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
도 23 및 도 24를 참조하면, 센싱 제어부(14)는 타이밍 제어부(11)로부터 클록 신호, 제어 신호 등을 수신하여 센싱 제어 라인들(R1~Rn)에 제공할 센싱 제어 신호들을 생성할 수 있다. 센싱 제어 라인들(R1~Rn)은 제2 화소들(PXL2)뿐만 아니라 제1 화소들(PXL1)에도 연결될 수 있다. 제1 화소들(PXL1)의 회로도는 제2 화소들(PXL2)의 회로도와 동일하게 구성될 수 있다.
보상 기간에서 제1 화소들(PXL1) 및 제2 화소들(PXL2)은 모두 각 발광 소자(OLED)의 애노드 전압을 센싱되고, 각 화소들(PXL1, PXL2)이 보상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (25)

  1. 복수의 제1 화소들이 배치된 제1 표시 영역, 및 복수의 제2 화소들이 배치된 제2 표시 영역을 포함하는 표시 패널; 및
    상기 표시 패널의 제2 표시 영역과 중첩하는 적어도 하나의 센서를 포함하되,
    상기 각 제2 화소들 중 적어도 하나의 화소는 주사 신호가 제공되는 주사 라인, 데이터 신호가 제공되는 데이터 라인, 및 발광 소자의 애노드 전압을 센싱하기 위한 센싱 제어 신호가 제공되는 센싱 제어 라인에 접속되는 표시 장치.
  2. 제1 항에 있어서,
    상기 제2 화소들 중 일 방향으로 배치된 제2 화소들은 동일한 상기 센싱 제어 라인에 접속되는 표시 장치.
  3. 제1 항에 있어서,
    상기 제1 화소들은 상기 센싱 제어 라인에 비접속되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 화소들의 밀도는 상기 제2 화소들의 밀도보다 큰 표시 장치.
  5. 제4 항에 있어서,
    상기 제2 화소들의 휘도는 상기 제1 화소들의 휘도보다 높은 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 화소들의 밀도는 상기 제2 화소들의 밀도의 3배 내지 5배인 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 화소들은 상기 데이터 라인과 상기 발광 소자의 애노드 사이를 연결하고, 게이트 전극이 상기 센싱 제어 라인에 연결되는 트랜지스터를 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제2 화소의 트랜지스터 개수는 상기 제1 화소의 트랜지스터 개수와 상이한 표시 장치.
  9. 제1 항에 있어서,
    상기 센서는 카메라를 포함하는 표시 장치.
  10. 제1 항에 있어서,
    상기 제2 표시 영역은 상기 제1 표시 영역에 둘러싸이는 표시 장치.
  11. 제1 항에 있어서,
    상기 제2 표시 영역은 발광 영역, 및 광이 투과하는 투과 영역을 포함하는 표시 장치.
  12. 주사 라인들을 통해 주사 신호를 제공하는 주사 구동부;
    데이터 라인들을 통해 데이터 신호를 제공하는 데이터 구동부;
    센싱 제어 라인들을 통해 센싱 제어 신호를 제공하는 센싱 제어부; 및
    복수의 제1 화소들, 및 복수의 제2 화소들을 포함하는 표시부를 포함하되,
    상기 복수의 제1 화소들은 각각 상기 주사 라인들, 및 상기 데이터 라인들에 연결되고,
    상기 복수의 제2 화소들 중 적어도 하나의 화소는 각각 상기 주사 라인들, 상기 데이터 라인들, 및 상기 센싱 제어 라인들에 연결되고,
    상기 복수의 제1 화소들의 밀도는 상기 복수의 제2 화소들의 밀도보다 높은 표시 장치.
  13. 제12 항에 있어서,
    상기 복수의 제2 화소들은 일 방향으로 배치된 화소들로 이루어진 복수의 화소 행들을 포함하고,
    상기 복수의 화소 행들은 각각 하나의 센싱 제어 라인에 연결되는 표시 장치.
  14. 제13 항에 있어서,
    상기 센싱 제어 신호는 상기 각 화소 행들에 순차적으로 제공되는 표시 장치.
  15. 제14 항에 있어서,
    상기 센싱 제어부는 시프트 레지스터 형태인 표시 장치.
  16. 제13 항에 있어서,
    상기 복수의 화소 행 중 일 화소 행에 포함된 화소들은 서로 다른 데이터 라인에 연결되는 표시 장치.
  17. 제16 항에 있어서,
    상기 복수의 화소 행 중 일 화소 행에 포함된 화소들 각각에 연결된 데이터 라인을 통해 순차적으로 발광 소자의 애노드 전압이 센싱되는 표시 장치.
  18. 제12 항에 있어서,
    상기 제2 화소들에 각각 게이트-온 전압의 센싱 제어 신호가 공급되면, 상기 데이터 라인을 통해 발광 소자의 애노드 전압이 센싱되는 표시 장치.
  19. 제12 항에 있어서,
    상기 센싱 제어부는 상기 주사 구동부에 포함되는 표시 장치.
  20. 복수의 제1 화소들이 제1 밀도를 가지고 배치된 제1 표시 영역, 및 복수의 제2 화소들이 상기 제1 밀도 보다 낮은 제2 밀도를 가지고 배치된 제2 표시 영역을 포함하는 표시 장치를 구동하는 방법에 있어서,
    상기 제2 화소들 중 센싱 화소에 데이터 신호를 인가하고, 나머지 화소에 블랙 전압을 인가하는 단계; 및
    상기 센싱 화소 내 발광 소자의 애노드 전압을 센싱하고 상기 애노드 전압의 변동 값을 센싱하는 단계를 포함하는 표시 장치의 구동 방법.
  21. 제20 항에 있어서,
    상기 표시 장치는 화상을 표시하는 기간인 표시 기간과 화상을 표시하지 않는 기간인 비표시 기간을 포함하되,
    상기 각 단계들은 상기 비표시 기간에 수행되는 표시 장치의 구동 방법.
  22. 제21 항에 있어서,
    상기 비표시 기간은 상기 표시 장치가 파워-오프된 기간, 또는 화상을 표시하지 않은 채로 대기하는 상태의 기간인 표시 장치의 구동 방법.
  23. 제20 항에 있어서,
    상기 애노드 전압의 변동 값과 미리 설정된 기준 값을 비교하는 단계를 더 포함하는 표시 장치의 구동 방법.
  24. 제23 항에 있어서,
    상기 센싱 화소에 상기 데이터 신호를 인가하기 전, 상기 애노드 전압을 초기화 하는 단계를 더 포함하는 표시 장치의 구동 방법.
  25. 제20 항에 있어서,
    상기 각 단계들은 상기 제1 화소들에는 수행되지 않는 표시 장치의 구동 방법.
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