WO2022010131A1 - 표시 장치 - Google Patents

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WO2022010131A1
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light emitting
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pad
electrically connected
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이지혜
김경배
우민규
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Samsung Display Co Ltd
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Samsung Display Co Ltd
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Definitions

  • the present invention relates to a display device.
  • An object of the present invention is to provide a display device with improved reliability.
  • a display device includes: a substrate including a display area and a non-display area; a plurality of pixels provided in the display area of the substrate and each including first to fourth electrodes spaced apart from each other and a plurality of light emitting devices electrically connected to the first to fourth electrodes; a plurality of first pads provided in a pad area of the non-display area of the substrate; first to third wires provided in the non-display area of the substrate and to which a driving voltage is applied; and a circuit board including second pads overlapping the pad region of the substrate and electrically connected to the first pads.
  • the first pads include a 1-1 pad electrically connected to the first wire, a 1-2 pad electrically connected to the second wire, and a 1-3 pad electrically connected to the third wire.
  • the same driving voltage may be applied to at least two of the first to third wirings.
  • the first to third wirings may apply an alignment signal to the first to fourth electrodes.
  • the circuit board may further include a driver having a plurality of output pads electrically connected to the second pads.
  • the second pads may include: a 2-1 pad electrically connected to the 1-1 pad; a 2-2 pad electrically connected to the 1-2 pad; and a 2-3 th pad electrically connected to the 1-3 th pad.
  • the 2-1 and 2-2 pads among the 2-1 to 2-3 pads may be electrically connected to one output pad of the driving unit.
  • the same driving voltage may be applied to the 1-1 pad and the 1-2 pad.
  • the same driving voltage may be applied to the first wiring and the second wiring.
  • the same driving voltage applied to the first and second wirings and the driving voltage applied to the third wiring may be different from each other.
  • a first driving voltage may be applied to the third wiring
  • a second driving voltage of a second level lower than the first level of the first driving voltage may be applied to the first and second wirings.
  • one of the second pads may be electrically connected to the 1-1 and 1-2 pads.
  • the same driving voltage may be applied to the 1-1 and 1-2 pads.
  • the display device may further include an anisotropic conductive film provided between the substrate and the circuit board to electrically connect the first pads and the second pads.
  • the anisotropic conductive film may include an adhesive film disposed between the substrate and the circuit board and conductive particles provided in the adhesive film to electrically connect the first pads and the second pads.
  • each of the pixels may include a pixel circuit layer provided on the substrate.
  • the pixel circuit layer may further include a pixel circuit layer including at least one transistor electrically connected to the light emitting devices.
  • the light emitting devices may include: first light emitting devices arranged between the first electrode and the second electrode; and second light emitting devices arranged between the third electrode and the fourth electrode.
  • the first and second light emitting devices may be aligned, and the first to fourth electrodes may be electrically connected to the first to third wirings.
  • the alignment signals applied to the first to third wirings may be different from each other.
  • the first and second light emitting devices may be aligned, and the first to fourth electrodes may be electrically separated from the first to third connecting wires.
  • each of the pixels may include: a first contact electrode provided on the first electrode to connect the first electrode and one end of each of the first light emitting devices; an intermediate electrode provided on each of the second and fourth electrodes to connect the other end of each of the first light emitting elements and one end of each of the second light emitting elements; and a second contact electrode provided on the third electrode to connect the third electrode to the other end of each of the second light emitting devices.
  • the first contact electrode, the intermediate electrode, and the second contact electrode may be disposed to be spaced apart from each other.
  • the intermediate electrode may surround at least a portion of the second contact electrode when viewed in a plan view.
  • the first light emitting elements form a first series stage connected in parallel between the first electrode and the second electrode, and the second light emitting elements are the third electrode and the fourth electrode A second series stage connected in parallel may be formed therebetween.
  • the first electrode may be an anode electrode
  • the third electrode may be a cathode electrode
  • a display device includes a display area in which a plurality of pixels are provided and a pad area in which a plurality of first pads are disposed, and a non-display area in which first to third wires to which driving voltages are applied are disposed.
  • a display panel including an area; a circuit board contacting at least one side of the display panel and including second pads electrically connected to the first pads; a printed circuit board in contact with at least one side of the circuit board; and an anisotropic conductive film provided between the display panel and the circuit board and between the circuit board and the printed circuit board, respectively.
  • the first pads include a 1-1 pad electrically connected to the first wire, a 1-2 pad electrically connected to the second wire, and a 1-3 pad electrically connected to the third wire.
  • Each of the pixels may include first to fourth electrodes spaced apart from each other and a plurality of light emitting devices electrically connected to the first to fourth electrodes. The same driving voltage may be applied to at least two of the first to third wirings.
  • the first to third wires may apply an alignment signal to the first to fourth electrodes.
  • the same driving voltage is applied to at least two alignment voltage supply wirings among first to third alignment voltage supply wirings, and the same driving voltage is used as a power supply line for driving pixels to generate light emitting devices. It is possible to prevent a part of the alignment voltage supply wiring from floating after alignment.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the light emitting device of FIG. 1 .
  • FIG. 3 is a diagram illustrating a display device according to an exemplary embodiment, and is a schematic perspective view of the display device using the light emitting device shown in FIG. 1 as a light source.
  • FIG. 4 is a schematic exploded perspective view of the display device of FIG. 3 .
  • 5A and 5B are schematic plan views of a display device according to an exemplary embodiment.
  • FIG. 6 is a schematic cross-sectional view taken along line I to I' of FIG. 5A.
  • FIGS. 5A and 5B are circuit diagrams illustrating an electrical connection relationship between components included in one pixel illustrated in FIGS. 5A and 5B , according to an exemplary embodiment.
  • FIGS. 8 and 9 are plan views schematically illustrating one of the pixels illustrated in FIGS. 5A and 5B .
  • FIG. 10 is a schematic cross-sectional view taken along line III to III' of FIG.
  • FIG. 11 is a schematic cross-sectional view taken along line IV to IV' of FIG. 8 .
  • FIG. 12 is a schematic cross-sectional view taken along line V to V' of FIG. 9 .
  • FIG. 13 is a plan view illustrating a driving current flowing through a pixel according to an exemplary embodiment of the present invention, and as an example, a flow of driving current flowing through the pixel of FIG. 8 .
  • FIG. 14A and 14B are plan views schematically illustrating a circuit board according to an embodiment of the present invention.
  • 15 is a schematic cross-sectional view taken along line II to II' of FIG. 5A.
  • 16A and 16B are schematic plan views of an enlarged area EA of FIG. 5A .
  • 17 is a plan view schematically illustrating a display panel before the light emitting devices are aligned.
  • 18 is a plan view schematically illustrating one pixel before the light emitting elements are aligned.
  • first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
  • the singular expression includes the plural expression unless the context clearly dictates otherwise.
  • the formed direction is not limited only to the upper direction, and includes those formed in the side or lower direction.
  • a part of a layer, film, region, plate, etc. is said to be "under” another part, this includes not only cases where it is “directly under” another part, but also cases where there is another part in between.
  • a certain component eg 'first component'
  • another component eg 'second component'
  • the certain component is directly connected to the other component, or another component (eg, a 'third component')
  • a certain element eg 'first element'
  • a certain element is “directly connected” or “directly connected” to another element (eg 'second element').
  • connected it may be understood that no other element (eg, a 'third element') exists between the certain element and the other element.
  • formed and/or located on the same layer may mean formed by the same process and comprising the same material.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the light emitting device of FIG. 1 .
  • the type and/or shape of the light emitting device is not limited to the embodiment shown in FIGS. 1 and 2 .
  • the light emitting device LD includes a first semiconductor layer 11 , a second semiconductor layer 13 , and an active layer interposed between the first and second semiconductor layers 11 and 13 ( 12) may be included.
  • the light emitting device LD may implement a light emitting stack in which the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a shape extending in one direction.
  • the light emitting device LD may include one end (or lower end) and the other end (or upper end) along the extending direction.
  • any one of the first and second semiconductor layers 11 and 13 is formed, and at the other end (or upper end) of the light emitting device LD, the first and second semiconductor layers 11 and 13 are disposed.
  • the remaining semiconductor layers among the first and second semiconductor layers 11 and 13 may be disposed.
  • the first semiconductor layer 11 is disposed at one end (or lower end) of the light emitting device LD
  • the second semiconductor layer 13 is disposed at the other end (or upper end) of the light emitting device LD. can be placed.
  • the light emitting device LD may be provided in various shapes.
  • the light emitting device LD may have a long rod-like shape in the longitudinal direction (ie, an aspect ratio greater than 1) or a bar-like shape.
  • the length L of the light emitting device LD in the longitudinal direction may be greater than the diameter D or the width of the cross-section.
  • the light emitting device LD is, for example, a light emitting diode (LED) manufactured so as to have a diameter (D) and/or a length (L) of about a nano scale to a micro scale. ) may be included.
  • LED light emitting diode
  • the diameter D of the light emitting device LD may be about 0.5 ⁇ m to 500 ⁇ m, and the length L thereof may be about 1 ⁇ m to 10 ⁇ m.
  • the diameter D and the length L of the light emitting element LD are not limited thereto, and the light emitting element LD is not limited thereto so as to meet the requirements (or design conditions) of a lighting device or a self-luminous display device to which the light emitting element LD is applied.
  • the size of the light emitting device LD may be changed.
  • the first semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a first conductive dopant (or an n-type dopant) such as Si, Ge, Sn, or the like. ) may be a doped n-type semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various materials.
  • the first semiconductor layer 11 may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or an n-type dopant).
  • the first semiconductor layer 11 may include an upper surface in contact with the active layer 12 and a lower surface exposed to the outside along the length L direction of the light emitting device LD.
  • the lower surface of the first semiconductor layer 11 may be one end (or lower end) of the light emitting device LD.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum wells structure.
  • the active layer 12 includes a barrier layer (not shown), a strain reinforcing layer, and a well layer. It can be repeatedly stacked as a unit of The strain-reinforced layer may have a smaller lattice constant than the barrier layer to further strengthen the strain applied to the well layer, for example, the compressive strain.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and a double hetero structure may be used.
  • a clad layer (not shown) doped with a conductive dopant is formed on the upper and/or lower portions of the active layer 12 along the length L of the light emitting device LD.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and in addition to this, various materials may constitute the active layer 12 .
  • the active layer 12 may include a first surface in contact with the first semiconductor layer 11 and a second surface in contact with the second semiconductor layer 13 .
  • the light emitting device LD When an electric field greater than a predetermined voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source (or light emitting source) of various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the second surface of the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is doped with a second conductive dopant (or p-type dopant) such as Mg. It may include a p-type semiconductor layer.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and in addition to this, various materials may form the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or a p-type dopant).
  • the second semiconductor layer 13 may include a lower surface in contact with the second surface of the active layer 12 along the length L direction of the light emitting device LD and an upper surface exposed to the outside.
  • the upper surface of the second semiconductor layer 13 may be the other end (or upper end) of the light emitting device LD.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different thicknesses in the length L direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively greater thickness than the second semiconductor layer 13 along the length L direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the upper surface of the second semiconductor layer 13 than to the lower surface of the first semiconductor layer 11 .
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 is at least one or more layers, for example, a cladding layer and/or TSBR (tensile strain) It may further include a barrier reducing layer.
  • the TSBR layer may be a strain relief layer disposed between semiconductor layers having different lattice structures to serve as a buffer to reduce a lattice constant difference.
  • the TSBR layer may be formed of a p-type semiconductor layer such as p-GaInP, p-AlInP, or p-AlGaInP, but the present invention is not limited thereto.
  • the light emitting device LD may include the second semiconductor layer 13 (eg, the light emitting device (eg, the light emitting device)
  • An additional electrode (hereinafter, referred to as a 'first additional electrode') disposed on the upper end of the LD) may be further included.
  • one additional electrode (hereinafter referred to as a 'second additional electrode') disposed at one end of the first semiconductor layer 11 (eg, the lower end of the light emitting device LD) is formed. It may include more.
  • first and second additional electrodes may be an ohmic contact electrode, but the present invention is not limited thereto.
  • the first and second additional electrodes may be Schottky contact electrodes.
  • the first and second additional electrodes may include a conductive material (or material).
  • the first and second additional electrodes may be formed by using chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), and oxides or alloys thereof alone or in combination. It may include an opaque metal used, but the present invention is not limited thereto.
  • the first and second additional electrodes may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium gallium zinc oxide (indium). It may include a transparent conductive oxide such as gallium zinc oxide (IGZO) or indium tin zinc oxide (ITZO).
  • first and second additional electrodes may be the same as or different from each other.
  • the first and second additional electrodes may be substantially transparent or translucent. Accordingly, the light generated by the light emitting device LD may pass through each of the first and second additional electrodes to be emitted to the outside of the light emitting device LD. In some embodiments, light generated by the light emitting device LD is emitted to the outside of the light emitting device LD through a region excluding both ends of the light emitting device LD without passing through the first and second additional electrodes If applicable, the first and second additional electrodes may include an opaque metal.
  • the light emitting device LD may further include an insulating layer 14 .
  • the insulating layer 14 may be omitted, and among the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and/or the first and second additional electrodes. It may be provided to cover only a part.
  • the insulating layer 14 may prevent an electrical short circuit that may occur when the active layer 12 comes into contact with a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer 14 may reduce or minimize surface defects of the light emitting device LD, thereby improving the lifespan and luminous efficiency of the light emitting device LD.
  • the insulating layer 14 may prevent an unwanted short circuit that may occur between the adjacent light emitting devices LD. If the active layer 12 can prevent a short circuit with an external conductive material (eg, pixel electrodes and semiconductor layers of adjacent light emitting devices LD), whether or not the insulating layer 14 is provided is not limited. does not
  • the insulating layer 14 may be provided to completely surround the outer circumferential surface of the light emitting stack including the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating film 14 has been described in a form that completely surrounds the outer circumferential surface of each of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13, but the present invention is not limited thereto. it is not According to an embodiment, when the light emitting device LD includes the first additional electrode, the insulating layer 14 may include the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and the first additional electrode. The outer peripheral surface of each electrode may be entirely surrounded.
  • the insulating layer 14 may not entirely surround the outer circumferential surface of the first additional electrode or surround only a portion of the outer circumferential surface of the first additional electrode and may not surround the rest of the outer circumferential surface of the first additional electrode. have. Also, according to an embodiment, the first additional electrode may be disposed at the other end (or upper end) of the light emitting device LD, and the second additional electrode may be disposed at one end (or lower end) of the light emitting device LD. In this case, the insulating layer 14 may expose at least one region of each of the first and second additional electrodes.
  • the insulating layer 14 may include a transparent insulating material.
  • the insulating layer 14 may be formed of at least one insulating material selected from the group consisting of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), and titanium oxide (TiOx).
  • SiOx silicon oxide
  • SiNx silicon nitride
  • SiOxNy silicon oxynitride
  • AlOx aluminum oxide
  • TiOx titanium oxide
  • the light emitting device LD may be implemented as a light emitting pattern having a core-shell structure.
  • the above-described first semiconductor layer 11 may be positioned at the core of the light emitting device LD, that is, in the middle (or at the center).
  • the active layer 12 may be provided and/or formed to surround the outer peripheral surface of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may be provided and/or formed to surround the active layer 12 along the outer peripheral surface of the active layer 12 .
  • the light emitting device LD may further include an additional electrode surrounding at least one side of the second semiconductor layer 13 along the outer peripheral surface of the second semiconductor layer 13 .
  • the light emitting device LD may further include an insulating layer 14 provided on an outer circumferential surface of a light emitting pattern having a core-shell structure and including a transparent insulating material.
  • the light emitting device LD implemented as a light emitting pattern having a core-shell structure may be manufactured by a growth method.
  • the above-described light emitting device LD may be used as a light emitting source of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each pixel area (eg, a light emitting area of each pixel or a light emitting area of each sub-pixel), the light emission Each of the light emitting devices LD may be surface-treated so that the devices LD are uniformly sprayed between two adjacent pixel electrodes having different polarities without being non-uniformly aggregated in the solution.
  • the light emitting unit (or light emitting device) including the above-described light emitting element LD may be used in various types of electronic devices requiring a light source, including a display device.
  • the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of electronic devices that require a light source, such as a lighting device.
  • FIG. 3 is a schematic perspective view of a display device using the light emitting device shown in FIG. 1 as a light source, illustrating a display device according to an exemplary embodiment.
  • FIG. 4 is a schematic exploded perspective view of the display device of FIG. 3 . .
  • the display device DD may display an image (or an image) through a display surface, for example, the display area DD_DA.
  • the display device (DD) is a smartphone, television, tablet PC, mobile phone, video phone, e-book reader, desktop PC, laptop PC, netbook computer, workstation, server, PDA, PMP (portable multimedia player), MP3 player,
  • the present invention may be applied to any electronic device in which a display surface is applied to at least one surface, such as a medical device, a camera, or a wearable device.
  • a display device may be classified into a passive matrix type display device and an active matrix type display device according to a driving method of the light emitting device LD.
  • each of the pixels PXL includes a driving transistor that controls the amount of current supplied to the light emitting device LD, and a switching transistor that transfers a data signal to the driving transistor. can do.
  • the display device DD may be provided in various shapes and, for example, may be provided in a rectangular plate shape having two pairs of sides parallel to each other, but the present invention is not limited thereto.
  • the display device DD is provided in a rectangular plate shape, one pair of sides of the two pairs of sides may be provided longer than the other pair of sides.
  • the display device DD has a rectangular shape having a pair of long sides and a pair of short sides, and the extension direction of the long side is defined as the second direction DR2 .
  • an extension direction of the short side is indicated as a first direction DR1
  • a direction perpendicular to the extension directions of the long side and the short side is indicated as a third direction DR3 .
  • the display device DD provided in the shape of a rectangular plate may have a round shape at a corner where one long side and one short side contact each other.
  • At least a portion of the display device DD may have flexibility and may be folded at the flexible portion.
  • the display device DD may include a display area DD_DA displaying an image and a non-display area DD_NDA provided on at least one side of the display area DD_DA.
  • the non-display area DD_NDA is an area in which an image is not displayed.
  • the non-display area DD_NDA may surround the display area DD_DA along an edge or a circumference of the display area DD_DA.
  • the display device DD may include a sensing area SA and a non-sensing area NSA.
  • the display device DD may not only display an image through the sensing area SA, but may also detect light incident from the front.
  • the non-sensing area NSA may surround the sensing area SA along an edge or a circumference of the sensing area SA, but this is not limited thereto.
  • the sensing area SA has a shape including rounded corners and is illustrated to correspond to the display area DD_DA, but the present invention is not limited thereto.
  • a partial area may correspond to the sensing area SA.
  • the shape, size, and arrangement position of the sensing area SA of the display device DD may be variously modified.
  • the display device DD may include a window WD, a display module DM, a circuit board FB, and an accommodation member BC.
  • the window WD may be disposed on the display module DM to protect the display module DM from external impact and transmit an image provided from the display module DM through the transmission area TA.
  • the window WD may include a transmissive area TA and a non-transmissive area NTA.
  • the non-transmissive area NTA may surround the transparent area TA along an edge or a circumference of the transparent area TA.
  • the transmission area TA may have a shape corresponding to the display area DD-DA shown in FIG. 3 . That is, the image displayed on the display area DD-DA of the display device DD may be viewed from the outside through the transparent area TA of the window WD.
  • the non-transmissive area NTA may have a shape corresponding to the non-display area DD-NDA illustrated in FIG. 3 .
  • the non-transmissive area NTA may be an area having relatively low light transmittance compared to the transmissive area TA.
  • the present invention is not limited thereto, and the non-transmissive area NTA may be omitted.
  • the window WD may have a multilayer structure selected from a glass substrate, a plastic film, and a plastic substrate. Such a multi-layer structure may be formed through a continuous process or an adhesion process using an adhesive layer. All or part of the window WD may have flexibility.
  • the display module DM may be disposed between the window WD and the accommodation member BC.
  • the display module DM may include a display panel DP and a touch sensor TS.
  • the display panel DP may display an image.
  • an organic light emitting diode display panel OLED panel
  • OLED panel organic light emitting diode display panel
  • micro light emitting diode as a light emitting device LD as shown in FIGS. 1 and 2 .
  • Self-luminescence such as a nano-scale led display panel using a nano-scale led display panel, or a quantum dot organic light emitting display panel (QD OLED panel) using quantum dots and organic light emitting diodes Any possible display panel may be used.
  • the display panel DP includes a liquid crystal display panel (LCD panel), an electro-phoretic display panel (EPD panel), and an electro-wetting display panel (electro-wetting display panel). , an EWD panel) may be used.
  • the display device DD may include a backlight unit that supplies light to the display panel DP.
  • the display panel DP according to the present invention may be described as an ultra-small (eg, micro-scale or nano-scale) light emitting diode display panel.
  • the present invention is not limited thereto, and various display panels may be applied to the present invention according to embodiments.
  • the touch sensor TS may be disposed between the window WD and the display panel DP.
  • the touch sensor TS may detect an input applied from the outside.
  • An externally applied input may be provided in various forms.
  • the external input includes various types of external inputs such as a part of the user's body, a stylus pen, light, heat, or pressure.
  • an input with which a part of the user's body, such as a user's hand, contacts, as well as an adjacent or adjacent spatial touch (eg, hovering) may be one form of input.
  • the touch sensor TS may be directly disposed on the display panel DP.
  • the touch sensor TS may be manufactured by a continuous process with the display panel DP.
  • the present invention is not limited thereto, and the touch sensor TS may be provided as an individual panel and may be coupled to the display panel DP through an adhesive member.
  • the touch sensor TS may be omitted.
  • the circuit board FB may be connected to one end of the display panel DP to provide a driving signal and a predetermined voltage to the display panel DP.
  • the driving signal may be a signal for displaying an image from the display panel DP
  • the predetermined voltage may be a driving voltage required to drive the display panel DP.
  • the display device DD may further include a touch circuit board connected to the touch sensor TS.
  • the touch circuit board may provide a touch driving signal to the touch sensor TS.
  • a bonding method for connecting the circuit board FB and the display panel DP according to the present invention may be substantially the same as a bonding method for connecting the touch circuit board and the touch sensor TS.
  • the accommodation member BC may be coupled to the window WD.
  • the accommodation member BC provides a rear surface of the display device DD and may be coupled to the window WD to define an internal space.
  • the accommodation member BC may include a material having a relatively high rigidity.
  • the accommodation member BC may include a plurality of frames and/or plates made of glass, plastic, and metal.
  • the accommodation member BC may stably protect the components of the display device DD accommodated in the internal space from external impact.
  • the accommodating member BC includes a material having high rigidity, the present disclosure is not limited thereto, and the accommodating member BC may include a flexible material.
  • the display device DD according to an embodiment of the present invention may have a characteristic that it can be folded or bent. As a result, components included in the display device DD may also have flexible properties.
  • FIG. 5A and 5B are schematic plan views of a display device according to an exemplary embodiment
  • FIG. 6 is a schematic cross-sectional view taken along line I to I′ of FIG. 5A.
  • the display device DD may include a display panel DP, a circuit board FB, and a printed circuit board PB.
  • the display panel DP may include a substrate SUB and a plurality of pixels PXL provided on the substrate SUB.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be an area in which pixels PXL displaying an image are provided.
  • a wiring part electrically connected to the pixels PXL may be positioned in the non-display area NDA.
  • the non-display area NDA may include a first pad area PA1 .
  • a plurality of first pads PD1 may be positioned in the first pad area PA1 .
  • FIGS. 5A and 5B only one pixel PXL is illustrated in FIGS. 5A and 5B , but a plurality of pixels PXL may be provided in the display area DA of the substrate SUB.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround a circumference (or an edge) of the display area DA.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the substrate SUB may serve as the display area DA to arrange the pixels PXL, and the remaining area on the substrate SUB may serve as the non-display area NDA.
  • the substrate SUB may include a display area DA including pixel areas in which each pixel PXL is disposed, and a periphery of the display area DA (or adjacent to the display area DA). ) may include a non-display area NDA.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • the pixels PXL may be arranged in the display area DA in a stripe arrangement structure or a pentile arrangement structure, but the present invention is not limited thereto.
  • Each pixel PXL may include at least one light emitting device LD driven by a corresponding scan signal and data signal.
  • the light emitting device LD has a size as small as a nano-scale to a micro-scale, and may be connected to adjacent light emitting devices in parallel with each other, but the present invention is not limited thereto.
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • Each pixel PXL is at least one light source driven by a predetermined signal (eg, a scan signal and a data signal, etc.) and/or a predetermined power (eg, a first driving power supply and a second driving power supply) , for example, the light emitting device LD shown in FIG. 1 may be included.
  • a predetermined signal eg, a scan signal and a data signal, etc.
  • a predetermined power eg, a first driving power supply and a second driving power supply
  • the type of the light emitting device LD that can be used as a light source of each pixel PXL is not limited thereto.
  • the wiring unit may electrically connect the driving unit, for example, the circuit board FB and the pixels PXL.
  • the wiring unit provides a signal to each pixel PXL and may include a fan-out line connected to signal lines connected to each pixel PXL, for example, a scan line, a data line, a light emission control line, and the like. have.
  • the wiring unit connects signal lines connected to each pixel PXL, for example, a fan-out line connected to a control line, a sensing line, etc. may include more.
  • the wiring unit may further include driving voltage supply wirings SGL for applying a driving voltage to the pixels PXL.
  • the driving voltage supply lines SGL may include first to third driving voltage supply lines SGL1 to SGL3 .
  • the same driving voltage may be applied to at least two of the first to third driving voltage supply wirings SGL1 to SGL3 .
  • the same driving voltage may be applied to the first and second driving voltage supply wirings SGL1 and SGL2 among the first to third driving voltage supply wirings SGL1 to SGL3 .
  • a driving voltage different from the driving voltage applied to the first and second driving voltage supply lines SGL1 and SGL2 may be applied to the third driving voltage supply line SGL3 .
  • the driving voltage supply lines SGL supply an alignment signal (or an alignment voltage) to the corresponding pixel PXL when the light emitting devices LD are aligned in each pixel PXL. It can be used as an alignment signal supply wiring. A detailed description thereof will be provided later.
  • the touch sensor TS may be provided on the display panel DP.
  • the circuit board FB may be connected to one end of the display panel DP and one end of the printed circuit board PB.
  • the circuit board FB may be provided as a flexible printed circuit board (FPCB).
  • FPCB flexible printed circuit board
  • the circuit board FB may be folded along one side of the display panel DP and positioned on the rear surface of the display panel DP.
  • the circuit board FB may process various signals input from the printed circuit board PB and output them to the display panel DP. To this end, one end of the circuit board FB may be attached to the display panel DP, and the other end facing the first end may be attached to the printed circuit board PB.
  • the circuit board FB may be connected to each of the display panel DP and the printed circuit board PB by a conductive adhesive member.
  • the conductive adhesive member may include an anisotropic conductive film (ACF).
  • ACF anisotropic conductive film
  • the circuit board FB may include a first base layer BSL1 and a plurality of second pads PD2 .
  • the second pads PD2 may be disposed in the second pad area PA2 defined in the first base layer BSL1 .
  • the first pad area PA1 and the second pad area PA2 may overlap each other.
  • the second pads PD2 may be electrically connected to the first pads PD1 disposed in the first pad area PA1 of the display panel DP.
  • the plurality of signals transmitted from the second pads PD2 may be transmitted to the pixels PXL through the first pads PD1 .
  • the first pads PD1 may be electrically connected to the second pads PD2 of the circuit board FB through the anisotropic conductive film ACF.
  • the present invention is not limited thereto, and according to embodiments, the first pads PD1 may be electrically connected to the second pads PD2 of the circuit board FB using an ultrasonic bonding method or the like. have.
  • the circuit board FB may include a plurality of third pads PD3 disposed on the first base layer BSL1 .
  • a third pad area PA3 overlapping the fourth pad area PA4 of the printed circuit board PB may be defined in the circuit board FB, and the third pads PD3 are the third pad areas. It may be positioned on the first base layer BSL1 to correspond to PA3 .
  • the third pad area PA3 and the fourth pad area PA4 defined in the printed circuit board PB may overlap each other.
  • the third pads PD3 may be spaced apart from the second pads PD2 when viewed in a plan view with the driver DC interposed therebetween.
  • the driving unit DC may be an integrated circuit (IC).
  • the driver DC may be electrically connected to the second pads PD2 and the third pads PD3 .
  • the driver DC receives the driving signals output from the printed circuit board PB through the third pads PD3 , and receives predetermined signals to be provided to the pixels PXL based on the received driving signals;
  • a predetermined driving voltage (or driving power) may be output.
  • the above-described predetermined signals and a predetermined driving voltage (or driving power) may be transmitted to the corresponding first pad PD1 through the second pads PD2 .
  • the driver DC is disposed on the circuit board FB, but the present invention is not limited thereto, and according to the embodiment, the driver DC is the substrate ( SUB) may be disposed (or mounted).
  • the printed circuit board PB may generate overall driving signals and power signals necessary for driving the display panel DP and provide them to the display panel DP.
  • the printed circuit board PB may include a second base layer BSL2 and fourth pads PD4 .
  • the fourth pads PD4 may be disposed in the fourth pad area PA4 defined in the second base layer BSL2 .
  • the fourth pads PD4 may be electrically connected to the third pads PD3 disposed in the third pad area PA3 of the circuit board FB. As a result, the plurality of driving signals and power signals transmitted from the fourth pads PD4 may be transmitted to the driving unit DC through the third pads PD3 .
  • the fourth pads PD4 may be electrically connected to the third pads PD3 of the circuit board FB through the anisotropic conductive film ACF, but the present invention is not limited thereto. According to an embodiment, the fourth pads PD4 may be electrically connected to the third pads PD3 of the circuit board FB using an ultrasonic bonding method or the like.
  • FIGS. 5A and 5B are circuit diagrams illustrating an electrical connection relationship between components included in one pixel illustrated in FIGS. 5A and 5B , according to an exemplary embodiment.
  • FIG. 7 illustrates an electrical connection relationship between components included in a pixel PXL that may be applied to an active display device according to an exemplary embodiment.
  • the types of components included in the pixel PXL to which the embodiment of the present invention can be applied are not limited thereto.
  • FIG. 7 not only components included in each of the pixels illustrated in FIGS. 5A and 5B , but also regions in which the components are provided are collectively referred to as a pixel PXL.
  • one pixel may include a light emitting unit EMU that generates light having a luminance corresponding to a data signal. Also, the pixel PXL may selectively further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL is in the display area DA
  • the pixel circuit PXC may be connected to the i-th scan line Si and the j-th data line Dj.
  • the pixel circuit PXC may be connected to the i-th control line CLi and the j-th sensing line SENj of the display area DA.
  • the above-described pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst.
  • a first terminal of the second transistor T2 (eg, a switching transistor) may be connected to the j-th data line Dj, and a second terminal may be connected to the first node N1 .
  • the first terminal and the second terminal of the second transistor T2 are different terminals.
  • the first terminal is a drain electrode
  • the second terminal may be a source electrode.
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line Si.
  • the second transistor T2 is turned on when a scan signal of a voltage (eg, a high level voltage) capable of turning on the second transistor T2 is supplied from the i-th scan line Si. , the j-th data line Dj and the first node N1 are electrically connected. At this time, the data signal of the corresponding frame is supplied to the j-th data line Dj, and accordingly, the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst. That is, the storage capacitor Cst may store a charge corresponding to the data signal transmitted to the first node N1 .
  • a first terminal of the first transistor T1 (eg, a driving transistor) may be connected to a first driving power source VDD, and a second terminal may be connected to a first electrode EL1 of each of the light emitting elements LD. may be electrically connected.
  • a gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 may control the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1 .
  • the third transistor T3 may be connected between the first transistor T1 and the j-th sensing line SENj.
  • a first terminal of the third transistor T3 may be connected to a second terminal of the first transistor T1 connected to the first electrode EL1 , and a second terminal of the third transistor T3 may be connected.
  • the terminal may be connected to the j-th sensing line SENj.
  • the gate electrode of the third transistor T3 may be connected to the i-th control line CLi.
  • the third transistor T3 is applied to the control signal of the gate-on voltage (eg, high level voltage) supplied to the i-th control line CLi during the sensing period (eg, a preset or predetermined sensing period). is turned on to electrically connect the j-th sensing line SENj and the first transistor T1.
  • the gate-on voltage eg, high level voltage
  • the sensing period may be a period for extracting characteristic information (eg, a threshold voltage of the first transistor T1 ) of each of the pixels PXL disposed in the display area DA.
  • characteristic information eg, a threshold voltage of the first transistor T1
  • One electrode of the storage capacitor Cst may be connected to the second terminal of the first transistor T1 , and the other electrode may be connected to the first node N1 .
  • the storage capacitor Cst may charge a voltage corresponding to the data signal supplied to the first node N1 and maintain the charged voltage until the data signal of the next frame is supplied.
  • a plurality of light emitting units EMU are connected in parallel between the first power line PL1 to which the voltage of the first driving power VDD is applied and the second power line PL2 to which the voltage of the second driving power VSS is applied.
  • the light emitting unit EMU may have a first electrode EL1 connected to the first driving power VDD via the pixel circuit PXC and the first power line PL1 (or “first alignment electrode”) and the second electrode EL2 (or “second alignment electrode”) connected to the second driving power source VSS through the second power supply line PL2 and between the first and second electrodes EL1 and EL2 may include a plurality of light emitting devices LD connected in series/parallel to each other in the same direction.
  • Each of the light emitting elements LD included in the light emitting unit EMU includes an end connected to the first driving power VDD through the first electrode EL1 and a second driving power source through the second electrode EL2 . It may include the other end connected to (VSS).
  • the first driving power VDD and the second driving power VSS may have different potentials.
  • the first driving power VDD may be set as a high potential power
  • the second driving power VSS may be set as a low potential power.
  • the potential difference between the first and second driving power sources VDD and VSS may be set to be greater than or equal to the threshold voltage of the light emitting devices LD during the light emission period of the pixel PXL.
  • each light emitting element LD connected in parallel in the same direction (for example, forward direction) between the first electrode EL1 and the second electrode EL2 to which voltages of different potentials are respectively supplied is An effective light source can be configured. These effective light sources may be gathered to configure the light emitting unit EMU of the pixel PXL.
  • the light emitting elements LD of the light emitting unit EMU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to the grayscale value of the corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may flow through each of the light emitting devices LD. Accordingly, the light emitting unit EMU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the light emitting unit EMU may further include at least one ineffective light source, for example, a reverse light emitting device LDr, in addition to the light emitting devices LD constituting each effective light source.
  • the reverse light emitting device LDr is connected in parallel between the first and second electrodes EL1 and EL2 together with the light emitting devices LD constituting the effective light sources, and is connected to the light emitting devices LD. It may be connected between the first and second electrodes EL1 and EL2 in opposite directions.
  • the reverse light emitting device LDr is inactive even when a driving voltage (eg, a preset or predetermined driving voltage) (or a forward driving voltage) is applied between the first and second electrodes EL1 and EL2 . is maintained, and thus, substantially no current flows through the reverse light emitting device LDr.
  • a driving voltage eg, a preset or predetermined driving voltage
  • Each light emitting unit EMU may be configured to include at least one serial end including a plurality of light emitting devices LD connected in parallel to each other. That is, the light emitting unit EMU may be configured in a series/parallel mixed structure as shown in FIG. 7 .
  • the light emitting unit EMU may include first and second series terminals SET1 and SET2 sequentially connected between the first and second driving power sources VDD and VSS.
  • Each of the first and second series terminals SET1 and SET2 includes two electrodes EL1 and CTE1, CTE2 and EL2 constituting an electrode pair of the corresponding series terminal, and the two electrodes EL1 and CTE1 and CTE2. and a plurality of light emitting elements LD connected in parallel in the same direction between the EL2 .
  • the first series end SET1 includes a first electrode EL1 and a first intermediate electrode CTE1, and includes at least one first electrode connected between the first electrode EL1 and the first intermediate electrode CTE1.
  • a light emitting device LD1 may be included.
  • the first series end SET1 may include a reverse light emitting device LDr connected in the opposite direction to the first light emitting device LD1 between the first electrode EL1 and the first intermediate electrode CTE1 .
  • the second series end SET2 includes a second intermediate electrode CTE2 and a second electrode EL2 , and includes at least one second electrode connected between the second intermediate electrode CTE2 and the second electrode EL2 .
  • a light emitting device LD2 may be included.
  • the second series end SET2 may include a reverse light emitting device LDr connected in the opposite direction to the second light emitting device LD2 between the second intermediate electrode CTE2 and the second electrode EL2 .
  • the first intermediate electrode CTE1 of the first series end SET1 and the second intermediate electrode CTE2 of the second series end SET2 may be integrally provided to be connected to each other. That is, the first intermediate electrode CTE1 and the second intermediate electrode CTE2 may constitute an intermediate electrode CTE electrically connecting the successive first series end SET1 and the second series end SET2 to each other. .
  • the first intermediate electrode CTE1 and the second intermediate electrode CTE2 are integrally provided, the first intermediate electrode CTE1 and the second intermediate electrode CTE2 are different regions of the intermediate electrode CTE can be
  • the first electrode EL1 of the first series end SET1 may be an anode electrode of the light emitting unit EMU of each pixel PXL, and the first electrode EL1 of the second series end SET2
  • the second electrode EL2 may be a cathode electrode of the light emitting unit EMU.
  • FIG. 7 illustrates an embodiment in which all of the first to third transistors T1 to T3 are N-type transistors, but the present invention is not limited thereto. For example, at least one of the first to third transistors T1 to T3 may be changed to a P-type transistor. Also, although FIG. 7 describes an embodiment in which the light emitting unit EMU is connected between the pixel circuit PXC and the second driving power VSS, the light emitting unit EMU includes the first driving power VDD and It may be connected between the pixel circuits PXC.
  • the pixel circuit PXC includes at least one transistor device such as a transistor device for initializing the first node N1 and/or a transistor device for controlling the emission time of the light emitting devices LD, or Other circuit elements such as a boosting capacitor for boosting the voltage of the first node N1 may be additionally included.
  • each pixel PXL may be configured in a passive light emitting display device or the like.
  • the pixel circuit PXC is omitted, and both ends of the light emitting devices LD included in the light emitting unit EMU have the i-th scan line Si, the j-th data line Dj, and the first driving unit.
  • the first power line PL1 to which the power VDD is applied, the second power line PL2 to which the second driving power VSS is applied, and/or a predetermined control line may be directly connected.
  • FIGS. 8 and 9 are plan views schematically illustrating one pixel among the pixels shown in FIGS. 5A and 5B
  • FIG. 10 is a schematic cross-sectional view taken along line III to III′ of FIG. 8
  • FIG. 11 is FIG. 8 is a schematic cross-sectional view taken along line IV to IV'
  • FIG. 12 is a schematic cross-sectional view taken along line V to V' of FIG. 9,
  • FIG. 13 is a diagram illustrating a driving current flowing through a pixel according to an embodiment of the present invention As a plan view, as an example, the flow of the driving current flowing in the pixel of FIG. 8 is shown.
  • the transistors T electrically connected to the light emitting devices LD and signal lines connected to the transistors T are omitted for convenience.
  • one pixel PXL is simplified, such as showing each electrode as a single-layer electrode and each insulating layer as only a single-layer insulating layer, but the present invention is not limited thereto.
  • connection between two components may mean that both an electrical connection and a physical connection are used inclusively.
  • the horizontal direction (or horizontal direction) on the plane is the first direction DR1
  • the vertical direction (or vertical direction) on the plane is the second direction DR2
  • the thickness direction of the substrate SUB on the cross-section is indicated as the third direction DR3 .
  • the first to third directions DR1 , DR2 , and DR3 may refer to directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • a display device DD may include a plurality of pixels PXL provided on a substrate SUB.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the rigid substrate may be, for example, one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the flexible substrate may be one of a film substrate including a polymer organic material and a plastic substrate.
  • the flexible substrate may include polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, and polyetherimide. ), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose ( It may include at least one of triacetate cellulose) and cellulose acetate propionate.
  • the material applied to the substrate SUB may preferably have resistance (eg, heat resistance) to a high processing temperature during a manufacturing process of the display device.
  • the substrate SUB includes a display area DA including a pixel area PXA in which each pixel PXL is disposed, and a non-display area NDA disposed around (or adjacent to) the display area DA. can do.
  • the non-display area NDA may surround the display area DA along an edge or circumference of the display area DA.
  • the pixels PXL include a plurality of pixel rows extending in the first direction DR1 in the display area DA on the substrate SUB, and a second direction different from, for example, intersecting with, the first direction DR1 .
  • the plurality of pixel columns extending to DR2 may be arranged in a matrix form and/or a stripe form, but the present invention is not limited thereto.
  • the pixels PXL may be provided in the display area DA of the substrate SUB in various arrangements.
  • the pixel area PXA in which each pixel PXL is provided (or provided) may include a light emitting area from which light is emitted and a peripheral area adjacent to (or surrounding the periphery of the light emitting area).
  • the peripheral region may include a non-emission region from which light is not emitted.
  • the wiring unit may include a plurality of signal lines that transmit a predetermined signal (or a predetermined voltage) to each pixel PXL.
  • the signal lines include an i-th scan line Si that transmits a scan signal to each pixel PXL, a j-th data line Dj that transmits a data signal to each pixel PXL, and each pixel PXL. may include a driving voltage line DVL that transmits driving power to the .
  • the wiring unit may further include a light emission control line that transmits a light emission control signal to each pixel PXL.
  • the wiring unit may further include a sensing line and a control line connected to each pixel PXL.
  • Each pixel PXL is provided on the substrate SUB and may include a pixel circuit layer PCL including a pixel circuit PXC and a display element layer DPL including a plurality of light emitting devices LD. .
  • the light emitting elements LD may be located in the pixel area PXA of each pixel PXL.
  • the pixel circuit layer PCL will be described first, and then the display device layer DPL will be described.
  • the pixel circuit layer PCL may include a buffer layer BFL, a pixel circuit PXC, and a protection layer PSV.
  • the buffer layer BFL may prevent impurities from diffusing into the transistors T included in the pixel circuit PXC.
  • the buffer layer BFL may be an inorganic insulating layer including an inorganic material.
  • the buffer layer BFL may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least a double layer. When the buffer layer BFL is provided as a multilayer, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the pixel circuit PXC may include at least one transistor T and a storage capacitor Cst.
  • the transistor T includes a driving transistor Tdr (eg, T1 in FIG. 7 ) for controlling driving currents of the light emitting devices LD and a switching transistor Tsw (eg, FIG. 7 ) connected to the driving transistor Tdr. of T2) may be included.
  • the present invention is not limited thereto, and the pixel circuit PXC may further include circuit elements performing other functions in addition to the driving transistor Tdr and the switching transistor Tsw.
  • the driving transistor Tdr and the switching transistor Tsw when collectively named, they will be referred to as a transistor T or transistors T.
  • the driving transistor Tdr may have the same configuration as the first transistor T1 described with reference to FIG. 7
  • the switching transistor Tsw may have the same configuration as the second transistor T2 described with reference to FIG. 7 .
  • Each of the driving transistor Tdr and the switching transistor Tsw may include a semiconductor pattern SCL, a gate electrode GE, a first terminal ET1 , and a second terminal ET2 .
  • the first terminal ET1 may be one of a source electrode and a drain electrode, and the second terminal ET2 may be the other electrode.
  • the semiconductor pattern SCL may be provided and/or formed on the buffer layer BFL.
  • the semiconductor pattern SCL may include a first contact area contacting the first terminal ET1 and a second contact area contacting the second terminal ET2 .
  • a region between the first contact region and the second contact region may be a channel region. This channel region may overlap the gate electrode GE of the corresponding transistor T.
  • the semiconductor pattern SCL may be a semiconductor pattern made of poly silicon, amorphous silicon, an oxide semiconductor, or the like.
  • the channel region is, for example, a semiconductor pattern that is not doped with impurities, and may be an intrinsic semiconductor.
  • the first contact region and the second contact region may be semiconductor patterns doped with impurities.
  • a gate insulating layer GI may be formed on the buffer layer BFL to cover the buffer layer BFL and the semiconductor pattern SCL.
  • the gate electrode GE may be provided and/or formed on the gate insulating layer GI to correspond to the channel region of the semiconductor pattern SCL.
  • the gate electrode GE may be provided on the gate insulating layer GI to overlap the channel region of the semiconductor pattern SCL.
  • the gate electrode GE is selected from the group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof.
  • Double or multi-layer structure of low-resistance materials such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) or silver (Ag) to form a single film alone or a mixture thereof or to reduce wiring resistance can be formed with
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the gate insulating layer GI may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the material of the gate insulating layer GI is not limited to the above-described embodiments.
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • Each of the first terminal ET1 and the second terminal ET2 is provided and/or formed on the second interlayer insulating layer ILD2 , and includes the gate insulating layer GI and the first and second interlayer insulating layers ILD1 .
  • ILD2 may be in contact with the first contact region and the second contact region of the semiconductor pattern SCL through a contact hole sequentially penetrating the ILD2 .
  • the first terminal ET1 may contact the first contact area of the semiconductor pattern SCL
  • the second terminal ET2 may contact the second contact area of the semiconductor pattern SCL.
  • Each of the first and second terminals ET1 and ET2 may include the same material as the gate electrode GE, or may include one or more materials selected from the exemplified materials of the gate electrode GE.
  • the first interlayer insulating layer ILD1 is formed on the gate electrode GE and the gate insulating layer GI of the transistor T, and includes the same material as the gate insulating layer GI or is formed of the gate insulating layer GI. It may include one or more materials selected from materials exemplified as constituent materials.
  • a second interlayer insulating layer ILD2 may be provided and/or formed on the first interlayer insulating layer ILD1 .
  • the second interlayer insulating layer ILD2 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the second interlayer insulating layer ILD2 may include the same material as the first interlayer insulating layer ILD1 , but the present invention is not limited thereto.
  • the second interlayer insulating layer ILD2 may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • the first and second terminals ET1 and ET2 of each of the driving transistor Tdr and the switching transistor Tsw are connected to the gate insulating layer GI and the first and second interlayer insulating layers ILD1 .
  • ILD2 has been described as a separate electrode electrically connected to the semiconductor pattern SCL through a contact hole sequentially, but the present invention is not limited thereto.
  • the first terminal ET1 of each of the driving transistor Tdr and the switching transistor Tsw may be a first contact region adjacent to the channel region of the corresponding semiconductor pattern SCL
  • the driving transistor Tdr and The second terminal ET2 of each of the switching transistors Tsw may be a second contact region adjacent to the channel region of the corresponding semiconductor pattern SCL.
  • the second terminal ET2 of the driving transistor Tdr may be electrically connected to the light emitting elements LD of the corresponding pixel PXL through a separate connection means such as a bridge electrode.
  • the transistors T included in the pixel circuit PXC may be formed of a low temperature polycrystalline silicon thin film transistor (LTPS TFT), but the present invention does not provide for this. It is not limited.
  • the transistors T included in the pixel circuit PXC may be formed of an oxide semiconductor thin film transistor.
  • the case where the transistors T are thin film transistors having a top gate structure has been described as an example, but the present invention is not limited thereto, and the structures of the transistors T are variously described. can be changed.
  • the storage capacitor Cst may include a lower electrode LE provided on the gate insulating layer GI and an upper electrode UE provided on the first interlayer insulating layer ILD1 and overlapping the lower electrode LE.
  • the lower electrode LE is provided on the same layer as the gate electrode GE and the i-th scan line Si of each of the driving transistor Tdr and the switching transistor Tsw and may include the same material.
  • the lower electrode LE may be provided integrally with the gate electrode GE of the driving transistor Tdr. In this case, the lower electrode LE may be regarded as a region of the gate electrode GE of the driving transistor Tdr.
  • the lower electrode LE may be provided as a separate configuration (or non-integrally) from the gate electrode GE of the driving transistor Tdr. In this case, the lower electrode LE and the gate electrode GE of the driving transistor Tdr may be electrically connected through a separate connection means.
  • the upper electrode UE may overlap the lower electrode LE in the third direction DR3 and cover the lower electrode LE.
  • the capacitance of the storage capacitor Cst may be increased by increasing the overlapping area of the upper electrode UE and the lower electrode LE.
  • the upper electrode UE may be electrically connected to the first power line PL1 .
  • the storage capacitor Cst may be covered by the second interlayer insulating layer ILD2 .
  • the pixel circuit layer PCL may include a driving voltage line DVL provided and/or formed on the second interlayer insulating layer ILD2 .
  • the driving voltage line DVL may have the same configuration as the second power line PL2 described with reference to FIG. 7 . Accordingly, the voltage of the second driving power VSS may be applied to the driving voltage line DVL.
  • the pixel circuit layer PCL may further include a first power line PL1 connected to the first driving power VDD. According to an exemplary embodiment, the first power line PL1 may be provided on the same layer as the driving voltage line DVL or may be provided on a different layer from the driving voltage line DVL.
  • the driving voltage line DVL is provided on the same layer as the first and second terminals ET1 and ET2 of the transistors T, the present invention is not limited thereto. .
  • the driving voltage line DVL may be provided on the same layer as any one of the conductive layers included in the pixel circuit layer PCL. That is, the position of the driving voltage line DVL in the pixel circuit layer PCL may be variously changed.
  • Each of the first power line PL1 and the driving voltage line DVL may include a conductive material (or material).
  • each of the first power line PL1 and the driving voltage line DVL may include copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), Molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) which are low-resistance materials to form a single film or reduce wiring resistance by using a single layer selected from the group consisting of silver (Ag) and alloys thereof or a mixture thereof. ) or silver (Ag) in a double-layer or multi-layer structure.
  • each of the first power line PL1 and the driving voltage line DVL may be formed of a double layer stacked in the order of titanium (Ti)/copper (Cu).
  • the first power line PL1 is electrically connected to a part of the display element layer DPL, for example, the first electrode EL1, and the driving voltage line DVL is another element of the display element layer DPL. , for example, may be electrically connected to the third electrode EL3.
  • a passivation layer PSV may be provided and/or formed on the transistors T and the driving voltage line DVL.
  • the passivation layer PSV may be provided in a form including an organic insulating layer, an inorganic insulating layer, or an organic insulating layer disposed on the inorganic insulating layer.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the organic insulating film is, for example, acrylic resin (polyacrylates resin), epoxy resin (epoxy resin), phenolic resin (phenolic resin), polyamides resin (polyamides resin), polyimide resin (polyimides rein), unsaturated poly At least one of unsaturated polyesters resin, poly-phenylen ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin may include
  • the passivation layer PSV may include a first contact hole CH1 exposing the second terminal ET2 of the driving transistor Tdr and a second contact hole CH2 exposing the driving voltage line DVL. .
  • a display device layer DPL may be provided on the passivation layer PSV.
  • the display element layer DPL includes a bank BNK, first to fourth electrodes EL1 to EL4, light emitting elements LD, first and second contact electrodes CNE1 and CNE2, and an intermediate electrode CTE. ), and first to third insulating layers INS1 to INS3 .
  • the bank BNK may be located in a peripheral area surrounding at least one side of the emission area EMA of each of the pixels PXL.
  • the bank BNK is a structure defining (or partitioning) the pixel area PXA or the emission area EMA of the corresponding pixel PXL and the pixels PXL adjacent thereto, and may be, for example, a pixel defining layer.
  • the bank BNK is configured to include at least one light blocking material and/or a reflective material to prevent a light leakage defect in which light (or light) leaks between the corresponding pixel PXL and the pixels PXL adjacent thereto. .
  • the bank BNK may include a first opening OP1 and a second opening OP2 exposing components located thereunder.
  • the emission area EMA of each of the pixels PXL may be defined by the first opening OP1 .
  • the second opening OP2 is spaced apart from the first opening OP1 in the pixel area PXA of each of the pixels PXL, and is located at one side (eg, lower or upper side) of the pixel area PXA. may be located adjacent to each other.
  • the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 may be sequentially arranged along the first direction DR1 .
  • the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 may extend in the second direction DR2 .
  • An end of each of the first to fourth electrodes EL1 to EL4 may be located in the second opening OP2 of the bank BNK.
  • the first to fourth electrodes EL1 to EL4 are different from each other in the second opening OP2 after the light emitting devices LD are supplied and aligned in the pixel area PXA during the manufacturing process of the display device DD.
  • the second opening OP2 of the bank BNK is a pixel adjacent to the first electrode EL1 , the second electrode EL2 , the third electrode EL3 , and the fourth electrode EL4 in the second direction DR2 . It may be provided for a separation process to be separated from the electrodes.
  • each of the first to fourth electrodes EL1 to EL4 may be disposed to be spaced apart from an adjacent electrode in the first direction DR1 .
  • the first electrode EL1 may be spaced apart from the second electrode EL2
  • the second electrode EL2 may be spaced apart from the third electrode EL3
  • the third electrode EL3 may be disposed to be spaced apart from the fourth electrode EL4 .
  • Between the first electrode EL1 and the second electrode EL2 , between the second electrode EL2 and the third electrode EL3 , and between the third electrode EL3 and the fourth electrode EL4 are the same
  • the present invention is not limited thereto. According to an embodiment, between the first electrode EL1 and the second electrode EL2 , between the second electrode EL2 and the third electrode EL3 , and between the third electrode EL3 and the fourth electrode EL4 ) may be different from each other.
  • the first to fourth electrodes EL1 to EL4 are made of a material having a constant reflectance so that light emitted from each of the light emitting elements LD travels in an image display direction (eg, a front direction) of the display device.
  • the first to fourth electrodes EL1 to EL4 may be formed of a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal suitable for reflecting light emitted from the light emitting elements LD in an image display direction of the display device.
  • the opaque metal for example, silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium ( Ir), chromium (Cr), titanium (Ti), and a metal such as alloys thereof may be included.
  • the first to fourth electrodes EL1 to EL4 may include a transparent conductive material (or material).
  • the transparent conductive material examples include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium gallium zinc oxide, IGZO), a conductive oxide such as indium tin zinc oxide (ITZO), and a conductive polymer such as poly(3,4-ethylenedioxythiophene) (PEDOT) may be included.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • ITZO indium gallium zinc oxide
  • IGZO a conductive oxide such as indium tin zinc oxide
  • PEDOT poly(3,4-ethylenedioxythiophene)
  • the first to fourth electrodes EL1 to EL4 include a transparent conductive material (or material)
  • the first to fourth electrodes EL1 to EL4 are made of an opaque metal for reflecting the light emitted from the light emitting devices LD in the image display direction of the display device.
  • a separate conductive layer may be added.
  • each of the first to fourth electrodes EL1 to EL4 may be provided and/or formed as a single layer, but the present invention is not limited thereto. According to an embodiment, each of the first to fourth electrodes EL1 to EL4 may be provided and/or formed as a multilayer in which at least two or more of metals, alloys, conductive oxides, and conductive polymers are stacked. . Each of the first to fourth electrodes EL1 to EL4 has at least a double layer or more multilayer to reduce or minimize distortion due to signal delay when transmitting a signal (or voltage) to both ends of each of the light emitting devices LD.
  • each of the first to fourth electrodes EL1 to EL4 may be formed of a multilayer sequentially stacked in the order of indium tin oxide (ITO)/silver (Ag)/indium tin oxide (ITO).
  • ITO indium tin oxide
  • Si silver
  • ITO indium tin oxide
  • the first electrode EL1 may be electrically connected to the driving transistor Tdr of the pixel circuit layer PCL through the first contact hole CH1 of the passivation layer PSV, and the third electrode EL3 may be connected to the passivation layer It may be electrically connected to the driving voltage line DVL of the pixel circuit layer PCL through the second contact hole CH2 of the PSV.
  • the first electrode EL1 may have the same configuration as the first electrode EL1 described with reference to FIG. 7
  • the third electrode EL3 may have the same configuration as the second electrode EL2 described with reference to FIG. 7 . can be
  • a support member may be positioned between each of the first to fourth electrodes EL1 to EL4 and the passivation layer PSV.
  • a bank pattern BNKP may be positioned between each of the first to fourth electrodes EL1 to EL4 and the passivation layer PSV.
  • the bank pattern BNKP may be positioned in the emission area EMA of each pixel PXL.
  • the bank pattern BNKP may change the surface profile (or shape) of each of the first to fourth electrodes EL1 to EL4 to guide the light emitted from the light emitting devices LD in the image display direction of the display device. It may be a support member supporting the first to fourth electrodes EL1 to EL4 .
  • the bank pattern BNKP may be provided between the passivation layer PSV and the first to fourth electrodes EL1 to EL4 in the emission area EMA of the corresponding pixel PXL.
  • the bank pattern BNKP may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the bank pattern BNKP may include a single organic insulating layer and/or a single inorganic insulating layer, but the present invention is not limited thereto.
  • the bank pattern BNKP may be provided in the form of a multilayer in which at least one organic insulating layer and at least one inorganic insulating layer are stacked.
  • the material of the bank pattern BNKP is not limited to the above-described embodiment, and according to an embodiment, the bank pattern BNKP may include a conductive material (or material).
  • the bank pattern BNKP may have a cross section of a trapezoidal shape in which the width becomes narrower from one surface (eg, the upper surface) of the protective layer PSV toward the upper side in the third direction DR3.
  • the present invention is not limited thereto.
  • the bank pattern BNKP has a cross section of a semi-elliptical shape, a semi-circular shape (or a hemispherical shape), etc., in which the width becomes narrower toward the upper side in the third direction DR3 from one surface of the passivation layer PSV.
  • the branch may include a curved surface.
  • the shape of the bank pattern BNKP is not limited to the above-described embodiments and may be variously changed within a range capable of improving the efficiency of light emitted from each of the light emitting devices LD.
  • the bank pattern BNKP may have a bar shape extending along the second direction DR2 when viewed in a plan view, but the present invention is not limited thereto.
  • Each of the first to fourth electrodes EL1 to EL4 may be provided and/or formed on the bank pattern BNKP. Accordingly, since each of the first to fourth electrodes EL1 to EL4 has a surface profile corresponding to the shape of the bank pattern BNKP disposed below the first to fourth electrodes EL1 to EL4, light emitted from the light emitting devices LD is It is reflected by each of the first to fourth electrodes EL1 to EL4 and may further progress in the image display direction of the display device.
  • Each of the bank pattern BNKP and the first to fourth electrodes EL1 to EL4 may function as a reflective member to improve the light efficiency of the display device by guiding the light emitted from the light emitting devices LD in a desired direction. have.
  • the first to fourth electrodes EL1 to EL4 are provided on one surface (eg, an upper surface) of the passivation layer PSV and/or can be formed.
  • Each of the first to fourth electrodes EL1 to EL4 is positioned in the non-display area NDA of the substrate SUB before the light emitting devices LD are aligned in the pixel area PXA of each pixel PXL.
  • the alignment signal eg, a preset or predetermined alignment signal
  • alignment voltage may be received from the driving voltage supply line SGL to function as an alignment electrode (or alignment line) for aligning the light emitting elements LD.
  • the first electrode EL1 is electrically connected to, for example, the first driving voltage supply line SGL1 located in the non-display area NDA of the substrate SUB and is connected to the first driving voltage supply line SGL1 from the first electrode EL1 .
  • the first alignment signal (or first alignment voltage) may be received to function as a first alignment electrode (or a first alignment line).
  • the second electrode EL2 is electrically connected to, for example, a second driving voltage supply line SGL2 located in the non-display area NDA and receives a second alignment signal from the second driving voltage supply line SGL2 . (or the second alignment voltage) may be received to function as a second alignment electrode (or a second alignment line).
  • the third electrode EL3 is, for example, electrically connected to the second driving voltage supply line SGL2 and receives the second alignment signal (or second alignment voltage) from the second driving voltage supply line SGL2 . may function as a third alignment electrode (or a third alignment wire) by receiving the .
  • the fourth electrode EL4 is electrically connected to, for example, a third driving voltage supply line SGL3 located in the non-display area NDA and receives a third alignment signal from the third driving voltage supply line SGL3 . (or the third alignment voltage) may be received to function as a fourth alignment electrode (or a fourth alignment line). In this case, the same second alignment signal (or second alignment voltage) may be applied to the second and third electrodes EL2 and EL3 .
  • the above-described first to fourth alignment signals are applied between the first to fourth electrodes EL1 to EL4 (eg, between the first and second electrodes EL1 and EL2 ).
  • the signals may be signals having a voltage difference and/or a phase difference sufficient to align the light emitting elements LD between the third and fourth electrodes EL3 and EL4 .
  • At least one alignment signal (or alignment voltage) among the first to fourth alignment signals (or alignment voltages) may be an AC signal (or voltage), but the present invention is not limited thereto.
  • the first electrode EL1 and the second electrode EL2 are connected in parallel with a plurality of light emitting devices LD (eg, a plurality of first light emitting devices) connected in parallel therebetween. together with the LD1) constitute the first series terminal SET1, and the third electrode EL3 and the fourth electrode EL4 have a plurality of light emitting elements LD (eg, a plurality of light emitting elements LD) connected in parallel therebetween.
  • the second series terminal SET2 may be formed together with the second light emitting devices LD2 of .
  • first and second series terminals SET1 and SET2 are disposed in the pixel area PXA or the emission area EMA of each pixel PXL, and the first and second series terminals SET1 and SET2 are disposed in the first and second series
  • the stages SET1 and SET2 may constitute the light emitting unit EMU of the corresponding pixel PXL.
  • the first electrode EL1 included in the first series end SET1 may be an anode electrode of the light emitting unit EMU of each pixel PXL, and the third electrode EL3 included in the second series end SET2 . ) may be a cathode electrode of the light emitting unit EMU.
  • each pixel PXL After the light emitting elements LD are aligned in the pixel area PXA of each pixel PXL, in order to independently (or individually) drive the corresponding pixel PXL from the adjacent pixels PXL, in one direction, one direction
  • a portion of each of the first to fourth electrodes EL1 to EL4 positioned between the pixels PXL adjacent in the second direction DR2 is removed so that an end thereof is the second opening OP2 of the bank BNK.
  • the first to fourth electrodes EL1 to EL4 are electrically connected to the first to third driving voltage supply lines SGL1 to SGL3 can be separated into
  • the above-described first to third driving voltage supply lines SGL1 to SGL3 may be connected to driving power after alignment of the light emitting devices LD to transmit a voltage of the driving power to each of the pixels PXL.
  • Each of the light emitting devices LD may be a light emitting diode having a size as small as a nano-scale to a micro-scale, as an example of a microminiature using a material having an inorganic crystal structure.
  • Each of the light emitting devices LD may be a micro light emitting diode manufactured by an etching method or a micro light emitting diode manufactured by a growth method.
  • At least two to tens of light emitting devices LD may be arranged and/or provided in the pixel area PXA of each pixel PXL, but the number of the light emitting devices LD is not limited thereto. . According to an embodiment, the number of light emitting devices LD arranged and/or provided in the pixel area PXA may be variously changed.
  • Each of the light emitting devices LD may emit any one of color light and/or white light.
  • Each of the light emitting elements LD is adjacent to one of the first to fourth electrodes EL1 to EL4 such that an extension direction (or a length L direction) is parallel to the first direction DR1 when viewed in plan and cross-section. It may be aligned on the first insulating layer INS1 between the two electrodes.
  • the light emitting devices LD may be provided in the form of being sprayed in a solution and may be injected into the pixel area PXA of each pixel PXL.
  • the light emitting elements LD may be input to the pixel area PXA of each pixel PXL through an inkjet printing method, a slit coating method, or other various methods.
  • the light emitting devices LD may be mixed with a volatile solvent and supplied to the pixel area PXA through an inkjet printing method or a slit coating method. In this case, when an alignment signal corresponding to each of the first to fourth electrodes EL1 to EL4 provided in the pixel area PXA is applied, between two adjacent electrodes among the first to fourth electrodes EL1 to EL4 are applied.
  • the light emitting devices LD may be aligned between two adjacent electrodes among the first to fourth electrodes EL1 to EL4 .
  • the same alignment signal or alignment voltage
  • the light emitting element is disposed between the second electrode EL2 and the third electrode EL3 .
  • the fields LD may not be aligned.
  • the present invention is not limited thereto.
  • the second electrode when an alignment signal is applied to each of the second and third electrodes EL2 and EL3 , the second electrode may be affected by wiring resistance of the two electrodes and an electric field induced between adjacent electrodes. A potential difference may occur between the alignment signals applied to the EL2 and the third electrode EL3 . In this case, the light emitting elements LD may be aligned between the second and third electrodes EL2 and EL3 .
  • the solvent is evaporated or removed by other methods to finally align and/or provide the light emitting elements LD in the pixel area PXA of each pixel PXL.
  • the light emitting elements LD whose length L direction is parallel to the first direction DR1 are aligned between two adjacent electrodes among the first to fourth electrodes EL1 to EL4 .
  • a length L direction of some of the light emitting devices LD between two adjacent electrodes is parallel to the second direction DR2 and/or a direction inclined to the second direction DR2. may be sorted.
  • at least one reverse light emitting device LDr connected in a reverse direction between two adjacent electrodes may be further disposed.
  • the light emitting devices LD may include a plurality of first light emitting devices LD1 and a plurality of second light emitting devices LD2 .
  • the first light emitting devices LD1 may be disposed between the first electrode EL1 and the second electrode EL2 .
  • the second light emitting elements LD2 may be disposed between the third electrode EL3 and the fourth electrode EL4 .
  • the first light emitting elements LD1 may be aligned in the same direction between the first electrode EL1 and the second electrode EL2 .
  • one end of each of the first light emitting devices LD1 may be connected to the first electrode EL1 , and the other end thereof may be connected to the second electrode EL2 .
  • the first electrode EL1 and the second electrode EL2 may form a first series terminal SET1 together with the first light emitting elements LD1 connected in parallel in the same direction therebetween.
  • the second light emitting elements LD2 may be aligned in the same direction between the third electrode EL3 and the fourth electrode EL4 .
  • the other end of each of the second light emitting elements LD2 may be connected to the third electrode EL3 , and one end thereof may be connected to the fourth electrode EL4 .
  • the third electrode EL3 and the fourth electrode EL4 together with the second light emitting devices LD2 connected in the same direction therebetween may constitute the second series end SET2 .
  • the above-described first and second light emitting devices LD1 and LD2 may be provided and/or formed on the first insulating layer INS1 .
  • the first insulating layer INS1 may include an inorganic insulating layer made of an inorganic material or an organic insulating layer made of an organic material.
  • the first insulating layer INS1 may be formed of an inorganic insulating layer suitable for protecting the light emitting devices LD from the pixel circuit layer PCL of each pixel PXL.
  • the first insulating layer INS1 may include at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the first insulating layer INS1 may be formed of an organic insulating layer suitable for planarizing the supporting surfaces of the light emitting devices LD.
  • the first insulating layer INS1 may include a first via hole VIH1 exposing one region of the first electrode EL1 and a second via hole VIH2 exposing one region of the third electrode EL3. can The first insulating layer INS1 may cover regions other than one region of the first electrode EL1 and one region of the third electrode EL3 .
  • a second insulating layer INS2 may be provided and/or formed on each of the light emitting devices LD.
  • the second insulating layer INS2 is provided and/or formed on the light emitting devices LD to partially cover the outer circumferential surface (or surface) of each of the light emitting devices LD, and each of the light emitting devices LD Both ends may be exposed to the outside.
  • the second insulating layer INS2 may be configured as a single layer or a multilayer, and may include an inorganic insulating layer including at least one inorganic material or an organic insulating layer including at least one organic material.
  • the second insulating layer INS2 may further fix each of the light emitting devices LD.
  • the second insulating layer INS2 may include an inorganic insulating layer suitable for protecting the active layer 12 of each of the light emitting devices LD from external oxygen and moisture.
  • the second insulating layer INS2 may be formed of an organic insulating layer including an organic material according to design conditions of a display device to which the above-described light emitting devices LD are applied as light sources.
  • the second insulating layer INS2 is formed on the light emitting devices LD.
  • the light emitting devices LD it is possible to prevent the light emitting devices LD from being separated from the aligned positions.
  • the gap forms the second insulating layer INS2 .
  • the second insulating layer INS2 may be filled. Accordingly, the second insulating layer INS2 may be formed of an organic insulating layer suitable for filling a gap between the first insulating layer INS1 and the light emitting devices LD.
  • the first and second contact electrodes CNE1 and CNE2 and the intermediate electrode CTE may be provided and/or formed on the first to fourth electrodes EL1 to EL4 .
  • the first and second contact electrodes CNE1 and CEN2 and the intermediate electrode CTE may be configured to electrically more stably connect the first to fourth electrodes EL1 to EL4 and the light emitting devices LD. have.
  • the first contact electrode CNE1 may be provided and/or formed on the first electrode EL1 .
  • the first contact electrode CNE1 may directly contact the first electrode EL1 through the first via hole VIH1 to be connected to the first electrode EL1 .
  • the first contact electrode CNE1 when the capping layer is disposed on the first electrode EL1 , the first contact electrode CNE1 may be disposed on the capping layer and connected to the first electrode EL1 through the capping layer. have.
  • the above-described capping layer may protect the first electrode EL1 from defects occurring during the manufacturing process of the display device, and further strengthen the adhesive force between the first electrode EL1 and the pixel circuit layer PCL positioned thereunder. have.
  • the capping layer may include a transparent conductive material (or material) such as indium zinc oxide (IZO).
  • the first contact electrode CNE1 may be provided and/or formed on one end of each of the first light emitting devices LD1 to be connected to one end of each of the first light emitting devices LD1 . Accordingly, the first electrode EL1 and one end of each of the first light emitting devices LD1 may be electrically connected to each other through the first contact electrode CNE1 .
  • the second contact electrode CNE2 may be provided and/or formed on the third electrode EL3 .
  • the second contact electrode CNE2 may directly contact the third electrode EL3 through the second via hole VIH2 to be connected to the third electrode EL3 .
  • the second contact electrode CNE2 may be disposed on the capping layer and connected to the third electrode EL3 through the capping layer. have.
  • the second contact electrode CNE2 may be provided and/or formed on the other end of each of the second light emitting elements LD2 to be connected to the other end of each of the second light emitting elements LD2 . Accordingly, the third electrode EL3 and the other end of each of the second light emitting elements LD2 may be electrically connected to each other through the second contact electrode CNE2 .
  • the first and second contact electrodes CNE1 and CNE2 are emitted from each of the light emitting elements LD, and light reflected by the first and third electrodes EL1 and EL3 is not lost in the image display direction of the display device. It may be composed of various transparent conductive materials in order to proceed to
  • the first and second contact electrodes CNE1 and CNE2 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium gallium.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnO zinc oxide
  • indium gallium At least one of various transparent conductive materials (or materials) including indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), and the like, and satisfying a predetermined light transmittance (or transmittance) to be substantially transparent or translucent.
  • first and second contact electrodes CNE1 and CNE2 are not limited to the above-described embodiment. According to an embodiment, the first and second contact electrodes CNE1 and CNE2 may be formed of various opaque conductive materials (or materials). The first and second contact electrodes CNE1 and CNE2 may be formed of a single layer or a multilayer.
  • each of the first and second contact electrodes CNE1 and CNE2 may have a bar shape extending in the second direction DR2, but the present invention is not limited thereto.
  • the shapes of the first and second contact electrodes CNE1 and CNE2 may be variously changed within a range electrically stably connected to each of the light emitting devices LD.
  • the shape of each of the first and second contact electrodes CNE1 and CNE2 may be variously changed in consideration of a connection relationship with electrodes disposed below the first and second contact electrodes CNE1 and CNE2.
  • the intermediate electrode CTE may include a first intermediate electrode CTE1 and a second intermediate electrode CTE2 extending in the second direction DR2 .
  • the first intermediate electrode CTE1 is provided on the second electrode EL2 and may overlap the second electrode EL2 when viewed in a plan view.
  • the first intermediate electrode CTE1 may be disposed on the first insulating layer INS1 on the second electrode EL2 to be electrically insulated from the second electrode EL2 .
  • the first intermediate electrode CTE1 is disposed on the other end of each of the first light emitting devices LD1 in the light emitting area EMA of each pixel PXL to electrically and/or It can be physically connected.
  • the second intermediate electrode CTE2 is provided on the fourth electrode EL4 and may overlap the fourth electrode EL4 when viewed in a plan view.
  • the second intermediate electrode CTE2 may be disposed on the first insulating layer INS1 on the fourth electrode EL4 to be electrically insulated from the fourth electrode EL4 .
  • the second intermediate electrode CTE2 is disposed on one end of each of the second light emitting devices LD2 in the light emitting area EMA of each pixel PXL to electrically and/or It can be physically connected.
  • the first intermediate electrode CTE1 and the second intermediate electrode CTE2 may be integrally provided to be connected to each other.
  • the first intermediate electrode CTE1 and the second intermediate electrode CTE2 may be different regions of the intermediate electrode CTE.
  • the first intermediate electrode CTE1 may have the same configuration as the first intermediate electrode CTE1 described with reference to FIG. 7
  • the second intermediate electrode CTE2 may be the second intermediate electrode CTE2 described with reference to FIG. 7 .
  • the intermediate electrode CTE may function as a bridge electrode (or a connection electrode) electrically connecting the other end of each of the first light emitting elements LD1 and one end of each of the second light emitting elements LD2 . That is, the intermediate electrode CTE may be a bridge electrode (or a connection electrode) connecting the first series end SET1 and the second series end SET2 .
  • the intermediate electrode CTE including the first intermediate electrode CTE1 and the second intermediate electrode CTE2 is spaced apart from the second contact electrode CNE2 when viewed in a plan view, and is adjacent to the second contact electrode CNE2. It may have a closed loop shape surrounding (or an edge), but the present invention is not limited thereto. According to an exemplary embodiment, the intermediate electrode CTE may be changed into various shapes within a range for stably connecting the successive first series end SET1 and the second series end SET2 .
  • the first contact electrode CNE1 , the second contact electrode CNE2 , and the intermediate electrode CTE may be disposed to be spaced apart from each other on a plane and cross-section.
  • the first contact electrode CNE1 may face one region of the intermediate electrode CTE, for example, the first intermediate electrode CTE1.
  • the first contact electrode CNE1 and the first intermediate electrode CTE1 may extend in the same direction, for example, in the second direction DR2 .
  • the first contact electrode CNE1 and the first intermediate electrode CTE1 may be spaced apart from each other in the first direction DR1 .
  • the second contact electrode CNE2 may face another region of the intermediate electrode CTE2 , for example, the second intermediate electrode CTE2 .
  • the second contact electrode CNE2 and the second intermediate electrode CTE2 may extend in the second direction DR2 .
  • the second contact electrode CNE2 and the second intermediate electrode CTE2 may be spaced apart from each other in the first direction DR1 .
  • the intermediate electrode CTE has various transparent conductive properties so that light emitted from each of the light emitting elements LD and reflected by the first to fourth electrodes EL1 to EL4 travels in the image display direction of the display device without loss. It may be composed of a material.
  • the intermediate electrode CTE may be disposed on the same layer as the first and second contact electrodes CNE1 and CNE2 and formed through the same process.
  • the intermediate electrode CTE and the first and second contact electrodes CNE1 and CNE2 may be provided and/or formed on the second insulating layer INS2 .
  • the present invention is not limited thereto, and according to embodiments, the intermediate electrode CTE may be provided on a different layer from the first and second contact electrodes CNE1 and CNE2 and may be formed through a different process.
  • a third insulating layer INS3 may be provided and/or formed on the first contact electrode CNE1 , the second contact electrode CNE2 , and the intermediate electrode CTE.
  • the third insulating layer INS3 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the third insulating layer INS3 may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the third insulating layer INS3 may entirely cover the display element layer DPL to prevent moisture or moisture from flowing into the display element layer DPL including the light emitting elements LD from the outside.
  • the display device layer DPL may be configured to selectively further include an optical layer in addition to the third insulating layer INS3 .
  • the display device layer DPL may further include a color conversion layer including color conversion particles that convert light emitted from the light emitting devices LD into light of a specific color.
  • the driving current When a driving current flows from the first power line PL1 to the driving voltage line DVL by the driving transistor Tdr of the pixel circuit layer PCL included in each pixel PXL, the driving current is It may flow into the light emitting unit EMU of each pixel PXL through the first contact hole CH1 .
  • a driving current is supplied to the first electrode EL1 through the first contact hole CH1, and the driving current directly contacts the first electrode EL1 through the first via hole VIH1 ( or connected) to the intermediate electrode CTE via the first light emitting devices LD1 through the first contact electrode CNE1.
  • the first light emitting elements LD1 may emit light with a luminance corresponding to the distributed current.
  • the driving current flowing through the intermediate electrode CTE flows to the second contact electrode CNE2 via the intermediate electrode CTE and the second light emitting devices LD2 . Accordingly, in the second series terminal SET2 , the second light emitting elements LD2 may emit light with a luminance corresponding to the respectively distributed current.
  • each pixel PXL causes the first light emitting elements LD1 of the first series end SET1 and the second light emitting elements LD2 of the second series end SET2 to pass through. It can flow through sequentially. Accordingly, each pixel PXL may emit light with a luminance corresponding to the data signal supplied during each frame period.
  • the first contact electrode CNE1 and the intermediate electrode CTE (eg, the first intermediate electrode CTE1 ) together with the first light emitting devices LD1 , the first electrode EL1 and the second electrode EL2
  • a first series stage SET1 may be configured.
  • the intermediate electrode CTE (eg, the second intermediate electrode CTE2 ) and the second contact electrode CNE2 are connected to the second light emitting devices LD2 , the third electrode EL3 , and the fourth electrode EL4 . Together, the second series stage SET2 may be formed.
  • the first series end ( The intermediate electrode CTE connecting SET1) and the second series terminal SET2 may be simultaneously formed. Accordingly, the manufacturing process of each pixel PXL and a display device including the same may be simplified, and thus product yield may be improved.
  • each pixel PXL is stably driven to reduce the driving current flowing through the display panel of the display device to improve power consumption efficiency. can be improved.
  • FIG. 14A and 14B are plan views schematically illustrating a circuit board according to an embodiment of the present invention
  • FIG. 15 is a schematic cross-sectional view taken along line II to II′ of FIG. 5A
  • FIGS. 16A and 16B are FIG. 5A are enlarged schematic plan views of the EA region of
  • FIG. 17 is a plan view schematically illustrating a display panel before the light emitting devices are aligned
  • FIG. 18 is a plan view schematically illustrating one pixel before the light emitting devices are aligned.
  • the display device DD includes a display panel DP provided with first pads PD1 and a circuit board FB provided with second pads PD2 and a driver DC.
  • a display panel DP provided with first pads PD1 and a circuit board FB provided with second pads PD2 and a driver DC.
  • the display panel DP may be electrically connected to the circuit board FB through the conductive adhesive member ACF.
  • the conductive adhesive member ACF may be provided as an anisotropic conductive film.
  • the conductive adhesive member ACF may include conductive particles PI formed in the adhesive film PF having adhesive properties.
  • the conductive particles PI may electrically connect the first pads PD1 of the display panel DP and the second pads PD2 of the circuit board FB. Accordingly, signals transmitted to the second pads PD2 through the driver DC mounted on the circuit board FB or the voltage of the driving power is applied to the display panel DP through the conductive adhesive member ACF. It may be transmitted to one pad PD1.
  • the first pads PD1 may be provided in the first pad area PA1 positioned in the non-display area NDA of the substrate SUB at set intervals.
  • first to k-th first pads PD1_1 to PD1_k where k is a natural number equal to or greater than 2, may be disposed in the first pad area PA1 .
  • at least one first dummy pad DMP1 and at least one test pad may be disposed in the first pad area PA1 , but the present invention is not limited thereto.
  • the first pads PD1 are connected to the first pads PD1_1 and second bridge patterns BRP2 electrically connected to the first driving voltage supply line SGL1 through the first bridge pattern BRP1.
  • the 1-2 th pads PD1_2 electrically connected to the driving voltage supply wiring SGL2 and the 1-3 th pads PD1_3 electrically connected to the third driving voltage supply wiring SGL3 through the third bridge pattern BRP3 ) may be included.
  • the 1-1 th pad PD1_1 , the 1-2 th pad PD1_2 , and the 1-3 th pad PD1_3 may be electrically connected to the second pads PD2 .
  • the second pads PD2 positioned in the second pad area PA2 of the circuit board FB may be provided on the first base layer BSL1 at set intervals.
  • first to n-th second pads PD2_1 to PD2_n, where n is a natural number equal to or greater than 2 may be disposed in the second pad area PA2 of the first base layer BSL1 .
  • the third pads PD3 positioned in the third pad area PA3 of the circuit board FB may be provided on the first base layer BSL1 at set intervals.
  • first to n+1-th third pads PD3_1 to PD3_n+1, n is a natural number equal to or greater than 2) may be disposed in the third pad area PA3 of the first base layer BSL1 .
  • the number of third pads PD3 is different from the number of second pads PD2, the present invention is not limited thereto.
  • the number of third pads PD3 disposed in the third pad area PA3 may be the same as the number of the second pads PD2 .
  • the second pads PD2 output driving signals input from the timing controller mounted on the printed circuit board PB to the display panel DP, and output the driving signals from the driver DC mounted on the first base layer BSL1 to the display panel DP. It may include a data signal output pad for outputting an output signal, for example, a data signal (or an image signal) to the display panel DP.
  • the second pads PD2 receive a voltage of a predetermined driving power output from a power output pad electrically connected to a power unit mounted on the printed circuit board PB among the output pads OPD of the driving unit DC. It may include power pads PWP output to the display panel DP.
  • the second pads PD2 may include at least one second dummy pad DMP2 .
  • the power pads PWP may include a 2-1 th pad PD2_1 , a 2-2 th pad PD2_2 , and a 2-3 th pad PD2_3 .
  • Each of the 2-1 th pad PD2_1 , the 2-2 th pad PD2_2 , and the 2-3 th pad PD2_3 may be electrically connected to the output pad OPD of the corresponding driver DC.
  • the 2-1 th pad PD2_1 and the 2-2 th pad PD2_2 immediately adjacent in the first direction DR1 are connected to the conductive line CL.
  • the 2-3-th pad PD2_3 may be electrically connected to another output pad OPD (hereinafter, referred to as a 'second output pad') of the driver DC through the conductive line CL.
  • the first output pad OPD and the second output pad OPD may be power output pads electrically connected to a power unit mounted on the printed circuit board PB.
  • the 2-1 and 2-2 pads PD2_1 and PD2_2 are electrically connected to the first output pad OPD of the driving unit DC
  • the 2-1 and 2-2 pads PD2_1 and PD2_2 are electrically connected to each other.
  • the same signal may be applied to PD2_2).
  • the first output pad OPD of the driving unit DC is a first power output pad that supplies the voltage of the driving power of the low potential level
  • the voltage of the driving power of the low potential level is applied to the 2-1 and It may be simultaneously applied to the 2-2nd pads PD2_1 and PD2_2.
  • a signal different from the signal applied to the second-first and second-second pads PD2_1 and PD2_2 may be applied to the 2-3 th pad PD2_3 .
  • the second output pad OPD of the driving unit DC is a second power output pad that supplies a voltage of the driving power of the high potential level
  • the voltage of the driving power of the high potential level is the voltage of the driving power of the high potential level of the second pad 2-3 (PD2_3) may be applied.
  • the driving power of the above-described low potential level may be the second driving power VSS described with reference to FIG. 7
  • the driving power of the above-described high potential level may be the first driving power VDD described with reference to FIG. 7 . have.
  • the 2-1 to 2-3 pads PD2_1 to PD2_3 may be electrically connected to the first pads PD1 disposed on the substrate SUB of the display panel DP.
  • the 2-1 th pad PD2_1 may be electrically connected to the 1-1 th pad PD1_1 through a conductive adhesive member ACF
  • the 2-2 th pad PD2_2 may include a conductive adhesive member ACF.
  • the 2-3 th pad PD2_3 may be electrically connected to the 1-3 th pad PD1_3 through the conductive adhesive member ACF.
  • the 2-1 th pad PD2_1 overlaps the 1-1 th pad PD1_1
  • the 2-2 th pad PD2_2 overlaps the 1-2 th pad PD1_2
  • the 2-th pad PD1_2 The third pad PD2_3 may overlap the 1-3 th pad PD1_3 .
  • the 2-1 th pad PD2_1 is electrically connected to the 1-1 pad PD1_1, and the 2-2 th pad PD2_2 is electrically connected to the 1-2 th pad PD1_2.
  • the present invention is not limited thereto. According to an embodiment, as shown in FIGS.
  • one second pad PD2 for example, a 2-1 th pad PD2_1 , includes the 1-1 th and 1-2 th pads PD1_1 , The same signal may be simultaneously applied to the 1-1 and 1-2 pads PD1_1 and PD1_2 by being electrically connected to PD1_2).
  • the 2-2 th pad PD2_2 may be electrically connected to the 1-3 th pad PD1_3 .
  • the 2-1 th pad PD2_1 may overlap the 1-1 th and 1-2 th pads PD1_1 and PD1_2 as shown in FIG. 16B .
  • the same signal is applied to the 2-1 and 2-2 pads PD2_1 and PD2_2, the same signal, for example, is applied to the 1-1 and 1-2 pads PD1_1 and PD1_2.
  • a voltage of the driving power of a low potential level may be applied. That is, the voltage of the second driving power VSS may be applied to the 1-1 and 1-2 pads PD1_1 and PD1_2.
  • the second driving power supply VSS is connected to the first driving voltage supply line SGL1 .
  • the second driving power supply VSS is connected to the second driving voltage supply line SGL1 .
  • the second driving voltage supply wiring SGL2 is connected to the second driving power supply ( VSS) may be applied.
  • the 1-3 th pads PD1_3 are electrically connected to the third driving voltage supply line SGL3 through the third bridge pattern BRP3, the first driving power supply VDD is connected to the third driving voltage supply line SGL3. ) can be applied.
  • the above-described first to third driving voltage supply lines SGL1 to SGL3 may include first to fourth electrodes provided to each pixel PXL before the light emitting devices LD are aligned in each of the pixels PXL. It may function as an alignment signal supply wiring for applying a corresponding alignment signal (or alignment voltage) to each of the EL1 to EL4 .
  • the first to fourth electrodes EL1 to EL4 of each pixel PXL are first provided to the pixels PXL adjacent in the second direction DR2 .
  • the to fourth electrodes EL1 to EL4 may be provided integrally and connected thereto.
  • the first pads PD1 may be electrically connected to an external alignment signal pad and may not be bonded to the circuit board FB.
  • the first driving voltage supply line SGL1 receives the first alignment signal from the first alignment signal pad electrically connected to the first-first pad PD1_1 among the first to fourth electrodes EL1 to EL4 . may be transmitted to the first electrode EL1 .
  • the second driving voltage supply line SGL2 transmits a second alignment signal from a second alignment signal pad electrically connected to the 1-2 first pad PD1_2 to a second of the first to fourth electrodes EL1 to EL4 . and to the third electrodes EL2 and EL3.
  • the third driving voltage supply line SGL3 may transmit a third alignment signal from a third alignment signal pad electrically connected to the 1-3 th pad PD1_3 to the fourth electrode EL4 .
  • a corresponding alignment signal may be applied to each of the first to fourth electrodes EL1 to EL4 to form an electric field between two adjacent electrodes.
  • the first to third driving voltage supply lines SGL1 to SGL3 may be electrically separated from the first to fourth electrodes EL1 to EL4 .
  • two driving voltage supply wirings among the first to third driving voltage supply wirings SGL1 to SGL3 may be used as power lines to which a voltage of driving power required for driving the pixels PXL is applied,
  • the other driving voltage supply wiring may not play a role other than the alignment signal supply wiring and may be in a floating state.
  • the second and third driving voltage supply wirings SGL2 and SGL3 among the first to third driving voltage supply wirings SGL1 to SGL3 may be used as power lines after the light emitting elements LD are aligned. and the first driving power supply line SGL1 may be in a floating state. Due to the first driving voltage supply line SGL1 in the floating state, when the display panel DP is driven, image quality characteristics may be deteriorated due to unpredictable coupling.
  • the second pad among the second pads PD2 of the circuit board FB attached to the display panel DP after the light emitting devices LD are aligned.
  • the same signal as that of the second-second pad PD2_2, for example, the voltage of the second driving power VSS, is applied to the second-first pad PD2_1 electrically connected to the first driving voltage supply line SGL1. can do.
  • the second pad PD2 of the circuit board FB attached to the display panel DP is shown in FIG. 16B .
  • the same signal may be applied to each of the first and second driving voltage supply lines SGL1 and SGL2 through .
  • the voltage of the second driving power supply VSS is applied to the first driving voltage supply wiring SGL1 and the first driving voltage supply wiring SGL1 is in a floating state after the light emitting elements LD are aligned. can prevent
  • the first driving voltage supply wiring SGL1 to which the voltage of the second driving power VSS is applied is aligned with the second and third driving voltage supply wirings SGL2 and SGL3 to the pixels after alignment of the light emitting elements LD. It can be used as a power line for driving (PXL).
  • first and second driving voltage supply lines SGL1 and SGL2 are used as power lines to which the same signal is applied, voltages of power sources other than the first driving power supply VDD and the second driving power supply VSS are Distortion due to signal delay can be improved by increasing the line width of the power line without additionally arranging a separate power supply line.
  • the voltage of the second driving power VSS is supplied to the first driving voltage supply line SGL1 by using the 2-1 pad PD2_1 of the circuit board FB, additional Since additional pads of the circuit board FB for allocating signals are not required, it is unnecessary to manufacture a new circuit board including additional pads, thereby not increasing the manufacturing cost of the display device.

Landscapes

  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)

Abstract

표시 장치는, 기판의 표시 영역에 제공되고, 서로 이격된 제1 내지 제4 전극들 및 상기 제1 내지 제4 전극들과 전기적으로 연결된 복수의 발광 소자들을 각각 포함한 복수의 화소들; 상기 기판의 비표시 영역의 패드 영역에 제공된 복수의 제1 패드들; 상기 비표시 영역에 제공되며, 구동 전압이 인가되는 제1 내지 제3 배선들; 및 상기 패드 영역과 중첩하며 상기 제1 패드들과 전기적으로 연결된 제2 패드들을 포함한 회로 기판을 포함할 수 있다. 상기 제1 패드들은 상기 제1 배선에 전기적으로 연결된 제1-1 패드, 상기 제2 배선에 전기적으로 연결된 제1-2 패드, 및 상기 제3 배선에 전기적으로 연결된 제1-3 패드를 포함할 수 있다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 신뢰성이 향상된 표시 장치를 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 영역 및 비표시 영역을 포함한 기판; 상기 기판의 상기 표시 영역에 제공되고, 각각이 서로 이격된 제1 내지 제4 전극들 및 상기 제1 내지 제4 전극들과 전기적으로 연결된 복수의 발광 소자들을 포함하는 복수의 화소들; 상기 기판의 상기 비표시 영역의 패드 영역에 제공된 복수의 제1 패드들; 상기 기판의 상기 비표시 영역에 제공되며, 구동 전압이 인가되는 제1 내지 제3 배선들; 및 상기 기판의 상기 패드 영역과 중첩하며 상기 제1 패드들과 전기적으로 연결된 제2 패드들을 포함한 회로 기판을 포함할 수 있다. 여기서, 상기 제1 패드들은 상기 제1 배선에 전기적으로 연결된 제1-1 패드, 상기 제2 배선에 전기적으로 연결된 제1-2 패드, 및 상기 제3 배선에 전기적으로 연결된 제1-3 패드를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 내지 제3 배선들 중 적어도 2개의 배선들에는 동일한 구동 전압이 인가될 수 있다. 또한, 상기 제1 내지 제3 배선들은 상기 제1 내지 제4 전극들에 정렬 신호를 인가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 회로 기판은 상기 제2 패드들에 전기적으로 연결된 복수의 출력 패드들을 구비한 구동부를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 패드들은 상기 제1-1 패드와 전기적으로 연결된 제2-1 패드; 상기 제1-2 패드와 전기적으로 연결된 제2-2 패드; 및 상기 제1-3 패드와 전기적으로 연결된 제2-3 패드를 포함할 수 있다. 여기서, 상기 제2-1 내지 제2-3 패드들 중 상기 제2-1 및 제2-2 패드들은 상기 구동부의 하나의 출력 패드와 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1-1 패드와 상기 제1-2 패드에는 동일한 구동 전압이 인가될 수 있다. 여기서, 상기 제1 배선과 상기 제2 배선에는 동일한 구동 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 배선들에 인가되는 상기 동일한 구동 전압과 상기 제3 배선에 인가되는 구동 전압은 서로 상이할 수 있다. 여기서, 상기 제3 배선에는 제1 구동 전압이 인가되고, 상기 제1 및 제2 배선들에는 상기 제1 구동 전압의 제1 레벨보다 낮은 제2 레벨의 제2 구동 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 패드들 중 하나의 제2 패드는 상기 제1-1 및 제1-2 패드들과 전기적으로 연결될 수 있다. 상기 제1-1 및 제1-2 패드들에는 동일한 구동 전압이 인가될 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는, 상기 기판과 상기 회로 기판 사이에 제공되어 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하는 이방성 도전 필름을 더 포함할 수 있다. 여기서, 이방성 도전 필름은 상기 기판과 상기 회로 기판 사이에 배치된 접착 필름 및 상기 접착 필름 내에 제공되어 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하는 도전 입자들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소들 각각은, 상기 기판 상에 제공된 화소 회로층을 포함할 수 있다. 상기 화소 회로층은 상기 발광 소자들과 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들은, 상기 제1 전극과 상기 제2 전극 사이에 정렬된 제1 발광 소자들; 및 상기 제3 전극과 상기 제4 전극 사이에 정렬된 제2 발광 소자들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 발광 소자들이 정렬되고 상기 제1 내지 제4 전극들은 상기 제1 내지 제3 배선들과 전기적으로 연결될 수 있다. 상기 제1 내지 제3 배선들에 인가되는 상기 정렬 신호는 서로 상이할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 및 제2 발광 소자들이 정렬되고 상기 제1 내지 제4 전극들은 상기 제1 내지 제3 연결 배선들과 전기적으로 분리될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소들 각각은, 상기 제1 전극 상에 제공되어 상기 제1 전극과 상기 제1 발광 소자들 각각의 일 단부를 연결하는 제1 컨택 전극; 상기 제2 및 제4 전극들 상에 각각 제공되어 상기 제1 발광 소자들 각각의 타 단부와 상기 제2 발광 소자들 각각의 일 단부를 연결하는 중간 전극; 및 상기 제3 전극 상에 제공되어 상기 제3 전극과 상기 제2 발광 소자들 각각의 타 단부를 연결하는 제2 컨택 전극을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극, 상기 중간 전극, 및 상기 제2 컨택 전극은 서로 이격되게 배치될 수 있다. 여기서, 상기 중간 전극은 평면 상에서 볼 때 상기 제2 컨택 전극의 적어도 일부를 둘러쌀 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 발광 소자들은 상기 제1 전극과 상기 제2 전극 사이에 병렬 연결된 제1 직렬 단을 이루고, 상기 제2 발광 소자들은 상기 제3 전극과 상기 제4 전극 사이에 병렬 연결된 제2 직렬 단을 이룰 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 전극은 애노드 전극이고, 상기 제3 전극은 캐소드 전극일 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는, 복수의 화소들이 제공되는 표시 영역 및 복수의 제1 패드들이 배치되는 패드 영역을 포함하고 구동 전압이 인가되는 제1 내지 제3 배선들이 배치되는 비표시 영역을 포함한 표시 패널; 상기 표시 패널의 적어도 일측과 접촉하며 상기 제1 패드들과 전기적으로 연결된 제2 패드들을 포함하는 회로 기판; 상기 회로 기판의 적어도 일측과 접촉하는 인쇄 회로 기판; 및 상기 표시 패널과 상기 회로 기판 사이 및 상기 회로 기판과 상기 인쇄 회로 기판 사이에 각각 제공되는 이방성 도전 필름을 포함할 수 있다. 여기서, 상기 제1 패드들은 상기 제1 배선에 전기적으로 연결된 제1-1 패드, 상기 제2 배선에 전기적으로 연결된 제1-2 패드, 및 상기 제3 배선에 전기적으로 연결된 제1-3 패드를 포함할 수 있다. 상기 화소들 각각은 서로 이격된 제1 내지 제4 전극들 및 상기 제1 내지 제4 전극들과 전기적으로 연결된 복수의 발광 소자들을 포함할 수 있다. 상기 제1 내지 제3 배선들 중 적어도 2개의 배선들에는 동일한 구동 전압이 인가될 수 있다. 여기서, 상기 제1 내지 제3 배선들은 상기 제1 내지 제4 전극들에 정렬 신호를 인가할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 내지 제3 정렬 전압 공급 배선들 중 적어도 2개의 정렬 전압 공급 배선에 동일한 구동 전압을 인가하여 화소들의 구동을 위한 전원 라인으로 활용하여 발광 소자들의 정렬 이후 정렬 전압 공급 배선의 일부가 플로팅(floating) 되는 것을 방지할 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 도 1에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 사시도이다.
도 4는 도 3의 표시 장치의 개략적인 분해 사시도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도들이다.
도 6은 도 5a의 Ⅰ ~ Ⅰ’선에 따른 개략적인 단면도이다.
도 7은 도 5a 및 도 5b에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
도 8 및 도 9는 도 5a 및 도 5b에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도들이다.
도 10은 도 8의 Ⅲ ~ Ⅲ’선에 따른 개략적인 단면도이다.
도 11은 도 8의 Ⅳ ~ Ⅳ’선에 따른 개략적인 단면도이다.
도 12는 도 9의 Ⅴ ~ Ⅴ’선에 따른 개략적인 단면도이다.
도 13은 본 발명의 일 실시예에 따른 화소에 흐르는 구동 전류를 나타내는 평면도로서, 일 예로 도 8의 화소에 흐르는 구동 전류의 흐름을 나타낸다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 회로 기판을 개략적으로 도시한 평면도들이다.
도 15는 도 5a의 Ⅱ ~ Ⅱ’선에 따른 개략적인 단면도이다.
도 16a 및 도 16b는 도 5a의 EA 영역을 확대한 개략적인 평면도들이다.
도 17은 발광 소자들이 정렬되기 전의 표시 패널을 개략적으로 도시한 평면도이다.
도 18은 발광 소자들이 정렬되기 전의 하나의 화소를 개략적으로 도시한 평면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 일부 실시예에서, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소(일 예로 ‘제 2 구성요소’)에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 ‘제 3 구성요소’)를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 ‘제 1 구성요소’)가 다른 구성요소 (일 예로 ‘제 2 구성요소’)에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 ‘제 3 구성요소’)가 존재하지 않는 것으로 이해될 수 있다.
본 발명의 하나 이상의 실시예에서, "동일한 층에 형성 및/또는 위치한다"함은 동일한 공정으로 형성되고 동일한 물질을 포함하는 것을 의미할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수(lattice constant)를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13)(일 예로, 발광 소자(LD)의 상단부) 상부에 배치되는 추가 전극(이하 ‘제1 추가 전극’ 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)(일 예로, 발광 소자(LD)의 하단부)의 일 단에 배치되는 하나의 다른 추가 전극(이하 ‘제2 추가 전극’이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 물질(또는 재료)을 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 제1 및 제2 추가 전극들 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 줄이거나 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 인접한 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질(일 예로, 화소 전극들, 인접한 발광 소자들(LD)의 반도체층들)과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상단부)에 제1 추가 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 및 산화타이타늄(TiOx) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
실시예에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 가운데(또는 중앙)에 위치할 수 있다. 활성층(12)은 상기 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 제2 반도체층(13)은 상기 활성층(12)의 외주면을 따라 상기 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 외주면을 따라 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 서로 다른 극성을 갖는 인접한 두 개의 화소 전극들 사이에 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로 도 1에 도시된 발광 소자를 광원으로 사용한 표시 장치의 개략적인 사시도이며, 도 4는 도 3의 표시 장치의 개략적인 분해 사시도이다.
도 1 내지 도 4를 참조하면, 표시 장치(DD)는 표시면, 일 예로, 표시 영역(DD_DA)을 통해 영상(또는 이미지)을 표시할 수 있다.
표시 장치(DD)가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치(DD)는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치(DD)가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 본 발명의 일 실시예에 있어서는 설명의 편의를 위해 표시 장치(DD)가 한 쌍의 장 변과 한 쌍의 단 변을 갖는 직사각 형상인 경우를 나타내었으며 상기 장 변의 연장 방향을 제2 방향(DR2), 상기 단 변의 연장 방향을 제1 방향(DR1), 상기 장 변과 상기 단 변의 연장 방향에 수직한 방향을 제3 방향(DR3)으로 표시하였다. 상술한 바와 같이, 직사각형의 판상으로 제공되는 표시 장치(DD)는 하나의 장 변과 하나의 단 변이 접하는 모서리부가 라운드 형상을 가질 수 있다.
본 발명의 일 실시예에 있어서, 표시 장치(DD)는 적어도 일부가 가요성(flexibility)을 가질 수 있으며, 가요성을 가지는 부분에서 접힐 수 있다.
표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 상기 표시 영역(DD_DA)의 적어도 일측에 제공되는 비표시 영역(DD_NDA)을 포함할 수 있다. 비표시 영역(DD_NDA)은 영상이 표시되지 않는 영역이다. 실시예에 따라, 비표시 영역(DD_NDA)은 표시 영역(DD_DA)의 가장 자리 또는 둘레를 따라 상기 표시 영역(DD_DA)을 둘러쌀 수 있다.
실시예에 따라, 표시 장치(DD)는 감지 영역(SA) 및 비감지 영역(NSA)을 포함할 수 있다. 표시 장치(DD)는 감지 영역(SA)을 통해 영상을 표시할 뿐만 아니라, 전방에서 입사되는 광을 감지할 수 있다. 비감지 영역(NSA)은 감지 영역(SA)의 가장 자리 또는 둘레를 따라 감지 영역(SA)을 둘러쌀 수 있으나, 이는 예시적인 것으로 이에 한정되는 것은 아니다. 도 3에서는 감지 영역(SA)이 라운드 형상의 모서리를 포함한 형상을 가지며 표시 영역(DD_DA)에 대응되도록 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 표시 영역(DA)의 일부 영역이 감지 영역(SA)에 대응될 수도 있다.
상술한 표시 장치(DD)의 감지 영역(SA)의 형상, 크기, 및 배치 위치는, 다양하게 변형될 수 있다.
표시 장치(DD)는 윈도우(WD), 표시 모듈(DM), 회로 기판(FB), 및 수납 부재(BC)를 포함할 수 있다.
윈도우(WD)는 표시 모듈(DM)의 상부에 배치되어 외부 충격으로부터 표시 모듈(DM)을 보호하고, 표시 모듈(DM)로부터 제공되는 영상을 투과 영역(TA)에 투과시킬 수 있다. 윈도우(WD)는 투과 영역(TA) 및 비투과 영역(NTA)을 포함할 수 있다. 실시예에 따라, 비투과 영역(NTA)은 투과 영역(TA)의 가장 자리 또는 둘레를 따라 투과 영역(TA)을 둘러쌀 수 있다.
투과 영역(TA)은 도 3에 도시된 표시 영역(DD-DA)에 대응하는 형상을 가질 수 있다. 즉, 표시장치(DD)의 표시 영역(DD-DA)에 표시되는 영상은 윈도우(WD)의 투과 영역(TA)을 통해 외부에서 시인될 수 있다.
비투과 영역(NTA)은 도 3에 도시된 비표시 영역(DD-NDA)에 대응하는 형상을 가질 수 있다. 비투과 영역(NTA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 다만, 본 발명이 이에 한정되지 않으며, 비투과 영역(NTA)은 생략될 수도 있다.
윈도우(WD)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우(WD)는 전체 또는 일부가 가요성(flexibility)을 가질 수 있다.
표시 모듈(DM)은 윈도우(WD) 및 수납 부재(BC) 사이에 배치될 수 있다. 표시 모듈(DM)은 표시 패널(DP) 및 터치 센서(TS)를 포함할 수 있다.
표시 패널(DP)은 영상을 표시할 수 있다. 표시 패널(DP)로는 유기 발광 다이오드를 발광 소자로 이용하는 유기 발광 표시 패널(organic light emitting diode display panel, OLED panel), 도 1 및 도 2에 도시된 바와 같이 초소형 발광 다이오드를 발광 소자(LD)로 이용하는 초소형 발광 다이오드 표시 패널(nano-scale led display panel), 또는 양자점(quantum dot)과 유기 발광 다이오드를 이용하는 양자점 유기 발광 표시 패널(quantum dot organic light emitting display panel, QD OLED panel) 등과 같은 자발광이 가능한 표시 패널이 사용될 수 있다. 실시예에 따라, 표시 패널(DP)로는 액정 표시 패널(liquid crystal display panel, LCD panel), 전기영동 표시 패널(electro-phoretic display panel, EPD panel), 및 일렉트로웨팅 표시 패널(electro-wetting display panel, EWD panel)과 같은 비발광성 표시 패널이 사용될 수 있다. 표시 패널(DP)로 비발광성 표시 패널이 사용되는 경우, 표시 장치(DD)는 표시 패널(DP)로 광을 공급하는 백라이트 유닛을 구비할 수 있다.
이하, 본 발명에 따른 표시 패널(DP)은 초소형(일 예로, 마이크로 스케일 또는 나노 스케일) 발광 다이오드 표시 패널인 것으로 설명될 수 있다. 그러나, 본 발명이 이에 한정되지 않으며, 실시예에 따라 다양한 표시 패널이 본 발명에 적용될 수 있다.
터치 센서(TS)는 윈도우(WD)와 표시 패널(DP) 사이에 배치될 수 있다. 터치 센서(TS)는 외부에서 인가되는 입력을 감지할 수 있다. 외부에서 인가되는 입력은 다양한 형태로 제공될 수 있다. 예를 들어, 외부 입력은 사용자 신체의 일부, 스타일러스 펜, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 사용자의 손 등 신체의 일부가 접촉하는 입력은 물론, 근접하거나 인접하는 공간 터치(일 예로, 호버링(hovering))도 입력의 일 형태일 수 있다.
터치 센서(TS)는 표시 패널(DP) 상에 직접 배치될 수 있다. 본 실시예에서 터치 센서(TS)는 표시 패널(DP)과 연속공정에 의해 제조될 수 있다. 그러나, 본 발명이 이에 한정되지 않으며, 터치 센서(TS)는 개별 패널로 제공되어, 접착 부재를 통해 표시 패널(DP)과 결합될 수 있다. 다른 예로, 터치 센서(TS)는 생략될 수도 있다.
회로 기판(FB)은 표시 패널(DP)의 일단에 연결되어 표시 패널(DP)에 구동 신호 및 소정의 전압을 제공할 수 있다. 일 예로, 구동 신호는 표시 패널(DP)로부터 영상이 표시되기 위한 신호일 수 있고, 소정의 전압은 표시 패널(DP)의 구동에 필요한 구동 전압일 수 있다. 한편, 도 4를 통해, 회로 기판(FB)이 표시 패널(DP)에 연결된 구조만이 도시되었으나 이에 한정되지 않으며, 표시 장치(DD)는 터치 센서(TS)에 연결된 터치 회로 기판을 더 포함할 수 있다. 터치 회로 기판은 터치 센서(TS)에 터치 구동 신호를 제공할 수 있다. 또한, 본 발명에 따른 회로 기판(FB) 및 표시 패널(DP)을 연결하는 본딩 방식은 터치 회로기판 및 터치 센서(TS)를 연결하는 본딩 방식과 실질적으로 동일할 수 있다.
수납 부재(BC)는 윈도우(WD)와 결합될 수 있다. 수납 부재(BC)는 표시 장치(DD)의 배면을 제공하며, 윈도우(WD)와 결합되어 내부 공간을 정의할 수 있다. 수납 부재(BC)는 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 수납 부재(BC)는 글라스, 플라스틱, 메탈로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 수납 부재(BC)는 내부 공간에 수용된 표시 장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다. 또한, 수납 부재(BC)가 높은 강성을 가진 물질을 포함하는 것으로 설명되나, 이에 한정되지 않으며 수납 부재(BC)는 플렉서블한 물질을 포함할 수 있다. 도시되지 않았으나, 본 발명의 실시 예에 따른 표시 장치(DD)는 폴딩되거나 휘어질 수 있는 특성을 가질 수 있다. 그 결과, 표시 장치(DD)에 포함된 구성들 역시 플렉서블한 성질을 가질 수 있다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시 장치 개략적인 평면도들이며, 도 6은 도 5a의 Ⅰ ~ Ⅰ’선에 따른 개략적인 단면도이다.
도 1, 도 2, 도 5a 내지 도 6을 참조하면, 표시 장치(DD)는 표시 패널(DP), 회로 기판(FB), 및 인쇄회로기판(PB)을 포함할 수 있다.
표시 패널(DP)은 기판(SUB) 및 상기 기판(SUB) 상에 제공된 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)에는 화소들(PXL)과 전기적으로 연결된 배선부가 위치할 수 있다. 또한, 비표시 영역(NDA)은 제1 패드 영역(PA1)을 포함할 수 있다. 제1 패드 영역(PA1)에는 복수의 제1 패드들(PD1)이 위치할 수 있다. 편의를 위하여, 도 5a 및 도 5b에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(pentile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 이에 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
배선부는 구동부, 일 예로, 회로 기판(FB)과 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인을 포함할 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인을 더 포함할 수 있다. 또한, 배선부는 화소들(PXL)에 구동 전압을 인가하는 구동 전압 공급 배선들(SGL)을 더 포함할 수 있다.
구동 전압 공급 배선들(SGL)은 제1 내지 제3 구동 전압 공급 배선들(SGL1 ~ SGL3)을 포함할 수 있다. 제1 내지 제3 구동 전압 공급 배선들(SGL1 ~ SGL3) 중 적어도 2개의 구동 전압 공급 배선들에는 동일한 구동 전압이 인가될 수 있다. 일 예로, 제1 내지 제3 구동 전압 공급 배선들(SGL1 ~ SGL3) 중 제1 및 제2 구동 전압 공급 배선들(SGL1, SGL2)에는 동일한 구동 전압이 인가될 수 있다. 제3 구동 전압 공급 배선 (SGL3)에는 상기 제1 및 제2 구동 전압 공급 배선들(SGL1, SGL2)에 인가되는 구동 전압과 상이한 구동 전압이 인가될 수 있다. 본 발명의 일 실시예에 있어서, 구동 전압 공급 배선들(SGL)은 각각의 화소(PXL)에 발광 소자들(LD)을 정렬할 때 해당 화소(PXL)로 정렬 신호(또는 정렬 전압)를 공급하는 정렬 신호 공급 배선으로 활용될 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
실시예에 따라, 표시 패널(DP) 상에는 터치 센서(TS)가 제공될 수 있다.
회로 기판(FB)은 표시 패널(DP)의 일단 및 인쇄회로기판(PB)의 일단에 연결될 수 있다. 실시예에 따라, 회로 기판(FB)은 플렉서블 인쇄회로기판(flexible printed circuit board, FPCB)으로 제공될 수 있다. 일 예로, 회로 기판(FB)은 도 4에 도시된 바와 같이, 표시 패널(DP)의 일 측면을 따라 접혀 표시 패널(DP)의 배면에 위치할 수 있다.
회로 기판(FB)은 인쇄회로기판(PB)으로부터 입력되는 각종 신호를 처리하여 표시 패널(DP) 측으로 출력할 수 있다. 이를 위해, 회로 기판(FB)의 일 단은 표시 패널(DP)에 부착될 수 있으며, 상기 일 단과 마주보는 타 단은 상기 인쇄회로기판(PB)에 부착될 수 있다. 회로 기판(FB)은 전도성 접착 부재에 의해 표시 패널(DP) 및 인쇄회로기판(PB) 각각에 접속될 수 있다. 전도성 접착 부재는 이방성 도전 필름(ACF)을 포함할 수 있다. 이하, 전도성 접착 부재는 이방성 도전 필름(ACF)으로 설명된다.
회로 기판(FB)은 제1 베이스 층(BSL1) 및 복수의 제2 패드들(PD2)을 포함할 수 있다. 제2 패드들(PD2)은 제1 베이스 층(BSL1)에 정의된 제2 패드 영역(PA2)에 배치될 수 있다. 회로 기판(FB)과 표시 패널(DP)이 접합(본딩)된 경우, 제1 패드 영역(PA1)과 제2 패드 영역(PA2)은 서로 중첩할 수 있다.
제2 패드들(PD2)은 표시 패널(DP)의 제1 패드 영역(PA1)에 배치된 제1 패드들(PD1)과 전기적으로 연결될 수 있다. 그 결과, 제2 패드들(PD2)로부터 전달된 복수개의 신호들이 제1 패드들(PD1)을 통해 화소들(PXL)로 전달될 수 있다. 제1 패드들(PD1)은 이방성 도전 필름(ACF)을 통해 회로 기판(FB)의 제2 패드들(PD2)과 전기적으로 연결될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제1 패드들(PD1)은, 초음파 접합 방식 등을 이용하여 회로 기판(FB)의 제2 패드들(PD2)과 전기적으로 연결될 수도 있다.
회로 기판(FB)은 제1 베이스 층(BSL1) 상에 배치된 복수의 제3 패드들(PD3)을 포함할 수 있다. 회로 기판(FB)에는 인쇄회로기판(PB)의 제4 패드 영역(PA4)과 중첩하는 제3 패드 영역(PA3)이 정의될 수 있고, 상기 제3 패드들(PD3)은 상기 제3 패드 영역(PA3)에 대응되게 상기 제1 베이스 층(BSL1) 상에 위치할 수 있다. 회로 기판(FB)과 인쇄회로기판(PB)이 본딩될 시에, 제3 패드 영역(PA3)과 인쇄회로기판(PB)에 정의된 제4 패드 영역(PA4)이 서로 중첩할 수 있다.
제3 패드들(PD3)은 구동부(DC)를 사이에 두고 평면 상에서 볼 때 제2 패드들(PD2)과 이격될 수 있다. 여기서, 구동부(DC)는 집적회로(integrated circuit, IC)일 수 있다.
구동부(DC)는 제2 패드들(PD2) 및 제3 패드들(PD3)과 전기적으로 연결될 수 있다. 구동부(DC)는 제3 패드들(PD3)을 통해 인쇄회로기판(PB)으로부터 출력된 구동 신호들을 수신하고, 수신된 구동 신호들에 기반하여 화소들(PXL)에 제공될 소정의 신호들 및 소정의 구동 전압(또는 구동 전원) 등을 출력할 수 있다. 상술한 소정의 신호들 및 소정의 구동 전압(또는 구동 전원)은 제2 패드들(PD2)을 통해 대응하는 제1 패드(PD1)로 전달될 수 있다.
상술한 실시예에서는, 구동부(DC)가 회로 기판(FB) 상에 배치된 것으로 설명하였으나, 본 발명이 이에 한정되지 않으며, 실시예에 따라, 구동부(DC)는 표시 패널(DP)의 기판(SUB) 상에 배치(또는 실장)될 수도 있다.
인쇄회로기판(PB)은 표시 패널(DP)의 구동에 필요한 전반적인 구동 신호들 및 전원 신호들을 생성하여, 표시 패널(DP)에 제공할 수 있다. 인쇄회로기판(PB)은 제2 베이스 층(BSL2) 및 제4 패드들(PD4)을 포함할 수 있다. 제4 패드들(PD4)은 제2 베이스 층(BSL2)에 정의된 제4 패드 영역(PA4)에 배치될 수 있다.
제4 패드들(PD4)은 회로 기판(FB)의 제3 패드 영역(PA3)에 배치된 제3 패드들(PD3)과 전기적으로 연결될 수 있다. 그 결과, 제4 패드들(PD4)로부터 전달된 복수의 구동 신호들 및 전원 신호들이 제3 패드들(PD3)을 통해 구동부(DC)로 전달될 수 있다. 제4 패드들(PD4)은 이방성 도전 필름(ACF)을 통해 회로 기판(FB)의 제3 패드들(PD3)과 전기적으로 연결될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제4 패드들(PD4)은 초음파 접합 방식 등을 이용하여 회로 기판(FB)의 제3 패드들(PD3)과 전기적으로 연결될 수도 있다.
도 7은 도 5a 및 도 5b에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 나타낸 회로도이다.
예를 들어, 도 7은 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 일 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 7에서는, 도 5a 및 도 5b에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 7을 참조하면, 하나의 화소(PXL, 이하 ‘화소’라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 또한, 상기 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
상술한 화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2)(일 예로, 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다.
이와 같은 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다. 즉, 스토리지 커패시터(Cst)는 제1 노드(N1)로 전달되는 데이터 신호에 대응하는 전하를 저장할 수 있다.
제1 트랜지스터(T1)(일 예로, 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 발광 소자들(LD) 각각의 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 제1 단자는, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제2 단자에 접속될 수 있고, 상기 제3 트랜지스터(T3)의 제2 단자는 j번째 센싱 라인(SENj)에 접속될 수 있다. 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 센싱 기간(일 예로, 기설정된 또는 소정의 센싱 기간) 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
상기 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 트랜지스터(T1)의 제2 단자에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 “제1 정렬 전극”)과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 “제2 정렬 전극”)과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 직/병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
실시예에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 구동 전압(일 예로, 기설정된 또는 소정의 구동 전압)(또는 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
각각의 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 즉, 발광 유닛(EMU)은 도 7에 도시된 바와 같이 직/병렬 혼합 구조로 구성될 수도 있다.
발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬 단들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 직렬 단들(SET1, SET2) 각각은, 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2)과, 상기 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1)을 포함하고, 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2)을 포함하고, 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)이 일체로 제공되는 경우, 상기 제1 중간 전극(CTE1)과 상기 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제2 직렬 단(SET2)의 제2 전극(EL2)이 상기 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
도 7에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 7에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
화소 회로(PXC)의 구조는 다양하게 변경 실시될 수 있다. 일 예로, 화소 회로(PXC)는 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자들(LD)의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터(boosting capacitor) 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 7에 도시된 실시예에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 8 및 도 9는 도 5a 및 도 5b에 도시된 화소들 중 하나의 화소를 개략적으로 도시한 평면도들이고, 도 10은 도 8의 Ⅲ ~ Ⅲ’선에 따른 개략적인 단면도이고, 도 11은 도 8의 Ⅳ ~ Ⅳ’선에 따른 개략적인 단면도이고, 도 12는 도 9의 Ⅴ ~ Ⅴ’선에 따른 개략적인 단면도이며, 도 13은 본 발명의 일 실시예에 따른 화소에 흐르는 구동 전류를 나타내는 평면도로서, 일 예로 도 8의 화소에 흐르는 구동 전류의 흐름을 나타낸다.
도 8 및 도 9에 있어서, 편의를 위하여 발광 소자들(LD)에 전기적으로 연결된 트랜지스터들(T) 및 상기 트랜지스터들(T)에 연결된 신호 라인들의 도시를 생략하였다.
도 8 내지 도 13에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 하나의 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 본 발명의 일 실시예에 있어서 두 구성들 간의 “연결”이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
또한, 본 발명의 일 실시예에 있어서는 설명의 편의를 위해 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께 방향을 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 1 내지 도 13을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(DD)는 기판(SUB) 상에 제공된 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(일 예로, 내열성)을 갖는 것이 바람직할 수 있다.
기판(SUB)은, 각 화소(PXL)가 배치되는 화소 영역(PXA)을 포함한 표시 영역(DA)과 상기 표시 영역(DA)의 주변에 배치되는(또는 인접한) 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 가장 자리 또는 둘레를 따라 표시 영역(DA)을 둘러쌀 수 있다.
화소들(PXL)은 기판(SUB) 상의 표시 영역(DA) 내에서 제1 방향(DR1)으로 연장된 복수의 화소 행들 및 상기 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장된 복수의 화소 열들에 따라 매트릭스(matrix) 형태 및/또는 스트라이프(stripe) 형태로 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소들(PXL)은 다양한 배열 형태로 기판(SUB)의 표시 영역(DA) 내에 제공될 수 있다.
각각의 화소(PXL)가 제공되는(또는 마련되는) 화소 영역(PXA)은 광이 방출되는 발광 영역 및 상기 발광 영역에 인접한(또는 상기 발광 영역의 주변을 둘러싸는) 주변 영역을 포함할 수 있다. 여기서, 주변 영역이라 함은 광이 방출되지 않는 비발광 영역을 포함할 수 있다.
기판(SUB) 상에는 화소들(PXL)과 전기적으로 연결된 배선부가 위치할 수 있다. 배선부는 각각의 화소(PXL)에 소정의 신호(또는 소정의 전압)를 전달하는 복수의 신호 라인들을 포함할 수 있다. 신호 라인들은, 각각의 화소(PXL)에 스캔 신호를 전달하는 i번째 스캔 라인(Si), 각각의 화소(PXL)에 데이터 신호를 전달하는 j번째 데이터 라인(Dj), 각각의 화소(PXL)에 구동 전원을 전달하는 구동 전압 배선(DVL)을 포함할 수 있다. 실시예에 따라, 배선부는 각각의 화소(PXL)에 발광 제어신호를 전달하는 발광 제어라인을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 배선부는 각각의 화소(PXL)에 연결된 센싱 라인 및 제어 라인을 더 포함할 수도 있다.
각각의 화소(PXL)는 기판(SUB) 상에 제공되며 화소 회로(PXC)를 포함한 화소 회로층(PCL) 및 복수의 발광 소자들(LD)을 포함한 표시 소자층(DPL)을 포함할 수 있다. 발광 소자들(LD)은 각각의 화소(PXL)의 화소 영역(PXA)에 위치할 수 있다.
편의를 위하여, 화소 회로층(PCL)을 우선적으로 설명한 후, 표시 소자층(DPL)에 대해 설명한다.
화소 회로층(PCL)은 버퍼층(BFL), 화소 회로(PXC), 및 보호층(PSV)을 포함할 수 있다.
버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터들(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(PXC)는 적어도 하나 이상의 트랜지스터(T) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 트랜지스터(T)는 발광 소자들(LD)의 구동 전류를 제어하는 구동 트랜지스터(Tdr)(일 예로, 도 7의 T1) 및 구동 트랜지스터(Tdr)에 연결된 스위칭 트랜지스터(Tsw)(일 예로, 도 7의 T2)를 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 화소 회로(PXC)는 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 외에 다른 기능을 수행하는 회로 소자들을 더 포함할 수 있다. 이하의 실시예에서는, 구동 트랜지스터(Tdr) 및 스위칭 트랜지스터(Tsw)를 포괄하여 명명할 때에는 트랜지스터(T) 또는 트랜지스터들(T)이라고 한다. 구동 트랜지스터(Tdr)는 도 7을 참고하여 설명한 제1 트랜지스터(T1)와 동일한 구성일 수 있고, 스위칭 트랜지스터(Tsw)는 도 7을 참고하여 설명한 제2 트랜지스터(T2)와 동일한 구성일 수 있다.
구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각은 반도체 패턴(SCL), 게이트 전극(GE), 제1 단자(ET1), 및 제2 단자(ET2)를 포함할 수 있다. 제1 단자(ET1)는 소스 전극 및 드레인 전극 중 어느 하나의 전극일 수 있으며, 제2 단자(ET2)는 나머지 전극일 수 있다.
반도체 패턴(SCL)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다. 반도체 패턴(SCL)은 제1 단자(ET1)에 접촉하는 제1 접촉 영역과 제2 단자(ET2)에 접촉하는 제2 접촉 영역을 포함할 수 있다. 제1 접촉 영역과 제2 접촉 영역 사이의 영역은 채널 영역일 수 있다. 이러한 채널 영역은 해당 트랜지스터(T)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCL)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 채널 영역은, 일 예로, 불순물이 도핑되지 않은 반도체 패턴으로서, 진성 반도체일 수 있다. 제1 접촉 영역과 제2 접촉 영역은 불순물이 도핑된 반도체 패턴일 수 있다. 게이트 절연층(GI)이 버퍼층(BFL)과 반도체 패턴(SCL)을 커버하기 위하여 상기 버퍼층(BFL) 상에 형성될 수 있다.
게이트 전극(GE)은 반도체 패턴(SCL)의 채널 영역과 대응되도록 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 게이트 절연층(GI) 상에 제공되어 반도체 패턴(SCL)의 채널 영역과 중첩할 수 있다. 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제1 단자(ET1)와 제2 단자(ET2) 각각은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성되며, 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)의 제1 접촉 영역 및 제2 접촉 영역에 접촉할 수 있다. 일 예로, 제1 단자(ET1)는 반도체 패턴(SCL)의 제1 접촉 영역에 접촉하고, 제2 단자(ET2)는 상기 반도체 패턴(SCL)의 제2 접촉 영역에 접촉할 수 있다. 제1 및 제2 단자들(ET1, ET2) 각각은 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1)은 트랜지스터(T)의 게이트 전극(GE)과 게이트 절연층(GI) 상에 형성되고, 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 제2 층간 절연층(ILD2)이 제공 및/또는 형성될 수 있다. 제2 층간 절연층(ILD2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 제2 층간 절연층(ILD2)은 제1 층간 절연층(ILD1)과 동일한 물질을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 층간 절연층(ILD2)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
상술한 실시예에서, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 및 제2 단자들(ET1, ET2)이 게이트 절연층(GI), 제1 및 제2 층간 절연층들(ILD1, ILD2)을 순차적으로 관통하는 컨택 홀을 통해 반도체 패턴(SCL)과 전기적으로 연결된 별개의 전극으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제1 단자(ET1)는 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제1 접촉 영역일 수 있으며, 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 제2 단자(ET2)는 상기 해당 반도체 패턴(SCL)의 채널 영역에 인접한 제2 접촉 영역일 수 있다. 이 경우, 구동 트랜지스터(Tdr)의 제2 단자(ET2)는 브릿지 전극(bridge electrode) 등과 같은 별도의 연결 수단을 통해 해당 화소(PXL)의 발광 소자들(LD)에 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 화소 회로(PXC)에 포함된 트랜지스터들(T)은 저온폴리실리콘 박막 트랜지스터(low temperature polycrystalline silicon thin film transistor, LTPS TFT)로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 화소 회로(PXC)에 포함된 트랜지스터들(T)은 산화물 반도체 박막 트랜지스터로 구성될 수도 있다. 또한, 상술한 실시예에서 트랜지스터들(T)이 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 본 발명이 이에 한정되는 것은 아니며, 트랜지스터들(T)의 구조는 다양하게 변경될 수 있다.
스토리지 커패시터(Cst)는 게이트 절연층(GI) 상에 제공된 하부 전극(LE) 및 제1 층간 절연층(ILD1) 상에 제공되어 상기 하부 전극(LE)과 중첩한 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 구동 트랜지스터(Tdr)와 스위칭 트랜지스터(Tsw) 각각의 게이트 전극(GE) 및 i번째 스캔 라인(Si)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다. 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 일체로 제공될 수 있다. 이 경우, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)의 일 영역으로 간주될 수 있다. 실시예에 따라, 하부 전극(LE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 별개의 구성으로(또는 비일체로) 제공될 수도 있다. 이 경우, 하부 전극(LE)과 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 별도의 연결 수단을 통해 전기적으로 연결될 수 있다.
상부 전극(UE)은 제3 방향(DR3)으로 하부 전극(LE)과 중첩하며, 상기 하부 전극(LE)을 커버할 수 있다. 상부 전극(UE)과 하부 전극(LE)의 중첩 면적을 넓힘으로써 스토리지 커패시터(Cst)의 커패시턴스(capacitance)가 증가될 수 있다. 상부 전극(UE)은 제1 전원 라인(PL1)과 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 제2 층간 절연층(ILD2)에 의해 커버될 수 있다.
화소 회로층(PCL)은 제2 층간 절연층(ILD2) 상에 제공 및/또는 형성된 구동 전압 배선(DVL)을 포함할 수 있다. 구동 전압 배선(DVL)은 도 7을 참고하여 설명한 제2 전원 라인(PL2)과 동일한 구성일 수 있다. 이에 따라, 제2 구동 전원(VSS)의 전압이 상기 구동 전압 배선(DVL)으로 인가될 수 있다. 화소 회로층(PCL)은 제1 구동 전원(VDD)에 연결된 제1 전원 라인(PL1)을 더 포함할 수 있다. 실시예에 따라, 제1 전원 라인(PL1)은 구동 전압 배선(DVL)과 동일한 층에 제공되거나 또는 상기 구동 전압 배선(DVL)과 상이한 층에 제공될 수 있다. 상술한 실시예에 있어서, 구동 전압 배선(DVL)이 트랜지스터들(T)의 제1 및 제2 단자들(ET1, ET2)과 동일한 층에 제공되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 구동 전압 배선(DVL)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층과 동일한 층에 제공될 수도 있다. 즉, 화소 회로층(PCL) 내에서 구동 전압 배선(DVL)의 위치는 다양하게 변경될 수 있다.
제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 도전성 물질(또는 재료)을 포함할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 일 예로, 제1 전원 라인(PL1)과 구동 전압 배선(DVL) 각각은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중막으로 구성될 수 있다.
제1 전원 라인(PL1)은 표시 소자층(DPL)의 일부 구성, 일 예로, 제1 전극(EL1)과 전기적으로 연결되고, 구동 전압 배선(DVL)은 상기 표시 소자층(DPL)의 다른 구성, 일 예로, 제3 전극(EL3)과 전기적으로 연결될 수 있다.
트랜지스터들(T) 및 구동 전압 배선(DVL) 상에는 보호층(PSV)이 제공 및/또는 형성될 수 있다.
보호층(PSV)은 유기 절연막, 무기 절연막, 또는 무기 절연막 상에 배치된 유기 절연막을 포함하는 형태로 제공될 수 있다. 무기 절연막은, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기 절연막은, 예를 들어, 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
보호층(PSV)은 구동 트랜지스터(Tdr)의 제2 단자(ET2)를 노출하는 제1 컨택 홀(CH1)과 구동 전압 배선(DVL)을 노출하는 제2 컨택 홀(CH2)을 포함할 수 있다.
보호층(PSV) 상에 표시 소자층(DPL)이 제공될 수 있다.
표시 소자층(DPL)은 뱅크(BNK), 제1 내지 제4 전극들(EL1 ~ EL4), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2), 중간 전극(CTE), 제1 내지 제3 절연층들(INS1 ~ INS3)을 포함할 수 있다.
뱅크(BNK)는 화소들(PXL) 각각의 발광 영역(EMA)의 적어도 일측을 둘러싼 주변 영역에 위치할 수 있다. 뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 화소들(PXL) 각각의 화소 영역(PXA) 또는 발광 영역(EMA)을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다. 이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 해당 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다.
뱅크(BNK)는 그 하부에 위치한 구성들을 노출시키는 제1 개구(OP1) 및 제2 개구(OP2)를 포함할 수 있다. 화소들(PXL) 각각의 발광 영역(EMA)은 제1 개구(OP1)에 의해 정의될 수 있다. 제2 개구(OP2)는 화소들(PXL) 각각의 화소 영역(PXA) 내에서 제1 개구(OP1)로부터 이격되어 위치하며, 상기 화소 영역(PXA)의 일측(일 예로, 하측 또는 상측)에 인접하여 위치할 수 있다.
제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)은 제2 방향(DR2)으로 연장될 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 각각의 단부는 뱅크(BNK)의 제2 개구(OP2) 내에 위치할 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4)은, 표시 장치(DD)의 제조 과정에서 발광 소자들(LD)이 화소 영역(PXA)에 공급 및 정렬된 이후에는 제2 개구(OP2)에서 다른 전극들(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL)에 제공된 전극들)로부터 분리될 수 있다. 뱅크(BNK)의 제2 개구(OP2)는 제1 전극(EL1), 제2 전극(EL2), 제3 전극(EL3), 및 제4 전극(EL4)이 제2 방향(DR2)으로 인접한 화소들의 전극들과 분리되도록 하는 분리 공정을 위하여 구비될 수 있다.
각 화소(PXL)의 발광 영역(EMA)에서, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 제1 방향(DR1)을 따라 인접한 전극과 이격되게 배치될 수 있다. 일 예로, 제1 전극(EL1)은 제2 전극(EL2)과 이격되게 배치될 수 있고, 상기 제2 전극(EL2)은 제3 전극(EL3)과 이격되게 배치될 수 있으며, 상기 제3 전극(EL3)은 제4 전극(EL4)과 이격되게 배치될 수 있다. 제1 전극(EL1)과 제2 전극(EL2) 사이, 상기 제2 전극(EL2)과 제3 전극(EL3) 사이, 및 상기 제3 전극(EL3)과 제4 전극(EL4) 사이는 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이, 상기 제2 전극(EL2)과 제3 전극(EL3) 사이, 및 상기 제3 전극(EL3)과 제4 전극(EL4) 사이는 서로 상이할 수도 있다.
제1 내지 제4 전극들(EL1 ~ EL4)은 발광 소자들(LD) 각각에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 정면 방향)으로 진행되도록 하기 위하여 일정한 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 내지 제4 전극들(EL1 ~ EL4)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 구성될 수 있다. 도전성 물질(또는 재료)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 적합한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 제1 내지 제4 전극들(EL1 ~ EL4)은 투명 도전성 물질(또는 재료)을 포함할 수 있다. 투명 도전성 물질(또는 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4)이 투명 도전성 물질(또는 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 제1 내지 제4 전극들(EL1 ~ EL4)의 재료가 상술한 재료들에 한정되는 것은 아니다.
또한, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 줄이거나 최소화하기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 일 예로, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 인듐 주석 산화물(ITO)/은(Ag)/인듐 주석 산화물(ITO)의 순으로 순차적으로 적층된 다중막으로 형성될 수도 있다.
제1 전극(EL1)은 보호층(PSV)의 제1 컨택 홀(CH1)을 통해 화소 회로층(PCL)의 구동 트랜지스터(Tdr)와 전기적으로 연결될 수 있고, 제3 전극(EL3)은 보호층(PSV)의 제2 컨택 홀(CH2)을 통해 화소 회로층(PCL)의 구동 전압 배선(DVL)과 전기적으로 연결될 수 있다. 상기 제1 전극(EL1)은 도 7을 참고하여 설명한 제1 전극(EL1)과 동일한 구성일 수 있고, 상기 제3 전극(EL3)은 도 7을 참고하여 설명한 제2 전극(EL2)과 동일한 구성일 수 있다.
실시예에 따라, 제1 내지 제4 전극들(EL1 ~ EL4) 각각과 보호층(PSV) 사이에는 지지 부재가 위치할 수 있다. 일 예로, 도 9 및 도 12에 도시된 바와 같이, 제1 내지 제4 전극들(EL1 ~ EL4) 각각과 보호층(PSV) 사이에 뱅크 패턴(BNKP)이 위치할 수 있다.
뱅크 패턴(BNKP)은 각 화소(PXL)의 발광 영역(EMA)에 위치할 수 있다. 뱅크 패턴(BNKP)은 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 유도하도록 제1 내지 제4 전극들(EL1 ~ EL4) 각각의 표면 프로파일(또는 형상)을 변경하기 위하여 상기 제1 내지 제4 전극들(EL1 ~ EL4)을 지지하는 지지 부재일 수 있다.
뱅크 패턴(BNKP)은 해당 화소(PXL)의 발광 영역(EMA)에서 보호층(PSV)과 제1 내지 제4 전극들(EL1 ~ EL4) 사이에 제공될 수 있다.
뱅크 패턴(BNKP)은 무기 재료를 포함함 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 실시예에 따라, 뱅크 패턴(BNKP)은 단일막의 유기 절연막 및/또는 단일막의 무기 절연막을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 적어도 하나 이상의 유기 절연막과 적어도 하나 이상의 무기 절연막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 실시예에 따라, 뱅크 패턴(BNKP)은 도전성 물질(또는 재료)을 포함할 수도 있다.
뱅크 패턴(BNKP)은, 보호층(PSV)의 일면(일 예로, 상부 면)으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 사다리꼴의 형상의 단면을 가질 수 있으나 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 뱅크 패턴(BNKP)은 보호층(PSV)의 일면으로부터 제3 방향(DR3)을 따라 상부를 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상) 등의 단면을 가지는 곡면을 포함할 수도 있다. 단면 상에서 볼 때, 뱅크 패턴(BNKP)의 형상은 상술한 실시예들에 한정되는 것은 아니며 발광 소자들(LD) 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다. 뱅크 패턴(BNKP)은 평면 상에서 볼 때 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은 뱅크 패턴(BNKP) 상에 제공 및/또는 형성될 수 있다. 이에 따라, 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 그 하부에 배치된 뱅크 패턴(BNKP)의 형상에 대응하는 표면 프로파일을 가지므로, 발광 소자들(LD)에서 방출된 광이 상기 제1 내지 제4 전극들(EL1 ~ EL4) 각각에 의해 반사되어 표시 장치의 화상 표시 방향으로 더욱 진행될 수 있다. 뱅크 패턴(BNKP)과 제1 내지 제4 전극들(EL1 ~ EL4) 각각은 발광 소자들(LD)에서 방출된 광을 원하는 방향으로 유도하여 표시 장치의 광 효율을 향상시키는 반사 부재로 기능할 수 있다. 각 화소(PXL)가 뱅크 패턴(BNKP)을 구비하지 않는 경우, 제1 내지 제4 전극들(EL1 ~ EL4)은 보호층(PSV)의 일면(일 예로, 상부 면) 상에 제공 및/또는 형성될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 각각은, 각 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 정렬되기 전에 기판(SUB)의 비표시 영역(NDA)에 위치한 구동 전압 공급 배선(SGL)으로부터 정렬 신호(일 예로, 기설정된 또는 소정의 정렬 신호)(또는 정렬 전압)를 전달받아 발광 소자들(LD)의 정렬을 위한 정렬 전극(또는 정렬 배선)으로 기능할 수 있다.
제1 전극(EL1)은, 예를 들어, 기판(SUB)의 비표시 영역(NDA)에 위치한 제1 구동 전압 공급 배선(SGL1)과 전기적으로 연결되어 상기 제1 구동 전압 공급 배선(SGL1)으로부터 제1 정렬 신호(또는 제1 정렬 전압)를 전달받아 제1 정렬 전극(또는 제1 정렬 배선)으로 기능할 수 있다. 제2 전극(EL2)은, 예를 들어, 상기 비표시 영역(NDA)에 위치한 제2 구동 전압 공급 배선(SGL2)과 전기적으로 연결되어 상기 제2 구동 전압 공급 배선(SGL2)으로부터 제2 정렬 신호(또는 제2 정렬 전압)를 전달받아 제2 정렬 전극(또는 제2 정렬 배선)으로 기능할 수 있다.
제3 전극(EL3)은, 예를 들어, 상기 제2 구동 전압 공급 배선(SGL2)과 전기적으로 연결되어 상기 제2 구동 전압 공급 배선(SGL2)으로부터 상기 제2 정렬 신호(또는 제2 정렬 전압)를 전달받아 제3 정렬 전극(또는 제3 정렬 배선)으로 기능할 수 있다. 제4 전극(EL4)은, 예를 들어, 상기 비표시 영역(NDA)에 위치한 제3 구동 전압 공급 배선(SGL3)과 전기적으로 연결되어 상기 제3 구동 전압 공급 배선(SGL3)으로부터 제3 정렬 신호(또는 제3 정렬 전압)를 전달받아 제4 정렬 전극(또는 제4 정렬 배선)으로 기능할 수 있다. 이때, 제2 및 제3 전극들(EL2, EL3)에는 동일한 제2 정렬 신호(또는 제2 정렬 전압)가 인가될 수 있다.
상술한 제1 내지 제4 정렬 신호들(또는 정렬 전압들)은, 제1 내지 제4 전극들(EL1 ~ EL4)의 사이(일 예로, 제1 및 제2 전극들(EL1, EL2) 사이와 제3 및 제4 전극들(EL3, EL4) 사이)에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 내지 제4 정렬 신호들(또는 정렬 전압들) 중 적어도 하나의 정렬 신호(또는 정렬 전압)는 교류 신호(또는 전압)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
각 화소(PXL)의 발광 영역(EMA)에서, 제1 전극(EL1)과 제2 전극(EL2)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)(일 예로, 복수의 제1 발광 소자들(LD1))과 함께 제1 직렬 단(SET1)을 구성하고, 제3 전극(EL3)과 제4 전극(EL4)은 그 사이에 병렬 연결된 복수의 발광 소자들(LD)(일 예로, 복수의 제2 발광 소자들(LD2))과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
본 발명의 일 실시예에 있어서, 각 화소(PXL)의 화소 영역(PXA) 또는 발광 영역(EMA)에는 제1 및 제2 직렬 단들(SET1, SET2)이 배치되며, 상기 제1 및 제2 직렬 단들(SET1, SET2)은 해당 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
제1 직렬 단(SET1)에 포함된 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드 전극일 수 있고, 제2 직렬 단(SET2)에 포함된 제3 전극(EL3)은 상기 발광 유닛(EMU)의 캐소드 전극일 수 있다.
각 화소(PXL)의 화소 영역(PXA)에서 발광 소자들(LD)이 정렬된 이후, 해당 화소(PXL)를 인접한 화소들(PXL)로부터 독립적으로(또는 개별적으로) 구동하기 위하여 일 방향, 일 예로, 제2 방향(DR2)으로 인접한 화소들(PXL) 사이에 위치한 제1 내지 제4 전극들(EL1 ~ EL4) 각각의 일부가 제거되어 그 단부가 뱅크(BNK)의 제2 개구(OP2)에 위치할 수 있다. 또한, 상기 화소 영역(PXA)에 발광 소자들(LD)이 정렬된 이후, 제1 내지 제4 전극들(EL1 ~ EL4)은 제1 내지 제3 구동 전압 공급 배선들(SGL1 ~ SGL3)과 전기적으로 분리될 수 있다. 상술한 제1 내지 제3 구동 전압 공급 배선들(SGL1 ~ SGL3)은 발광 소자들(LD)의 정렬 이후에 구동 전원에 연결되어 화소들(PXL) 각각에 구동 전원의 전압을 전달할 수 있다.
발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
각각의 화소(PXL)의 화소 영역(PXA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 화소 영역(PXA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은, 평면 및 단면 상에서 볼 때, 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)에 평행하도록 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 개의 전극들 사이의 제1 절연층(INS1) 상에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 공급될 수 있다. 이때, 상기 화소 영역(PXA)에 제공된 제1 내지 제4 전극들(EL1 ~ EL4) 각각에 대응하는 정렬 신호가 인가되면, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 발광 소자들(LD)이 정렬될 수 있다. 상술한 바와 같이, 제2 및 제3 전극들(EL2, EL3) 각각에는 동일한 정렬 신호(또는 정렬 전압)가 인가되므로, 상기 제2 전극(EL2)과 상기 제3 전극(EL3) 사이에 발광 소자들(LD)이 정렬되지 않을 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 및 제3 전극들(EL2, EL3) 각각으로 정렬 신호가 인가될 때 상기 두 전극들의 배선 저항, 인접한 전극들 사이에서 유도되는 전계에 의한 영향 등으로 인하여 상기 제2 전극(EL2)과 상기 제3 전극(EL3)으로 인가된 정렬 신호들 사이에서 전위 차가 발생할 수도 있다. 이 경우, 제2 및 제3 전극들(EL2, EL3) 사이에 발광 소자들(LD)이 정렬될 수도 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
도 8 및 도 9에서는, 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 길이(L) 방향이 제1 방향(DR1)과 평행한 발광 소자들(LD)이 정렬되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자들(LD) 중 일부는, 인접한 두 전극들 사이에서 그 길이(L) 방향이 제2 방향(DR2) 및/또는 상기 제2 방향(DR2)에 경사진 방향과 평행하게 정렬될 수도 있다. 또한, 실시예에 따라, 인접한 두 전극들 사이에 역방향으로 연결된 적어도 하나의 역방향 발광 소자(LDr)가 더 배치될 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자들(LD)은 복수의 제1 발광 소자들(LD1) 및 복수의 제2 발광 소자들(LD2)을 포함할 수 있다.
제1 발광 소자들(LD1)은 제1 전극(EL1)과 제2 전극(EL2) 사이에 배치될 수 있다. 제2 발광 소자들(LD2)은 제3 전극(EL3)과 제4 전극(EL4) 사이에 배치될 수 있다.
제1 발광 소자들(LD1)은 제1 전극(EL1)과 제2 전극(EL2) 사이에서 동일한 방향으로 정렬될 수 있다. 일 예로, 제1 발광 소자들(LD1) 각각의 일 단부는 제1 전극(EL1)에 연결되고, 그의 타 단부는 제2 전극(EL2)에 연결될 수 있다. 제1 전극(EL1)과 제2 전극(EL2)은 그 사이에 동일한 방향으로 병렬 연결된 제1 발광 소자들(LD1)과 함께 제1 직렬 단(SET1)을 구성할 수 있다.
제2 발광 소자들(LD2)은 제3 전극(EL3)과 제4 전극(EL4) 사이에서 동일한 방향으로 정렬될 수 있다. 일 예로, 제2 발광 소자들(LD2) 각각의 타 단부는 제3 전극(EL3)에 연결되고, 그의 일 단부는 제4 전극(EL4)에 연결될 수 있다. 제3 전극(EL3)과 제4 전극(EL4)은 그 사이에 동일한 방향으로 연결된 제2 발광 소자들(LD2)과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
상술한 제1 및 제2 발광 소자들(LD1, LD2)은, 제1 절연층(INS1) 상에 제공 및/또는 형성될 수 있다.
제1 절연층(INS1)은 무기 재료로 이루어진 무기 절연막 또는 유기 재료로 이루어진 유기 절연막을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 절연층(INS1)은 각각의 화소(PXL)의 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 적합한 무기 절연막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 절연층(INS1)은 발광 소자들(LD)의 지지면을 평탄화시키는 데 적합한 유기 절연막으로 이루어질 수도 있다.
제1 절연층(INS1)은 제1 전극(EL1)의 일 영역을 노출하는 제1 비아 홀(VIH1)과 제3 전극(EL3)의 일 영역을 노출하는 제2 비아 홀(VIH2)을 포함할 수 있다. 제1 절연층(INS1)은 제1 전극(EL1)의 일 영역과 제3 전극(EL3)의 일 영역을 제외한 나머지 영역들을 커버할 수 있다.
발광 소자들(LD) 상에는 각각 제2 절연층(INS2)이 제공 및/또는 형성될 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하며 상기 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다.
제2 절연층(INS2)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다. 제2 절연층(INS2)은 발광 소자들(LD) 각각을 더욱 고정시킬 수 있다. 제2 절연층(INS2)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 적합한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 상술한 발광 소자들(LD)이 광원으로 적용되는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다.
본 발명의 일 실시예에 있어서, 화소들(PXL) 각각의 화소 영역(PXA)에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 제2 절연층(INS2)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 제2 절연층(INS2)을 형성하는 과정에서 상기 제2 절연층(INS2)으로 채워질 수 있다. 이에 따라, 제2 절연층(INS2)은 제1 절연층(INS1)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데에 적합한 유기 절연막으로 구성될 수 있다.
제1 내지 제4 전극들(EL1 ~ EL4) 상에는 제1 및 제2 컨택 전극들(CNE1, CNE2)과 중간 전극(CTE)이 제공 및/또는 형성될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CEN2)과 중간 전극(CTE)은 제1 내지 제4 전극들(EL1 ~ EL4)과 발광 소자들(LD)을 전기적으로 더욱 안정되게 연결하는 구성일 수 있다.
제1 컨택 전극(CNE1)은 제1 전극(EL1) 상에 제공 및/또는 형성될 수 있다. 제1 컨택 전극(CNE1)은 제1 비아 홀(VIH1)에 의해 제1 전극(EL1)과 직접 접촉하여 상기 제1 전극(EL1)과 연결될 수 있다. 실시예에 따라, 제1 전극(EL1) 상에 캡핑 레이어가 배치된 경우, 제1 컨택 전극(CNE1)은 상기 캡핑 레이어 상에 배치되어 상기 캡핑 레이어를 통해 상기 제1 전극(EL1)과 연결될 수 있다. 상술한 캡핑 레이어는 표시 장치의 제조 공정 시 발생하는 불량 등으로부터 제1 전극(EL1)을 보호하고 제1 전극(EL1)과 그 하부에 위치한 화소 회로층(PCL) 사이의 접착력을 더욱 강화시킬 수 있다. 캡핑 레이어는 인듐 아연 산화물(indium zinc oxide, IZO) 등과 같은 투명 도전성 물질(또는 재료)을 포함할 수 있다.
또한, 제1 컨택 전극(CNE1)은 제1 발광 소자들(LD1) 각각의 일 단부 상에 제공 및/또는 형성되어 상기 제1 발광 소자들(LD1) 각각의 일 단부와 연결될 수 있다. 이에 따라, 제1 전극(EL1)과 제1 발광 소자들(LD1) 각각의 일 단부는 제1 컨택 전극(CNE1)을 통해 서로 전기적으로 연결될 수 있다.
제2 컨택 전극(CNE2)은 제3 전극(EL3) 상에 제공 및/또는 형성될 수 있다. 제2 컨택 전극(CNE2)은 제2 비아 홀(VIH2)에 의해 제3 전극(EL3)과 직접 접촉하여 상기 제3 전극(EL3)과 연결될 수 있다. 실시예에 따라, 제3 전극(EL3) 상에 캡핑 레이어가 배치되는 경우, 제2 컨택 전극(CNE2)은 상기 캡핑 레이어 상에 배치되어 상기 캡핑 레이어를 통해 상기 제3 전극(EL3)과 연결될 수 있다.
또한, 제2 컨택 전극(CNE2)은 제2 발광 소자들(LD2) 각각의 타 단부 상에 제공 및/또는 형성되어 상기 제2 발광 소자들(LD2) 각각의 타 단부와 연결될 수 있다. 이에 따라, 제3 전극(EL3)과 제2 발광 소자들(LD2) 각각의 타 단부는 제2 컨택 전극(CNE2)을 통해 전기적으로 서로 연결될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 발광 소자들(LD) 각각으로부터 방출되어 제1 및 제3 전극들(EL1, EL3)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 다양한 불투명 도전성 물질(또는 재료)로 구성될 수도 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)은 단일막 또는 다중막으로 형성될 수도 있다.
평면 상에서 볼 때, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 제2 방향(DR2)으로 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2)의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각의 형상은 그 하부에 배치된 전극들과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
중간 전극(CTE)은 제2 방향(DR2)으로 연장된 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함할 수 있다.
제1 중간 전극(CTE1)은 제2 전극(EL2) 상에 제공되며, 평면 상에서 볼 때, 제2 전극(EL2)과 중첩할 수 있다. 제1 중간 전극(CTE1)은 제2 전극(EL2) 상의 제1 절연층(INS1) 상에 배치되어 상기 제2 전극(EL2)과 전기적으로 절연될 수 있다. 제1 중간 전극(CTE1)은 각 화소(PXL)의 발광 영역(EMA)에서 제1 발광 소자들(LD1) 각각의 타 단부 상에 배치되어 상기 제1 발광 소자들(LD1)과 전기적 및/또는 물리적으로 연결될 수 있다.
제2 중간 전극(CTE2)은 제4 전극(EL4) 상에 제공되며, 평면 상에서 볼 때, 제4 전극(EL4)과 중첩할 수 있다. 제2 중간 전극(CTE2)은 제4 전극(EL4) 상의 제1 절연층(INS1) 상에 배치되어 상기 제4 전극(EL4)과 전기적으로 절연될 수 있다. 제2 중간 전극(CTE2)은 각 화소(PXL)의 발광 영역(EMA)에서 제2 발광 소자들(LD2) 각각의 일 단부 상에 배치되어 상기 제2 발광 소자들(LD2)과 전기적 및/또는 물리적으로 연결될 수 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다. 상기 제1 중간 전극(CTE1)은 도 7을 참고하여 설명한 제1 중간 전극(CTE1)과 동일한 구성일 수 있고, 상기 제2 중간 전극(CTE2)은 도 7을 참고하여 설명한 제2 중간 전극(CTE2)과 동일한 구성일 수 있다. 중간 전극(CTE)은 제1 발광 소자들(LD1) 각각의 타 단부와 제2 발광 소자들(LD2) 각각의 일 단부를 전기적으로 연결하는 브릿지 전극(또는 연결 전극)으로 기능할 수 있다. 즉, 중간 전극(CTE)은 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 연결하는 브릿지 전극(또는 연결 전극)일 수 있다.
제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)을 포함한 중간 전극(CTE)은, 평면 상에서 볼 때, 제2 컨택 전극(CNE2)으로부터 이격되되, 상기 제2 컨택 전극(CNE2)의 주변(또는 가장 자리)을 둘러싸는 폐루프 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 중간 전극(CTE)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 안정적으로 연결하는 범위 내에서 다양한 형상으로 변경될 수 있다.
제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE)은 평면 및 단면 상에서 서로 이격되게 배치될 수 있다.
제1 컨택 전극(CNE1)은 중간 전극(CTE)의 일 영역, 일 예로, 제1 중간 전극(CTE1)과 마주볼 수 있다. 제1 컨택 전극(CNE1)과 제1 중간 전극(CTE1)은 동일한 방향, 일 예로, 제2 방향(DR2)으로 연장될 수 있다. 제1 컨택 전극(CNE1)과 제1 중간 전극(CTE1)은 제1 방향(DR1)으로 이격될 수 있다.
제2 컨택 전극(CNE2)은 중간 전극(CTE2)의 다른 영역, 일 예로, 제2 중간 전극(CTE2)과 마주볼 수 있다. 제2 컨택 전극(CNE2)과 제2 중간 전극(CTE2)은 상기 제2 방향(DR2)으로 연장될 수 있다. 제2 컨택 전극(CNE2)과 제2 중간 전극(CTE2)은 제1 방향(DR1)으로 이격될 수 있다.
중간 전극(CTE)은 발광 소자들(LD) 각각으로부터 방출되어 제1 내지 제4 전극들(EL1 ~ EL4)에 의해 반사된 광이 손실없이 표시 장치의 화상 표시 방향으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다.
중간 전극(CTE)은, 제1 및 제2 컨택 전극들(CNE1, CNE2)과 동일한 층에 위치하여 동일한 공정을 통해 형성될 수 있다. 일 예로, 중간 전극(CTE)과 제1 및 제2 컨택 전극들(CNE1, CNE2)은 제2 절연층(INS2) 상에 제공 및/또는 형성될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라 중간 전극(CTE)은 제1 및 제2 컨택 전극들(CNE1, CNE2)과 상이한 층에 제공되고 상이한 공정을 통해 형성될 수도 있다.
제1 컨택 전극(CNE1), 제2 컨택 전극(CNE2), 및 중간 전극(CTE) 상에는 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제3 절연층(INS3)은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제3 절연층(INS3)은 표시 소자층(DPL)을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다.
실시예에 따라, 표시 소자층(DPL)은 제3 절연층(INS3) 외에도 광학층을 선택적으로 더 포함하여 구성될 수도 있다. 일 예로, 표시 소자층(DPL)은 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색변환 입자들을 포함한 컬러 변환층을 더 포함할 수 있다.
각각의 화소(PXL)에 포함된 화소 회로층(PCL)의 구동 트랜지스터(Tdr)에 의해 제1 전원 라인(PL1)으로부터 구동 전압 배선(DVL)으로 구동 전류가 흐른다고 할 때, 상기 구동 전류는 제1 컨택 홀(CH1)을 통해 각각의 화소(PXL)의 발광 유닛(EMU)으로 유입될 수 있다.
일 예로, 제1 컨택 홀(CH1)을 통해 구동 전류가 제1 전극(EL1)으로 공급되고, 상기 구동 전류는 제1 비아 홀(VIH1)을 통해 상기 제1 전극(EL1)과 직접 접촉하는(또는 연결되는) 제1 컨택 전극(CNE1)을 통해 제1 발광 소자들(LD1)을 경유하여 중간 전극(CTE)으로 흐르게 된다. 이에 따라, 제1 직렬 단(SET1)에서 제1 발광 소자들(LD1)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
중간 전극(CTE)에 흐르는 구동 전류는, 상기 중간 전극(CTE)과 제2 발광 소자들(LD2)을 경유하여 제2 컨택 전극(CNE2)으로 흐르게 된다. 이에 따라, 제2 직렬 단(SET2)에서 제2 발광 소자들(LD2)은 각각으로 분배된 전류에 대응하는 휘도로 발광할 수 있다.
상술한 방식으로, 각각의 화소(PXL)의 구동 전류가, 제1 직렬 단(SET1)의 제1 발광 소자들(LD1) 및 제2 직렬 단(SET2)의 제2 발광 소자들(LD2)을 순차적으로 경유하면서 흐를 수 있다. 이에 따라, 각각의 화소(PXL)는 각각의 프레임 기간 동안 공급되는 데이터 신호에 대응하는 휘도로 발광할 수 있다.
제1 컨택 전극(CNE1)과 중간 전극(CTE)(일 예로, 제1 중간 전극(CTE1))은 제1 발광 소자들(LD1), 제1 전극(EL1), 제2 전극(EL2)과 함께 제1 직렬 단(SET1)을 구성할수 있다. 상기 중간 전극(CTE)(일 예로, 제2 중간 전극(CTE2))과 제2 컨택 전극(CNE2)은 제2 발광 소자들(LD2), 제3 전극(EL3), 제4 전극(EL4)과 함께 제2 직렬 단(SET2)을 구성할 수 있다.
상술한 실시예에 따르면, 제1 직렬 단(SET1)의 제1 컨택 전극(CNE1)과 제2 직렬 단(SET2)의 제2 컨택 전극(CNE2)을 형성하는 단계에서, 상기 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 연결하는 중간 전극(CTE)이 동시에 형성될 수 있다. 이에 따라, 각각의 화소(PXL) 및 이를 구비한 표시 장치의 제조 공정이 단순해져 제품 수율이 향상될 수 있다.
또한, 상술한 실시예에 따르면, 직/병렬 혼합 구조의 발광 유닛(EMU)을 구성함으로써, 각각의 화소(PXL)가 안정적으로 구동되어 표시 장치의 표시 패널에 흐르는 구동 전류를 낮춰 소비 전력 효율이 개선될 수 있다.
도 14a 및 도 14b는 본 발명의 일 실시예에 따른 회로 기판을 개략적으로 도시한 평면도들이고, 도 15는 도 5a의 Ⅱ ~ Ⅱ’선에 따른 개략적인 단면도이고, 도 16a 및 도 16b는 도 5a의 EA 영역을 확대한 개략적인 평면도들이고, 도 17은 발광 소자들이 정렬되기 전의 표시 패널을 개략적으로 도시한 평면도이며, 도 18은 발광 소자들이 정렬되기 전의 하나의 화소를 개략적으로 도시한 평면도이다.
도 14a 내지 도 18에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 1 내지 도 18을 참조하면, 표시 장치(DD)는 제1 패드들(PD1)이 제공된 표시 패널(DP) 및 제2 패드들(PD2)과 구동부(DC)가 제공된 회로 기판(FB)을 포함할 수 있다.
표시 패널(DP)은 전도성 접착 부재(ACF)를 통해 회로 기판(FB)과 전기적으로 연결될 수 있다. 전도성 접착 부재(ACF)는 이방 전도성 필름(anisotropic conductive film)으로 제공될 수 있다. 예를 들어, 전도성 접착 부재(ACF)는 접착성을 갖는 접착 필름(PF) 내에 형성된 도전 입자들(PI)을 포함할 수 있다. 도전 입자들(PI)은 표시 패널(DP)의 제1 패드들(PD1)과 회로 기판(FB)의 제2 패드들(PD2)을 전기적으로 연결할 수 있다. 이에 따라, 회로 기판(FB)에 실장된 구동부(DC)를 통해 제2 패드들(PD2)로 전달된 신호들 또는 구동 전원의 전압은 전도성 접착 부재(ACF)를 통해 표시 패널(DP)의 제1 패드들(PD1)로 전달될 수 있다.
제1 패드들(PD1)은 설정된 간격으로 기판(SUB)의 비표시 영역(NDA)에 위치한 제1 패드 영역(PA1)에 제공될 수 있다. 일 예로, 제1 패드 영역(PA1)에는 제1 내지 제k 개의 제1 패드들(PD1_1 ~ PD1_k, k는 2 이상의 자연수)이 배치될 수 있다. 또한, 제1 패드 영역(PA1)에는 적어도 하나의 제1 더미 패드(DMP1) 및 적어도 하나 이상의 검사 패드가 배치될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
제1 패드들(PD1)은 제1 브릿지 패턴(BRP1)을 통해 제1 구동 전압 공급 배선(SGL1)에 전기적으로 연결된 제1-1 패드(PD1_1), 제2 브릿지 패턴(BRP2)을 통해 제2 구동 전압 공급 배선(SGL2)에 전기적으로 연결된 제1-2 패드(PD1_2), 및 제3 브릿지 패턴(BRP3)을 통해 제3 구동 전압 공급 배선(SGL3)에 전기적으로 연결된 제1-3 패드(PD1_3)를 포함할 수 있다. 제1-1 패드(PD1_1), 제1-2 패드(PD1_2), 및 제1-3 패드(PD1_3)는 제2 패드들(PD2)에 전기적으로 연결될 수 있다.
회로 기판(FB)의 제2 패드 영역(PA2)에 위치한 제2 패드들(PD2)은 설정된 간격으로 제1 베이스 층(BSL1) 상에 제공될 수 있다. 일 예로, 제1 베이스 층(BSL1)의 제2 패드 영역(PA2)에는 제1 내지 제n 개의 제2 패드들(PD2_1 ~ PD2_n, n은 2 이상의 자연수)이 배치될 수 있다.
회로 기판(FB)의 제3 패드 영역(PA3)에 위치한 제3 패드들(PD3)은 설정된 간격으로 제1 베이스 층(BSL1) 상에 제공될 수 있다. 일 예로, 제1 베이스 층(BSL1)의 제3 패드 영역(PA3)에는 제1 내지 제n+1 개의 제3 패드들(PD3_1 ~ PD3_n+1, n은 2 이상의 자연수)이 배치될 수 있다. 상술한 실시예에서는 제3 패드들(PD3)의 개수가 제2 패드들(PD2)의 개수와 상이한 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 패드 영역(PA3)에 배치된 제3 패드들(PD3)의 개수는 제2 패드들(PD2)의 개수와 동일할 수도 있다.
제2 패드들(PD2)은 인쇄회로기판(PB)에 실장된 타이밍 제어부로부터 입력된 구동 신호들을 표시 패널(DP)로 출력하고, 제1 베이스 층(BSL1) 상에 실장된 구동부(DC)로부터 출력되는 신호, 일 예로, 데이터 신호(또는, 영상 신호)를 표시 패널(DP)로 출력하는 데이터 신호 출력 패드를 포함할 수 있다. 또한, 제2 패드들(PD2)은 구동부(DC)의 출력 패드들(OPD) 중 인쇄회로기판(PB)에 실장된 전원부와 전기적으로 연결되는 전원 출력 패드로부터 출력되는 소정의 구동 전원의 전압을 표시 패널(DP)로 출력하는 전원 패드들(PWP)을 포함할 수 있다. 또한, 실시예에 따라, 제2 패드들(PD2)은 적어도 하나의 제2 더미 패드(DMP2)를 포함할 수도 있다.
전원 패드들(PWP)은 제2-1 패드(PD2_1), 제2-2 패드(PD2_2), 및 제2-3 패드(PD2_3)를 포함할 수 있다. 제2-1 패드(PD2_1), 제2-2 패드(PD2_2), 및 제2-3 패드(PD2_3) 각각은 대응하는 구동부(DC)의 출력 패드(OPD)와 전기적으로 연결될 수 있다.
제2-1 내지 제2-3 패드들(PD2_1 ~ PD2_3) 중 제1 방향(DR1)으로 바로 인접한 제2-1 패드(PD2_1)와 제2-2 패드(PD2_2)는 도전 라인(CL)에 의해 구동부(DC)의 동일한 출력 패드(OPD, 이하, ‘제1 출력 패드’라 함)와 전기적으로 연결될 수 있다. 제2-3 패드(PD2_3)는 도전 라인(CL)을 통해 구동부(DC)의 다른 출력 패드(OPD, 이하 ‘제2 출력 패드’라 함)와 전기적으로 연결될 수 있다. 여기서, 제1 출력 패드(OPD)와 제2 출력 패드(OPD)는 인쇄회로기판(PB)에 실장된 전원부와 전기적으로 연결되는 전원 출력 패드일 수 있다.
제2-1 및 제2-2 패드들(PD2_1, PD2_2)이 구동부(DC)의 제1 출력 패드(OPD)에 전기적으로 연결됨에 따라 상기 제2-1 및 제2-2 패드들(PD2_1, PD2_2)에는 동일한 신호가 인가될 수 있다. 만일, 구동부(DC)의 제1 출력 패드(OPD)가 저전위 레벨의 구동 전원의 전압을 공급하는 제1 전원 출력 패드인 경우, 상기 저전위 레벨의 구동 전원의 전압이 상기 제2-1 및 제2-2 패드들(PD2_1, PD2_2)로 동시에 인가될 수 있다.
제2-3 패드(PD2_3)는 제2-1 및 제2-2 패드들(PD2_1, PD2_2)에 인가되는 신호와 상이한 신호가 인가될 수 있다. 만일, 구동부(DC)의 제2 출력 패드(OPD)가 고전위 레벨의 구동 전원의 전압을 공급하는 제2 전원 출력 패드인 경우, 상기 고전위 레벨의 구동 전원의 전압이 상기 제2-3 패드(PD2_3)로 인가될 수 있다. 상술한 저전위 레벨의 구동 전원은 도 7을 참고하여 설명한 제2 구동 전원(VSS)일 수 있고, 상술한 고전위 레벨의 구동 전원은 도 7을 참고하여 설명한 제1 구동 전원(VDD)일 수 있다.
제2-1 내지 제2-3 패드들(PD2_1 ~ PD2_3)은 표시 패널(DP)의 기판(SUB) 상에 배치된 제1 패드들(PD1)과 전기적으로 연결될 수 있다. 일 예로, 제2-1 패드(PD2_1)는 전도성 접착 부재(ACF)를 통해 제1-1 패드(PD1_1)와 전기적으로 연결될 수 있고, 제2-2 패드(PD2_2)는 전도성 접착 부재(ACF)를 통해 제1-2 패드(PD1_2)와 전기적으로 연결될 수 있으며, 제2-3 패드(PD2_3)는 전도성 접착 부재(ACF)를 통해 제1-3 패드(PD1_3)와 전기적으로 연결될 수 있다.
평면 상에서 볼 때, 제2-1 패드(PD2_1)는 제1-1 패드(PD1_1)와 중첩하고, 제2-2 패드(PD2_2)는 제1-2 패드(PD1_2)와 중첩하며, 제2-3 패드(PD2_3)은 제1-3 패드(PD1_3)와 중첩할 수 있다.
상술한 실시예에서는 제2-1 패드(PD2_1)가 제1-1 패드(PD1_1)와 전기적으로 연결되고, 제2-2 패드(PD2_2)가 제1-2 패드(PD1_2)와 전기적으로 연결되어 상기 제1-1 및 제1-2 패드들(PD1_1, PD1_2)에 동일한 신호가 동시에 인가되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 도 14b 및 16b에 도시된 바와 같이, 하나의 제2 패드(PD2), 일 예로, 제2-1 패드(PD2_1)가 제1-1 및 제1-2 패드들(PD1_1, PD1_2)과 전기적으로 연결되어 상기 제1-1 및 제1-2 패드들(PD1_1, PD1_2)에 동일한 신호가 동시에 인가될 수도 있다. 이 경우, 제2-2 패드(PD2_2)가 제1-3 패드(PD1_3)와 전기적으로 연결될 수 있다. 평면 상에서 볼 때, 상기 제2-1 패드(PD2_1)는 도 16b에 도시된 바와 같이 상기 제1-1 및 제1-2 패드들(PD1_1, PD1_2)과 중첩될 수 있다.
상술한 바와 같이, 제2-1 및 제2-2 패드들(PD2_1, PD2_2)에 동일한 신호가 인가되므로, 제1-1 및 제1-2 패드들(PD1_1, PD1_2)에는 동일한 신호, 일 예로, 저전위 레벨의 구동 전원의 전압이 인가될 수 있다. 즉, 제1-1 및 제1-2 패드들(PD1_1, PD1_2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다.
제1-1 패드(PD1_1)가 제1 브릿지 패턴(BRP1)을 통해 제1 구동 전압 공급 배선(SGL1)과 전기적으로 연결되므로, 상기 제1 구동 전압 공급 배선(SGL1)에 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 제1-2 패드(PD1_2)가 제2 브릿지 패턴(BRP2)을 통해 제2 구동 전압 공급 배선(SGL2)과 전기적으로 연결되므로, 상기 제2 구동 전압 공급 배선(SGL2)에 상기 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 제1-3 패드(PD1_3)가 제3 브릿지 패턴(BRP3)을 통해 제3 구동 전압 공급 배선(SGL3)과 전기적으로 연결되므로, 상기 제3 구동 전압 공급 배선(SGL3)에 제1 구동 전원(VDD)의 전압이 인가될 수 있다.
상술한 제1 내지 제3 구동 전압 공급 배선들(SGL1 ~ SGL3)은 상기 화소들(PXL) 각각에 발광 소자들(LD)이 정렬되기 전에, 각 화소(PXL)에 제공된 제1 내지 제4 전극들(EL1 ~ EL4) 각각으로 대응하는 정렬 신호(또는 정렬 전압)를 인가하는 정렬 신호 공급 배선으로 기능할 수 있다. 이때, 각 화소(PXL)의 제1 내지 제4 전극들(EL1 ~ EL4)은, 도 17 및 도 18에 도시된 바와 같이, 제2 방향(DR2)으로 인접한 화소들(PXL)에 제공된 제1 내지 제4 전극들(EL1 ~ EL4)과 일체로 제공되어 연결될 수 있다. 화소들(PXL) 각각에 발광 소자들(LD)이 정렬되기 전, 제1 패드들(PD1)은 외부의 정렬 신호 패드와 전기적으로 연결되고 회로 기판(FB)과 본딩되지 않을 수 있다. 이 경우, 제1 구동 전압 공급 배선(SGL1)은 제1-1 패드(PD1_1)와 전기적으로 연결된 제1 정렬 신호 패드로부터의 제1 정렬 신호를 제1 내지 제4 전극들(EL1 ~ EL4) 중 제1 전극(EL1)으로 전달할 수 있다. 제2 구동 전압 공급 배선(SGL2)은 제1-2 패드(PD1_2)와 전기적으로 연결되는 제2 정렬 신호 패드로부터의 제2 정렬 신호를 제1 내지 제4 전극들(EL1 ~ EL4) 중 제2 및 제3 전극들(EL2, EL3)로 전달할 수 있다. 제3 구동 전압 공급 배선(SGL3)은 제1-3 패드(PD1_3)와 전기적으로 연결되는 제3 정렬 신호 패드로부터의 제3 정렬 신호를 제4 전극(EL4)으로 전달할 수 있다. 제1 내지 제4 전극들(EL1 ~ EL4) 각각으로 대응하는 정렬 신호가 인가되어 인접한 두 전극들 사이에 전계가 형성될 수 있다. 전계가 형성된 상태에서 화소들(PXL) 각각에 발광 소자들(LD)을 공급하면 제1 내지 제4 전극들(EL1 ~ EL4) 중 인접한 두 전극들 사이에 상기 발광 소자들(LD)이 정렬될 수 있다.
발광 소자들(LD)의 정렬 이후, 제1 내지 제3 구동 전압 공급 배선들(SGL1 ~ SGL3)은 제1 내지 제4 전극들(EL1 ~ EL4)과 전기적으로 분리될 수 있다. 이 경우, 제1 내지 제3 구동 전압 공급 배선들(SGL1 ~ SGL3) 중 두 개의 구동 전압 공급 배선들은 화소들(PXL)의 구동에 필요한 구동 전원의 전압이 인가되는 전원 라인으로 활용될 수 있고, 나머지 한 개의 구동 전압 공급 배선은 정렬 신호 공급 배선 이외의 역할을 하지 못하고 플로팅(floating) 상태가 될 수 있다. 일 예로, 제1 내지 제3 구동 전압 공급 배선들(SGL1 ~ SGL3) 중 제2 및 제3 구동 전압 공급 배선들(SGL2, SGL3)이 발광 소자들(LD)의 정렬 이후 전원 라인으로 활용될 수 있고, 제1 구동 전원 공급 배선(SGL1)이 플로팅 상태가 될 수 있다. 플로팅 상태의 제1 구동 전압 공급 배선(SGL1)으로 인하여, 표시 패널(DP) 구동 시 예상할 수 없는 커플링(coupling)에 의한 화질 특성 저하가 발생할 수 있다.
이에, 본 발명의 일 실시예에서는, 도 16a에 도시된 바와 같이, 발광 소자들(LD)의 정렬 이후 표시 패널(DP)에 부착되는 회로 기판(FB)의 제2 패드들(PD2) 중 제1 구동 전압 공급 배선(SGL1)과 전기적으로 연결되는 제2-1 패드(PD2_1)에 제2-2 패드(PD2_2)와 동일한 신호, 일 예로, 제2 구동 전원(VSS)의 전압이 인가되도록 설계할 수 있다. 또한, 도 16b에 도시된 바와 같이, 본 발명의 일 실시예에서는, 발광 소자들(LD)의 정렬 이후 표시 패널(DP)에 부착되는 회로 기판(FB)의 제2 패드들(PD2) 중 제2-1 패드(PD2_1)에 제2 구동 전원(VSS)의 전압이 인가되도록 하여 상기 제2-1 패드(PD2_1)와 전기적으로 연결된 제1-1 및 제1-2 패드들(PD1_1, PD1_2)을 통해 제1 및 제2 구동 전압 공급 배선들(SGL1, SGL2) 각각에 동일한 신호가 인가되도록 설계할 수 있다.
상술한 바와 같이, 제1 구동 전압 공급 배선(SGL1)으로 상기 제2 구동 전원(VSS)의 전압이 인가되어 발광 소자들(LD)의 정렬 이후 상기 제1 구동 전압 공급 배선(SGL1)의 플로팅 상태를 방지할 수 있다. 제2 구동 전원(VSS)의 전압이 인가된 제1 구동 전압 공급 배선(SGL1)은 제2 및 제3 구동 전압 공급 배선들(SGL2, SGL3)과 함께 발광 소자들(LD)의 정렬 이후 화소들(PXL)의 구동을 위한 전원 라인으로 활용될 수 있다. 제1 및 제2 구동 전압 공급 배선들(SGL1, SGL2)이 동일한 신호가 인가되는 전원 라인으로 활용됨에 따라 제1 구동 전원(VDD) 및 상기 제2 구동 전원(VSS)을 제외한 다른 전원의 전압이 공급되는 별도의 전원 라인을 추가로 배치하지 않으면서 전원 라인의 선 폭을 증가시켜 신호 지연에 의한 왜곡을 개선할 수 있다.
또한, 회로 기판(FB)의 제2-1 패드(PD2_1)를 이용하여 기존의 신호, 일 예로, 제2 구동 전원(VSS)의 전압을 제1 구동 전압 공급 배선(SGL1)으로 공급함에 따라 추가 신호들의 할당을 위한 회로 기판(FB)의 추가 패드들이 필요하지 않으므로 추가 패드들을 포함한 신규 회로 기판의 제작이 불필요해져 표시 장치의 제조 비용을 증가시키지 않을 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 표시 영역 및 비표시 영역을 포함한 기판;
    상기 기판의 상기 표시 영역에 제공되고, 서로 이격된 제1 내지 제4 전극들 및 상기 제1 내지 제4 전극들과 전기적으로 연결된 복수의 발광 소자들을 각각 포함하는 복수의 화소들;
    상기 기판의 상기 비표시 영역의 패드 영역에 제공된 복수의 제1 패드들;
    상기 기판의 상기 비표시 영역에 제공되며, 구동 전압이 인가되는 제1 내지 제3 배선들; 및
    상기 기판의 상기 패드 영역과 중첩하며 상기 제1 패드들과 전기적으로 연결된 제2 패드들을 포함한 회로 기판을 포함하고,
    상기 제1 패드들은 상기 제1 배선에 전기적으로 연결된 제1-1 패드, 상기 제2 배선에 전기적으로 연결된 제1-2 패드, 및 상기 제3 배선에 전기적으로 연결된 제1-3 패드를 포함하고,
    상기 제1 내지 제3 배선들 중 적어도 두 개의 배선들에는 동일한 구동 전압이 인가되며,
    상기 제1 내지 제3 배선들은 상기 제1 내지 제4 전극들에 정렬 신호를 인가하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 회로 기판은 상기 제2 패드들에 전기적으로 연결된 복수의 출력 패드들을 구비한 구동부를 더 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 패드들은,
    상기 제1-1 패드와 전기적으로 연결된 제2-1 패드;
    상기 제1-2 패드와 전기적으로 연결된 제2-2 패드; 및
    상기 제1-3 패드와 전기적으로 연결된 제2-3 패드를 포함하고,
    상기 제2-1 내지 제2-3 패드들 중 상기 제2-1 및 제2-2 패드들은 상기 구동부의 하나의 출력 패드와 전기적으로 연결되는, 표시 장치.
  4. 제1 항에 있어서,
    상기 제1-1 패드와 상기 제1-2 패드에는 동일한 구동 전압이 인가되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 배선과 상기 제2 배선에는 동일한 구동 전압이 인가되는, 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 및 제2 배선들에 인가되는 동일한 구동 전압과 상기 제3 배선에 인가되는 구동 전압은 서로 상이한, 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 배선에는 제1 구동 전압이 인가되고, 상기 제1 및 제2 배선들에는 상기 제1 구동 전압의 제1 레벨보다 낮은 제2 레벨의 제2 구동 전압이 인가되는, 표시 장치.
  8. 제1 항에 있어서,
    상기 제2 패드들 중 하나의 제2 패드는 상기 제1-1 및 제1-2 패드들과 전기적으로 연결되는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1-1 및 제1-2 패드들에는 동일한 구동 전압이 인가되는, 표시 장치.
  10. 제1 항에 있어서,
    상기 기판과 상기 회로 기판 사이에 제공되어 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하는 이방성 도전 필름을 더 포함하고,
    상기 이방성 도전 필름은
    상기 기판과 상기 회로 기판 사이에 배치된 접착 필름; 및
    상기 접착 필름 내에 제공되어 상기 제1 패드들과 상기 제2 패드들을 전기적으로 연결하는 도전 입자들을 포함하는, 표시 장치.
  11. 제1 항에 있어서,
    상기 화소들 각각은, 상기 기판 상에 제공되며, 상기 발광 소자들과 전기적으로 연결된 적어도 하나의 트랜지스터를 포함한 화소 회로층을 더 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 발광 소자들은,
    상기 제1 전극과 상기 제2 전극 사이에 정렬된 제1 발광 소자들; 및
    상기 제3 전극과 상기 제4 전극 사이에 정렬된 제2 발광 소자들을 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 및 제2 발광 소자들이 정렬되고, 상기 제1 내지 제4 전극들은 상기 제1 내지 제3 배선들과 전기적으로 연결되는, 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 내지 제3 배선들에 인가되는 상기 정렬 신호는 서로 상이한, 표시 장치.
  15. 제12 항에 있어서,
    상기 제1 및 제2 발광 소자들이 정렬되고, 상기 제1 내지 제4 전극들은 상기 제1 내지 제3 연결 배선들과 전기적으로 분리되는, 표시 장치.
  16. 제12 항에 있어서,
    상기 화소들 각각은,
    상기 제1 전극 상에 제공되어 상기 제1 전극과 상기 제1 발광 소자들 각각의 일 단부를 연결하는 제1 컨택 전극;
    상기 제2 및 제4 전극들 상에 각각 제공되어 상기 제1 발광 소자들 각각의 타 단부와 상기 제2 발광 소자들 각각의 일 단부를 연결하는 중간 전극; 및
    상기 제3 전극 상에 제공되어 상기 제3 전극과 상기 제2 발광 소자들 각각의 타 단부를 연결하는 제2 컨택 전극을 더 포함하는, 표시 장치.
  17. 제16 항에 있어서,
    상기 제1 컨택 전극, 상기 중간 전극, 및 상기 제2 컨택 전극은 서로 이격되게 배치되고,
    상기 중간 전극은 평면 상에서 볼 때 상기 제2 컨택 전극의 적어도 일부를 둘러싸는, 표시 장치.
  18. 제17 항에 있어서,
    상기 제1 발광 소자들은 상기 제1 전극과 상기 제2 전극 사이에 병렬 연결된 제1 직렬 단을 이루고,
    상기 제2 발광 소자들은 상기 제3 전극과 상기 제4 전극 사이에 병렬 연결된 제2 직렬 단을 이루는, 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 전극은 애노드 전극이고, 상기 제3 전극은 캐소드 전극인, 표시 장치.
  20. 복수의 화소들이 제공되는 표시 영역 및 복수의 제1 패드들이 배치되는 패드 영역을 포함하고 구동 전압이 인가되는 제1 내지 제3 배선들이 배치되는 비표시 영역을 포함한 표시 패널;
    상기 표시 패널의 적어도 일측과 접촉하며 상기 제1 패드들과 전기적으로 연결된 제2 패드들을 포함하는 회로 기판;
    상기 회로 기판의 적어도 일측과 접촉하는 인쇄 회로 기판; 및
    상기 표시 패널과 상기 회로 기판 사이 및 상기 회로 기판과 상기 인쇄 회로 기판 사이에 각각 제공되는 이방성 도전 필름을 포함하고,
    상기 제1 패드들은 상기 제1 배선에 전기적으로 연결된 제1-1 패드, 상기 제2 배선에 전기적으로 연결된 제1-2 패드, 및 상기 제3 배선에 전기적으로 연결된 제1-3 패드를 포함하고,
    상기 화소들 각각은 서로 이격된 제1 내지 제4 전극들 및 상기 제1 내지 제4 전극들과 전기적으로 연결된 복수의 발광 소자들을 포함하고,
    상기 제1 내지 제3 배선들 중 적어도 2개의 배선들에 동일한 구동 전압이 인가되며,
    상기 제1 내지 제3 배선들은 상기 제1 내지 제4 전극들에 정렬 신호를 인가하는, 표시 장치.
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