WO2021227065A1 - 显示面板和电子装置 - Google Patents

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WO2021227065A1
WO2021227065A1 PCT/CN2020/090653 CN2020090653W WO2021227065A1 WO 2021227065 A1 WO2021227065 A1 WO 2021227065A1 CN 2020090653 W CN2020090653 W CN 2020090653W WO 2021227065 A1 WO2021227065 A1 WO 2021227065A1
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李蒙
何敏
王迎
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Definitions

  • the present disclosure relates to the field of display technology, and in particular, to a display panel and an electronic device.
  • Transparent display as a brand-new display technology, allows the observer to see the background behind the screen through the display screen. This novel display effect has broadened the application field of the display and has received widespread attention.
  • the first gate line and the second gate line are arranged in the same layer, and the light shielding layer is located in a different layer from the first gate line and the second gate line.
  • the light shielding layer is located on the side of the first gate line and the second gate line facing the base substrate.
  • the material of the light shielding layer is an opaque metal material.
  • the light-shielding layer extends from the overlap with the second power line along the second direction to extend out of the extension, and the orthographic projection of the via on the base substrate falls into the extension The part is in the orthographic projection on the base substrate.
  • the extension portion extends toward the second pixel from an overlap of the light shielding layer and the second power line.
  • the second power line provides a VSS voltage signal.
  • Fig. 4 is a schematic cross-sectional structure view along the line A-A in Fig. 2;
  • FIG. 12 is a schematic plan view of a single pixel after the pattern of the first metal layer is formed in the manufacturing process of the transparent display panel according to some embodiments of the present disclosure
  • the width of the wiring area WA is determined by the widths of the planarization layer 110, the pixel defining layer 130, and the black matrix BM in the wiring area WA.
  • the widths of the planarization layer 110, the pixel defining layer 130, and the black matrix BM in the wiring area WA also determine the boundary between the wiring area WA and the light-transmitting area TA.
  • the planarization layer 110, the pixel defining layer 130, and the black matrix BM in the wiring area WA need to completely cover the first gate line GL1 and the second gate line GL2 in the wiring area WA to prevent the first gate line GL1 Reflects light with the second gate line GL2.
  • the second gate line GL2 in the wiring area WA is farther away from the second light transmission area TA2 than the end of the second gate line GL2 close to the second light transmission area TA2.
  • FIGS. 8 and 9 show that the extension portion 221 extends from the overlap of the light-shielding layer 22 and the second power line VSSL toward the pixel where the first light-transmitting area TA1 is located, those skilled in the art can understand that in other implementations In an example, the extension portion 221 may also extend from the overlap of the light-shielding layer 22 and the second power line VSSL toward the pixel where the second light-transmitting area TA2 is located.
  • the first sub-pixel driving circuit SPC1, the second sub-pixel driving circuit SPC2, the third sub-pixel driving circuit SPC3, and the fourth sub-pixel driving circuit SPC4 are sequentially arranged away from the light-transmitting area TA of the pixel P.
  • a spacer region 42 is provided between the second capacitor electrode CstE2 and the third active layer T3a in the first sub-pixel driving circuit SPC1 and the fourth sub-pixel driving circuit SPC4.
  • the spacing area 42 is larger than the spacing in the second sub-pixel driving circuit SPC2 and the third sub-pixel driving circuit SPC3, so as to facilitate subsequent driving in the first sub-pixel driving circuit SPC1 and the fourth sub-pixel.
  • a via hole is formed in the spacer region 42.
  • the second capacitor electrode CstE2 of the second sub-pixel driving circuit SPC2 and the third sub-pixel driving circuit SPC3 is provided with a notch region 43 in the middle, and there is no active material layer 40 in the spacer region 42 and the notch region 43.
  • the pattern of the active material layer 40 in the first sub-pixel driving circuit SPC1 and the pattern of the active material layer 40 in the fourth sub-pixel driving circuit SPC4 are opposite to each other.
  • the positions of the subsequently formed detection lines SL are approximately mirror-symmetrical.
  • the pattern of the active material layer 40 in the second sub-pixel driving circuit SPC2 and the pattern of the active material layer 40 in the third sub-pixel driving circuit SPC3 are relative to those subsequently formed.
  • the position of the detection line SL is approximately mirror-symmetrical.
  • the pattern of the active material layer 40 is formed in the display area DA but not in the light-transmitting area TA.
  • the light-transmitting area TA includes the base substrate 10 and the first insulating layer 30 disposed on the base substrate 10. .
  • the first power supply connection line VDDLS extends along the first direction X, spans the four sub-pixel driving circuits, and is configured to be electrically connected to the first power supply line VDDL to be formed later.
  • the first power connection line VDDLS may be electrically connected to the second auxiliary line 63, and the two are, for example, an integrated structure.
  • FIG. 11 is a schematic diagram of a plan structure of a single pixel after a pattern of a third metal layer is formed in the manufacturing process of a transparent display panel according to some embodiments of the present disclosure
  • FIG. 20 is a schematic diagram of a cross-sectional structure along the line A-A in FIG. 11.
  • the pattern of the third metal layer 80 is then formed. Specifically, a third metal film is deposited on the base substrate with the aforementioned pattern, and the third metal film is patterned through a patterning process. A third metal layer pattern is formed on the third insulating layer 70.
  • the patterning process of the four insulating films forms the pattern of the fourth insulating layer 90, and the pattern of the fourth insulating layer 90 has a via hole in each pixel sub-driving circuit.
  • a planarization film is coated on the base substrate 10 on which the pattern of the fourth insulating layer 90 is formed, and the patterning of the planarization layer 110 is formed by patterning the planarization film, such as exposure, development, and etching.
  • the pattern of the layer 110 is only arranged in the display area DA of the pixel P, not in the light-transmitting area TA.
  • the pattern of the planarization layer 110 also has a via hole in each pixel sub-driving circuit.

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Abstract

一种显示面板和电子装置，所述显示面板包括：衬底基板；以及设置在衬底基板上阵列排布的多个像素，所述多个像素包括第一像素和第二像素，第一像素包括沿第一方向依次排列的第一透光区域和第一显示区域，第二像素包括沿第一方向依次排列的第二透光区域和第二显示区域，所述第一像素和第二像素在大致垂直于第一方向的第二方向上相邻，所述第一透光区域和第二透光区域在所述第二方向上相邻；所述显示面板还包括：第一栅线和第二栅线，设置在所述第二方向上相邻的第一透光区域和第二透光区域之间，所述第一栅线和第二栅线均沿第一方向延伸，所述第一透光区域与所述第一栅线邻接，所述第二透光区域与所述第二栅线邻接。

Description

显示面板和电子装置 技术领域
本公开涉及显示技术领域，尤其涉及一种显示面板和电子装置。
背景技术
透明显示作为一种全新的显示技术，可以让观察者透过显示屏幕看到屏幕后方的背景，这种新颖的显示效果拓宽了显示器的应用领域，因而受到了广泛的关注。
公开内容
本公开一些实施例提供一种显示面板，包括：衬底基板；以及设置在衬底基板上阵列排布的多个像素，所述多个像素包括第一像素和第二像素，第一像素包括沿第一方向依次排列的第一透光区域和第一显示区域，第二像素包括沿第一方向依次排列的第二透光区域和第二显示区域，所述第一像素和第二像素在大致垂直于第一方向的第二方向上相邻，所述第一透光区域和第二透光区域在所述第二方向上相邻；所述显示面板还包括：第一栅线和第二栅线，设置在所述第二方向上相邻的第一透光区域和第二透光区域之间，所述第一栅线和第二栅线均沿第一方向延伸，所述第一透光区域与所述第一栅线邻接，所述第二透光区域与所述第二栅线邻接。
在一些实施例中，所述的显示面板，还包括：走线区域，设置在所述相邻的第一透光区域和第二透光区域之间，所述走线区域在第一方向上的长度、所述第一透光区域在第一方向上的长度以及所述第二透光区域在第一方向上的长度相等，所述走线区域与所述相邻的第一透光区域和第二透光区域均对齐且邻接，所述第一栅线和第二栅线均沿所述第一方向穿过所述走线区域。
在一些实施例中，所述显示面板包括依次设置在衬底基板上的平坦层以及像素界定层，所述平坦层在衬底基板上的正投影以及像素界定层在衬底基板上的正投影与所述第一透光区域在衬底基板上的正投影、第二透光区域在衬底基板上的正投影以及所述走线区域在衬底基板上的正投影中的任一个均不交叠。
在一些实施例中，所述第一栅线和所述第二栅线之间具有间隙，所述显示面 板还包括沿所述第一方向延伸且位于所述相邻的第一透光区域和第二透光区域之间的遮光层，所述间隙位于所述走线区域中的部分在所述衬底基板的投影落入所述遮光层在所述衬底基板上的正投影内。
在一些实施例中，所述第一栅线和所述第二栅线同层设置，所述遮光层与所述第一栅线和所述第二栅线位于不同的层。
在一些实施例中，所述遮光层位于所述第一栅线和第二栅线的面向所述衬底基板的一侧。
在一些实施例中，所述的显示面板，其中，所述走线区域在所述第二方向上的宽度大于或等于所述遮光层在所述第二方向上的宽度。
在一些实施例中，所述遮光层在所述第一方向上的长度大于或等于所述走线区域在所述第一方向上的长度。
在一些实施例中，所述遮光层在衬底基板上正投影与第一透光区域在衬底基板上的正投影不交叠且与第二透光区域在衬底基板上的正投影也不交叠。
在一些实施例中，其中所述遮光层的材料为不透明金属材料。
在一些实施例中，所述的显示面板还包括：栅极绝缘层，设置在所述第一栅线和第二栅线的朝向衬底基板的一侧且位于所述遮光层远离衬底基板的一侧，其中在所述走线区域内，所述栅极绝缘层包括第一部分和第二部分，所述第一部分在衬底基板上的正投影与所述第一栅线在衬底基板上的正投影重合，所述第二部分在衬底基板上的正投影与所述第二栅线在衬底基板上的正投影重合。
在一些实施例中，所述显示面板还包括：第二电源线，沿所述第二方向延伸，所述第二电源线配置为提供恒定电压至所述第一像素和第二像素，所述遮光层通过过孔与所述第二电源线电连接。
在一些实施例中，所述遮光层自与所述第二电源线的相交叠处沿所述第二方向延伸出延伸部，所述过孔在衬底基板上的正投影落入所述延伸部在衬底基板上的正投影内。
在一些实施例中，所述延伸部自所述遮光层与所述第二电源线的相交叠处向所述第一像素延伸。
在一些实施例中，所述延伸部自所述遮光层与所述第二电源线的相交叠处向所述第二像素延伸。
在一些实施例中，所述第二电源线提供VSS电压信号。
在一些实施例中，第一像素还包括位于第一显示区域内子像素驱动电路，所述第二像素还包括位于第二显示区域内的子像素驱动电路，所述第一栅线电连接至所述第一像素的子像素驱动电路以向第一像素提供第一控制信号，所述第二栅线电连接至所述第一像素的子像素驱动电路以向第二像素提供第二控制信号。
在一些实施例中，所述显示面板为OLED显示面板。
本公开一些实施例提供一种电子装置，包括前述实施例所述的显示面板。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
图1为根据本公开一些实施例的透明显示面板的平面示意图；
图2为图1中区域A的放大示意图；
图3为根据本公开一些实施例的像素的显示区域的截面结构示意图；
图4为图2中沿线A-A的截面结构示意图；
图5为图2中沿线A-A的截面结构示意图；
图6为根据本公开一些实施例提供的透明显示面板的部分平面示意图；
图7为图6中沿线B-B的截面结构示意图；
图8为图6中区域B的放大示意图；
图9为图8中沿线C-C的截面结构示意图；
图10为根据本公开一些实施例的单个子像素的电路图；
图11为根据本公开一些实施例的透明显示面板的单个像素的平面结构示意图；
图12为根据本公开一些实施例的透明显示面板在制造过程中形成第一金属层的图案后单个像素的平面结构示意图；
图13为图12中沿线A-A的截面结构示意图；
图14为根据本公开一些实施例的透明显示面板在制造过程中形成有源材料层的图案后单个像素的平面结构示意图；
图15为图14中沿线A-A的截面结构示意图；
图16为根据本公开一些实施例的透明显示面板在制造过程中形成第二金属层的图案后单个像素的平面结构示意图；
图17为图16中沿线A-A的截面结构示意图；
图18为根据本公开一些实施例的透明显示面板在制造过程中形成第三绝缘层的图案后单个像素的平面结构示意图；
图19为图18中沿线A-A的截面结构示意图；
图20为图11中沿线A-A的截面结构示意图；
图21为根据本公开一些实施例的透明显示面板在制造过程中形成第四绝缘层和平坦化层的图案后单个像素的平面结构示意图；
图22为图21中沿线A-A的截面结构示意图；
图23为根据本公开一些实施例的透明显示面板在制造过程中形成阳极层的图案后单个像素的平面结构示意图；
图24为图23中沿线A-A的截面结构示意图；
图25为根据本公开一些实施例的透明显示面板在制造过程中形成像素界定层、发光材料层、阴极和封装层图案的图案后单个像素的平面结构示意图；
图26为图25中沿线A-A的截面结构示意图。
具体实施方式
下面结合附图和实施例对本公开作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与发明相关的部分。
需要说明的是，在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互组合。
另外，在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本披露实施例的全面理解。然而明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。
应该理解的是，尽管在这里可使用术语第一、第二等来描述不同的元件，但是这些元件不应受这些术语的限制。这些术语仅是用来将一个元件与另一个元件区分开来。例如，在不脱离示例实施例的范围的情况下，第一元件可以被命名为第二元件，类似地，第二元件可以被命名为第一元件。如在这里使用的术语“和/或”包括一个或多个相关所列的项目的任意组合和所有组合。
应该理解的是，当元件或层被称作“形成在”另一元件或层“上”时，该元件或层可以直接地或间接地形成在另一元件或层上。也就是，例如，可以存在中间元件或中间层。相反，当元件或层被称作“直接形成在”另一元件或层“上” 时，不存在中间元件或中间层。应当以类似的方式来解释其它用于描述元件或层之间的关系的词语(例如，“在...之间”与“直接在…之间”、“相邻的”与“直接相邻的”等)。
本文中使用的术语仅是为了描述特定实施例的目的，而不意图限制实施例。如本文中所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还将理解的是，当在此使用术语“包含”和/或“包括”时，说明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组合。
在本文中，如无特别说明，表述“位于同一层”、“同层设置”一般表示的是：第一部件和第二部件可以使用相同的材料并且可以通过同一构图工艺形成。表述“位于不同层”、“不同层设置”一般表示的是：第一部件和第二部件通过不同构图工艺形成。
在本文以下的实施例中，以透明显示面板均为OLED显示面板举例说明，本领技术人员可以理解的是，透明显示面板还可以其他类型的显示面板，例如为PLED显示面板、量子点显示面板等。
本公开一些实施例提供一种显示面板，具体为透明显示面板。图1示出了根据本公开一些实施例的透明显示面板的平面示意图，如图1所示，透明显示面板100包括衬底基板10以及设置在衬底基板10上且陈列排布的多个像素P。像素阵列的行方向例如为第一方向X，列方向例如为第二方向Y，第一方向X与第二方向Y相互垂直。
图2为图1中区域A的放大示意图，图2中仅示出了四个像素P。如图2所示，每个像素P包括一个透光区域TA和一个显示区域DA。各像素P的透光区域TA的形状、面积均相同。在每个像素P中，透光区域TA和显示区域DA沿第一方向并排排列。在本实施例中，如图2所示，在每个像素P中透光区域TA与显示区域DA左右布置，透光区域TA位于显示区域DA的左侧。本领域技术人员可以理解的是，在其他实施例中，透光区域TA可以位于显示区域DA的右侧，在一些实施例中，还可以是在一部分像素中透光区域TA位于显示区域DA的左侧，在另一部分像素中，透光区域TA位于显示区域DA的右侧。
如图2所示，在第二方向Y上任意相邻的两个透光区域TA之间均设置有走线区域WA。整体上多个走线区域WA在衬底基板10上亦呈阵列排布。以设置 在第一像素P1的第一透光区域TA1和第二像素P2的第二透光区域TA2之间的走线区域WA(在图2中用虚线圈出)为例。第一像素P1包括第一透光区域TA1和第一显示区域DA1，第二像素P2包括第二透光区域TA1和第二显示区域DA2，走线区域WA位于第一透光区域TA1和第二透光区域TA2之间，且与第一透光区域TA1和第二透光区域TA2均邻接，即走线区域WA远离第二透光区域TA2的边缘与第一透光区域TA1靠近第二透光区域TA2的边缘接触，走线区域WA远离第一透光区域TA1的边缘与第二透光区域TA2靠近第一透光区域TA1的边缘接触。走线区域WA与第一透光区域TA1和第二透光区域TA2均对齐，也就是说，走线区域WA位于与所述第一透光区域TA1和第二透光区域TA2相邻的两显示区域列之间，其中所述两显示区域列分别位于所述第一透光区域TA1和第二透光区域TA2两侧，并且走线区域WA在第一方向上的宽度与第一透光区域TA1在第一方向上的宽度以及第二透光区域TA2在第一方向上的宽度均相等。
透明显示面板100还包括多条第一栅线GL1和多条第二栅线GL2，在第二方向Y上任意相邻的两个透光区域TA之间均设置一条第一栅线GL1和一条第二栅线GL2。以设置在第一透光区域TA1和第二透光区域TA2之间的第一栅线GL1和第二栅线GL2为例，第一栅线GL1和第二栅线GL2均沿第一方向延伸并穿过走线区域WA，两者基本平行设置。第一栅线GL1和第二栅线GL2之间具有间隙M，间隙M的宽度大约为4微米～6微米。如图2所示间隙M亦沿第一方向X延伸。第一栅线GL1用于驱动第一透光区域TA1所在像素P，第二栅线GL2用于驱动第二透光区域TA2所在像素P。
每个像素P对应一条第一栅线GL1和一条第二栅线GL2，在每个像素P对应的第一栅线G1和第二栅线G2之间在第二方向Y上的距离d为预定值时，透光区域TA在第二方向上的长度由透光区域TA和与其相邻的走线区域WA之间的边界所在位置决定。走线区域WA在第二方向Y上的宽度越小，则透光区域TA在第二方向Y上的长度越大。
图3示出了根据本公开一些实施例的像素的显示区域的截面结构示意图，如图3所示，在像素P的显示区域DA中，如图3所示，衬底基板10上依次设置有第一金属层20、第一绝缘层30、有源材料层40、第二绝缘层50、第二金属层60、第三绝缘层70、第三金属层80、第四绝缘层90、第五绝缘层110、第一电极层120、像素界定层130、发光材料层140、第二电极层150、封装层160、彩 膜层CF、黑矩阵层BM以及封装盖板170。在一些实施例中，第四绝缘层90可以省去。
衬底基板10以及封装盖板170例如采用透光特性良好的玻璃材料制作，第一绝缘层30例如为缓冲层，在本文中亦可以称为缓冲层30，第二绝缘层50例如为栅极绝缘层，在文中亦可以称为栅极绝缘层50，第三绝缘层70例如为层间介电层，在本文中亦可以称为层间介电层70，第四绝缘层90例如为钝化层，在本文中亦可以称为钝化层90。第五绝缘层110例如为平坦化层，在本文中亦可以称为平坦化层110。平坦化层110例如采用树脂等有机材料形成，像素界定层130亦采用有机材料形成。在一些是实施例中，由于平坦化层110本身具有绝缘的作用，可以不设置钝化层90。
可以理解的是，图3示意地示出了像素显示区域的单个子像素的截面层结构，仅用于表明显示显示区域具有的各层，并不体现各层在平面视图中的具体位置。
如图3所示，单个子像素包括驱动晶体管DT，第一金属层20包括屏蔽层21，所述有源材料层40包括驱动晶体管DT的有源层41，所述屏蔽层可以用于遮蔽驱动晶体管DT的有源层41，防止外界光线入射至驱动晶体管DT的有源层41，而对子像素的显示造成不良影响。例如，驱动晶体管DT的有源层41在衬底基板上的投影位于屏蔽层21在衬底基板的投影内。例如，单个子像素还包括多个开关晶体管，所述驱动晶体管和开关晶体管的有源层在衬底基板上的投影均位于屏蔽层21在衬底基板的投影内，或者所述驱动晶体管和开关晶体管的有源层在衬底基板上的投影与所述屏蔽层21在衬底基板的投影有交叠。第二金属层60包括驱动晶体管DT的栅极61，第三金属层80包括驱动晶体管DT的第一极81，例如为漏极，和第二极82，例如为源极。第一电极层120例如为阳极层，本文中亦称为阳极层120，包括子像素中发光元件D的阳极。第二电极层150例如为阴极层，本文中亦称为阴极层150，包括子像素中发光元件D的阴极。封装层160可以包括一侧叠置第一无机层161、有机层162以及第二无机层163。
在一些实施例中，彩膜层CF和黑矩阵BM可以预先形成在盖板170上，而后将具有彩膜层CF和黑矩阵BM的盖板170与在衬底基板10上形成封装层160后的显示基板对准贴合形成透明显示面板100。在一些替代实施例中，彩膜层CF和可以设置在包括衬底基板10的显示基板上，例如直接设置在封装层160上或者位于平坦化层110和第三金属层80之间。在一些实施例中，黑矩阵BM还可 以由不同颜色的叠置的彩膜层CF代替。
在一些实施例中，发光材料层140采用蒸镀方式整面形成，如图3所示，例如发光元件D均发射白光，彩膜层CF在对应不同子像素区域透过不同颜色，由此实现彩色显示。
在一些实施例中，发光材料层140可以采用打印的方式形成在像素界定层130的开口区域中，不同颜色的子像素可以打印发射不同颜色光的发光材料层140，在这种情况下，彩膜层CF可以省略，甚至盖板170及黑矩阵亦可以省略。
在一些实施例中，不透光或者透光效果不好的第一金属层20、第二金属层60、第三金属层80、阳极层120、平坦化层110、像素界定层130、黑矩阵BM、彩膜层CF中的至少一层不设置在透光区域TA中，例如上述各层均不设置在透光区域TA中以保障透光区域TA的透明效果。
图4为图2中沿线A-A的截面结构示意图。如图4所示，在透光区域TA中，衬底基板10上依次层叠有缓冲层30、层间界定层70、钝化层90，在走线区域WA中，衬底基板10上依次层叠有缓冲层30、栅极绝缘层50、第二金属层60、层间界定层70、钝化层90、平坦化层110、像素界定层130以及黑矩阵BM，第一栅线GL1和第二栅线GL2位于第二金属层60中。本领域技术人员应当理解的是，为了清晰表明第一栅线GL1和第二栅线GL2与透光区域TA、走线区域WA的关系，图2中并未示出平坦化层110、像素界定层130以及黑矩阵BM。本领域技术人员可以理解的是，在一些实施例中，在透明显示面板中的制造工艺中，阴极层150以及封装层160是整面覆盖在衬底基板10上的，即在透光区域TA中，还包括设置在钝化层90上的阴极层150以及封装层160，在走线区域WA中还包括设置在像素界定层130和黑矩阵BM之间的阴极层150以及封装层160。图4中为了着重显示透光区域TA与走线区域WA中的层结构的区别，省略了阴极层150以及封装层160。
结合图3和图4所示，在一些实施例中，透光区域TA中可以不存在不透光或者透光效果不好的第一金属层20、第二金属层60、第三金属层80、阳极层120、平坦化层110、像素界定层130、黑矩阵BM、彩膜层CF以保障透光区域TA的透明效果。其中第一金属层20、第二金属层60、第三金属层80材料可以包括金(Au)、银(Ag)、铜(Cu)、铝(Al)、钼(Mo)、镁(Mg)、钨(W)以及以上金属组合而成的合金材料，阳极层120可以采用反射型电极，例如可以为铝(Al)、 ITO、铝(Al)的叠层结构。平坦化层110、像素界定层130为均有厚度较大的有机材料层，透光性能不佳。走线区域WA相较于透光区域TA除了布线设置的第一栅线GL1和第二栅线GL2，还增加了栅极绝缘层50、平坦化层110、像素界定层130以及黑矩阵BM。
走线区域WA的宽度由走线区域WA中的平坦化层110、像素界定层130以及黑矩阵BM的宽度决定。走线区域WA中的平坦化层110、像素界定层130以及黑矩阵BM的宽度亦决定了走线区域WA和透光区域TA的边界。通常情况下，走线区域WA中平坦化层110、像素界定层130以及黑矩阵BM需要完全覆盖走线区域WA中的第一栅线GL1和第二栅线GL2，以防止第一栅线GL1和第二栅线GL2反光。由于形成像素界定层130的工艺偏差较大，因此通常在走线区域WA形成的像素界定层130靠近第一透光区域TA1的端部相较于走线区域WA中的第一栅线GL1靠近第一透光区域TA1的端部更加靠近第一透光区域TA1，在走线区域WA中的像素界定层130靠近第二透光区域TA2的端部相较于走线区域WA中的第二栅线GL2靠近第二透光区域TA2的端部更加靠近第二透光区域TA2，可以认为走线区域WA的宽度由走线区域W中像素界定层130的宽度决定。
如图4所示，走线区域WA与第一透光区域TA1之间的边界由走线区域WA中像素界定层130靠近第一透光区域TA1的端部的位置决定，走线区域W与第二透光区域TA2之间的边界由走线区域WA中像素界定层130靠近第二透光区域TA2的端部的位置决定。即第一透光区域TA1在衬底基板10上正投影与走线区域WA中像素界定层130在衬底基板10上的正投影相邻接，第二透光区域TA2在衬底基板10上正投影与走线区域WA中像素界定层130在衬底基板10上的正投影相邻接。
如图4所示，在走线区域WA内，栅极绝缘层60在衬底基板10上的正投影基本上与所述第一栅线GL1和第二栅线GL2的组合在衬底基板10上的正投影重合，也就是说，栅极绝缘层60包括第一部分和第二部分，第一部分在衬底基板上的正投影与第一栅线GL1在衬底基板10上的正投影重合，第二部分在衬底基板上的正投影与第二栅线GL2在衬底基板10上的正投影重合。在透明显示面板100的制造过程中，包括第一栅线GL1和第二栅线GL2的第二电极层60与栅极绝缘层50可以采用同一掩膜形成，两者具有相同的轮廓，由此可以降低掩模板数量。
为了增大透光区域TA的面积，使得透光显示面板100具有更好的透光效果，本公开一些实施例中，在图4中所示的结构的基础上去除平坦化层110、像素界定层130以及黑矩阵BM。如图5所示，走线区域WA中不设置平坦化层110、像素界定层130以及黑矩阵BM，由此走线区域WA的宽度缩小，进而增大透光区域TA，走线区域WA与第一透光区域TA1之间的边界由走线区域WA中第一栅线GL1靠近第一透光区域TA1的端部的位置决定，走线区域WA与第二透光区域TA2之间的边界由走线区域WA中第二栅线GL2靠近第二透光区域TA2的端部的位置决定。即第一透光区域TA1在衬底基板10上正投影与走线区域WA中第一栅线GL1在衬底基板10上的正投影相邻接，第二透光区域TA2在衬底基板10上正投影与走线区域WA中第二栅线GL2在衬底基板10上的正投影相邻接。在一些实施例中，走线区域W在第二方向Y上的宽度约为第一透光区域TA1在第二方向Y上的长度的1/10。
在一些实施例中，走线区域WA中不设置平坦化层110、像素界定层130以及黑矩阵BM的情况下，为了克服走线区域WA中第一栅线GL 1和第二栅线GL2的反光的问题，可以在透光显示面板100的出光面上贴附防反光膜。
申请人发现采用图5所示的结构中由于第一栅线GL1和第二栅线GL2之间存在间隔M，且走线区域WA去除了平坦化层110、像素界定层130以及黑矩阵BM，由此可能第一栅线GL1和第二栅线GL2之间的间隔M可能引起狭缝衍射，影响显示效果。
需要说明的是，在上述示例性结构中，黑矩阵BM并非必需的结构，可以根据实际的遮光要求来设置。在一些实施例中，上述显示面板100可以不包括黑矩阵BM。
基于此，在图5所示的结构的基础上，本公开一些实施例中设置遮光层来遮蔽第一栅线GL1和第二栅线GL2之间的间隔M。图6为根据本公开一些实施例提供的透明显示面板的部分平面示意图，图7为图6中沿线B-B的截面结构示意图。
如图6，7所示，相较于图5所示的结构，本实施例中的显示面板100增设了遮光层22，用于遮蔽走线区域W中第一栅线GL1和第二栅线GL2之间的间隔M。遮光层22位于第一栅线GL1和第二栅线GL2的面向衬底基板10的一侧，遮光层22可以采用第一金属层20形成，即与显示区域DA中的屏蔽层21同层 设置。在其他实施例中，遮光层还可以采用其他层形成，只要保障遮光层22起到遮蔽走线区域W中第一栅线GL1和第二栅线GL2之间的间隔M的作用即可，例如遮光层可以采用第三金属层80形成，此时遮光层与晶体管的源极和漏极同层设置。例如遮光层采用第一电极层120形成，此时遮光层与发光元件的阳极同层设置。在一些实施例中，遮光层可以采用金属材料制成，也可以采用非金属材料制作，只要保证遮光层选用遮光材料即可。
如图6，7所示，遮光层22沿第一方向X延伸，其在第一方向X上的长度大于或等于走线区域WA在第一方向X上的长度，在第二方向Y上的宽度小于走线区域WA在第二方向Y上的宽度。本实施例中，遮光层22的长度在第一方向X上的长度略大于走线区域WA在第一方向X上的长度，在第二方向Y上的宽度等于走线区域WA在第二方向Y上的宽度。如图6所示，本实施例中同一行中相邻像素P对应的遮光层22是断开的，在其他实施例中，遮光层22亦可以沿第一方向连续延伸穿过多个像素列。
如图6，7所示，遮光层22在衬底基板10上的正投影与第一透光区域TA1和第二透光区域TA2在衬底基板上的正投影均不交叠。例如遮光层22在衬底基板22上的正投影与第一透光区域TA1和第二透光区域TA2在衬底基板上的正投影均邻接，又例如遮光层22靠近第一透光区域TA1的端部相较于走线区域W中的第一栅线GL1靠近第一透光区域TA1的端部更加远离第一透光区域TA1，遮光层22靠近第二透光区域TA2的端部相较于走线区域WA中的第二栅线GL2靠近第二透光区域TA2的端部更加远离第二透光区域TA2。
遮光层22在第二方向Y上的宽度不做具体限定，只要能够遮蔽走线区域WA中第一栅线GL1和第二栅线GL2之间的间隔M即可。即在间隔M在走线区域WA中的部分在衬底基板10上的正投影落入遮光层22在衬底基板上的正投影即可。
在一些实施例中，图8示出了图6中区域B的放大示意图，图8主要示出一个像素P的具体结构。如图8所示，透明显示面板100还包括第二电源线VSSL，所述第二电源线VSSL沿第二方向Y延伸，配置为提供恒定电压，例如为VSS电压至像素P。具体地，第二电源线VSSL位于第三金属层80中，配置为电连接至像素P的发光元件D的阴极。如图8所示，以第一透光区域TA1所在的像素P为例。第二电源线VSSL位于该像素P的显示区域DA靠近第一透光区域TA1 的边缘处。
图9为图8中沿线C-C的截面结构示意图，如图8和9所示，为了防止遮光层22处于浮置状态而对第一栅线GL1和第二栅线GL2上的信号造成串扰，遮光层22可以电连接至第二电源线VSSL，接入恒定的VSS电压。具体地，遮光层22沿第一方向X延伸与第二电源线VSSL相交叠，并自相交叠处沿第二方向延伸出延伸部221，延伸部221通过过孔31与第二电源线VSSL电连接。过孔31在衬底基板10上的正投影落入延伸部221在衬底基板10上的正投影内。
尽管图8，图9中示出了延伸部221自遮光层22与第二电源线VSSL交叠处朝向第一透光区域TA1所在的像素延伸，本领域技术人员可以理解的是，在其他实施例中，延伸部221还可以自遮光层22与第二电源线VSSL交叠处朝向第二透光区域TA2所在的像素延伸。
本领域技术人员可以理解的是，延伸部221并不是必须的，在一些实施例中，可以不设置延伸部，遮光层22处于浮置状态。
图8示出了根据本公开一些实施例的单个像素的显示区域的平面结构示意图，如图8所示，像素P的显示区域DA包括四个子像素，即第一子像素、第二子像素、第三子像素以及第四子像素，四个子像素可以分别为红色子像素、绿色子像素、蓝色子像素以及白色子像素。本领域技术人员可以理解的是，每个子像素均包括子像素驱动电路以及位于子像素驱动电路上的发光元件D，且四个子像素的发光元件可以根据实际需要来调整其形状及排列，只要保障每个子像素的子像素驱动电路可以驱动其对应的发光元件D即可。本领域中，像素界定层用于限定出发光元件的发光区域的位置及形状，所述发光元件的发光材料层设置在像素界定层的开口中，可以根据实际需要调整像素界定层的开口位置及形状来调整有机发光元件的发光材料层的位置及形状。
为了清楚的体现各子像素的结构及位置关系，图8中并未示出各子像素的发光元件以及围绕各发光元件的像素界定层。主要示出了第一子像素、第二子像素、第三子像素以及第四子像素的子像素驱动电路，即第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4，如图4所示，第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4均沿第二方向Y延伸，且在像素P中沿第一方向X依次并排排列，第一子像素驱动电路SPC1、第二子 像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4构成像素P的像素驱动电路。由此，也可以将图8作为根据本公开一些实施例的单个像素的像素驱动电路的结构示意图。本实施例中，第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4依次远离所述像素P的透光区域TA排列。
本实施例中以具有四个子像素的像素结构来举例说明，本领域技术人员可以理解的是在其他实施例中，单个像素可以具有其他数量的子像素，例如为三个，即红色子像素、绿色子像素及蓝色子像素。
图10为根据本公开实施例单个子像素的电路图，以下结合图8和图10对本公开实施例中单个像素P进行解释说明。
如图4所示，每个像素P对应一条第一栅线GL1、一条第二栅线GL2、一条第一电源线VDDL、一条第二电源线VSSL、一条检测线SL以及四条数据线DL。如图5所示，第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4中的每一个均包括第一晶体管T1(亦称为开关晶体管T1)、第二晶体管T2(亦称为驱动晶体管T2)和第三晶体管T3(亦称为检测晶体管T1)以及存储电容Cst。第一栅线GL1为各子像素驱动电路提供第一控制信号G1，第二栅线GL2为各子像素提供第二控制信号G2，第一数据线DL1、第二数据线DL2、第三数据线DL3和第四数据线DL4分别为第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4提供数据信号Data，第一电源线VDDL为各子像素驱动电路提供恒定的第一电压信号，例如为VDD电压信号，第二电源线VSSL为各子像素驱动电路提供恒定的第二电压信号，例如为VSS电压信号。检测线SL用于向个像素驱动电路提供复位信号，并用于采样检测各子像素驱动电路电特性，例如第二晶体管T2的阈值电压，以实现外部补偿，获得较好的显示效果。
具体地，每个子像素驱动电路包括开关晶体管T1、驱动晶体管T2、检测晶体管T3和存储电容Cst。其中驱动晶体管T2即为图3中的驱动晶体管DT，开关晶体管T1的栅极接收由第一栅线GL1提供的第一控制信号G1，开关晶体管T1的第一极，例如为漏极，接收由数据线DL提供数据信号Data，开关晶体管T1的第二极，例如为源极，与存储电容Cst的第二电容电极CstE2和驱动晶体管 T2的栅极电连接，三者在第一节点G处电连接，开关晶体管T1配置为响应于第一控制信号G1将该数据信号Data写入驱动晶体管T2的栅极和存储电容Cst。
驱动晶体管T2的第一极，例如为漏极，通过第一电源连接线VDDLS与第一电源线VDDL电连接，接收由第一电源线VDDL提供的第一电压信号，例如为VDD电压信号，驱动晶体管T2的第二极，例如为源极，与存储电容Cst的第一电容电极CstE1电连接，并配置为与发光元件D的阳极电连接，驱动晶体管T2配置为在驱动晶体管T2的栅极的电压的控制下控制用于驱动发光元件D的电流。
检测晶体管T3的栅极接收第二栅线GL2提供的第二控制信号G2，检测晶体管T3的第一极，例如为源极，与驱动晶体管T2的第二极以及存储电容Cst的第二电容电极CstE2电连接，三者在第二节点S处电连接，检测晶体管T3的第二极，例如为漏极，通过检测连接线SLS与检测线SL电连接，自检测线SL获取复位信号，并向检测线SL提供采样检测信号SEN，检测晶体管T3配置为响应于第二控制信号G2检测所属的子像素驱动电路的电特性以实现外部补偿；该电特性例如包括开关晶体管T1的阈值电压和/或载流子迁移率，或者发光元件的阈值电压、驱动电流等。
发光元件D的阳极与驱动晶体管T2的第二极，例如为源极电连接，发光元件D的阴极与第二电源线VSSL电连接，例如通过通孔电连接，接入VSS电压信号。发光元件D基于其流过的电流来实现发光，发光强度由流过发光元件D的电流强度决定。
在一些实施例中，存储电容Cst可以包括与第一电容电极CstE1电连接的第三电容电极CstE3。第一电容电极CstE1、第二电容电极CstE2以及第三电容电极CstE2依次叠置在衬底基板10上。第一电容电极CstE1与第二电容电极CstE2具有交叠区域，第一电容电极CstE1和第二电容电极CstE2构成第一电容。第三电容电极CstE3与第二电容电极CstE2具有交叠区域，第三电容电极CstE3和第二电容电极CstE2构成第二电容，存储电容Cst可以看作是第一电容和第二电容的并联，由此增大存储电容Cst的电容量。
本公开的实施例中采用的晶体管均可以为薄膜晶体管或场效应晶体管或其他特性相同的开关器件，本公开的实施例中均以薄膜晶体管为例进行说明。这里采用的晶体管的源极、漏极在结构上可以是对称的，所以其源极、漏极在结构上 可以是没有区别的。在本公开的实施例中，为了区分晶体管除栅极之外的两极，直接描述了其中一极为第一极，另一极为第二极。此外，按照晶体管的特性区分可以将晶体管分为N型和P型晶体管。当晶体管为P型晶体管时，开启电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)，关闭电压为高电平电压(例如，5V、10V或其他合适的电压)；当晶体管为N型晶体管时，开启电压为高电平电压(例如，5V、10V或其他合适的电压)，关闭电压为低电平电压(例如，0V、-5V、-10V或其他合适的电压)。需要说明的是，本文中的描述中均以晶体管为N型晶体管为例进行说明，然而其不作为对本公开的限制。
以下实施例中以图8所示的像素结构为例，详细介绍透明显示面板中的单个像素结构以及单个像素的像素驱动电路。
图11出了根据本公开一些实施例的单个像素的显示区域的平面结构示意图。图11可以认为是图8中的像素结构的更加细化的结构示意图，如图11所示，像素P的显示区域DA包括四个子像素，即第一子像素、第二子像素、第三子像素以及第四子像素，四个子像素可以分别为红色子像素、绿色子像素、蓝色子像素以及白色子像素。本领域技术人员可以理解的是，每个子像素均包括子像素驱动电路以及位于子像素驱动电路上的发光元件D，且四个子像素的发光元件可以根据实际需要来调整其形状及排列，只要保障每个子像素的子像素驱动电路可以驱动其对应的发光元件D即可。本领域中，像素界定层用于限定出发光元件的发光区域的位置及形状，所述发光元件的发光材料层设置在像素界定层的开口中，可以根据实际需要调整像素界定层的开口位置及形状来调整有机发光元件的发光材料层的位置及形状。
为了清楚的体现各子像素的结构及位置关系，图11中并未示出各子像素的发光元件以及围绕各发光元件的像素界定层。主要示出了第一子像素、第二子像素、第三子像素以及第四子像素的子像素驱动电路，即第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4，如图15所示，第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4均沿第二方向Y延伸，且在像素P中沿第一方向X依次并排排列，第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4构成像素P的像素驱动电路。由此，也可以将图11作为根据本公开一些实施例 的单个像素的像素驱动电路的结构示意图。本实施例中，第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4依次远离所述像素P的透光区域TA排列。
本实施例中以具有四个子像素的像素结构来举例说明，本领域技术人员可以理解的是在其他实施例中，单个像素可以具有其他数量的子像素，例如为三个，即红色子像素、绿色子像素及蓝色子像素。
图10为根据本公开实施例单个子像素的电路图，以下结合图11和图10对本公开实施例中单个像素P进行解释说明。
如图11所示，每个像素P对应一条第一栅线GL1、一条第二栅线GL2、一条第一电源线VDDL、一条第二电源线VSSL、一条检测线SL以及四条数据线DL。如图10所示，第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4中的每一个均包括第一晶体管T1(亦称为开关晶体管T1)、第二晶体管T2(亦称为驱动晶体管T2)和第三晶体管T3(亦称为检测晶体管T3)以及存储电容Cst。第一栅线GL1为各子像素驱动电路提供第一控制信号G1，第二栅线GL2为各子像素提供第二控制信号G2，第一数据线DL1、第二数据线DL2、第三数据线DL3和第四数据线DL4分别为第一子像素驱动电路SPC1、第二子像素驱动电路SPC2、第三子像素驱动电路SPC3以及第四子像素驱动电路SPC4提供数据信号Data，第一电源线VDDL为各子像素驱动电路提供恒定的第一电压信号，例如为VDD电压信号，第二电源线VSSL为各子像素驱动电路提供恒定的第二电压信号，例如为VSS电压信号。检测线SL用于向个像素驱动电路提供复位信号，并用于采样检测各子像素驱动电路电特性，例如第二晶体管T2的阈值电压，以实现外部补偿，获得较好的显示效果。
具体地，每个子像素驱动电路包括开关晶体管T1、驱动晶体管T2、检测晶体管T3和存储电容Cst。其中驱动晶体管T2即为图3中的驱动晶体管DT，开关晶体管T1的栅极接收由第一栅线GL1提供的第一控制信号G1，开关晶体管T1的第一极，例如为漏极，接收由数据线DL提供数据信号Data，开关晶体管T1的第二极，例如为源极，与存储电容Cst的第一电容电极CstE1和驱动晶体管T2的栅极电连接，三者在第一节点G处电连接，开关晶体管T1配置为响应于第一控制信号G1将该数据信号Data写入驱动晶体管T2的栅极和存储电容Cst。
驱动晶体管T2的第一极，例如为漏极，通过第一电源连接线VDDLS与第一电源线VDDL电连接，接收由第一电源线VDDL提供的第一电压信号，例如为VDD电压信号，驱动晶体管T2的第二极，例如为源极，与存储电容Cst的第二电容电极CstE2电连接，并配置为与发光元件D的阳极电连接，驱动晶体管T2配置为在驱动晶体管T2的栅极的电压的控制下控制用于驱动发光元件D的电流。
检测晶体管T3的栅极接收第二栅线GL2提供的第二控制信号G2，检测晶体管T3的第一极，例如为源极，与驱动晶体管T2的第二极以及存储电容Cst的第二电容电极CstE2电连接，三者在第二节点S处电连接，检测晶体管T3的第二极，例如为漏极，通过检测连接线SLS与检测线SL电连接，自检测线SL获取复位信号，并向检测线SL提供采样检测信号SEN，检测晶体管T3配置为响应于第二控制信号G2检测所属的子像素驱动电路的电特性以实现外部补偿；该电特性例如包括开关晶体管T1的阈值电压和/或载流子迁移率，或者发光元件的阈值电压、驱动电流等。
发光元件D的阳极与驱动晶体管T2的第二极，例如为源极电连接，发光元件D的阴极与第二电源线VSSL电连接，例如通过通孔电连接，接入VSS电压信号。发光元件D基于其流过的电流来实现发光，发光强度由流过发光元件D的电流强度决定。
在一些实施例中，存储电容Cst可以包括与第一电容电极CstE1电连接的第三电容电极CstE3。第一电容电极CstE1、第二电容电极CstE2以及第三电容电极CstE2依次叠置在衬底基板10上。第一电容电极CstE1与第二电容电极CstE2具有交叠区域，第一电容电极CstE1和第二电容电极CstE2构成第一电容。第三电容电极CstE3与第二电容电极CstE2具有交叠区域，第三电容电极CstE3和第二电容电极CstE2构成第二电容，存储电容Cst可以看作是第一电容和第二电容的并联，由此增大存储电容Cst的电容量。
如图11所示，在单个像素P对应区域内，即单个像素在第一方向X上的两端部之间，第一栅线GL1和第二栅线GL2均沿第一方向X延伸，例如呈直线形，第一栅线GL1和第二栅线GL2分别设置在透光区域TA两侧，即透光区域TA夹设在第一栅线GL1和第二栅线GL2之间。在其他实施例中，第一栅线GL1和第二栅线GL2亦可以穿设于透光区域TA内。在单个像素P对应区域内，即图11 所示的范围内，第一电源线VDDL，第二电源线VSSL，检测线SL以及四条数据线DL均沿第二方向Y延伸，例如呈直线形。具体地，检测线SL位于第二子像素驱动电路SPC2、第三子像素驱动电路SPC3之间。第一数据线DL1和第二数据线DL2设置在第一子像素驱动电路SPC1和第二子像素驱动电路SPC2之间，第一数据线DL1相较于第二数据线DL2更靠近第一子像素驱动电路SPC1，第二数据线DL2相较于第一数据线DL1更靠近第二子像素驱动电路SPC2，即，第一数据线DL1位于第一子像素驱动电路SPC1和第二数据线DL2之间，第二数据线DL2位于第一数据线DL1和第二子像素驱动电路SPC2之间。第三数据线DL3和第四数据线DL4设置在第三子像素驱动电路SPC3和第四子像素驱动电路SPC4之间，第三数据线DL3相较于第四数据线DL4更靠近第三子像素驱动电路SPC3，第四数据线DL4相较于第三数据线DL3更靠近第四子像素驱动电路SPC4，即，第三数据线DL3位于第三子像素驱动电路SPC3和第四数据线DL4之间，第四数据线DL4位于第三数据线DL3和第四子像素驱动电路SPC4之间。第二电源线VSSL位于第一子像素驱动电路SPC1远离第一数据线DL1一侧，即位于透光区域TA与第一子像素驱动电路SPC1之间，第一电源线VDDL位于第四子像素驱动电路SPC4远离第四数据线DL4一侧。本实施例中，第一子像素驱动电路SPC1的结构与第四子像素驱动电路SPC4的结构相对于检测线SL的位置大致镜像对称，第二子像素驱动电路SPC2的结构与第三子像素驱动电路SPC3的结构相对于检测线SL的位置大致镜像对称。
需要说明的是，本公开中的镜像对称是指，各个结构的位置关系例如左右位置关系，大致对称，例如对于大致镜像对称的两子像素的结构，在一个子像素中A结构在B结构的左侧，在另一个子像素中，A结构在B结构的右侧。例如镜像对称还可以表示各个结构的形状大小或朝向相对于某一条直线(例如行方向线或列方向线)大致对称。例如对于大致镜像对称的两子像素的结构，在一个子像素中，A’结构向左侧凸出，在另一个子像素中，对应的A’结构向右侧凸出。对应的A’结构可以为与A结构位于同一层中的图案且起到的功能与A结构相同的结构。
图11～图26为本公开一些实施例的显示面板制备过程的示意图，示出了透明显示面板的一个像素P的结构，本实施例中以透明显示面板为顶发射型OLED显示面板为例进行举例说明。单个像素P包括显示区域DA和透光区域TA，显示区域DA中设置有依次远离透光区域TA排列的第一子像素驱动电路SPC1、第 二子像素驱动电路SPC2、第三子像素驱动电路SPC3和第四子像素驱动电路SPC4，每个子像素的像素驱动电路包括第一晶体管T1、第二晶体管T2、第三晶体管T3和存储电容Cst。
图12为根据本公开一些实施例的透明显示面板在制造过程中形成第一金属层的图案后单个像素的平面结构示意图，图13为图12中沿线A-A的截面结构示意图(需要说明的是图12中的线A-A所表示的剖切位置与后续其他附图中的线A-A所表示的剖切位置是一致的)。如图12和13所示，首先在衬底基板上形成第一金属层20的图案。具体地，在衬底基板10上沉积第一金属薄膜，通过构图工艺对第一金属薄膜进行构图，在衬底基板10上形成第一金属层20的图案，第一金属层20的图案包括屏蔽层21和检测连接线SLS。每个子像素驱动电路包括一个屏蔽层21，检测连接线SLS为跨设四个子像素驱动电路的且沿第一方向X延伸的条形结构。检测连接线SLS配置为连接后续形成的检测线SL，使的检测线SL向各个子像素驱动电路提供复位信号，并用于采样检测各子像素驱动电路电特性。例如第二晶体管T2的阈值电压，以实现外部补偿。在一些实施例中，屏蔽层21呈长条状的矩形，且沿第二方向Y延伸。屏蔽层21配置为对后续形成的各晶体管的沟道进行遮光处理，降低照射到晶体管上的光强度，降低漏电流，从而减少光照对晶体管特性的影响。屏蔽层21的至少中间部分(由虚线框圈出)作为第一电容的一个电容电极，即第一电容电极CstE1，其配置为与后续形成的第二电容电极CstE2形成第一电容。在第二方向Y上，屏蔽层21的长度大于后续形成的开关晶体管T1的栅极与检测晶体管T3的栅极之间的距离。在一些实施例中，屏蔽层21的长度大于后续形成的开关晶体管T1的漏极与第三晶体管T3的漏极之间的距离。结合图11和图12所示，第一子像素驱动电路SPC1中的第一金属层20的图案与第四子像素驱动电路SPC4中的第一金属层20的图案相对于后续形成的检测线SL镜像对称。第二子像素驱动电路SPC2中的第一金属层20的图案与第三子像素驱动电路SPC3中的第一金属层20的图案相对于后续形成的检测线SL的位置大致镜像对称。本次构图工艺后，屏蔽层21和检测连接线SLS形成在显示区域DA中，透光区域TA中不设置第一金属层。
图14为根据本公开一些实施例的透明显示面板在制造过程中形成有源材料层的图案后单个像素的平面结构示意图，图15为图14中沿线A-A的截面结构示意图。然后，如图14、15所示，形成有源材料层40的图案，具体地，在形成有 前述图案的衬底基板10上，依次沉积第一绝缘薄膜和有源材料薄膜，例如为金属氧化物薄膜，通过构图工艺对有源材料薄膜进行构图，形成覆盖第一金属层20的图案的第一绝缘层30，以及形成在第一绝缘层30上的有源材料层40的图案，有源材料层40包括设置在每个子像素驱动电路中的开关晶体管T1的有源层(亦称为第一有源层T1a)、驱动晶体管T2的有源层(亦称为第二有源层T2a)、检测晶体管T3的有源层(亦称为第三有源层T3a)和第二电容电极CstE2。第二电容电极CstE2在衬底基板10上的正投影与第一电容电极CstE1在衬底基板10上的正投影存在交叠区域，第一电容电极CstE1和第二电容电极CstE2形成第一电容。
在一些实施例中，第一有源层T1a、第二有源层T2a和第三有源层T3a在衬底基板10上的正投影与屏蔽层21在衬底基板10上的正投影存在交叠区域，使得屏蔽层21可以遮挡开关晶体管T1、驱动晶体管T2和检测晶体管T3的沟道区域，避免光线对沟道产生影响，以避免沟道因生成光生漏电流而影响显示效果。第一有源层T1a、第二有源层T2a、第三有源层T3a以及第二电容电极CstE2中任意两者均间隔设置，即第一有源层T1a在衬底基板10上的正投影、第二有源层T2a在衬底基板10上的正投影、第三有源层T3a在衬底基板10上的正投影，与第二电容电极CstE2在衬底基板10上的正投影两两之间均不存在交叠区域，有利于根据相关需求设计开关晶体管T1、驱动晶体管T2和检测晶体管T3的沟道宽长比。在一些实施例中，如图14和15所示，第一子像素驱动电路SPC1和第四子像素驱动电路SPC4中的第二电容电极CstE2与第三有源层T3a之间设置有间隔区域42，第二子像素驱动电路SPC2和第三子像素驱动电路SPC3中的第二电容电极CstE2与第三有源层T3a之间亦存在间隔，如图14所示，且第一子像素驱动电路SPC1和第四子像素驱动电路SPC4中该间隔区域42大于第二子像素驱动电路SPC2和第三子像素驱动电路SPC3中的间隔，以利于后续在第一子像素驱动电路SPC1和第四子像素驱动电路SPC4中该间隔区域42处形成过孔。第二子像素驱动电路SPC2和第三子像素驱动电路SPC3的第二电容电极CstE2中部设置有凹口区域43，在间隔区域42和凹口区域43中均不存在有源材料层40。在一些实施例中，如图11结合图14所示，第一子像素驱动电路SPC1中的有源材料层40的图案与第四子像素驱动电路SPC4中的有源材料层40的图案相对于后续形成的检测线SL的位置大致镜像对称，第二子像素驱动电路SPC2中 的有源材料层40的图案与第三子像素驱动电路SPC3中的有源材料层40的图案相对于后续形成的检测线SL的位置大致镜像对称。本次构图工艺后，有源材料层40的图案形成在显示区域DA而未形成在透光区域TA，透光区域TA包括衬底基板10以及设置在衬底基板10上的第一绝缘层30。
图16为根据本公开一些实施例的透明显示面板在制造过程中形成第二金属层的图案后单个像素的平面结构示意图，图17为图16中沿线A-A的截面结构示意图。如图16和17所示，然后形成第二金属层60的图案，包括：在形成有前述图案的衬底基板10上，依次沉积第二绝缘薄膜和第二金属薄膜，通过构图工艺对第二绝缘薄膜和第二金属薄膜进行构图，形成第二绝缘层50的图案以及设置在第二绝缘层50上的第二金属层60的图案，在一些实施例中，第二绝缘层50的图案与和第二金属层60的图案采同一掩模形成，两者具有相同的图案。第二金属层60的图案包括形成对应每个像素P中的第一栅线GL1、第二栅线GL2、第一电源连接线VDDLS、第一辅助线62、第二辅助线63以及形成在每个子像素驱动电路中的开关晶体管T1的栅极(亦称为第一栅极T1g)、驱动晶体管T2的栅极(亦称为第二栅极T2g)和检测晶体管T3的栅极(亦称为第三栅极T3g)。第二金属层60的图案还包括形成在每个子像素驱动电路中的第一栅极连接线64和第二栅极连接线65。如图16所示，在单个像素P对应的区域中，即在图20所示的区域中，第一栅线GL1和第二栅线GL2平行设置，均沿着第一方向X直线延伸，第一栅线GL1位于透光区域TA的下侧，第二栅线GL2位于透光区域TA的上侧。即透光区域TA夹设于第一栅线GL1和第二栅线GL2之间。各子像素驱动电路亦夹设在第一栅线GL1和第二栅线GL2之间。
第一栅极T1g沿第一方向X延伸，跨设在第一有源层T1a上，通过沿第二方向Y延伸的第一栅极连接线64与第一栅线GL1电连接。具体地，第一栅极T1g包括连接端部T1g1和自由端部T1g2，第一栅极连接线64包括第一端部641和第二端部642。第一栅极连接线64的第一端部641与第一栅线GL1电连接，第一栅极连接线64的第二端部642与第一栅极T1g的连接端部T1g1电连接。在一些实施例中，第一栅极T1g1、第一栅极连接线64以及第一栅线GL1为一体结构。第二栅极T2g沿第一方向X延伸，跨设在第二有源层T2a上，且与第二电容电极CstE2存在交叠区域。第三栅极T3g沿第一方向X延伸，跨设在第三有源层T3a上，通过沿第二方向Y延伸的第二栅极连接线65与第二栅线GL2电连接。 具体地，第三栅极T3g包括连接端部T3g1和自由端部T3g2，第二栅极连接线65包括第一端部651和第二端部652。第二栅极连接线65的第一端部651与第二栅线GL2电连接，第二栅极连接线65的第二端部652与第三栅极T3g的连接端部T3g1电连接。在一些实施例中，第三栅极T3g、第二栅极连接线65以及第二栅线GL2为一体结构。
第一辅助线62形成在第二电源线VSSL所在区域，沿第二方向Y延伸，配置为电连接后续形成的第二电源线VSSL。由此，后续形成的第二电源线VSSL通过过孔与第一辅助线62并联设置，从而有效降低第二电源线VSSL的阻抗。在一些实施例中，在第二方向Y上，第一辅助线62位于第一栅极T1g和第三栅极T3g之间。本领域技术人员可以理解的是，第一辅助线62不是必须的，在一些实施例中，第一辅助线62可以省略。
第二辅助线63形成在第一电源线VDDL所在区域，沿第二方向Y延伸，配置为电连接后续形成的第一电源线VDDL。由此，后续形成的第一电源线VDDL通过过孔与第二辅助线63并联设置，从而有效降低第一电源线VDDL的阻抗。在一些实施例中，在第二方向Y上，第二辅助线63位于第一栅极T1g和第三栅极T3g之间。本领域技术人员可以理解的是，第二辅助线63不是必须的，在一些实施例中，第二辅助线63可以省略。
第一电源连接线VDDLS沿第一方向X延伸，跨设在四个子像素驱动电路内，配置为电连接后续形成的第一电源线VDDL。在一些实施例中，第一电源连接线VDDLS可以与第二辅助线63电连接，两者例如为一体结构。
如图17所示，第二绝缘层50的图案与第二金属层60的图案相同，即第二绝缘层50位于第二金属层60的下方，第二金属层60以外区域没有第二绝缘层50。如图16所示，除了第一电源连接线VDDLS，第一子像素驱动电路SPC1中第二金属层的图案与第四子像素驱动电路SPC4中的第二金属层的图案相对于后续形成的检测线SL的位置大致镜像对称，第二子像素驱动电路SPC2中的第二金属层的图案与第三子像素驱动电路SPC3中的第二金属层的图案相对于后续形成的检测线SL的位置大致镜像对称。
在一些实施例中，本次工艺还包括导体化处理。导体化处理是在形成第二金属层60的图案后，利用包括第一栅极T1g、第二栅极T2g和第三栅极T3g的第二金属层60的图案作为遮挡进行等离子体处理，被第一栅极T1g、第二栅极T2g 和第三栅极T3g遮挡区域的有源材料层40(即有源材料层40与第一栅极T1g、第二栅极T2g和第三栅极T3g重叠的区域)分别作为晶体管的沟道区域。未被第二金属层60遮挡区域的有源材料层40被导体化，形成导体化的第二电容电极CstE2和导体化的源漏区域。本次构图工艺后，第二金属层60的图案形成在显示区域DA，未形成在透光区域TA，透光区域TA包括在衬底基板10以及设置在衬底基板10上的第一绝缘层30。
图18为根据本公开一些实施例的透明显示面板在制造过程中形成第三绝缘层的图案后单个像素的平面结构示意图，图19为图18中沿线A-A的截面结构示意图。如图18和图19所示，接着形成第三绝缘层70的图案。形成第三绝缘层70的图案包括：在形成有前述图案的衬底基板10上，沉积第三绝缘薄膜，通过构图工艺对第三绝缘薄膜进行构图，形成覆盖前述结构的第三绝缘层70的图案，第三绝缘层70上开设有多个过孔，多个过孔包括：位于第一栅极T1g两侧的第一过孔V1和第二过孔V2，位于第二栅极T2g两侧的第三过孔V3和第四过孔V4，位于第三栅极T3g两侧的第五过孔V5和第六过孔V6，位于检测连接线SLS与检测线交叠位置处的第七过孔和位于检测连接线SLS与检测晶体管T3的漏极的交叠位置处的第八过孔V8，位于第二栅极T2g与第二电容电极CstE2交界处的第九过孔V9，位于未被有源材料层40覆盖的屏蔽层21所在位置例如为间隔区域42或凹口区域43所在位置处的第十过孔V10，第十四过孔V14。位于第一辅助线62所在位置的多个第十一过孔V11，位于第二辅助线63所在位置的多个第十二过孔V12。
第一过孔V1和第二过孔V2内的第三绝缘层70被刻蚀掉，暴露出第一有源层T1a两端的表面。第三过孔V3设置在第一电源连接线VDDLS与第二有源层T2a的交界处，第三过孔V3内的第三绝缘层70被刻蚀掉，同时暴露出第二有源层T2a的表面和第一电源连接线VDDLS的表面，第四过孔V4内的第三绝缘层70被刻蚀掉，暴露出第二有源层T2a的表面。第五过孔V5和第六过孔V6内的第三绝缘层70被刻蚀掉，暴露出第三有源层T3a两端的表面。第七过孔V7位于检测连接线SLS与后续形成的检测线SL重叠的位置，每个子像素驱动电路内形成一个第八过孔V8，第七过孔V7和第八过孔V8内的第一绝缘层30和第三绝缘层70被刻蚀掉，暴露出检测连接线SLS的表面。第九过孔V9位于第二栅极T2g和第二电容电极CstE2的交界处，第九过孔V9内的第三绝缘层70被刻蚀掉， 暴露出第二栅极T2g的表面和第二电容电极CstE2的表面。第一子像素驱动电路SPC1和第四子像素驱动电路SPC4中的第十过孔V10在衬底基板10上的正投影位于第二电容电极CstE2与第三有源层T3a之间的间隔区域42在衬底基板10上的正投影内，第二子像素驱动电路SPC2和第三子像素驱动电路SPC3中的第十过孔V10在衬底基板上的正投影位于第二电容电极CstE2中部的凹口区域43在衬底基板10上的正投影内。第十过孔V10内的第一绝缘层30和第三绝缘层70被刻蚀掉，暴露出屏蔽层21的表面。
第十四过孔V14内的第三绝缘层70被刻蚀掉，暴露第一绝缘层30。第十四过孔V14的设计是为了工艺对称性，仅在第二子像素驱动电路SPC2中和第三子像素驱动电路SPC3中形成，其在衬底基板10上的正投影位于第二电容电极CstE2中部的凹口区域43在衬底基板10上的正投影内，在第一子像素驱动电路SPC1中和第四子像素驱动电路SPC4中并不存在。在后续工艺中，各子像素驱动电路中均形成的用于连接阳极的第十三过孔V13。在第一子像素驱动电路SPC1中和第四子像素驱动电路SPC4中，后续形成的第十三过孔V13覆盖仅仅穿透第三绝缘层70的第六过孔V6形成套孔，而在第二子像素驱动电路SPC2和第三子像素驱动电路SPC3中，后续形成的第十三过孔V13位于凹口区域43处且靠近第十过孔V10，为了子像素驱动电路的工艺对称性，在第二子像素驱动电路SPC2中和第三子像素驱动电路SPC3中的第十三过孔V13所在位置处形成与第一子像素驱动电路SPC1和第四子像素驱动电路SPC4中类似第六过孔V6的第十四过孔V14，使得后续形成的第十三过孔V13覆盖第十四过孔V14形成套孔。第十四过孔V14并非是必须的，在一些实施例中，可以不设置第十四过孔。
第十一过孔V11位于第一辅助线62上，即多个第十一过孔V11在衬底基板10上的正投影落入第一辅助线62在衬底基板10上的正投影内。多个第十一过孔V11间隔设置，第十一过孔V11内的第三绝缘层70被刻蚀掉，暴露出第一辅助线62的表面。
多个第十二过孔V12位于第二辅助线63上，多个第十二过孔V12在衬底基板10上的正投影落入第二辅助线63在衬底基板10上的正投影内。多个第十二过孔V12间隔设置，第十二过孔V12内的第三绝缘层70被刻蚀掉，暴露出第二辅助线63的表面。本次构图工艺后，多个过孔图案形成在显示区域DA，透光区域TA包括在衬底基板10上叠设的第一绝缘层30和第三绝缘层70。
图11为根据本公开一些实施例的透明显示面板在制造过程中形成第三金属层的图案后单个像素的平面结构示意图，图20为图11中沿线A-A的截面结构示意图。如图11和图20所示，接着形成第三金属层80的图案，具体地，在形成有前述图案的衬底基板上，沉积第三金属薄膜，通过构图工艺对第三金属薄膜进行构图，在第三绝缘层70上形成第三金属层图案。第三金属层80包括：与每个像素P对应的第一电源线VDDL、第二电源线VSSL、检测线SL和四条数据线DL，以及形成在每个子像素中的开关晶体管T1的源极和漏极，亦称为第一源极T1s和第一漏极T1d、驱动晶体管T2的源极和漏极，亦称为第二源极T2s和第二漏极T2d、检测晶体管T3的源极和漏极，亦称为第三源极T3s和第三漏极T3d，以及第三电容电极CstE3，图20为图11中沿线A-A的截面示意图。如图11和20所示，第一漏极T1d和第一源极T1s分别通过第一过孔V1和第二过孔V2电连接第一有源层T1a位于第一栅极T1g两侧的导体化的端部，形成开关晶体管T1。第二漏极T2d和第二源极T2s分别通过第三过孔V3和第四过孔V4电连接第二有源层T2a位于第二栅极T2g两侧的导体化的端部，形成驱动晶体管T2，同时第二漏极T2d还通过第三过孔V3与第一电源连接线VDDLS电连接。第三漏极T3d和第三源极T3s分别通过第五过孔V5和第六过孔V6电连接第三有源层T3a位于第三栅极T3g两侧的导体化的端部，形成检测晶体管T3。另外第三漏极T3d还经由第八过孔V8与检测连接线SLS电连接，检测线SL通过第七过孔与检测连接线SLS电连接，由此使得检测线与各子像素驱动电路的检测晶体管T3的漏极T3d电连接。第一源极T1s还通过第九过孔V9与第二栅极T2g和第二电容电极CstE2电连接，该第九过孔V9处可以理解为图10中的第一节点G。第三电容电极CstE3通过第十过孔V10与屏蔽层21电连接，并填充第十四过孔V14。第三电容电极CstE3与第二源极T2s以及第三源极T3s电连接，可以为一体结构。第二电源线VSSL通过多个第十一过孔V11电连接至第一辅助线62，以降低第二电源线VSSL的传输电阻。第一电源线VDDL通过多个第十二过孔V12电连接至第二辅助线63，降低第一电源线VDDL的传输电阻，并且通过第二辅助线63将VDD电压信号经第一电源连接线VDDLS传递至驱动晶体管T2的第二漏极T2d。如图11所示，第一子像素驱动电路SPC1中的第三金属层80的图案与第四子像素驱动电路SPC4中的第三金属层80的图案相对于形成的检测线SL的位置大致镜像对称，第二子像素驱动电路SPC2中的第三金属层80的图案与第三 子像素驱动电路SPC3中的第三金属层80的图案相对于形成的检测线SL的位置大致镜像对称。
本次构图工艺后，第三金属层80的图案形成在显示区域DA，未形成在透光区域TA，透光区域TA包括衬底基板10以及设置在衬底基板10上的第一绝缘层30、第三绝缘层70。
图21为根据本公开一些实施例的透明显示面板在制造过程中形成第四绝缘层和平坦化层的图案后单个像素的平面结构示意图，图22为图21中沿线A-A的截面结构示意图。然后，如图21和图22所示，形成第四绝缘层90和平坦化层110的图案，具体地，在形成有前述图案的衬底基板10上，先沉积第四绝缘薄膜，通过对第四绝缘薄膜的构图工艺，例如曝光、显影、刻蚀等形成第四绝缘层90的图案，第四绝缘层90的图案具有在各像素子驱动电路中的过孔。而后在形成第四绝缘层90的图案的衬底基板10上涂覆平坦化膜，对通过对平坦化膜的构图工艺，例如曝光、显影、刻蚀等形成平坦化层110的图案，平坦化层110的图案仅设置在像素P的显示区域DA，不设置在透光区域TA中，平坦化层110的图案亦具有在各像素子驱动电路中的过孔，在每个子像素驱动电路中，平坦化层110的过孔与第四绝缘层90的过孔对准，两者组成贯穿平坦化层110与第四绝缘层90的第十三过孔V13，第十三过孔V13的尺寸明显大于其他过孔。在一些实施例中，如图21、22所示，在第一子像素驱动电路SPC1和第四子像素驱动电路SPC4中，第十三过孔V13位于检测晶体管T3的源极T3s所在的位置处，具体地，第十三过孔V13覆盖第六过孔V6，即第六过孔V6在衬底基板10上的正投影落入第十三过孔V13在衬底基板10上的正投影内，由此可以节约版图空间，使得后续形成的像素界定层的开口区域尽可能的大。第十三过孔V13内的第四绝缘层90和平坦化层110被刻蚀掉，暴露出检测晶体管T3的源极T3s的表面。在第二子像素驱动电路SPC2和第三子像素驱动电路SPC3中，第十三过孔V13位于第二电容电极CstE2的开口43所在位置，与第十过孔V10相邻，在一些实施例中，第十三过孔V13覆盖第十四过孔V14，即第十四过孔V14在衬底基板10上的正投影落入第十三过孔V13在衬底基板10上的正投影内，由此形成类似在第一子像素驱动电路SPC1和第四子像素驱动电路SPC4中的套孔结构，提升工艺均一性。第十三过孔V13内的第四绝缘层90和平坦化层110被刻蚀掉，暴露出第三电容电极CstE3的表面。在每个子像素驱动电路中，第十三过孔V13与第 十过孔V10相邻，且两者在第二方向Y上对齐，即第十三过孔V13的中心与第十过孔V10的中心的直线连线平行于第二方向Y。在第一子像素驱动电路SPC1和第四子像素驱动电路SPC4中，第十三过孔V13相较于第十过孔V10更加靠近第二栅线GL2，在在第二子像素驱动电路SPC2和第三子像素驱动电路SPC3中，第十三过孔V13相较于第十过孔V10更加远离第二栅线GL2。本领域技术人员应当理解的是各子像素驱动电路的第十过孔V10应当被第四绝缘层90和平坦化层110遮蔽，但为了清楚体现第十过孔V10和第十三过孔V13的位置关系，图21中采用虚线图案示出了各子像素驱动电路的第十过孔V10。如图21所示，第一子像素驱动电路SPC1中的第四绝缘层90和平坦化层110的图案与第四子像素驱动电路SPC4中的第四绝缘层90和平坦化层110的图案相对于检测线SL的位置大致镜像对称，第二子像素驱动电路SPC2中的第四绝缘层90和平坦化层110的图案与第三子像素驱动电路SPC3中的第四绝缘层90和平坦化层110的图案相对于检测线SL的位置大致镜像对称。本次构图工艺后，透光区域TA包括在衬底基板10上叠设的第一绝缘层30、第三绝缘层70、第四绝缘层90。
图23为根据本公开一些实施例的透明显示面板在制造过程中形成阳极层的图案后单个像素的平面结构示意图，图24为图23中沿线A-A的截面结构示意图。然后，如图23和图24所示，形成阳极层120的图案。具体地，在形成有前述图案的衬底基板上，沉积导电薄膜，例如为铝、ITO、铝的叠层结构，通过构图工艺对透明导电薄膜进行构图，在平坦化层110上形成阳极层120的图案，阳极层120至少包括各子像素的发光元件D的阳极1200，即第一子像素的第一发光元件的第一阳极1201、第二子像素的第二发光元件的第二阳极1202、第三子像素的第三发光元件的第三阳极1203、以及第四子像素的第四发光元件的第四阳极1204。每个子像素驱动电路中的驱动晶体管T2的源电极T2s、检测晶体管T3的源电极T3s和第三电容电极CstE3是相互连接的一体结构，每个子像素中，阳极1200通过对应的子像素驱动电路中的第十三过孔V13(在本文中亦称为阳极过孔V13)与该一体结构电连接，因此实现了每个子像素的阳极1200与其子像素驱动电路的驱动晶体管T2的源电极T2s的电连接，在图23中，各子像素驱动电路的第十三过孔V13应当被阳极1200遮蔽，但为了清楚体现第十三过孔V13和阳极1200的位置关系，图23中采用虚线图案示出了各子像素驱动电路的第十三过孔V13。在一些实施例中，四个阳极1200均位于显示区域DA内，每个阳极1200可以是 矩形状，四个阳极1200在显示区域DA内呈2×2矩阵排列。在一些实施例中，如图23和24所示，第一阳极1201位于左上方，通过第一子像素驱动电路SPC1的第十三过孔V13与第一子像素驱动电路SPC1的检测晶体管T3的源电极T3s电连接，第二阳极1202位于左下方，通过第二子像素驱动电路SPC2的第十三过孔V13与第二子像素驱动电路SPC2的第三电容电极CstE3电连接，第三阳极1203位于右下方，通过第三子像素驱动电路SPC3的第十三过孔V13与第三子像素驱动电路SPC3的第三电容电极CstE3电连接，第四阳极1204位于右上方，通过第四子像素驱动电路SPC4的第十三过孔V13与第四子像素驱动电路SPC4的检测晶体管T3的源电极T3s电连接。
在一些可能的实施例中，显示区域DA内阳极1200的排列方式可以根据实际需要进行调整，本公开在此不做具体限定。阳极层120通常不设置在透光区域TA中，以保障透光区域TA的透光率，本次构图工艺后，透光区域TA的膜层结构没有变化。
图25为根据本公开一些实施例的透明显示面板在制造过程中形成像素界定层、发光材料层、阴极和封装层图案的图案后单个像素的平面结构示意图，图26为图25中沿线A-A的截面结构示意图，为了清楚起见，图25省略了像素界定层、发光材料层、阴极和封装层图案，仅示出了像素界定层的开口，像素界定层、发光材料层、阴极和封装层在图26中体现。如图25，26所示，形成像素界定层、发光材料层、阴极和封装层图案，具体地，在形成前述图案的衬底基板10上涂覆像素界定膜层，通过掩膜、曝光和显影工艺形成像素界定层130的图案，像素界定层130具有对应各子像素的阳极1200的开口1300，即分别对应第一阳极1201、第二阳极1202、第三阳极1203以及第四阳极1204的第一开口1301、第二开口1302、第三开口1303，第四开口1304。第一开口1301、第二开口1302、第三开口1303，第四开口1304分别限定出第一发光元件、第二发光元件、第三发光元件及第四发光元件的发光区域。各开口1300在衬底基板10上的正投影落其对应的阳极1200在衬底基板的正投影内，各开口1300暴露其对应的阳极1200的一部分。随后，在一些实施例中，在前述形成的开口1300内形成发光材料层140，发光材料层140与对应的阳极1200电连接。可选地，在其他实施例中，在形成有具有开口1300的像素界定层130后的衬底基板10的上表面基本上整面蒸镀发光材料层140，位于开口1300内的发光材料层140对应各子像素的发光区域。随 后，沉积阴极薄膜，通过构图工艺形成阴极层150的图案，阴极层150至少包括各子像素的发光元件D的阴极，阴极层150分别与发光材料层140和第二电源线VSSL电连接。在一些实施例中，如图25和26所示，各子像素的发光元件D的阴极为一体结构，在一些实施例中，多个像素P的各子像素的发光元件D的阴极均一体形成，为一体结构，覆盖多个像素P的透光区域TA和显示区域DA。随后，在阴极层150上形成封装层160，封装层160例如为包括无机材料/有机材料/无机材料的叠层结构。在一些实施例中，阴极层150可以通过多种方式与第二电源线VSSL电连接，如激光打孔等，在一些实施例中阴极层150可以通过过孔与第二电源线VSSL电连接，过孔中可以采用阳极层形成连接电极电连接第二电源线VSSL与阴极。在一些实施例中，阴极150基本上整面覆盖衬底基板10，在显示面板的周边区域存在周边布线，周边布线亦接入VSS电压信号，在显示面板的周边区域，阴极层150与周边布线亦电连接。本次工艺后，在一些实施例中，透光区域TA可以包括衬底基板10以及设置在衬底基板10上的第一绝缘层30、第三绝缘层70、第四绝缘层90，阴极层150以及封装层160。本领域技术人员可以理解的是，透光区域TA中的第一绝缘层30、第三绝缘层70、第四绝缘层90，阴极层150以及封装层160均不是必须的，在一些实施例中，在上述各层的形成工艺中，可以根据实际需要去除透光区域TA中的上述该些层。
在一些实施例中，像素P的透光区域TA由其对应的第一栅线GL1、第二栅线GL2、第二电源线VSSL以及与该像素P相邻的另一像素P对应的第一电源线VDDL包围。
本公开一些实施例提供一种电子装置，具体为透明电子装置，包括任一实施例所述的透明显示面板。所述透明电子装置可以用于透视橱窗、交通工具的车窗等具有透视和显示功能的产品或部件。
以上描述仅为本公开的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本公开中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本公开中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (19)

  1. 一种显示面板，包括：
    衬底基板；以及
    设置在衬底基板上阵列排布的多个像素，所述多个像素包括第一像素和第二像素，
    第一像素包括沿第一方向依次排列的第一透光区域和第一显示区域，第二像素包括沿第一方向依次排列的第二透光区域和第二显示区域，所述第一像素和第二像素在大致垂直于第一方向的第二方向上相邻，所述第一透光区域和第二透光区域在所述第二方向上相邻；
    所述显示面板还包括：
    第一栅线和第二栅线，设置在所述第二方向上相邻的第一透光区域和第二透光区域之间，所述第一栅线和第二栅线均沿第一方向延伸，
    所述第一透光区域与所述第一栅线邻接，所述第二透光区域与所述第二栅线邻接。
  2. 根据权利要求1所述的显示面板，其中，还包括：
    走线区域，设置在所述相邻的第一透光区域和第二透光区域之间，所述走线区域在第一方向上的长度、所述第一透光区域在第一方向上的长度以及所述第二透光区域在第一方向上的长度相等，所述走线区域与所述相邻的第一透光区域和第二透光区域均对齐且邻接，所述第一栅线和第二栅线均沿所述第一方向穿过所述走线区域。
  3. 根据权利要求2所述的显示面板，其中，所述显示面板包括依次设置在衬底基板上的平坦层以及像素界定层，所述平坦层在衬底基板上的正投影以及像素界定层在衬底基板上的正投影与所述第一透光区域在衬底基板上的正投影、第二透光区域在衬底基板上的正投影以及所述走线区域在衬底基板上的正投影中的任一个均不交叠。
  4. 根据权利要求2或3所述的显示面板，其中，所述第一栅线和所述第二栅线之间具有间隙，所述显示面板还包括沿所述第一方向延伸且位于所述相邻的第一透光区域和第二透光区域之间的遮光层，所述间隙位于所述走线区域中的部分在所述衬底基板的投影落入所述遮光层在所述衬底基板上的正投影内。
  5. 根据权利要求4所述的显示面板，其中，所述第一栅线和所述第二栅线同层设置，所述遮光层与所述第一栅线和所述第二栅线位于不同的层。
  6. 根据权利要求5所述的显示面板，其中，所述遮光层位于所述第一栅线和第二栅线的面向所述衬底基板的一侧。
  7. 根据权利要求4所述的显示面板，其中，
    所述走线区域在所述第二方向上的宽度大于或等于所述遮光层在所述第二方向上的宽度。
  8. 根据权利要求4所述的显示面板，其中，
    所述遮光层在所述第一方向上的长度大于或等于所述走线区域在所述第一方向上的长度。
  9. 根据权利要求4所述的显示面板，其中，所述遮光层在衬底基板上正投影与第一透光区域在衬底基板上的正投影不交叠且与第二透光区域在衬底基板上的正投影也不交叠。
  10. 根据权利要求4所述的显示面板，其中所述遮光层的材料为不透明金属材料。
  11. 根据权利要求4所述的显示面板，还包括：
    栅极绝缘层，设置在所述第一栅线和第二栅线的朝向衬底基板的一侧且位于所述遮光层远离衬底基板的一侧，
    其中在所述走线区域内，所述栅极绝缘层包括第一部分和第二部分，所述第 一部分在衬底基板上的正投影与所述第一栅线在衬底基板上的正投影重合，所述第二部分在衬底基板上的正投影与所述第二栅线在衬底基板上的正投影重合。
  12. 根据权利要求4所述的显示面板，其中所述显示面板还包括：
    第二电源线，沿所述第二方向延伸，所述第二电源线配置为提供恒定电压至所述第一像素和第二像素，
    所述遮光层通过过孔与所述第二电源线电连接。
  13. 根据权利要求12所述的显示面板，其中，所述遮光层自与所述第二电源线的相交叠处沿所述第二方向延伸出延伸部，所述过孔在衬底基板上的正投影落入所述延伸部在衬底基板上的正投影内。
  14. 根据权利要求13所述的显示面板，其中所述延伸部自所述遮光层与所述第二电源线的相交叠处向所述第一像素延伸。
  15. 根据权利要求13所述的显示面板，其中所述延伸部自所述遮光层与所述第二电源线的相交叠处向所述第二像素延伸。
  16. 根据权利要求12所述的显示面板，其中，所述第二电源线提供VSS电压信号。
  17. 根据权利要求1-3中任一所述的显示面板，其中第一像素还包括位于第一显示区域内子像素驱动电路，所述第二像素还包括位于第二显示区域内的子像素驱动电路，所述第一栅线电连接至所述第一像素的子像素驱动电路以向第一像素提供第一控制信号，所述第二栅线电连接至所述第一像素的子像素驱动电路以向第二像素提供第二控制信号。
  18. 根据权利要求1-3中任一所述的显示面板，其中，所述显示面板为OLED显示面板。
  19. 一种电子装置，包括权利要求1-18中任一所述的显示面板。
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