WO2023239154A1 - 표시 장치 - Google Patents

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WO2023239154A1
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곽진선
김동우
김연경
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Samsung Display Co Ltd
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Definitions

  • the present invention relates to a display device.
  • the purpose of the present invention is to provide a display device that can improve display quality.
  • a display device includes sub-pixels.
  • the sub-pixel includes a first transistor including a gate electrode connected to a first node, a first terminal electrically connected to a first power line, and a second terminal electrically connected to a second node; a light emitting unit electrically connected between the second node and a second power line and including at least one light emitting element; and a capacitor formed between the first node and the second node.
  • the capacitor includes a first capacitor electrode; and a second capacitor electrode that overlaps the first capacitor electrode in a plan view.
  • An insulating layer is disposed between the first capacitor electrode and the second capacitor electrode.
  • the second capacitor electrode includes: a first protrusion protruding in a direction extending beyond an edge of the first capacitor electrode in a plan view to receive a data signal; and a second protrusion that protrudes in a direction opposite to the extension direction than a portion of an edge of the second capacitor electrode in a plan view.
  • the second capacitor electrode excluding the first and second protrusions may be covered by the first capacitor electrode.
  • the second protrusion may not be directly connected to an external component.
  • a first width of the first protrusion and a second width of the second protrusion may be the same.
  • the overlap area between the first capacitor electrode and the second capacitor electrode in the plan view is the second protrusion corresponding to the first protrusion. It can be kept constant by
  • the first protrusion and the second protrusion may not be on the same line.
  • the first protrusion and the second protrusion may be on the same line.
  • the second capacitor electrode may further include a body portion that overlaps the first capacitor electrode in a plan view.
  • the width of the main body portion may be greater than the width of the second protrusion in a direction parallel to the extension direction.
  • the second protrusion may protrude by about 3 ⁇ m from the main body in the opposite direction.
  • the first capacitor electrode may be disposed below the semiconductor pattern of the first transistor in a cross-sectional view.
  • a first insulating layer may be disposed between the first capacitor electrode and the semiconductor pattern.
  • the second capacitor electrode may be disposed on top of the semiconductor pattern in a cross-sectional view.
  • a second insulating layer may be disposed between the second capacitor electrode and the semiconductor pattern.
  • the capacitor may further include a third capacitor electrode that overlaps the second capacitor electrode in a plan view.
  • a third insulating layer may be disposed between the second capacitor electrode and the third capacitor electrode.
  • the third capacitor electrode may be electrically connected to the first capacitor electrode through a contact hole penetrating the first, second, and third insulating layers.
  • the second capacitor electrode may be disposed on top of the semiconductor pattern of the first transistor.
  • the first capacitor electrode may be disposed on top of the second capacitor electrode.
  • An insulating layer may be disposed between the first capacitor electrode and the second capacitor electrode.
  • the sub-pixel may further include a second transistor electrically connected between a data line and the first node.
  • the first protrusion may protrude toward the second transistor.
  • the data line may extend in the extension direction.
  • the data line may extend in a direction intersecting the extension direction.
  • the light emitting unit includes first and second electrodes spaced apart from each other; a first pixel electrode disposed on the first electrode and electrically connected to one end of the at least one light emitting element; and a second pixel electrode disposed on the second electrode and electrically connected to the other end of the at least one light emitting element.
  • the at least one light emitting element may be disposed between the first electrode and the second electrode.
  • the first pixel electrode may be electrically connected to the second terminal of the first transistor through a contact hole penetrating an insulating layer disposed below the first and second electrodes.
  • the sub-pixel is disposed on the light-emitting device and may further include a color conversion layer that converts and emits a wavelength of light incident from the at least one light-emitting device.
  • the first power line may include a first vertical power line extending in a first direction and a second vertical power line extending in a second direction.
  • Pixel circuits of a plurality of sub-pixels constituting one pixel may be disposed in the first vertical power line, the second vertical power line, and an area partitioned by the second power line.
  • Each of the pixel circuits may include the first transistor and the capacitor.
  • the pixel circuits may be arranged along the first direction, and data lines for the sub-pixels may extend in the first direction and be arranged adjacent to each other.
  • the second capacitor electrode of the storage capacitor includes a first protrusion and a second protrusion protruding from the first capacitor electrode, and the second protrusion is opposite to the extension direction of the first protrusion. It can protrude in any direction. Even if an alignment error occurs between the first capacitor electrode and the second capacitor electrode, the capacity of the storage capacitor is maintained constant by the second protrusion corresponding to the first protrusion, and the capacity deviation of the storage capacitor between sub-pixels and the resulting display are displayed. Deterioration in quality can be prevented.
  • FIG. 1 is a perspective view showing a light-emitting device according to an embodiment.
  • Figure 2 is a schematic cross-sectional view showing a light-emitting device according to an embodiment.
  • Figure 3 is a plan view showing a display device according to an embodiment.
  • FIG. 4A is a schematic diagram illustrating an example of an equivalent circuit of a pixel included in the display device of FIG. 3 .
  • FIG. 4B is a schematic diagram illustrating an example of an equivalent circuit of a pixel included in the display device of FIG. 3 .
  • FIG. 4C is a schematic diagram illustrating an example of an equivalent circuit of a pixel included in the display device of FIG. 3.
  • FIG. 5 is a schematic waveform diagram explaining the operation of the pixel of FIG. 4A.
  • FIG. 6 is a schematic cross-sectional view showing an example of a sub-pixel in the display device of FIG. 3.
  • FIG. 7A is a schematic cross-sectional view showing an example of a sub-pixel in the display device of FIG. 3.
  • FIG. 7B is a schematic cross-sectional view showing an example of a sub-pixel in the display device of FIG. 3.
  • FIG. 7C is a schematic cross-sectional view showing an example of a sub-pixel in the display device of FIG. 3.
  • FIG. 8 is a layout diagram illustrating an example of a pixel in the display device of FIG. 3.
  • FIG. 9A is an enlarged view of a third pixel circuit within the pixel of FIG. 8 according to an embodiment.
  • FIG. 9B is an enlarged view of the third pixel circuit within the pixel of FIG. 8 according to one embodiment.
  • FIG. 10 is a schematic cross-sectional view of an embodiment of a storage capacitor taken along line I-I' of FIG. 9A.
  • FIG. 11 is a diagram showing a pixel circuit according to a comparative example.
  • FIG. 12 is a schematic cross-sectional view showing a comparative example of a storage capacitor taken along line II-II' of FIG. 11.
  • FIG. 13 is a plan view showing an example of a pixel in the display device of FIG. 3.
  • FIG. 14 is a diagram illustrating an embodiment of a pixel circuit included in the pixel of FIG. 8.
  • FIG. 15 is a diagram illustrating an embodiment of a pixel circuit included in the pixel of FIG. 8.
  • first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, a first component may be named a second component, and similarly, the second component may also be named a first component without departing from the scope of the present invention. Singular expressions include plural expressions unless the context clearly dictates otherwise.
  • the direction in which it is formed is not limited to the upper direction and includes formation in the side or bottom direction.
  • a part of a layer, membrane, region, plate, etc. is said to be “beneath” another part, this includes not only cases where it is “immediately below” another part, but also cases where there is another part in between.
  • an element such as a layer
  • it is either directly connected to or connected to another element or layer.
  • elements or layers or intermediate elements or layers may be present.
  • the term “connected” may mean a physical, electrical and/or fluid connection with or without intervening elements.
  • the element when an element is referred to as being “in contact” or “in contact” with another element, the element may be in “electrical contact” or “physical contact” with the other element, or in “indirect contact”. Or it may be in “direct contact” with another element.
  • the phrase "at least one of” is intended to include the meaning of “at least one selected from the group of” for its meaning and interpretation.
  • “at least one of A and B” may be understood to mean “A, B, or A and B.”
  • FIG. 1 is a perspective view showing a light-emitting device according to an embodiment.
  • Figure 2 is a schematic cross-sectional view showing a light-emitting device according to an embodiment.
  • 1 and 2 illustrate a pillar-shaped light emitting device LD, but the type and/or shape of the light emitting device LD is not limited thereto.
  • the light emitting device LD may include a first semiconductor layer 11, an active layer 12, and a second semiconductor layer 13. If the extension direction of the light emitting device LD is the length (L) direction, the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13 will be sequentially stacked along the length (L) direction. You can.
  • the light emitting device LD may be provided in a pillar shape extending in one direction.
  • the light emitting device LD may have a first end EP1 and a second end EP2.
  • One of the first and second semiconductor layers 11 and 13 may be disposed at the first end EP1 of the light emitting device LD.
  • the remaining one of the first and second semiconductor layers 11 and 13 may be disposed at the second end EP2 of the light emitting device LD.
  • the light emitting device LD may be a light emitting device manufactured into a pillar shape through an etching method or the like.
  • the column shape refers to a rod-like shape or bar-like shape that is long in the length (L) direction (i.e., the aspect ratio is greater than 1), such as a circular column or a polygonal column. It encompasses, and the shape of its cross section is not particularly limited.
  • the length (L) of the light emitting device (LD) may be larger than its diameter (D) (or width in cross section).
  • the light emitting device (LD) may have a small size ranging from nanometer scale to micrometer scale.
  • the light emitting device LD may each have a diameter (D) (or width) and/or length (L) ranging from nanometer scale to micrometer scale.
  • D diameter
  • L length
  • the size of the light-emitting device (LD) is not limited to this, and the size of the light-emitting device (LD) may vary depending on the design conditions of various devices that use the light-emitting device (LD) as a light source, for example, a display device. It can be changed in various ways.
  • the first semiconductor layer 11 may be a semiconductor layer of a first conductivity type.
  • the first semiconductor layer 11 may include an n-type semiconductor layer.
  • the first semiconductor layer 11 includes any one semiconductor material such as InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and is an n-type doped with a first conductivity type dopant such as Si, Ge, Sn, etc. It may include a semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited to this.
  • the first semiconductor layer 11 can be made of various materials.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single-quantum well or multi-quantum well structure.
  • the active layer 12 may include GaN, InGaN, InAlGaN, AlGaN, or AlN.
  • a variety of materials may constitute the active layer 12.
  • a clad layer (not shown) doped with a conductive dopant may be formed on the top and/or bottom of the active layer 12.
  • the clad layer may include AlGaN or InAlGaN.
  • the second semiconductor layer 13 is disposed on the active layer 12 and may include a different type of semiconductor layer from the first semiconductor layer 11.
  • the second semiconductor layer 13 may include a p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material such as InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and is a p-type semiconductor layer doped with a second conductivity type dopant such as Mg. may include.
  • the material constituting the second semiconductor layer 13 is not limited to this. Various materials may constitute the second semiconductor layer 13.
  • the light emitting device LD When a voltage higher than the threshold voltage is applied to both ends of the light emitting device LD, electron-hole pairs combine in the active layer 12 and the light emitting device LD may emit light.
  • the light emitting device LD can be used as a light source for various light emitting devices, including pixels of a display device.
  • the light emitting device LD may further include an insulating film 14 provided on its surface.
  • the insulating film 14 may be formed on the surface of the light emitting device LD to surround at least the outer peripheral surface of the active layer 12.
  • the insulating film 14 may further surround one region of the first and second semiconductor layers 11 and 13.
  • the insulating film 14 may expose both ends EP1 and EP2 of the light emitting device LD having different polarities.
  • the insulating film 14 may expose one end of each of the first and second semiconductor layers 11 and 13 located at the first and second ends EP1 and EP2 of the light emitting device LD.
  • the insulating film 14 is formed on the sides of the first and second semiconductor layers 11 and 13 adjacent to the first and second ends EP1 and EP2 of the light emitting device LD having different polarities. may be exposed.
  • the insulating film 14 may be formed of silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxynitride (SiO x N y ), aluminum oxide (AlO x ), and titanium oxide ( TiO It may include at least one insulating material and may be composed of a single layer or multiple layers (for example, a double layer composed of aluminum oxide (AlO x ) and silicon oxide (SiO x )), but is not necessarily limited thereto. Depending on the embodiment, the insulating film 14 may be omitted.
  • the insulating film 14 is provided to cover the surface of the light emitting device LD, for example, the outer peripheral surface of the active layer 12, the active layer 12 is prevented from being short-circuited with the first or second pixel electrode, which will be described later. It can be prevented. Accordingly, the electrical stability of the light emitting device LD can be secured.
  • the insulating film 14 is provided on the surface of the light emitting device LD, surface defects of the light emitting device LD can be minimized and lifespan and efficiency can be improved. Even when a plurality of light emitting devices LD are arranged close to each other, unwanted short circuits between the light emitting devices LD can be prevented.
  • the light emitting device LD may further include additional components in addition to the first semiconductor layer 11, the active layer 12, the second semiconductor layer 13, and/or the insulating film 14 surrounding them.
  • the light emitting device LD may include one or more phosphor layers, an active layer, a semiconductor layer, and/or disposed on one end of the first semiconductor layer 11, the active layer 12, and/or the second semiconductor layer 13. It may include an electrode layer.
  • the type, structure, and/or shape of the light emitting device (LD) may be changed in various ways.
  • the light emitting device LD may be formed in a core-shell structure having a polygonal pyramid shape.
  • Light-emitting devices including the above-described light-emitting elements (LD) can be used in various types of devices that require a light source, including display devices.
  • a plurality of light-emitting devices (LD) may be disposed within each pixel of the display panel, and the light-emitting devices (LD) may be used as a light source for each pixel.
  • the application field of the light emitting device (LD) is not limited to the examples described above.
  • the light emitting device (LD) can also be used in other types of devices that require a light source, such as lighting devices.
  • FIG. 3 is a plan view showing a display device according to an embodiment.
  • FIG. 3 shows a display device, particularly a display panel (PNL) provided in the display device, as an example of an electronic device that can use the light emitting device (LD) described in the embodiments of FIGS. 1 and 2 as a light source. do.
  • PNL display panel
  • LD light emitting device
  • FIG. 3 briefly shows the structure of the display panel (PNL) centered on the display area (DA).
  • at least one driving circuit unit eg, at least one of a scan driver and a data driver
  • wires, and/or pads may be disposed on the display panel PNL.
  • Display devices include smartphones, televisions, tablet PCs, mobile phones, video phones, e-book readers, desktop PCs, laptop PCs, netbook computers, workstations, servers, PDAs, PMP (portable multimedia players), MP3 players, medical devices, etc.
  • the present invention can be applied to any electronic device with a display surface applied to at least one side, such as a camera or wearable.
  • the display panel PNL may include a first substrate SUB1 and a pixel PXL disposed on the first substrate SUB1.
  • the first substrate SUB1 (or base layer) constitutes the base member of the display panel PNL and may be a rigid or flexible substrate or film.
  • the first substrate SUB1 may be a rigid substrate made of glass or tempered glass, a flexible substrate (or thin film) made of plastic or metal, or at least one layer of insulating layer.
  • the material and/or physical properties of the first substrate SUB1 are not particularly limited.
  • the first substrate SUB1 may be substantially transparent.
  • substantially transparent may mean that light can be transmitted beyond a predetermined (or selective) transmittance.
  • the first substrate SUB1 may be translucent or opaque.
  • the first substrate SUB1 may include a reflective material.
  • the display panel PNL and the first substrate SUB1 may include a display area DA for displaying an image and a non-display area NDA excluding the display area DA.
  • a pixel PXL may be disposed in the display area DA.
  • Various wires, pads, and/or built-in circuitry connected to the pixel PXL of the display area DA may be disposed in the non-display area NDA.
  • the pixel PXL includes sub-pixels SPXL1 to SPXL3.
  • the pixel PXL includes a first sub-pixel SPXL1, a second sub-pixel SPXL2, and a third sub-pixel SPXL3. may include.
  • the sub-pixels may each emit light of a predetermined (or selective) color. Depending on the embodiment, the sub-pixels (SPXL1 to SPXL3) may emit light of different colors. In one embodiment, the first sub-pixel (SPXL1) emits light of a first color, the second sub-pixel (SPXL2) emits light of a second color, and the third sub-pixel (SPXL3) emits light of a third color. can emit light.
  • the first sub-pixel may be a red pixel that emits red light
  • the second sub-pixel may be a green pixel that emits green light
  • the third sub-pixel may be a green pixel that emits green light.
  • the first sub-pixel (SPXL1), the second sub-pixel (SPXL2), and the third sub-pixel (SPXL3) are a first color light emitting device, a second color light emitting device, and a third color light emitting device, respectively.
  • first sub-pixel (SPXL1), the second sub-pixel (SPXL2), and the third sub-pixel (SPXL3) have light-emitting elements that emit light of the same color, and are disposed on each light-emitting element.
  • each pixel By including color conversion layers and/or color filters of different colors, light of a first color, a second color, and a third color may be emitted, respectively.
  • the color, type, and/or number of sub-pixels (SPXL1 to SPXL3) constituting each pixel (PXL) are not particularly limited.
  • the color of light emitted by each pixel (PXL) can be changed in various ways.
  • the sub-pixels may be arranged regularly according to a stripe or PENTILE TM array structure.
  • the first, second, and third sub-pixels SPXL1, SPXL2, and SPXL3 are sequentially and repeatedly arranged along the first direction DR1, and are also repeatedly arranged along the second direction DR2. can be placed.
  • At least one first, second, and third sub-pixel (SPXL1, SPXL2, SPXL3) arranged adjacent to each other may form one pixel (PXL) capable of emitting light of various colors.
  • the arrangement structure of the sub-pixels SPXL1 to SPXL3 is not limited to this, and the sub-pixels SPXL1 to SPXL3 may be arranged in various structures and/or patterns in the display area DA.
  • each of the sub-pixels may be configured as an active pixel.
  • each of the sub-pixels (SPXL1 to SPXL3) receives a predetermined (or selective) control signal (e.g., a scan signal and a data signal) and/or a predetermined (or selective) power (e.g., It may include at least one light source (eg, a light emitting device) driven by a first power source and a second power source.
  • a predetermined (or selective) control signal e.g., a scan signal and a data signal
  • a predetermined (or selective) power e.g., It may include at least one light source (eg, a light emitting device) driven by a first power source and a second power source.
  • the type, structure, and/or driving method of the sub-pixels (SPXL1 to SPXL3) that can be applied to the display device are not particularly limited.
  • FIGS. 4A, 4B, and 4C each are schematic diagrams showing an example of an equivalent circuit of a pixel included in the display device of FIG. 3.
  • FIGS. 4A, 4B, and 4C illustrate the electrical connection relationships of components included in each of the sub-pixels (SPXL1 to SPXL3) that can be applied to an active matrix display device, according to embodiments.
  • the connection relationship of each component of the sub-pixels (SPXL1 to SPXL3) is not limited to this.
  • the first sub-pixel (SPXL1), the second sub-pixel (SPXL2), and the third sub-pixel (SPXL3) are collectively referred to as the sub-pixel (SPXL).
  • the sub-pixel SPXL may include a light emitting unit (EMU) (or light emitting unit) that generates light with a brightness corresponding to the data signal.
  • the sub-pixel (SPXL) may optionally include a pixel circuit (PXC) for driving the light emitting unit (EMU).
  • the light emitting unit may include a plurality of light emitting elements (LD) connected in parallel between the first power line (PL1) and the second power line (PL2).
  • the first power line PL1 is connected to the first driving power source VDD and the voltage of the first driving power source VDD is applied, and the second power line PL2 is connected to the second driving power source VSS. 2
  • the voltage of the driving power supply (VSS) may be applied.
  • the light emitting unit has a first pixel electrode (CNE1) (or a first electrode) connected to the first driving power source (VDD) via the pixel circuit (PXC) and the first power line (PL1).
  • the second pixel electrode (CNE2) (or second electrode) connected to the second driving power source (VSS) through the second power line (PL2), between the first pixel electrode (CNE1) and the second pixel electrode (CNE2) may include a plurality of light emitting elements (LD) connected in parallel in the same direction.
  • the first pixel electrode CNE1 may be an anode (or anode electrode)
  • the second pixel electrode CNE2 may be a cathode (or cathode electrode).
  • Each of the light emitting elements LD included in the light emitting unit EMU has a first end connected to the first driving power source VDD through the first pixel electrode CNE1 and a second end connected to the second pixel electrode CNE2. It may include a second end connected to the driving power source (VSS).
  • the first driving power source (VDD) and the second driving power source (VSS) may have different potentials.
  • the first driving power source (VDD) may be a high potential power source
  • the second driving power source (VSS) may be a low potential power source.
  • the potential difference between the first and second driving power sources VDD and VSS may be greater than or equal to the threshold voltage of the light emitting elements LD during the light emission period of each sub-pixel SPXL.
  • each light emitting element LD is connected in parallel in the same direction (eg, forward direction) between the first pixel electrode CNE1 and the second pixel electrode CNE2 to which voltages of different power sources are supplied.
  • Each effective light source can be configured.
  • the light emitting elements (LD) of the light emitting unit (EMU) may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit (PXC).
  • the pixel circuit PXC may supply a driving current corresponding to the grayscale value of the corresponding frame data of the pixel circuit PXC to the light emitting unit EMU during each frame period.
  • the driving current supplied to the light emitting unit (EMU) may flow separately to each light emitting element (LD). Accordingly, while each light emitting element LD emits light with a brightness corresponding to the current flowing therein, the light emitting unit EMU may emit light with a brightness corresponding to the driving current.
  • the light emitting unit (EMU) may further include at least one non-effective light source, for example, a reverse light emitting element (LDr), in addition to the light emitting elements (LD) constituting each effective light source.
  • a reverse light emitting element (LDr) is connected in parallel between the first and second pixel electrodes (CNE1, CNE2) along with other light emitting elements (LD) constituting the effective light sources, but is connected in parallel with the other light emitting elements (LD).
  • This reverse light emitting device (LDr) remains in an inactive state even if a driving voltage (for example, a forward driving voltage) is applied between the first and second pixel electrodes (CNE1 and CNE2), and accordingly, the reverse light emitting device (LDr) remains in an inactive state. Substantial current may not flow in (LDr).
  • a driving voltage for example, a forward driving voltage
  • the pixel circuit (PXC) of the sub-pixel (SPXL) may be connected to the scan line (SLi) (or first gate line) and the data line (DLj).
  • the pixel circuit PXC of the sub-pixel SPXL may be connected to the control line CLi (or second gate line) and the sensing line SENj (or readout line).
  • the pixel circuit PXC of the sub-pixel SPXL is connected to the i-th scan line of the display area DA.
  • control line CLi may be connected to the scan line SLi or may be the scan line SLi.
  • the pixel circuit PXC may include transistors T1 to T3 and a storage capacitor Cst (or capacitor).
  • the first transistor T1 is a driving transistor for controlling the driving current applied to the light emitting unit (EMU), and may be connected between the first driving power source (VDD) and the light emitting unit (EMU).
  • the first terminal (or first transistor electrode) of the first transistor T1 may be electrically connected to the first driving power source VDD through the first power line PL1, and the first transistor ( The second terminal (or second transistor electrode) of T1 may be electrically connected to the second node N2, and the gate electrode of the first transistor T1 may be electrically connected to the first node N1.
  • the first transistor T1 controls the amount of driving current applied to the light emitting unit (EMU) from the first driving power source (VDD) through the second node (N2) according to the voltage applied to the first node (N1). You can.
  • the first terminal of the first transistor T1 may be a drain electrode, and the second terminal of the first transistor T1 may be a source electrode, but the present invention is not limited thereto.
  • the first terminal may be a source electrode and the second terminal may be a drain electrode.
  • the second transistor T2 is a switching transistor that selects the sub-pixel SPXL and activates the sub-pixel SPXL in response to the scan signal, and may be connected between the data line DLj and the first node N1.
  • the first terminal of the second transistor T2 is connected to the data line DLj
  • the second terminal of the second transistor T2 is connected to the first node N1
  • the gate electrode of the second transistor T2 may be connected to the scan line (SLi).
  • the first terminal and the second terminal of the second transistor T2 are different terminals. For example, if the first terminal is a drain electrode, the second terminal may be a source electrode.
  • the second transistor T2 is turned on when a scan signal of the gate-on voltage (eg, high level voltage) is supplied from the scan line SLi, and is connected to the data line DLj and the first node ( N1) can be connected electrically.
  • the first node (N1) is a point where the second terminal of the second transistor (T2) and the gate electrode of the first transistor (T1) are connected, and the second transistor (T2) is connected to the gate electrode of the first transistor (T1). Data signals can be transmitted.
  • a scan signal of the gate-on voltage eg, high level voltage
  • the first terminal of the third transistor T3 is connected to the sensing line SENj, the second terminal of the third transistor T3 is connected to the second terminal of the first transistor T1, and the third transistor T3 )
  • the gate electrode may be connected to the control line (CLi).
  • a voltage (initialization voltage) may be applied to the sensing line (SENj) from an initialization power source.
  • the third transistor T3 is an initialization transistor capable of initializing the second node N2, and is turned on when a sensing control signal is supplied from the control line CLi to increase the voltage of the initialization power supply to the second node N2. It can be delivered to . Accordingly, the second storage electrode of the storage capacitor Cst electrically connected to the second node N2 may be initialized.
  • the third transistor T3 connects the first transistor T1 to the sensing line SENj, thereby obtaining a sensing signal through the sensing line SENj, and using the sensing signal to connect the first transistor T1 to the sensing line SENj.
  • the characteristics of the sub-pixel (SPXL), including the threshold voltage of T1), may be detected.
  • Information about the characteristics of the sub-pixels (SPXL) can be used to convert image data so that characteristic differences between the sub-pixels (SPXL) can be compensated.
  • the storage capacitor Cst may be formed between the first node N1 and the second node N2, or may be electrically connected between the first node N1 and the second node N2.
  • the storage capacitor Cst charges a data voltage corresponding to the data signal supplied to the first node N1 during one frame period. Accordingly, the storage capacitor Cst can store a voltage corresponding to the difference between the voltage of the gate electrode of the first transistor T1 and the voltage of the second node N2.
  • a parasitic capacitor Cpara may be formed between the first node N1 and a signal line adjacent to the first node N1.
  • the signal line may be a scan line (SLi), a data line (DLi), and/or a power line to which the first and second driving powers (VDD and VSS) are applied.
  • the parasitic capacitor Cpara affects the voltage (or voltage change) of the first node N1, and as a result, the sub-pixel SPXL may not emit light at the desired brightness. It is necessary to increase the capacity of the storage capacitor (Cst) to alleviate or exclude the influence of the parasitic capacitor (Cpara). The influence of the parasitic capacitor Cpara will be described later with reference to FIG. 5, and the storage capacitor Cst with increased capacity will be described later with reference to FIG. 10.
  • the light emitting unit may include at least one serial stage (or stage) including a plurality of light emitting elements (LD) electrically connected to each other in parallel.
  • serial stage or stage
  • LD light emitting elements
  • the light emitting unit (EMU) may be configured in a series/parallel mixed structure.
  • the light emitting unit (EMU) may be configured to include a first series end (SET1) and a second series end (SET2).
  • the light emitting unit (EMU) includes a first series end (SET1), a second series end (SET2), a third series end (SET3), and a fourth series end (SET4). It may also be configured to include.
  • the number of series stages included in the light emitting unit (EMU) may vary.
  • the light emitting unit (EMU) may include three, five or more serial stages.
  • the light emitting unit may include a first series terminal (SET1) and a second serial terminal (SET2) sequentially connected between the first driving power supply (VDD) and the second driving power supply (VSS). You can.
  • Each of the first series stage (SET1) and the second series stage (SET2) includes two electrodes (CNE1 and CTE_S1, CTE_S2 and CNE2) constituting the electrode pair of the corresponding series stage, and the two electrodes (CNE1 and It may include a plurality of light emitting elements (LD) connected in parallel in the same direction between CTE_S1, CTE_S2, and CNE2).
  • LD light emitting elements
  • the first serial stage SET1 (or first stage) includes a second pixel electrode CNE2 (or first pixel electrode) and a first sub-intermediate electrode CTE_S1, and the second pixel electrode CNE2 and the first sub-intermediate electrode CTE_S1. It may include at least one first light emitting element (LD1) connected between the first sub-middle electrode (CTE_S1).
  • the first series stage SET1 may further include a reverse light emitting element LDr connected in the opposite direction to the other first light emitting element LD1 between the second pixel electrode CNE2 and the first sub middle electrode CTE_S1. there is.
  • the second series stage (SET2) (or second stage) includes a second sub-middle electrode (CTE_S2) and a first pixel electrode (CNE1) (or a second pixel electrode), and the second sub-middle electrode (CTE_S2) It may include at least one second light emitting element (LD2) connected between the first pixel electrode (CNE1).
  • the second series stage SET2 may further include a reverse light-emitting element LDr connected in the opposite direction to the other second light-emitting element LD2 between the second sub-middle electrode CTE_S2 and the first pixel electrode CNE1. there is.
  • the first sub-middle electrode (CTE_S1) of the first series end (SET1) and the second sub-middle electrode (CTE_S2) of the second series end (SET2) may be integrated.
  • the first sub-middle electrode (CTE_S1) and the second sub-middle electrode (CTE_S2) are a first middle electrode electrically connecting the continuous first series end (SET1) and the second series end (SET2).
  • CTE1) can be configured.
  • the first sub-middle electrode (CTE_S1) and the second sub-middle electrode (CTE_S2) are integrated, the first sub-middle electrode (CTE_S1) and the second sub-middle electrode (CTE_S2) are different from each other of the first middle electrode (CTE1). It may be part of it.
  • the terms pixel electrode and intermediate electrode are only expressions to distinguish electrodes, and the corresponding configuration (i.e., electrode) is not limited by the terms.
  • the light emitting unit has a first series terminal (SET1), a second series terminal (SET2), and a third serial terminal (SET1) sequentially connected between the first driving power supply (VDD) and the second driving power supply (VSS). It may include a serial stage (SET3) and a fourth serial stage (SET4).
  • the first serial stage SET1 in FIG. 4C may be substantially the same as the first serial stage SET1 in FIG. 4B.
  • the second series end SET2 may include at least one second light emitting element LD2 connected between the second sub-middle electrode CTE_S2 and the third sub-middle electrode CTE_S3.
  • the third series end SET3 may include at least one third light emitting element LD3 connected between the fourth sub-middle electrode CTE_S4 and the fifth sub-middle electrode CTE_S5.
  • the fourth series stage SET4 may include at least one fourth light emitting element LD4 connected between the sixth sub-middle electrode CTE_S6 and the second pixel electrode CNE2.
  • the third sub-middle electrode (CTE_S3) and the fourth sub-middle electrode (CTE_S4) are integrated and may form the second middle electrode (CTE2).
  • the fifth sub-middle electrode (CTE_S5) and the sixth sub-middle electrode (CTE_S6) are integrated and may form the third middle electrode (CTE3).
  • EMU light emitting unit
  • the light emitting unit (EMU) of the sub-pixel (SPXL) including the series stages (SET1 to SET4) can reduce the driving current compared to the light emitting unit in which the light emitting elements (LD) are only connected in parallel.
  • the light emitting unit (EMU) of the sub-pixel (SPXL) including the series stages (SET1 to SET4) can emit light with higher luminance for the same driving current.
  • the light emitting unit (EMU) of the sub-pixel (SPXL) including the series stages (SET1 to SET4) is different from the light emitting unit (EMU) of the light emitting unit (EMU) of the structure in which the same number of light emitting elements (LD) are all connected in series.
  • the driving voltage applied to both ends can be reduced.
  • the transistors T1 to T3 included in the pixel circuit PXC are all shown as n-type transistors, but they are not limited thereto.
  • at least one of the transistors T1 to T3 may be changed to a p-type transistor.
  • the structure and driving method of the sub-pixel can be changed in various ways.
  • the pixel circuit PXC may be composed of pixel circuits with various structures and/or driving methods in addition to the embodiments shown in FIGS. 4A, 4B, and 4C.
  • the pixel circuit PXC may not include the third transistor T3.
  • the pixel circuit PXC includes a compensation transistor for compensating the threshold voltage of the first transistor T1, an initialization transistor for initializing the voltage of the first node N1 and/or the first pixel electrode CNE1, It may further include other circuit elements such as an emission control transistor for controlling the period during which driving current is supplied to the light emitting unit (EMU), and/or a boosting capacitor for boosting the voltage of the first node (N1).
  • FIG. 5 is a schematic waveform diagram explaining the operation of the pixel of FIG. 4A.
  • the scan signal SC (or first gate signal) applied to the scan line SLi is a gate-on voltage (e.g., high level voltage), and the sensing control signal SS applied to the control line CLi (or the second gate signal) may have a gate-on voltage.
  • the first section (P1) is a section allocated to write a data signal to the sub-pixel (SPXL) in one frame (FRAME), the first section (P1) is a non-emission section, and the first section (P1) is The remaining section (i.e., the remaining section of the frame (FRAME), especially, the remaining section after the first section (P1)) may be a light emission section.
  • the second transistor T2 In response to the scan signal SC of the gate-on voltage, the second transistor T2 is turned on, a data signal is applied from the data line DLj to the first node N1, and the first node N1
  • the voltage, that is, the first node voltage (V_N1) may vary.
  • the third transistor T3 is turned on in response to the sensing control signal SS of the gate-on voltage, the voltage of the initialization power supply is applied to the second node N2, and the second node N2
  • the voltage, that is, the second node voltage (V_N2) may vary.
  • a voltage corresponding to the difference between the first node voltage (V_N1) and the second node voltage (V_N2) may be charged in the storage capacitor (Cst).
  • the second node voltage (V_N2) increases as the driving current flows through the first transistor (T1), and the second node voltage (V_N2) increases due to the storage capacitor (Cst).
  • the first node voltage (V_N1) may increase.
  • the voltage difference (i.e., Vgs2) between the ideal first node voltage (V_N1) and the second node voltage (V_N2) should be equal to the voltage difference (i.e., Vgs1) in the first section (P1).
  • the actual voltage difference i.e., Vgs3
  • the difference i.e., Vgs1
  • the sub-pixel SPXL may be provided with a storage capacitor Cst having an increased capacity.
  • FIG. 6 is a schematic cross-sectional view showing an example of a sub-pixel in the display device of FIG. 3.
  • the first transistor T1 (see FIG. 4A ) and the first and second power lines PL1 and PL2 are shown as examples of circuit elements that can be disposed on the pixel circuit layer (PCL).
  • PCL pixel circuit layer
  • the sub-pixel SPXL may include a pixel circuit layer (PCL) and a display element layer (DPL) disposed on the first substrate SUB1.
  • PCL pixel circuit layer
  • DPL display element layer
  • the pixel circuit layer includes a first transistor (T1), a first power line (PL1), a second power line (PL2), and a plurality of insulating layers (BFL, ILD, GI, ILD, PSV, VIA). may include.
  • the first transistor T1 includes a lower metal layer (BML), a semiconductor pattern (SCP), a gate electrode (GE), a source electrode (SE) (or a second transistor electrode, a second terminal), and a drain electrode (DE) (or , a first transistor electrode, and a first terminal).
  • a first conductive layer may be positioned between the first substrate SUB1 and the buffer layer BFL.
  • the first conductive layer may include a conductive material.
  • Conductive materials include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), and chromium ( It may include at least one metal or an alloy thereof among various metal materials including Cr), titanium (Ti), molybdenum (Mo), copper (Cu), etc.
  • the first conductive layer may be composed of a single layer, a double layer, or a multilayer.
  • the first conductive layer may include a lower metal layer (BML), a first power line (PL1), and a second power line (PL2).
  • the lower metal layer BML and the gate electrode GE of the first transistor T1 may overlap each other with the buffer layer BFL interposed therebetween.
  • the lower metal layer (BML) may be disposed below the semiconductor pattern (SCP) of the first transistor (T1). At this time, the lower metal layer (BML) serves as a light blocking pattern and can stabilize the operating characteristics of the first transistor (T1).
  • the first transistor T1 may not include the lower metal layer BML.
  • the buffer layer (BFL) may be located directly on the first substrate (SUB1).
  • the lower metal layer BML may be physically and/or electrically connected to the source electrode SE of the first transistor T1, which will be described later, through a contact hole in the insulating layer. Accordingly, the threshold voltage of the first transistor T1 can be moved in the negative or positive direction.
  • the buffer layer BFL (or first insulating layer) may cover the first conductive layer and be located on the first substrate SUB1.
  • the buffer layer (BFL) can prevent impurities from diffusing into the pixel circuit layer (PCL).
  • the buffer layer (BFL) may include an inorganic material.
  • the inorganic material may include at least one of metal oxides such as silicon nitride (SiN x ), silicon oxide (SiO x ), silicon oxynitride (SiO x N y ), and aluminum oxide (AlO x ).
  • the buffer layer BFL may be omitted depending on the material and process conditions of the first substrate SUB1.
  • the semiconductor pattern (SCP) may be located on the buffer layer (BFL).
  • the semiconductor pattern (SCP) includes a first region (eg, source region) connected to the source electrode (SE), a second region (eg, drain region) connected to the drain electrode (DE), and first and It may include a channel area between the second areas.
  • the channel region may overlap the gate electrode GE of the first transistor T1 in the third direction DR3 (in the thickness direction of the first substrate SUB1).
  • the semiconductor pattern (SCP) may be made of polycrystalline silicon, amorphous silicon, or oxide semiconductor.
  • the gate insulating layer GI (or the second insulating layer) may be disposed on the semiconductor pattern SCP.
  • the gate insulating layer GI may be disposed only on the semiconductor pattern SCP or may be entirely disposed on the first substrate SUB1.
  • the gate insulating layer (GI) may include an inorganic material. However, it is not limited to this, and the gate insulating layer (GI) may include an organic material.
  • organic materials include polyacrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, and unsaturated polyester. Contains at least one of unsaturated polyesters resin, poly-phenylene ethers resin, poly-phenylene sulfides resin, and benzocyclobutene resin. can do.
  • a second conductive layer may be disposed on the gate insulating layer GI.
  • the second conductive layer may include a conductive material similar to the first conductive layer.
  • the second conductive layer may include a gate electrode (GE), an 11th connection pattern (CP11), and a 21st connection pattern (CP21).
  • the gate electrode GE may be disposed on the gate insulating layer GI to overlap the channel region of the semiconductor pattern SCP in the third direction DR3.
  • the 11th connection pattern CP11 may overlap the first power line PL1, and the 21st connection pattern CP21 may overlap the second power line PL2 in the third direction DR3.
  • the interlayer insulating layer ILD (or the first interlayer insulating layer or the third insulating layer) covers the second conductive layer and may be entirely disposed on the first substrate SUB1.
  • the interlayer insulating layer (ILD) may include an inorganic material, similar to the gate insulating layer (GI).
  • the interlayer dielectric layer (ILD) may include organic materials.
  • a third conductive layer may be disposed on the interlayer insulating layer (ILD).
  • the third conductive layer may include a conductive material similar to the first conductive layer.
  • the third conductive layer may include a source electrode (SE), a drain electrode (DE), a twelfth connection pattern (CP12), and a twelfth connection pattern (CP22).
  • the source electrode (SE) contacts or is connected to the first region of the semiconductor pattern (SCP) through a contact hole penetrating the interlayer dielectric layer (ILD), and also penetrates the interlayer dielectric layer (ILD) and the buffer layer (BFL). It may contact or be connected to the lower metal layer (BML) through the contact hole.
  • the drain electrode DE may contact or be connected to the second region of the semiconductor pattern SCP through a contact hole penetrating the interlayer insulating layer ILD. Similar to the source electrode SE, the twelfth connection pattern CP12 is in contact with or connected to the first power line PL1 and the eleventh connection pattern CP11, and the twenty-second connection pattern CP22 is connected to the second power line PL1.
  • the 11th connection pattern CP11 and CP12 are connected to the first power line PL1, thereby reducing the resistance of the first power line PL1.
  • the 21st connection pattern CP21 and the 22nd connection pattern CP22 are connected to the second power line PL2, thereby reducing the resistance of the second power line PL2.
  • the protective layer PSV (or the second interlayer insulating layer) may be entirely disposed on the first substrate SUB1 to cover the third conductive layer.
  • the protective layer (PSV) may include an inorganic material.
  • the protective layer (PSV) may be provided as a single layer, or as a double or multilayer layer. Depending on the embodiment, the protective layer (PSV) may be omitted.
  • a via layer (VIA) (or a passivation layer) may be disposed on the protective layer (PSV).
  • the via layer (VIA) may be disposed entirely on the first substrate (SUB1).
  • the via layer (VIA) may include an organic material.
  • the via layer (VIA) may provide a flat surface on top.
  • a display device layer (DPL) may be located on the via layer (VIA).
  • the display element layer DPL includes first and second bank patterns BNP1 and BNP2, first and second electrodes ELT1 and ELT2 (or alignment electrodes and reflective electrodes), and a first bank BNK1. ), a light emitting device (LD), first and second pixel electrodes (CNE1, CNE2) (or contact electrodes), and a plurality of insulating layers (INS1 to INS3).
  • the first and second bank patterns BNP1 and BNP2 may be disposed on the via layer VIA.
  • each of the first and second bank patterns BNP1 and BNP2 is a trapezoid whose width becomes narrower as it moves upward from one surface (eg, top surface) of the via layer VIA in the third direction DR3. It can have a shape.
  • each of the first and second bank patterns BNP1 and BNP2 has a semi-elliptical shape whose width becomes narrower as it moves upward from one side of the via layer VIA in the third direction DR3 in a cross-sectional view; It may also include a curved surface having a semicircular shape (or hemispherical shape).
  • each of the first and second bank patterns BNP1 and BNP2 is not limited to the above-described embodiments, and is within a range that can improve the efficiency of light emitted from each of the light emitting elements LD. can be changed in various ways.
  • the first and second bank patterns BNP1 and BNP2 include an inorganic material and/or an organic material and may be composed of a single layer or a multilayer. Depending on the embodiment, the first and second bank patterns BNP1 and BNP2 may be omitted. For example, a structure corresponding to the first and second bank patterns BNP1 and BNP2 may be formed in the via layer VIA.
  • the first and second electrodes ELT1 and ELT2 may be disposed on the via layer VIA and the first and second bank patterns BNP1 and BNP2.
  • the first electrode ELT1 may be disposed on the first bank pattern BNP1, and the second electrode ELT2 may be disposed on the second bank pattern BNP2.
  • the first and second electrodes ELT1 and ELT2 may have surface profiles corresponding to the shapes of the first and second bank patterns BNP1 and BNP2, respectively.
  • the first and second electrodes ELT1 and ELT2 each use a conductive electrode having reflectivity to allow light emitted from the light emitting element LD to travel in the image display direction of the display device (for example, the third direction DR3). May contain substances.
  • the first and second electrodes ELT1 and ELT2 may be composed of a single layer or a multilayer.
  • the second electrode ELT2 contacts the twelfth connection pattern CP12 through the first contact hole CNT1 penetrating the via layer VIA and the protective layer PSV. can be connected
  • the second electrode ELT2 (or the first electrode ELT1) may be electrically connected to the first power line PL1.
  • the second electrode ELT2 may be directly connected to the twelfth connection pattern CP12, but is not limited thereto.
  • the second electrode ELT2 may be connected to the twelfth connection pattern CP12 (CP12) through a bridge electrode. Alternatively, it may be connected to the 11th connection pattern (CP11) and the first power line (PL1).
  • the first and second electrodes ELT1 and ELT2 may be used as alignment electrodes to align the light emitting device LD during the manufacturing process of the display device.
  • the first insulating layer INS1 may be disposed on the via layer VIA to cover at least a portion of the first and second electrodes ELT1 and ETL2.
  • the first insulating layer INS1 is located between the first electrode ELT1 and the second electrode ELT2 and prevents a short circuit (for example, a short circuit) between the first electrode ELT1 and the second electrode ELT2. It can be prevented.
  • the first insulating layer INS1 may include an inorganic material or an inorganic material.
  • a light emitting device may be disposed on the first insulating layer (INS1).
  • the light emitting device LD is configured so that the first end EP1 of the light emitting device LD is directed toward the first electrode ELT1 and the second end EP2 of the light emitting device LD is toward the second electrode ELT2. It may be aligned between the first electrode (ELT1) and the second electrode (ELT2).
  • the first end EP1 of the light emitting device LD partially overlaps the first electrode ELT1 in the third direction DR3, and the second end EP2 of the light emitting device LD extends in the third direction DR3. ) may partially overlap with the second electrode (ELT2). However, it is not limited to this.
  • the first bank (BNK1) may be disposed on the first insulating layer (INS1).
  • the first bank BNK1 prevents the solution containing the light emitting device LD from flowing into the adjacent sub-pixel SPXL, or It may be a dam structure that controls a certain amount of solution to be supplied to each sub-pixel (SPXL).
  • the first bank (BNK1) may define an emission area (EA).
  • the light emitting area EA may correspond to the opening OPA1 of the first bank BNK1.
  • the first bank (BNK1) may include an organic material.
  • the first bank BNK1 may include a light blocking material and/or a reflective material.
  • the first bank (BNK1) can prevent light leakage defects in which light (or light) leaks between adjacent sub-pixels (SPXL).
  • the first bank BNK1 may include a color filter material or a black matrix material.
  • a reflective layer may be separately provided and/or formed on the first bank BNK1 to further improve the efficiency of light emitted to the outside from the sub-pixel SPXL.
  • a second insulating layer INS2 (or a second insulating pattern) may be disposed on the light emitting device LD.
  • the second insulating layer INS2 is a portion of the upper surface of the light emitting device LD so that the first end EP1 and the second end EP2 of the light emitting device LD are not covered by the second insulating layer INS2. It can be located on the top.
  • the second insulating layer INS2 may also be disposed on the first insulating layer INS1 and the first bank BNK1.
  • the second insulating layer INS2 may include an inorganic material or an organic material. After the light emitting device LD is aligned on the first insulating layer INS1, the second insulating layer INS2 is formed on the light emitting device LD to prevent the light emitting device LD from being aligned. It can be prevented. If a gap (or space) exists between the first insulating layer (INS1) and the light emitting device (LD) before forming the second insulating layer (INS2), the gap is formed in the second insulating layer (INS2). may be filled with a second insulating layer (INS2).
  • the first pixel electrode CNE1 may be disposed on the first electrode ELT1.
  • the first pixel electrode CNE1 may directly contact the first end EP1 of the light emitting device LD.
  • the first pixel electrode (CNE1) connects the first contact hole (CNT2) through the second insulating layer (INS2), the first insulating layer (INS1), the via layer (VIA), and the protective layer (PSV). It may be in contact with or connected to the source electrode (SE) of the transistor (T1).
  • the first pixel electrode CNE1 may electrically connect the first end EP1 of the light emitting device LD and the source electrode SE of the first transistor T1.
  • the first pixel electrode (CNE1) and the second pixel electrode (CEN2) are made of indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnOx), and indium gallium. It may contain a transparent conductive material such as zinc oxide (indium gallium zinc oxide, IGZO).
  • the third insulating layer INS3 may be positioned on the second insulating layer INS2 and the first pixel electrode CNE1 to cover the second insulating layer INS2 and the first pixel electrode CNE1.
  • the third insulating layer INS3 may be positioned so that the second end EP2 of the light emitting device LD is exposed and its edge contacts one end of the second insulating layer INS2.
  • the third insulating layer INS3 may include an inorganic material or an organic material.
  • the second pixel electrode CNE2 may be disposed on the second electrode ELT2.
  • the second pixel electrode CNE2 may directly contact the second end EP2 of the light emitting device LD.
  • the second pixel electrode (CNE2) is a third contact that penetrates the third insulating layer (INS3), the second insulating layer (INS2), the first insulating layer (INS1), the via layer (VIA), and the protective layer (PSV). It may contact or be connected to the twenty-second connection pattern CP22 through the hole CNT3.
  • the second pixel electrode CNE2 may electrically connect the second end EP2 of the light emitting device LD and the second power line PL2.
  • a transparent conductive material e.g., ITO
  • ITO is a conductive layer (e.g., source electrode (SE), 22nd connection pattern) in the pixel circuit layer (PCL) rather than a conductive material (or metal material) having a specific reflectance. (CP22)) has excellent bonding strength and can have low contact resistance. Accordingly, the first and second pixel electrodes CNE1 and CNE2 may be directly connected to components within the pixel circuit layer PCL without being connected to the first and second electrodes ELT1 and ELT2. However, it is not limited to this.
  • the first pixel electrode CNE1 and the second pixel electrode CNE2 are described as being located on different layers with the third insulating layer INS3 interposed between them, but the present invention is not limited thereto.
  • the first pixel electrode CNE1 and the second pixel electrode CNE2 may be disposed on the same layer (eg, the second insulating layer INS2) through the same process.
  • FIG. 7A is a schematic cross-sectional view showing an example of a sub-pixel in the display device of FIG. 3.
  • FIGS. 7B and 7C are schematic cross-sectional views each showing an example of a sub-pixel in the display device of FIG. 3.
  • Figure 7c shows another example of a pixel with a modified position of the color conversion layer (CCL) compared to Figure 7b.
  • Figure 7b shows an embodiment in which the color conversion layer (CCL) is located on the display element layer (DPL) through a continuous process
  • Figure 7c shows the second substrate (SUB2) including the color conversion layer (CCL).
  • FIGS. 7A, 7B, and 7C differences from the above-described embodiments (eg, the embodiment of FIG. 6) will be mainly described to avoid redundant description.
  • the sub-pixel SPXL (or display device) may include a light conversion layer LCPL disposed on the display element layer DPL.
  • the light conversion layer may further include a second bank (BNK2), a color conversion layer (CCL), and color filters (CF1 to CF3).
  • BNK2 second bank
  • CCL color conversion layer
  • CF1 to CF3 color filters
  • the second bank BNK2 may be disposed on the display element layer DPL.
  • the second bank (BNK2) is located in the non-emission area (NEA, see FIG. 7B) and may be a structure that defines a location where the color conversion layer (CCL) is to be supplied.
  • the second bank (BNK2) may include an organic material. Depending on the embodiment, the second bank BNK2 may include a light blocking material. In one embodiment, the second bank (BNK2) may be a black matrix. Depending on the embodiment, the second bank BNK2 may include at least one light blocking material and/or a reflective material. Accordingly, the light emitted from the color conversion layer CCL can be further advanced in the image display direction (or third direction DR3) of the display device, thereby improving the light emission efficiency of the sub-pixel SPXL.
  • the color conversion layer may be disposed on the display element layer (DPL) (or the light emitting element (LD)) within the area surrounded by the second bank (BNK2).
  • the color conversion layer may include color conversion particles (QD) (or wavelength conversion particles) corresponding to a specific color.
  • QD color conversion particles
  • the color conversion layer converts light of the first color (or first wavelength band) incident from the light emitting device (LD) into light of the second color (or specific color, second wavelength band). It may include color conversion particles (QD) that convert and emit.
  • the first color conversion layer (CCL1) of the first sub-pixel (SPXL1) emits light from the light emitting device (LD). It may include first color conversion particles (QDr) of red quantum dots that convert first color light into second color light, for example, red light.
  • QDr first color conversion particles
  • the second color conversion layer (CCL2) of the second sub-pixel (SPXL2) transmits the first color light emitted from the light emitting device (LD). It may include second color conversion particles (QDg) of green quantum dots that convert light of a third color, for example, into green light.
  • QDg second color conversion particles
  • the third color conversion layer (CCL3) of the third sub-pixel (SPXL3) transmits the first color light emitted from the light emitting device (LD). It may also include color conversion particles of blue quantum dots that convert light of a fourth color, for example, into blue light.
  • the third sub-pixel (SPXL3) when the third sub-pixel (SPXL3) is a blue pixel (or blue sub-pixel) and the light emitting device (LD) emits blue light, the third sub-pixel (SPXL3) contains light scattering particles ( It may also include a light scattering layer including SCT). The light scattering layer described above may be omitted depending on the embodiment.
  • a transparent polymer when the third sub-pixel SPXL3 is a blue pixel (or blue sub-pixel), a transparent polymer may be provided instead of the third color conversion layer CCL3.
  • the fourth insulating layer INS4 may be disposed on the color conversion layer CCL and the second bank BNK2.
  • the fourth insulating layer INS4 may be provided entirely on the first substrate SUB1 to cover the second bank BNK2 and the color conversion layer CCL.
  • the fourth insulating layer INS4 may include an inorganic material or an organic material.
  • the fourth insulating layer INS4 totally reflects light emitted from the color conversion layer CCL (for example, light traveling in a diagonal direction) using the difference in refractive index from the adjacent structure, and the sub-pixel The light output efficiency of (SPXL) can be improved.
  • the fourth insulating layer (INS4) may have a relatively low refractive index compared to the color conversion layer (CCL).
  • the fourth insulating layer INS4 may have a flat surface while alleviating steps caused by components disposed below the fourth insulating layer INS4.
  • first and second capping layers CAP1 and CPA2 may be disposed above and below the fourth insulating layer INS4, respectively.
  • the first capping layer (CAP1) is disposed on the color conversion layer (CCL) and can prevent moisture (or a solution used in a subsequent process) from penetrating into the color conversion layer (CCL) below.
  • the first capping layer (CAP1) may include an inorganic material.
  • the first capping layer (CAP1) is disposed on the color conversion layer (CCL) and can prevent moisture (or a solution used in a subsequent process) from penetrating into the color conversion layer (CCL) below.
  • the first capping layer (CAP1) may include an inorganic material.
  • the second capping layer (CAP2) is disposed on the fourth insulating layer (INS4) and may include an inorganic material.
  • the second capping layer (CAP2) can prevent moisture from penetrating into the fourth insulating layer (INS4).
  • the second capping layer (CAP2) may improve the adhesion between the fourth insulating layer (INS4) and the color filter layer.
  • a color filter layer may be disposed on the fourth insulating layer INS4.
  • the color filter layer may include a color filter (CF) corresponding to the color of each adjacent sub-pixel.
  • CF color filter
  • the first color filter CF1 is disposed on the first color conversion layer CCL1 of the first sub-pixel SPXL1
  • the first color filter CF1 is disposed on the second color conversion layer CCL2 of the second sub-pixel SPXL2.
  • the second color filter CF2 may be disposed on the third color conversion layer CCL3 of the third sub-pixel SPXL3.
  • Each of the first, second, and third color filters CF1, CF2, and CF3 may include a color filter material that selectively transmits light of a specific color converted in the color conversion layer (CCL).
  • the first color filter CF1 may be a red color filter
  • the second color filter CF2 may be a green color filter
  • the third color filter CF3 may be a blue color filter.
  • the color filter CF described above may be provided on one side of the fourth insulating layer INS4 to correspond to the color conversion layer CCL.
  • the first, second, and third color filters CF1, CF2, and CF3 are arranged to overlap each other in the non-emission area NEA, thereby blocking light interference between adjacent sub-pixels.
  • a separate light blocking pattern may be disposed in the non-emission area NEA instead of the stacked structure of the first, second, and third color filters CF1, CF2, and CF3.
  • a fifth insulating layer (INS5) may be disposed on the color filter layer.
  • the fifth insulating layer INS5 may include an inorganic material or an organic material.
  • the fifth insulating layer (INS5) entirely covers the components located below it and can block external moisture or moisture from flowing into the color filter layer and the display element layer (DPL).
  • the fifth insulating layer INS5 may be formed of multiple layers.
  • the fifth insulating layer INS5 may include at least two layers of inorganic layers and at least one layer of organic layer interposed between the at least two layers of inorganic layers.
  • the constituent materials and/or structure of the fifth insulating layer (INS5) may be changed in various ways.
  • at least one overcoat layer, a filler layer, and/or an upper substrate may be further disposed on the fifth insulating layer INS5.
  • the color conversion layer (CCL) is formed directly on the display element layer (DPL), but the present invention is not limited thereto.
  • the color conversion layer (CCL) may be formed on a separate substrate, for example, the second substrate (SUB2), as shown in FIG. 7C, and may be coupled to the display element layer (DPL) through an adhesive material.
  • the adhesive material may be an optically clear adhesive layer, but is not limited thereto.
  • the second substrate SUB2 (or upper substrate) may constitute an encapsulation substrate and/or a window member of the display device.
  • the second substrate SUB2 may be made of the same material as the first substrate SUB1, or may be made of a different material.
  • the color conversion layer (CCL) and the color filter (CF) may be disposed on the lower part of the second substrate (SUB2) to face the display element layer (DPL).
  • a light blocking pattern (LBP) may be located adjacent to the color conversion layer (CCL) and the color filter (CF).
  • the light blocking pattern (LBP) may be disposed on the lower part of the second substrate (SUB2) to correspond to the non-emission area (NEA).
  • the light blocking pattern (LBP) may be a black matrix.
  • the sub-pixel (SPXL) includes a light conversion layer (LCPL) on the display device layer (DPL), that is, includes a color conversion layer (CCL) and a color filter (CF) disposed on the light emitting device (LD)
  • LCPL light conversion layer
  • CCL color conversion layer
  • CF color filter
  • FIG. 8 is a layout diagram illustrating an example of a pixel in the display device of FIG. 3.
  • FIG. 8 shows an embodiment of the pixel PXL, focusing on the pixel circuit PXC (see FIG. 4A).
  • FIGS. 9A and 9B are enlarged views of a third pixel circuit within the pixel of FIG. 8 according to one embodiment.
  • FIG. 10 is a schematic cross-sectional view of an embodiment of a storage capacitor taken along line I-I' of FIG. 9A.
  • the pixel PXL includes a first pixel circuit (PXC1) for the first sub-pixel (SPXL1, see FIG. 3), and a second sub-pixel (SPXL2, see FIG. 3), and a third pixel circuit (PXC3) for the third sub-pixel (SPXL3, see FIG. 3).
  • the first pixel circuit (PXC1) has a structure that is symmetrical to the third pixel circuit (PXC3) in the second direction (DR2), and the second pixel circuit (PXC2) is substantially the same as or similar to the third pixel circuit (PXC3). It can have a structure.
  • Each of the first vertical scan lines SL1_V generally extends in the second direction DR2 and may be arranged along the first direction DR1.
  • the second vertical scan line (SL2_V) corresponds to the first vertical scan line (SL1_V).
  • the first vertical scan line (SL1_V) is configured for the pixel (PXL), and the second vertical scan line (SL2_V) ) may be a configuration for a pixel adjacent to the pixel PXL in the first direction DR1 (or a direction opposite to the first direction DR1).
  • the first vertical power line (PL1_V), the sensing line (SEN), the first data line (DL1), the second data line (DL2), the The three data lines DL3 and the second vertical power line PL2_V may be repeatedly arranged along the first direction DR1 for other pixels included in the same row as the pixel PXL.
  • the vertical scan line SL1_V is included in the first conductive layer described with reference to FIG. 6 and, for example, may be disposed on the same layer through the same process as the lower metal layer BML of FIG. 6.
  • the first horizontal power line PL1_H, the first horizontal scan line SL1_H, and the second horizontal power line PL2_H generally extend in the first direction DR1 and may be arranged along the second direction DR2. there is.
  • the first horizontal power line PL1_H, the first horizontal scan line SL1_H, and the second horizontal power line PL2_H are included in the third conductive layer described with reference to FIG. 6, for example, the source of FIG. 6. It can be placed on the same layer through the same process as the electrode (SE) and the drain electrode (DE).
  • the first vertical scan line SL1_V and the first horizontal scan line SL1_H may form one scan line (eg, the scan line SLi in FIG. 4A). Depending on the arrangement of the scan driver that supplies the scan signal to the scan line, the first vertical scan line SL1_V may be omitted.
  • the first vertical power line (PL1_V) and the first horizontal power line (PL1_H) constitute the first power line (PL1, see FIG. 4A), and the second vertical power line (PL2_V) and the second horizontal power line (PL2_H) may form a second power line (PL2, see FIG. 4A).
  • the first power line (PL1) has a mesh structure throughout the display panel (PNL, see FIG.
  • the line PL2 may have a mesh structure spanning the entire display panel PNL (see FIG. 3 ) through the second vertical power line PL2_V and the second horizontal power line PL2_H.
  • the first horizontal power line PL1_H may be connected to the second electrode ELT2 (see FIG. 6 ) through the first contact hole CNT1.
  • the 21st connection pattern CP21 and the 22nd connection pattern CP22 overlap with the second vertical power line PL2_V, and are connected to the second vertical power line (PL2_V) through the contact hole CH. PL2_V).
  • the first subpattern (CP_S1) and the second subpattern (CP_S2) overlap the first vertical scan line (SL1_V) and may be connected to the first vertical scan line (SOL1_V) through the contact hole (CH). .
  • the pixel circuits (PXC1 to PXC3) of the pixel (PXL) include a first vertical power line (PL1_V), a first horizontal power line (PL1_H), a second vertical power line (PL2_V), and a second horizontal power line (PL2_H). It may be located in an area (or pixel area) partitioned by at least a portion of the area.
  • the first pixel circuit (PXC1) is located adjacent to the third pixel circuit (PXC3) in the second direction (DR2)
  • the second pixel circuit (PXC2) is located adjacent to the third pixel circuit (PXC3) and the second direction (DR2). It can be located adjacent to in the opposite direction.
  • the first semiconductor pattern SCP1 may extend from the first vertical power line PL1_V in the first direction DR1.
  • the first semiconductor pattern SCP1 may form the first transistor T1.
  • One end of the first semiconductor pattern SCP1 may be connected to the first vertical power line PL1_V through the contact hole CH.
  • the other end of the first semiconductor pattern SCP1 overlaps the capacitor electrodes CE1 to CE3 and may be connected to the first capacitor electrode CE1 and the third capacitor electrode CE3 through the contact hole CH.
  • the first capacitor electrode CE1 and the third capacitor electrode CE3 have an “L” shaped planar shape and may have substantially the same or similar areas except for the protrusions.
  • the second capacitor electrode CE2 (or the gate electrode of the first transistor T1) may be covered by the first capacitor electrode CE1 in a top view except for the protrusions.
  • the second capacitor electrode CE2 is overall a certain distance (e.g., about 1 ⁇ m to about 2 ⁇ m) from the edge of the first capacitor electrode CE1 (or the third capacitor electrode CE3). It may be located on the medial side.
  • the second capacitor electrode CE2 may overlap the first and third capacitor electrodes CE1 and CE3 in most of the remaining area except for the area where the contact hole CH is formed.
  • the second capacitor electrode CE2 may have a “W”-shaped planar shape. However, it is not limited to this, and the shape of the second capacitor electrode CE2 may vary depending on the location of the contact hole CH adjacent to the second capacitor electrode CE2.
  • the first capacitor electrode CE1 is included in the first conductive layer between the first substrate SUB1 and the buffer layer BFL
  • the second capacitor electrode CE2 is a gate insulating layer ( GI) and the second conductive layer between the interlayer insulating layer (ILD)
  • the third capacitor electrode (CE3) may be included in the third conductive layer on the interlayer insulating layer (ILD).
  • the first capacitor electrode (CE1) and the second capacitor electrode (CE2) overlap to form a first sub-capacitor
  • the second capacitor electrode (CE2) and the third capacitor electrode (CE3) overlap to form a second sub-capacitor. can do. As shown in FIGS.
  • the third capacitor electrode (CE3) penetrates the contact hole (CH) (i.e., the buffer layer (BFL), gate insulating layer (GI), and interlayer insulating layer (ILD) in FIG. 10. It is connected to the first capacitor electrode (CE1) through a contact hole (CH), and accordingly, the first sub-capacitor and the second sub-capacitor can be connected in parallel to form a storage capacitor (Cst).
  • the storage capacitor Cst includes first and second sub-capacitors formed by the capacitor electrodes CE1 to CE3, compared to the storage capacitor including only the first sub-capacitor or the second sub-capacitor, the storage capacitor Cst ) capacity can be sufficiently secured. Accordingly, the influence of the parasitic capacitor Cpara described with reference to FIG. 5 can be alleviated or eliminated.
  • one end of the second capacitor electrode CE2 overlaps the channel region of the first semiconductor pattern SCP1, and the second capacitor electrode CE2 is the gate of the first transistor T1. Electrodes can be constructed. In a plan view, the other end of the second capacitor electrode CE2 may extend in the second direction DR2 beyond the first and third capacitor electrodes CE1 and CE3. The other end of the second capacitor electrode CE2 may be connected to the first bridge pattern BRP1 (or the second transistor T2) through the contact hole CH.
  • a portion of the second capacitor electrode CE2 that overlaps the first and third capacitor electrodes CE1 and CE3 may be referred to as a body portion (BODY), and extends from the body portion (BODY) and connects the first and third capacitor electrodes CE1 and CE3.
  • a portion that protrudes beyond the capacitor electrodes CE1 and CE3 (or their edges) may be referred to as a first protrusion PRT1 (or a first protrusion pattern).
  • the first protrusion PRT1 may protrude toward the second transistor T2.
  • the direction in which the first protrusion PRT1 protrudes or extends from the body BODY can be defined as the extension direction EDR.
  • the extension direction EDR is the second direction DR2.
  • the first line width W1 (i.e., the width in the direction perpendicular to the extension direction EDR) of the first protrusion PRT1 is the width of the body portion BODY (i.e., the width in the first direction DR1). width) may be smaller.
  • the second capacitor electrode CE2 extends from the body BODY in a direction opposite to the extension direction EDR than the first and third capacitor electrodes CE1 and CE3 (or edges thereof). It may further include a second protrusion PRT2 (or a second protrusion pattern) protruding.
  • the second protrusion (PRT2) is not directly connected to components other than the body (BODY).
  • the second line width W2 i.e., the width in the direction perpendicular to the extension direction EDR) of the second protrusion PRT2 may be substantially the same as or similar to the first line width W1 of the first protrusion PRT1. You can.
  • an alignment error may occur between the capacitor electrodes (CE1 to CE3).
  • An alignment error may occur between the second capacitor electrode CE2, which is one electrode of the storage capacitor Cst, and the first and third capacitor electrodes CE1 and CE3, which are the other electrode of the storage capacitor Cst.
  • the second capacitor electrode CE2 may be shifted by 1 ⁇ m in the second direction DR2 based on the first and third capacitor electrodes CE1 and CE3.
  • the overlapping area of the first protrusion (PRT1) with respect to the first and third capacitor electrodes (CE1, CE3) may decrease or increase, but on the contrary, the overlap area of the first and third capacitor electrodes (CE1, CE3) may decrease or increase.
  • the overlap area of the second protrusion (PRT2) may increase or decrease. That is, the increase/decrease in the overlapping area of the second protrusion PRT2 may offset the decrease/increase in the overlapping area of the first protrusion PRT1. Therefore, despite the alignment error between the capacitor electrodes CE1 to CE3, the overlap area of the second capacitor electrode CE2 with respect to the first and third capacitor electrodes CE1 and CE3 is maintained constant, and the storage capacitor The capacity of (Cst) can be kept constant.
  • the pixels (PXL) in the display device may have storage capacitors (Cst) of the same or uniform capacity, and deterioration of display quality (e.g., luminance deviation, stains) can be alleviated or prevented.
  • the second capacitor electrode CE2 including the second protrusion PRT2 overlaps the first and third capacitor electrodes CE1 and CE3.
  • the area is increased, and accordingly, the capacity of the storage capacitor Cst can be more sufficiently secured. Accordingly, the influence of the parasitic capacitor Cpara described with reference to FIG. 5 can be further alleviated or eliminated.
  • the second protrusion PRT2 of the second capacitor electrode CE2 may protrude from the body BODY by about 2 ⁇ m to about 4 ⁇ m, or by about 3 ⁇ m.
  • the length or margin MR of the second protrusion PRT2 may be about 2 ⁇ m to about 4 ⁇ m, or about 3 ⁇ m.
  • the process error e.g., alignment error between the capacitor electrodes CE1 to CE3
  • the second protrusion PRT2 may protrude from the body BODY by about 2 ⁇ m or more. .
  • the second protrusion PRT2 may vary depending on the placement position of the second protrusion (PRT2), but when the corner portions of the capacitor electrodes (CE1 to CE3), for example, the first and third capacitor electrodes (CE1, CE3) have a round shape,
  • the overlapping area of the two capacitor electrodes CE2 may additionally change, and in consideration of this, the second capacitor electrode CE2 may protrude by approximately 1 ⁇ m or more.
  • the second protrusion PRT2 may protrude about 4 ⁇ m or less from the body portion BODY. You can. However, it is not limited to this.
  • the first protrusion PRT1 and the second protrusion PRT2 may or may not be aligned in the extension direction EDR.
  • the first protrusion PRT1 and the second protrusion PRT2 may be located on different lines extending along the extension direction EDR.
  • the first protrusion PRT1 and the second protrusion PRT2 may be located on the same line extending along the extension direction EDR.
  • a portion of the third capacitor electrode CE3 of the third pixel circuit PXC3 extends toward the second data line DL2 and is connected to the third bridge electrode BRE3 overlapping the second data line DL2. You can.
  • the third bridge electrode BRE3 may be connected to the first pixel electrode CNE1 (see FIG. 6) of the third sub-pixel SPXL3 through the first contact hole CNT1.
  • a portion of the third capacitor electrode CE3 of the first pixel circuit PXC1 extends toward the first vertical power line PL1_V and may be connected to the first bridge electrode BRE1. there is.
  • the first bridge electrode BRE1 may be connected to the first pixel electrode CNE1 (see FIG. 6) of the first sub-pixel SPXL1 through the first contact hole CNT1.
  • a portion of the third capacitor electrode CE3 of the second pixel circuit PXC2 extends toward the first vertical power line PL1_V and may be connected to the second bridge electrode BRE2.
  • the second bridge electrode BRE2 may be connected to the first pixel electrode CNE1 (see FIG. 6) of the second sub-pixel SPXL2 through the first contact hole CNT1.
  • the fourth bridge electrode (BRE4) is connected to the second vertical power line (PL2_V) or the second horizontal power line (PL2_H), and is also connected to the second pixel electrode (CNE2) through the third contact hole (CNT3), see FIG. 6. ) can be connected to.
  • the bridge electrodes BRE1 to BRE4 may be included in the second conductive layer together with the second capacitor electrode CE2.
  • the second semiconductor pattern SCP2 extends from the first semiconductor pattern SCP1 in a diagonal direction (for example, a direction between the first direction DR1 and the second direction DR2). They are positioned spaced apart and may extend in the first direction (DR1).
  • the second semiconductor pattern SCP2 may form the second transistor T2.
  • One end of the second semiconductor pattern (SCP2) may be connected to the first bridge pattern (BRP1) through the contact hole (CH).
  • the other end of the second semiconductor pattern SCP2 overlaps the third data line DL3 and may be connected to the third data line DL3 through a bridge pattern (eg, the second bridge pattern BPR2).
  • the third semiconductor pattern SCP3 is positioned spaced apart from the second semiconductor pattern SCP2 in a direction opposite to the second direction DR2 and may extend in the first direction DR1. .
  • the third semiconductor pattern SCP3 may form the third transistor T3.
  • One end of the third semiconductor pattern SCP3 may be connected to the first and third capacitor electrodes CE1 and CE3 through the contact hole CH.
  • the other end of the third semiconductor pattern SCP3 overlaps the sensing line SEN and may be connected to the sensing line SEN through a bridge pattern (eg, the third bridge pattern BPR3).
  • the bridge patterns BRP1 to BPR3 may be included in the third conductive layer together with the third capacitor electrode CE3.
  • One end of the first scan connection line SL1_C is connected to the first horizontal scan line SL1_H, extends from the first horizontal scan line SL1_H in the second direction DR2, and connects the pixel circuits PXC1 to PXC3.
  • Gate electrodes of each of the second and third transistors T2 and T3 may be formed by overlapping each of the second and third semiconductor patterns SCP2 and SPC3.
  • the storage capacitor Cst includes first and second sub-capacitors composed of first, second, and third capacitor electrodes CE1, CE2, and CE3 that overlap each other, and the first sub-capacitor Alternatively, the storage capacitor Cst may have sufficient capacity compared to a storage capacitor including only the second sub-capacitor.
  • the second capacitor electrode CE2 protrudes from the first protrusion PRT1 (that is, the first and third capacitor electrodes CE1 and CE3 in the extending direction EDR) and is used for connection to the second transistor T2.
  • the first protrusion (PRT1) it may include a second protrusion (PRT2) that protrudes in a direction opposite to the extension direction (EDR) from the first and third capacitor electrodes (CE1, CE3).
  • PRT2 the overlap area of the second capacitor electrode CE2 with respect to the first and third capacitor electrodes CE1 and CE3 by the second protrusion PRT2 is constant. and the capacity of the storage capacitor (Cst) can be maintained constant. Accordingly, the capacity deviation of the storage capacitor Cst between the pixels PXL and the resulting degradation of display quality (eg, luminance deviation, staining) can be alleviated or prevented.
  • the second capacitor electrode CE2 including the second protrusion PRT2 has the first and third capacitor electrodes CE1 and CE3.
  • the overlapping area is increased, and the capacity of the storage capacitor (Cst) can be more sufficiently secured. Accordingly, the influence of the parasitic capacitor Cpara described with reference to FIG. 5 can be further alleviated or eliminated.
  • FIG. 11 is a diagram showing a pixel circuit according to a comparative example.
  • FIG. 12 is a schematic cross-sectional view showing a comparative example of a storage capacitor taken along line II-II' of FIG. 11.
  • the pixel circuit (PXC_C) of FIG. 11 is substantially the same as the third pixel circuit (PXC3) of FIG. 9A. Because they are similar, overlapping explanations will not be repeated.
  • the second capacitor electrode (CE2_C) of the storage capacitor (Cst_C) in FIGS. 11 and 12 does not include the second protrusion (PRT2) in FIGS. 9A and 10 .
  • the second capacitor electrode CE2_C which is one electrode of the storage capacitor Cst_C
  • the second capacitor electrode CE2_C may move by 1 ⁇ m in the second direction DR2 based on the first and third capacitor electrodes CE1 and CE3.
  • the overlapping area of the first protrusion PRT1 with respect to the first and third capacitor electrodes CE1 and CE3 may decrease, and the capacity of the storage capacitor Cst_C may decrease.
  • the second capacitor electrode CE2_C may move by 1 ⁇ m in a direction opposite to the second direction DR2 based on the first and third capacitor electrodes CE1 and CE3.
  • the overlapping area of the first protrusion PRT1 with respect to the first and third capacitor electrodes CE1 and CE3 increases, and the capacity of the storage capacitor Cst_C may increase. Changes in capacity or variation in capacity of the storage capacitor Cst_C due to such process errors may cause luminance differences between pixels.
  • the second capacitor electrode CE2 shown in FIGS. 8 to 10 protrudes from the first and third capacitor electrodes CE1 and CE3 in a direction opposite to the extension direction EDR of the first protrusion PRT1. It includes a second protrusion (PRT2), through which it is possible to prevent variation in capacity of the storage capacitor (Cst) and deterioration of display quality resulting therefrom.
  • PRT2 second protrusion
  • FIG. 13 is a plan view showing an example of a pixel in the display device of FIG. 3.
  • the pixel (PXL) is briefly shown, centered on the light emitting unit (EMU, see FIG. 4C).
  • the first sub-pixel (SPXL1), the second sub-pixel (SPXL2), and the third sub-pixel (SPXL3) have substantially the same or similar structures (or light emitting unit (EMU), (see 4c)). Accordingly, the common configuration of the first sub-pixel (SPXL1), the second sub-pixel (SPXL2), and the third sub-pixel (SPXL3) will be described focusing on the first sub-pixel (SPXL1), and overlapping explanations will not be repeated. I decide not to.
  • the pixel PXL may be formed in a pixel area provided on the first substrate SUB1 (or via layer VIA).
  • the pixel area may include an emission area (EA) and a non-emission area (NEA) excluding the emission area (EA).
  • the non-emission area NEA is an area adjacent to the emission area EA, and the emission area EA may be defined by the first bank BNK1, but is not limited thereto.
  • the pixel PXL includes first and second electrodes ELT1 and ELT2, a light emitting element LD, first and second pixel electrodes CNE1 and CNE2, and intermediate electrodes CTE1 to CTE3. It can be done, but it is not limited to this.
  • the first and second electrodes ELT1 and ELT2 each extend in the second direction DR2, the first and second electrodes ELT1 and ELT2 are spaced apart from each other in the first direction DR1, and the first and second electrodes ELT1 and ELT2 each extend in the second direction DR2. and the second electrodes ELT1 and ELT2 may be alternately arranged along the first direction DR1.
  • the first and second electrodes ELT1 and ELT2 may be separated from the first and second electrodes ELT1 and ELT2 included in adjacent pixels in the second direction DR2, but are not limited to this.
  • at least one of the first and second electrodes ELT1 and ELT2 of the pixel PXL may be connected to a corresponding electrode of an adjacent pixel in the second direction DR2.
  • the first and second electrodes ELT1 and ELT2 may be used as alignment electrodes by applying an alignment voltage after a mixed liquid (eg, ink) containing the light emitting element LD is input into the light emitting area EA.
  • the first electrode ELT1 may be a first alignment electrode
  • the second electrode ELT2 may be a second alignment electrode.
  • the light emitting device LD may be aligned in a desired direction and/or position by the electric field formed between the first alignment electrode and the second alignment electrode.
  • the first and second electrodes ELT1 and ELT2 may have a bar shape extending along the second direction DR2 when viewed in plan, but the present invention is not limited thereto.
  • the shapes of the first and second electrodes ELT1 and ELT2 can be changed in various ways.
  • the light emitting elements LD may be disposed between the first and second electrodes ELT1 and ELT2 so that their respective lengths (L, see FIG. 1) are substantially parallel to the first direction DR1.
  • the first light emitting element LD1 is located in the first area (or first path) between the first electrode ELT1 and the second electrode ELT2 on the left in the plan view.
  • the second light-emitting element LD2 is disposed in the lower area of the first area in the plan view
  • the third light-emitting element LD3 is connected to the second electrode ELT2 and the second electrode ELT2 on the right in the plan view. It may be disposed in the lower area of the second area (or second path) between the first electrodes ELT1, and the fourth light emitting element LD4 may be placed in the upper area of the second area in a plan view.
  • the first pixel electrode CNE1 may be positioned to overlap the first end of the first light emitting device LD1 and the first electrode ELT1.
  • the first pixel electrode CNE1 may be connected to the first end of the first light emitting device LD1.
  • the first pixel electrode (CNE1) constitutes the anode of the light emitting unit (EMU, see Figure 4C) and can be connected to the first transistor (T1, see Figures 4C and 8) through the second contact hole (CNT2). .
  • the first pixel electrode CNE1 may be electrically separated from the first electrode ELT1.
  • the first pixel electrode CNE1 may extend in the second direction DR2 corresponding to the first electrode ELT1.
  • the first intermediate electrode CTE1 may be positioned to overlap the second end of the first light emitting device LD1 and the second electrode ELT2. Additionally, the first intermediate electrode CTE1 may be positioned to overlap the first end of the second light emitting device LD2 and the first electrode ELT1. A portion of the first intermediate electrode CTE1 may have a curved shape. The first intermediate electrode CTE1 may physically and/or electrically connect the second end of the first light-emitting device LD1 and the first end of the second light-emitting device LD2.
  • the second intermediate electrode CTE2 may be positioned to overlap the second end of the second light emitting device LD2 and the second electrode ELT2. Additionally, the second intermediate electrode CTE2 may be positioned to overlap the first end of the third light emitting device LD3 and the first electrode ELT1.
  • the second intermediate electrode (CTE2) may have a shape that bypasses the third intermediate electrode (CTE3).
  • the second intermediate electrode CTE2 may physically and/or electrically connect the second end of the second light-emitting device LD2 and the first end of the third light-emitting device LD3.
  • the third intermediate electrode CTE3 may be positioned to overlap the second end of the third light emitting device LD3 and the second electrode ELT2. Additionally, the third intermediate electrode CTE3 may be positioned to overlap the first end of the fourth light emitting device LD4 and the first electrode ELT1. A portion of the third intermediate electrode CTE3 may have a curved shape. The third intermediate electrode CTE3 may physically and/or electrically connect the second end of the third light-emitting device LD3 and the first end of the fourth light-emitting device LD4.
  • the second pixel electrode CNE2 may be positioned to overlap the second end of the fourth light emitting device LD4 and the second electrode ELT2.
  • the second pixel electrode CNE2 may be connected to the second end of the fourth light emitting device LD4.
  • the second pixel electrode (CNE2) forms the cathode of the light emitting unit (EMU, see FIG. 4C) and may be connected to the second power line through the third contact hole (CNT3, see FIG. 8).
  • the second pixel electrodes CNE2 of the sub-pixels SPXL1 to SPLX3 may be connected to each other, but are not limited to this.
  • the second pixel electrode CNE2 may extend in the second direction DR2 corresponding to the second electrode ELT2.
  • FIGS. 14 and 15 are diagrams showing an example of a pixel circuit included in the pixel of FIG. 8.
  • the pixel circuit (PXC_1) of FIG. 14 and the pixel circuit (PXC_1) of FIG. 15 may be substantially the same as or similar to the third pixel circuit (PXC3) of FIG. 9A.
  • the cross section along line III-III' of FIG. 14 and the cross section along line IV-IV' of FIG. 15 may be substantially the same as or similar to the cross section of FIG. 10. Therefore, overlapping explanations will not be repeated.
  • the storage capacitor Cst_1 of the pixel circuit PXC_1 may include a second capacitor electrode CE2_1.
  • the first protrusion PRT1 of the second capacitor electrode CE2_1 extends from the body BODY in the first direction DR1, and extends from the first and third capacitor electrodes CE1 and CE3 (or edges thereof). ) may protrude more than the The second protrusion PRT2 extends from the body BODY and may protrude in a direction opposite to the first direction DR1 than the first and third capacitor electrodes CE1 and CE3 (or edges thereof). . That is, in the embodiment of FIG. 14 , the extension direction EDR in which the first protrusion PRT1 extends may be parallel to the first direction DR1.
  • the storage capacitor Cst_2 of the pixel circuit PXC_2 may include a second capacitor electrode CE2_2.
  • the first protrusion PRT1 of the second capacitor electrode CE2_2 extends from the body BODY in a diagonal direction between the first and second directions DR1 and DR2, and the first and third capacitor electrodes ( It may protrude beyond CE1, CE3) (or their edges).
  • the second protrusion PRT2 extends from the body BODY and may protrude in a direction opposite to the diagonal direction than the first and third capacitor electrodes CE1 and CE3 (or edges thereof).
  • the extension direction EDR may be a diagonal direction.
  • the first protrusion (PRT1) of the second capacitor electrodes (CE2_1, CE2_2) may extend or protrude in a specific direction
  • the second protrusion (PRT2) of the second capacitor electrodes (CE2_1, CE2_2) may be It may extend or protrude in a direction opposite to a specific direction.

Landscapes

  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

표시 장치의 서브 화소는, 제1 노드에 연결되는 게이트 전극, 제1 전원 라인에 연결되는 제1 단자, 제2 노드에 연결되는 제2 단자를 포함하는 제1 트랜지스터; 제2 노드 및 제2 전원 라인 사이에 연결되며 적어도 하나의 발광 소자를 포함하는 발광부; 및 제1 노드 및 제2 노드 사이에 형성되는 커패시터를 포함한다. 커패시터는, 평면도 상에서 제1 커패시터 전극; 및 절연층을 사이에 두고 제1 커패시터 전극과 중첩하는 제2 커패시터 전극을 포함한다. 평면도 상에서, 제2 커패시터 전극은, 데이터 신호를 수신하기 위해 제1 커패시터 전극의 가장자리보다 연장 방향으로 돌출된 제1 돌출부; 및 제2 커패시터 전극의 가장자리의 일부보다 연장 방향의 반대 방향으로 돌출된 제2 돌출부를 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 실시예들에 따른 표시 장치는 서브 화소를 포함한다. 상기 서브 화소는, 제1 노드에 연결되는 게이트 전극, 제1 전원 라인에 전기적으로 연결되는 제1 단자, 제2 노드에 전기적으로 연결되는 제2 단자를 포함하는 제1 트랜지스터; 상기 제2 노드 및 제2 전원 라인 사이에 전기적으로 연결되며 적어도 하나의 발광 소자를 포함하는 발광부; 및 상기 제1 노드 및 제2 노드 사이에 형성되는 커패시터를 포함한다. 상기 커패시터는, 제1 커패시터 전극; 및 평면도 상에서 상기 제1 커패시터 전극과 중첩하는 제2 커패시터 전극을 포함한다. 절연층은 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 사이에 배치된다. 상기 제2 커패시터 전극은, 데이터 신호를 수신하기 위해 평면도 상에서 상기 제1 커패시터 전극의 가장자리보다 연장 방향으로 돌출된 제1 돌출부; 및 평면도 상에서 상기 제2 커패시터 전극의 가장자리의 일부보다 상기 연장 방향의 반대 방향으로 돌출된 제2 돌출부를 포함한다.
평면도 상에서, 상기 제1 및 제2 돌출부들을 제외한 상기 제2 커패시터 전극은 상기 제1 커패시터 전극에 의해 커버될 수 있다.
상기 제2 돌출부는 외부 구성 요소와 직접적으로 연결되지 않을 수 있다.
상기 연장 방향에 수직하는 방향으로, 상기 제1 돌출부의 제1 폭 및 상기 제2 돌출부의 제2 폭은 동일할 수 있다.
상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 간의 정렬(alignment) 오차와 무관하게, 평면도 상에서 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 간의 중첩 면적은 상기 제1 돌출부에 대응하는 상기 제2 돌출부에 의해 일정하게 유지될 수 있다.
상기 제1 돌출부 및 제2 돌출부는 상호 동일 선 상에 있지 않을 수 있다.
상기 제1 돌출부 및 제2 돌출부는 상호 동일 선 상에 있을 수 있다.
상기 제2 커패시터 전극은 평면도 상에서 상기 제1 커패시터 전극과 중첩하는 본체부를 더 포함할 수 있다. 상기 본체부의 폭은 상기 연장 방향과 평행한 방향으로 상기 제2 돌출부의 폭보다 클 수 있다. 상기 제2 돌출부는 상기 본체부로부터 상기 반대 방향으로 약 3μm만큼 돌출될 수 있다.
상기 제1 커패시터 전극은 단면도 상에서 상기 제1 트랜지스터의 반도체 패턴의 하부에 배치될 수 있다. 제1 절연층은 상기 제1 커패시터 전극 및 상기 반도체 패턴 사이에 배치될 수 있다. 상기 제2 커패시터 전극은 단면도 상에서 상기 반도체 패턴의 상부에 배치될 수 있다. 제2 절연층은 상기 제2 커패시터 전극 및 상기 반도체 패턴 사이에 배치될 수 있다.
상기 커패시터는 평면도 상에서 상기 제2 커패시터 전극과 중첩하는 제3 커패시터 전극을 더 포함할 수 있다. 제3 절연층은 상기 제2 커패시터 전극 및 상기 제3 커패시터 전극 사이에 배치될 수 있다.
상기 제3 커패시터 전극은 상기 제1, 제2, 및 제3 절연층들을 관통하는 컨택홀을 통해 상기 제1 커패시터 전극과 전기적으로 연결될 수 있다.
상기 제2 커패시터 전극은 상기 제1 트랜지스터의 반도체 패턴의 상부에 배치될 수 있다. 상기 제1 커패시터 전극은 상기 제2 커패시터 전극의 상부에 배치될 수 있다. 절연층은 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 사이에 배치될 수 있다.
상기 서브 화소는 데이터 라인 및 상기 제1 노드 사이에 전기적으로 연결된 제2 트랜지스터를 더 포함할 수 있다. 평면도 상에서 상기 제1 돌출부는 상기 제2 트랜지스터를 향해 돌출될 수 있다.
상기 데이터 라인은 상기 연장 방향으로 연장할 수 있다.
상기 데이터 라인은 상기 연장 방향과 교차하는 방향으로 연장할 수 있다.
상기 발광부는, 상호 이격된 제1 전극 및 제2 전극; 상기 제1 전극 상에 배치되며 상기 적어도 하나의 발광 소자의 일단에 전기적으로 연결되는 제1 화소 전극; 및 상기 제2 전극 상에 배치되며 상기 적어도 하나의 발광 소자의 타단에 전기적으로 연결되는 제2 화소 전극을 더 포함할 수 있다. 상기 적어도 하나의 발광 소자는 상기 제1 전극 및 상기 제2 전극 사이에 배치될 수 있다.
상기 제1 화소 전극은 상기 제1 및 제2 전극들 하부에 배치된 절연층을 관통하는 컨택홀을 통해 상기 제1 트랜지스터의 상기 제2 단자에 전기적으로 연결될 수 있다.
상기 서브 화소는 상기 발광 소자 상에 배치되며 상기 적어도 하나의 발광 소자로부터 입사된 광의 파장을 변환하여 발산하는 색 변환층을 더 포함할 수 있다.
상기 제1 전원 라인은 제1 방향으로 연장하는 제1 수직 전원 라인 및 제2 방향으로 연장하는 제2 수직 전원 라인을 포함할 수 있다. 상기 제1 수직 전원 라인, 상기 제2 수직 전원 라인, 및 상기 제2 전원 라인에 의해 구획된 영역에 하나의 화소를 구성하는 복수의 서브 화소들의 화소 회로들이 배치될 수 있다. 상기 화소 회로들 각각은 상기 제1 트랜지스터 및 상기 커패시터를 포함할 수 있다.
상기 영역 내에서 상기 화소 회로들은 상기 제1 방향을 따라 배열되고, 상기 서브 화소들을 위한 데이터 라인들은 상기 제1 방향으로 연장하며 상호 인접하여 배치될 수 있다.
본 발명의 실시예들에 따른 표시 장치에서, 스토리지 커패시터의 제2 커패시터 전극은 제1 커패시터 전극보다 돌출된 제1 돌출부 및 제2 돌출부를 포함하며, 제2 돌출부는 제1 돌출부의 연장 방향과 반대 방향으로 돌출될 수 있다. 제1 커패시터 전극 및 제2 커패시터 전극 간의 정렬 오차가 발생하더라도 제1 돌출부에 대응하는 제2 돌출부에 의해 스토리지 커패시터의 용량이 일정하게 유지되며, 서브 화소들 간의 스토리지 커패시터의 용량 편차 및 이에 기인한 표시 품질의 저하가 방지될 수 있다.
첨부된 도면은 본 개시 내용의 추가 이해를 제공하기 위해 포함되며 본 명세서에 통합되고 본 명세서의 일부를 구성한다. 도면은 본 발명의 실시예를 예시하고, 설명과 함께 본 발명의 원리를 설명하는 역할을 한다.
도 1은 일 실시예에 따른 발광 소자를 나타내는 사시도이다.
도 2는 일 실시예에 따른 발광 소자를 나타내는 개략적인 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4a는 도 3의 표시 장치에 포함된 화소의 등가 회로의 일 실시예를 나타내는 개략적인 도면이다.
도 4b는 도 3의 표시 장치에 포함된 화소의 등가 회로의 일 실시예를 나타내는 개략적인 도면이다.
도 4c는 도 3의 표시 장치에 포함된 화소의 등가 회로의 일 실시예를 나타내는 개략적인 도면이다.
도 5는 도 4a의 화소의 동작을 설명하는 개락적인 파형도이다.
도 6은 도 3의 표시 장치 내 서브 화소의 일 실시예를 나타내는 개락적인 단면도이다.
도 7a는 도 3의 표시 장치 내 서브 화소의 일 실시예를 나타내는 개락적인 단면도이다.
도 7b는 도 3의 표시 장치 내 서브 화소의 일 실시예를 나타내는 개략적인 단면도이다.
도 7c는 도 3의 표시 장치 내 서브 화소의 일 실시예를 나타내는 개략적인 단면도이다.
도 8은 도 3의 표시 장치 내 화소의 일 실시예를 나타내는 레이아웃도이다.
도 9a는 일 실시예에 따른 도 8의 화소 내 제3 화소 회로를 확대한 도면이다.
도 9b는 일 실시예에 따른 도 8의 화소 내 제3 화소 회로를 확대한 도면이다.
도 10은 도 9a의 Ⅰ-Ⅰ'선에 따른 스토리지 커패시터의 일 실시예를 나타내는 개략적인 단면도이다.
도 11은 비교 실시예에 따른 화소 회로를 나타내는 도면이다.
도 12는 도 11의 Ⅱ-Ⅱ'선에 따른 스토리지 커패시터의 비교 실시예를 나타내는 개략적인 단면도이다.
도 13은 도 3의 표시 장치 내 화소의 일 실시예를 나타내는 평면도이다.
도 14는 도 8의 화소에 포함된 화소 회로의 일 실시예를 나타낸 도면이다.
도 15는 도 8의 화소에 포함된 화소 회로의 일 실시예를 나타낸 도면이다.
본 발명은 이제 실시예가 도시된 첨부 도면을 참조하여 이하에서 더 완전하게 설명될 것이다. 그러나 본 발명은 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되는 것으로 해석되어서는 안 된다. 오히려, 이러한 실시예는 본 발명이 철저하고 완전할 수 있고, 본 발명의 범위가 당업자에게 충분히 전달될 수 있도록 제공된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도면에서, 치수는 예시의 명확성을 위해 과장될 수 있다. 구성요소가 2개의 구성요소 "사이에" 있는 것으로 언급되는 경우, 이는 2개의 구성요소 사이의 유일한 구성요소일 수 있거나 하나 이상의 중간 구성요소가 또한 존재할 수 있음을 이해할 것이다. 동일한 참조 번호는 전체에 걸쳐 동일한 구성요소를 지칭한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다.
층(layer)와 같은 요소가 다른 요소 또는 층에 "상에", "연결된(connected to)" 또는 "연결된(coupled to)" 것으로 언급될 때 다른 요소 또는 층에 직접 연결되거나 다른 요소에 연결되거나, 요소 또는 층 또는 중간 요소 또는 층이 존재할 수 있다. 그러나 요소 또는 층이 다른 요소 또는 층에 "직접 연결된", "직접 연결된" 또는 "직접 결합된" 것으로 언급될 때, 중간 요소 또는 층이 존재하지 않는다. 이를 위해 "연결된"이라는 용어는 개재 요소가 있거나 없는 물리적, 전기적 및/또는 유체 연결을 의미할 수 있다. 또한, 요소가 다른 요소와 "접촉(in contact)" 또는 "접촉(contacted)" 등으로 언급될 때, 요소는 다른 요소와 "전기적 접촉" 또는 "물리적 접촉"할 수 있으며, 또는 "간접 접촉" 또는 다른 요소와의 "직접 접촉"할 수 있다.
명세서 및 청구범위에서 "~ 중 적어도 하나"라는 문구는 그 의미 및 해석을 위해 "~의 군으로부터 선택된 적어도 하나"의 의미를 포함하도록 의도된다. 예를 들어, "A와 B 중 적어도 하나"는 "A, B, 또는 A와 B"를 의미하는 것으로 이해될 수 있다.
명세서 및 청구범위에서, "및/또는"이라는 용어는 그 의미 및 해석을 위해 "및" 및 "또는"이라는 용어의 임의의 조합을 포함하도록 의도된다. 예를 들어, "A 및/또는 B"는 "A, B, 또는 A 및 B"를 의미하는 것으로 이해될 수 있다. "및" 및 "또는"이라는 용어는 접속 또는 접속 의미로 사용될 수 있으며 "및/또는"과 동등한 것으로 이해될 수 있다.
본 명세서에서 달리 정의되거나 암시되지 않는 한, 사용된 모든 용어(기술 및 과학 용어 포함)는 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의된 것과 같은 용어는 관련 기술의 맥락에서 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 상세한 설명에 명확히 정의되어 있지 않는 한 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안 됨을 이해해야 할 것이다.
이하에서는, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 표시 장치에 대해 설명하도록 한다.
도 1은 일 실시예에 따른 발광 소자를 나타내는 사시도이다. 도 2는 일 실시예에 따른 발광 소자를 나타내는 개략적인 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다. 발광 소자(LD)의 연장 방향을 길이(L) 방향이라고 하면, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)은 길이(L) 방향을 따라 순차적으로 적층될 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 제공될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다.
실시예에 따라, 발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 길이(L) 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 특별히 한정되지는 않는다. 예를 들어, 발광 소자(LD)의 길이(L)는 그 직경(D)(또는, 횡단면에서의 폭)보다 클 수 있다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 n형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN와 같은 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니다. 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 양자 우물(Single-Quantum Well) 또는 다중 양자 우물(Multi-Quantum Well) 구조로 형성될 수 있다. 활성층(12)은 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등을 포함할 수 있다. 다양한 물질이 활성층(12)을 구성할 수 있다. 실시예에 따라, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수 있다. 일 실시예에서, 클래드층은 AlGaN 또는 InAlGaN을 포함할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 p형 반도체층을 포함할 수 있다. 일 실시예에서, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN와 같은 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아다. 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
발광 소자(LD)는 표면에 제공된 절연막(14)을 더 포함할 수 있다. 절연막(14)은 적어도 활성층(12)의 외주면을 둘러싸도록 발광 소자(LD)의 표면에 형성될 수 있다. 절연막(14)은 제1 및 제2 반도체층들(11, 13)의 일 영역을 더 둘러쌀 수 있다.
실시예에 따라, 절연막(14)은 서로 다른 극성을 가지는 발광 소자(LD)의 양 단부(EP1, EP2)를 노출할 수 있다. 예를 들어, 절연막(14)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 위치한 제1 및 제2 반도체층들(11, 13) 각각의 일단을 노출할 수 있다. 다른 실시예에서, 절연막(14)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)과 인접한 제1 및 제2 반도체층들(11, 13)의 측부를 노출할 수도 있다.
실시예에 따라, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 및 티타늄 산화물(TiOx)과 같은 적어도 하나의 절연 물질을 포함하여 단일층 또는 다중층(예를 들어, 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층)으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(14)은 생략될 수도 있다.
발광 소자(LD)의 표면, 예를 들어, 활성층(12)의 외주면을 커버하도록 절연막(14)이 제공되는 경우, 활성층(12)이 후술할 제1 화소 전극 또는 제2 화소 전극 등과 단락되는 것을 방지할 수 있다. 이에 따라, 발광 소자(LD)의 전기적 안정성을 확보할 수 있다.
또한, 발광 소자(LD)의 표면에 절연막(14)이 제공되면, 발광 소자(LD)의 표면 결함을 최소화하여 수명 및 효율을 향상시킬 수 있다. 다수의 발광 소자(LD)들이 서로 밀접하여 배치되어 있는 경우에도 발광 소자(LD)들의 사이에서 원치 않는 단락이 발생하는 것을 방지할 수 있다.
일 실시예에서, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 이들을 감싸는 절연막(14) 외에도 추가적인 구성요소를 더 포함할 수 있다. 예를 들면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12) 및/또는 제2 반도체층(13)의 일단 측에 배치된 하나 이상의 형광체층, 활성층, 반도체층 및/또는 전극층을 포함할 수 있다.
도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류, 구조 및/또는 형상 등은 다양하게 변경될 수 있다. 예를 들어, 발광 소자(LD)는 다각 뿔 형상을 가지는 코어-쉘 구조로 형성될 수도 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 복수의 발광 소자(LD)들을 배치하고, 발광 소자(LD)들을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다. 도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
설명의 편의를 위해 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하였다. 실시예에 따라, 적어도 하나의 구동 회로부(일 예로, 스캔 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 배치될 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 제1 기판(SUB1) 및 제1 기판(SUB1) 상에 배치된 화소(PXL)를 포함할 수 있다.
제1 기판(SUB1)(또는, 베이스층)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 실시예에서, 제1 기판(SUB1)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 제1 기판(SUB1)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
일 실시예에서, 제1 기판(SUB1)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의(또는, 선택적인) 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 제1 기판(SUB1)은 반투명 또는 불투명할 수 있다. 실시예들에서, 제1 기판(SUB1)은 반사성의 물질을 포함할 수도 있다.
표시 패널(PNL) 및 제1 기판(SUB1)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)에는 화소(PXL)가 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다.
화소(PXL)는 서브 화소들(SPXL1~SPXL3)을 포함하며, 예를 들어, 화소(PXL)는 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2) 및 제3 서브 화소들(SPXL3)을 포함할 수 있다.
서브 화소들(SPXL1~SPXL3)은 각각 소정(또는, 선택적인) 색의 빛을 방출할 수 있다. 실시예에 따라, 서브 화소들(SPXL1~SPXL3)은 서로 다른 색의 빛을 방출할 수 있다. 일 실시예에서, 제1 서브 화소(SPXL1)는 제1 색의 빛을 방출하고, 제2 서브 화소(SPXL2)는 제2 색의 빛을 방출하며, 제3 서브 화소(SPXL3)는 제3 색의 빛을 방출할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)는 적색의 빛을 방출하는 적색 화소일 수 있고, 제2 서브 화소(SPXL2)는 녹색의 빛을 방출하는 녹색 화소일 수 있으며, 제3 서브 화소(SPXL3)는 청색의 빛을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2) 및 제3 서브 화소(SPXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수 있다. 다른 실시예에서, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2) 및 제3 서브 화소(SPXL3)는 서로 동일한 색의 빛을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 색 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색 및 제3 색의 빛을 방출할 수도 있다. 다만, 각각의 화소(PXL)를 구성하는 서브 화소들(SPXL1~SPXL3)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)가 방출하는 빛의 색은 다양하게 변경될 수 있다.
서브 화소들(SPXL1~SPXL3)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 예를 들어, 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 제1 방향(DR1)을 따라 순차 반복적으로 배치되며, 또한, 제2 방향(DR2)을 따라 반복적으로 배치될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1, 제2, 및 제3 서브 화소들(SPXL1, SPXL2, SPXL3)은 다양한 색의 빛을 방출할 수 있는 하나의 화소(PXL)를 구성할 수 있다. 다만, 서브 화소들(SPXL1~SPXL3)의 배열 구조가 이에 한정되지는 않으며, 서브 화소들(SPXL1~SPXL3)은 다양한 구조 및/또는 패턴으로 표시 영역(DA)에 배열될 수 있다.
일 실시예에서, 서브 화소들(SPXL1~SPXL3) 각각은 능동형 화소로 구성될 수 있다. 예를 들어, 서브 화소들(SPXL1~SPXL3) 각각은 소정의(또는, 선택적인) 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의(또는, 선택적인) 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원(예를 들어, 발광 소자)을 포함할 수 있다. 다만, 표시 장치에 적용될 수 있는 서브 화소들(SPXL1~SPXL3)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다.
도 4a, 도 4b, 및 도 4c 각각은 도 3의 표시 장치에 포함된 화소의 등가 회로의 일 실시예를 나타내는 개략적인 도면이다.
예를 들어, 도 4a, 도 4b, 및 도 4c는 액티브 매트릭스형 표시 장치에 적용될 수 있는 서브 화소들(SPXL1~SPXL3) 각각에 포함된 구성 요소들의 전기적 연결 관계를 실시예에 따라 도시하였다. 다만, 서브 화소들(SPXL1~SPXL3) 각각의 구성 요소들의 연결 관계가 이에 한정되지는 않는다. 이하의 실시예에서는, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)를 포괄하여 서브 화소(SPXL)라고 한다.
도 3, 도 4a, 도 4b, 및 도 4c를 참조하면, 서브 화소(SPXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광부(EMU)(또는 발광 유닛)를 포함할 수 있다. 서브 화소(SPXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 선택적으로 포함할 수 있다.
실시예에 따라, 발광부(EMU)는 제1 전원 라인(PL1)과 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자(LD)들을 포함할 수 있다. 제1 전원 라인(PL1)은 제1 구동 전원(VDD)에 접속하여 제1 구동 전원(VDD)의 전압이 인가되고, 제2 전원 라인(PL2)은 제2 구동 전원(VSS)에 접속하여 제2 구동 전원(VSS)의 전압이 인가될 수 있다.
예를 들어, 발광부(EMU)는, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 화소 전극(CNE1)(또는 제1 전극), 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 접속된 제2 화소 전극(CNE2)(또는 제2 전극), 제1 화소 전극(CNE1)과 제2 화소 전극(CNE2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자(LD)들을 포함할 수 있다. 실시예에 있어서, 제1 화소 전극(CNE1)은 애노드(anode)(또는, 애노드 전극)일 수 있고, 제2 화소 전극(CNE2)은 캐소드(cathode)(또는, 캐소드 전극)일 수 있다.
발광부(EMU)에 포함된 발광 소자(LD)들 각각은, 제1 화소 전극(CNE1)을 통하여 제1 구동 전원(VDD)에 연결된 제1 단부 및 제2 화소 전극(CNE2)을 통하여 제2 구동 전원(VSS)에 연결된 제2 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 실시예에서, 제1 구동 전원(VDD)은 고전위 전원이고, 제2 구동 전원(VSS)은 저전위 전원일 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 각 서브 화소(SPXL)의 발광 기간 동안 발광 소자(LD)들의 문턱전압 이상일 수 있다.
상술한 바와 같이, 서로 상이한 전원의 전압이 공급되는 제1 화소 전극(CNE1)과 제2 화소 전극(CNE2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다.
발광부(EMU)의 발광 소자(LD)들은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 화소 회로(PXC)는 각각의 프레임 기간 동안 화소 회로(PXC)의 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광부(EMU)로 공급할 수 있다. 발광부(EMU)로 공급되는 구동 전류는 발광 소자(LD)들 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(EMU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상술한 실시예에서는, 발광 소자(LD)들의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지는 않는다. 실시예에 따라, 발광부(EMU)는, 각각의 유효 광원을 구성하는 발광 소자(LD)들 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 다른 발광 소자(LD)들과 함께 제1 및 제2 화소 전극들(CNE1, CNE2)의 사이에 병렬로 연결되되, 다른 발광 소자(LD)들과는 반대 방향으로 제1 및 제2 화소 전극들(CNE1, CNE2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 화소 전극들(CNE1, CNE2) 사이에 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않을 수 있다.
서브 화소(SPXL)의 화소 회로(PXC)는 스캔 라인(SLi)(또는, 제1 게이트 라인) 및 데이터 라인(DLj)에 접속될 수 있다. 서브 화소(SPXL)의 화소 회로(PXC)는 제어 라인(CLi)(또는, 제2 게이트 라인) 및 센싱 라인(SENj)(또는, 리드아웃 라인)에 접속될 수 있다. 일 실시예에서, 서브 화소(SPXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 서브 화소(SPXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(SLi), j번째 데이터 라인(DLj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 접속될 수 있다. 실시예에 따라, 제어 라인(CLi)은 스캔 라인(SLi)에 연결되거나 스캔 라인(SLi)일 수 있다.
화소 회로(PXC)는 트랜지스터들(T1~T3)과 스토리지 커패시터(Cst)(또는, 커패시터)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광부(EMU)로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광부(EMU) 사이에 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 단자(또는, 제1 트랜지스터 전극)는 제1 전원 라인(PL1)을 통하여 제1 구동 전원(VDD)에 전기적으로 연결될 수 있고, 제1 트랜지스터(T1)의 제2 단자(또는, 제2 트랜지스터 전극)는 제2 노드(N2)와 전기적으로 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광부(EMU)로 인가되는 구동 전류의 양을 제어할 수 있다. 실시예에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 서브 화소(SPXL)를 선택하고, 서브 화소(SPXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(DLj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(DLj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(SLi)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(SLi)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(DLj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결되고, 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결되며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다. 센싱 라인(SENj)에는 초기화 전원으로부터 전압(초기화 전압)이 인가될 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 전기적으로 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극은 초기화될 수 있다. 실시예에 따라, 제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호가 획득되고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱전압 등을 비롯한 서브 화소(SPXL)의 특성이 검출될 수도 있다. 서브 화소(SPXL)의 특성에 대한 정보는 서브 화소(SPXL)들 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데 이용될 수 있다.
스토리지 커패시터(Cst)는 제1 노드(N1) 및 제2 노드(N2) 사이에 형성되거나, 제1 노드(N1) 및 제2 노드(N2) 사이에 전기적으로 연결될 수 있다. 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
제1 노드(N1)와 제1 노드(N1)에 인접한 신호 라인 사이에는 기생 커패시터(Cpara)(또는, 기생 커패시턴스)가 형성될 수 있다. 예를 들어, 상기 신호 라인은 스캔 라인(SLi), 데이터 라인(DLi), 및/또는 제1 및 제2 구동 전원들(VDD, VSS)이 인가되는 전원 라인일 수 있다. 상기 기생 커패시터(Cpara)는 제1 노드(N1)의 전압(또는, 전압 변동)에 영향을 미치며, 이로 인해 서브 화소(SPXL)가 원하는 휘도로 발광하지 못할 수 있다. 기생 커패시터(Cpara)의 영향성을 완화하거나 배제하기 위해 스토리지 커패시터(Cst)의 용량을 증가시킬 필요가 있다. 기생 커패시터(Cpara)의 영향에 대해서는 도 5를 참조하여 후술하고, 용량이 증가된 스토리지 커패시터(Cst)에 대해서는 도 10을 참조하여 후술하기로 한다.
발광부(EMU)는 서로 병렬로 전기적으로 연결된 복수의 발광 소자(LD)들을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함할 수 있다.
실시예에 있어서, 발광부(EMU)는 직/병렬 혼합 구조로 구성될 수도 있다. 일 실시예에서, 도 4b에 도시된 바와 같이, 발광부(EMU)는 제1 직렬단(SET1) 및 제2 직렬단(SET2)을 포함하도록 구성될 수도 있다. 다른 예로, 도 4c에 도시된 바와 같이, 발광부(EMU)는 제1 직렬단(SET1), 제2 직렬단(SET2), 제3 직렬단(SET3), 및 제4 직렬단(SET4)을 포함하도록 구성될 수도 있다. 발광부(EMU)에 포함된 직렬단의 개수는 다양하게 변경될 수 있으며, 예를 들어, 발광부(EMU)는 3개, 또는 5개 이상의 직렬단을 포함할 수도 있다.
도 4b를 참조하면, 발광부(EMU)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 순차적으로 연결된 제1 직렬단(SET1) 및 제2 직렬단(SET2)을 포함할 수 있다. 제1 직렬단(SET1) 및 제2 직렬단(SET2) 각각은, 해당 직렬단의 전극 쌍을 구성하는 두 개의 전극들(CNE1 및 CTE_S1, CTE_S2 및 CNE2)과, 상기 두 개의 전극들(CNE1 및 CTE_S1, CTE_S2 및 CNE2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자(LD)들을 포함할 수 있다.
제1 직렬단(SET1)(또는 제1 스테이지)은 제2 화소 전극(CNE2)(또는 제1 화소 전극)과 제1 서브 중간 전극(CTE_S1)을 포함하고, 제2 화소 전극(CNE2)과 제1 서브 중간 전극(CTE_S1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 제1 직렬단(SET1)은 제2 화소 전극(CNE2)과 제1 서브 중간 전극(CTE_S1) 사이에서 다른 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 더 포함할 수도 있다.
제2 직렬단(SET2)(또는 제2 스테이지)은 제2 서브 중간 전극(CTE_S2)과 제1 화소 전극(CNE1)(또는 제2 화소 전극)을 포함하고, 제2 서브 중간 전극(CTE_S2)과 제1 화소 전극(CNE1) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 제2 직렬단(SET2)은 제2 서브 중간 전극(CTE_S2)과 제1 화소 전극(CNE1) 사이에서 다른 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 더 포함할 수도 있다.
제1 직렬단(SET1)의 제1 서브 중간 전극(CTE_S1)과 제2 직렬단(SET2)의 제2 서브 중간 전극(CTE_S2)은 일체일 수 있다. 일 실시예에서, 제1 서브 중간 전극(CTE_S1)과 제2 서브 중간 전극(CTE_S2)은 연속하는 제1 직렬단(SET1)과 제2 직렬단(SET2)을 전기적으로 연결하는 제1 중간 전극(CTE1)을 구성할 수 있다. 제1 서브 중간 전극(CTE_S1)과 제2 서브 중간 전극(CTE_S2)이 일체인 경우, 제1 서브 중간 전극(CTE_S1)과 제2 서브 중간 전극(CTE_S2)은 제1 중간 전극(CTE1)의 서로 다른 일 부분일 수 있다. 화소 전극 및 중간 전극이라는 용어는 전극들을 구별하기 위한 표현일 뿐, 상기 용어에 의해 해당 구성(즉, 전극)이 한정되는 것은 아니다.
도 4c를 참조하면, 발광부(EMU)는 제1 구동 전원(VDD)과 제2 구동 전원(VSS) 사이에 순차적으로 연결된 제1 직렬단(SET1), 제2 직렬단(SET2), 제3 직렬단(SET3), 및 제4 직렬단(SET4)을 포함할 수 있다.
도 4c의 제1 직렬단(SET1)은 도 4b의 제1 직렬단(SET1)과 실질적으로 동일할 수 있다.
제2 직렬단(SET2)은 제2 서브 중간 전극(CTE_S2) 및 제3 서브 중간 전극(CTE_S3)의 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 제3 직렬단(SET3)은 제4 서브 중간 전극(CTE_S4) 및 제5 서브 중간 전극(CTE_S5)의 사이에 연결된 적어도 하나의 제3 발광 소자(LD3)를 포함할 수 있다. 제4 직렬단(SET4)은 제6 서브 중간 전극(CTE_S6) 및 제2 화소 전극(CNE2)의 사이에 연결된 적어도 하나의 제4 발광 소자(LD4)를 포함할 수 있다. 제3 서브 중간 전극(CTE_S3)과 제4 서브 중간 전극(CTE_S4)은 일체이며, 제2 중간 전극(CTE2)을 구성할 수 있다. 제5 서브 중간 전극(CTE_S5)과 제6 서브 중간 전극(CTE_S6)은 일체이며, 제3 중간 전극(CTE3)을 구성할 수 있다.
직/병렬 혼합 구조로 연결된 직렬단들(SET1~SET4)(또는 발광 소자(LD)들)을 포함한 서브 화소(SPXL)의 발광부(EMU)는 적용되는 제품 사양에 맞춰 구동 전류/전압을 용이하게 조절할 수 있다.
예를 들어, 직렬단들(SET1~SET4)을 포함한 서브 화소(SPXL)의 발광부(EMU)는, 발광 소자(LD)들이 병렬로만 연결된 구조의 발광부에 비하여, 구동 전류를 감소시킬 수 있다. 달리 말해, 직렬단들(SET1~SET4)을 포함한 서브 화소(SPXL)의 발광부(EMU)는 동일한 구동 전류에 대해 보다 높은 휘도로 발광할 수 있다.
또한, 직렬단들(SET1~SET4)을 포함한 서브 화소(SPXL)의 발광부(EMU)는, 동일한 개수의 발광 소자(LD)들이 모두 직렬 연결한 구조의 발광부에 비하여, 발광부(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다.
도 4a, 도 4b, 및 도 4c에서는 화소 회로(PXC)에 포함되는 트랜지스터들(T1~T3)을 모두 n형 트랜지스터들로 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 트랜지스터들(T1~T3) 중 적어도 하나는 p형 트랜지스터로 변경될 수도 있다.
서브 화소(SPXL)의 구조 및 구동 방식은 다양하게 변경될 수 있다. 예를 들어, 화소 회로(PXC)는 도 4a, 도 4b, 및 도 4c에 도시된 실시예 외에도, 다양한 구조 및/또는 구동 방식의 화소 회로로 구성될 수 있다.
일 예로, 화소 회로(PXC)는 제3 트랜지스터(T3)를 포함하지 않을 수 있다. 또한, 화소 회로(PXC)는 제1 트랜지스터(T1)의 문턱전압 등을 보상하기 위한 보상 트랜지스터, 제1 노드(N1) 및/또는 제1 화소 전극(CNE1)의 전압을 초기화하기 위한 초기화 트랜지스터, 발광부(EMU)로 구동 전류가 공급되는 기간을 제어하기 위한 발광 제어 트랜지스터, 및/또는 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 더 포함할 수도 있다.
도 5는 도 4a의 화소의 동작을 설명하는 개락적인 파형도이다.
도 4a 및 도 5를 참조하면, 제1 구간(P1)에서, 스캔 라인(SLi)에 인가된 스캔 신호(SC)(또는, 제1 게이트 신호)는 게이트-온 전압(예를 들어, 하이 레벨의 전압)을 가지며, 제어 라인(CLi)(또는, 제2 게이트 신호)에 인가된 센싱 제어 신호(SS)는 게이트-온 전압을 가질 수 있다. 제1 구간(P1)은 하나의 프레임(FRAME)에서 데이터 신호를 서브 화소(SPXL)에 기입하기 위해 할당된 구간이며, 제1 구간(P1)은 비발광 구간이고, 제1 구간(P1)을 제외한 나머지 구간(즉, 프레임(FRAME)의 나머지 구간, 특히, 제1 구간(P1) 이후의 나머지 구간)은 발광 구간일 수 있다.
게이트-온 전압의 스캔 신호(SC)에 응답하여 제2 트랜지스터(T2)가 턴-온되고, 데이터 신호가 데이터 라인(DLj)으로부터 제1 노드(N1)에 인가되며, 제1 노드(N1)의 전압, 즉, 제1 노드 전압(V_N1)이 변동될 수 있다. 유사하게, 게이트-온 전압의 센싱 제어 신호(SS)에 응답하여 제3 트랜지스터(T3)가 턴-온되고, 초기화 전원의 전압이 제2 노드(N2)에 인가되며, 제2 노드(N2)의 전압, 즉, 제2 노드 전압(V_N2)이 변동될 수 있다. 제1 노드 전압(V_N1) 및 제2 노드 전압(V_N2) 간의 차이에 대응하는 전압이 스토리지 커패시터(Cst)에 충전될 수 있다.
제1 구간(P1) 이후에 제1 트랜지스터(T1)를 통해 구동 전류가 흐름에 따라 제2 노드 전압(V_N2)이 상승하고, 스토리지 커패시터(Cst)에 의해 제2 노드 전압(V_N2)의 상승에 대응하여 제1 노드 전압(V_N1)이 상승할 수 있다. 제1 구간(P1) 이후에서 이상적인 제1 노드 전압(V_N1) 및 제2 노드 전압(V_N2) 간의 전압차(즉, Vgs2)는 제1 구간(P1)에서의 전압차(즉, Vgs1)과 같아야 하나, 기생 커패시터(Cpara) 및 제1 트랜지스터(T1)의 문턱전압의 변동(예를 들어, 문턱전압의 네거티브 쉬프트)에 의해 실제 전압차(즉, Vgs3)는 제1 구간(P1)에서의 전압차(즉, Vgs1)와 다르게 되며, 서브 화소(SPXL)는 원하는 휘도와 다른 휘도로 발광할 수 있다. 이러한 기생 커패시터(Cpara)의 영향성을 배제하기 위해, 서브 화소(SPXL)는 증가된 용량을 가지는 스토리지 커패시터(Cst)를 구비할 수 있다.
도 6은 도 3의 표시 장치 내 서브 화소의 일 실시예를 나타내는 개락적인 단면도이다. 도 6에는 화소 회로층(PCL)에 배치될 수 있는 회로 소자들의 일 예로서, 제1 트랜지스터(T1, 도 4a 참고)와 제1 및 제2 전원 라인들(PL1, PL2)이 도시되었다.
도 6을 참조하면, 서브 화소(SPXL)(또는, 표시 장치)는 제1 기판(SUB1) 상에 배치되는 화소 회로층(PCL) 및 표시 소자층(DPL)을 포함할 수 있다.
화소 회로층(PCL)은 제1 트랜지스터(T1), 제1 전원 라인(PL1), 및 제2 전원 라인(PL2), 및 복수의 절연층들(BFL, ILD, GI, ILD, PSV, VIA)을 포함할 수 있다. 제1 트랜지스터(T1)는 하부 금속층(BML), 반도체 패턴(SCP), 게이트 전극(GE), 소스 전극(SE)(또는, 제2 트랜지스터 전극, 제2 단자), 드레인 전극(DE)(또는, 제1 트랜지스터 전극, 제1 단자)을 포함할 수 있다.
제1 기판(SUB1)과 버퍼층(BFL) 사이에는 제1 도전층이 위치할 수 있다. 제1 도전층은 도전 물질을 포함할 수 있다. 도전 물질은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이들의 합금을 포함할 수도 있다. 제1 도전층은 단일막, 이중막, 또는 다중막으로 구성될 수 있다.
제1 도전층은 하부 금속층(BML), 제1 전원 라인(PL1), 제2 전원 라인(PL2)을 포함할 수 있다. 하부 금속층(BML)과 제1 트랜지스터(T1)의 게이트 전극(GE)은 버퍼층(BFL)을 사이에 두고 서로 중첩될 수 있다. 하부 금속층(BML)은 제1 트랜지스터(T1)의 반도체 패턴(SCP)의 하부에 배치될 수 있다. 이 때, 하부 금속층(BML)은 차광 패턴 역할을 하여, 제1 트랜지스터(T1)의 동작 특성을 안정화할 수 있다.
실시예에 따라, 제1 트랜지스터(T1)는 하부 금속층(BML)을 포함하지 않을 수 있다. 이 때, 제1 기판(SUB1) 위에 직접 버퍼층(BFL)이 위치할 수 있다. 하부 금속층(BML)은 후술하는 제1 트랜지스터(T1)의 소스 전극(SE)과 절연층의 컨택홀을 통해 물리적 및/또는 전기적으로 연결될 수 있다. 이에 따라, 제1 트랜지스터(T1)의 문턱전압을 음의 방향 또는 양의 방향으로 이동시킬 수 있다.
버퍼층(BFL)(또는, 제1 절연층)은 제1 도전층을 덮고, 제1 기판(SUB1) 상에 위치할 수 있다.
버퍼층(BFL)은 화소 회로층(PCL)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 물질을 포함할 수 있다. 예를 들어, 무기 물질은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 제1 기판(SUB1)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
반도체 패턴(SCP)은 버퍼층(BFL) 상에 위치할 수 있다. 반도체 패턴(SCP)은 소스 전극(SE)에 연결되는 제1 영역(예를 들어, 소스 영역)과 드레인 전극(DE)에 연결되는 제2 영역(예를 들어, 드레인 영역), 및 제1 및 제2 영역들 사이의 채널 영역을 포함할 수 있다. 채널 영역은 제3 방향(DR3)(제1 기판(SUB1))의 두께 방향으로) 제1 트랜지스터(T1)의 게이트 전극(GE)과 중첩할 수 있다. 반도체 패턴(SCP)은 다결정 실리콘(poly silicon), 비정질 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어질 수 있다.
게이트 절연층(GI)(또는, 제2 절연층)은 반도체 패턴(SCP) 상에 배치될 수 있다. 게이트 절연층(GI)은 반도체 패턴(SCP) 상에만 배치되거나, 제1 기판(SUB1) 상에 전면적으로 배치될 수 있다. 게이트 절연층(GI)은 무기 물질을 포함할 수 있다. 다만, 이에 한정되는 것은 아니며, 게이트 절연층(GI)은 유기 물질을 포함할 수도 있다. 예를 들어, 유기 물질은 아크릴계 수지(polyacrylates resin), 에폭시계 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌 에테르계 수지(poly-phenylen ethers resin), 폴리페닐렌 설파이드계 수지(poly-phenylene sulfides resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
게이트 절연층(GI) 상에는 제2 도전층이 배치될 수 있다. 제2 도전층은 제1 도전층과 유사하게 도전 물질을 포함할 수 있다. 제2 도전층은 게이트 전극(GE), 제11 연결 패턴(CP11), 및 제21 연결 패턴(CP21)을 포함할 수 있다.
게이트 전극(GE)은 반도체 패턴(SCP)의 채널 영역과 제3 방향(DR3)으로 중첩하도록 게이트 절연층(GI) 상에 배치될 수 있다. 제11 연결 패턴(CP11)은 제1 전원 라인(PL1)과 중첩하며, 제21 연결 패턴(CP21)은 제2 전원 라인(PL2)과 제3 방향(DR3)으로 중첩할 수 있다.
층간 절연층(ILD)(또는, 제1 층간 절연층, 제3 절연층)은 제2 도전층을 커버하며, 제1 기판(SUB1) 상에 전면적으로 배치될 수 있다. 층간 절연층(ILD)은 게이트 절연층(GI)과 유사하게, 무기 물질을 포함할 수 있다. 층간 절연층(ILD)은 유기 물질을 포함할 수도 있다.
층간 절연층(ILD) 상에는 제3 도전층이 배치될 수 있다. 제3 도전층은 제1 도전층과 유사하게 도전 물질을 포함할 수 있다. 제3 도전층은 소스 전극(SE), 드레인 전극(DE), 제12 연결 패턴(CP12), 및 제22 연결 패턴(CP22)을 포함할 수 있다.
소스 전극(SE)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제1 영역에 접촉하거나 연결되며, 또한, 층간 절연층(ILD) 및 버퍼층(BFL)을 관통하는 컨택홀을 통해 하부 금속층(BML)에 접촉하거나 연결될 수 있다. 드레인 전극(DE)은 층간 절연층(ILD)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제2 영역에 접촉하거나 연결될 수 있다. 소스 전극(SE)과 유사하게, 제12 연결 패턴(CP12)은 제1 전원 라인(PL1) 및 제11 연결 패턴(CP11)에 접촉하거나 연결되며, 제22 연결 패턴(CP22)은 제2 전원 라인(PL2) 및 제21 연결 패턴(CP21)에 접촉하거나 연결될 수 있다. 제11 연결 패턴(CP11) 및 제12 연결 패턴(CP12)은 제1 전원 라인(PL1)에 연결되어, 제1 전원 라인(PL1)의 저항을 감소시킬 수 있다. 유사하게, 제21 연결 패턴(CP21) 및 제22 연결 패턴(CP22)은 제2 전원 라인(PL2)에 연결되어, 제2 전원 라인(PL2)의 저항을 감소시킬 수 있다.
보호층(PSV)(또는, 제2 층간 절연층)은 제3 도전층을 덮도록, 제1 기판(SUB1) 상에 전면적으로 배치될 수 있다. 보호층(PSV)은 무기 물질을 포함할 수 있다. 보호층(PSV)은 단일막, 또는 이중막 이상의 다중막으로 제공될 수도 있다. 실시예에 따라, 보호층(PSV)은 생략될 수도 있다.
보호층(PSV) 상에는 비아층(VIA)(또는, 패시베이션층)이 배치될 수 있다. 비아층(VIA)은 제1 기판(SUB1) 상에 전면적으로 배치될 수 있다. 비아층(VIA)은 유기 물질을 포함할 수 있다. 비아층(VIA)은 상부에 평탄면을 제공할 수 있다.
비아층(VIA) 상에는 표시 소자층(DPL)이 위치할 수 있다.
표시 소자층(DPL)은 제1 및 제2 뱅크 패턴들(BNP1, BNP2), 제1 및 제2 전극들(ELT1, ELT2)(또는, 정렬 전극들, 반사 전극들), 제1 뱅크(BNK1), 발광 소자(LD), 제1 및 제2 화소 전극들(CNE1, CNE2)(또는, 컨택 전극들), 및 복수의 절연층들(INS1~INS3)을 포함할 수 있다.
제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 비아층(VIA) 상에 배치될 수 있다.
제1 및 제2 뱅크 패턴들(BNP1, BNP2) 각각은 단면도 상에서 비아층(VIA)의 일면(일 예로, 상부면)으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 사다리꼴의 형상을 가질 수 있다. 실시예에 따라, 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 각각은 단면도 상에서 비아층(VIA)의 일면으로부터 제3 방향(DR3)을 따라 상부로 향할수록 폭이 좁아지는 반타원 형상, 반원 형상(또는 반구 형상)을 가지는 곡면을 포함할 수도 있다. 그러나, 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 각각의 단면 형상은 상술한 실시예들에 한정되는 것은 아니며, 발광 소자(LD)들 각각에서 방출되는 광의 효율을 향상시킬 수 있는 범위 내에서 다양하게 변경될 수 있다.
제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 무기 물질 및/또는, 유기 물질을 포함하며, 단일막 또는 다중막으로 구성될 수 있다. 실시예에 따라, 제1 및 제2 뱅크 패턴들(BNP1, BNP2)은 생략될 수도 있다. 예를 들어, 비아층(VIA)에 제1 및 제2 뱅크 패턴들(BNP1, BNP2)에 대응하는 구조가 형성될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)은 비아층(VIA) 및 제1 및 제2 뱅크 패턴들(BNP1, BNP2) 상에 배치될 수 있다.
제1 전극(ELT1)은 제1 뱅크 패턴(BNP1) 상에 배치되며, 제2 전극(ELT2)은 제2 뱅크 패턴(BNP2) 상에 배치될 수 있다. 단면도 상에서, 제1 및 제2 전극들(ELT1, ELT2)은 제1 및 제2 뱅크 패턴들(BNP1, BNP2)의 형상에 각각 대응하는 표면 프로파일을 가질 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 각각 발광 소자(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 진행되도록 하기 위하여 반사율을 갖는 도전 물질을 포함할 수 있다. 제1 및 제2 전극들(ELT1, ELT2)은 단일막 또는 다중막으로 구성될 수 있다.
제2 전극(ELT2)(또는, 제1 전극(ELT1))은 비아층(VIA) 및 보호층(PSV)을 관통하는 제1 컨택홀(CNT1)을 통해 제12 연결 패턴(CP12)에 접촉하거나 연결될 수 있다. 제2 전극(ELT2)(또는, 제1 전극(ELT1))은 제1 전원 라인(PL1)에 전기적으로 연결될 수 있다. 제2 전극(ELT2)은 제12 연결 패턴(CP12)에 직접적으로 연결될 수 있으나, 이에 한정되는 것은 아니며, 예를 들어, 제2 전극(ELT2)은 브릿지 전극을 통해 제12 연결 패턴(CP12)(또는, 제11 연결 패턴(CP11), 제1 전원 라인(PL1))에 연결될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 표시 장치의 제조 과정에서 발광 소자(LD)를 정렬하기 위한 정렬 전극으로 이용될 수 있다.
제1 절연층(INS1)은 제1 및 제2 전극들(ELT1, ETL2)의 적어도 일부를 덮도록, 비아층(VIA) 상에 배치될 수 있다. 제1 절연층(INS1)은 제1 전극(ELT1)과 제2 전극(ELT2) 사이에 위치하며, 제1 전극(ELT1)과 제2 전극(ELT2) 간의 단락(예를 들어, short circuit)을 방지할 수 있다. 제1 절연층(INS1)은 무기 물질 또는 무기 물질을 포함할 수 있다.
제1 절연층(INS1) 상에는 발광 소자(LD)가 배치될 수 있다. 발광 소자(LD)의 제1 단부(EP1)는 제1 전극(ELT1)을 향하며 발광 소자(LD)의 제2 단부(EP2)는 제2 전극(ELT2)을 향하도록, 발광 소자(LD)는 제1 전극(ELT1) 및 제2 전극(ELT2) 사이에 정렬될 수 있다.
발광 소자(LD)의 제1 단부(EP1)는 제3 방향(DR3)에서 제1 전극(ELT1)과 부분적으로 중첩하고, 발광 소자(LD)의 제2 단부(EP2)는 제3 방향(DR3)에서 제2 전극(ELT2)과 부분적으로 중첩할 수 있다. 다만, 이에 한정되는 것은 아니다.
제1 뱅크(BNK1)는 제1 절연층(INS1) 상에 배치될 수 있다. 제1 뱅크(BNK1)는 제1 절연층(INS1) 상에 발광 소자(LD)를 공급하는 단계에서, 발광 소자(LD)를 포함하는 용액이 인접한 서브 화소(SPXL)로 유입되는 것을 방지하거나, 각각의 서브 화소(SPXL)에 일정량의 용액이 공급되도록 제어하는 댐 구조물일 수 있다. 또한, 제1 뱅크(BNK1)는 발광 영역(EA)을 정의할 수 있다. 예를 들어, 발광 영역(EA)은 제1 뱅크(BNK1)의 개구(OPA1)에 대응할 수 있다.
제1 뱅크(BNK1)는 유기 물질을 포함할 수 있다. 실시예에 따라, 제1 뱅크(BNK1)는 차광 물질 및/또는 반사 물질을 포함할 수 있다. 이 경우, 제1 뱅크(BNK1)는 인접한 서브 화소(SPXL)들 사이에서 광(또는, 빛)이 새는 빛샘 불량을 방지할 수 있다. 예를 들어, 제1 뱅크(BNK1)는 컬러 필터 물질 또는 블랙 매트릭스 물질을 포함할 수 있다. 다른 예로, 서브 화소(SPXL)에서 외부로 발산되는 광의 효율을 더욱 향상시키기 위해 제1 뱅크(BNK1) 상에는 반사 층이 별도로 제공 및/또는 형성될 수도 있다.
발광 소자(LD) 상에는 제2 절연층(INS2)(또는, 제2 절연 패턴)이 배치될 수 있다. 제2 절연층(INS2)은 발광 소자(LD)의 제1 단부(EP1)와 제2 단부(EP2)가 제2 절연층(INS2)에 의해 커버되지 않도록, 발광 소자(LD)의 상면의 일부분 상에 위치할 수 있다. 실시예에 따라, 제2 절연층(INS2)은 제1 절연층(INS1) 및 제1 뱅크(BNK1) 상에도 배치될 수 있다.
발광 소자(LD)를 포함하는 표시 장치의 설계 조건 등에 따라 제2 절연층(INS2)은 무기 물질 또는 유기 물질을 포함할 수 있다. 제1 절연층(INS1) 상에 발광 소자(LD)가 정렬된 이후, 발광 소자(LD) 상에 제2 절연층(INS2)을 형성함으로써, 발광 소자(LD)가 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 제2 절연층(INS2)의 형성 이전에 제1 절연층(INS1)과 발광 소자(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 빈 틈은 제2 절연층(INS2)을 형성하는 과정에서 제2 절연층(INS2)으로 채워질 수 있다.
제1 화소 전극(CNE1)은 제1 전극(ELT1) 상에 배치될 수 있다. 제1 화소 전극(CNE1)은 발광 소자(LD)의 제1 단부(EP1)와 직접 접촉할 수 있다. 제1 화소 전극(CNE1)은 제2 절연층(INS2), 제1 절연층(INS1), 비아층(VIA), 및 보호층(PSV)을 관통하는 제2 컨택홀(CNT2)을 통해 제1 트랜지스터(T1)의 소스 전극(SE)에 접촉하거나 연결될 수 있다. 예를 들어, 제1 화소 전극(CNE1)은 발광 소자(LD)의 제1 단부(EP1)와 제1 트랜지스터(T1)의 소스 전극(SE)을 전기적으로 연결할 수 있다.
제1 화소 전극(CNE1) 및 제2 화소 전극(CEN2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 및 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO) 등과 같은 투명 도전성 물질을 포함할 수 있다.
제3 절연층(INS3)은 제2 절연층(INS2) 및 제1 화소 전극(CNE1)을 덮도록, 제2 절연층(INS2) 및 제1 화소 전극(CNE1) 상에 위치할 수 있다. 제3 절연층(INS3)은 발광 소자(LD)의 제2 단부(EP2)가 노출되도록, 제2 절연층(INS2)의 일단과 가장자리가 맞닿도록 위치할 수 있다.
제3 절연층(INS3)은 무기 물질 또는 유기 물질을 포함할 수 있다.
제2 화소 전극(CNE2)은 제2 전극(ELT2) 상에 배치될 수 있다. 제2 화소 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)와 직접 접촉할 수 있다. 제2 화소 전극(CNE2)은 제3 절연층(INS3), 제2 절연층(INS2), 제1 절연층(INS1), 비아층(VIA), 및 보호층(PSV)을 관통하는 제3 컨택홀(CNT3)을 통해 제22 연결 패턴(CP22)에 접촉하거나 연결될 수 있다. 예를 들어, 제2 화소 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)와 제2 전원 라인(PL2)을 전기적으로 연결할 수 있다.
투명 도전성 물질(예를 들어, ITO)은, 특정 반사율을 갖는 도전 물질(또는, 금속 물질)보다, 화소 회로층(PCL) 내 도전층(예를 들어, 소스 전극(SE), 제22 연결 패턴(CP22))과의 결합력이 우수하고, 낮은 컨택 저항을 가질 수 있다. 따라서, 제1 및 제2 화소 전극들(CNE1, CNE2)은 제1 및 제2 전극들(ELT1, ELT2)과의 연결 없이, 화소 회로층(PCL) 내 구성과 직접적으로 연결될 수 있다. 다만, 이에 한정되는 것은 아니다.
도 6에서 제1 화소 전극(CNE1)과 제2 화소 전극(CNE2)이 제3 절연층(INS3)을 사이에 두고 서로 상이한 층에 위치하는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 제1 화소 전극(CNE1)과 제2 화소 전극(CNE2)은 동일한 공정을 통해 동일한 층(일 예로, 제2 절연층(INS2)) 상에 배치될 수도 있다.
도 7a는 도 3의 표시 장치 내 서브 화소의 일 실시예를 나타내는 개락적인 단면도이다. 도 7b 및 도 7c는 도 3의 표시 장치 내 서브 화소의 일 실시예를 각각 나타내는 개락적인 단면도들이다. 도 7c는 도 7b와 비교하여 색 변환층(CCL)의 변형된 위치를 가진 화소의 다른 실시예를 나타낸다. 예를 들어, 도 7b에서는 연속적인 공정을 통해 표시 소자층(DPL) 상부에 색 변환층(CCL)이 위치한 실시예를 개시하고, 도 7c에서는 색 변환층(CCL)을 포함한 제2 기판(SUB2)이 접착 공정을 통해 표시 소자층(DPL) 상에 위치하는 실시예를 개시한다. 도 7a, 도 7b, 및 도 7c의 실시예들과 관련하여, 중복된 설명을 피하기 위하여 상술한 실시예들(예를 들어, 도 6의 실시예)과 상이한 점을 위주로 설명한다.
도 6 및 도 7a를 참조하면, 서브 화소(SPXL)(또는, 표시 장치)는 표시 소자층(DPL) 상에 배치된 광변환층(LCPL)을 포함할 수 있다.
광변환층(LCPL)은 제2 뱅크(BNK2), 색 변환층(CCL), 및 컬러 필터들(CF1~CF3)을 더 포함할 수 있다.
제2 뱅크(BNK2)는 표시 소자층(DPL) 상에 배치될 수 있다. 제2 뱅크(BNK2)는 비발광 영역(NEA, 도 7b 참고)에 위치하며, 색 변환층(CCL)이 공급되어야 할 위치를 정의하는 구조물일 수 있다.
제2 뱅크(BNK2)는 유기 물질을 포함할 수 있다. 실시예에 따라, 제2 뱅크(BNK2)는 차광 물질을 포함할 수 있다. 일 실시예에서, 제2 뱅크(BNK2)는 블랙 매트릭스일 수 있다. 실시예에 따라, 제2 뱅크(BNK2)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함할 수 있다. 따라서, 색 변환층(CCL)에서 방출되는 광을 표시 장치의 화상 표시 방향(또는 제3 방향(DR3))으로 더욱 진행되게 하여 서브 화소(SPXL)의 출광 효율을 향상시킬 수 있다.
색 변환층(CCL)은 제2 뱅크(BNK2)에 의해 둘러싸인 영역 내에서 표시 소자층(DPL)(또는, 발광 소자(LD)) 상에 배치될 수 있다.
색 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)(또는, 파장 변환 입자)을 포함할 수 있다. 일 실시예에서, 색 변환층(CCL)은 발광 소자(LD)로부터 입사된 제1 색(또는, 제1 파장 대역)의 광을 제2 색(또는 특정 색, 제2 파장 대역)의 광으로 변환하여 발산하는 색 변환 입자들(QD)을 포함할 수 있다.
도 7b를 참조하면, 제1 서브 화소(SPXL1)가 적색 화소(또는 적색 서브 화소)인 경우, 제1 서브 화소(SPXL1)의 제1 색 변환층(CCL1)은 발광 소자(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 적색의 광으로 변환하는 적색 퀀텀 닷의 제1 색 변환 입자들(QDr)을 포함할 수 있다.
제2 서브 화소(SPXL2)가 녹색 화소(또는 녹색 서브 화소)인 경우, 제2 서브 화소(SPXL2)의 제2 색 변환층(CCL2)은 발광 소자(LD)에서 방출되는 제1 색의 광을 제3 색의 광, 일 예로, 녹색의 광으로 변환하는 녹색 퀀텀 닷의 제2 색 변환 입자들(QDg)을 포함할 수 있다.
제3 서브 화소(SPXL3)가 청색 화소(또는 청색 서브 화소)인 경우, 제3 서브 화소(SPXL3)의 제3 색 변환층(CCL3)은 발광 소자(LD)에서 방출되는 제1 색의 광을 제4 색의 광, 일 예로, 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들을 포함할 수도 있다.
실시예에 따라, 제3 서브 화소(SPXL3)가 청색 화소(또는 청색 서브 화소)이고 발광 소자(LD)가 청색 계열의 광을 방출하는 경우, 제3 서브 화소(SPXL3)는 광 산란 입자들(SCT)을 포함하는 광 산란층을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다. 다른 실시예에 따라, 제3 서브 화소(SPXL3)가 청색 화소(또는 청색 서브 화소)인 경우, 제3 색 변환층(CCL3)을 대신하여 투명 폴리머가 제공될 수도 있다.
다시 도 7a를 참조하면, 색 변환층(CCL) 및 제2 뱅크(BNK2) 상에는 제4 절연층(INS4)이 배치될 수 있다.
제4 절연층(INS4)은 제2 뱅크(BNK2) 및 색 변환층(CCL)을 덮도록 제1 기판(SUB1) 상에 전면적으로 제공될 수 있다. 제4 절연층(INS4)은 무기 물질 또는 유기 물질을 포함할 수 있다. 실시예에 따라, 제4 절연층(INS4)은 인접한 구성과의 굴절률 차이를 이용하여 색 변환층(CCL)로부터 방출되는 광(예를 들어, 사선 방향으로 진행하는 광)을 전반사시키고, 서브 화소(SPXL)의 출광 효율을 향상시킬 수 있다. 이를 위해, 제4 절연층(INS4)은 색 변환층(CCL)에 비해 상대적으로 낮은 굴절률을 가질 수 있다.
실시예에 따라, 제4 절연층(INS4)은 그 하부에 배치된 구성 요소들에 의한 단차를 완화시키며 평탄한 표면을 가질 수 있다.
일 실시예에서, 제4 절연층(INS4)의 상부 및 하부에는 제1 및 제2 캡핑층들(CAP1, CPA2)이 각각 배치될 수 있다.
제1 캡핑층(CAP1)은 색 변환층(CCL) 상에 배치되며, 하부의 색 변환층(CCL)으로 수분(또는, 후속 공정에서 사용되는 용액)이 침투되는 것을 방지할 수 있다. 제1 캡핑층(CAP1)은 무기 물질을 포함할 수 있다.
제1 캡핑층(CAP1)은 색 변환층(CCL) 상에 배치되며, 하부의 색 변환층(CCL)으로 수분(또는, 후속 공정에서 사용되는 용액)이 침투되는 것을 방지할 수 있다. 제1 캡핑층(CAP1)은 무기 물질을 포함할 수 있다.
제2 캡핑층(CAP2)은 제4 절연층(INS4) 상에 배치되며, 무기 물질을 포함할 수 있다. 제2 캡핑층(CAP2)은 제4 절연층(INS4)으로 수분이 침투되는 것을 방지할 수 있다. 실시예에 따라, 제2 캡핑층(CAP2)은 제4 절연층(INS4) 및 컬러 필터층간의 접착력을 향상시킬 수 있다.
제4 절연층(INS4) 상에는 컬러 필터층이 배치될 수 있다.
도 7b를 참조하면, 컬러 필터층은 인접한 서브 화소들 각각의 색에 대응하는 컬러 필터(CF)를 포함할 수 있다. 예를 들어, 제1 서브 화소(SPXL1)의 제1 색 변환층(CCL1) 상에 제1 컬러 필터(CF1)가 배치되고, 제2 서브 화소(SPXL2)의 제2 색 변환층(CCL2) 상에 제2 컬러 필터(CF2)가 배치되며, 제3 서브 화소(SPXL3)의 제3 색 변환층(CCL3) 상에 제3 컬러 필터(CF3)가 배치될 수 있다. 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3) 각각은 색 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 일 실시예에서, 제1 컬러 필터(CF1)는 적색 컬러 필터일 수 있고, 제2 컬러 필터(CF2)는 녹색 컬러 필터일 수 있으며, 제3 컬러 필터(CF3)는 청색 컬러 필터일 수 있다. 상술한 컬러 필터(CF)는 색 변환층(CCL)과 대응하도록 제4 절연층(INS4)의 일면 상에 제공될 수 있다.
제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)은 비발광 영역(NEA)에서 서로 중첩되도록 배치되어, 인접한 서브 화소들 사이의 광 간섭을 차단할 수 있다. 실시예에 따라, 비발광 영역(NEA)에서 제1, 제2, 및 제3 컬러 필터들(CF1, CF2, CF3)의 적층 구조물 대신에, 별도의 차광 패턴이 배치될 수도 있다.
컬러 필터층 상에는 제5 절연층(INS5)이 배치될 수 있다. 제5 절연층(INS5)은 무기 물질 또는 유기 물질을 포함할 수 있다. 제5 절연층(INS5)은 그 하부에 위치한 구성들을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 컬러 필터층 및 표시 소자층(DPL)으로 유입되는 것을 차단할 수 있다. 실시예에서, 제5 절연층(INS5)은 다중 층으로 형성될 수 있다. 예를 들어, 제5 절연층(INS5)은, 적어도 두 층의 무기막들과, 상기 적어도 두 층의 무기막들의 사이에 개재된 적어도 한 층의 유기막을 포함할 수 있다. 다만, 제5 절연층(INS5)의 구성 물질 및/또는 구조는 다양하게 변경될 수 있다. 또한, 실시예에 따라서는, 제5 절연층(INS5)의 상부에 적어도 한 층의 오버 코트층, 충진재층 및/또는 상부 기판 등이 더 배치될 수도 있다.
상술한 실시예에서는, 색 변환층(CCL)이 표시 소자층(DPL) 상에 직접 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 실시예에 따라, 색 변환층(CCL)은 도 7c에 도시된 바와 같이 별도의 기판, 일 예로, 제2 기판(SUB2) 상에 형성되어 접착 물질을 통해 표시 소자층(DPL)과 결합할 수도 있다. 예를 들어, 접착 물질은 광학용 투명 접착층(Otically Clear Adhesive)일 수 있으나, 이에 한정되는 것은 아니다.
제2 기판(SUB2)(또는, 상부 기판)은, 표시 장치의 봉지 기판 및/또는 윈도우 부재를 구성할 수 있다. 제2 기판(SUB2)은 제1 기판(SUB1)과 동일한 물질, 또는 상이한 물질로 구성될 수도 있다.
도 7c를 참조하면, 색 변환층(CCL)과 컬러 필터(CF)는 표시 소자층(DPL)과 마주보도록 제2 기판(SUB2)의 하부에 배치될 수 있다.
색 변환층(CCL) 및 컬러 필터(CF)에 인접하게 차광 패턴(LBP)이 위치할 수 있다. 상기 차광 패턴(LBP)은 비발광 영역(NEA)에 대응하도록 제2 기판(SUB2)의 하부에 배치될 수 있다. 차광 패턴(LBP)은 블랙 매트릭스일 수 있다.
서브 화소(SPXL)가 표시 소자층(DPL) 상에 광변환층(LCPL)을 포함하는 경우, 즉, 발광 소자(LD) 상에 배치된 색 변환층(CCL) 및 컬러 필터(CF)를 포함하는 경우, 상기 색 변환층(CCL) 및 상기 컬러 필터(CF)를 통해 우수한 색 재현성을 갖는 광이 출사되고, 서브 화소(SPXL)의 출광 효율이 향상될 수 있다.
도 8은 도 3의 표시 장치 내 화소의 일 실시예를 나타내는 레이아웃도이다. 도 8에는 회소 회로(PXC, 도 4a 참고)를 중심으로, 화소(PXL)의 일 실시예가 도시되었다. 도 9a 및 도 9b는 일 실시예에 따른 도 8의 화소 내 제3 화소 회로를 각각 확대한 도면들이다. 도 10은 도 9a의 Ⅰ-Ⅰ'선에 따른 스토리지 커패시터의 일 실시예를 나타내는 개략적인 단면도이다.
도 3, 도 8, 도 9a, 및 도 10을 참조하면, 화소(PXL)는 제1 서브 화소(SPXL1, 도 3 참고)를 위한 제1 화소 회로(PXC1), 제2 서브 화소(SPXL2, 도 3 참고)를 위한 제2 화소 회로(PXC2), 및 제3 서브 화소(SPXL3, 도 3 참고)를 위한 제3 화소 회로(PXC3)를 포함할 수 있다. 제1 화소 회로(PXC1)는 제3 화소 회로(PXC3)와 제2 방향(DR2)으로 대칭되는 구조를 가지며, 제2 화소 회로(PXC2)는 제3 화소 회로(PXC3)와 실질적으로 동일하거나 유사한 구조를 가질 수 있다. 따라서, 화소 회로들(PXC1~PXC3)(또는, 서브 화소들(SPXL1~SPXL3))의 공통된 구성에 대해서는 제3 화소 회로(PXC3)(또는, 제3 서브 화소(SPXL3))를 중심으로 설명하며, 중복되는 설명은 반복하지 않기로 한다.
제1 수직 전원 라인(PL1_V), 센싱 라인(SEN), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 제2 수직 전원 라인(PL2_V), 및 제1 수직 스캔 라인(SL1_V) 각각은 대체로 제2 방향(DR2)으로 연장하며, 제1 방향(DR1)을 따라 배열될 수 있다. 제2 수직 스캔 라인(SL2_V)은 제1 수직 스캔 라인(SL1_V)에 대응되며, 예를 들어, 제1 수직 스캔 라인(SL1_V)은 화소(PXL)를 위한 구성이며, 제2 수직 스캔 라인(SL2_V)은 화소(PXL)에 제1 방향(DR1)(또는, 제1 방향(DR1)의 반대 방향)으로 인접한 화소를 위한 구성일 수 있다. 제1 및 제2 수직 스캔 라인들(SL1_V, SL2_V)과 유사하게, 제1 수직 전원 라인(PL1_V), 센싱 라인(SEN), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 및 제2 수직 전원 라인(PL2_V)은 화소(PXL)와 동일한 행에 포함된 다른 화소들을 위해 제1 방향(DR1)을 따라 반복적으로 배열될 수 있다. 제1 수직 전원 라인(PL1_V), 센싱 라인(SEN), 제1 데이터 라인(DL1), 제2 데이터 라인(DL2), 제3 데이터 라인(DL3), 제2 수직 전원 라인(PL2_V), 및 제1 수직 스캔 라인(SL1_V)은 도 6을 참조하여 설명한 제1 도전층에 포함되며, 예를 들어, 도 6의 하부 금속층(BML)과 동일한 공정을 통해 동일한 층에 배치될 수 있다.
제1 수평 전원 라인(PL1_H), 제1 수평 스캔 라인(SL1_H), 및 제2 수평 전원 라인(PL2_H)은 대체로 제1 방향(DR1)으로 연장하며, 제2 방향(DR2)을 따라 배열될 수 있다. 제1 수평 전원 라인(PL1_H), 제1 수평 스캔 라인(SL1_H), 및 제2 수평 전원 라인(PL2_H)은 도 6을 참조하여 설명한 제3 도전층에 포함되며, 예를 들어, 도 6의 소스 전극(SE) 및 드레인 전극(DE)과 동일한 공정을 통해 동일한 층에 배치될 수 있다.
제1 수직 스캔 라인(SL1_V) 및 제1 수평 스캔 라인(SL1_H)은 하나의 스캔 라인(예를 들어, 도 4a의 스캔 라인(SLi))을 구성할 수 있다. 스캔 라인에 스캔 신호를 공급하는 스캔 구동부의 배치에 따라 제1 수직 스캔 라인(SL1_V)은 생략될 수도 있다. 제1 수직 전원 라인(PL1_V) 및 제1 수평 전원 라인(PL1_H)은 제1 전원 라인(PL1, 도 4a 참고)을 구성하고, 제2 수직 전원 라인(PL2_V) 및 제2 수평 전원 라인(PL2_H)은 제2 전원 라인(PL2, 도 4a 참고)을 구성할 수 있다. 제1 전원 라인(PL1)은 제1 수직 전원 라인(PL1_V) 및 제1 수평 전원 라인(PL1_H)을 통해 표시 패널(PNL, 도 3 참고) 전체에 걸쳐 메쉬 구조를 가지고, 유사하게, 제2 전원 라인(PL2)은 제2 수직 전원 라인(PL2_V) 및 제2 수평 전원 라인(PL2_H)을 통해 표시 패널(PNL, 도 3 참고) 전체에 걸쳐 메쉬 구조를 가질 수 있다. 도 6을 참조하여 설명한 바와 같이, 제1 수평 전원 라인(PL1_H)은 제1 컨택홀(CNT1)을 통해 제2 전극(ELT2, 도 6 참고)에 연결될 수 있다.
도 6을 참조하여 설명한 바와 같이, 제21 연결 패턴(CP21) 및 제22 연결 패턴(CP22)은 제2 수직 전원 라인(PL2_V)과 중첩하며, 컨택홀(CH)을 통해 제2 수직 전원 라인(PL2_V)에 연결될 수 있다. 유사하게, 제1 서브 패턴(CP_S1) 및 제2 서브 패턴(CP_S2)은 제1 수직 스캔 라인(SL1_V)과 중첩하며, 컨택홀(CH)을 통해 제1 수직 스캔 라인(SOL1_V)에 연결될 수 있다.
화소(PXL)의 화소 회로들(PXC1~PXC3)은 제1 수직 전원 라인(PL1_V), 제1 수평 전원 라인(PL1_H), 제2 수직 전원 라인(PL2_V), 및 제2 수평 전원 라인(PL2_H) 중 적어도 일부에 의해 구획된 영역(또는, 화소 영역)에 위치할 수 있다. 제1 화소 회로(PXC1)는 제3 화소 회로(PXC3)와 제2 방향(DR2)으로 인접하여 위치하며, 제2 화소 회로(PXC2)는 제3 화소 회로(PXC3)와 제2 방향(DR2)의 반대 방향으로 인접하여 위치할 수 있다.
제3 화소 회로(PXC3)에서, 제1 반도체 패턴(SCP1)은 제1 수직 전원 라인(PL1_V)으로부터 제1 방향(DR1)으로 연장할 수 있다. 제1 반도체 패턴(SCP1)은 제1 트랜지스터(T1)를 구성할 수 있다. 제1 반도체 패턴(SCP1)의 일단은 컨택홀(CH)을 통해 제1 수직 전원 라인(PL1_V)과 연결될 수 있다. 제1 반도체 패턴(SCP1)의 타단은 커패시터 전극들(CE1~CE3)과 중첩하며, 컨택홀(CH)을 통해 제1 커패시터 전극(CE1) 및 제3 커패시터 전극(CE3)에 연결될 수 있다.
제1 커패시터 전극(CE1) 및 제3 커패시터 전극(CE3)은 "L"자의 평면 형상을 가지며, 돌출부를 제외하고는 실질적으로 동일하거나 유사한 면적을 가질 수 있다. 제2 커패시터 전극(CE2)(또는, 제1 트랜지스터(T1)의 게이트 전극)은 돌출부들을 제외하고는 평면도 상에서 제1 커패시터 전극(CE1)에 의해 커버될 수 있다. 예를 들어, 평면도 상에서 제2 커패시터 전극(CE2)은 제1 커패시터 전극(CE1)(또는, 제3 커패시터 전극(CE3))의 가장자리로부터 전체적으로 특정 거리(예를 들어, 약 1μm 내지 약 2μm)만큼 내측에 위치할 수 있다. 제2 커패시터 전극(CE2)은 컨택홀(CH)이 형성된 영역을 제외한 나머지 영역 대부분에서 제1 및 제3 커패시터 전극들(CE1, CE3)과 중첩할 수 있다. 예를 들어, 제2 커패시터 전극(CE2)은 "W"자의 평면 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 제2 커패시터 전극(CE2)의 형상은 제2 커패시터 전극(CE2)에 인접한 컨택홀(CH)의 위치에 따라 달라질 수 있다.
도 6 및 도 10을 참조하면, 제1 커패시터 전극(CE1)은 제1 기판(SUB1) 및 버퍼층(BFL) 사이의 제1 도전층에 포함되고, 제2 커패시터 전극(CE2)은 게이트 절연층(GI) 및 층간 절연층(ILD) 사이의 제2 도전층에 포함되며, 제3 커패시터 전극(CE3)은 층간 절연층(ILD) 상의 제3 도전층에 포함될 수 있다. 제1 커패시터 전극(CE1) 및 제2 커패시터 전극(CE2)이 중첩하여 제1 서브 커패시터를 구성하며, 제2 커패시터 전극(CE2) 및 제3 커패시터 전극(CE3)이 중첩하여 제2 서브 커패시터를 구성할 수 있다. 도 8 및 도 9a에 도시된 바와 같이 제3 커패시터 전극(CE3)은 컨택홀(CH)(즉, 도 10의 버퍼층(BFL), 게이트 절연층(GI), 및 층간 절연층(ILD)을 관통하는 컨택홀(CH))을 통해 제1 커패시터 전극(CE1)에 연결되며, 이에 따라 제1 서브 커패시터 및 제2 서브 커패시터는 병렬 연결되어 스토리지 커패시터(Cst)를 구성할 수 있다. 스토리지 커패시터(Cst)가 커패시터 전극들(CE1~CE3)에 의해 형성된 제1 및 제2 서브 커패시터들을 포함하는 경우, 제1 서브 커패시터 또는 제2 서브 커패시터만을 포함하는 스토리지 커패시터에 비해, 스토리지 커패시터(Cst)의 용량이 충분히 확보될 수 있다. 따라서, 도 5를 참조하여 설명한 기생 커패시터(Cpara)의 영향성이 완화되거나 배제될 수 있다.
다시 도 8 및 도 9a를 참조하면, 제2 커패시터 전극(CE2)의 일단은 제1 반도체 패턴(SCP1)의 채널 영역과 중첩하며, 제2 커패시터 전극(CE2)은 제1 트랜지스터(T1)의 게이트 전극을 구성할 수 있다. 평면도 상에서, 제2 커패시터 전극(CE2)의 타단은 제1 및 제3 커패시터 전극들(CE1, CE3)보다 제2 방향(DR2)으로 연장할 수 있다. 제2 커패시터 전극(CE2)의 타단은 컨택홀(CH)을 통해 제1 브릿지 패턴(BRP1)(또는, 제2 트랜지스터(T2))에 연결될 수 있다. 제1 및 제3 커패시터 전극들(CE1, CE3)과 중첩하는 제2 커패시터 전극(CE2)의 일 부분을 본체부(BODY)라 할 수 있고, 본체부(BODY)로부터 연장되고 제1 및 제3 커패시터 전극들(CE1, CE3)(또는, 이들의 가장자리)보다 돌출된 일 부분을 제1 돌출부(PRT1)(또는, 제1 돌출 패턴)라 할 수 있다. 제1 돌출부(PRT1)는 제2 트랜지스터(T2)를 향해 돌출될 수 있다. 본체부(BODY)로부터 제1 돌출부(PRT1)가 돌출되거나 연장된 방향을 연장 방향(EDR)이라 정의할 수 있으며, 도 9a의 실시예에서, 상기 연장 방향(EDR)은 제2 방향(DR2)과 평행할 수 있다. 제1 돌출부(PRT1)의 제1 선폭(W1)(즉, 연장 방향(EDR)에 수직하는 방향으로의 폭, 너비)은 본체부(BODY)의 폭(즉, 제1 방향(DR1)으로의 폭)보다 작을 수 있다.
실시예들에서, 제2 커패시터 전극(CE2)은 본체부(BODY)로부터 연장되되 제1 및 제3 커패시터 전극들(CE1, CE3)(또는, 이들의 가장자리)보다 연장 방향(EDR)의 반대 방향으로 돌출된 제2 돌출부(PRT2)(또는, 제2 돌출 패턴)를 더 포함할 수 있다. 제2 돌출부(PRT2)는 본체부(BODY)를 제외한 구성 요소와 직접적으로 연결되지 않는다. 제2 돌출부(PRT2)의 제2 선폭(W2)(즉, 연장 방향(EDR)에 수직하는 방향으로의 폭)은 제1 돌출부(PRT1)의 제1 선폭(W1)과 실질적으로 동일하거나 유사할 수 있다.
참고로, 커패시터 전극들(CE1~CE3)의 형성 과정에서 커패시터 전극들(CE1~CE3) 사이에는 정렬(alignment) 오차가 발생할 수 있다. 스토리지 커패시터(Cst)의 일 전극인 제2 커패시터 전극(CE2)과 스토리지 커패시터(Cst)의 타 전극인 제1 및 제3 커패시터 전극들(CE1, CE3) 사이에 정렬 오차가 발생할 수 있다. 예를 들어, 제1 및 제3 커패시터 전극들(CE1, CE3)을 기준으로 제2 커패시터 전극(CE2)이 제2 방향(DR2)으로 1μm만큼 틀어질 수 있다. 이 경우, 제1 및 제3 커패시터 전극들(CE1, CE3)에 대한 제1 돌출부(PRT1)의 중첩 면적이 감소하거나 증가할 수 있으나, 이와 반대로, 제1 및 제3 커패시터 전극들(CE1, CE3)에 대한 제2 돌출부(PRT2)의 중첩 면적이 증가하거나 감소할 수 있다. 즉, 제2 돌출부(PRT2)의 중첩 면적의 증가분/감소분이 제1 돌출부(PRT1)의 중첩 면적의 감소/증가분을 상쇄할 수 있다. 따라서, 커패시터 전극들(CE1~CE3) 간의 정렬 오차에도 불구하고, 제1 및 제3 커패시터 전극들(CE1, CE3)에 대한 제2 커패시터 전극(CE2)의 중첩 면적은 일정하게 유지되며, 스토리지 커패시터(Cst)의 용량이 일정하게 유지될 수 있다. 이 경우, 표시 장치 내 화소(PXL)들이 동일하거나 균일한 용량의 스토리지 커패시터(Cst)를 갖을 수 있고, 스토리지 커패시터(Cst)의 용량 편차에 기인한 표시 품질의 저하(예를 들어, 휘도 편차, 얼룩)가 완화되거나 방지될 수 있다.
제2 돌출부(PRT2)를 포함하지 않는 제2 커패시터 전극에 비해, 제2 돌출부(PRT2)를 포함하는 제2 커패시터 전극(CE2)이 제1 및 제3 커패시터 전극들(CE1, CE3)과 중첩하는 면적이 증가되고, 이에 따라, 스토리지 커패시터(Cst)의 용량이 보다 충분히 확보될 수 있다. 따라서, 도 5를 참조하여 설명한 기생 커패시터(Cpara)의 영향성이 보다 완화되거나 배제될 수 있다.
일 실시예에서, 제2 커패시터 전극(CE2)의 제2 돌출부(PRT2)는 본체부(BODY)로부터 약 2μm 내지 약 4μm, 또는, 약 3μm만큼 돌출될 수 있다. 예를 들어, 제2 돌출부(PRT2)의 길이 또는 마진(MR)은 약 2μm 내지 약 4μm, 또는, 약 3μm 일 수 있다. 예를 들어, 공정 오차(예를 들어, 커패시터 전극들(CE1~CE3) 간의 정렬 오차)가 약 2μm임을 고려하여, 제2 돌출부(PRT2)는 본체부(BODY)로부터 약 2μm 이상 돌출될 수 있다. 제2 돌출부(PRT2)의 배치 위치에 따라 다를 수 있으나, 커패시터 전극들(CE1~CE3), 예를 들어, 제1 및 제3 커패시터 전극들(CE1, CE3)의 코너부가 라운드 형상을 가지는 경우 제2 커패시터 전극(CE2)의 중첩 면적이 추가적으로 변동될 수 있으며, 이를 고려하여, 제2 커패시터 전극(CE2)은 약 1μm 이상 추가로 더 돌출될 수 있다. 인접한 화소 회로들(예를 들어, 제3 화소 회로(PXC3) 및 제2 화소 회로(PXC2)) 간의 간격을 고려하여, 제2 돌출부(PRT2)는 본체부(BODY)로부터 약 4μm 이하로 돌출될 수 있다. 다만, 이에 한정되는 것은 아니다.
일 실시예에서, 제1 돌출부(PRT1) 및 제2 돌출부(PRT2)는 연장 방향(EDR)으로 정렬되거나 정렬되지 않을 수 있다. 예를 들어, 도 9a에 도시된 바와 같이, 제1 돌출부(PRT1) 및 제2 돌출부(PRT2)는 연장 방향(EDR)을 따라 연장하는 다른 선들 상에 위치할 수 있다. 다른 예로, 도 9b에 도시된 바와 같이, 제1 돌출부(PRT1) 및 제2 돌출부(PRT2)는 연장 방향(EDR)을 따라 연장하는 동일한 선 상에 위치할 수도 있다.
제3 화소 회로(PXC3)의 제3 커패시터 전극(CE3)의 일 부분은 제2 데이터 라인(DL2)을 향해 연장하며, 제2 데이터 라인(DL2)과 중첩하는 제3 브릿지 전극(BRE3)과 연결될 수 있다. 제3 브릿지 전극(BRE3)은 제1 컨택홀(CNT1)을 통해 제3 서브 화소(SPXL3)의 제1 화소 전극(CNE1, 도 6 참고)에 연결될 수 있다. 도 8에 도시된 바와 같이, 제1 화소 회로(PXC1)의 제3 커패시터 전극(CE3)의 일 부분은 제1 수직 전원 라인(PL1_V)을 향해 연장하며, 제1 브릿지 전극(BRE1)과 연결될 수 있다. 제1 브릿지 전극(BRE1)은 제1 컨택홀(CNT1)을 통해 제1 서브 화소(SPXL1)의 제1 화소 전극(CNE1, 도 6 참고)에 연결될 수 있다. 유사하게, 제2 화소 회로(PXC2)의 제3 커패시터 전극(CE3)의 일 부분은 제1 수직 전원 라인(PL1_V)을 향해 연장하며, 제2 브릿지 전극(BRE2)과 연결될 수 있다. 제2 브릿지 전극(BRE2)은 제1 컨택홀(CNT1)을 통해 제2 서브 화소(SPXL2)의 제1 화소 전극(CNE1, 도 6 참고)에 연결될 수 있다. 제4 브릿지 전극(BRE4)은 제2 수직 전원 라인(PL2_V) 또는 제2 수평 전원 라인(PL2_H)과 연결되며, 또한, 제3 컨택홀(CNT3)을 통해 제2 화소 전극(CNE2, 도 6 참고)에 연결될 수 있다. 브릿지 전극들(BRE1~BRE4)은 제2 커패시터 전극(CE2)과 함께 제2 도전층에 포함될 수 있다.
제3 화소 회로(PXC3)에서, 제2 반도체 패턴(SCP2)은 제1 반도체 패턴(SCP1)으로부터 사선 방향(예를 들어, 제1 방향(DR1) 및 제2 방향(DR2) 사이의 방향)으로 이격되어 위치하며 제1 방향(DR1)으로 연장할 수 있다. 제2 반도체 패턴(SCP2)은 제2 트랜지스터(T2)를 구성할 수 있다. 제2 반도체 패턴(SCP2)의 일단은 컨택홀(CH)을 통해 제1 브릿지 패턴(BRP1)과 연결될 수 있다. 제2 반도체 패턴(SCP2)의 타단은 제3 데이터 라인(DL3)과 중첩하며, 브릿지 패턴(예를 들어, 제2 브릿지 패턴(BPR2))을 통해 제3 데이터 라인(DL3)에 연결될 수 있다.
제3 화소 회로(PXC3)에서, 제3 반도체 패턴(SCP3)은 제2 반도체 패턴(SCP2)으로부터 제2 방향(DR2)의 반대 방향으로 이격되어 위치하며 제1 방향(DR1)으로 연장할 수 있다. 제3 반도체 패턴(SCP3)은 제3 트랜지스터(T3)를 구성할 수 있다. 제3 반도체 패턴(SCP3)의 일단은 컨택홀(CH)을 통해 제1 및 제3 커패시터 전극들(CE1, CE3)과 연결될 수 있다. 제3 반도체 패턴(SCP3)의 타단은 센싱 라인(SEN)과 중첩하며, 브릿지 패턴(예를 들어, 제3 브릿지 패턴(BPR3))을 통해 센싱 라인(SEN)에 연결될 수 있다. 브릿지 패턴들(BRP1~BPR3)은 제3 커패시터 전극(CE3)과 함께 제3 도전층에 포함될 수 있다.
제1 스캔 연결 라인(SL1_C)의 일단은 제1 수평 스캔 라인(SL1_H)과 연결되고, 제1 수평 스캔 라인(SL1_H)으로부터 제2 방향(DR2)으로 연장하며, 화소 회로들(PXC1~PXC3) 각각의 제2 및 제3 반도체 패턴(SCP2, SPC3)과 중첩하여 제2 및 제3 트랜지스터들(T2, T3) 각각의 게이트 전극을 구성할 수 있다.
상술한 바와 같이, 스토리지 커패시터(Cst)는 상호 중첩하는 제1, 제2, 및 제3 커패시터 전극들(CE1, CE2, CE3)로 구성된 제1 및 제2 서브 커패시터들을 포함하며, 제1 서브 커패시터 또는 제2 서브 커패시터만을 포함하는 스토리지 커패시터에 비해 스토리지 커패시터(Cst)의 용량이 충분히 확보될 수 있다.
제2 커패시터 전극(CE2)은, 제1 돌출부(PRT1)(즉, 제1 및 제3 커패시터 전극들(CE1, CE3)로부터 연장 방향(EDR)으로 돌출되고 제2 트랜지스터(T2)와의 연결을 위한 제1 돌출부(PRT1))에 대응하여, 제1 및 제3 커패시터 전극들(CE1, CE3)로부터 연장 방향(EDR)의 반대 방향으로 돌출된 제2 돌출부(PRT2)를 포함할 수 있다. 커패시터 전극들(CE1~CE3) 간의 정렬 오차에도 불구하고, 제2 돌출부(PRT2)에 의해 제1 및 제3 커패시터 전극들(CE1, CE3)에 대한 제2 커패시터 전극(CE2)의 중첩 면적은 일정하게 유지되며, 스토리지 커패시터(Cst)의 용량이 일정하게 유지될 수 있다. 따라서, 화소(PXL)들간의 스토리지 커패시터(Cst)의 용량 편차 및 이에 기인한 표시 품질의 저하(예를 들어, 휘도 편차, 얼룩)가 완화되거나 방지될 수 있다.
나아가, 제2 돌출부(PRT2)를 포함하지 않는 제2 커패시터 전극에 비해, 제2 돌출부(PRT2)를 포함하는 제2 커패시터 전극(CE2)이 제1 및 제3 커패시터 전극들(CE1, CE3)과 중첩하는 면적이 증가되고, 스토리지 커패시터(Cst)의 용량이 보다 충분히 확보될 수 있다. 따라서, 도 5를 참조하여 설명한 기생 커패시터(Cpara)의 영향성이 보다 완화되거나 배제될 수 있다.
도 11은 비교 실시예에 따른 화소 회로를 나타내는 도면이다. 도 12는 도 11의 Ⅱ-Ⅱ'선에 따른 스토리지 커패시터의 비교 실시예를 나타내는 개략적인 단면도이다.
도 9a, 도 10, 도 11, 및 도 12를 참조하면, 제2 돌출부(PRT2)를 제외하고, 도 11의 화소 회로(PXC_C)는 도 9a의 제3 화소 회로(PXC3)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
도 11 및 도 12의 스토리지 커패시터(Cst_C)의 제2 커패시터 전극(CE2_C)은 도 9a 및 도 10의 제2 돌출부(PRT2)를 포함하지 않는다.
표시 장치의 제조 과정에서, 스토리지 커패시터(Cst_C)의 일 전극인 제2 커패시터 전극(CE2_C)과 스토리지 커패시터(Cst_C)의 타 전극인 제1 및 제3 커패시터 전극들(CE1, CE3) 사이에 정렬 오차가 발생할 수 있다. 예를 들어, 제1 및 제3 커패시터 전극들(CE1, CE3)을 기준으로 제2 커패시터 전극(CE2_C)이 제2 방향(DR2)으로 1μm 만큼 이동할 수 있다. 이 경우, 제1 및 제3 커패시터 전극들(CE1, CE3)에 대한 제1 돌출부(PRT1)의 중첩 면적이 감소하며, 스토리지 커패시터(Cst_C)의 용량이 감소할 수 있다. 다른 예로, 제1 및 제3 커패시터 전극들(CE1, CE3)을 기준으로 제2 커패시터 전극(CE2_C)이 제2 방향(DR2)의 반대 방향으로 1μm 만큼 이동할 수 있다. 이 경우, 제1 및 제3 커패시터 전극들(CE1, CE3)에 대한 제1 돌출부(PRT1)의 중첩 면적이 증가하며, 스토리지 커패시터(Cst_C)의 용량이 증가할 수 있다. 이러한 공정 오차에 기인한 스토리지 커패시터(Cst_C)의 용량 변화 또는 용량 편차는 화소들간의 휘도 편차를 발생시킬 수 있다.
따라서, 도 8 내지 도 10에 도시된 제2 커패시터 전극(CE2)은, 제1 돌출부(PRT1)의 연장 방향(EDR)과 반대 방향으로 제1 및 제3 커패시터 전극들(CE1, CE3)로부터 돌출된 제2 돌출부(PRT2)를 포함하고, 이를 통해, 스토리지 커패시터(Cst)의 용량 편차 및 이에 기인한 표시 품질의 저하를 방지할 수 있다.
도 13은 도 3의 표시 장치 내 화소의 일 실시예를 나타내는 평면도이다. 도 13에는 발광부(EMU, 도 4c 참고)를 중심으로, 화소(PXL)가 간략하게 도시되었다.
도 3 및 도 13을 참조하면, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)는 상호 실질적으로 동일하거나 유사한 구조(또는, 발광부(EMU, 도 4c 참고))를 가질 수 있다. 따라서, 제1 서브 화소(SPXL1), 제2 서브 화소(SPXL2), 및 제3 서브 화소(SPXL3)의 공통된 구성에 대해서는 제1 서브 화소(SPXL1)를 중심으로 설명하며, 중복되는 설명은 반복하지 않기로 한다.
화소(PXL)는 제1 기판(SUB1)(또는, 비아층(VIA))에 제공된 화소 영역에 형성될 수 있다. 화소 영역은 발광 영역(EA)과 발광 영역(EA)을 제외한 비발광 영역(NEA)을 포함할 수 있다. 비발광 영역(NEA)은 발광 영역(EA)과 인접한 영역이며, 발광 영역(EA)은 제1 뱅크(BNK1)에 의해 정의될 수 있으나, 이에 한정되는 것은 아니다.
화소(PXL)는 제1 및 제2 전극들(ELT1, ELT2), 발광 소자(LD), 및 제1 및 제2 화소 전극들(CNE1, CNE2), 및 중간 전극들(CTE1~CTE3)을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 전극들(ELT1, ELT2) 각각은 제2 방향(DR2)으로 연장하며, 제1 및 제2 전극들(ELT1, ELT2)은 제1 방향(DR1)으로 상호 이격되고, 제1 및 제2 전극들(ELT1, ELT2)은 제1 방향(DR1)을 따라 교대로 배열될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 제2 방향(DR2)으로 인접한 화소에 포함된 제1 및 제2 전극들(ELT1, ELT2)과 각각 분리될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 화소(PXL)의 제1 및 제2 전극들(ELT1, ELT2) 중 적어도 하나는 제2 방향(DR2)으로 인접한 화소의 대응되는 전극에 연결될 수도 있다.
제1 및 제2 전극들(ELT1, ELT2)은 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 발광 영역(EA)에 투입된 이후, 정렬 전압이 인가됨으로써, 정렬 전극으로 사용될 수 있다. 제1 전극(ELT1)은 제1 정렬 전극이 될 수 있고, 제2 전극(ELT2)은 제2 정렬 전극이 될 수 있다. 이 때, 제1 정렬 전극과 제2 정렬 전극 사이에 형성된 전계에 의해 발광 소자(LD)가 원하는 방향 및/또는 위치로 정렬될 수 있다.
제1 및 제2 전극들(ELT1, ELT2)은 평면상에서 볼 때, 제2 방향(DR2)을 따라 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 및 제2 전극들(ELT1, ELT2)의 형상은 다양하게 변경될 수 있다.
발광 소자(LD)들은 각각의 길이(L, 도 1 참고) 방향이 제1 방향(DR1)과 실질적으로 나란하도록 제1 및 제2 전극들(ELT1, ELT2) 사이에 배치될 수 있다. 예를 들어, 제1 서브 화소(SPXL1)에서, 제1 발광 소자(LD1)는 평면도 상에서 좌측의 제1 전극(ELT1)과 제2 전극(ELT2) 사이의 제1 영역(또는, 제1 사로) 중에서 상측의 영역에 배치되고, 제2 발광 소자(LD2)는 평면도 상에서 상기 제1 영역 중에서 하측의 영역에 배치되며, 제3 발광 소자(LD3)는 평면도 상에서 제2 전극(ELT2)과 우측의 제1 전극(ELT1) 사이의 제2 영역(또는, 제2 사로) 중에서 하측의 영역에 배치되고, 제4 발광 소자(LD4)는 평면도 상에서 상기 제2 영역 중에서 상측의 영역에 배치될 수 있다.
제1 화소 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부 및 제1 전극(ELT1)과 중첩하도록 위치할 수 있다. 제1 화소 전극(CNE1)은 제1 발광 소자(LD1)의 제1 단부와 연결될 수 있다. 제1 화소 전극(CNE1)은 발광부(EMU, 도 4c 참고)의 애노드를 구성하고, 제2 컨택홀(CNT2) 등을 통해 제1 트랜지스터(T1, 도 4c 및 도 8 참고)에 연결될 수 있다. 제1 화소 전극(CNE1)은 제1 전극(ELT1)으로부터 전기적으로 분리될 수 있다. 제1 화소 전극(CNE1)은 제1 전극(ELT1)에 대응하여 제2 방향(DR2)으로 연장할 수 있다.
제1 중간 전극(CTE1)은 제1 발광 소자(LD1)의 제2 단부 및 제2 전극(ELT2)과 중첩하도록 위치할 수 있다. 또한, 제1 중간 전극(CTE1)은 제2 발광 소자(LD2)의 제1 단부 및 제1 전극(ELT1)과 중첩하도록 위치할 수 있다. 제1 중간 전극(CTE1)의 일부는 굴곡진 형상을 가질 수 있다. 제1 중간 전극(CTE1)은 제1 발광 소자(LD1)의 제2 단부와 제2 발광 소자(LD2)의 제1 단부를 물리적 및/또는 전기적으로 연결할 수 있다.
제2 중간 전극(CTE2)은 제2 발광 소자(LD2)의 제2 단부 및 제2 전극(ELT2)과 중첩하도록 위치할 수 있다. 또한, 제2 중간 전극(CTE2)은 제3 발광 소자(LD3)의 제1 단부 및 제1 전극(ELT1)과 중첩하도록 위치할 수 있다. 제2 중간 전극(CTE2)은 제3 중간 전극(CTE3)을 우회하는 형상을 가질 수 있다. 제2 중간 전극(CTE2)은 제2 발광 소자(LD2)의 제2 단부와 제3 발광 소자(LD3)의 제1 단부를 물리적 및/또는 전기적으로 연결할 수 있다.
제3 중간 전극(CTE3)은 제3 발광 소자(LD3)의 제2 단부 및 제2 전극(ELT2)과 중첩하도록 위치할 수 있다. 또한, 제3 중간 전극(CTE3)은 제4 발광 소자(LD4)의 제1 단부 및 제1 전극(ELT1)과 중첩하도록 위치할 수 있다. 제3 중간 전극(CTE3)의 일부는 굴곡진 형상을 가질 수 있다. 제3 중간 전극(CTE3)은 제3 발광 소자(LD3)의 제2 단부와 제4 발광 소자(LD4)의 제1 단부를 물리적 및/또는 전기적으로 연결할 수 있다.
제2 화소 전극(CNE2)은 제4 발광 소자(LD4)의 제2 단부 및 제2 전극(ELT2)과 중첩하도록 위치할 수 있다. 제2 화소 전극(CNE2)은 제4 발광 소자(LD4)의 제2 단부와 연결될 수 있다. 제2 화소 전극(CNE2)은 발광부(EMU, 도 4c 참고)의 캐소드를 구성하고, 제3 컨택홀(CNT3, 도 8 참고) 등을 통해 제2 전원 라인에 연결될 수 있다. 서브 화소들(SPXL1~SPLX3)의 제2 화소 전극(CNE2)들은 상호 연결될 수 있으나, 이에 한정되는 것은 아니다. 제2 화소 전극(CNE2)은 제2 전극(ELT2)에 대응하여 제2 방향(DR2)으로 연장할 수 있다.
도 14 및 도 15는 도 8의 화소에 포함된 화소 회로의 일 실시예를 나타낸 도면들이다.
도 8, 도 9a, 도 14, 및 도 15를 참조하면, 제1 돌출부(PRT1) 및 제2 돌출부(PRT2)의 배치를 제외하고, 도 14의 화소 회로(PXC_1) 및 도 15의 화소 회로(PXC_2) 각각은 도 9a의 제3 화소 회로(PXC3)와 실질적으로 동일하거나 유사할 수 있다. 도 14의 Ⅲ-Ⅲ'선에 따른 단면 및 도 15의 Ⅳ-Ⅳ'선에 따른 단면은 도 10의 단면도와 실질적으로 동일하거나 유사할 수 있다. 따라서, 중복되는 설명은 반복하지 않기로 한다.
도 14에 도시된 바와 같이, 화소 회로(PXC_1)의 스토리지 커패시터(Cst_1)는 제2 커패시터 전극(CE2_1)을 포함할 수 있다. 제2 커패시터 전극(CE2_1)의 제1 돌출부(PRT1)는 본체부(BODY)로부터 제1 방향(DR1)으로 연장하며, 제1 및 제3 커패시터 전극들(CE1, CE3)(또는, 이들의 가장자리)보다 돌출될 수 있다. 제2 돌출부(PRT2)는 본체부(BODY)로부터 연장되되 제1 및 제3 커패시터 전극들(CE1, CE3)(또는, 이들의 가장자리)보다 제1 방향(DR1)의 반대 방향으로 돌출될 수 있다. 즉, 도 14의 실시예에서, 제1 돌출부(PRT1)가 연장하는 연장 방향(EDR)은 제1 방향(DR1)과 평행할 수 있다.
도 15에 도시된 바와 같이, 화소 회로(PXC_2)의 스토리지 커패시터(Cst_2)는 제2 커패시터 전극(CE2_2)을 포함할 수 있다. 제2 커패시터 전극(CE2_2)의 제1 돌출부(PRT1)는 본체부(BODY)로부터 제1 및 제2 방향들(DR1, DR2) 사이의 사선 방향으로 연장하며, 제1 및 제3 커패시터 전극들(CE1, CE3)(또는, 이들의 가장자리)보다 돌출될 수 있다. 제2 돌출부(PRT2)는 본체부(BODY)로부터 연장되되 제1 및 제3 커패시터 전극들(CE1, CE3)(또는, 이들의 가장자리)보다 상기 사선 방향의 반대 방향으로 돌출될 수 있다. 예를 들어, 도 15의 실시예에서, 연장 방향(EDR)은 사선 방향일 수 있다.
상술한 바와 같이, 제2 커패시터 전극(CE2_1, CE2_2)의 제1 돌출부(PRT1)는 특정 방향으로 연장하거나 돌출될 수 있으며, 제2 커패시터 전극(CE2_1, CE2_2)의 제2 돌출부(PRT2)는 상기 특정 방향의 반대 방향으로 연장하거나 돌출될 수 있다.
상세한 설명은 본 발명의 기술적 특징의 예이며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 다양한 수정 및 변형을 가할 수 있을 것이다. 따라서, 상술한 본 발명의 실시예들은 개별적으로 또는 조합하여 구현될 수 있다.
따라서, 본 발명에 개시된 실시예는 본 발명의 기술적 사상을 제한하기 위한 것이 아니라, 본 발명의 기술적 사상을 설명하기 위한 것이며, 본 발명의 기술적 사상의 범위는 이러한 실시예들에 의해 제한되지 않는다. 본 발명의 보호 범위는 다음의 특허청구범위에 의해 해석되어야 하며, 동등한 범위 내의 모든 기술적 사상이 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 서브 화소를 포함하며,
    상기 서브 화소는,
    제1 노드에 전기적으로 연결되는 게이트 전극, 제1 전원 라인에 전기적으로 연결되는 제1 단자, 제2 노드에 전기적으로 연결되는 제2 단자를 포함하는 제1 트랜지스터;
    상기 제2 노드 및 제2 전원 라인 사이에 연결되며 적어도 하나의 발광 소자를 포함하는 발광부; 및
    상기 제1 노드 및 제2 노드 사이에 형성되는 커패시터를 포함하고,
    상기 커패시터는,
    제1 커패시터 전극;
    평면도 상에서 제1 커패시터 전극과 중첩하는 제2 커패시터 전극; 및
    상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 사이에 배치되는 절연층을 포함하며,
    상기 제2 커패시터 전극은,
    평면도 상에서, 데이터 신호를 수신하기 위해 상기 제1 커패시터 전극의 가장자리보다 연장 방향으로 돌출된 제1 돌출부; 및
    평면도 상에서, 상기 제2 커패시터 전극의 가장자리의 일부보다 상기 연장 방향의 반대 방향으로 돌출된 제2 돌출부를 포함하는, 표시 장치.
  2. 제1 항에 있어서, 평면도 상에서, 상기 제1 및 제2 돌출부들을 제외한 상기 제2 커패시터 전극은 상기 제1 커패시터 전극에 의해 커버되는, 표시 장치.
  3. 제2 항에 있어서, 상기 제2 돌출부는 외부 구성 요소와 직접적으로 연결되지 않는, 표시 장치.
  4. 제1 항에 있어서, 상기 연장 방향에 수직하는 방향으로, 상기 제1 돌출부의 제1 폭 및 상기 제2 돌출부의 제2 폭은 동일한, 표시 장치.
  5. 제4 항에 있어서, 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 간의 정렬(alignment) 오차와 무관하게, 평면도 상에서 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 간의 중첩 면적은 상기 제1 돌출부에 대응하는 상기 제2 돌출부에 의해 일정하게 유지되는, 표시 장치.
  6. 제1 항에 있어서, 상기 제1 돌출부 및 제2 돌출부는 상호 동일 선 상에 있지 않은, 표시 장치.
  7. 제1 항에 있어서, 상기 제1 돌출부 및 제2 돌출부는 상호 동일 선 상에 있는, 표시 장치.
  8. 제1 항에 있어서, 상기 제2 커패시터 전극은 평면도 상에서 상기 제1 커패시터 전극과 중첩하는 본체부를 더 포함하고,
    상기 본체부의 폭은 상기 연장 방향과 평행한 방향으로 상기 제2 돌출부의 폭보다 크며,
    상기 제2 돌출부는 상기 본체부로부터 상기 반대 방향으로 약 3μm만큼 돌출되는, 표시 장치.
  9. 제1 항에 있어서, 상기 제1 커패시터 전극은 단면도 상에서 상기 제1 트랜지스터의 반도체 패턴의 하부에 배치되고,
    제1 절연층은 상기 제1 커패시터 전극 및 상기 반도체 패턴 사이에 배치되며,
    상기 제2 커패시터 전극은 단면도 상에서 상기 반도체 패턴의 상부에 배치되고,
    제2 절연층은 상기 제2 커패시터 전극 및 상기 반도체 패턴 사이에 배치되는, 표시 장치.
  10. 제9 항에 있어서, 평면도 상에서 상기 커패시터는 상기 제2 커패시터 전극과 중첩하는 제3 커패시터 전극을 더 포함하고,
    제3 절연층은 상기 제2 커패시터 전극 및 상기 제3 커패시터 전극 사이에 배치되는, 표시 장치.
  11. 제10 항에 있어서, 상기 제3 커패시터 전극은 상기 제1, 제2, 및 제3 절연층들을 관통하는 컨택홀을 통해 상기 제1 커패시터 전극과 전기적으로 연결되는, 표시 장치.
  12. 제1 항에 있어서, 상기 제2 커패시터 전극은 상기 제1 트랜지스터의 반도체 패턴의 상부에 배치되고,
    상기 제1 커패시터 전극은 상기 제2 커패시터 전극의 상부에 배치되며,
    절연층은 상기 제1 커패시터 전극 및 상기 제2 커패시터 전극 사이에 배치되는, 표시 장치.
  13. 제1 항에 있어서, 상기 서브 화소는 데이터 라인 및 상기 제1 노드 사이에 전기적으로 연결된 제2 트랜지스터를 더 포함하고,
    평면도 상에서 상기 제1 돌출부는 상기 제2 트랜지스터를 향해 돌출된, 표시 장치.
  14. 제13 항에 있어서, 상기 데이터 라인은 상기 연장 방향으로 연장하는, 표시 장치.
  15. 제13 항에 있어서, 상기 데이터 라인은 상기 연장 방향과 교차하는 방향으로 연장하는, 표시 장치.
  16. 제1 항에 있어서, 상기 발광부는,
    상호 이격된 제1 전극 및 제2 전극;
    상기 제1 전극 상에 배치되며 상기 적어도 하나의 발광 소자의 일단에 전기적으로 연결되는 제1 화소 전극; 및
    상기 제2 전극 상에 배치되며 상기 적어도 하나의 발광 소자의 타단에 전기적으로 연결되는 제2 화소 전극을 더 포함하며,
    상기 적어도 하나의 발광 소자는 상기 제1 전극 및 상기 제2 전극 사이에 배치되는, 표시 장치.
  17. 제16 항에 있어서, 상기 제1 화소 전극은 상기 제1 및 제2 전극들 하부에 배치된 절연층을 관통하는 컨택홀을 통해 상기 제1 트랜지스터의 상기 제2 단자에 전기적으로 연결되는, 표시 장치.
  18. 제16 항에 있어서, 상기 서브 화소는 상기 발광 소자 상에 배치되며 상기 적어도 하나의 발광 소자로부터 입사된 광의 파장을 변환하여 발산하는 색 변환층을 더 포함하는, 표시 장치.
  19. 제1 항에 있어서, 상기 제1 전원 라인은,
    제1 방향으로 연장하는 제1 수직 전원 라인; 및
    제2 방향으로 연장하는 제2 수직 전원 라인을 포함하고,
    평면도 상에서, 상기 제1 수직 전원 라인, 상기 제2 수직 전원 라인, 및 상기 제2 전원 라인에 의해 구획된 영역에 하나의 화소를 구성하는 복수의 서브 화소들의 화소 회로들이 배치되며,
    상기 화소 회로들 각각은 상기 제1 트랜지스터 및 상기 커패시터를 포함하는, 표시 장치.
  20. 제19 항에 있어서, 상기 영역 내에서 상기 화소 회로들은 상기 제1 방향을 따라 배열되고,
    상기 서브 화소들을 위한 데이터 라인들은 상기 제1 방향으로 연장하며 상호 인접하여 배치되는, 표시 장치.
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