WO2023239224A1 - 회로기판 및 이를 포함하는 반도체 패키지 - Google Patents

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region
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라세웅
김상일
이기한
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LG Innotek Co Ltd
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Definitions

  • the embodiment relates to a circuit board and a semiconductor package including the same.
  • the line width of circuits is becoming smaller.
  • the circuit line width of the package substrate or circuit board on which the semiconductor chip is mounted is being miniaturized to several micrometers or less.
  • the embedded trace substrate (ETS) method of embedding copper foil in an insulating layer has been used in the industry to implement finer circuit patterns. Since the ETS method manufactures a copper foil circuit by embedding it into the insulating layer instead of forming it by protruding it from the surface of the insulating layer, there is no circuit loss due to nicking, which is advantageous in refining the circuit pitch.
  • ETS embedded trace substrate
  • chips are mounted on the above circuit board or combined with the main board of an external device to form a package board.
  • a groove is formed in the protective layer disposed on the outermost side of the circuit board, and a solder ball for mounting the chip or joining the main board is disposed within the groove.
  • the package substrate may be manufactured by mounting a chip on the solder ball or joining a main board and then forming a molding layer for molding the main board.
  • a metal contact layer (IMC: Inter Metallic Contact) is formed between the solder ball and the metal layer coupled to the solder ball.
  • IMC Inter Metallic Contact
  • Embodiments provide a circuit board with a new structure and a semiconductor package including the same.
  • the embodiment provides a circuit board that can improve the reliability of a metal bonding layer (IMC) and a semiconductor package including the same.
  • IMC metal bonding layer
  • the embodiment provides a circuit board capable of increasing the contact area between the connection portion and the pad, and a semiconductor package including the same.
  • a circuit board includes an insulating layer; a first circuit pattern disposed on the insulating layer; and a first protective layer disposed on the insulating layer and including a first open portion vertically overlapping the first circuit pattern, wherein the first protective layer includes the first open portion, a first region having a thickness of 1, and a second region not including the first open portion and having a second thickness greater than the first thickness, wherein the first thickness of the first region is equal to the first thickness of the first region.
  • the inner surface of the first area which is smaller than the third thickness of the circuit pattern and constitutes the first open portion, includes a first inner surface in direct contact with an outer surface of the first circuit pattern, and a first inner surface of the first circuit pattern. It includes a second inner surface spaced apart from the outer surface.
  • the second inner surface of the first area is connected to the first inner surface of the first area, and has a slope corresponding to the slope of the first inner surface.
  • the second thickness of the second area is greater than the third thickness of the first circuit pattern.
  • the first circuit pattern includes a region whose width decreases toward the upper surface of the first circuit pattern, and the second inner surface of the first region has a region where the width of the first circuit pattern decreases. It is spaced apart from the outer surface of the area.
  • the first thickness of the first area satisfies a range of 20% to 90% of the third thickness of the first circuit pattern.
  • the first circuit pattern may include: a first part disposed on an upper surface of the insulating layer and having an outer surface in contact with the first inner surface of the first region; and a second part disposed on the first part, the outer surface of which does not contact the first protective layer, wherein the second part includes a region having a width smaller than the width of the first part.
  • the width of the first open portion corresponds to the width of the first part.
  • the first part has a fourth thickness ranging from 20% to 90% of the first thickness of the first region.
  • the outer surface of the second part has a straight slope whose width gradually decreases toward the upper surface of the second part.
  • the outer surface of the second part has a curve of a specific curvature whose width decreases toward the upper surface of the second part.
  • the width of the portion of the second part closest to the first part is smaller than the width of the portion of the first part closest to the second part, and the first circuit pattern is formed between the first part and the first part. It includes a step provided between the second parts.
  • the outer surface of the second part has an inclination in which the width decreases toward the upper surface of the second part or an inclination in which the width does not change as it approaches the upper surface of the second part.
  • the second part includes a first sub-part having an outer surface having a first inclination, and a second sub-part having an outer surface having a second inclination different from the first inclination.
  • the first protective layer is provided at a boundary between the first area and the second area and includes a depression formed in an inner direction of the first protective layer.
  • the circuit board further includes a surface treatment layer disposed on the first circuit board, and the lowermost end of the surface treatment layer is located lower than the top surface of the first region.
  • the surface treatment layer is in contact with the second inner surface of the first region.
  • the surface roughness of the outer surface of the first part is different from the surface roughness of the outer surface of the second part.
  • a semiconductor package includes an insulating layer; a first circuit pattern disposed on the insulating layer; a first protective layer disposed on the insulating layer and including a first open portion vertically overlapping the first circuit pattern; a first connection portion disposed on the first circuit pattern vertically overlapping the first open portion of the first protective layer; and a semiconductor device mounted on the first connection portion, wherein the first protective layer includes the first open portion, a first region having a first thickness, and does not include the first open portion, and a second region having a second thickness greater than the first thickness, wherein the first thickness of the first region is smaller than a third thickness of the first circuit pattern, and the first area constituting the first open portion.
  • a crevice is formed between the inner surface of area 1 and the outer surface of the first circuit pattern, and at least a portion of the first connection part is disposed within the crevice.
  • the first protective layer is provided at a boundary between the first area and the second area and includes a recessed portion in the inner direction of the first protective layer, and at least a portion of the first connection portion is It is placed within the depression.
  • the embodiment includes a first protective layer including an insulating layer, a first circuit pattern disposed on the insulating layer, and a first open portion disposed on the insulating layer and vertically overlapping the first circuit pattern.
  • the first protective layer includes the first open portion and includes a first area adjacent to the first open portion. Additionally, the first protective layer includes a second region adjacent to the first region. At this time, the height of the top surface of the first area is lower than the height of the top surface of the second area. Preferably, the height of the top surface of the first area is lower than the height of the top surface of the first circuit pattern.
  • the embodiment arranges the first protective layer including the first area and the second area having the first open portion in an area where the protective layer is not disposed due to the exposure resolution of the protective layer. Additionally, the first area includes a first open portion having substantially the same width as the first circuit pattern, and is arranged to surround the first circuit pattern.
  • the embodiment can stably protect the first circuit pattern from damage caused by various stresses. Through this, the embodiment can improve the physical reliability and/or electrical reliability of the first circuit pattern.
  • a crevice may be formed between the inner surface of the first region of the first protective layer and the outer surface of the first circuit pattern.
  • the inner surface of the first area is a first inner surface in contact with the outer surface of the first circuit pattern and an outer surface of the first circuit pattern through the crevice without contacting the outer surface of the first circuit pattern. It includes a second inner surface spaced apart from the side.
  • the embodiment allows a surface treatment layer and/or solder to be disposed within the crevice.
  • the embodiment can increase the distance between the metal bonding layer formed by disposing the solder and the uppermost surface of the first protective layer. Accordingly, the embodiment can dramatically reduce the possibility of cracks occurring in the metal bonding layer and thereby improve the physical reliability and/or electrical reliability of the circuit board and semiconductor package.
  • the embodiment may increase the distance using the crevice without increasing the thickness of the first protective layer. Accordingly, the embodiment can implement slimming of circuit boards and semiconductor packages.
  • the outer surface of the first circuit pattern includes a first outer surface that is in contact with the outer surface of the first region of the first protective layer, and a second outer surface that is not in contact with the first protective layer. Additionally, the surface roughness of the second outer surface may be greater than the surface roughness of the first outer surface.
  • the embodiment adjusts the thickness of the first region so that a depression in the inward direction is formed at the boundary between the first region and the second region.
  • the recess may be filled with a connection such as solder in a solder bonding process.
  • the connection part disposed in the recess can function as an anchor, and through this, bonding strength between the connection part and the first circuit pattern can be improved.
  • FIG. 1 is a diagram showing a circuit board according to a comparative example.
  • FIG. 2 is a diagram for explaining the reliability problem of the metal bonding layer (IMC) in the comparative example of FIG. 1.
  • Figure 3 is a cross-sectional view showing a circuit board according to an embodiment.
  • FIG. 4 is a plan view showing a first circuit pattern provided on the circuit board of FIG. 3.
  • Figure 5 is a cross-sectional view showing a first open portion and a first circuit pattern of the first protective layer according to the first embodiment.
  • FIG. 6 is a cross-sectional view of a surface treatment layer disposed on the first circuit pattern of FIG. 5.
  • Figure 7 is a cross-sectional view showing a second open portion and a second circuit pattern of the first protective layer according to an embodiment.
  • Figure 8 is a diagram showing a circuit board according to a second embodiment.
  • Figure 9 is a diagram showing a circuit board according to a third embodiment.
  • Figure 10 is a diagram showing a circuit board according to a fourth embodiment.
  • Figure 11 is a diagram showing a circuit board according to the fifth embodiment.
  • Figure 12 is a cross-sectional view showing a semiconductor package according to an embodiment.
  • 13 to 18 are cross-sectional views showing a circuit board manufacturing method according to an embodiment in manufacturing process order.
  • FIG. 1 is a diagram showing a circuit board according to a comparative example
  • FIG. 2 is a diagram illustrating the reliability problem of the metal bonding layer (IMC) in the comparative example of FIG. 1.
  • IMC metal bonding layer
  • the circuit board according to the comparative example includes an insulating layer 10, a circuit pattern layer 20, a protective layer 30, a surface treatment layer 40, and solder 50.
  • the circuit board in the comparative example has a structure in which solder 50 is disposed on the circuit pattern layer 20 to attach a chip (not shown) or an external board (not shown).
  • the circuit board of the comparative example includes an insulating layer (10). Additionally, the circuit board of the comparative example includes a circuit pattern layer 20 disposed on the insulating layer 10.
  • the circuit pattern layer 20 includes pads and traces.
  • the pad refers to an electrode pattern on which solder 50 is disposed for bonding to the chip or an external substrate among the circuit pattern layers.
  • the trace may refer to a thin signal line connecting the plurality of pads.
  • the circuit board of the comparative example includes a protective layer 30 disposed on the insulating layer 10.
  • the protective layer 30 includes an opening. Specifically, the protective layer 30 partially exposes the upper surface of the pad on which the solder 50 is to be placed among the circuit pattern layer 20. For example, the opening of the protective layer 30 provides a space for the solder 50 to be placed.
  • a surface treatment layer 40 is disposed within the opening of the protective layer 30.
  • the surface treatment layer 40 is disposed on the circuit pattern layer 20 that vertically overlaps the opening of the protective layer 30.
  • the surface treatment layer 40 may have a certain thickness.
  • solder 50 is disposed on the surface treatment layer 40, filling the opening of the protective layer 30.
  • the surface treatment layer 40 and the solder 50 are made of different materials, and a metal bonding layer (IMC) is formed at the interface between the surface treatment layer 40 and the solder 50.
  • IMC metal bonding layer
  • the upper surface of the protective layer 30 in the comparative example is located adjacent to the metal bonding layer (IMC).
  • the protective layer 30 shrinks and expands due to thermal stress in the circuit board's use environment. And the contraction and expansion are transmitted to the metal bonding layer (IMC) along the upper surface of the protective layer 30 and the inner wall of the opening.
  • the circuit board undergoes a process of bonding a chip or a main board of an external device to the solder 50 and forming a molding layer (not shown) for molding the chip or the main board accordingly.
  • the forming process of the molding layer is performed by injecting molding liquid onto the protective layer 30.
  • a certain pressure is applied to inject the molding liquid, and the applied pressure is transmitted to the metal bonding layer (IMC) along the inner wall of the opening of the protective layer 30. .
  • the upper surface of the protective layer 30 and the metal bonding layer (IMC) are located adjacent to each other, and accordingly, the generated stress or pressure is directly transmitted to the metal bonding layer (IMC).
  • the solder 50 when the solder 50 is separated from the surface treatment layer 40, the chip or main board connected to the solder 50 is also separated from the circuit board, resulting in a problem with product reliability.
  • the functions provided by semiconductor devices disposed on the circuit board are increasing, and as a result, the number of semiconductor devices disposed on the circuit board or the number of terminals provided on the semiconductor devices is increasing.
  • the circuit pattern layer is required to be miniaturized for mounting the semiconductor device.
  • the size of the opening that can be formed in the protective layer 30 is determined by the exposure resolution of the protective layer 30.
  • the minimum size of the opening that can generally be formed is about 50 ⁇ m.
  • the protective layer is not disposed on the pad connected to the semiconductor device, thereby realizing miniaturization of the pad.
  • traces disposed in areas where the protective layer is not disposed are not protected by the protective layer, resulting in problems with physical reliability and/or electrical reliability.
  • the embodiment solves the physical reliability problem of the circuit board of the comparative example. Specifically, the embodiment increases the distance between the top surface of the protective layer and the metal bonding layer (IMC) without increasing the thickness of the circuit board. Specifically, in the embodiment, the distance between the inner wall of the opening of the protective layer connecting the upper surface of the protective layer and the metal bonding layer (IMC) can be increased.
  • the embodiment makes it possible to stably protect the metal bonding layer (IMC) from the generated stress or pressure and thereby improve the physical reliability of the metal bonding layer (IMC). Through this, the embodiment allows to improve the physical reliability of the metal bonding layer.
  • the embodiment miniaturizes the pad connected to the semiconductor device and forms a protective layer including an opening that vertically overlaps the pad. Through this, the embodiment enables stable protection of pads or traces placed in the mounting area of the semiconductor device.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various semiconductor devices may be mounted on the semiconductor package.
  • the semiconductor device may include active devices and/or passive devices. Active devices may be semiconductor chips in the form of integrated circuits (ICs) in which hundreds to millions of devices are integrated into one chip.
  • Semiconductor chips may be logic chips, memory chips, etc.
  • the logic chip may be a central processor (CPU), a graphics processor (GPU), or the like.
  • the logic chip is an AP that includes at least one of a central processor (CPU), a graphics processor (GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller, or an analog-to-digital converter, an ASIC (application -specific IC), etc., or it may be a chip set containing a specific combination of those listed so far.
  • the memory chip may be a stack memory such as HBM. Additionally, the memory chip may include memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory.
  • volatile memory eg, DRAM
  • non-volatile memory eg, ROM
  • flash memory e.g., NAND
  • Chip Scale Package (CSP), Flip Chip-Chip Scale Package (FC-CSP), Flip Chip Ball Grid Array (FC-BGA), Package On Package (POP), and SIP ( System In Package), but is not limited to this.
  • CSP Chip Scale Package
  • FC-CSP Flip Chip-Chip Scale Package
  • FC-BGA Flip Chip Ball Grid Array
  • POP Package On Package
  • SIP System In Package
  • the electronic device may include a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. ), monitor, tablet, laptop, netbook, television, video game, smart watch, automotive, etc.
  • a smart phone a personal digital assistant
  • a digital video camera a digital still camera
  • a network system a network system
  • a computer a computer.
  • monitor tablet, laptop, netbook, television, video game, smart watch, automotive, etc.
  • it is not limited to this, and of course, it can be any other electronic device that processes data.
  • Circuit board refers to a board before semiconductor elements or chips are mounted.
  • FIG. 3 is a cross-sectional view showing a circuit board according to an embodiment
  • FIG. 4 is a plan view showing a first circuit pattern provided on the circuit board of FIG. 3
  • FIG. 5 is a first view of the first protective layer according to the first embodiment. It is a cross-sectional view showing the open portion and the first circuit pattern
  • FIG. 6 is a cross-sectional view of a surface treatment layer disposed on the first circuit pattern of FIG. 5
  • FIG. 7 is a second open portion of the first protective layer according to an embodiment. This is a cross-sectional view showing a partial and second circuit pattern.
  • the circuit board of the embodiment provides a mounting space where at least one semiconductor device can be mounted.
  • the circuit board of the first embodiment may provide a mounting space for mounting one semiconductor device, and alternatively, may provide a plurality of mounting spaces for mounting two or more semiconductor devices.
  • one logic chip may be mounted on the circuit board of the first embodiment. Additionally, at least two different types of logic chips may be mounted on the circuit board of the first embodiment. Additionally, at least one logic chip and at least one memory chip may be mounted on the circuit board of the first embodiment.
  • the circuit board 100 of the first embodiment includes an insulating layer 110.
  • the insulating layer 110 may have one or more layers.
  • the insulating layer 110 may have a multilayer structure.
  • the insulating layer 110 is shown in the drawing as consisting of one layer, it is not limited to this.
  • the insulating layer 110 may include a plurality of insulating layers having a vertically stacked structure.
  • the insulating layer 110 will be described by showing it as one layer.
  • the insulating layer 110 may be rigid or flexible.
  • the insulating layer 110 may include prepreg.
  • the insulating layer 110 may be a prepreg in which glass fibers are impregnated with resin.
  • the resin may be an epoxy resin, but is not limited thereto.
  • the insulating layer 110 may include chemically strengthened/semi-strengthened glass such as soda lime glass or aluminosilicate glass.
  • the insulating layer 110 includes reinforced or soft plastic such as polyimide (PI), polyethylene terephthalate (PET), propylene glycol (PPG), and polycarbonate (PC). can do.
  • the insulating layer 110 may include sapphire.
  • the insulating layer 110 may include an optically isotropic film.
  • the insulating layer 110 may include Cyclic Olefin Copolymer (COC), Cyclic Olefin Polymer (COP), wide isotropic polycarbonate (PC), or wide isotropic polymethyl methacrylate (PMMA). .
  • the insulating layer 110 may be formed of a material containing an inorganic filler and an insulating resin.
  • the insulating layer 110 may have a structure in which an inorganic filler of silica or alumina is disposed on a thermosetting resin or thermoplastic resin.
  • the insulating layer 110 may be made of Ajinomoto Build-up Film (ABF), FR-4, Bismaleimide Triazine (BT), Photo Imagable Dielectric Resin (PID), or BT.
  • the insulating layer 110 may include resin coated copper (RCC).
  • the insulating layer 110 may have a thickness ranging from 10 ⁇ m to 60 ⁇ m.
  • the thickness of each of the plurality of layers may be within the range of 10 ⁇ m to 60 ⁇ m.
  • the insulating layer 110 may satisfy a thickness ranging from 15 ⁇ m to 55 ⁇ m. More preferably, the insulating layer 110 may satisfy a thickness ranging from 18 ⁇ m to 52 ⁇ m.
  • the thickness of the insulating layer 110 may refer to the vertical distance between a plurality of circuit pattern layers arranged adjacent to each other in the thickness direction.
  • the thickness of the insulating layer 110 may refer to the vertical distance between the first circuit pattern layer 120 and the second circuit pattern layer 130.
  • the thickness of the insulating layer 110 may refer to the vertical distance between the lower surface of the first circuit pattern layer 120 and the upper surface of the second circuit pattern layer 130.
  • the thickness of the insulating layer 110 is less than 10 ⁇ m, the bending characteristics of the circuit board 100 may be reduced.
  • the thickness of the insulating layer 110 is less than 10 ⁇ m
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 disposed on the surface of the insulating layer 110 are stably disposed. This may not be possible, and electrical reliability and/or physical reliability problems may occur accordingly.
  • the thickness of the insulating layer 110 is less than 10 ⁇ m, the process characteristics in the process of forming the first circuit pattern layer 120 or the second circuit pattern layer 130 on the insulating layer 110 This may deteriorate.
  • the thickness of the insulating layer 110 exceeds 60 ⁇ m, the overall thickness of the circuit board 100 may increase, and the thickness of the semiconductor package may accordingly increase. Additionally, if the thickness of the insulating layer 110 exceeds 60 ⁇ m, it may be difficult to miniaturize the first circuit pattern layer 120 and/or the second circuit pattern layer 130. For example, when the thickness of the insulating layer 110 exceeds 60 ⁇ m, the width of the first circuit pattern layer 120 and/or the second circuit pattern layer 130 and the gap between adjacent patterns are 12 ⁇ m. Below, it may be difficult to form it to 10 ⁇ m or less, 8 ⁇ m or less, or 6 ⁇ m or less. In addition, if it is difficult to miniaturize the first circuit pattern layer 120 and/or the second circuit pattern layer 130, the circuit integration may decrease, and signal transmission loss may increase as the signal transmission distance increases. there is.
  • the circuit board 100 of the first embodiment includes a circuit pattern layer disposed on the insulating layer 110.
  • the circuit board 100 of the first embodiment includes a first circuit pattern layer 120 disposed on the upper surface of the insulating layer 110. Additionally, the circuit board 100 includes a second circuit pattern layer 130 disposed on the lower surface of the insulating layer 110.
  • the first circuit pattern layer 120 may be divided into a plurality of circuit patterns depending on location or function.
  • the first circuit pattern layer 120 may include a first circuit pattern 120-1 and a second circuit pattern 120-2. At least one of the first circuit pattern 120-1 and the second circuit pattern 120-2 may be disposed in the semiconductor device mounting area of the circuit board 100.
  • At least one of the first circuit pattern 120-1 and the second circuit pattern 120-2 may include a mounting pad connected to a terminal of a semiconductor device.
  • At least one of the first circuit pattern 120-1 and the second circuit pattern 120-2 may include a terminal pad coupled to an external substrate.
  • the interposer may be an active interposer including a semiconductor device function.
  • the interposer may be a passive interposer that relays signals between a plurality of components.
  • the first circuit pattern 120-1 and the second circuit pattern 120-2 may be distinguished from each other by their widths.
  • the first circuit pattern 120-1 may have a width relatively smaller than the width of the second circuit pattern 120-2.
  • the first circuit pattern 120-1 may include a mounting pad connected to a terminal of a semiconductor device.
  • the second circuit pattern 120-2 may include a terminal pad connected to an external board, etc. Accordingly, the first circuit pattern 120-1 may be a fine pattern corresponding to the terminal of the semiconductor device.
  • the first circuit pattern 120-1 of the first circuit pattern layer 120 is required to be refined.
  • the comparative example there is a limit to miniaturizing the first circuit pattern 120-1 of the first circuit pattern layer 120 due to size limitations of the open portion of the protective layer, undercut, and reliability problems of the metal bonding layer. there was. That is, when the first circuit pattern 120-1 is miniaturized, an open portion of a size corresponding to the width of the first circuit pattern 120-1 cannot be formed, or a plurality of adjacent adjacent parts cannot be formed due to the undercut. There is a problem that the patterns are connected to each other by solder, or the reliability of the metal bonding layer is further reduced.
  • circuit integration can be improved.
  • gap between the plurality of patterns decreases, a problem may occur in which open portions corresponding to the plurality of patterns cannot be formed in the first protective layer 150.
  • the bonding area of the metal bonding layer decreases, thereby reducing the physical reliability of the metal bonding layer. It may deteriorate further.
  • the first protective layer 150 includes an open portion and the upper surface of the first protective layer 150 has a stepped structure.
  • the embodiment increases the distance between the top surface of the first protective layer 150 and the first circuit pattern 120-1 as much as possible.
  • the distance between the top surface of the first protective layer 150 and the first circuit pattern 120-1 must be increased.
  • the thickness of the first protective layer 150 may be increased.
  • the thickness of the first protective layer 150 increases, the thickness of the circuit board increases accordingly, and the overall thickness of the semiconductor package accordingly increases.
  • the first protective layer is provided between the first protective layer 150 and the first circuit pattern 120-1 without increasing the thickness of the first protective layer 150. Increase the length of the inner wall of the open part of 150.
  • the first circuit pattern layer 120 is the insulating layer disposed on the uppermost side among the plurality of layers of the insulating layer 110. It may be disposed on the upper surface, and the second circuit pattern layer 130 may be disposed on the lower surface of the insulating layer disposed on the lowest side among the plurality of layers of the insulating layer 110.
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 may represent an outer circuit pattern layer, but are not limited thereto.
  • an additional inner circuit pattern layer may be disposed between the plurality of layers.
  • the first circuit pattern 120-1 is disposed in an area where semiconductor devices such as logic chips are mounted. Accordingly, the first circuit pattern 120-1 may include a fine pattern.
  • Figure 4 (a) is a plan view showing the first circuit pattern 120-1 in the state in which the first protective layer 150 of the embodiment has been removed
  • Figure 4 (b) is a plan view showing the line A-A of Figure 4 (a). ' It is a cross-sectional view along the direction.
  • the first circuit pattern 120-1 includes a pad 120-11 corresponding to a terminal of a semiconductor device or a pad of an interposer, and a trace 120-12 connected to the pad 120-11.
  • the first circuit pattern 120-1 requires miniaturization.
  • the first circuit pattern 120-1 must be connected to all terminals of a semiconductor device or all pads of an interposer within a limited space, and traces connecting them must be placed.
  • the first circuit pattern 120-1 may include a fine pattern.
  • the number of terminals in the first processor chip and the second processor chip is gradually increasing. Accordingly, one semiconductor device cannot provide all functions, or the number of terminals provided in one semiconductor device is increasing.
  • the first circuit pattern 120-1 may be required to be ultra-fine.
  • Pads 120-11 of the first circuit pattern 120-1 correspond to terminals of semiconductor devices to be mounted on the circuit board. Accordingly, the number of pads 120-11 corresponds to the number of terminals of the semiconductor device.
  • the pad 120-11 may have a different width in a first horizontal direction and a width in a second horizontal direction perpendicular to the first horizontal direction. At this time, the width of the pad 120-11 in the direction of separation from the neighboring pad or trace may be smaller than the width in the direction perpendicular to the direction of separation. And among the widths of the pads 120-11, the width in the separation direction has a great influence on circuit integration.
  • the separation direction may mean the first horizontal direction.
  • the pad 120-11 may have an oval shape whose width in the first horizontal direction is smaller than the width in the second horizontal direction.
  • the embodiment is not limited to this.
  • the pad 120-11 may have an overall circular shape with a width in the first horizontal direction.
  • the width W1 of the pad 120-11 may be 3 ⁇ m to 30 ⁇ m.
  • the width W1 of the pad 120-11 may be 4 ⁇ m to 28 ⁇ m.
  • the width W1 of the pad 120-11 may be 5 ⁇ m to 25 ⁇ m.
  • the width W1 of the pad 120-11 is less than 3 ⁇ m, it may be difficult to arrange a connection portion connected to the terminal of the semiconductor device. If the width W1 of the pad 120-11 is less than 3 ⁇ m, the connection reliability between the pad 120-11 and the semiconductor device may be reduced. If the width W1 of the pad 120-11 is greater than 30 ⁇ m, it may be difficult to place all pads connected to the semiconductor device within a limited space. If the width W1 of the pad 120-11 is greater than 30 ⁇ m, the size of the circuit board may increase. If the width W1 of the pad 120-11 is greater than 30 ⁇ m, the gap between neighboring patterns becomes narrow, which may cause reliability problems such as circuit short.
  • the first circuit pattern 120-1 includes a trace 120-12 connected to the pad 120-11.
  • the trace 120-12 may represent a thin and long signal line connected to the pad 120-11. Additionally, when two semiconductor devices are mounted on the first circuit pattern 120-1, the trace 120-12 may include a signal line connecting the two semiconductors.
  • the trace 120-12 may include an ultra-fine pattern.
  • the line width W2 of the trace 120-12 may satisfy the range of 1 ⁇ m to 10 ⁇ m.
  • the line width W2 of the trace 120-12 may satisfy the range of 1.2 ⁇ m to 8 ⁇ m.
  • the line width W2 of the trace 120-12 may satisfy the range of 1.5 ⁇ m to 7 ⁇ m. If the line width W2 of the trace 120-12 is less than 1 ⁇ m, the resistance of the trace 120-12 increases, which may make normal communication with the semiconductor device difficult. Additionally, if the line width W2 of the trace 120-12 is smaller than 1 ⁇ m, it may be difficult to apply a general circuit pattern manufacturing process.
  • the line width W2 of the trace 120-12 is less than 1 ⁇ m, a physical reliability problem may occur in which the trace 120-12 collapses due to stress caused by various factors. If the line width W2 of the trace 120-12 is greater than 10 ⁇ m, it may be difficult to place all signal lines connected to the terminals of the semiconductor device within a limited space. For example, if the line width W2 of the trace 120-12 is greater than 10 ⁇ m, it may be difficult to place all traces for connecting a plurality of processor chips within a limited space. For example, if the line width W2 of the trace 120-12 is greater than 10 ⁇ m, circuit integration may be reduced.
  • the first circuit patterns 120-1 may be spaced apart from each other by a certain distance W3.
  • the gap W3 may mean the spacing between the pads 120-11 of the first circuit pattern 120-1. Additionally, the gap W3 may mean the spacing between traces of the first circuit pattern 120-1. Additionally, the gap W3 may refer to the separation distance between adjacent pads 120-11 and traces 120-12 of the first circuit pattern 120-1.
  • the gap W3 may range from 1 ⁇ m to 10 ⁇ m.
  • the gap W3 may range from 1.2 ⁇ m to 8 ⁇ m.
  • the gap W3 may range from 1.5 ⁇ m to 7 ⁇ m. If the gap W3 is less than 1 ⁇ m, there is a problem in that adjacent traces or pads are connected to each other, resulting in an electrical short. For example, if the gap W3 is greater than 10 ⁇ m, it may be difficult to place all traces for connecting a plurality of processor chips within a limited space.
  • the circuit board 100 of the first embodiment may include a through electrode 140.
  • the penetrating electrode 140 may penetrate the insulating layer 110.
  • the through electrode 140 may penetrate the insulating layer 110 to electrically connect the first circuit pattern layer 120 and the second circuit pattern layer 130.
  • the through electrodes 140 can be spaced apart in the vertical direction and electrically connect adjacent circuit pattern layers.
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 are wires that transmit electrical signals, and may be formed of a metal material with high electrical conductivity.
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 are gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), and copper (Cu). ) and zinc (Zn).
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 are made of gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), etc., which have excellent bonding strength. It may be formed of a paste or solder paste containing at least one metal material selected from copper (Cu) and zinc (Zn).
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • the first circuit pattern layer 120 and the second circuit pattern layer 130 are manufactured using typical printed circuit board manufacturing processes such as the additive process, subtractive process, and MSAP (Modified Semi Additive Process). Process) and SAP (Semi Additive Process) methods, etc., and detailed explanations are omitted here.
  • the thickness (T1, see FIG. 5) of the first circuit pattern layer 120 may satisfy the range of 5 ⁇ m to 30 ⁇ m.
  • the thickness T1 of the first circuit pattern layer 120 may satisfy the range of 6 ⁇ m to 25 ⁇ m.
  • the thickness T1 of the first circuit pattern layer 120 may have a thickness in the range of 7 ⁇ m to 20 ⁇ m.
  • the thickness T1 of the first circuit pattern layer 120 may refer to the vertical distance from the lower surface to the upper surface of the first circuit pattern layer 120.
  • the thickness T1 of the first circuit pattern layer 120 is from the bottom to the top of the first circuit pattern layer 120. It can mean the vertical distance of .
  • the embodiment is not limited to this.
  • the thickness T1 of the first circuit pattern layer 120 may mean the average thickness over the entire area.
  • the thickness T1 of the first circuit pattern layer 120 When the thickness T1 of the first circuit pattern layer 120 is less than 5 ⁇ m, the resistance of the circuit pattern increases, and signal transmission efficiency may decrease accordingly. For example, when the thickness T1 of the first circuit pattern layer 120 is less than 5 ⁇ m, signal transmission loss may increase. For example, when the thickness T1 of the first circuit pattern layer 120 exceeds 30 ⁇ m, the line width of the first circuit pattern layer 120 increases, and the circuit integration degree may decrease accordingly. .
  • the thickness of the second circuit pattern layer 130 may correspond to the thickness T1 of the first circuit pattern layer 120.
  • the through electrode 140 can be formed by filling the inside of a through hole penetrating the insulating layer 110 with a conductive material.
  • the through hole may be formed by any one of mechanical, laser, and chemical processing.
  • methods such as milling, drilling, and routing can be used.
  • laser processing UV or CO 2 laser methods can be used.
  • chemical processing chemicals containing aminosilanes, ketones, etc. can be used.
  • the circuit board 100 of the first embodiment may include a protective layer.
  • the circuit board 100 may include a first protective layer 150 disposed on the insulating layer 110.
  • the circuit board 100 may include a second protective layer 160 disposed under the insulating layer 110 .
  • the first protective layer 150 and the second protective layer 160 may be resist layers.
  • the first protective layer 150 and the second protective layer 160 may be a solder resist layer containing an organic polymer material.
  • the first protective layer 150 and the second protective layer 160 may include an epoxy acrylate-based resin.
  • the first protective layer 150 and the second protective layer 160 may include resin, hardener, pigment, solvent, filler, additive, acrylic monomer, etc.
  • Each thickness of the first protective layer 150 and the second protective layer 160 may be greater than each thickness of the first circuit pattern layer 120 and the second circuit pattern layer 130.
  • the thickness of the first protective layer 150 may be greater than the thickness of the first circuit pattern layer. Additionally, the thickness of the second protective layer 160 may be greater than the thickness of the second circuit pattern layer 130.
  • the thickness of the first protective layer 150 may mean the vertical distance from the lower surface to the upper surface of the first protective layer 150 in the area that does not include the open portion of the first protective layer 150. .
  • the thickness of the first protective layer 150 may refer to the thickness (T4, see FIG. 5) in the second region (R2, see FIG. 5) of the first protective layer 150.
  • the thickness T4 of the first protective layer 150 may satisfy the range of 6.7 ⁇ m to 35.0 ⁇ m.
  • the thickness T1 of the first protective layer 150 may satisfy the range of 7.3 ⁇ m to 32 ⁇ m. More preferably, the thickness T1 of the first protective layer 150 may satisfy the range of 8.0 ⁇ m to 30 ⁇ m.
  • the thickness of the first protective layer 150 exceeds 30 ⁇ m, the thickness of the circuit board and the thickness of the semiconductor package may increase. Additionally, if the thickness of the first protective layer 150 is less than 6.7 ⁇ m, the first circuit pattern layer may not be stably protected, and as a result, electrical reliability or physical reliability may be reduced.
  • the second protective layer 160 may have a thickness corresponding to the thickness of the first protective layer 150, but is not limited thereto.
  • the first protective layer 150 includes at least one open portion. Additionally, the second protective layer 160 includes at least one open portion.
  • the first protective layer 150 may include a first open portion OP1.
  • the first protective layer 150 may include a first open portion OP1 that vertically overlaps the first circuit pattern 120-1.
  • the first protective layer 150 may include a second open portion OP2.
  • the first protective layer 150 may include a second open portion OP2 that vertically overlaps the second circuit pattern 120-2.
  • the second protective layer 160 may include at least one third open portion that vertically overlaps the second circuit pattern layer 130.
  • the first protective layer 150 may be divided into a plurality of regions.
  • the first protective layer 150 may include a first region R1 including the first open portion OP1. Additionally, the first protective layer 150 may include a second region (R2) adjacent to the first region (R1) without including the first open portion (OP1).
  • the first protective layer 150 may include a third region R3 including the second open portion OP2. Additionally, the first protective layer 150 may include a fourth region (R4) adjacent to the third region (R3) without including the second open portion (OP2).
  • the second area (R2) and the fourth area (R4) are areas that do not include the first open part (OP1) and the second open part (OP2). Additionally, the second region R2 and the fourth region R4 of the first protective layer 150 may form one region connected to each other. Accordingly, the partial region of the first protective layer 150 may mean either the second region (R2) or the fourth region (R4), and differently from the second region (R2) or the fourth region (R4). ) may mean both.
  • first open portion OP1 and the second open portion OP2 formed in the first protective layer 150, the first circuit pattern 120-1 and the second circuit pattern 120-2. )'s shape will be explained in detail.
  • the first protective layer 150 includes a first open portion OP1.
  • the first open portion OP1 may correspond to the first circuit pattern 120-1.
  • the first protective layer 150 may include the first open portion OP1 that vertically overlaps the first circuit pattern 120-1.
  • the first open portion OP1 may refer to a region exposing the top surface of the first circuit pattern 120-1 in the first region R1 of the first protective layer 150.
  • the first open portion OP1 may mean a region that vertically overlaps the first circuit pattern 1201 in the first region R1 of the first protective layer 150.
  • the thickness T3 of the first region R1 of the first protective layer 150 is smaller than the thickness T1 of the first circuit pattern 120-1.
  • the first open portion OP1 is in the area where the first circuit pattern 120-1 is disposed, and the first protective layer 150 is disposed by the first circuit pattern 120-1. It may mean an area that is not covered.
  • the width of the first open portion OP1 of the first protective layer 150 may correspond to the width of the first circuit pattern 120-1.
  • corresponding means that the difference between the width of the first open portion OP1 of the first protective layer 150 and the width of the first circuit pattern 120-1 is 2 ⁇ m or less, 1.5 ⁇ m or less, or 1.0 ⁇ m or less. , may mean 0.8 ⁇ m or less, or 0.5 ⁇ m or less.
  • the first protective layer 150 covers the upper surface of the first circuit pattern 120-1 and has a thickness less than that of the first circuit pattern 120-1. ) is formed by thinning.
  • the thinned area may be referred to as the first area R1 of the first protective layer 150.
  • the region where the circuit pattern 120-1 is disposed is It can be called the first open part (OP1). Accordingly, the width of the first open portion OP1 of the first protective layer 150 may be the same as the width of the first circuit pattern 120-1.
  • the width of the first open portion OP1 of the first protective layer 150 may be the same as the width of the lower surface of the first circuit pattern 120-1. Accordingly, the first protective layer 150 may be disposed to include the first open portion OP1 and cover a portion of the side surface of the first circuit pattern 120-1.
  • the first protective layer 150 may be divided into a plurality of regions based on the position where the first open portion OP1 is formed.
  • the first protective layer 150 includes the first open portion OP1 and includes a first region R1 adjacent to the first open portion OP1. Additionally, the first protective layer 150 may include a second region R2 adjacent to the first region R1 and having a step difference from the first region R1.
  • the first region R1 of the first protective layer 150 includes a first open portion OP1 that vertically overlaps the first circuit pattern 120-1.
  • the first region R1 of the first protective layer 150 includes a first open portion OP1 that is equal to the width of the lower surface of the first circuit pattern 120-1.
  • the height of the top surface of the first region R1 of the first protective layer 150 is different from the height of the top surface of the second region R2.
  • the thickness T3 of the first region R1 of the first protective layer 150 is smaller than the thickness T4 of the second region R2 of the first protective layer 150.
  • the thickness T3 of the first region R1 of the first protective layer 150 may be determined based on the thickness T1 of the first circuit pattern 120-1. Preferably, the thickness T3 of the first region R1 of the first protective layer 150 is smaller than the thickness T1 of the first circuit pattern 120-1.
  • the thickness T3 of the first region R1 of the first protective layer 150 ranges from 20% to 90% of the thickness T1 of the first circuit pattern 120-1. You can be satisfied. Preferably, the thickness T3 of the first region R1 of the first protective layer 150 satisfies the range of 25% to 85% of the thickness T1 of the first circuit pattern 120-1. You can. More preferably, the thickness T3 of the first region R1 of the first protective layer 150 is in the range of 27% to 83% of the thickness T1 of the first circuit pattern 120-1. You can be satisfied.
  • the first circuit pattern 120-1 -1) The physical and/or electrical reliability may be reduced.
  • the first region R1 of the first protective layer 150 includes the pad 120-11 and/or trace 120-12 of the first circuit pattern 120-1, which is a fine pattern. It can perform a supporting function. And, if the thickness T3 of the first region R1 of the first protective layer 150 is less than 20% of the thickness T1 of the first circuit pattern 120-1, the support function The effect may be minimal.
  • the first circuit pattern 120-1 Residual resin of the first protective layer 150 may exist on a portion of the upper surface of (120-1). Additionally, if residual resin of the first protective layer 150 exists on the upper surface of the first circuit pattern 120-1, the electrical reliability of the first circuit pattern 120-1 may be reduced.
  • the first region R1 of the first protective layer 150 is disposed to cover a portion of the side surface of the first circuit pattern 120-1.
  • the first circuit pattern 120-1 may include a region whose width changes as it moves toward the upper surface.
  • the first circuit pattern 120-1 may include a region whose width decreases toward the top of the first circuit pattern 120-1.
  • the position where the width begins to decrease may be located lower than the upper surface of the first region R1 of the first protective layer 150.
  • the inner surface of the first region R1 of the first protective layer 150 (preferably, the sidewall of the first open portion OP1 formed in the first region R1) is It may not contact the side of the first circuit pattern 120-1.
  • a crevice may be formed between the inner surface of the first region R1 of the first protective layer 150 and the outer surface of the first circuit pattern 120-1.
  • the inner surface of the first region R1 of the first protective layer 150 is adjacent to the lower surface of the first region R1 of the first protective layer 150 and the first circuit pattern ( It may include a first inner surface in contact with the outer surface of 120-1).
  • the inner surface of the first region R1 of the first protective layer 150 is adjacent to the upper surface of the first region R1 of the first protective layer 150, and the first circuit pattern ( It may include a second inner surface that is not in contact with or is spaced apart from the outer surface of 120-1). Additionally, the crevice may be provided between the outer surface of the first circuit pattern 120-1 and the second inner surface of the first region R1 of the first protective layer 150.
  • the crevice is not formed by the second inner surface of the first region R1 of the first protective layer 150, but by the outer surface of the first circuit pattern 120-1. It can be formed by the side.
  • the crevice may be provided by at least a portion of the outer surface of the first circuit pattern 120-1 being shaved inward.
  • the embodiment is not limited to this.
  • the crevice may be formed by cutting the second inner surface of the first region R1 of the first protective layer 150 in the inward direction, or may be formed by a combination thereof. It could be.
  • crevice will be described as being formed by cutting a portion of the outer surface of the first circuit pattern 120-1 in the inward direction.
  • the first inner surface and the second inner surface of the first region R1 of the first protective layer 150 are connected to each other.
  • the slope of the first inner surface of the first region R1 of the first protective layer 150 may correspond to the slope of the second inner surface.
  • the first and second inner surfaces of the first region R1 of the first protective layer 150 are relative to the lower surface of the first region R1 of the first protective layer 150. It can have a vertical slope.
  • the first circuit pattern 120-1 may be divided into a plurality of parts in the thickness direction.
  • the pad 120-11 and/or the trace 120-12 of the first circuit pattern 120-1 may be divided into a plurality of parts in the thickness direction.
  • the first circuit pattern 120-1 may include a first part 120-1a adjacent to the top surface of the insulating layer 110.
  • the width of the upper surface of the first part 120-1a of the first circuit pattern 120-1 may correspond to the width of the lower surface of the first part 120-1a.
  • corresponding means that the difference in width between the upper and lower surfaces of the first part 120-1a of the first circuit pattern 120-1 is 2 ⁇ m or less, 1.5 ⁇ m or less, 1.0 ⁇ m or less, and 0.8 ⁇ m or less. , or it may mean 0.5 ⁇ m or less.
  • the width of the first part 120-1a of the first circuit pattern 120-1 is the width of the first open portion OP1 formed in the first region R1 of the first protective layer 150. can respond.
  • the width of the first part 120-1a of the first circuit pattern 120-1 may be the same as the width of the first open portion OP1.
  • the outer surface 120-1as of the first part 120-1a of the first circuit pattern 120-1 may directly contact the first protective layer 150.
  • the outer surface 120-1as of the first part 120-1a of the first circuit pattern 120-1 is the upper surface of the first region R1 of the first protective layer 150. It may be in direct contact with the first inner surface.
  • the outer surface 120-1as of the first part 120-1a of the first circuit pattern 120-1 is the first inner surface of the first region R1 of the first protective layer 150. It may have a slope corresponding to the slope of the side.
  • the outer surface of the first part 120-1a of the first circuit pattern 120-1 may be perpendicular to the lower surface of the first circuit pattern 120-1, but is limited thereto. That is not the case.
  • the top of the first part 120-1a of the first circuit pattern 120-1 may be located lower than the top surface of the first region R1 of the first protective layer 150.
  • the thickness T2 of the first part 120-1a of the first circuit pattern 120-1 is the thickness T3 of the first region R1 of the first protective layer 150. It can be smaller than
  • the thickness T2 of the first part 120-1a of the first circuit pattern 120-1 is equal to the thickness T3 of the first region R1 of the first protective layer 150.
  • the thickness T2 of the first part 120-1a of the first circuit pattern 120-1 is the thickness T3 of the first region R1 of the first protective layer 150.
  • a range of 20% to 90% of can be satisfied.
  • the thickness T2 of the first part 120-1a of the first circuit pattern 120-1 is equal to the thickness T3 of the first region R1 of the first protective layer 150.
  • a range of 25% to 85% of can be satisfied.
  • the thickness T2 of the first part 120-1a of the first circuit pattern 120-1 is equal to the thickness T3 of the first region R1 of the first protective layer 150.
  • the thickness T2 of the first part 120-1a of the first circuit pattern 120-1 is 20% of the thickness T3 of the first region R1 of the first protective layer 150. If it is less than that, the contact area between the outer surface of the first circuit pattern 120-1 and the inner surface of the first region R1 of the first protective layer 150 decreases, and thus the first circuit pattern The physical reliability and/or electrical reliability of (120-1) may be reduced. In addition, the thickness T2 of the first part 120-1a of the first circuit pattern 120-1 is greater than the thickness T3 of the first region R1 of the first protective layer 150. If it is less than 20%, the depth of the crevice increases, which may reduce the physical reliability of the connection portion disposed on the first circuit pattern 120-1.
  • the thickness deviation of the connection portion increases, and thus the packaging process of the semiconductor device may deteriorate.
  • the amount of application to the connection portion increases, and the rigidity of the connection portion may decrease accordingly.
  • the thickness T2 of the first part 120-1a of the first circuit pattern 120-1 is greater than the thickness T3 of the first region R1 of the first protective layer 150. If it exceeds 90%, the depth of the crevice decreases, and the effect produced by the crevice may be insignificant.
  • the crevice is located at the bottom of the surface treatment layer 170 (see FIG. 6) disposed on the first circuit pattern 120-1 and the second region R2 of the first protective layer 150. Formed to increase the distance between upper surfaces.
  • the thickness T2 of the first part 120-1a of the first circuit pattern 120-1 is greater than the thickness T3 of the first region R1 of the first protective layer 150. If it exceeds 90%, the effect of increasing the distance is insufficient, and as a result, physical reliability problems such as cracks occurring in the metal bonding layer formed by arranging the connection portion may occur.
  • the first circuit pattern 120-1 includes a second part 120-1b disposed on the first part 120-1a.
  • the top surface of the second part 120-1b is positioned higher than the top surface of the first region R1 of the first protective layer 150. Additionally, the lower surface of the second part 120-1b is located lower than the upper surface of the first region R1 of the first protective layer 150.
  • the second part 120-1b of the first circuit pattern 120-1 includes a region whose width changes.
  • the width of the second part 120-1b of the first circuit pattern 120-1 may decrease as it moves away from the first part 120-1a.
  • the second part 120-1b of the first circuit pattern 120-1 has an outer surface 120-1bs connected to the outer surface 120-1as of the first part 120-1a. ) includes.
  • the outer surface 120-1bs of the second part 120-1b has a slope different from that of the outer surface 120-1as of the first part 120-1a.
  • the outer surface 120-1as of the first part 120-1a may have an inclination without change in width.
  • outer surface 120-1bs of the second part 120-1b may have a slope whose width gradually decreases as it moves away from the first part 120-1a.
  • the outer surface 120-1bs of the second part 120-1b may be a straight line with a specific slope whose width gradually decreases.
  • the outer surface 120-1bs of the second part 120-1b is shown as a straight line with a specific slope, but it is not limited thereto.
  • the outer surface 120-1bs of the second part 120-1b may have a specific curvature whose width decreases toward the upper surface.
  • the outer surface 120-1bs of the second part 120-1b having the curvature may have a convex shape toward the first region R1 of the first protective layer 150, and Alternatively, it may have a concave shape toward the inside of the second pad 120-1b away from the first region R1 of the first protective layer 150.
  • the outer surface 120-1bs of the second part 120-1b does not contact the first protective layer 150.
  • the outer surface 120-1bs of the second part 120-1b does not contact the inner surface of the first region R1 of the first protective layer 150.
  • the outer surface 120-1bs of the second part 120-1b is spaced apart from the inner surface of the first region R1 of the first protective layer 150.
  • a crevice is formed between the outer surface 120-1bs of the second part 120-1b and the inner surface of the first region R1 of the first protective layer 150.
  • the embodiment uses the crevices formed between the first circuit pattern 120-1 and the first protective layer 150 to improve the physical reliability and/or electrical reliability of the circuit board and the semiconductor package including the same. It can be improved.
  • a surface treatment layer 170 is disposed on the first circuit pattern 120-1.
  • the surface treatment layer 170 may be an organic solderability preservative (OSP).
  • OSP organic solderability preservative
  • the surface treatment layer 170 is disposed on the surface of the first circuit pattern 120-1.
  • the surface treatment layer 170 is disposed on the surface of the circuit pattern 120-1 exposed through the first open portion OP1 of the first protective layer 150.
  • the surface treatment layer 170 is disposed on the top and outer surfaces 120-1bs of the second part 120-1b of the first circuit pattern 120-1. Accordingly, the bottom of the surface treatment layer 170 is located within a crevice formed between the first circuit pattern 120-1 and the first region R1 of the first protective layer 150.
  • the embodiment determines the distance or length of the sidewall of the first protective layer 150 between the upper surface of the second region R2 of the first protective layer 150 and the lowermost end of the surface treatment layer 170. can be increased. Accordingly, the embodiment can improve the physical reliability and/or electrical reliability of the metal bonding layer formed by disposing a connection part such as solder on the surface treatment layer 170.
  • the crevices may be formed by pre-treating a portion of the top and outer surfaces of the first circuit pattern 120-1 in the process of forming the surface treatment layer 170.
  • the top and outer surfaces 120-1bs of the second part 120-1b of the first circuit pattern 120-1 may be etched. Accordingly, a crevice due to the etching may be formed between the outer surface 120-1bs of the second part 120-1b and the inner surface of the first region R1 of the first protective layer 150. there is.
  • the outer surface of the first circuit pattern 120-1 may have different roughness depending on the area.
  • the outer surface 120-1as of the first part 120-1a of the first circuit pattern 120-1 may have a first surface roughness.
  • the first surface roughness of the outer surface 120-1as of the first part 120-1a is the surface roughness of the inner surface of the first region R1 of the first protective layer 150 in contact with it. can respond.
  • the outer surface 120-1bs of the second part 120-1b of the first circuit pattern 120-1 may have a second surface roughness that is different from the first surface roughness.
  • the outer surface 120-1bs of the second part 120-1b of the first circuit pattern 120-1 is closer to the outer surface 120-1as of the first part 120-1a. It may have a second surface roughness that is greater than the first surface roughness.
  • the embodiment can secure adhesion between the surface treatment layer 170 and the first circuit pattern 120-1, and thus the physical reliability and/or electrical reliability of the circuit board and the semiconductor package including the same. can be improved.
  • the first protective layer 150 may include a depression 153.
  • the recess 153 may be formed at the boundary between the first region R1 and the second region R2 of the first protective layer 150.
  • the recess 153 may be formed at the boundary when the thickness T3 of the first region R1 of the first protective layer 150 decreases.
  • the recess 153 may be formed at the boundary between the first region R1 and the second region R2 when the first protective layer 150 is not completely cured. there is.
  • the horizontal length of the depression 153 can be minimized by adjusting the thickness T3 of the first region R1.
  • the thickness T3 of the first region R1 is adjusted so that the recess 153 has a certain horizontal length and is provided at the boundary.
  • the recess 153 may be filled with a connection such as solder in a later solder bonding process.
  • the connection part disposed in the recess 153 may function as an anchor, and through this, bonding strength between the connection part and the first circuit pattern 120-1 can be improved.
  • the first protective layer 150 includes a second open portion OP2.
  • the second open part OP2 may have a different shape from the first open part OP1.
  • the second open part OP2 may be an SMD type open part.
  • the second open portion OP2 vertically overlaps the second circuit pattern 120-2.
  • the second open portion OP2 partially vertically overlaps the upper surface of the second circuit pattern 120-2.
  • a portion of the upper surface of the second circuit pattern 120-2 may be covered by the first protective layer 150, and the remaining portion may be exposed through the second open portion OP2.
  • the first protective layer 150 may include the second open portion OP2 and a third region R3 adjacent to the second open portion OP2.
  • the third area R3 may refer to an area that includes the second open portion OP2 and vertically overlaps the second circuit pattern 120-2.
  • the first protective layer 150 may include a fourth region (R4) adjacent to the third region (R3).
  • the top surface of the third region (R3) of the first protective layer 150 may have the same height as the top surface of the fourth region (R4).
  • the top surface of the third region R3 of the first protective layer 150 may not have a level difference with the top surface of the fourth region R4.
  • the top surface of the third region R3 of the first protective layer 150 may be located on the same plane as the top surface of the fourth region R4. That is, the second circuit pattern 120-2 is a larger-area pattern than the first circuit pattern 120-1. Accordingly, the reliability of the metal bonding layer can be maintained even though the second open portion OP2 vertically overlapping the second circuit pattern 120-2 does not have the same structure as the first open portion OP1. .
  • the second circuit pattern 120-2 has a recess (not shown) by etching a portion of the upper surface of the second circuit pattern 120-2. 120-2R). Additionally, the width of the recess 120-2R in the horizontal direction may be larger than the width of the second open portion OP2. For example, a portion of the recess 120-2R vertically overlaps the second open portion OP2, and the remaining portion vertically overlaps the third region R3 of the first protective layer 150. overlapped with. Accordingly, a connection part such as a surface treatment layer or solder may penetrate into the recess 120-2R.
  • the embodiment allows the surface treatment layer or connection part that has penetrated into the recess (120-2R) to function as an anchor, through which the gap between the second circuit pattern (120-2) and the surface treatment layer or solder is formed.
  • the bonding strength can be further improved.
  • the embodiment includes a first protective layer including an insulating layer, a first circuit pattern disposed on the insulating layer, and a first open portion disposed on the insulating layer and vertically overlapping the first circuit pattern.
  • the first protective layer includes the first open portion and includes a first area adjacent to the first open portion. Additionally, the first protective layer includes a second region adjacent to the first region. At this time, the height of the top surface of the first area is lower than the height of the top surface of the second area. Preferably, the height of the top surface of the first area is lower than the height of the top surface of the first circuit pattern.
  • the embodiment arranges the first protective layer including the first area and the second area having the first open portion in an area where the protective layer is not disposed due to the exposure resolution of the protective layer. Additionally, the first area includes a first open portion having substantially the same width as the first circuit pattern, and is arranged to surround the first circuit pattern.
  • the embodiment can stably protect the first circuit pattern from damage caused by various stresses. Through this, the embodiment can improve the physical reliability and/or electrical reliability of the first circuit pattern.
  • a crevice may be formed between the inner surface of the first region of the first protective layer and the outer surface of the first circuit pattern.
  • the inner surface of the first area is a first inner surface in contact with the outer surface of the first circuit pattern and an outer surface of the first circuit pattern through the crevice without contacting the outer surface of the first circuit pattern. It includes a second inner surface spaced apart from the side.
  • the embodiment allows a surface treatment layer and/or solder to be disposed within the crevice.
  • the embodiment can increase the distance between the metal bonding layer formed by disposing the solder and the uppermost surface of the first protective layer. Accordingly, the embodiment can dramatically reduce the possibility of cracks occurring in the metal bonding layer and thereby improve the physical reliability and/or electrical reliability of the circuit board and semiconductor package.
  • the embodiment may increase the distance using the crevice without increasing the thickness of the first protective layer. Accordingly, the embodiment can implement slimming of circuit boards and semiconductor packages.
  • the outer surface of the first circuit pattern includes a first outer surface that is in contact with the outer surface of the first region of the first protective layer, and a second outer surface that is not in contact with the first protective layer. Additionally, the surface roughness of the second outer surface may be greater than the surface roughness of the first outer surface.
  • the embodiment adjusts the thickness of the first region so that a depression in the inward direction is formed at the boundary between the first region and the second region.
  • the recess may be filled with a connection such as solder in a solder bonding process.
  • the connection part disposed in the recess can function as an anchor, and through this, bonding strength between the connection part and the first circuit pattern can be improved.
  • the circuit board described below is similar to the embodiment of the first circuit board shown in FIG. 5 and may be different in the shape of the first circuit pattern. Therefore, the description of the circuit board of another embodiment below will focus on the shape of the first circuit pattern.
  • Figure 8 is a diagram showing a circuit board according to a second embodiment.
  • the circuit board of the second embodiment includes an insulating layer 210, a first circuit pattern 220-1, and a first protective layer 250.
  • the first protective layer 250 includes a first open portion OP1.
  • the first protective layer 250 includes the first open portion OP1 and a first region R1 adjacent to the first open portion OP1.
  • the first protective layer 250 may include a second region R2 adjacent to the first region R1 and having a step difference from the first region R1.
  • the first circuit pattern 220-1 includes a first part 220-1a and a second part 220-1b.
  • the insulating layer 210 and the first protective layer 250 have the same structure as the insulating layer 110 and the first protective layer 150 of the first embodiment. Accordingly, its description will be omitted.
  • the first part 220-1a of the first circuit pattern 220-1 has the same structure as the first part 120-1a of the first circuit pattern 110-1 of the first embodiment. Accordingly, the description thereof will also be omitted.
  • the second part 220-1b of the first circuit pattern 220-1 is disposed on the first part 220-1a.
  • the second part 220-1b may have a step difference from the first part 220-1a.
  • the first part 120-1a did not have a step difference from the second part 120-1b. That is, the width at the portion closest to the second part (120-1b) of the first part (120-1a) in the first embodiment is the first part (120-1b) of the first part (120-1b). It was the same as the width at the part closest to 120-1a).
  • the second part 220-1b in the second embodiment may have a step difference from the first part 220-1a.
  • the width at the part of the second part (220-1b) closest to the first part (220-1a) is the width of the second part (220-1b) of the first part (220-1a). It may be different from the width at the nearest part. More specifically, the width at the portion of the second part (220-1b) closest to the first part (220-1a) is the second part (220-1b) of the first part (220-1a). is smaller than the width at the most adjacent part.
  • a step portion 220-1ST may be provided between the first part 220-1a and the second part 220-1b of the first circuit pattern 220-1.
  • the step portion 220-1ST is formed due to a difference in width between the first part 220-1a and the second part 220-1a of the first circuit pattern 220-1. This may refer to a portion where a portion of the upper surface of the part 220-1a is exposed. That is, the upper surface of the first part 220-1a does not contact the second part 220-1b and the first protective layer 250.
  • outer surface 220-1bs of the second part 220-1b may have a slope whose width gradually decreases as it moves away from the first part 220-1a.
  • the outer surface 220-1bs of the second part 220-1b may be a straight line with a specific slope whose width gradually decreases, but is not limited thereto.
  • the outer surface 220-1bs of the second part 220-1b may have a specific curvature whose width decreases toward the top.
  • the outer surface 220-1bs of the second part 220-1b having the curvature may have an outwardly convex shape or, differently, may have an inwardly concave shape.
  • Figure 9 is a diagram showing a circuit board according to a third embodiment.
  • the circuit board of the third embodiment includes an insulating layer 310, a first circuit pattern 320-1, and a first protective layer 350.
  • the first protective layer 350 includes a first open portion OP1.
  • the first protective layer 350 includes the first open portion OP1 and a first region R1 adjacent to the first open portion OP1.
  • the first protective layer 350 may include a second region R2 adjacent to the first region R1 and having a step difference from the first region R1.
  • the first circuit pattern 320-1 includes a first part 320-1a and a second part 320-1b.
  • the insulating layer 310 and the first protective layer 350 have the same structure as the insulating layer 110 and the first protective layer 150 of the first embodiment. Accordingly, its description will be omitted.
  • the first part 320-1a of the first circuit pattern 320-1 has the same structure as the first part 120-1a of the first circuit pattern 110-1 of the first embodiment. Accordingly, the description thereof will also be omitted.
  • the second part 320-1b of the first circuit pattern 320-1 is disposed on the first part 320-1a.
  • the second part 320-1b may have a step difference from the first part 320-1a.
  • the width at the part of the second part (320-1b) closest to the first part (320-1a) is the width of the second part (320-1b) of the first part (320-1a). It may be different from the width in adjacent parts. Specifically, the width at the part of the second part (320-1b) closest to the first part (320-1a) is the width of the second part (320-1b) of the first part (320-1a). It is smaller than the width at the closest part.
  • a step portion 320-1ST may be provided between the first part 320-1a and the second part 320-1b of the first circuit pattern 320-1.
  • the step portion 320-1ST is formed due to a difference in width between the first part 320-1a and the second part 320-1a of the first circuit pattern 320-1. This may refer to a portion in which a portion of the upper surface of the part 320-1a is exposed. That is, the upper surface of the first part 320-1a does not contact the second part 320-1b and the first protective layer 350.
  • the width of the second part 320-1b may not change as it moves away from the first part 320-1a.
  • the outer surface 320-1bs of the second part 320-1b may have no change in width and may be a straight line perpendicular to the lower surface of the first circuit pattern 320-1.
  • Figure 10 is a diagram showing a circuit board according to a fourth embodiment.
  • the circuit board of the fourth embodiment includes an insulating layer 410, a first circuit pattern 420-1, and a first protective layer 450.
  • the first protective layer 450 includes a first open portion OP1.
  • the first protective layer 450 includes the first open portion OP1 and includes a first region R1 adjacent to the first open portion OP1.
  • the first protective layer 450 may include a second region R2 adjacent to the first region R1 and having a step difference from the first region R1.
  • the first circuit pattern 420-1 includes a first part 420-1a and a second part 420-1b.
  • the insulating layer 410 and the first protective layer 450 have the same structure as the insulating layer 110 and the first protective layer 150 of the first embodiment. Accordingly, its description will be omitted.
  • the first part 420-1a of the first circuit pattern 420-1 has the same structure as the first part 120-1a of the first circuit pattern 110-1 of the first embodiment. Accordingly, the description thereof will also be omitted.
  • the second part 420-1b of the first circuit pattern 420-1 is disposed on the first part 420-1a.
  • the second part 420-1b may be divided into a plurality of sub-parts.
  • the second part 420-1b may be divided into a plurality of sub-parts based on the shape or slope of the outer surface.
  • the second part 420-1b includes a first sub-part 420-1b1 disposed on the first part 420-1a. Additionally, the second part 420-1b may include a second sub-part 420-1b2 disposed on the first sub-part 420-1b1.
  • the vertical cross-sections of the first sub-part 420-1b1 and the second sub-part 420-1b2 may have different shapes.
  • the outer surfaces of the first sub-part 420-1b1 and the second sub-part 420-1b2 may have different slopes.
  • the outer surface 420-1b1s of the first sub-part 420-1b1 may be a curve having a specific curvature. Accordingly, the width of the first sub-part 420-1b1 may decrease as it moves away from the first part 420-1a, based on the curvature of the curve. Additionally, the outer surface 420-1b1s of the first sub-part 420-1b1 having the curvature may have an outwardly convex shape or, alternatively, an inwardly concave shape.
  • the outer surface 420-1b2s of the second sub-part 420-1b2 may have a slope whose width gradually decreases as it moves away from the first sub-part 420-1b1.
  • the outer surface 420-1b2s of the second sub-part 420-1b2 may be a straight line with a specific slope whose width gradually decreases, but is not limited thereto.
  • the outer surface 420-1b2s of the second sub-part 420-1b2 may have a specific curvature.
  • the outer surface 420-1b2s of the second sub-part 420-1b2 having the curvature may have an outwardly convex shape or, alternatively, an inwardly concave shape.
  • Figure 11 is a diagram showing a circuit board according to the fifth embodiment.
  • the circuit board of the fifth embodiment includes an insulating layer 510, a first circuit pattern 520-1, and a first protective layer 550.
  • the first protective layer 550 includes a first open portion OP1.
  • the first protective layer 550 includes the first open portion OP1 and a first region R1 adjacent to the first open portion OP1.
  • the first protective layer 550 may include a second region R2 adjacent to the first region R1 and having a step difference from the first region R1.
  • the first circuit pattern 520-1 includes a first part 520-1a and a second part 520-1b.
  • the insulating layer 510 and the first protective layer 550 have the same structure as the insulating layer 110 and the first protective layer 150 of the first embodiment. Accordingly, its description will be omitted.
  • the first part 520-1a of the first circuit pattern 520-1 has the same structure as the first part 120-1a of the first circuit pattern 110-1 of the first embodiment. Accordingly, the description thereof will also be omitted.
  • the second part 520-1b of the first circuit pattern 520-1 is disposed on the first part 520-1a.
  • the second part 520-1b may be divided into a plurality of sub-parts.
  • the second part 520-1b may be divided into a plurality of sub-parts based on the shape or slope of the outer surface.
  • the second part 520-1b includes a first sub-part 520-1b1 disposed on the first part 520-1a. Additionally, the second part 520-1b may include a second sub-part 520-1b2 disposed on the first sub-part 520-1b1.
  • the vertical cross-sections of the first sub-part 520-1b1 and the second sub-part 520-1b2 may have different shapes.
  • the outer surfaces of the first sub-part 520-1b1 and the second sub-part 520-1b2 may have different slopes.
  • the outer surface 520-1b1s of the first sub-part 520-1b1 may be curved with a specific curvature. Accordingly, the width of the first sub-part 520-1b1 may decrease as it moves away from the first part 520-1a, based on the curvature of the curve. Additionally, the outer surface 520-1b1s of the first sub-part 520-1b1 having the curvature may have an outwardly convex shape or, alternatively, an inwardly concave shape.
  • the width of the second sub-part 520-1b2 may not change as it moves away from the first sub-part 520-1b1.
  • the outer surface 520-1b2s of the second sub-part 520-1b2 may be perpendicular to the lower surface of the first circuit pattern 520-1.
  • Figure 12 is a cross-sectional view showing a semiconductor package according to an embodiment.
  • the semiconductor package of the embodiment may include any one of the circuit boards shown in FIGS. 5, 8, 9, 10, and 11. Additionally, the circuit board may have a multilayer structure.
  • the semiconductor package of the embodiment includes a first connection portion 610. That is, the circuit pattern layer of the circuit pattern includes pads disposed to correspond to the mounting area of the semiconductor device 6420.
  • the pad may refer to the pad 120-11 of the first circuit pattern 120-1 of the first circuit pattern layer.
  • the first connection part 610 may have a hexahedral shape.
  • the cross section of the first connection part 610 may have a square shape.
  • the cross-section of the first connection part 610 may include a rectangle or square.
  • the first connection part 610 may have a spherical shape.
  • the cross-section of the first connection part 610 may include a circular shape or a semicircular shape.
  • the cross-section of the first connection portion 610 may include a partially or entirely rounded shape.
  • the cross-sectional shape of the first connection part 610 may be flat on one side and curved on the other side.
  • the first connection portion 610 may be a solder ball, but is not limited thereto. Meanwhile, at least a portion of the first connection portion 610 may be disposed within the crevice.
  • the semiconductor package of the embodiment includes a component disposed on the first connection portion 610.
  • the component disposed on the first connection unit 610 may be a semiconductor device, or alternatively, it may be an interposer.
  • the description will be made on the assumption that the component disposed on the first connection portion 610 is the semiconductor device 620.
  • the semiconductor device 620 may be a logic chip, but is not limited thereto.
  • the semiconductor device 620 may be an application processor (AP) chip among a central processor (eg, CPU), graphics processor (eg, GPU), digital signal processor, cryptographic processor, microprocessor, or microcontroller.
  • the semiconductor device 620 includes a terminal 625 on its lower surface. Additionally, the terminal 625 of the semiconductor device 620 is connected to the circuit pattern layer of the circuit board through the first connection portion 610.
  • the semiconductor package may include an underfill 630.
  • the underfill 630 may be disposed on the circuit board to cover the surroundings of the semiconductor device 620.
  • the underfill 630 may be optionally omitted.
  • the underfill 630 may be omitted and the function of the underfill 630 may be performed in the molding layer 650.
  • the semiconductor package may include a second connection portion 640.
  • the second connection portion 640 is disposed on the first circuit pattern layer of the circuit board.
  • the second connection portion 640 may be disposed on the second circuit pattern 120-2 of the first circuit pattern layer 120.
  • the second connection part 640 may be a bump.
  • the second connection portion 640 may be a solder bump, but is not limited thereto.
  • the second connection part 640 may be a post bump.
  • the second connection part 640 may include a copper post and a solder bump disposed on the copper post.
  • the top surface of the second connection part 640 may be positioned higher than the top surface of the semiconductor device 620. Through this, it is possible to prevent the semiconductor device 620 from being damaged during the bonding process of the external substrate 600 disposed on the second connection portion 640.
  • the semiconductor package may include a molding layer 650.
  • the molding layer 650 may mold components disposed on the circuit board.
  • the molding layer 650 may be EMC (Epoxy Mold Compound), but is not limited thereto.
  • the molding layer 650 may have a low dielectric constant.
  • the dielectric constant (Dk) of the molding layer 650 may be 0.2 to 10.
  • the dielectric constant (Dk) of the molding layer 650 may be 0.5 to 8.
  • the dielectric constant (Dk) of the molding layer 650 may be 0.8 to 5. Accordingly, in the embodiment, the molding layer 650 has a low dielectric constant, so that the heat dissipation characteristics of the heat generated from the semiconductor device 620 can be improved.
  • the molding layer 650 may include an opening.
  • the molding layer 650 may include an opening that overlaps the upper surface of the second connection part 640 in the vertical direction.
  • the semiconductor package includes a third connection portion 660.
  • the third connection portion 660 may be disposed under the circuit pattern layer disposed on the lowermost side of the circuit board.
  • the third connection portion 660 may be solder for connecting the semiconductor package of the embodiment to a separate external board (for example, a main board of an electronic device), but is not limited thereto.
  • the semiconductor package includes an external substrate 700.
  • the external board 700 may refer to a separate board combined with the circuit board of the embodiment.
  • the semiconductor device 620 disposed on the circuit board may be a logic chip such as a CPU or GPU, and the external substrate 700 may refer to a memory substrate on which a memory chip connected to the logic chip is disposed. there is.
  • the external substrate 700 may be an interposer that connects the circuit board to a memory substrate on which a semiconductor device 780 corresponding to a memory chip is disposed.
  • the external substrate 700 may include an insulating layer 710, a circuit layer 720, a through electrode 730, an upper protective layer 740, and a lower protective layer 750. Additionally, the external substrate 700 may include a fourth connection portion 760. The fourth connection part 760 may be disposed between the external substrate 700 and the third connection part 740.
  • the semiconductor package may include a fifth connection portion 770.
  • the fifth connection part 770 may be disposed on the external substrate 700.
  • the semiconductor package may include a semiconductor device 780.
  • the semiconductor device 780 may be mounted on the external substrate 700 through the fifth connection portion 770.
  • the semiconductor device 780 may be a memory chip, but is not limited thereto.
  • the terminal 785 of the semiconductor device 780 may be electrically connected to the external substrate 700 through the fifth connection portion 770.
  • the semiconductor device 780 is shown as being mounted using a flip-chip method, but it is not limited thereto.
  • the semiconductor device 780 may be a stack memory chip, and thus may be electrically connected to the external substrate 700 through a connection member such as a separate wire.
  • 13 to 18 are cross-sectional views showing a circuit board manufacturing method according to an embodiment in manufacturing process order.
  • an insulating layer 110 is prepared.
  • VH through hole
  • a through electrode 140 may be formed on the insulating layer 110 to fill the through hole (VH). Additionally, in an embodiment, a first circuit pattern layer 120 including a first circuit pattern 120-1 and a second circuit pattern 120-2 may be formed on the upper surface of the insulating layer 110. Additionally, in the embodiment, a second circuit pattern layer 130 may be formed on the lower surface of the insulating layer 120.
  • a first resist layer R1 is formed on the insulating layer 120.
  • the first resist layer (R1) may refer to a protective layer before the open portion is formed in the first protective layer 150.
  • the first resist layer (R1) may be a solder resist layer, but is not limited thereto.
  • a second resist layer R2 is formed under the insulating layer 120.
  • the second resist layer (R2) may refer to a protective layer before the open portion is formed in the second protective layer 160.
  • the second resist layer (R2) may be a solder resist layer, but is not limited thereto.
  • the embodiment may proceed with a process of exposing the first resist layer R1 and forming the first exposure pattern ER1 and the second exposure pattern ER2.
  • the first exposure pattern ER1 and the second exposure pattern ER2 may be formed to correspond to an area in the first resist layer R1 where an open portion is to be formed.
  • the embodiment may proceed with a process of forming a third exposure pattern (ER3) by exposing the second resist layer (R2).
  • the embodiment as the first to third exposure patterns ER1, ER2, and ER3 are formed, the first resist layer R1 and the second resist layer R2 A process of curing the remaining areas excluding the first to third exposure patterns (ER1, ER2, and ER3) may be performed. Thereafter, the embodiment may proceed with a thinning process to reduce the thickness of the area corresponding to the first to third exposure patterns ER1, ER2, and ER3 to a target thickness.
  • the thinning process may be performed using an organic alkaline compound containing tetramethylammonium hydroxide (TMAH) or trimethyl-2-hydroxyethylammonium hydroxide (choline).
  • TMAH tetramethylammonium hydroxide
  • choline trimethyl-2-hydroxyethylammonium hydroxide
  • the embodiment can form a first open part OP1 and a second open part OP2 in the first protective layer 150, respectively.
  • the embodiment may proceed with OSP preprocessing. And, as the OSP preprocessing progresses, the first circuit pattern 120-1 that is not covered with the first protective layer 150
  • a portion of the outer surface may be removed by etching. Through this, a crevice may be formed between the first protective layer 150 and the first circuit pattern 120-1. Additionally, the OSP preprocessing may also be performed on the top surface of the second circuit pattern 120-2 that vertically overlaps the second open portion OP2. Accordingly, a recess 120-2R may be formed on the upper surface of the second circuit pattern 120-2 by the OSP preprocessing.
  • a circuit board having the characteristics of the above-described invention when used in IT devices such as smartphones, server computers, TVs, or home appliances, functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can safely protect the semiconductor chip from external moisture or contaminants, and can prevent problems such as leakage current or electrical short circuits between terminals. Alternatively, the problem of electrical opening of the terminal supplying the semiconductor chip can be solved. Additionally, if it is responsible for the function of signal transmission, the noise problem can be solved.
  • the circuit board having the characteristics of the above-described invention can maintain the stable function of IT devices or home appliances, so that the entire product and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.
  • a circuit board having the characteristics of the above-mentioned invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect the semiconductor chip that controls the transportation device from the outside and prevent leakage.
  • the stability of the transport device can be further improved by solving the problem of electrical short-circuiting between currents or terminals, or the problem of electrical opening of the terminal supplying the semiconductor chip. Accordingly, the transportation device and the circuit board to which the present invention is applied can achieve functional unity or technical interoperability with each other.

Landscapes

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Abstract

실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 제1 회로 패턴; 및 상기 절연층 상에 배치되고, 상기 제1 회로 패턴과 수직으로 중첩되는 제1 오픈 부분을 포함하는 제1 보호층을 포함하고, 상기 제1 보호층은 상기 제1 오픈 부분을 포함하고, 제1 두께를 가지는 제1 영역과, 상기 제1 오픈 부분을 포함하지 않으며, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고, 상기 제1 영역의 상기 제1 두께는 상기 제1 회로 패턴의 제3 두께보다 작고, 상기 제1 오픈 부분을 구성하는 상기 제1 영역의 내측면은, 상기 제1 회로 패턴의 외측면과 직접 접촉하는 제1 내측면과, 상기 제1 회로 패턴의 외측면과 이격되는 제2 내측면을 포함한다.

Description

회로기판 및 이를 포함하는 반도체 패키지
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전자 부품의 소형화, 경량화 및 집적화가 가속화되면서, 회로의 선폭이 미세화되고 있다. 특히, 반도체 칩의 디자인룰이 나노미터 스케일로 집적화됨에 따라, 반도체 칩을 실장하는 패키지 기판 또는 회로 기판의 회로 선폭이 수 마이크로미터 이하로 미세화되고 있다.
회로 기판의 회로 집적도를 증가시키기 위해서(즉, 회로 선폭을 미세화하기 위해서) 다양한 공법들이 제안된 바 있다. 예를 들어, 동 도금 후 패턴을 형성하기 위해 식각하는 단계에서의 회로 선폭의 손실을 방지하기 위한 목적에서 에스에이피(SAP: semi-additive process) 공법과, 엠에스에이피(MSAP: modified semi-additive process) 등이 제안되었다
이후, 보다 미세한 회로 패턴을 구현하기 위해서 동박을 절연층 내에 매립하는 임베디드 트레이스(ETS: embeded trace substrate) 공법이 당업계에서 사용되고 있다. ETS 공법은 동박 회로를 절연층 표면에 돌출시켜 형성하는 대신에, 이를 절연층 내로 매립하는 타입으로 제조하기 때문에, 애칭으로 인한 회로 손실이 없어 회로 피치를 미세화하는데 유리하다.
한편, 상기와 같은 회로 기판에는 칩이 실장되거나, 외부 장치의 메인 보드와 결합되어 패키지 기판을 구성한다.
이를 위해 상기 회로 기판의 최외곽에 배치된 보호층에는 홈부가 형성되고, 상기 홈부 내에는 상기 칩의 실장이나 상기 메인 보드의 결합을 위한 솔더 볼이 배치된다. 또한, 상기 패키지 기판은 상기 솔더볼 상에 칩을 실장하거나 메인 보드를 결합한 후 이를 몰딩하는 몰딩층을 형성하는 것에 의해 제조될 수 있다.
그러나, 종래 기술에 따르면 상기 회로 기판 상에 상기 솔더 볼을 배치함에 따라, 상기 솔더볼 및 상기 솔더볼과 결합되는 금속층 사이에는 금속접합층(IMC: Inter Metallic Contact)이 형성된다. 이때, 패키지 기판의 제조 공정에서, 상기 몰딩층 형성을 위한 몰딩액 주입 시, 상기 몰딩액 주입 압력에 의한 데미지가 상기 금속접합층(IMC)에 전달되고, 이에 따라 상기 금속접합층(IMC)에 크랙이 발생하는 문제가 있다. 그리고, 상기 금속접합층(IMC)에 크랙이 발생하는 경우, 상기 금속접합층(IMC)의 분리로 인해, 상기 칩이나 상기 메인보드가 상기 회로 기판으로 분리되는 신뢰성 문제가 발생한다.
이에 따라, 상기 몰딩액 주입 압력에 의해 상기 금속접합층(IMC)에 전달되는 데미지를 최소화할 수 있는 구조가 요구되고 있다.
실시 예는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 금속 접합층(IMC)의 신뢰성을 향상시킬 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
또한, 실시 예는 접속부와 패드 사이의 접촉 면적을 상승할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 절연층; 상기 절연층 상에 배치된 제1 회로 패턴; 및 상기 절연층 상에 배치되고, 상기 제1 회로 패턴과 수직으로 중첩되는 제1 오픈 부분을 포함하는 제1 보호층을 포함하고, 상기 제1 보호층은 상기 제1 오픈 부분을 포함하고, 제1 두께를 가지는 제1 영역과, 상기 제1 오픈 부분을 포함하지 않으며, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고, 상기 제1 영역의 상기 제1 두께는 상기 제1 회로 패턴의 제3 두께보다 작고, 상기 제1 오픈 부분을 구성하는 상기 제1 영역의 내측면은, 상기 제1 회로 패턴의 외측면과 직접 접촉하는 제1 내측면과, 상기 제1 회로 패턴의 외측면과 이격되는 제2 내측면을 포함한다.
또한, 상기 제1 영역의 상기 제2 내측면은, 상기 제1 영역의 상기 제1 내측면과 연결되며, 상기 제1 내측면이 가지는 경사에 대응하는 경사를 가진다.
또한, 상기 제2 영역의 상기 제2 두께는 상기 제1 회로 패턴의 상기 제3 두께보다 크다.
또한, 상기 제1 회로 패턴은, 상기 제1 회로 패턴의 상면을 향할수록 폭이 감소하는 영역을 포함하고, 상기 제1 영역의 상기 제2 내측면은 상기 제1 회로 패턴의 상기 폭이 감소하는 영역의 외측면과 이격된다.
또한, 상기 제1 영역의 상기 제1 두께는, 상기 제1 회로 패턴의 상기 제3 두께의 20% 내지 90%의 범위를 만족한다.
또한, 상기 제1 회로 패턴은, 상기 절연층의 상면에 배치되고, 외측면이 상기 제1 영역의 상기 제1 내측면과 접촉하는 제1 파트; 및 상기 제1 파트 상에 배치되고, 외측면이 상기 제1 보호층과 접촉하지 않는 제2 파트를 포함하고, 상기 제2 파트는 상기 제1 파트의 폭보다 작은 폭을 가지는 영역을 포함한다.
또한, 상기 제1 오픈 부분의 폭은 상기 제1 파트의 폭에 대응된다.
또한, 상기 제1 파트는 상기 제1 영역의 상기 제1 두께의 20% 내지 90%의 범위의 제4 두께를 가진다.
또한, 상기 제2 파트의 외측면은 상기 제2 파트의 상면을 향할수록 폭이 점진적으로 감소하는 직선의 경사를 가진다.
또한, 상기 제2 파트의 외측면은, 상기 제2 파트의 상면을 향할수록 폭이 감소하는 특정 곡률의 곡선의 경사를 가진다.
또한, 상기 제2 파트 중 상기 제1 파트와 가장 인접한 부분의 폭은, 상기 제1 파트 중 상기 제2 파트와 가장 인접한 부분의 폭보다 작으며, 상기 제1 회로 패턴은 상기 제1 파트와 상기 제2 파트 사이에 구비되는 단차부를 포함한다.
또한, 상기 제2 파트의 외측면은, 상기 제2 파트의 상면을 향할수록 폭이 감소하는 경사 또는 상기 제2 파트의 상면을 향할수록 폭의 변화가 없는 경사를 가진다.
또한, 상기 제2 파트는, 제1 경사를 가지는 외측면을 갖는 제1 서브 파트와, 상기 제1 경사와 다른 제2 경사를 갖는 외측면을 갖는 제2 서브 파트를 포함한다.
또한, 상기 제1 보호층은, 상기 제1 영역과 상기 제2 영역 사이의 경계에 구비되고, 상기 제1 보호층의 내측 방향으로 패인 패임부를 포함한다.
또한, 상기 회로 기판은 상기 제1 회로 기판 상에 배치된 표면 처리층을 더 포함하고, 상기 표면 처리층의 최하단은, 상기 제1 영역의 상면보다 낮게 위치한다.
또한, 상기 표면 처리층의 적어도 일부는, 상기 제1 영역의 상기 제2 내측면과 접촉한다.
또한, 상기 제1 파트의 외측면의 표면 거칠기는, 상기 제2 파트의 외측면의 표면 거칠기와 다르다.
한편, 실시 예에 따른 반도체 패키지는 절연층; 상기 절연층 상에 배치된 제1 회로 패턴; 상기 절연층 상에 배치되고, 상기 제1 회로 패턴과 수직으로 중첩되는 제1 오픈 부분을 포함하는 제1 보호층; 상기 제1 보호층의 상기 제1 오픈 부분과 수직으로 중첩된 상기 제1 회로 패턴 상에 배치된 제1 접속부; 및 상기 제1 접속부 상에 실장된 반도체 소자를 포함하고, 상기 제1 보호층은 상기 제1 오픈 부분을 포함하고, 제1 두께를 가지는 제1 영역과, 상기 제1 오픈 부분을 포함하지 않으며, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고, 상기 제1 영역의 상기 제1 두께는 상기 제1 회로 패턴의 제3 두께보다 작고, 상기 제1 오픈 부분을 구성하는 상기 제1 영역의 내측면과 상기 제1 회로 패턴의 외측면 사이에는 크레비스가 형성되고, 상기 제1 접속부의 적어도 일부는 상기 크레비스 내에 배치된다.
또한, 상기 제1 보호층은, 상기 제1 영역과 상기 제2 영역 사이의 경계에 구비되고, 상기 제1 보호층의 내측 방향으로 패인 패임부를 포함하고, 상기 제1 접속부의 적어도 일부는 상기 패임부 내에 배치된다.
실시 예는 절연층, 상기 절연층 상에 배치된 제1 회로 패턴 및 상기 절연층 상에 배치되고 상기 제1 회로 패턴과 수직으로 중첩되는 제1 오픈 부분을 포함하는 제1 보호층을 포함한다.
즉, 상기 제1 보호층은 상기 제1 오픈 부분을 포함하고, 상기 제1 오픈 부분에 인접한 제1 영역을 포함한다. 또한, 상기 제1 보호층은 상기 제1 영역에 인접한 제2 영역을 포함한다. 이때, 상기 제1 영역의 상면의 높이는 상기 제2 영역의 상면의 높이보다 낮다. 바람직하게, 상기 제1 영역의 상면의 높이는 상기 제1 회로 패턴의 상면의 높이보다 낮다. 이를 통해 실시 예는 보호층의 노광 해상력에 의해 보호층이 배치되지 않는 영역에 상기 제1 오픈 부분을 가지는 제1 영역 및 제2 영역을 포함하는 제1 보호층을 배치한다. 그리고, 상기 제1 영역은 상기 제1 회로 패턴과 실질적으로 동일한 폭을 가지는 제1 오픈 부분을 포함하면서, 상기 제1 회로 패턴의 주위를 둘러싸며 배치된다.
따라서, 실시 예는 다양한 스트레스에 의해 발생하는 데미지로부터 상기 제1 회로 패턴을 안정적으로 보호할 수 있다. 이를 통해 실시 예는 상기 제1 회로 패턴의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
이때, 상기 제1 보호층의 상기 제1 영역의 내측면과 상기 제1 회로 패턴의 외측면 사이에는 크레비스가 형성될 수 있다.
구체적으로, 상기 제1 영역의 내측면은 상기 제1 회로 패턴의 외측면과 접촉하는 제1 내측면과 상기 제1 회로 패턴의 외측면과 접촉하지 않으면서 상기 크레비스를 통해 제1 회로 패턴의 외측면으로부터 이격된 제2 내측면을 포함한다.
그리고, 실시 예는 상기 크레비스 내에 표면 처리층 및/또는 솔더가 배치될 수 있도록 한다. 이를 통해 실시 예는 상기 솔더의 배치에 의해 형성되는 금속 접합층과 상기 제1 보호층의 최상면 사이의 거리를 증가시킬 수 있다. 따라서, 실시 예는 상기 금속 접합층의 크랙 발생 가능성을 획기적으로 감소시킬 수 있고, 이에 따른 회로 기판 및 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
나아가, 실시 예는 상기 제1 보호층의 두께를 증가하지 않으면서, 상기 크레비스를 이용하여 상기 거리를 증가시킬 수 있다. 따라서, 실시 예는 회로 기판 및 반도체 패키지의 슬림화를 구현할 수 있다.
또한, 상기 제1 회로 패턴의 외측면은 상기 제1 보호층의 제1 영역의 외측면과 접촉하는 제1 외측면과, 상기 제1 보호층과 접촉하지 않는 제2 외측면을 포함한다. 그리고, 상기 제2 외측면의 표면 거칠기는 상기 제1 외측면의 표면 거칠기보다 클 수 있다. 이를 통해 실시 예는 상기 제2 외측면 상에 배치되는 상기 표면 처리층과 상기 제1 회로 패턴 사이의 밀착력을 확보할 수 있고, 이에 따른 회로 기판 및 이를 포함하는 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 영역의 두께를 조절하여 상기 제1 영역과 상기 제2 영역 사이의 경계에 내측 방향으로 패인 패임부가 형성되도록 한다. 그리고, 상기 패임부는 솔더 본딩 공정에서, 솔더와 같은 접속부로 채워질 수 있다. 그리고, 상기 패임부 내에 배치된 접속부는 앵커 기능을 할 수 있으며, 이를 통해 상기 접속부와 상기 제1 회로 패턴 사이의 접합력을 향상시킬 수 있다.
도 1은 비교 예에 따른 회로 기판을 나타낸 도면이다.
도 2는 도 1의 비교 예에서의 금속접합층(IMC)의 신뢰성 문제를 설명하기 위한 도면이다.
도 3은 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 4는 도 3의 회로 기판에 구비된 제1 회로 패턴을 나타낸 평면도이다.
도 5는 제1 실시 예에 따른 제1 보호층의 제1 오픈 부분 및 제1 회로 패턴을 나타낸 단면도이다.
도 6은 도 5의 제1 회로 패턴 상에 표면 처리층이 배치된 상태의 단면도이다.
도 7은 실시 예에 따른 제1 보호층의 제2 오픈 부분 및 제2 회로 패턴을 나타낸 단면도이다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 9는 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 10은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 11은 제5 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 12는 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 13 내지 도 18은 실시 예에 따른 회로 기판의 제조 방법을 제조 공정 순으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예를 상세하게 설명하면 다음과 같다.
- 비교 예 -
실시 예의 설명에 앞서, 본원의 실시 예의 회로 기판과 비교되는 비교 예에 대해 설명하기로 한다.
도 1은 비교 예에 따른 회로 기판을 나타낸 도면이고, 도 2는 도 1의 비교 예에서의 금속접합층(IMC)의 신뢰성 문제를 설명하기 위한 도면이다.
도 1을 참조하면, 비교 예에 따른 회로 기판은 절연층(10), 회로 패턴층(20), 보호층(30), 표면 처리층(40) 및 솔더(50)를 포함한다.
비교 예에서의 회로 기판은 칩(미도시)이나 외부 기판(미도시)을 부착하기 위해 회로 패턴층(20) 상에 솔더(50)가 배치된 구조를 가진다.
비교 예의 회로 기판은 절연층(10)을 포함한다. 또한, 비교 예의 회로 기판은 절연층(10) 상에 배치되는 회로 패턴층(20)을 포함한다. 상기 회로 패턴층(20)은 패드 및 트레이스를 포함한다. 상기 패드는 상기 회로 패턴층 중 상기 칩이나 외부 기판과의 접합을 위해 솔더(50)가 배치되는 전극 패턴을 의미한다. 상기 트레이스는 상기 복수의 패드 사이를 연결하는 가느다란 신호 라인을 의미할 수 있다.
또한, 비교 예의 회로 기판은 절연층(10) 상에 배치되는 보호층(30)을 포함한다.
상기 보호층(30)은 개구부를 포함한다. 구체적으로, 보호층(30)은 상기 회로 패턴층(20) 중 솔더(50)가 배치될 패드의 상면을 부분적으로 노출한다. 예를 들어, 상기 보호층(30)의 개구부는 상기 솔더(50)가 배치될 공간을 제공한다.
상기 보호층(30)의 개구부 내에는 표면 처리층(40)이 배치된다. 상기 표면 처리층(40)은 상기 보호층(30)의 개구부와 수직으로 중첩된 회로 패턴층(20) 상에 배치된다.
상기 표면 처리층(40)은 일정 두께를 가질 수 있다.
한편, 상기 표면 처리층(40) 상에는 상기 보호층(30)의 개구부를 채우며 솔더(50)가 배치된다. 이때, 상기 표면 처리층(40)과 상기 솔더(50)는 이종물질로 구성되며, 상기 표면 처리층(40)과 상기 솔더(50) 사이의 계면에는 금속접합층(IMC)이 형성된다.
이때, 비교 예에서의 상기 보호층(30)의 상면은 상기 금속 접합층(IMC)과 인접하게 위치한다. 이때, 상기 보호층(30)은 회로 기판의 사용 환경에서 열적 스트레스에 의해 수축 및 팽창이 발생한다. 그리고 상기 수축 및 팽창은 상기 보호층(30)의 상면 및 상기 개구부의 내벽을 따라 상기 금속 접합층(IMC)에 전달된다.
또한, 상기 회로 기판은 상기 솔더(50) 상에 칩이나 외부 장치의 메인 기판을 접합하고, 그에 따라 상기 칩이나 메인 기판을 몰딩하는 몰딩층(미도시)을 형성하는 공정을 진행한다. 이때, 상기 몰딩층의 형성 공정은 상기 보호층(30) 상에 몰딩액을 주입하는 것에 의해 이루어진다. 이때, 이때 상기 몰딩층의 형성 공정 시에 상기 몰딩액 주입을 위해 일정 압력이 가해지며, 상기 가해지는 압력은 상기 보호층(30)의 개구부의 내벽을 따라 상기 금속접합층(IMC)에 전달된다.
이때, 상기와 같이 비교 예에서는 상기 보호층(30)의 상면과 상기 금속접합층(IMC)이 인접하게 위치하고, 그에 따라 상기 발생하는 스트레스나 압력은 상기 금속 접합층(IMC)에 그대로 전달된다.
도 2에 도시된 바와 같이, 상기 스트레스나 압력이 상기 금속 접합층(IMC)에 전달되는 경우, 상기 전달되는 압력에 의해 상기 금속 접합층(IMC)에 크랙이 발생할 수 있다. 또한, 상기 금속 접합층(IMC)에 크랙이 발생하는 경우, 상기 솔더(50)가 상기 표면 처리층(40)으로부터 분리되는 물리적 신뢰성 문제가 발생한다.
또한, 상기 솔더(50)가 상기 표면 처리층(40)으로부터 분리되는 경우, 상기 솔더(50) 상에 연결된 칩이나 메인 보드도 상기 회로 기판으로부터 분리되며, 이에 따른 제품 신뢰성에 문제가 발생한다.
나아가, 상기 회로 기판 상에 배치되는 반도체 소자에서 제공되는 기능이 증가하고, 이에 의해 상기 회로 기판 상에 배치되는 반도체 소자의 개수 또는 상기 반도체 소자에 구비되는 단자의 개수가 증가하고 있다.
따라서, 상기 회로 패턴층은 상기 반도체 소자의 실장을 위해 미세화가 요구된다. 그러나 상기 회로 패턴층이 미세화되어도, 상기 보호층(30)에 형성 가능한 개구부의 사이즈에는 한계가 있다. 따라서, 상기 개구부의 사이즈는 상기 보호층(30)의 노광 해상력에 의해 결정된다. 이때, 일반적으로 형성 가능한 상기 개구부의 최소 사이즈는 50㎛ 수준이다.
이에 따라, 상기 반도체 소자와 연결되는 패드는 상기 개구부의 최소 사이즈의 한계에 의해 미세화가 어려운 문제가 있다.
또한, 최근에는 상기 반도체 소자와 연결되는 패드 상에는 상기 보호층을 배치하지 않고, 이를 통해 상기 패드의 미세화를 구현한다. 그러나 상기 보호층이 배치되지 않는 영역에 배치된 트레이스는 상기 보호층에 의해 보호되지 않고, 이에 의한 물리적 신뢰성 및/또는 전기적 신뢰성 문제가 발생하고 있다.
이에 따라, 실시 예는 비교 예의 회로 기판이 가지는 물리적 신뢰성 문제를 해결하도록 한다. 구체적으로, 실시 예는 회로 기판의 두께 증가 없이, 상기 보호층의 상면과 상기 금속 접합층(IMC) 사이의 거리를 증가시키도록 한다. 구체적으로, 실시 예에서는 상기 보호층의 상면과 상기 금속 접합층(IMC) 사이를 연결하는 보호층의 개구부의 내벽의 거리를 증가시킬 수 있도록 한다.
이를 통해 실시 예는 상기 발생하는 스트레스나 압력으로부터 상기 금속 접합층(IMC)을 안정적으로 보호할 수 있도록 하고, 이에 따른 상기 금속 접합층(IMC)의 물리적 신뢰성을 향상시킬 수 있도록 한다. 이를 통해 실시 예는 상기 금속 접합층의 물리적 신뢰성을 향상시킬 수 있도록 한다.
나아가, 실시 예는 반도체 소자와 연결되는 패드를 미세화하면서, 상기 패드와 수직으로 중첩되는 개구부를 포함하는 보호층을 형성한다. 이를 통해 실시 예는 반도체 소자의 실장 영역에 배치되는 패드나 트레이스를 안정적으로 보호할 수 있도록 한다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 반도체 소자가 실장될 수 있다.
상기 반도체 소자는 능동소자 및/또는 수동소자를 포함할 수 있다. 능동소자는 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC) 형태의 반도체칩일 수 있다. 반도체칩은 로직 칩, 메모리칩 등일 수 있다. 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU) 등일 수 있다. 예를 들어, 로직 칩은 센트랄 프로세서(CPU), 그래픽 프로세서(GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 적어도 하나를 포함하는 AP 이거나, 또는 아날로그-디지털 컨버터, ASIC(application-specific IC) 등이거나, 또는 지금까지 나열한 것들의 특정 조합을 포함하는 칩 세트일 수 있다.
메모리 칩은 HBM 등의 스택 메모리일 수 있다. 또한, 메모리 칩은 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩을 포함할 수 있다.
한편, 실시 예의 반도체 패키지가 적용되는 제품군은 CSP(Chip Scale Package), FC-CSP(Flip Chip-Chip Scale Package), FC-BGA(Flip Chip Ball Grid Array), POP (Package On Package) 및 SIP(System In Package) 중 어느 하나일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
- 회로 기판 -
이하에서는 실시 예의 회로 기판에 대해 설명하기로 한다.
회로 기판은 반도체 소자 또는 칩이 실장되기 이전의 기판을 의미한다.
도 3은 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 4는 도 3의 회로 기판에 구비된 제1 회로 패턴을 나타낸 평면도이고, 도 5는 제1 실시 예에 따른 제1 보호층의 제1 오픈 부분 및 제1 회로 패턴을 나타낸 단면도이고, 도 6은 도 5의 제1 회로 패턴 상에 표면 처리층이 배치된 상태의 단면도이며, 도 7은 실시 예에 따른 제1 보호층의 제2 오픈 부분 및 제2 회로 패턴을 나타낸 단면도이다.
이하에서는 도 3 내지 도 7을 참조하여, 실시 예에 따른 회로 기판에 대해 설명하기로 한다.
실시 예의 회로 기판은 적어도 1개의 반도체 소자를 실장할 수 있는 실장 공간을 제공한다.
예를 들어, 제1 실시 예의 회로 기판은 1개의 반도체 소자를 실장하기 위한 실장 공간을 제공할 수 있고, 이와 다르게 2개 이상의 반도체 소자를 실장하기 위한 복수의 실장 공간을 제공할 수 있다.
또한, 제1 실시 예의 회로 기판에는 1개의 로직 칩이 실장될 수 있다. 또한, 제1 실시 예의 회로 기판에는 서로 다른 종류의 적어도 2개의 로직 칩이 실장될 수 있다. 또한, 제1 실시 예의 회로 기판에는 적어도 1개의 로직 칩 및 적어도 1개의 메모리 칩이 실장될 수 있다.
도 3을 참조하면, 제1 실시 예의 회로 기판(100)은 절연층(110)을 포함한다. 상기 절연층(110)은 1층 이상의 층수를 가질 수 있다. 바람직하게, 상기 절연층(110)은 다층 구조를 가질 수 있다. 이때, 도면상에는 상기 절연층(110)이 1층으로 구성되는 것으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 상기 절연층(110)은 수직 방향으로 적층 구조를 가지는 복수의 절연층을 포함할 수 있다.
이하에서는 설명의 편의를 위해 상기 절연층(110)을 1개의 층으로 도시하여 설명한다.
상기 절연층(110)은 리지드(rigid)하거나 또는 플렉서블(flexible)할 수 있다.
일 예로, 상기 절연층(110)은 프리프레그를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 수지에 유리 섬유가 함침된 프리프레그일 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다.
또한, 상기 절연층(110)은 소다라임유리(soda lime glass) 또는 알루미노실리케이트유리 등의 화학 강화/반강화유리를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 폴리이미드(Polyimide, PI), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 프로필렌 글리콜(propylene glycol, PPG) 폴리 카보네이트(PC) 등의 강화 혹은 연성 플라스틱을 포함할 수 있다. 예를 들어, 절연층(110)은 사파이어를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 광등방성 필름을 포함할 수 있다. 예를 들어, 상기 절연층(110)은 COC(Cyclic Olefin Copolymer), COP(Cyclic Olefin Polymer), 광등방 폴리카보네이트(polycarbonate, PC) 또는 광등방 폴리메틸메타크릴레이트(PMMA)를 포함할 수 있다. 예를 들어, 상기 절연층(110)은 무기 필러 및 절연 수지를 포함하는 재료로 형성될 수 있다. 예를 들어, 상기 절연층(110)은 열경화성 수지 또는 열가소성 수지에 실리카 또는 알루미나의 무기필러가 배치된 구조를 가질 수 있다. 예를 들어, 상기 절연층(110)은 ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine), PID(Photo Imagable Dielectric resin), BT 등이 사용될 수 있다. 예를 들어, 상기 절연층(110)은 RCC(Resin coated copper)를 포함할 수 있다.
상기 절연층(110)은 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 절연층(110)이 복수의 층을 포함하는 경우, 상기 복수의 층이 각각의 두께는 10㎛ 내지 60㎛의 범위를 만족할 수 있다. 바람직하게, 상기 절연층(110)은 15㎛ 내지 55㎛의 범위의 두께를 만족할 수 있다. 더욱 바람직하게, 상기 절연층(110)은 18㎛ 내지 52㎛의 범위의 두께를 만족할 수 있다.
상기 절연층(110)의 두께는 두께 방향으로 상호 인접하게 배치된 복수의 회로 패턴층 사이의 수직 거리를 의미할 수 있다. 예를 들어, 절연층(110)의 두께는 제1 회로 패턴층(120) 및 제2 회로 패턴층(130) 사이의 수직 거리를 의미할 수 있다. 예를 들어, 절연층(110)의 두께는 상기 제1 회로 패턴층(120)의 하면과 제2 회로 패턴층(130)의 상면 사이의 수직 거리를 의미할 수 있다.
상기 절연층(110)의 두께가 10㎛ 미만이면, 회로 기판(100)의 휨 특성이 저하될 수 있다. 예를 들어, 상기 절연층(110)의 두께가 10㎛ 미만이면, 상기 절연층(110)의 표면에 배치된 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)이 안정적으로 배치되지 못하고, 이에 따른 전기적 신뢰성 및/또는 물리적 신뢰성 문제가 발생할 수 있다. 또한, 상기 절연층(110)의 두께가 10㎛ 미만이면, 상기 절연층(110) 상에 상기 제1 회로 패턴층(120) 또는 제2 회로 패턴층(130)을 형성하는 공정에서의 공정 특성이 저하될 수 있다.
또한, 상기 절연층(110)의 두께가 60㎛를 초과하면, 상기 회로 기판(100)의 전체적인 두께가 증가하고, 이에 따른 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 절연층(110)의 두께가 60㎛를 초과하면, 상기 제1 회로 패턴층(120) 및/또는 제2 회로 패턴층(130)의 미세화가 어려울 수 있다. 예를 들어, 상기 절연층(110)의 두께가 60㎛를 초과하면, 상기 제1 회로 패턴층(120) 및/또는 제2 회로 패턴층(130)의 폭 및 인접한 패턴 사이의 간격을 12㎛ 이하, 10㎛ 이하, 8㎛ 이하 또는 6㎛ 이하로 형성하기 어려울 수 있다. 그리고, 상기 제1 회로 패턴층(120) 및/또는 제2 회로 패턴층(130)의 미세화가 어려우면, 회로 집적도가 저하되고, 이에 따라 신호 전송 거리의 증가에 따른 신호 전송 손실이 증가할 수 있다.
제1 실시 예의 회로 기판(100)은 절연층(110) 상에 배치된 회로 패턴층을 포함한다.
예를 들어, 제1 실시 예의 회로 기판(100)은 절연층(110)의 상면에 배치된 제1 회로 패턴층(120)을 포함한다. 또한, 회로 기판(100)은 절연층(110)의 하면에 배치된 제2 회로 패턴층(130)을 포함한다.
상기 제1 회로 패턴층(120)은 위치 또는 기능에 따라 복수의 회로 패턴으로 구분될 수 있다.
예를 들어, 상기 제1 회로 패턴층(120)은 제1 회로 패턴(120-1) 및 제2 회로 패턴(120-2)을 포함할 수 있다. 상기 제1 회로 패턴(120-1) 및 제2 회로 패턴(120-2) 중 적어도 하나는 상기 회로 기판(100)의 반도체 소자 실장 영역에 배치될 수 있다.
예를 들어, 상기 제1 회로 패턴(120-1) 및 제2 회로 패턴(120-2) 중 적어도 하나는 반도체 소자의 단자와 연결되는 실장 패드를 포함할 수 있다.
또한, 상기 제1 회로 패턴(120-1) 및 제2 회로 패턴(120-2) 중 적어도 하나는 외부 기판과 결합되는 단자 패드를 포함할 수 있다.
또한, 상기 제1 회로 패턴(120-1) 및 제2 회로 패턴(120-2) 중 적어도 하나는 인터포저 또는 전자 디바이스의 메인 보드와 결합되는 단자 패드를 포함할 수 있다. 이때, 상기 인터포저는 반도체 소자 기능을 포함하는 액티브 인터포저일 수 있다. 이와 다르게 상기 인터포저는 복수의 구성 요소 사이에서 신호 중계 기능을 하는 패시브 인터포저일 수 있다.
한편, 상기 제1 회로 패턴(120-1) 및 제2 회로 패턴(120-2)은 이들의 폭에 의해 상호 구분될 수 있다. 예를 들어, 상기 제1 회로 패턴(120-1)은 상기 제2 회로 패턴(120-2)의 폭보다 상대적으로 작은 폭을 가질 수 있다.
바람직하게, 상기 제1 회로 패턴(120-1)은 반도체 소자의 단자와 연결되는 실장 패드를 포함할 수 있다. 또한, 상기 제2 회로 패턴(120-2)은 외부 기판 등과 연결되는 단자 패드를 포함할 수 있다. 따라서, 상기 제1 회로 패턴(120-1)은 상기 반도체 소자의 단자에 대응하는 미세 패턴일 수 있다.
이때, 최근 반도체 소자에서 제공되는 기능의 증가에 따라 상기 반도체 소자에 구비되는 단자의 개수 또는 회로 기판에 실장되는 반도체 소자의 개수가 증가하고 있다.
따라서, 상기 제1 회로 패턴층(120)의 제1 회로 패턴(120-1)의 미세화가 요구된다. 그러나 비교 예에서는 상기 보호층의 오픈 부분의 사이즈 한계, 언더 컷, 및 금속 접합층의 신뢰성 문제로 인해 상기 제1 회로 패턴층(120)의 제1 회로 패턴(120-1)을 미세화하는데 한계가 있었다. 즉, 제1 회로 패턴(120-1)이 미세화되는 경우, 상기 제1 회로 패턴(120-1)의 폭에 대응하는 사이즈의 오픈 부분을 형성할 수 없거나, 상기 언더 컷에 의해 이웃하는 복수의 패턴들 사이가 솔더에 의해 서로 연결되거나, 상기 금속 접합층의 신뢰성이 더욱 감소하는 문제가 있다.
즉, 상기 제1 회로 패턴(120-1)의 복수의 패턴들 사이의 간격이 감소하는 경우, 회로 집적도를 향상시킬 수 있다. 그러나 상기 복수의 패턴들 사이의 간격이 감소하는 경우, 상기 복수의 패턴들에 대응하는 오픈 부분을 상기 제1 보호층(150)에 형성하지 못하는 문제가 발생할 수 있다.
또한, 상기 제1 회로 패턴(120-1)의 폭이 감소하거나, 복수의 패턴들 사이의 간격이 감소하는 경우, 금속 접합층의 접합 면적이 감소하고, 이에 의해 상기 금속 접합층의 물리적 신뢰성이 더욱 저하될 수 있다.
따라서, 실시 예는 상기 제1 보호층(150)이 오픈 부분을 포함하면서, 상기 제1 보호층(150)의 상면이 단차 구조를 가지도록 한다. 이를 통해 실시 예는 상기 제1 보호층(150)의 최상면과 상기 제1 회로 패턴(120-1) 사이의 거리를 최대한 증가시킨다. 구체적으로, 상기 금속 접합층의 물리적 신뢰성을 향상시키기 위해서는 상기 제1 보호층(150)의 최상면과 상기 제1 회로 패턴(120-1) 사이의 거리가 증가되어야 한다. 이를 위해, 상기 제1 보호층(150)의 두께를 증가시킬 수도 있다. 그러나, 상기 제1 보호층(150)의 두께가 증가하는 경우, 상기 제1 보호층(150)에 상기 제1 회로 패턴(120-1)에 대응하는 사이즈를 가진 오픈 부분을 형성하기 어려울 수 있다. 나아가, 상기 제1 보호층(150)의 두께가 증가하는 경우, 이에 따른 회로 기판의 두께가 증가하고, 이에 따른 반도체 패키지의 전체적인 두께가 증가하게 된다.
이에 따라, 실시 예에서는 상기 제1 보호층(150)의 두께를 증가시키지 않으면서, 상기 제1 보호층(150)과 상기 제1 회로 패턴(120-1) 사이에 구비되는 상기 제1 보호층(150)의 오픈 부분의 내벽의 길이를 증가시킨다.
이는, 이하에서 설명되는 제1 보호층(150)의 오픈 부분의 형상 및 상기 오픈 부분과 수직으로 중첩되는 제1 회로 패턴(120-1)의 형상에 의해 달성될 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명한다.
한편, 회로 기판(100)의 절연층(110)이 복수의 층을 포함하는 경우, 상기 제1 회로 패턴층(120)은 절연층(110)의 복수의 층 중 최상측에 배치된 절연층의 상면에 배치될 수 있고, 상기 제2 회로 패턴층(130)은 절연층(110)의 복수의 층 중 최하측에 배치된 절연층의 하면에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 외층 회로 패턴층을 나타낸 것일 수 있으나, 이에 한정되지 않는다.
한편, 상기 절연층(110)이 복수의 층을 포함하는 경우, 상기 복수의 층 사이에는 추가적인 내층 회로 패턴층이 배치될 수 있을 것이다.
도 4를 참조하면, 상기 제1 회로 패턴(120-1)은 로직 칩과 같은 반도체 소자가 실장되는 영역에 배치된다. 이에 따라, 상기 제1 회로 패턴(120-1)은 미세 패턴을 포함할 수 있다. 도 4의 (a)는 실시 예의 제1 보호층(150)이 제거된 상태의 제1 회로 패턴(120-1)을 나타낸 평면도이고, 도 4의 (b)는 도 4의 (a)의 A-A' 방향을 따른 단면도이다.
상기 제1 회로 패턴(120-1)은 반도체 소자의 단자 또는 인터포저의 패드에 대응하는 패드(120-11) 및 상기 패드(120-11)와 연결되는 트레이스(120-12)를 포함한다.
상기 제1 회로 패턴(120-1)은 미세화가 요구된다. 예를 들어, 상기 제1 회로 패턴(120-1)은 제한된 공간 내에서 반도체 소자의 모든 단자 또는 인터포저의 모든 패드와 연결되면서, 이들 사이를 연결하는 트레이스를 배치해야 한다. 이에 따라, 상기 제1 회로 패턴(120-1)은 미세 패턴을 포함할 수 있다.
또한, 5G, 사물인터넷(IOT, Internet of Things), 화질 증가, 통신 속도 증가 등의 이유로, 상기 제1 프로세서 칩 및 상기 제2 프로세서 칩 내에서의 단자의 개수가 점차 증가하고 있다. 이에 따라, 하나의 반도체 소자에서 모든 기능을 제공하지 못하거나, 하나의 반도체 소자에 구비되는 단자의 개수가 증가하고 있다.
이에 따라, 상기 제1 회로 패턴(120-1)은 초미세화가 요구될 수 있다.
상기 제1 회로 패턴(120-1)의 패드(120-11)는 상기 회로 기판상에 실장될 반도체 소자의 단자에 대응된다. 이에 따라, 상기 패드(120-11)의 개수는 상기 반도체 소자의 단자의 개수에 대응된다.
상기 패드(120-11)는 제1 수평 방향으로의 폭과 상기 제1 수평 방향과 수직한 제2 수평 방향으로의 폭이 서로 다를 수 있다. 이때, 상기 패드(120-11)는 이웃하는 패드나 트레이스의 이격 방향으로의 폭이 상기 이격 방향과 수직한 방향으로의 폭보다 작을 수 있다. 그리고 상기 패드(120-11)의 폭 중 상기 이격 방향으로의 폭이 회로 집적도에 큰 영향을 준다. 상기 이격 방향은 상기 제1 수평 방향을 의미할 수 있다.
즉, 상기 패드(120-11)는 상기 제1 수평 방향으로의 폭이 상기 제2 수평 방향으로의 폭보다 작은 타원형을 가질 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 패드(120-11)는 전체적으로 상기 제1 수평 방향으로의 폭을 가진 원형 형상을 가질 수 있다.
상기 패드(120-11)의 폭(W1)은 3㎛ 내지 30㎛일 수 있다. 예를 들어, 상기 패드(120-11)의 폭(W1)은 4㎛ 내지 28㎛일 수 있다. 예를 들어, 상기 패드(120-11)의 폭(W1)은 5㎛ 내지 25㎛일 수 있다.
상기 패드(120-11)의 폭(W1)이 3㎛보다 작으면, 상기 반도체 소자의 단자와 연결되는 접속부의 배치가 어려울 수 있다. 상기 패드(120-11)의 폭(W1)이 3㎛보다 작으면, 상기 패드(120-11)와 상기 반도체 소자 사이의 연결 신뢰성이 저하될 수 있다. 상기 패드(120-11)의 폭(W1)이 30㎛보다 크면, 제한된 공간 내에 상기 반도체 소자와 연결되는 패드들을 모두 배치하기 어려울 수 있다. 상기 패드(120-11)의 폭(W1)이 30㎛보다 크면, 회로 기판의 사이즈가 증가할 수 있다. 상기 패드(120-11)의 폭(W1)이 30㎛보다 크면, 이웃하는 패턴들 사이의 간격이 좁아지고, 이에 의해 회로 쇼트와 같은 신뢰성 문제가 발생할 수 있다.
또한, 상기 제1 회로 패턴(120-1)은 상기 패드(120-11)와 연결되는 트레이스(120-12)를 포함한다. 상기 트레이스(120-12)는 상기 패드(120-11)와 연결되는 가늘고 긴 신호 라인을 의미할 수 있다. 또한, 상기 제1 회로 패턴(120-1) 상에 2개의 반도체 소자를 실장하는 경우, 상기 트레이스(120-12)는 상기 2개의 반도체 사이를 연결하는 신호 라인을 포함할 수 있다.
이에 따라, 상기 트레이스(120-12)는 초미세화된 패턴을 포함할 수 있다. 예를 들어, 상기 트레이스(120-12)의 선폭(W2)은 1㎛ 내지 10㎛의 범위를 만족할 수 있다. 예를 들어, 상기 트레이스(120-12)의 선폭(W2)은 1.2㎛ 내지 8㎛의 범위를 만족할 수 있다. 예를 들어, 상기 트레이스(120-12)의 선폭(W2)은 1.5㎛ 내지 7㎛의 범위를 만족할 수 있다. 상기 트레이스(120-12)의 선폭(W2)이 1㎛보다 작으면, 상기 트레이스(120-12)의 저항이 증가하고, 이에 따른 반도체 소자와의 정상적인 통신이 어려울 수 있다. 또한, 상기 트레이스(120-12)의 선폭(W2)이 1㎛보다 작으면, 일반적인 회로 패턴 제조 공정을 적용하기 어려울 수 있다. 상기 트레이스(120-12)의 선폭(W2)이 1㎛보다 작으면, 다양한 요인에 의해 발생하는 스트레스에 의해 상기 트레이스(120-12)가 무너지는 물리적 신뢰성 문제가 발생할 수 있다. 상기 트레이스(120-12)의 선폭(W2)이 10㎛보다 크면, 제한된 공간 내에서 상기 반도체 소자의 단자들과 연결되는 모든 신호 라인을 배치하기 어려울 수 있다. 예를 들어, 상기 트레이스(120-12)의 선폭(W2)이 10㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 모두 배치하기 어려울 수 있다. 예를 들어, 상기 트레이스(120-12)의 선폭(W2)이 10㎛보다 크면, 회로 집적도가 저하될 수 있다.
한편, 상기 제1 회로 패턴(120-1)은 상호 일정 간격(W3) 이격될 수 있다. 상기 간격(W3)은 상기 제1 회로 패턴(120-1)의 패드(120-11)들 사이의 이격 간격을 의미할 수 있다. 또한, 상기 간격(W3)은 상기 제1 회로 패턴(120-1)의 트레이스들 사이의 이격 간격을 의미할 수 있다. 또한, 상기 간격(W3)은 상기 제1 회로 패턴(120-1)의 서로 인접한 패드(120-11)와 트레이스(120-12) 사이의 이격 간격을 의미할 수 있다.
상기 간격(W3)은 1㎛ 내지 10㎛의 범위를 가질 수 있다. 상기 간격(W3)은 1.2㎛ 내지 8㎛의 범위를 가질 수 있다. 상기 간격(W3)은 1.5㎛ 내지 7㎛의 범위를 가질 수 있다. 상기 간격(W3)이 1㎛보다 작으면, 상호 이웃하는 트레이스나 패드들이 서로 연결되어 전기적 쇼트가 발생하는 문제가 있다. 예를 들어, 상기 간격(W3)이 10㎛보다 크면, 제한된 공간 내에서 복수의 프로세서 칩 사이를 연결하기 위한 트레이스를 모두 배치하기 어려울 수 있다.
제1 실시 예의 회로 기판(100)은 관통 전극(140)을 포함할 수 있다. 상기 관통 전극(140)은 상기 절연층(110)을 관통할 수 있다. 바람직하게, 상기 관통 전극(140)은 상기 제1 회로 패턴층(120)과 제2 회로 패턴층(130) 사이를 전기적으로 연결하도록 상기 절연층(110)을 관통할 수 있다. 이때, 회로 기판(100)이 복수의 층 구조를 가지는 경우, 상기 관통 전극(140)은 수직 방향으로 이격되면서, 서로 이웃하는 회로 패턴층 사이를 전기적으로 연결할 수 있다.
한편, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 전기적 신호를 전달하는 배선으로, 전기 전도성이 높은 금속 물질로 형성될 수 있다. 이를 위해, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
상기 제1 회로 패턴층(120)의 두께(T1, 도 5 참조)는 5㎛ 내지 30㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로 패턴층(120)의 두께(T1)는 6㎛ 내지 25㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴층(120)의 두께(T1)는 7㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(120)의 두께(T1)는 상기 제1 회로 패턴층(120)의 하면에서 상면까지의 수직 거리를 의미할 수 있다. 이때, 상기 제1 회로 패턴층(120)의 상면 또는 하면이 단차를 가지는 경우, 상기 제1 회로 패턴층(120)의 두께(T1)는 상기 제1 회로 패턴층(120)의 최하단에서 최상단까지의 수직 거리를 의미할 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 제1 회로 패턴층(120)의 두께(T1)는 전체 영역에서의 평균 두께를 의미할 수도 있을 것이다.
상기 제1 회로 패턴층(120)의 두께(T1)가 5㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 두께(T1)가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(120)의 두께(T1)가 30㎛를 초과하는 경우에는 상기 제1 회로 패턴층(120)의 선폭이 증가하고, 이에 따른 회로 집적도가 감소할 수 있다.
한편, 상기 제2 회로 패턴층(130)의 두께는 상기 제1 회로 패턴층(120)의 두께(T1)에 대응할 수 있다.
상기 관통 전극(140)은 상기 절연층(110)을 관통하는 관통 홀 내부를 전도성 물질로 충진하여 형성할 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있다. 또한, 상기 관통 홀이 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있다. 또한, 상기 관통 홀이 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용할 수 있다.
한편, 제1 실시 예의 회로 기판(100)은 보호층을 포함할 수 있다.
예를 들어, 회로 기판(100)은 절연층(110) 상에 배치된 제1 보호층(150)을 포함할 수 있다. 예를 들어, 회로 기판(100)은 절연층(110) 하에 배치된 제2 보호층(160)을 포함할 수 있다.
상기 제1 보호층(150) 및 제2 보호층(160)은 레지스트(resist)층일 수 있다. 바람직하게, 상기 제1 보호층(150) 및 제2 보호층(160)은 유기 고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(150) 및 제2 보호층(160)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 상기 제1 보호층(150) 및 제2 보호층(160)은 수지, 경화제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다.
상기 제1 보호층(150) 및 제2 보호층(160)의 각각의 두께는 제1 회로 패턴층(120) 및 제2 회로 패턴층(130)의 각각의 두께보다 클 수 있다.
다시 말해서, 상기 제1 보호층(150)의 두께는 상기 제1 회로 패턴층의 두께보다 클 수 있다. 또한, 상기 제2 보호층(160)의 두께는 상기 제2 회로 패턴층(130)의 두께보다 클 수 있다.
상기 제1 보호층(150)의 두께는 상기 제1 보호층(150)의 오픈 부분을 포함하지 않는 영역에서, 상기 제1 보호층(150)의 하면에서 상면까지의 수직 거리를 의미할 수 있다. 예를 들어, 제1 보호층(150)의 두께는 상기 제1 보호층(150)의 제2 영역(R2, 도 5 참조)에서의 두께(T4, 도 5 참조)를 의미할 수 있다.
상기 제1 보호층(150)의 두께(T4)는 6.7㎛ 내지 35.0㎛의 범위를 만족할 수 있다. 바람직하게, 상기 제1 보호층(150)의 두께(T1)는 7.3㎛ 내지 32㎛의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 보호층(150)의 두께(T1)는 8.0㎛ 내지 30㎛의 범위를 만족할 수 있다.
상기 제1 보호층(150)의 두께가 30㎛를 초과하면, 회로 기판의 두께 및 반도체 패키지의 두께가 증가할 수 있다. 또한, 상기 제1 보호층(150)의 두께가 6.7㎛ 미만이면, 상기 제1 회로 패턴층이 안정적으로 보호되지 않을 수 있고, 이에 의해 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
또한, 상기 제2 보호층(160)은 상기 제1 보호층(150)의 두께에 대응하는 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
한편, 상기 제1 보호층(150)은 적어도 하나의 오픈 부분을 포함한다. 또한, 상기 제2 보호층(160)은 적어도 하나의 오픈 부분을 포함한다.
상기 제1 보호층(150)은 제1 오픈 부분(OP1)을 포함할 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 제1 회로 패턴(120-1)과 수직으로 중첩되는 제1 오픈 부분(OP1)을 포함할 수 있다.
또한, 상기 제1 보호층(150)은 제2 오픈 부분(OP2)을 포함할 수 있다. 예를 들어, 상기 제1 보호층(150)은 상기 제2 회로 패턴(120-2)과 수직으로 중첩되는 제2 오픈 부분(OP2)을 포함할 수 있다.
또한, 상기 제2 보호층(160)은 상기 제2 회로 패턴층(130)과 수직으로 중첩되는 적어도 하나의 제3 오픈 부분을 포함할 수 있다.
그리고, 상기 제1 보호층(150)은 복수의 영역으로 구분될 수 있다.
상기 제1 보호층(150)은 상기 제1 오픈 부분(OP1)을 포함하는 제1 영역(R1)을 포함할 수 있다. 또한, 상기 제1 보호층(150)은 상기 제1 오픈 부분(OP1)을 포함하지 않으면서 상기 제1 영역(R1)에 인접한 제2 영역(R2)을 포함할 수 있다.
또한, 상기 제1 보호층(150)은 상기 제2 오픈 부분(OP2)을 포함하는 제3 영역(R3)을 포함할 수 있다. 또한, 상기 제1 보호층(150)은 상기 제2 오픈 부분(OP2)을 포함하지 않으면서 상기 제3 영역(R3)에 인접한 제4 영역(R4)을 포함할 수 있다.
이때, 상기 제2 영역(R2) 및 제4 영역(R4)은 상기 제1 오픈 부분(OP1) 및 제2 오픈 부분(OP2)을 포함하지 않는 영역이다. 그리고, 상기 제1 보호층(150)에서의 상기 제2 영역(R2) 및 제4 영역(R4)은 서로 연결된 하나의 영역을 구성할 수 있다. 따라서, 상기 제1 보호층(150)의 일부 영역은 제2 영역(R2) 및 제4 영역(R4) 중 어느 하나를 의미할 수 있고, 이와 다르게 제2 영역(R2) 및 제4 영역(R4)을 모두 의미할 수도 있다.
이하에서는 상기 제1 보호층(150)에 형성되는 제1 오픈 부분(OP1) 및 제2 오픈 부분(OP2)과 함께, 상기 제1 회로 패턴(120-1) 및 제2 회로 패턴(120-2)의 형상에 대해 구체적으로 설명한다.
도 5를 참조하면, 상기 제1 보호층(150)은 제1 오픈 부분(OP1)을 포함한다.
상기 제1 오픈 부분(OP1)은 상기 제1 회로 패턴(120-1)에 대응할 수 있다. 구체적으로, 상기 제1 보호층(150)은 상기 제1 회로 패턴(120-1)과 수직으로 중첩되는 상기 제1 오픈 부분(OP1)을 포함할 수 있다.
상기 제1 오픈 부분(OP1)은 상기 제1 보호층(150)의 제1 영역(R1)에서, 상기 제1 회로 패턴(120-1)의 상면을 노출하는 영역을 의미할 수 있다. 예를 들어, 상기 제1 오픈 부분(OP1)은 상기 제1 보호층(150)의 제1 영역(R1)에서, 상기 제1 회로 패턴(1201)과 수직으로 중첩되는 영역을 의미할 수 있다.
이때, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)는 상기 제1 회로 패턴(120-1)의 두께(T1)보다 작다. 이에 의해, 상기 제1 오픈 부분(OP1)은 상기 제1 회로 패턴(120-1)이 배치된 영역에서, 상기 제1 회로 패턴(120-1)에 의해 상기 제1 보호층(150)이 배치되지 않은 영역을 의미할 수 있다.
따라서, 상기 제1 보호층(150)의 제1 오픈 부분(OP1)의 폭은 상기 제1 회로 패턴(120-1)의 폭에 대응할 수 있다. 여기에서, 대응한다는 것은 상기 제1 보호층(150)의 제1 오픈 부분(OP1)의 폭과 제1 회로 패턴(120-1)의 폭의 차이가 2㎛ 이하, 1.5㎛ 이하, 1.0㎛ 이하, 0.8㎛ 이하, 또는 0.5㎛ 이하인 것을 의미할 수 있다.
바람직하게, 상기 제1 보호층(150)은 상기 제1 회로 패턴(120-1)의 상면을 덮은 상태에서, 상기 제1 회로 패턴(120-1)의 두께 미만으로 상기 제1 보호층(150)을 씨닝(thinning)하는 것에 의해 형성된다. 이때, 상기 씨닝되는 영역은 상기 제1 보호층(150)의 제1 영역(R1)이라 할 수 있다. 그리고, 상기 씨닝된 상기 제1 보호층(150)의 상기 제1 영역(R1) 중 상기 회로 패턴(120-1)이 배치된 영역(또는 상기 제1 회로 패턴과 수직으로 중첩된 영역)을 상기 제1 오픈 부분(OP1)이라고 할 수 있다. 이에 따라, 상기 제1 보호층(150)의 상기 제1 오픈 부분(OP1)의 폭은 상기 제1 회로 패턴(120-1)의 폭과 동일할 수 있다. 바람직하게, 상기 제1 보호층(150)의 상기 제1 오픈 부분(OP1)의 폭은 상기 제1 회로 패턴(120-1)의 하면의 폭과 동일할 수 있다. 이에 따라, 상기 제1 보호층(150)은 상기 제1 오픈 부분(OP1)을 포함하면서, 상기 제1 회로 패턴(120-1)의 측면의 일부를 덮으며 배치될 수 있다.
구체적으로, 상기 제1 보호층(150)은 상기 제1 오픈 부분(OP1)이 형성된 위치를 기준으로 복수의 영역으로 구분될 수 있다.
예를 들어, 상기 제1 보호층(150)은 상기 제1 오픈 부분(OP1)을 포함하며 상기 제1 오픈 부분(OP1)과 인접한 제1 영역(R1)을 포함한다. 또한, 상기 제1 보호층(150)은 상기 제1 영역(R1)에 인접하면서 상기 제1 영역(R1)과 단차를 가지는 제2 영역(R2)을 포함할 수 있다.
상기 제1 보호층(150)의 상기 제1 영역(R1)은 상기 제1 회로 패턴(120-1)과 수직으로 중첩되는 제1 오픈 부분(OP1)을 포함한다. 바람직하게, 상기 제1 보호층(150)의 상기 제1 영역(R1)은 상기 제1 회로 패턴(120-1)의 하면의 폭과 동일한 제1 오픈 부분(OP1)을 포함한다.
상기 제1 보호층(150)의 상기 제1 영역(R1)의 상면의 높이는 상기 제2 영역(R2)의 상면의 높이와 다르다. 바람직하게, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)는 상기 제1 보호층(150)의 상기 제2 영역(R2)의 두께(T4)보다 작다.
상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)는 상기 제1 회로 패턴(120-1)의 두께(T1)를 기준으로 결정될 수 있다. 바람직하게, 상기 제1 보호층(150)의 제1 영역(R1)의 두께(T3)는 상기 제1 회로 패턴(120-1)의 두께(T1)보다 작다.
예를 들어, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)는 상기 제1 회로 패턴(120-1)의 두께(T1)의 20% 내지 90%의 범위를 만족할 수 있다. 바람직하게, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)는 상기 제1 회로 패턴(120-1)의 두께(T1)의 25% 내지 85%의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)는 상기 제1 회로 패턴(120-1)의 두께(T1)의 27% 내지 83%의 범위를 만족할 수 있다.
상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)가 상기 제1 회로 패턴(120-1)의 두께(T1)의 20% 미만이면, 상기 제1 회로 패턴(120-1)의 물리적 및/또는 전기적 신뢰성이 저하될 수 있다. 구체적으로, 상기 제1 보호층(150)의 상기 제1 영역(R1)은 미세 패턴인 상기 제1 회로 패턴(120-1)의 패드(120-11) 및/또는 트레이스(120-12)를 지지하는 기능을 할 수 있다. 그리고, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)가 상기 제1 회로 패턴(120-1)의 두께(T1)의 20% 미만이면, 상기 지지 기능에 의한 효과가 미비할 수 있다.
또한, 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)가 상기 제1 회로 패턴(120-1)의 두께(T1)의 90%를 초과하면, 상기 제1 회로 패턴(120-1)의 상면의 일부에 상기 제1 보호층(150)의 잔류 레진이 존재할 수 있다. 그리고, 상기 제1 회로 패턴(120-1)의 상면에 상기 제1 보호층(150)의 잔류 레진이 존재하는 경우, 상기 제1 회로 패턴(120-1)의 전기적 신뢰성이 저하될 수 있다.
이때, 상기 제1 보호층(150)의 상기 제1 영역(R1)은 상기 제1 회로 패턴(120-1)의 측면의 일부를 덮으며 배치된다.
이때, 상기 제1 회로 패턴(120-1)은 상면을 향할수록 폭이 변화하는 영역을 포함할 수 있다. 바람직하게, 상기 제1 회로 패턴(120-1)은 상기 제1 회로 패턴(120-1)의 상면을 향할수록 폭이 감소하는 영역을 포함할 수 있다. 이때, 상기 제1 회로 패턴(120-1)에서, 상기 폭이 감소하기 시작하는 위치는 상기 제1 보호층(150)의 상기 제1 영역(R1)의 상면보다 낮게 위치할 수 있다.
이에 따라, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 내측면(바람직하게, 상기 제1 영역(R1)에 형성된 제1 오픈 부분(OP1)의 측벽)의 적어도 일부는 상기 제1 회로 패턴(120-1)의 측면과 접촉하지 않을 수 있다. 예를 들어, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 내측면과 상기 제1 회로 패턴(120-1)의 외측면 사이에는 크레비스(crevice)가 형성될 수 있다. 구체적으로, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 내측면은 상기 제1 보호층(150)의 상기 제1 영역(R1)의 하면에 인접하고 상기 제1 회로 패턴(120-1)의 외측면과 접촉하는 제1 내측면을 포함할 수 있다. 또한, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 내측면은 상기 제1 보호층(150)의 상기 제1 영역(R1)의 상면에 인접하고, 상기 제1 회로 패턴(120-1)의 외측면과 접촉하지 않는 또는 이격되는 제2 내측면을 포함할 수 있다. 그리고, 상기 크레비스(crevice)는 상기 제1 회로 패턴(120-1)의 외측면과 상기 제1 보호층(150)의 상기 제1 영역(R1)의 제2 내측면 사이에 구비될 수 있다.
이때, 상기 크레비스(crevice)는 상기 제1 보호층(150)의 상기 제1 영역(R1)의 상기 제2 내측면에 의해 형성되는 것이 아니라, 상기 제1 회로 패턴(120-1)의 상기 외측면에 의해 형성될 수 있다. 예를 들어, 상기 크레비스(crevice)는 상기 제1 회로 패턴(120-1)의 외측면의 적어도 일부가 내측 방향으로 깎인 것에 의해 제공될 수 있다. 다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 크레비스(crevice)는 상기 제1 보호층(150)의 상기 제1 영역(R1)의 상기 제2 내측면이 내측 방향으로 깎인 것에 의해 형성될 수 있고, 이들의 조합에 의해서도 형성될 수 있을 것이다.
다만, 이하에서는 상기 크레비스(crevice)가 상기 제1 회로 패턴(120-1)의 외측면의 일부가 내측 방향으로 깎인 것에 의해 형성되는 것으로 하여 설명한다.
상기 제1 보호층(150)의 상기 제1 영역(R1)의 상기 제1 내측면과 제2 내측면은 서로 연결된다. 이때, 상기 제1 보호층(150)의 제1 영역(R1)의 상기 제1 내측면의 경사는 상기 제2 내측면의 경사에 대응할 수 있다. 예를 들어, 상기 제1 보호층(150)의 상기 제1 영역(R1)의 상기 제1 및 제2 내측면은 상기 제1 보호층(150)의 상기 제1 영역(R1)의 하면에 대해 수직한 경사를 가질 수 있다.
상기 제1 회로 패턴(120-1)은 두께 방향으로 복수의 파트로 구분될 수 있다. 예를 들어, 상기 제1 회로 패턴(120-1)의 패드(120-11) 및/또는 트레이스(120-12)는 두께 방향으로 복수의 파트로 구분될 수 있다.
상기 제1 회로 패턴(120-1)은 상기 절연층(110)의 상면에 인접한 제1 파트(120-1a)를 포함할 수 있다. 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 상면의 폭은 상기 제1 파트(120-1a)의 하면의 폭에 대응할 수 있다. 여기에서, 대응한다는 것은, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 상면과 하면의 폭 차이가 2㎛ 이하, 1.5㎛ 이하, 1.0㎛ 이하, 0.8㎛ 이하, 또는 0.5㎛ 이하인 것을 의미할 수 있다.
상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 폭은 상기 제1 보호층(150)의 상기 제1 영역(R1)에 형성된 제1 오픈 부분(OP1)의 폭에 대응할 수 있다. 바람직하게, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 폭은 상기 제1 오픈 부분(OP1)의 폭과 동일할 수 있다.
따라서, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 외측면(120-1as)은 상기 제1 보호층(150)과 직접 접촉할 수 있다. 바람직하게, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 외측면(120-1as)은 상기 제1 보호층(150)의 상기 제1 영역(R1)의 상기 제1 내측면과 직접 접촉할 수 있다.
상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 외측면(120-1as)은 상기 제1 보호층(150)의 상기 제1 영역(R1)의 상기 제1 내측면이 가지는 경사에 대응하는 경사를 가질 수 있다. 예를 들어, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 외측면은 상기 제1 회로 패턴(120-1)의 하면에 대해 수직할 수 있으나, 이에 한정되는 것은 아니다.
이때, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 최상단은 상기 제1 보호층(150)의 상기 제1 영역(R1)의 상면보다 낮게 위치할 수 있다. 예를 들어, 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 두께(T2)는 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)보다 작을 수 있다.
이때, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 두께(T2)는 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)에 의해 결정될 수 있다.
구체적으로, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 두께(T2)는 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)의 20% 내지 90%의 범위를 만족할 수 있다. 바람직하게, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 두께(T2)는 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)의 25% 내지 85%의 범위를 만족할 수 있다. 더욱 바람직하게, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 두께(T2)는 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)의 27% 내지 83%의 범위를 만족할 수 있다.
상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 두께(T2)가 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)의 20% 미만이면, 상기 제1 회로 패턴(120-1)의 외측면과 상기 제1 보호층(150)의 제1 영역(R1)의 내측면 사이의 접촉 면적이 감소하고, 이에 따른 상기 제1 회로 패턴(120-1)의 물리적 신뢰성 및/또는 전기적 신뢰성이 저하될 수 있다. 또한, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 두께(T2)가 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)의 20% 미만이면, 상기 크레비스(crevice)의 깊이가 커지고, 이에 의해 상기 제1 회로 패턴(120-1) 상에 배치되는 접속부의 물리적 신뢰성이 저하될 수 있다. 예를 들어, 상기 크레비스(crevice)의 깊이가 커지면, 상기 접속부의 두께 편차가 커지고, 이에 따른 반도체 소자의 실장 공정성이 저하될 수 있다. 또한, 상기 크레비스(crevice)의 깊이가 커지면, 상기 접속부의 도포량이 증가하고, 이에 따른 상기 접속부의 강성이 저하될 수 있다.
또한, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 두께(T2)가 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)의 90%를 초과하면, 상기 크레비스(crevice)의 깊이가 감소하고, 이에 따른 상기 크레비스(crevice)에 의해 나타나는 효과가 미비할 수 있다. 예를 들어, 상기 크레비스는 상기 제1 회로 패턴(120-1) 상에 배치되는 표면 처리층(170, 도 6 참조)의 최하단과 상기 제1 보호층(150)의 제2 영역(R2)의 상면 사이의 거리를 증가시키기 위해 형성된다. 이때, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 두께(T2)가 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)의 90%를 초과하면, 상기 거리 증가 효과가 미비하고, 이에 따라 상기 접속부를 배치함에 따라 형성되는 금속 접합층에 크랙이 발생하는 등과 같은 물리적 신뢰성 문제가 발생할 수 있다.
한편, 상기 제1 회로 패턴(120-1)은 상기 제1 파트(120-1a) 상에 배치되는 제2 파트(120-1b)를 포함한다. 상기 제2 파트(120-1b)의 상면은 상기 제1 보호층(150)의 상기 제1 영역(R1)의 상면보다 높게 위치한다. 또한, 상기 제2 파트(120-1b)의 하면은 상기 제1 보호층(150)의 상기 제1 영역(R1)의 상면보다 낮게 위치한다.
상기 제1 회로 패턴(120-1)의 상기 제2 파트(120-1b)는 폭이 변화하는 영역을 포함한다.
구체적으로, 상기 제1 회로 패턴(120-1)의 상기 제2 파트(120-1b)는 상기 제1 파트(120-1a)로부터 멀어질수록 폭이 감소할 수 있다.
예를 들어, 상기 제1 회로 패턴(120-1)의 제2 파트(120-1b)는 상기 제1 파트(120-1a)의 외측면(120-1as)과 연결되는 외측면(120-1bs)을 포함한다.
상기 제2 파트(120-1b)의 외측면(120-1bs)은 상기 제1 파트(120-1a)의 외측면(120-1as)이 가지는 경사와 다른 경사를 가진다. 예를 들어, 상기 제1 파트(120-1a)의 외측면(120-1as)은 폭의 변화가 없는 경사를 가질 수 있다.
그리고, 상기 제2 파트(120-1b)의 외측면(120-1bs)은 상기 제1 파트(120-1a)로부터 멀어질수록 폭이 점진적으로 감소하는 경사를 가질 수 있다.
예를 들어, 상기 제2 파트(120-1b)의 외측면(120-1bs)는 폭이 점진적으로 감소하는 특정 기울기를 가진 직선일 수 있다. 이때, 도 5에서는 상기 제2 파트(120-1b)의 외측면(120-1bs)이 특정 기울기를 가지는 직선인 것으로 도시하였으나, 이에 한정되지는 않는다. 예를 들어, 상기 제2 파트(120-1b)의 외측면(120-1bs)은 상면을 향할수록 폭이 감소하는 특정 곡률을 가질 수 있다. 그리고, 상기 곡률을 가지는 상기 제2 파트(120-1b)의 외측면(120-1bs)은 상기 제1 보호층(150)의 상기 제1 영역(R1)을 향하여 볼록한 형상을 가질 수 있고, 이와 다르게 상기 제1 보호층(150)의 상기 제1 영역(R1)으로부터 멀어지는 상기 제2 패드(120-1b)의 내측을 향하여 오목한 형상을 가질 수 있다.
상기 제2 파트(120-1b)의 외측면(120-1bs)은 상기 제1 보호층(150)과 접촉하지 않는다. 예를 들어, 상기 제2 파트(120-1b)의 외측면(120-1bs)은 상기 제1 보호층(150)의 상기 제1 영역(R1)의 내측면과 접촉하지 않는다. 예를 들어, 상기 제2 파트(120-1b)의 외측면(120-1bs)은 상기 제1 보호층(150)의 상기 제1 영역(R1)의 내측면으로터 이격된다. 예를 들어, 상기 제2 파트(120-1b)의 외측면(120-1bs)과 상기 제1 보호층(150)의 상기 제1 영역(R1)의 내측면 사이에는 크레비스가 형성된다.
그리고, 실시 예는 상기 제1 회로 패턴(120-1)과 상기 제1 보호층(150) 사이에 형성되는 상기 크레비스를 이용하여 회로 기판 및 이를 포함하는 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
예를 들어, 도 6을 참조하면, 상기 제1 회로 패턴(120-1) 상에는 표면 처리층(170)이 배치된다. 상기 표면 처리층(170)은 유기 솔더 보존재(OSP: Organic Solderability Preservative)일 수 있다.
이때, 상기 표면 처리층(170)은 상기 제1 회로 패턴(120-1)의 표면에 배치된다. 예를 들어, 상기 표면 처리층(170)은 상기 제1 보호층(150)의 상기 제1 오픈 부분(OP1)을 통해 노출된 상기 회로 패턴(120-1)의 표면에 배치된다. 예를 들어, 상기 표면 처리층(170)은 상기 제1 회로 패턴(120-1)의 상기 제2 파트(120-1b)의 상면 및 외측면(120-1bs)에 배치된다. 이에 따라, 상기 표면 처리층(170)의 최하단은 상기 제1 회로 패턴(120-1)과 상기 제1 보호층(150)의 제1 영역(R1) 사이에 형성된 크레비스 내에 위치한다. 이를 통해, 실시 예는 상기 제1 보호층(150)의 상기 제2 영역(R2)의 상면과 상기 표면 처리층(170)의 최하단 사이의 제1 보호층(150)의 측벽의 거리 또는 길이를 증가시킬 수 있다. 따라서, 실시 예는 상기 표면 처리층(170) 상에 솔더와 같은 접속부를 배치한 것에 의해 형성되는 금속 접합층의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
한편, 상기 크레비스는 상기 표면 처리층(170)을 형성하는 과정에서, 상기 제1 회로 패턴(120-1)의 상면 및 외측면의 일부를 전처리하는 것에 의해 형성될 수 있다. 예를 들어, 상기 전처리 공정에서, 상기 제1 회로 패턴(120-1)의 상기 제2 파트(120-1b)의 상면 및 외측면(120-1bs)의 에칭이 이루어질 수 있다. 따라서, 상기 제2 파트(120-1b)의 외측면(120-1bs)과 상기 제1 보호층(150)의 제1 영역(R1)의 내측면에 사이에 상기 에칭에 따른 크레비스가 형성될 수 있다.
따라서, 상기 제1 회로 패턴(120-1)의 외측면은 영역에 따라 서로 다른 거칠기를 가질 수 있다.
예를 들어, 상기 제1 회로 패턴(120-1)의 상기 제1 파트(120-1a)의 외측면(120-1as)은 제1 표면 거칠기를 가질 수 있다. 이때, 상기 제1 파트(120-1a)의 외측면(120-1as)의 제1 표면 거칠기는 이와 접촉하는 상기 제1 보호층(150)의 상기 제1 영역(R1)의 내측면의 표면 거칠기에 대응할 수 있다.
한편, 상기 제1 회로 패턴(120-1)의 상기 제2 파트(120-1b)의 외측면(120-1bs)은 상기 제1 표면 거칠기와 다른 제2 표면 거칠기를 가질 수 있다. 바람직하게, 상기 제1 회로 패턴(120-1)의 상기 제2 파트(120-1b)의 외측면(120-1bs)은 상기 제1 파트(120-1a)의 외측면(120-1as)의 제1 표면 거칠기보다 큰 제2 표면 거칠기를 가질 수 있다.
이를 통해 실시 예는 상기 표면 처리층(170)과 상기 제1 회로 패턴(120-1) 사이의 밀착력을 확보할 수 있고, 이에 따른 회로 기판 및 이를 포함하는 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
한편, 상기 제1 보호층(150)은 패임부(153)를 포함할 수 있다. 상기 패임부(153)는 상기 제1 보호층(150)의 상기 제1 영역(R1)과 제2 영역(R2)의 경계에 형성될 수 있다. 상기 패임부(153)는 상기 제1 보호층(150)의 상기 제1 영역(R1)의 두께(T3)가 감소하는 경우에, 상기 경계에 형성될 수 있다. 예를 들어, 상기 패임부(153)는 상기 제1 영역(R1)과 제2 영역(R2) 사이의 경계에서, 상기 제1 보호층(150)의 경화가 완전히 이루어지지 않음에 의해 형성될 수 있다. 그리고, 실시 예는 상기 제1 영역(R1)의 두께(T3)를 조절하는 것에 의해 상기 패임부(153)의 수평 방향으로의 길이를 최소화할 수 있다.
다만, 실시 예는 상기 제1 영역(R1)의 두께(T3)를 조절하여, 상기 패임부(153)가 일정 수준의 수평 방향으로의 길이를 가지고 상기 경계에 구비되도록 한다. 그리고, 상기 패임부(153)는 추후 솔더 본딩 공정에서, 솔더와 같은 접속부로 채워질 수 있다. 그리고, 상기 패임부(153) 내에 배치된 접속부는 앵커 기능을 할 수 있으며, 이를 통해 상기 접속부와 상기 제1 회로 패턴(120-1) 사이의 접합력을 향상시킬 수 있다.
한편, 도 7을 참조하면, 상기 제1 보호층(150)은 제2 오픈 부분(OP2)을 포함한다. 이때, 상기 제2 오픈 부분(OP2)은 상기 제1 오픈 부분(OP1)과 다른 형상을 가질 수 있다. 예를 들어, 상기 제2 오픈 부분(OP2)은 SMD 타입의 오픈 부분일 수 있다.
예를 들어, 상기 제2 오픈 부분(OP2)은 상기 제2 회로 패턴(120-2)과 수직으로 중첩된다. 이때, 상기 제2 오픈 부분(OP2)은 상기 제2 회로 패턴(120-2)의 상면과 부분적으로 수직으로 중첩된다. 예를 들어, 상기 제2 회로 패턴(120-2)의 상면 중 일부는 상기 제1 보호층(150)에 의해 덮이고, 나머지 일부는 상기 제2 오픈 부분(OP2)을 통해 노출될 수 있다.
이때, 상기 제1 보호층(150)은 상기 제2 오픈 부분(OP2)을 포함하고, 상기 제2 오픈 부분(OP2)에 인접한 제3 영역(R3)을 포함할 수 있다. 상기 제3 영역(R3)은 상기 제2 오픈 부분(OP2)을 포함하면서, 상기 제2 회로 패턴(120-2)과 수직으로 중첩되는 영역을 의미할 수 있다. 또한, 상기 제1 보호층(150)은 상기 제3 영역(R3)과 인접한 제4 영역(R4)을 포함할 수 있다. 이때, 상기 제1 보호층(150)의 상기 제3 영역(R3)의 상면은 상기 제4 영역(R4)의 상면과 동일 높이를 가질 수 있다. 예를 들어, 상기 제1 보호층(150)의 상기 제3 영역(R3)의 상면은 상기 제4 영역(R4)의 상면과 단차를 가지지 않을 수 있다. 예를 들어, 상기 제1 보호층(150)의 상기 제3 영역(R3)의 상면은 상기 제4 영역(R4)의 상면과 동일 평면 상에 위치할 수 있다. 즉 상기 제2 회로 패턴(120-2)은 상기 제1 회로 패턴(120-1) 대비 대면적 패턴이다. 따라서, 상기 제2 회로 패턴(120-2)과 수직으로 중첩되는 제2 오픈 부분(OP2)은 상기 제1 오픈 부분(OP1)과 같은 구조를 가지지 않아도, 금속 접합층의 신뢰성이 유지될 수 있다.
따라서, 상기 제2 회로 패턴(120-2)에는 표면 처리층(미도시)의 형성을 위한 전처리 공정에서, 상기 제2 회로 패턴(120-2)의 상면의 일부가 에칭되는 것에 의한 리세스(120-2R)를 포함할 수 있다. 그리고, 상기 리세스(120-2R)의 수평 방향으로의 폭은 상기 제2 오픈 부분(OP2)의 폭보다 클 수 있다. 예를 들어, 상기 리세스(120-2R)의 일부는 상기 제2 오픈 부분(OP2)과 수직으로 중첩되고, 나머지 일부는 상기 제1 보호층(150)의 상기 제3 영역(R3)과 수직으로 중첩된다. 이에 따라, 표면 처리층 또는 솔더와 같은 접속부는 상기 리세스(120-2R) 내로 침투할 수 있다. 이를 통해, 실시 예는 상기 리세스(120-2R)로 침투한 표면 처리층 또는 접속부가 앵커 기능을 할 수 있고, 이를 통해 상기 제2 회로 패턴(120-2)과 표면 처리층 또는 솔더 사이의 접합력을 더욱 향상시킬 수 있다.
실시 예는 절연층, 상기 절연층 상에 배치된 제1 회로 패턴 및 상기 절연층 상에 배치되고 상기 제1 회로 패턴과 수직으로 중첩되는 제1 오픈 부분을 포함하는 제1 보호층을 포함한다.
즉, 상기 제1 보호층은 상기 제1 오픈 부분을 포함하고, 상기 제1 오픈 부분에 인접한 제1 영역을 포함한다. 또한, 상기 제1 보호층은 상기 제1 영역에 인접한 제2 영역을 포함한다. 이때, 상기 제1 영역의 상면의 높이는 상기 제2 영역의 상면의 높이보다 낮다. 바람직하게, 상기 제1 영역의 상면의 높이는 상기 제1 회로 패턴의 상면의 높이보다 낮다. 이를 통해 실시 예는 보호층의 노광 해상력에 의해 보호층이 배치되지 않는 영역에 상기 제1 오픈 부분을 가지는 제1 영역 및 제2 영역을 포함하는 제1 보호층을 배치한다. 그리고, 상기 제1 영역은 상기 제1 회로 패턴과 실질적으로 동일한 폭을 가지는 제1 오픈 부분을 포함하면서, 상기 제1 회로 패턴의 주위를 둘러싸며 배치된다.
따라서, 실시 예는 다양한 스트레스에 의해 발생하는 데미지로부터 상기 제1 회로 패턴을 안정적으로 보호할 수 있다. 이를 통해 실시 예는 상기 제1 회로 패턴의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
이때, 상기 제1 보호층의 상기 제1 영역의 내측면과 상기 제1 회로 패턴의 외측면 사이에는 크레비스가 형성될 수 있다.
구체적으로, 상기 제1 영역의 내측면은 상기 제1 회로 패턴의 외측면과 접촉하는 제1 내측면과 상기 제1 회로 패턴의 외측면과 접촉하지 않으면서 상기 크레비스를 통해 제1 회로 패턴의 외측면으로부터 이격된 제2 내측면을 포함한다.
그리고, 실시 예는 상기 크레비스 내에 표면 처리층 및/또는 솔더가 배치될 수 있도록 한다. 이를 통해 실시 예는 상기 솔더의 배치에 의해 형성되는 금속 접합층과 상기 제1 보호층의 최상면 사이의 거리를 증가시킬 수 있다. 따라서, 실시 예는 상기 금속 접합층의 크랙 발생 가능성을 획기적으로 감소시킬 수 있고, 이에 따른 회로 기판 및 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
나아가, 실시 예는 상기 제1 보호층의 두께를 증가하지 않으면서, 상기 크레비스를 이용하여 상기 거리를 증가시킬 수 있다. 따라서, 실시 예는 회로 기판 및 반도체 패키지의 슬림화를 구현할 수 있다.
또한, 상기 제1 회로 패턴의 외측면은 상기 제1 보호층의 제1 영역의 외측면과 접촉하는 제1 외측면과, 상기 제1 보호층과 접촉하지 않는 제2 외측면을 포함한다. 그리고, 상기 제2 외측면의 표면 거칠기는 상기 제1 외측면의 표면 거칠기보다 클 수 있다. 이를 통해 실시 예는 상기 제2 외측면 상에 배치되는 상기 표면 처리층과 상기 제1 회로 패턴 사이의 밀착력을 확보할 수 있고, 이에 따른 회로 기판 및 이를 포함하는 반도체 패키지의 물리적 신뢰성 및/또는 전기적 신뢰성을 향상시킬 수 있다.
또한, 실시 예는 상기 제1 영역의 두께를 조절하여 상기 제1 영역과 상기 제2 영역 사이의 경계에 내측 방향으로 패인 패임부가 형성되도록 한다. 그리고, 상기 패임부는 솔더 본딩 공정에서, 솔더와 같은 접속부로 채워질 수 있다. 그리고, 상기 패임부 내에 배치된 접속부는 앵커 기능을 할 수 있으며, 이를 통해 상기 접속부와 상기 제1 회로 패턴 사이의 접합력을 향상시킬 수 있다.
이하에서는 다른 실시 예에 따른 회로 기판에 대해 설명한다.
이하에서 설명되는 회로 기판은 도 5에 도시된 제1 회로 기판의 실시 예와 유사하며, 제1 회로 패턴의 형상에 있어 상이할 수 있다. 따라서, 이하에서의 다른 실시 예의 회로 기판의 설명에서는 제1 회로 패턴의 형상을 중심으로 설명하기로 한다.
도 8은 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 8을 참조하면, 제2 실시 예의 회로 기판은 절연층(210), 제1 회로 패턴(220-1) 및 제1 보호층(250)을 포함한다.
상기 제1 보호층(250)은 제1 오픈 부분(OP1)을 포함한다. 예를 들어, 상기 제1 보호층(250)은 상기 제1 오픈 부분(OP1)을 포함하며 상기 제1 오픈 부분(OP1)과 인접한 제1 영역(R1)을 포함한다. 또한, 상기 제1 보호층(250)은 상기 제1 영역(R1)에 인접하면서 상기 제1 영역(R1)과 단차를 가지는 제2 영역(R2)을 포함할 수 있다.
또한, 상기 제1 회로 패턴(220-1)은 제1 파트(220-1a) 및 제2 파트(220-1b)를 포함한다.
여기에서, 상기 절연층(210) 및 제1 보호층(250)은 제1 실시 예의 절연층(110) 및 제1 보호층(150)과 구조를 가진다. 이에 따라, 이의 설명은 생략하기로 한다.
제1 회로 패턴(220-1)의 제1 파트(220-1a)는 제1 실시 예의 제1 회로 패턴(110-1)의 제1 파트(120-1a)와 동일한 구조를 가진다. 이에 따라, 이의 설명도 생략하기로 한다.
한편, 상기 제1 회로 패턴(220-1)의 제2 파트(220-1b)는 상기 제1 파트(220-1a) 상에 배치된다. 이때, 상기 제2 파트(220-1b)는 상기 제1 파트(220-1a)와 단차를 가질 수 있다.
구체적으로, 제1 실시 예에서의 상기 제1 파트(120-1a)는 제2 파트(120-1b)와 단차를 가지지 않았다. 즉, 제1 실시 예에서의 상기 제1 파트(120-1a) 중 상기 제2 파트(120-1b)와 가장 인접한 부분에서의 폭은 상기 제2 파트(120-1b) 중 상기 제1 파트(120-1a)와 가장 인접한 부분에서의 폭과 동일하였다.
이와 다르게, 제2 실시 예에서의 상기 제2 파트(220-1b)는 상기 제1 파트(220-1a)와 단차를 가질 수 있다. 구체적으로, 상기 제2 파트(220-1b) 중 상기 제1 파트(220-1a)와 가장 인접한 부분에서의 폭은 상기 제1 파트(220-1a) 중 상기 제2 파트(220-1b)와 가장 인접한 부분에서의 폭과 다를 수 있다. 더욱 구체적으로, 상기 제2 파트(220-1b) 중 상기 제1 파트(220-1a)와 가장 인접한 부분에서의 폭은 상기 제1 파트(220-1a) 중 상기 제2 파트(220-1b)와 가장 인접한 부분에서의 폭보다 작다.
이에 따라, 상기 제1 회로 패턴(220-1)의 상기 제1 파트(220-1a)와 상기 제2 파트(220-1b) 사이에는 단차부(220-1ST)가 구비될 수 있다. 상기 단차부(220-1ST)는 상기 제1 회로 패턴(220-1)의 상기 제1 파트(220-1a)와 상기 제2 파트(220-1a) 사이의 폭의 차이로 인해, 상기 제1 파트(220-1a)의 상면의 일부가 노출된 부분을 의미할 수 있다. 즉, 상기 제1 파트(220-1a)의 상면은 상기 제2 파트(220-1b) 및 상기 제1 보호층(250)과 접촉하지 않는다.
그리고, 상기 제2 파트(220-1b)의 외측면(220-1bs)은 상기 제1 파트(220-1a)로부터 멀어질수록 폭이 점진적으로 감소하는 경사를 가질 수 있다.
예를 들어, 상기 제2 파트(220-1b)의 외측면(220-1bs)는 폭이 점진적으로 감소하는 특정 기울기를 가진 직선일 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 상기 제2 파트(220-1b)의 외측면(220-1bs)은 상면을 향할수록 폭이 감소하는 특정 곡률을 가질 수 있다. 그리고, 상기 곡률을 가지는 제2 파트(220-1b)의 외측면(220-1bs)은 외측으로 볼록한 형상을 가질 수 있고, 이와 다르게 내측으로 오목한 형상을 가질 수 있다.
도 9는 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 9를 참조하면, 제3 실시 예의 회로 기판은 절연층(310), 제1 회로 패턴(320-1) 및 제1 보호층(350)을 포함한다.
상기 제1 보호층(350)은 제1 오픈 부분(OP1)을 포함한다. 예를 들어, 상기 제1 보호층(350)은 상기 제1 오픈 부분(OP1)을 포함하며 상기 제1 오픈 부분(OP1)과 인접한 제1 영역(R1)을 포함한다. 또한, 상기 제1 보호층(350)은 상기 제1 영역(R1)에 인접하면서 상기 제1 영역(R1)과 단차를 가지는 제2 영역(R2)을 포함할 수 있다.
또한, 상기 제1 회로 패턴(320-1)은 제1 파트(320-1a) 및 제2 파트(320-1b)를 포함한다.
여기에서, 상기 절연층(310) 및 제1 보호층(350)은 제1 실시 예의 절연층(110) 및 제1 보호층(150)과 구조를 가진다. 이에 따라, 이의 설명은 생략하기로 한다.
제1 회로 패턴(320-1)의 제1 파트(320-1a)는 제1 실시 예의 제1 회로 패턴(110-1)의 제1 파트(120-1a)와 동일한 구조를 가진다. 이에 따라, 이의 설명도 생략하기로 한다.
한편, 상기 제1 회로 패턴(320-1)의 제2 파트(320-1b)는 상기 제1 파트(320-1a) 상에 배치된다. 이때, 상기 제2 파트(320-1b)는 상기 제1 파트(320-1a)와 단차를 가질 수 있다.
즉, 상기 제2 파트(320-1b) 중 상기 제1 파트(320-1a)와 가장 인접한 부분에서의 폭은 상기 제1 파트(320-1a) 중 상기 제2 파트(320-1b)와 가장 인접한 부분에서의 폭과 다를 수 있다. 구체적으로, 상기 제2 파트(320-1b) 중 상기 제1 파트(320-1a)와 가장 인접한 부분에서의 폭은 상기 제1 파트(320-1a) 중 상기 제2 파트(320-1b)와 가장 인접한 부분에서의 폭보다 작다.
이에 따라, 상기 제1 회로 패턴(320-1)의 상기 제1 파트(320-1a)와 상기 제2 파트(320-1b) 사이에는 단차부(320-1ST)가 구비될 수 있다. 상기 단차부(320-1ST)는 상기 제1 회로 패턴(320-1)의 상기 제1 파트(320-1a)와 상기 제2 파트(320-1a) 사이의 폭의 차이로 인해, 상기 제1 파트(320-1a)의 상면의 일부가 노출된 부분을 의미할 수 있다. 즉, 상기 제1 파트(320-1a)의 상면은 상기 제2 파트(320-1b) 및 상기 제1 보호층(350)과 접촉하지 않는다.
그리고, 상기 제2 파트(320-1b)는 상기 제1 파트(320-1a)로부터 멀어질수록 폭의 변화가 없을 수 있다. 예를 들어, 상기 제2 파트(320-1b)의 외측면(320-1bs)는 폭의 변화가 없으면서, 상기 제1 회로 패턴(320-1)의 하면에 대해 수직한 직선일 수 있다.
도 10은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 10을 참조하면, 제4 실시 예의 회로 기판은 절연층(410), 제1 회로 패턴(420-1) 및 제1 보호층(450)을 포함한다.
상기 제1 보호층(450)은 제1 오픈 부분(OP1)을 포함한다. 예를 들어, 상기 제1 보호층(450)은 상기 제1 오픈 부분(OP1)을 포함하며 상기 제1 오픈 부분(OP1)과 인접한 제1 영역(R1)을 포함한다. 또한, 상기 제1 보호층(450)은 상기 제1 영역(R1)에 인접하면서 상기 제1 영역(R1)과 단차를 가지는 제2 영역(R2)을 포함할 수 있다.
또한, 상기 제1 회로 패턴(420-1)은 제1 파트(420-1a) 및 제2 파트(420-1b)를 포함한다.
여기에서, 상기 절연층(410) 및 제1 보호층(450)은 제1 실시 예의 절연층(110) 및 제1 보호층(150)과 구조를 가진다. 이에 따라, 이의 설명은 생략하기로 한다.
제1 회로 패턴(420-1)의 제1 파트(420-1a)는 제1 실시 예의 제1 회로 패턴(110-1)의 제1 파트(120-1a)와 동일한 구조를 가진다. 이에 따라, 이의 설명도 생략하기로 한다.
한편, 상기 제1 회로 패턴(420-1)의 제2 파트(420-1b)는 상기 제1 파트(420-1a) 상에 배치된다.
이때, 상기 제2 파트(420-1b)는 복수의 서브 파트로 구분될 수 있다.
예를 들어, 상기 제2 파트(420-1b)는 외측면의 형상 또는 경사를 기준으로 복수의 서브 파트로 구분될 수 있다.
상기 제2 파트(420-1b)는 상기 제1 파트(420-1a) 상에 배치되는 제1 서브 파트(420-1b1)를 포함한다. 또한, 상기 제2 파트(420-1b)는 제1 서브 파트(420-1b1) 상에 배치되는 제2 서브 파트(420-1b2)를 포함할 수 있다.
이때, 상기 제1 서브 파트(420-1b1) 및 제2 서브 파트(420-1b2)의 수직 단면은 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제1 서브 파트(420-1b1) 및 제2 서브 파트(420-1b2)의 외측면은 서로 다른 경사를 가질 수 있다.
상기 제1 서브 파트(420-1b1)의 외측면(420-1b1s)은 특정 곡률을 가지는 곡선일 수 있다. 따라서, 상기 제1 서브 파트(420-1b1)는 상기 곡선이 가지는 곡률을 기준으로, 상기 제1 파트(420-1a)로부터 멀어질수록 폭이 감소할 수 있다. 그리고, 상기 곡률을 가지는 상기 제1 서브 파트(420-1b1)의 외측면(420-1b1s)은 외측으로 볼록한 형상을 가질 수 있고, 이와 다르게 내측으로 오목한 형상을 가질 수 있다.
상기 제2 서브 파트(420-1b2)의 외측면(420-1b2s)은 상기 제1 서브 파트(420-1b1)로부터 멀어질수록 폭이 점진적으로 감소하는 경사를 가질 수 있다.
예를 들어, 상기 제2 서브 파트(420-1b2)의 외측면(420-1b2s)은 폭이 점진적으로 감소하는 특정 기울기를 가진 직선일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 서브 파트(420-1b2)의 외측면(420-1b2s)은 특정 곡률을 가질 수 있다. 그리고, 상기 곡률을 가지는 상기 제2 서브 파트(420-1b2)의 외측면(420-1b2s)은 외측으로 볼록한 형상을 가질 수 있고, 이와 다르게 내측으로 오목한 형상을 가질 수 있다.
도 11은 제5 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 15를 참조하면, 제5 실시 예의 회로 기판은 절연층(510), 제1 회로 패턴(520-1) 및 제1 보호층(550)을 포함한다.
상기 제1 보호층(550)은 제1 오픈 부분(OP1)을 포함한다. 예를 들어, 상기 제1 보호층(550)은 상기 제1 오픈 부분(OP1)을 포함하며 상기 제1 오픈 부분(OP1)과 인접한 제1 영역(R1)을 포함한다. 또한, 상기 제1 보호층(550)은 상기 제1 영역(R1)에 인접하면서 상기 제1 영역(R1)과 단차를 가지는 제2 영역(R2)을 포함할 수 있다.
또한, 상기 제1 회로 패턴(520-1)은 제1 파트(520-1a) 및 제2 파트(520-1b)를 포함한다.
여기에서, 상기 절연층(510) 및 제1 보호층(550)은 제1 실시 예의 절연층(110) 및 제1 보호층(150)과 구조를 가진다. 이에 따라, 이의 설명은 생략하기로 한다.
제1 회로 패턴(520-1)의 제1 파트(520-1a)는 제1 실시 예의 제1 회로 패턴(110-1)의 제1 파트(120-1a)와 동일한 구조를 가진다. 이에 따라, 이의 설명도 생략하기로 한다.
한편, 상기 제1 회로 패턴(520-1)의 제2 파트(520-1b)는 상기 제1 파트(520-1a) 상에 배치된다.
이때, 상기 제2 파트(520-1b)는 복수의 서브 파트로 구분될 수 있다.
예를 들어, 상기 제2 파트(520-1b)는 외측면의 형상 또는 경사를 기준으로 복수의 서브 파트로 구분될 수 있다.
상기 제2 파트(520-1b)는 상기 제1 파트(520-1a) 상에 배치되는 제1 서브 파트(520-1b1)를 포함한다. 또한, 상기 제2 파트(520-1b)는 제1 서브 파트(520-1b1) 상에 배치되는 제2 서브 파트(520-1b2)를 포함할 수 있다.
이때, 상기 제1 서브 파트(520-1b1) 및 제2 서브 파트(520-1b2)의 수직 단면은 서로 다른 형상을 가질 수 있다. 예를 들어, 상기 제1 서브 파트(520-1b1) 및 제2 서브 파트(520-1b2)의 외측면은 서로 다른 경사를 가질 수 있다.
상기 제1 서브 파트(520-1b1)의 외측면(520-1b1s)은 특정 곡률을 가지는 곡선일 수 있다. 따라서, 상기 제1 서브 파트(520-1b1)는 상기 곡선이 가지는 곡률을 기준으로, 상기 제1 파트(520-1a)로부터 멀어질수록 폭이 감소할 수 있다. 그리고, 상기 곡률을 가지는 상기 제1 서브 파트(520-1b1)의 외측면(520-1b1s)은 외측으로 볼록한 형상을 가질 수 있고, 이와 다르게 내측으로 오목한 형상을 가질 수 있다.
상기 제2 서브 파트(520-1b2)는 상기 제1 서브 파트(520-1b1)로부터 멀어질수록 폭이 변화가 없을 수 있다.
예를 들어, 제2 서브 파트(520-1b2)의 외측면(520-1b2s)은 상기 제1 회로 패턴(520-1)의 하면에 대해 수직할 수 있다.
- 반도체 패키지 -
도 12는 실시 예에 따른 반도체 패키지를 나타낸 단면도이다.
도 12를 참조하면, 실시 예의 반도체 패키지는 도 5, 도 8, 도 9, 도 10 및 도 11에 도시된 회로 기판 중 어느 하나의 회로 기판을 포함할 수 있다. 또한, 상기 회로 기판은 다층 구조를 가질 수 있다.
실시 예의 반도체 패키지는 제1 접속부(610)를 포함한다. 즉, 회로 패턴의 회로 패턴층은 반도체 소자(6420)의 실장 영역에 대응하게 배치된 패드들을 포함한다. 상기 패드는 제1 회로 패턴층의 제1 회로 패턴(120-1)의 패드(120-11)를 의미할 수 있다.
상기 제1 접속부(610)는 육면체 형상을 가질 수 있다. 상기 제1 접속부(610)의 단면은 사각형 형상을 포함할 수 있다. 상기 제1 접속부(610)의 단면은 직사각형 또는 정사각형을 포함할 수 있다. 예를 들어, 상기 제1 접속부(610)는 구형 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(610)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 접속부(610)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 상기 제1 접속부(610)의 단면 형상은 일측면에서 평면이고, 다른 일측면에서 곡면일 수 있다. 상기 제1 접속부(610)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다. 한편, 상기 제1 접속부(610)의 적어도 일부는 상기 크레비스 내에 배치될 수 있다.
실시 예의 반도체 패키지는 상기 제1 접속부(610) 상에 배치된 구성을 포함한다. 상기 제1 접속부(610) 상에 배치된 구성은 반도체 소자일 수 있고, 이와 다르게 인터포저일 수 있다. 이하에서는 상기 제1 접속부(610) 상에 배치된 구성이 반도체 소자(620)인 것으로 하여 설명한다.
상기 반도체 소자(620)는 로직 칩일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 반도체 소자(620)는 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어플리케이션 프로세서(AP) 칩일 수 있다. 상기 반도체 소자(620)는 하면에 단자(625)를 포함한다. 그리고, 상기 반도체 소자(620)의 단자(625)는 상기 제1 접속부(610)를 통해 상기 회로 기판의 회로 패턴층에 연결된다.
또한, 반도체 패키지는 언더필(630)을 포함할 수 있다. 상기 언더필(630)은 상기 회로 기판 상에서 상기 반도체 소자(620)의 주위를 덮으며 배치될 수 있다. 다만, 상기 언더필(630)은 선택적으로 생략될 수 있을 것이다. 예를 들어, 반도체 패키지는 상기 언더필(630)이 생략되면서, 상기 언더필(630)의 기능을 몰딩층(650)에서 수행할 수도 있을 것이다.
상기 반도체 패키지는 제2 접속부(640)를 포함할 수 있다. 상기 제2 접속부(640)는 상기 회로 기판의 제1 회로 패턴층 상에 배치된다. 예를 들어, 상기 제2 접속부(640)는 제1 회로 패턴층(120)의 제2 회로 패턴(120-2) 상에 배치될 수 있다.
상기 제2 접속부(640)는 범프일 수 있다. 일 예로, 상기 제2 접속부(640)는 솔더 범프일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 제2 접속부(640)는 포스트 범프일 수 있다. 예를 들어, 상기 제2 접속부(640)는 구리 포스트 및 상기 구리 포스트 상에 배치된 솔더 범프를 포함할 수 있다. 상기 제2 접속부(640)의 상면은 상기 반도체 소자(620)의 상면보다 높게 위치할 수 있다. 이를 통해, 상기 제2 접속부(640) 상에 배치되는 외부 기판(600)의 결합 공정에서 상기 반도체 소자(620)가 손상되는 것을 방지할 수 있다.
상기 반도체 패키지는 몰딩층(650)을 포함할 수 있다. 상기 몰딩층(650)은 상기 회로 기판 상에 배치된 구성들을 몰딩할 수 있다.
상기 몰딩층(650)은 EMC(Epoxy Mold Compound)일 수 있으나, 이에 한정되는 것은 아니다. 상기 몰딩층(650)은 저유전율을 가질 수 있다. 예를 들어, 상기 몰딩층(650)의 유전율(Dk)은 0.2 내지 10일 수 있다. 예를 들어, 상기 몰딩층(650)의 유전율(Dk)은 0.5 내지 8일 수 있다. 예를 들어, 상기 몰딩층(650)의 유전율(Dk)은 0.8 내지 5일 수 있다. 이에 따라, 실시 예에서는 상기 몰딩층(650)이 저유전율을 가지도록 하여, 상기 반도체 소자(620)에서 발생하는 열의 방열 특성을 높일 수 있다. 상기 몰딩층(650)은 개구를 포함할 수 있다. 예를 들어, 상기 몰딩층(650)은 상기 제2 접속부(640)의 상면과 수직 방향으로 중첩되는 개구를 포함할 수 있다.
반도체 패키지는 제3 접속부(660)를 포함한다.
상기 제3 접속부(660)는 상기 회로 기판의 최하측에 배치된 회로 패턴층 하에 배치될 수 있다. 상기 제3 접속부(660)는 실시 예의 반도체 패키지를 별도의 외부 기판(예를 들어, 전자 디바이스의 메인 보드)에 연결하기 위한 솔더일 수 있으나, 이에 한정되는 것은 아니다.
반도체 패키지는 외부 기판(700)을 포함한다. 상기 외부 기판(700)은 실시 예의 회로 기판과 결합되는 별도의 기판을 의미할 수 있다. 예를 들어, 상기 회로 기판에 배치된 반도체 소자(620)는 CPU나 GPU와 같은 로직 칩일 수 있고, 상기 외부 기판(700)은 상기 로직 칩과 연결되는 메모리 칩이 배치된 메모리 기판을 의미할 수 있다. 상기 외부 기판(700)은 메모리 칩에 대응하는 반도체 소자(780)가 배치된 메모리 기판과 상기 회로 기판 사이를 연결하는 인터포저일 수 있다.
상기 외부 기판(700)은 절연층(710), 회로층(720), 관통 전극(730), 상부 보호층(740) 및 하부 보호층(750)을 포함할 수 있다. 그리고, 상기 외부 기판(700)은 제4 접속부(760)를 포함할 수 있다. 상기 제4 접속부(760)는 상기 외부 기판(700) 과 상기 제3 접속부(740) 사이에 배치될 수 있다.
또한, 반도체 패키지는 제5 접속부(770)를 포함할 수 있다. 제5 접속부(770)는 상기 외부 기판(700) 상에 배치될 수 있다.
반도체 패키지는 반도체 소자(780)를 포함할 수 있다. 상기 반도체 소자(780)는 상기 제5 접속부(770)를 통해 상기 외부 기판(700) 상에 실장될 수 있다. 상기 반도체 소자(780)는 메모리 칩일 수 있으나, 이에 한정되는 것은 아니다. 상기 반도체 소자(780)의 단자(785)는 상기 제5 접속부(770)를 통해 상기 외부 기판(700)과 전기적으로 연결될 수 있다. 이때, 상기 반도체 소자(780)가 플립칩 방식으로 실장되는 것으로 도시하였으나, 이에 한정되는 않는다. 상기 반도체 소자(780)는 스택 메모리 칩일 수 있고, 이에 따라 별도의 와이어와 같은 연결부재를 통해 상기 외부 기판(700)과 전기적으로 연결될 수 있다.
-제조 방법-
이하에서는 실시 예에 따른 회로 기판의 제조 방법에 대해 설명하기로 한다.
도 13 내지 도 18은 실시 예에 따른 회로 기판의 제조 방법을 제조 공정 순으로 나타낸 단면도이다.
도 13을 참조하면, 실시 예에서는 절연층(110)을 준비한다.
이후, 실시 예는 상기 절연층(110)의 상면 및 하면을 관통하는 관통 홀(VH)을 형성한다.
다음으로, 도 14를 참조하면 실시 예는 상기 절연층(110) 상에 상기 관통 홀(VH)을 채우는 관통 전극(140)을 형성할 수 있다. 또한, 실시 예는 상기 절연층(110)의 상면에 제1 회로 패턴(120-1) 및 제2 회로 패턴(120-2)을 포함하는 제1 회로 패턴층(120)을 형성할 수 있다. 또한, 실시 예는 상기 절연층(120)의 하면에 제2 회로 패턴층(130)을 형성할 수 있다.
이후, 도 15를 참조하면, 실시 예는 상기 절연층(120)의 상에 제1 레지스트층(R1)을 형성한다. 이때, 상기 제1 레지스트층(R1)은 상기 제1 보호층(150)에 오픈 부분이 형성되기 이전의 보호층을 의미할 수 있다. 상기 제1 레지스트층(R1)은 솔더 레지스트층일 수 있으나, 이에 한정되는 것은 아니다.
또한, 실시 예는 상기 절연층(120)의 하에 제2 레지스트층(R2)을 형성한다. 이때, 상기 제2 레지스트층(R2)은 제2 보호층(160)에 오픈 부분이 형성되기 이전의 보호층을 의미할 수 있다. 상기 제2 레지스트층(R2)은 솔더 레지스트층일 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 도 16을 참조하면, 실시 예는 상기 제1 레지스트층(R1)을 노광하며, 제1 노광 패턴(ER1) 및 제2 노광 패턴(ER2)을 형성하는 공정을 진행할 수 있다. 상기 제1 노광 패턴(ER1) 및 제2 노광 패턴(ER2)은 상기 제1 레지스트층(R1)에서 오픈 부분이 형성될 영역에 대응하게 형성될 수 있다.
또한, 실시 예는 상기 제2 레지스트층(R2)을 노광하여 제3 노광 패턴(ER3)을 형성하는 공정을 진행할 수 있다.
다음으로, 도 17을 참조하면, 실시 예는 상기 제1 내지 제3 노광 패턴(ER1, ER2, ER3)이 형성됨에 따라, 상기 제1 레지스트층(R1) 및 제2 레지스트층(R2)에서 상기 제1 내지 제3 노광 패턴(ER1, ER2, ER3)을 제외한 나머지 영역을 경화하는 공정을 진행할 수 있다. 이후, 실시 예는 상기 제1 내지 제3 노광 패턴(ER1, ER2, ER3)에 대응하는 영역의 두께를 목표 두께로 줄이는 씨닝(thinning) 공정을 진행할 수 있다.
상기 씨닝 공정은 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 진행될 수 있다.
이를 통해 실시 예는 상기 제1 보호층(150)에 제1 오픈 부분(OP1) 및 제2 오픈 부분(OP2)을 각각 형성할 수 있다.
이후, 실시 예는 OSP 전처리를 진행할 수 있다. 그리고, 상기 OSP 전처리가 진행됨에 따라 상기 제1 보호층(150)으로 덮이지 않은 상기 제1 회로 패턴(120-1)
의 외측면의 일부가 에칭으로 제거될 수 있다. 이를 통해, 상기 제1 보호층(150)과 상기 제1 회로 패턴(120-1) 사이에는 크레비스가 형성될 수 있다. 또한, 상기 OSP 전처리는 상기 제2 오픈 부분(OP2)과 수직으로 중첩되는 상기 제2 회로 패턴(120-2)의 상면에서도 진행될 수 있다. 이에 의해, 상기 제2 회로 패턴(120-2)의 상면에는 상기 OSP 전처리에 의해 리세스(120-2R)가 형성될 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 절연층;
    상기 절연층 상에 배치된 제1 회로 패턴; 및
    상기 절연층 상에 배치되고, 상기 제1 회로 패턴과 수직으로 중첩되는 제1 오픈 부분을 포함하는 제1 보호층을 포함하고,
    상기 제1 보호층은 상기 제1 오픈 부분을 포함하고, 제1 두께를 가지는 제1 영역과,
    상기 제1 오픈 부분을 포함하지 않으며, 상기 제1 두께보다 큰 제2 두께를 갖는 제2 영역을 포함하고,
    상기 제1 영역의 상기 제1 두께는 상기 제1 회로 패턴의 제3 두께보다 작고,
    상기 제1 오픈 부분을 구성하는 상기 제1 영역의 내측면은,
    상기 제1 회로 패턴의 외측면과 직접 접촉하는 제1 내측면과,
    상기 제1 회로 패턴의 외측면과 이격되는 제2 내측면을 포함하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 제1 영역의 상기 제2 내측면은,
    상기 제1 영역의 상기 제1 내측면과 연결되며, 상기 제1 내측면이 가지는 경사에 대응하는 경사를 가지는,
    회로 기판.
  3. 제1항에 있어서,
    상기 제2 영역의 상기 제2 두께는 상기 제1 회로 패턴의 상기 제3 두께보다 큰,
    회로 기판.
  4. 제1항에 있어서,
    상기 제1 회로 패턴은,
    상기 제1 회로 패턴의 상면을 향할수록 폭이 감소하는 영역을 포함하고,
    상기 제1 영역의 상기 제2 내측면은 상기 제1 회로 패턴의 상기 폭이 감소하는 영역의 외측면과 이격되는,
    회로 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 영역의 상기 제1 두께는,
    상기 제1 회로 패턴의 상기 제3 두께의 20% 내지 90%의 범위를 만족하는,
    회로 기판.
  6. 제5항에 있어서,
    상기 제1 회로 패턴은,
    상기 절연층의 상면에 배치되고, 외측면이 상기 제1 영역의 상기 제1 내측면과 접촉하는 제1 파트; 및
    상기 제1 파트 상에 배치되고, 외측면이 상기 제1 보호층과 접촉하지 않는 제2 파트를 포함하고,
    상기 제2 파트는 상기 제1 파트의 폭보다 작은 폭을 가지는 영역을 포함하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 제1 오픈 부분의 폭은 상기 제1 파트의 폭에 대응되는,
    회로 기판.
  8. 제6항에 있어서,
    상기 제1 파트는 상기 제1 영역의 상기 제1 두께의 20% 내지 90%의 범위의 제4 두께를 가지는,
    회로 기판.
  9. 제6항에 있어서,
    상기 제2 파트의 외측면은,
    상기 제2 파트의 상면을 향할수록 폭이 점진적으로 감소하는 직선의 경사를 가지는,
    회로 기판.
  10. 제6항에 있어서,
    상기 제2 파트의 외측면은,
    상기 제2 파트의 상면을 향할수록 폭이 감소하는 특정 곡률의 곡선의 경사를 가지는,
    회로 기판.
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