WO2023240704A1 - 半导体结构及其形成方法 - Google Patents

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W44/00—Electrical arrangements for controlling or matching impedance

Definitions

  • the present disclosure relates to the field of semiconductor technology, and relates to but is not limited to a semiconductor structure and a method of forming the same.
  • DRAM Dynamic Random Access Memory
  • the transistors are horizontal and the capacitors are perpendicular to the transistors.
  • the integration level of DRAM continues to increase and the size continues to shrink.
  • the aspect ratio of the capacitors is getting larger and larger, and the size of the transistors is getting larger and larger. The smaller the size, the process complexity and manufacturing cost of DRAM gradually increase.
  • embodiments of the present disclosure provide a semiconductor structure and a method of forming the same.
  • embodiments of the present disclosure provide a method for forming a semiconductor structure, including:
  • a substrate is provided; the substrate includes a first isolation groove extending along a first direction, and a plurality of active pillars arranged in an array along the first direction and a third direction; wherein the first isolation groove is in The base is divided into a first area and a second area in the second direction; the active column is supported by a support structure; the first direction, the second direction and the third direction are perpendicular to each other, The first direction and the second direction are parallel to the upper surface of the substrate;
  • a semi-capacitive structure located in the first region and a full-surround gate structure located in the second region are formed;
  • a first connection structure connecting the full-surround gate structure and the capacitor structure is formed in the first isolation groove.
  • inventions of the present disclosure provide a semiconductor structure, which is formed by the above-mentioned method for forming a semiconductor structure.
  • the semiconductor structure includes:
  • a substrate includes a first region and a second region arranged along a second direction; the second region includes active pillars arranged in an array along a first direction and a third direction; wherein, the first direction , the second direction and the third direction are perpendicular to each other, and the first direction and the second direction are parallel to the upper surface of the substrate;
  • a capacitor structure located in the first region, and a full-surround gate structure located in the second region; wherein the full-surround gate structure surrounds the surface of the active pillar;
  • a support structure that supports the capacitor structure and the full-surround gate structure.
  • the horizontal capacitor structure can reduce the possibility of tipping or breaking, thereby improving the capacitance structure.
  • the stability of the structure, and the stacked structure formed by stacking multiple capacitor structures in the third direction can form a three-dimensional semiconductor structure, thereby improving the integration of the semiconductor structure and achieving shrinkage.
  • Figure 1 is a schematic flowchart of a semiconductor structure forming method provided by an embodiment of the present disclosure
  • FIGS 2a to 2n and Figures 3a to 3m are schematic structural diagrams of the semiconductor structure formation process provided by embodiments of the present disclosure
  • Figure 4 is a cross-sectional view of a semiconductor structure provided by an embodiment of the present disclosure.
  • the three directions may include the X-axis, Y-axis, and Z-axis directions.
  • the substrate may include a top surface on the front side and a bottom surface on the back side opposite to the front side; when flatness of the top surface and the bottom surface is ignored, a direction perpendicular to the top surface and the bottom surface of the substrate is defined as a third direction.
  • two directions that intersect each other are defined.
  • the direction in which the first isolation groove extends can be defined as the first direction
  • the third isolation direction can be defined.
  • the extending direction of the groove is the second direction
  • the planar direction of the semiconductor substrate can be determined based on the first direction and the second direction.
  • the first direction, the second direction and the third direction are perpendicular to each other.
  • the first direction is defined as the X-axis direction
  • the second direction is defined as the Y-axis direction
  • the third direction is defined as the Z-axis direction.
  • FIG. 1 is a schematic flowchart of a method for forming a semiconductor structure provided by an embodiment of the disclosure. As shown in Figure 1, the method for forming a semiconductor structure includes the following steps:
  • Step S101 providing a substrate; the substrate includes a first isolation groove extending along a first direction, and a plurality of active pillars arranged in an array along the first direction and a third direction; wherein, the first isolation groove extends in the second direction
  • the base is divided into a first area and a second area; the active column is supported by a support structure.
  • the substrate at least includes a semiconductor substrate.
  • the semiconductor substrate may be a silicon substrate.
  • the semiconductor substrate may also include other semiconductor elements, such as germanium (Ge), or semiconductor compounds, such as silicon carbide (SiC). ), gallium arsenide (GaAs), gallium phosphide (GaP), indium phosphide (InP), indium arsenide (InAs) or indium antimonide (InSb), or other semiconductor alloys, such as silicon germanium (SiGe) , gallium arsenide phosphide (GaAsP), aluminum indium arsenide (AlInAs), aluminum gallium arsenide (AlGaAs), indium gallium arsenide (GaInAs), indium gallium phosphide (GaInP), and/or indium gallium arsenide phosphide ( GaInAsP) or a combination thereof.
  • germanium germanium
  • GaAs gallium ar
  • the first isolation groove divides the substrate into a first region and a second region in the second direction.
  • the first region and the second region can be used to form different functional structures respectively, for example, the first region It can be used to form a capacitor structure, and the second region can be used to form a full gate-all-around structure, a bit line structure and a stepped word line structure.
  • the substrate includes a plurality of active pillars and a support structure arranged in an array along the first direction and the third direction.
  • the plurality of active pillars are supported by the support structure, and each active pillar is used to form a transistor.
  • the support structure extends along the first direction and the third direction, and the support structure may be located on the surface of the semiconductor substrate, or may extend into the interior of the semiconductor substrate to achieve a better support effect.
  • the active pillar may be a square prism (for example, a four-sided prism, a six-sided prism, or an eight-sided prism) or a cylinder.
  • Step S102 Form a semi-capacitive structure located in the first region and a full gate-all-around structure located in the second region in the gap between the active pillars.
  • the first region is used to form a capacitor structure
  • the second region is used to form a full-surround gate structure.
  • the semi-capacitive structure is an incomplete capacitive structure, but a part of the capacitive structure.
  • a capacitive structure including only one electrode layer or a capacitive structure including only a dielectric layer and an electrode layer.
  • the full-circle gate structure formed has a wide channel region, which can reduce the short channel effect and improve the control capability of the gate, thereby improving the performance of the formed semiconductor structure.
  • Step S103 Process the active pillar and semi-capacitive structure in the first area to form a capacitive structure extending along the second direction.
  • an electrode layer can be formed in the first region, or a dielectric layer and an electrode layer can be formed in the first region to transform the semi-capacitive structure into Complete capacitor structure.
  • the capacitor structures formed are arranged at intervals along the first direction and the third direction and extend along the second direction. That is to say, the capacitor structures formed in the embodiment of the present disclosure are arranged horizontally.
  • the capacitor structure can reduce the possibility of tipping or breaking, thereby improving the stability of the capacitor structure.
  • Step S104 Form a first connection structure connecting the full-surround gate structure and the capacitor structure in the first isolation groove.
  • wires can be grown on the channel surface in the full-circle gate structure through epitaxial technology as the first connection structure; the first connection structure extends along the second direction and is electrically connected to the electrode layer of the capacitor structure.
  • a first isolation groove extending along a first direction and a plurality of active pillars arranged in an array along the first direction and a third direction are formed on the substrate.
  • the first isolation groove can The substrate is divided into a first region and a second region in the first direction to realize the preparation of different functional devices in different regions; secondly, in the gaps between the active pillars, a semi-capacitive structure located in the first region and A full-surround gate structure located in the second area; again, the active pillars and the semi-capacitive structure in the first area are processed to form a capacitive structure extending along the second direction, and the capacitive structure includes a semi-capacitive structure; finally, in the first isolation groove A first connection structure connecting the full-circle gate structure and the capacitor structure is formed.
  • the preparation process of the semiconductor structure can be simplified and the manufacturing cost of the semiconductor structure can be reduced.
  • the capacitor structure in the embodiment of the present disclosure extends along the second direction, that is, the capacitor structure in the embodiment of the present disclosure is horizontal, compared with the vertical capacitor structure with a high aspect ratio, the horizontal capacitor structure can reduce the risk of tipping or The possibility of breaking can improve the stability of the capacitor structure, and the stacked structure formed by stacking multiple capacitor structures in the third direction can form a three-dimensional semiconductor structure, thereby improving the integration of the semiconductor structure and achieving shrinkage.
  • Figures 2a to 2n and Figures 3a to 3m are structural schematic diagrams of the semiconductor structure formation process provided by embodiments of the present disclosure.
  • Figure 2a is a three-dimensional structural schematic diagram
  • Figure 2b is a laminated structure in Figure 2a along a-a' and b-b'
  • Figures 2c to 2n and Figures 3a to 3m in the subsequent formation process are shown from the cross-sectional perspective of a-a' and b-b'.
  • the formation process of the semiconductor structure provided by the embodiment of the present disclosure will be described in detail below with reference to Figures 2a to 2n and Figures 3a to 3m.
  • step S101 is performed to provide a substrate; the substrate includes a first isolation groove 12 extending along a first direction, and a plurality of active pillars 110 arranged in an array along the first direction and the third direction. ; Wherein, the first isolation groove 12 divides the substrate into a first area A and a second area B in the second direction; the active pillar 110 is supported by the support structure 14 .
  • the substrate may be formed by the following steps: providing a semiconductor substrate 10, forming a stacked structure 11 on the semiconductor substrate 10, the stacked structure 11 including alternately stacked first semiconductor layers 111 and second semiconductor layers 112 ; Etch the stacked structure 11 to form the first isolation groove 12 ; Remove the first semiconductor layer 111 in the stacked structure 11 .
  • first semiconductor layer 111 may be germanium, silicon germanide, or silicon carbide; it may also be silicon-on-insulator (SOI) or germanium-on-insulator (GOI).
  • SOI silicon-on-insulator
  • GOI germanium-on-insulator
  • the second semiconductor layer 112 may be a silicon layer, or may include other semiconductor elements, such as germanium, or semiconductor compounds, such as silicon carbide, gallium arsenide, gallium indium phosphide, indium arsenide or indium antimonide, Or include other semiconductor alloys, such as: silicon germanium, gallium arsenide phosphide, aluminum indium arsenide, aluminum gallium arsenide, indium gallium arsenide, indium gallium phosphide, and/or indium gallium arsenide phosphide or combinations thereof.
  • the first semiconductor layer 111 because the first semiconductor layer 111 needs to be etched away later, the second semiconductor layer 112 remains. Therefore, the first semiconductor layer 111 has a high etching selectivity ratio relative to the second semiconductor layer 112, that is, under the same Under etching conditions, the first semiconductor layer 111 is easier to be removed by etching than the second semiconductor layer 112 .
  • the first semiconductor layer 111 may be a silicon germanium layer
  • the second semiconductor layer 112 may be a silicon layer.
  • the first semiconductor layer 111 and the second semiconductor layer 112 may be formed through an epitaxial process.
  • the first semiconductor layer 111 and the second semiconductor layer 112 are alternately stacked to form a semiconductor superlattice.
  • the thickness of each semiconductor layer ranges from a few atoms to dozens of atomic layers.
  • the main semiconductor properties of each layer are such as band gap and Doping levels can be controlled independently.
  • the number of layers of the first semiconductor layer 111 and the second semiconductor layer 112 in the stacked structure 11 can be set according to the required capacitance density (or storage density). The greater the number of layers of the first semiconductor layer 111 and the second semiconductor layer 112, the higher the number of layers.
  • the formed three-dimensional memory has higher integration and greater capacitance density.
  • the number of the first semiconductor layer 111 and the second semiconductor layer 112 may be 2 to 2000 layers.
  • the method of forming the semiconductor structure before forming the first isolation trench 12 , further includes: etching the stacked structure 11 and part of the semiconductor substrate 10 to form a third isolation trench 13 .
  • the third isolation groove 13 can be formed by the following steps: first, a first mask layer 151 , a first anti-reflection layer 311 and a pattern with a specific pattern H are sequentially formed on the surface of the stacked structure 11 .
  • first photoresist layer 161 secondly, sequentially etching the first anti-reflective layer 311 and the first mask layer 151 through the first photoresist layer 161 to transfer the specific pattern H to the first mask layer 151;
  • the stacked structure 11 and part of the semiconductor substrate 10 are etched through the first mask layer with a specific pattern H to form a third isolation groove 13.
  • the bottom of the third isolation groove 13 is formed. Located in the semiconductor substrate 10 , in other embodiments, the third isolation groove 13 may not extend into the semiconductor substrate 10 , but only be located in the stacked structure 11 .
  • the first anti-reflective layer 311 is used to absorb the reflected light on the surface of the stacked structure 11 to avoid interference between the reflected light and the incident light;
  • the material of the first anti-reflective layer 311 can be silicon oxynitride or spin coating. carbon layer.
  • the material used for the first mask layer 151 may be one or more of silicon oxide, silicon nitride, silicon carbide, and silicon oxynitride. Both the first mask layer 151 and the first anti-reflection layer 311 can be formed by any suitable deposition process.
  • the third isolation groove 13 divides the second area B into a first part B-1 and a second part B-2 in the first direction; wherein the first part B-1 can be used to form a full ring
  • the gate structure, the second portion B-2 may be used to form a stepped word line structure.
  • the method of forming the semiconductor structure further includes: removing the first photoresist layer 161 , the first anti-reflection layer 311 and the first mask layer 151 .
  • dry etching technology such as plasma etching technology, reactive ion etching technology or ion milling technology
  • wet etching technology can be used to remove the first photoresist layer 161 and the first anti-reflective layer 311 and the first mask layer 151, exposing the surface of the stacked structure 11 (as shown in Figure 2d).
  • Figure 2e is a top view of the first area.
  • the method of the semiconductor structure further includes: etching the stacked structure to A fifth isolation groove 31 extending along the second direction is formed, and the fifth isolation groove 31 divides the second semiconductor layer 112 into a plurality of active pillars 110 arranged along the first direction; in the fifth isolation groove 31 An isolation structure 311 is formed therein.
  • the material forming the isolation structure 311 may be silicon oxide, silicon nitride or silicon oxynitride.
  • the isolation structure 311 is used to fill the gaps between adjacent active pillars 110 to facilitate subsequent formation of other structures between the active pillars 110 and the isolation structure 311 .
  • the method of forming the semiconductor structure further includes: etching and removing part of the isolation structure 311 and part of the first semiconductor layer 111 to form a plurality of The etching hole 141 extends along the first direction; the etching hole 141 exposes the active pillar 110 , and a supporting material is filled in the etching hole 141 to form a supporting structure 14 surrounding the active pillar 110 .
  • the support structure 14 can be formed through the following steps: first, sequentially forming a second mask layer 152, a second anti-reflection layer 312 and a special layer on the surface of the stacked structure 11.
  • the second photoresist layer 162 of the pattern I is first, sequentially forming a second mask layer 152, a second anti-reflection layer 312 and a special layer on the surface of the stacked structure 11.
  • the specific pattern I can be a plurality of openings extending along the X-axis direction; secondly, the second anti-reflection layer 312 and the second mask are sequentially etched through the second photoresist layer 162 layer 152 to transfer the specific pattern I to the second mask layer 152; again, part of the isolation structure 311 and part of the first semiconductor layer 111 are removed by etching through the second mask layer with the specific pattern I, forming a plurality of layers along the Etching holes 141 extending in the axial direction; finally, supporting material is filled in the etching holes 141 to form a supporting structure 14 surrounding the active pillar 110 .
  • the material used for the second mask layer 152 may be one or more of silicon oxide, silicon nitride, silicon carbide, and silicon oxynitride; the material used for the second anti-reflective layer 312 may be silicon oxynitride or spin-on carbon;
  • the support material can be silicon nitride or silicon carbonitride.
  • the support structure 14 can also extend into the semiconductor substrate 10 to achieve a more stable support effect.
  • the support structure 14 can be used to support the active pillars 110, and subsequently a capacitor structure and a full-surround gate structure will be formed between adjacent active pillars 110. Therefore, the support structure 14 can also be used to support the capacitor. structure and a full all-around gate structure, thereby improving the stability of the formed semiconductor structure.
  • the method of forming the semiconductor structure further includes: removing the second photoresist layer 162 , the second anti-reflection layer 312 and the second mask layer 152 .
  • dry etching technology or wet etching technology can be used to remove the second photoresist layer 162, the second anti-reflection layer 312 and the second mask layer 152, exposing the surface of the stacked structure 11 (as shown in the figure) shown in 2h).
  • the first isolation groove 12 can be formed by the following steps: first, a third mask layer 153 and a third photoresist layer 163 with a specific pattern C are sequentially formed on the surface of the stacked structure 11 , the specific pattern C may be an opening extending along the X-axis direction, and the projection of the specific pattern C on the semiconductor substrate 10 is adjacent to one of the projections of the specific pattern I on the semiconductor substrate 10 in the Y-axis direction. Secondly, the third mask layer 153 is etched through the third photoresist layer 163 to transfer the specific pattern C into the third mask layer 153, and the stacked structure is etched through the third mask layer having the specific pattern C. 11 and the isolation structure 311 to form a first isolation groove 12, and the first isolation groove 12 exposes the adjacent support structure 14. In the embodiment of the present disclosure, the first isolation groove 12 extends into the semiconductor substrate 10 to achieve better isolation effect.
  • the first isolation groove 12 divides the substrate into a first region A and a second region B in the Y-axis direction; wherein the first region A is used to form a capacitor structure, and the second region B is used to form a capacitor structure.
  • the first isolation groove 12 may also be located only on the surface of the semiconductor substrate 10 .
  • the method of forming the semiconductor structure further includes: removing the third mask layer 153 and the third photoresist layer 163 .
  • dry etching technology or wet etching technology may be used to remove the third mask layer 153 and the third photoresist layer 163 .
  • the method of forming the semiconductor structure further includes: filling the first isolation groove 12 with a sacrificial material to form a sacrificial layer 121 .
  • the sacrificial layer 121 may be silicon oxynitride.
  • the sacrificial layer 121 is used to protect the cross-section of the second semiconductor layer 112 from damage when the first semiconductor layer 111 is subsequently removed, so as to facilitate the subsequent epitaxial formation of a cross-section of the second semiconductor layer 112 connecting the full gate structure and the stepped word line structure. connection structure.
  • the first semiconductor layer 111 in the stacked structure 11 is removed.
  • the first semiconductor layer 111 in the stacked structure 11 can be removed by wet etching (for example, using strong acid etching such as concentrated sulfuric acid, hydrofluoric acid, concentrated nitric acid, etc.) or dry etching technology.
  • the first semiconductor layer 111 has a high etching selectivity ratio relative to the second semiconductor layer 112, so that the second semiconductor layer 112 may not be damaged when the first semiconductor layer 111 is removed.
  • the method of forming the semiconductor structure further includes: removing the sacrificial layer 121, the protective layer 131 and the isolation structure 311.
  • the method of forming the semiconductor structure further includes thinning the active pillar 110 .
  • the active pillars 110 are thinned so that the gap between two adjacent active pillars 110 becomes larger.
  • the effective area of the capacitor structure can be increased, thereby increasing the capacity of the capacitor structure.
  • more space can be reserved for the subsequent formation of the capacitor structure and the full gate structure, which reduces the complexity of the process.
  • the active pillar 110 can be thinned in the following two ways:
  • Method 1 Directly dry-etch the active pillar 110 until the required thickness is formed, and then stop etching.
  • Method two oxidize the active pillar 110 in situ, oxidize part of the active pillar 110 into a silicon oxide layer, and remove the silicon oxide layer through wet etching or dry etching technology.
  • the active pillar 110 may not be thinned.
  • step S102 is performed to form the A half-capacitor structure 18 located in the first region and the full-surround gate structure 17 located in the second region B in the gap between the active pillars 110.
  • the semi-capacitive structure 18 and the full gate structure 17 may be formed by the following steps: sequentially forming a dielectric layer 171 and a first metal layer 173 on the surfaces of the active pillars 110 in the first region A and the second region B. .
  • the dielectric layer 171 may be one layer or multiple layers.
  • the dielectric layer 171 in the embodiment of the present disclosure includes a first dielectric layer 1711 and a second dielectric layer 1712.
  • the material of the first dielectric layer 1711 may be silicon oxide or other suitable materials;
  • the material of the second dielectric layer 1712 may be a high-K material, such as lanthanum oxide, aluminum oxide, hafnium oxide, hafnium oxynitride, or niobium oxide. , hafnium silicate or zirconium oxide, or any combination thereof;
  • the material of the first metal layer can be any material with good electrical conductivity, such as titanium nitride.
  • the second dielectric layer 1712 when the second dielectric layer 1712 can serve as the dielectric layer of the capacitive structure, the second dielectric layer 1712 and the first metal layer 173 located in the first region A constitute the semi-capacitive structure 18 .
  • the semi-capacitive structure 18 when the second dielectric layer 1712 cannot serve as the dielectric layer of the capacitive structure, the semi-capacitive structure 18 includes the first metal layer 173 .
  • the first dielectric layer 1711 , the second dielectric layer 1712 and the first metal layer 173 located in the second region B form the full gate-all-around structure 17 .
  • the first dielectric layer 1711, the second dielectric layer 1712 and the first metal layer 173 can be formed by any of the following deposition processes, such as chemical vapor deposition (Chemical Vapor Deposition, CVD) process, physical vapor deposition ( Physical Vapor Deposition (PVD) process, Atomic Layer Deposition (ALD) process, spin coating process, coating process or thin film process, etc.
  • CVD chemical Vapor Deposition
  • PVD Physical Vapor Deposition
  • ALD Atomic Layer Deposition
  • spin coating process coating process or thin film process, etc.
  • the first metal layer 173 located in the first region A constitutes the lower electrode layer of the capacitor structure; the dielectric layer 171 and the first metal layer 173 located in the second region respectively constitute the gate of the full ring gate structure 17 dielectric layer and gate metal layer. Since the full-all-around gate structure 17 and the lower electrode layer of the capacitor structure are formed at the same time in the embodiment of the present disclosure, the manufacturing process of the semiconductor structure can be simplified and the manufacturing cost of the semiconductor structure can be reduced.
  • the full-circle gate structure 17 has a wide channel region, which can reduce the short channel effect and improve the gate control capability, thereby improving the performance of the formed semiconductor structure.
  • the dielectric layer 171 and the first metal layer 173 are also formed on the inner walls of the first isolation groove 12 and the third isolation groove 13 .
  • the method of forming the semiconductor structure further includes: filling the first isolation material in the gap between the surface of the first metal layer 173 and the first metal layer 173 to form a third An isolation layer 19.
  • the first isolation layer 19 can be used to isolate the adjacent first metal layer 173 to prevent the first metal layer 173 from leaking electricity.
  • the first isolation material may be silicon oxide, silicon nitride, silicon oxynitride, or other suitable materials.
  • step S103 is performed to process the active pillar 110 and the semi-capacitive structure in the first region A to form the capacitive structure 20 extending along the second direction.
  • step S103 can be formed by the following steps: as shown in Figures 3a to 3c, forming a layer extending along the X-axis direction in the first region A.
  • the first opening 21 of A second metal material is deposited in the opening 21 and the first gap 22 to form a second metal layer 174 .
  • step S103 can also be formed by the following steps: forming a first opening 21 extending along the X-axis direction in the first region A; An opening 21 exposes the semiconductor substrate 10; through the first opening 21, the active pillar 110 and the dielectric layer 171 in the first region A are removed to form a first gap 22; in the first opening 21 and the first gap 22 in sequence The dielectric material and the second metal material are deposited to form dielectric layer 172 and second metal layer 174. At this time, the second metal layer 174 forms the upper electrode of the capacitor structure 20 , and the first metal layer 173 , the dielectric layer 172 and the second metal layer 174 located in the first region A form the capacitor structure 20 .
  • the first opening 21 may be formed by the following steps: forming a fourth photoresist layer 164 with a specific pattern D on the surface of the first isolation layer 19 , at this time, the An isolation layer 19 can be used as a mask layer to form the first opening 21, and the first isolation layer 19 is etched through the fourth photoresist layer 164 to transfer a specific pattern D into the first isolation layer 19, by having a specific pattern.
  • the first isolation layer 19 of D is etched into the stacked structure 11 until the semiconductor substrate 10 is exposed and a first opening 21 is formed.
  • the dielectric layer material may be a high-K dielectric, such as lanthanum oxide (La 2 O 3 ), aluminum oxide (Al 2 O 3 ), hafnium oxide (HfO 2 ), hafnium oxynitride (HfON), One or any combination of niobium oxide (NbO), hafnium silicate (HfSiO x ) or zirconium oxide (ZrO 2 ).
  • the second metal material may include titanium, tungsten, molybdenum, metal nitride or metal suicide. The dielectric material and the second metal material can be formed by any deposition process.
  • step S104 a first connection structure 23 connecting the full-surround gate structure 17 and the capacitor structure 20 is formed in the first isolation groove 12 .
  • the first connection structure 23 may be formed by the following steps: removing the first isolation layer 19 located in the first isolation groove 12 , and removing the side walls of the second region B located in the first isolation groove 12 .
  • the dielectric layer 171 and the first metal layer 173 form a second isolation groove 12a extending along the first direction; wherein the second isolation groove 12a exposes the active pillar 110 in the second area B and the A side of the first area.
  • the first metal layer 173 of the wall; the first connection structure 23 is epitaxially grown on the surface of the exposed active pillar 110; wherein the first connection structure 23 is in contact with the first metal layer 173 in the first region.
  • the first connection structure 23 can be formed by the following steps: forming a fifth photoresist layer 165 with a specific pattern E on the surface of the first isolation layer 19.
  • the first isolation layer 19 can As a mask layer for forming the second isolation groove 12a, the first isolation layer 19 is etched through the fifth photoresist layer 165 to transfer the specific pattern E into the first isolation layer 19.
  • An isolation layer is etched to remove the first isolation layer 19, dielectric layer 171, and first metal layer 173 located in the first isolation groove 12, forming a second isolation groove 12a extending along the X-axis direction; the second isolation groove The groove 12a exposes the active pillar 110 in the second area B and the first metal layer 173 on the sidewall of the first area A; the first semiconductor material is epitaxially grown on the surface of the exposed active pillar 110 to form a first connection structure. 23; The first connection structure 23 is in contact with the first metal layer 173 in the first area A.
  • the first connection structure 23 may be a heteroepitaxial layer. Therefore, the first semiconductor material may be silicon germanium, and the content of germanium in the silicon germanium may be 5% to 50%; the thickness of the first connection structure 23 for
  • epitaxial growth may be vapor phase epitaxy, liquid phase epitaxy, molecular beam epitaxy or metal organic chemical vapor deposition. Utilizing the selectivity of the epitaxial growth process, the self-aligned connection of the all-around gate structure 17 and the capacitor structure 20 can be achieved.
  • the method of forming the semiconductor structure further includes: filling the second isolation groove 12a and the gap between the first connection structure 23 with a second isolation material to form The second isolation layer 24; wherein, the surface of the second isolation layer 24 is flush with the surface of the first isolation layer 19.
  • the second isolation layer 24 can be used to isolate adjacent first connection structures 23 .
  • the material of the second isolation layer 24 may be silicon oxide, silicon nitride, silicon oxynitride or other suitable materials.
  • the method of forming the semiconductor structure further includes: forming a bit line structure 25 and a stepped word line structure 26 connected to the full gate structure 17. .
  • the bit line structure 25 is formed by the following steps: etching one end of the active pillar 110 away from the capacitor structure 20 to form a bit line trench extending along the first direction; the bit line trench exposes the second area. Semiconductor substrate 10; fill the bit line trenches with bit line metal material to form a bit line structure 25.
  • a sixth photoresist layer 166 with a specific pattern F is formed on the surface of the first isolation layer 19.
  • the first isolation layer 19 and the second isolation layer 24 can be used to form bit line trenches.
  • the mask layer of the groove is used to etch the first isolation layer 19 through the sixth photoresist layer 166, transfer the specific pattern E into the first isolation layer 19, and etch the active layer through the first isolation layer 19 with the specific pattern F.
  • One end of the pillar 110 away from the capacitor structure 20 forms a bit line trench (not shown) extending along the X-axis direction; the bit line trench exposes the semiconductor substrate 10 in the second region B; filling the bit line trench with bits line metal material to form a bit line structure 25.
  • the bit line metal material includes: tungsten (W), cobalt (Co), copper (Cu), aluminum (Al), titanium nitride (TiN), titanium-containing metal layer, polysilicon, or any combination thereof.
  • the relationship between the bit line structure 25 , the full gate structure 17 and the support structure 14 may include the following two situations: first, the support structure 14 is located in the middle of the full gate structure 17 , and the full gate structure 17 It is in contact with the bit line structure 25, as shown in Figure 3h; second, the support structure 14 is located at one end of the full gate structure 14 away from the capacitor structure (that is, located at the rightmost end of the full gate structure 17). At this time, the support structure and the bit line structure 25 contact, the bit line structure 25 and the full gate structure 17 are separated by the support structure 14 .
  • the method of forming the semiconductor structure before forming the stepped word line structure 26, the method of forming the semiconductor structure further includes: removing the first isolation layer 19, the dielectric layer 171 and the first metal layer 173 located in the third isolation groove 13, A fourth isolation groove 13a extending along the second direction is formed; wherein the fourth isolation groove 13a exposes a first portion of the first metal layer 173 and a second portion of the active pillar 110; in the fourth isolation groove 13a A second connection structure 27 is formed that connects the second part and the full surround gate structure 17 .
  • the fourth isolation groove 13a can be formed by the following steps: forming a seventh photoresist layer 167 with a specific pattern G on the surface of the first isolation layer 19, at this time, The first isolation layer 19 and the second isolation layer 24 may be used as a mask layer to form the fourth isolation groove 13a, and the first isolation layer 19 is etched through the seventh photoresist layer 167 to transfer the specific pattern G to the first isolation layer 13a.
  • the first isolation layer 19 located in the third isolation groove 13 is etched to remove the first isolation layer 19 located in the third isolation groove 13, and the second portion B-2 located in the third isolation groove 13 is removed by etching.
  • the dielectric layer 171 and the first metal layer 173 of the sidewall form a fourth isolation groove 13a extending along the Y-axis direction; wherein the fourth isolation groove 13a exposes the first metal layer of the sidewall of the first part B-1 173 and the active column 110 of the second part B-2.
  • the fourth isolation groove 13a is used to form the second connection structure 27 connecting the second part B-2 and the full surround gate structure 17.
  • the second connection structure 27 is formed by the following steps: epitaxially growing a second semiconductor material on the surface of the exposed active pillar 110 of the second portion B-2 to form the second connection structure 27; wherein, The two connection structures 27 are in contact with the first metal layer 173 in the first part B-1.
  • the second connection structure 27 may be a homoepitaxial layer, therefore, the second semiconductor material may be silicon; the thickness of the second connection structure 27 is
  • epitaxial growth may be vapor phase epitaxy, liquid phase epitaxy, molecular beam epitaxy or metal organic chemical vapor deposition.
  • the method of forming the semiconductor structure further includes: forming an insulating dielectric layer 175 on the surface of the second connection structure 27; wherein, the insulating dielectric layer 175 The surface is flush with the surface of the dielectric layer 171; a third metal layer 176 is formed on the surface of the insulating dielectric layer 175, and the surface of the third metal layer 176 is flush with the surface of the first metal layer 173; on the surface of the third metal layer 176 The gap between the third metal layer 176 and the third isolation layer 176 is filled with the third isolation material to form the third isolation layer 28 , where the surface of the third isolation layer 28 is flush with the surface of the first isolation layer 19 .
  • the material of the insulating dielectric layer 175 may be silicon oxide, silicon nitride, or silicon oxynitride, such as silicon oxide.
  • the third isolation layer 28 can be used to isolate the adjacent third metal layer 176 to prevent the third metal layer 176 from leaking; the material of the third isolation layer 28 can be silicon oxide, silicon nitride, silicon oxynitride or other suitable materials. .
  • the material of the third metal layer 176 can be any material with good electrical conductivity, such as tungsten.
  • the third isolation groove 13 divides the full-surround gate structure 17 into a first part B-1 and a second part B-2 in the X-axis direction;
  • the stepped word line structure 26 is formed by the following steps: A photoresist layer with a second opening is formed on the surface of the second part; the second opening exposes one end of the second part away from the first part; the second part is etched multiple times through the photoresist layer to form a stepped word line structure 26 ; Wherein, during multiple etching processes, the size of the second opening in the first direction increases sequentially.
  • the stepped word line structure 26 may be formed by the following steps: first, forming a photoresist layer with a second opening on the surface of the second part B-2; the second opening exposes the second part away from the second part B-2. One end of the part; by etching the second part B-2 of the photoresist layer with the second opening, a first step structure is formed, wherein the first step structure includes a step; secondly, a step is formed on the surface of the first step structure.
  • the photoresist layer with the third opening exposes part of the first step structure, and the first step structure is etched through the photoresist layer with the third opening to form a second step structure, wherein the second step structure includes two step, the size of the third opening in the
  • the photoresist layer of the opening is etched into the second ladder structure to form a third ladder structure, where the third ladder structure includes three steps, and the size of the fourth opening in the X-axis direction is larger than the size of the third opening; repeat the above steps, After multiple etching processes, a stepped word line structure 26 is finally formed.
  • a stepped word line structure 26 extending along the X-axis direction is formed on the semiconductor substrate 10.
  • the stepped word line structure 26 has layer-by-layer structure from bottom to top along the Z-axis direction. Reduced length.
  • the stepped word line structure 26 may also be formed by the following steps: first, forming a first word line with a first length on the substrate surface of the second part B-2, wherein the first word line is The first-layer full-circle gate structure 17 at the bottom of the third direction is electrically connected; secondly, a first isolation unit with a second length is formed on the surface of the first word line; a third isolation unit with a second length is formed on the surface of the first isolation unit.
  • the second word line is electrically connected to the second layer full surround gate structure 17 of the previous bottom layer along the third direction, wherein the first length is greater than the second length, and the first isolation unit is configured to isolate the adjacent first word line and the second word line; again, a second isolation unit with a third length is formed on the surface of the second word line; a third word line with a third length is formed on the surface of the second isolation unit, wherein the third word line is The third layer full-circle gate structure 17 is electrically connected from bottom to top along the third direction, wherein the second length is greater than the third length, and the second isolation unit is configured to isolate the adjacent second word line and the third word line;
  • the above steps are repeated and multiple forming processes are performed to form a stepped word line structure 26 composed of multiple word lines.
  • the method of forming the semiconductor structure further includes: forming a first metal line 291 connected to the capacitor structure 20 and a second metal line 292 connected to the bit line structure 25 respectively. and a third metal line 293 connected to the stepped word line structure 26 .
  • the first metal line 291 , the second metal line 292 , and the third metal line 293 are formed through the following steps: on the surface of the stepped word line structure 26 , the first isolation layer 19 , and the third metal line 293 .
  • a barrier layer 30 is formed on the surface of the second isolation layer 24 and the third isolation layer 28; the barrier layer 30 is etched to form a first through hole (not shown) exposing the second metal layer 174 and a second through hole exposing the bit line structure 25.
  • a first metal line 291 connected to the capacitor structure 20 is formed in the first through hole, and a first metal line 291 is formed in the second through hole.
  • a second metal line 292 is formed connected to the bit line structure 25 and a third metal line 293 connected to the stepped word line structure 26 is formed in the third through hole.
  • the materials of the first metal line 291, the second metal line 292, and the third metal line 293 may be composed of any conductive metal material, such as titanium nitride.
  • the materials of the first metal line 291 , the second metal line 292 and the third metal line 293 may also be copper, aluminum, copper-aluminum alloy, tungsten or other conductive metals.
  • the manufacturing process of the semiconductor structure can be simplified and the manufacturing cost of the semiconductor structure can be reduced.
  • the capacitor structure in the embodiment of the present disclosure extends along the second direction, that is, the capacitor structure in the embodiment of the present disclosure is horizontal, compared with the vertical capacitor structure with a high aspect ratio, the horizontal capacitor structure can reduce the risk of tipping or The possibility of breaking can improve the stability of the capacitor structure, and the stacked structure formed by stacking multiple capacitor structures in the third direction can form a three-dimensional semiconductor structure, thereby improving the integration of the semiconductor structure and achieving shrinkage.
  • the embodiment of the present disclosure also provides a semiconductor structure.
  • Figure 4 is a cross-sectional view of the semiconductor structure provided by the embodiment of the present disclosure.
  • the semiconductor structure 100 includes: a substrate; the substrate includes components along the Y-axis The first area A and the second area B are arranged in the direction of The active pillars 110 are arranged in an array in the Z-axis direction; the semiconductor structure 100 also includes: a capacitor structure 20 located in the first area A and extending along the Y-axis direction, and a full-surround gate structure 17 located in the second area B; wherein, The full surround gate structure 17 surrounds the surface of the active pillar 110 .
  • the capacitor structure 20 includes a first metal layer 173, a second dielectric layer 1712 and a second metal layer 174; the full gate structure 17 includes a dielectric layer 171 and a first metal layer 173, wherein the dielectric layer 171 includes The first dielectric layer 1711 and the second dielectric layer 1712.
  • the full-circle gate structure 17 has a wide channel region, which can reduce the short channel effect and improve the gate control capability, thereby improving the performance of the formed semiconductor structure.
  • the semiconductor structure 100 further includes: a first isolation layer 19 located between adjacent first metal layers 173 and on the surface of the first metal layer 173 .
  • the first isolation layer 19 is used to isolate the adjacent first metal layer 173 .
  • a metal layer 173 prevents the first metal layer 173 from leaking electricity.
  • the semiconductor structure 100 further includes: a first connection structure 23 connecting the capacitor structure 20 and the full-surround gate structure 17 , and a support structure 14 for supporting the capacitive structure 20 and the full-surround gate structure 17 .
  • the support structure 14 is embedded in the semiconductor substrate 10 to achieve a more stable support effect.
  • the semiconductor structure 100 further includes a bit line structure 25 located in the second region B and extending along the first direction.
  • the semiconductor structure 100 further includes: a second connection structure 27 and a stepped word line structure 26 ; wherein the full-circle gate structure 17 and the stepped word line structure 26 are connected through the second connection structure 27 .
  • the semiconductor structure 100 further includes: a first isolation layer 19 located between the first metal layers 173 and on the surface of the first metal layer 173 , wherein the first isolation layer 19 is used to isolate adjacent first metal layers 173 .
  • Layer 173 located between the first metal layers 173 and on the surface of the first metal layer 173 , wherein the first isolation layer 19 is used to isolate adjacent first metal layers 173 .
  • the semiconductor structure 100 further includes: a second isolation layer 24 located between adjacent first connection structures 23 , and the second isolation layer 24 is used to isolate the adjacent first connection structures 23 .
  • the semiconductor structure 100 further includes: a second isolation layer 24 located between adjacent second connection structures 27 , and the second isolation layer 24 is used to isolate the adjacent second connection structures 27 .
  • the semiconductor structure 100 further includes: an insulating dielectric layer 175 located on the surface of the second connection structure 27 , wherein the surface of the insulating dielectric layer 175 is flush with the surface of the dielectric layer 171 .
  • the semiconductor structure 100 further includes: a third metal layer 176 located on the surface of the insulating dielectric layer 175, wherein the surface of the third metal layer 176 is flush with the surface of the first metal layer 173.
  • the semiconductor structure 100 further includes: a third isolation layer 28 located between the third metal layers 176 and on the surface of the third metal layer 176 , wherein the third isolation layer 28 is used to isolate adjacent third metal layers 176 .
  • Layer 176 a third isolation layer 28 located between the third metal layers 176 and on the surface of the third metal layer 176 , wherein the third isolation layer 28 is used to isolate adjacent third metal layers 176 .
  • the semiconductor structure 100 further includes: a first metal line 291, a second metal line 292, and a third metal line 293; wherein the first metal line 291 is located on the surface of the capacitor structure 20 and is electrically connected to the capacitor structure 20. Connection; the second metal line 292 is located on the surface of the bit line structure 25 and is electrically connected to the bit line structure 25; the third metal line 293 is located on the surface of the stepped word line structure 26 and is electrically connected to the stepped word line structure 26.
  • the semiconductor structure 100 further includes: a barrier layer 30 ; wherein the first metal line 291 , the second metal line 292 and the third metal line 293 are located in the barrier layer 30 .
  • the semiconductor structure provided by the embodiments of the present disclosure is similar to the formation method of the semiconductor structure provided by the above-mentioned embodiments.
  • the capacitor structure extends along the second direction. That is to say, the capacitor structure is arranged horizontally.
  • the horizontal capacitor structure can reduce the possibility of tipping or breaking, thereby improving the stability of the capacitor structure. sex.
  • the capacitor structures are arranged in arrays along the first direction and the third direction, and the stacked structure formed by stacking multiple capacitor structures in the third direction can form a three-dimensional semiconductor structure, thereby improving the integration level of the semiconductor structure and achieving shrinkage.
  • the disclosed devices and methods can be implemented in a non-target manner.
  • the device embodiments described above are only illustrative.
  • the division of the units is only a logical function division.
  • the horizontal capacitor structure can reduce the possibility of tipping or breaking, thereby improving the capacitance structure.
  • the stability of the structure, and the stacked structure formed by stacking multiple capacitor structures in the third direction can form a three-dimensional semiconductor structure, thereby improving the integration of the semiconductor structure and achieving shrinkage.

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Abstract

本公开实施例提供一种半导体结构及其形成方法，其中，所述方法包括：提供基底；基底包括沿第一方向延伸的第一隔离凹槽、以及沿第一方向和第三方向阵列排布的多个有源柱；第一隔离凹槽在第二方向上将基底分割为第一区域和第二区域；有源柱通过支撑结构支撑；第一方向、第二方向和第三方向两两相互垂直，第一方向与第二方向平行于基底的上表面；在有源柱之间的空隙中，形成位于第一区域的半电容结构和位于第二区域的全环栅结构；处理第一区域的有源柱和半电容结构，以形成沿第二方向延伸的电容结构；在第一隔离凹槽中形成连接全环栅结构和电容结构的第一连接结构。

Description

半导体结构及其形成方法
相关申请的交叉引用
本公开基于申请号为202210686849.3、申请日为2022年06月16日、发明名称为“半导体结构及其形成方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法。
背景技术
动态随机存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，由许多重复的存储单元组成，每一个存储单元通常包括电容器和晶体管。
相关技术中的DRAM，晶体管呈水平状，且电容器与晶体管垂直，随着工艺节点的不断发展，DRAM集成度不断提高、尺寸不断微缩，电容器的深宽比越来越大，晶体管的尺寸越来越小，DRAM的工艺复杂度和制造成本逐渐增大。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构的形成方法，包括：
提供基底；所述基底包括沿第一方向延伸的第一隔离凹槽、以及沿所述第一方向和第三方向阵列排布的多个有源柱；其中，所述第一隔离凹槽在第二方向上将所述基底分割为第一区域和第二区域；所述有源柱通过支撑结构支撑；所述第一方向、所述第二方向和所述第三方向两两相互垂直，所述第一方向与所述第二方向平行于所述基底的上表面；
在所述有源柱之间的空隙中，形成位于所述第一区域的半电容结构和位于所述第二区域的全环栅结构；
处理所述第一区域的有源柱和所述半电容结构，以形成沿所述第二方向延伸的电容结构；
在所述第一隔离凹槽中形成连接所述全环栅结构和所述电容结构的第一连接结构。
第二方面，本公开实施例提供一种半导体结构，所述半导体结构通过上述半导体结构的形成方法形成，所述半导体结构包括：
基底；所述基底包括沿第二方向排布的第一区域和第二区域；所述第二区域包括沿第一方向和第三方向阵列排布的有源柱；其中，所述第一方向、所述第二方向和所述第三方向两两相互垂直，所述第一方向与所述第二方向平行于所述基底的上表面；
位于所述第一区域的电容结构、以及位于所述第二区域的全环栅结构；其中，所述全环栅结构环绕于所述有源柱的表面；
连接所述电容结构与所述全环栅结构的第一连接结构；
支撑所述电容结构和所述全环栅结构的支撑结构。
本公开实施例提供的半导体结构及其形成方法，由于电容结构呈水平状，相较于高深宽比的垂直电容结构，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性，且多个电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，进而可以提高半导体结构的集成度，实现微缩。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1为本公开实施例提供的半导体结构形成方法的流程示意图；
图2a～2n、图3a～3m为本公开实施例提供的半导体结构形成过程中的结构示意图；
图4为本公开实施例提供的半导体结构的剖面图；
附图标记说明如下：
10—半导体衬底；11—叠层结构；111—第一半导体层；112—第二半导体层；110—有源柱；12—第一隔离凹槽；12a—第二隔离凹槽；121—牺牲层；13—第三隔离凹槽；13a—第四隔离凹槽；131—保护层；14—支撑结构；151—第一掩膜层；152—第二掩膜层；153—第三掩膜层；161—第一光刻胶层；162—第二光刻胶层；163—第三光刻胶层；164—第四光刻胶层；165—第五光刻胶层；166—第六光刻胶层；167—第七光刻胶层；17—全环栅结构；171—介质层；1711—第一介质层；1712—第二介质层；172—电介质层；173—第一金属层；174—第二金属层；175—绝缘介质层；176—第三金属层；18—半电容结构；19—第一隔离层；20—电容结构；21—第一开口；22—第一空隙；23—第一连接结构；24—第二隔离层；25—位线结构；26—阶梯状字线结构；27—第二连接结构；28—第三隔离层；291—第一金属线；292—第二金属线；293—第三金属线；30—阻挡层；31—第五隔离凹槽；311—隔离结构；100—半导体结构。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居 间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的三个方向，以笛卡尔坐标系为例，三个方向可以包括X轴、Y轴和Z轴方向。基底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义垂直基底顶表面和底表面的方向为第三方向。在基底的顶表面和底表面(即基底所在的平面)方向上，定义两彼此相交(例如彼此垂直)的方向，例如可以定义第一隔离凹槽延伸的方向为第一方向，定义第三隔离凹槽的延伸方向为第二方向，基于第一方向和第二方向可以确定半导体衬底的平面方向。这里，第一方向、第二方向和第三方向两两垂直。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y轴方向，定义第三方向为Z轴方向。
本公开实施例提供一种半导体结构的形成方法，图1为本公开实施例提供的半导体结构形成方法的流程示意图，如图1所示，半导体结构的形成方法包括以下步骤：
步骤S101，提供基底；基底包括沿第一方向延伸的第一隔离凹槽、以及沿第一方向和第三方向阵列排布的多个有源柱；其中，第一隔离凹槽在第二方向上将基底分割为第一区域和第二区域；有源柱通过支撑结构支撑。
本公开实施例中，基底至少包括半导体衬底，半导体衬底可以是硅衬底，半导体衬底也可以包括其它半导体元素，例如：锗(Ge)，或包括半导体化合物，例如：碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)或锑化铟(InSb)，或包括其它半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、和/或磷砷化铟镓(GaInAsP)或其组合。
本公开实施例中，第一隔离凹槽在第二方向上将基底分割为第一区域和第二区域，第一区域和第二区域可以分别用于形成不同的功能结构，例如，第一区域可以用于形成电容结构，第二区域可以用于形成全环栅结构、位线结构和阶梯状字线结构。
本公开实施例中，基底包括沿第一方向和第三方向阵列排布的多个有源柱和支撑结构，多个有源柱之间通过支撑结构支撑，每一有源柱用于形成一个晶体管。
支撑结构沿第一方向和第三方向延伸，支撑结构可以位于半导体衬底的表面，也可以延伸进入半导体衬底的内部，以实现更好的支撑效果。
本公开实施例中，有源柱可以是方形棱柱(例如，四棱柱、六棱柱、八棱柱)或者圆柱。
步骤S102，在有源柱之间的空隙中，形成位于第一区域的半电容结构和位于第二区域的全环栅结构。
本公开实施例中，第一区域用于形成电容结构，第二区域用于形成全环栅结构。半 电容结构是不完整电容结构，而是电容结构的一部分，例如，只包括一个电极层的电容结构，或者只包括电介质层和一个电极层的电容结构。
本公开实施例中，形成的全环栅结构具有宽的沟道区，从而可以降低短沟道效应，提高栅极的控制能力，进而可以提高所形成的半导体结构的性能。
步骤S103，处理第一区域的有源柱和半电容结构，以形成沿第二方向延伸的电容结构。
本公开实施例中，通过对第一区域中的有源柱进行处理，例如，可以在第一区域中形成电极层，或者在第一区域中形成电介质层和电极层以将半电容结构转变为完整的电容结构。
本公开实施例中，形成的电容结构沿第一方向和第三方向间隔排布、且沿第二方向延伸，也就说本公开实施例中形成的电容结构呈水平状排布，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性。
步骤S104，在第一隔离凹槽中形成连接全环栅结构和电容结构的第一连接结构。
实施时，可以在全环栅结构中的沟道表面通过外延技术生长导线作为第一连接结构；第一连接结构沿第二方向延伸，且与电容结构的电极层电连接。
本公开实施例中，首先，在基底上形成沿第一方向延伸的第一隔离凹槽、以及沿第一方向和第三方向阵列排布的多个有源柱，第一隔离凹槽可以将基底在第一方向上分割为第一区域和第二区域，以实现在不同的区域制备不同的功能器件；其次，在有源柱之间的空隙中，形成位于第一区域的半电容结构和位于第二区域的全环栅结构；再次，处理第一区域的有源柱和半电容结构，形成沿第二方向延伸的电容结构，电容结构包括半电容结构；最后，在第一隔离凹槽中形成连接全环栅结构和电容结构的第一连接结构。由于全环栅结构和构成电容结构的半电容结构同时形成，如此，可以简化半导体结构的制备工艺流程，降低半导体结构的制造成本。另外，由于本公开实施例中的电容结构沿第二方向延伸，即本公开实施例中的电容结构呈水平状，相较于高深宽比的垂直电容结构，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性，且多个电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，进而可以提高半导体结构的集成度，实现微缩。
图2a～2n、图3a～3m为本公开实施例提供的半导体结构形成过程中的结构示意图，其中，图2a为三维结构示意图，图2b为图2a中的叠层结构沿a-a＇和b-b＇的剖面图，为便于详细介绍所形成的半导体结构的内部结构，后续形成过程中的图2c～2n和图3a～3m均以a-a＇和b-b＇的剖面图视角示出。下面结合图2a～2n、图3a～3m对本公开实施例提供的半导体结构的形成过程进行详细的说明。
首先，可以参考图2a～2n，执行步骤S101、提供基底；基底包括沿第一方向延伸的第一隔离凹槽12、以及沿第一方向和第三方向阵列排布的多个有源柱110；其中，第一隔离凹槽12在第二方向上将基底分割为第一区域A和第二区域B；有源柱110通过支撑结构14支撑。
在一些实施例中，基底可以通过以下步骤形成：提供半导体衬底10，在半导体衬底10上形成叠层结构11，叠层结构11包括交替堆叠的第一半导体层111和第二半导体层112；刻蚀叠层结构11，以形成第一隔离凹槽12；去除叠层结构11中的第一半导体层111。
如图2a和2b所示，半导体衬底10上形成有由第一半导体层111和第二半导体层112交替堆叠的叠层结构11。第一半导体层111的材料可以是锗、或锗化硅、碳化硅；也可以是绝缘体上硅(Silicon-On-Insulator，SOI)或者绝缘体上锗(Germanium-on-Insulator，GOI)。第二半导体层112可以为硅层，也可以包括其它半导 体元素，例如：锗，或包括半导体化合物，例如：碳化硅、砷化镓、磷化镓磷化铟、砷化铟或锑化铟，或包括其它半导体合金，例如：硅锗、磷化砷镓、砷化铟铝、砷化镓铝、砷化铟镓、磷化铟镓、和/或磷砷化铟镓或其组合。
本公开实施例中，因为后续需要刻蚀去除第一半导体层111，保留第二半导体层112，因此，第一半导体层111相对于第二半导体层112具有高刻蚀选择比，即在相同的刻蚀条件下，第一半导体层111比第二半导体层112更容易被刻蚀去除。例如，第一半导体层111可以为锗化硅层，第二半导体层112可以为硅层。
本公开实施例中，可以通过外延工艺形成第一半导体层111和第二半导体层112。第一半导体层111和第二半导体层112交替堆叠可以形成半导体超晶格，每一层半导体层的厚度从几个原子到几十个原子层不等，各层的主要半导体性质如带隙和掺杂水平可以独立地控制。叠层结构11中第一半导体层111和第二半导体层112的层数可以根据需要的电容密度(或存储密度)来设置，第一半导体层111和第二半导体层112的层数越多，形成的三维存储器集成度更高且电容密度越大。例如，第一半导体层111和第二半导体层112的层数可以为2～2000层。
在一些实施例中，在形成第一隔离沟槽12之前，半导体结构的形成方法还包括：刻蚀叠层结构11和部分半导体衬底10，形成第三隔离凹槽13。
如图2c和2d所示，第三隔离凹槽13可以通过以下步骤形成：首先，在叠层结构11的表面依次形成第一掩膜层151、第一抗反射层311和具有特定图案H的第一光刻胶层161；其次，通过第一光刻胶层161依次刻蚀第一抗反射层311和第一掩膜层151，以将特定图案H转移至第一掩膜层151中；最后，通过具有特定图案H的第一掩膜层刻蚀叠层结构11和部分半导体衬底10，形成第三隔离凹槽13，本公开实施例中，形成的第三隔离凹槽13的底部位于半导体衬底10中，在其它实施例中，第三隔离凹槽13也可以不延伸进入半导体衬底10中，而只位于叠层结构11中。
本公开实施例中，第一抗反射层311用于吸收叠层结构11表面的反射光线，避免反射的光线与入射光线发生干涉；第一抗反射层311的材料可以是氮氧化硅或者旋涂碳层。第一掩膜层151采用的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅中的一种或几种。第一掩膜层151和第一抗反射层311均可以通过任意一种合适的沉积工艺形成。
本公开实施例中，第三隔离凹槽13在第一方向上将第二区域B分割为第一部分B-1和第二部分B-2；其中，第一部分B-1可以用于形成全环栅结构，第二部分B-2可以用于形成阶梯状字线结构。
在一些实施例中，在形成第三隔离凹槽13之后，半导体结构的形成方法还包括：去除第一光刻胶层161、第一抗反射层311和第一掩膜层151。本公开实施例中，可以采用干法刻蚀技术(例如等离子刻蚀技术、反应离子刻蚀技术或者离子铣技术)或者湿法刻蚀技术去除第一光刻胶层161、第一抗反射层311和第一掩膜层151，暴露出叠层结构11的表面(如图2d所示)。
图2e为第一区域的俯视图，如图2e所示，在形成第三隔离凹槽13之后，且在形成第一隔离凹槽12之前，半导体结构的方法还包括：刻蚀叠层结构，以形成沿第二方向延伸的第五隔离凹槽31，第五隔离凹槽31将第二半导体层112分割为多个沿第一方向排列的多个有源柱110；在第五隔离凹槽31中形成隔离结构311。
本公开实施例中，形成隔离结构311的材料可以是氧化硅、氮化硅或者氮氧化硅。隔离结构311用于将相邻的有源柱110之间空隙填实，便于后续在有源柱110和隔离结构311之间形成其它的结构。
在一些实施例中，在形成隔离结构311之后、且在形成第一隔离凹槽12之前，半导体结构的形成方法还包括：刻蚀去除部分隔离结构311和部分第一半导体层111，形 成多个沿第一方向延伸的刻蚀孔141；刻蚀孔141暴露有源柱110，在刻蚀孔141中填充支撑材料，以形成环绕有源柱110的支撑结构14。
本公开实施例中，如图2f～2h所示，支撑结构14可以通过以下步骤形成：首先，在叠层结构11的表面依次形成第二掩膜层152、第二抗反射层312和具有特定图案I的第二光刻胶层162，特定图案I可以为沿X轴方向延伸的多条开口；其次，通过第二光刻胶层162依次刻蚀第二抗反射层312和第二掩膜层152，以将特定图案I转移至第二掩膜层152中；再次，通过具有特定图案I第二掩膜层刻蚀去除部分隔离结构311和部分第一半导体层111，形成多个沿X轴方向延伸的刻蚀孔141；最后，在刻蚀孔141中填充支撑材料，形成环绕有源柱110的支撑结构14。第二掩膜层152采用的材料可以是氧化硅、氮化硅、碳化硅、氮氧化硅中的一种或几种；第二抗反射层312的材料可以是氮氧化硅或者旋涂碳；支撑材料可以是氮化硅或者碳氮化硅。
本公开实施例中，支撑结构14还可以延伸进入半导体衬底10中，以实现更稳定的支撑效果。
本公开实施例中，支撑结构14可以用来支撑有源柱110，且后续在相邻有源柱110之间会形成电容结构和全环栅结构，因此，支撑结构14还可以用于支撑电容结构和全环栅结构，从而提高了形成的半导体结构的稳定性。
在一些实施例中，在形成刻蚀孔141之后，半导体结构的形成方法还包括：去除第二光刻胶层162、第二抗反射层312和第二掩膜层152。实施时，可以采用干法刻蚀技术或者湿法刻蚀技术去除第二光刻胶层162、第二抗反射层312和第二掩膜层152，暴露出叠层结构11的表面(如图2h所示)。
如图2i和2j所示，第一隔离凹槽12可以通过以下步骤形成：首先，在叠层结构11的表面依次形成第三掩膜层153和第三具有特定图案C的光刻胶层163，特定图案C可以为沿X轴方向延伸的一条开口，且特定图案C在半导体衬底10上的投影与特定图案I在半导体衬底10上的投影之一在Y轴方向上相邻。其次，通过第三光刻胶层163刻蚀第三掩膜层153，以将特定图案C转移至第三掩膜层153中，通过具有特定图案C的第三掩膜层刻蚀叠层结构11和隔离结构311，形成第一隔离凹槽12，第一隔离凹槽12暴露相邻的支撑结构14。本公开实施例中，第一隔离凹槽12延伸进入半导体衬底10的中，以实现更好的隔离效果。
本公开实施例中，第一隔离凹槽12在Y轴方向上将基底分割为第一区域A和第二区域B；其中，第一区域A用于形成电容结构，第二区域B用于形成全环珊结构、位线结构和阶梯状字线结构。
在其它实施例中，第一隔离凹槽12还可以只位于半导体衬底10的表面。
本公开实施例中，在形成第一隔离凹槽12之后，半导体结构的形成方法还包括：去除第三掩膜层153和第三光刻胶层163。实施时，可以采用干法刻蚀技术或者湿法刻蚀技术去除第三掩膜层153和第三光刻胶层163。
在一些实施例中，如图2k所示，在形成第一隔离凹槽12之后，半导体结构的形成方法还包括：在第一隔离凹槽12中填充牺牲材料，以形成牺牲层121。
本公开实施例中，牺牲层121可以是氮氧化硅。牺牲层121用于在后续去除第一半导体层111时保护第二半导体层112的截面不被损伤，方便后续在第二半导体层112的截面外延形成连接全环栅结构和阶梯状字线结构的连接结构。
如图2l所示，去除叠层结构11中的第一半导体层111。
本公开实施例中，可以通过湿法(例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀)或者干法刻蚀技术去除叠层结构11中的第一半导体层111。第一半导体层111相对于第二半导体层112具有高刻蚀选择比，如此，在去除第一半导体层111时可以不损伤第二 半导体层112。
在一些实施例中，请继续参见图2l，在去除第一半导体层111之后，半导体结构的形成方法还包括：去除牺牲层121、保护层131和隔离结构311。例如，可以采用湿法刻蚀技术去除牺牲层121、保护层131和隔离结构311。
在一些实施例中，如图2m所示，半导体结构的形成方法还包括，对有源柱110进行减薄处理。本公开实施例中，对有源柱110进行减薄处理，使得相邻两个有源柱110之间的空隙变大，一方面，可以提高电容结构的有效面积，进而提高电容结构的容量，另一方面，可以为后续电容结构和全环栅结构的形成预留出更大的空间，降低了工艺的复杂度。
本公开实施例中，可以通过以下两种方式对有源柱110进行减薄处理：
方式一：对有源柱110直接进行干法刻蚀，直至形成所需要厚度的时，停止刻蚀。
方式二：原位氧化有源柱110，将部分有源柱110氧化为氧化硅层，通过湿法刻蚀或者干法刻蚀技术去除氧化硅层。
需要说明的是，在其它实施例中，也可以不对有源柱110进行减薄处理。
接下来，可以参考图2n，执行步骤S102，在有源柱110之间的空隙中，形成位于第一区域的A半电容结构18和位于第二区域B的全环栅结构17。
在一些实施例中，半电容结构18和全环栅结构17可以通过以下步骤形成：在第一区域A和第二区域B的有源柱110的表面依次形成介质层171和第一金属层173。
在一些实施例中，介质层171可以是一层，也可以是多层，例如，本公开实施例中的介质层171包括第一介质层1711和第二介质层1712。其中，第一介质层1711的材料可以是氧化硅或者其它适合的材料；第二介质层1712的材料可以是高K材料，例如可以是氧化镧、氧化铝、氧化铪、氮氧化铪、氧化铌、硅酸铪或氧化锆中的一种或任意组合；第一金属层的材料可以是任意一种导电性能较好的材料，例如为氮化钛。
本公开实施例中，当第二介质层1712能够作为电容结构的电介质层时，位于第一区域A的第二介质层1712和第一金属层173构成半电容结构18。在其它实施例中，当第二介质层1712不能作为电容结构的电介质层时，半电容结构18包括第一金属层173。位于第二区域B的第一介质层1711、第二介质层1712和第一金属层173构成全环栅结构17。
本公开实施例中，第一介质层1711、第二介质层1712和第一金属层173可以通过以下任意一沉积工艺形成，例如，化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺、涂敷工艺或薄膜工艺等。
本公开实施例中，位于第一区域A中的第一金属层173构成电容结构的下电极层；位于第二区域中的介质层171和第一金属层173分别构成全环栅结构17的栅介质层和栅极金属层。由于本公开实施例中同时形成了全环栅结构17和电容结构的下电极层，如此，可以简化半导体结构的制备工艺流程，降低半导体结构的制造成本。
本公开实施例中，全环栅结构17具有宽的沟道区，从而可以降低短沟道效应，提高栅极的控制能力，进而可以提高所形成的半导体结构的性能。
需要说明的是，在形成全环栅结构17和半电容结构18的同时，在第一隔离凹槽12和第三隔离凹槽13的内壁也形成了介质层171和第一金属层173。
请继续参考图2n，在形成第一金属层173之后，半导体结构的形成方法还包括：在第一金属层173的表面和第一金属层173之间的空隙中填充第一隔离材料，形成第一隔离层19。
本公开实施例中，第一隔离层19可以用来隔离相邻的第一金属层173，防止第一金 属层173漏电。第一隔离材料可以是氧化硅、氮化硅、氮氧化硅或者其它合适的材料。
接下来，可以参考图3a～3c，步骤S103，处理第一区域A的有源柱110和半电容结构，以形成沿第二方向延伸的电容结构20。
在一些实施例中，当第二介质层1712能够作为电容结构20的电介质层时，步骤S103可以通过以下步骤形成：如图3a～3c所示，在第一区域A中形成沿X轴方向延伸的第一开口21；第一开口21暴露出半导体衬底10；通过第一开口21，去除第一区域A中的有源柱110和第一介质层1711，形成第一空隙22；在第一开口21和第一空隙22中沉积第二金属材料，形成第二金属层174。
在其它实施例中，当第二介质层1712不能作为电容结构20的电介质层时，步骤S103还可以通过以下步骤形成：在第一区域A中形成沿X轴方向延伸的第一开口21；第一开口21暴露出半导体衬底10；通过第一开口21，去除第一区域A中的有源柱110和介质层171，形成第一空隙22；在第一开口21和第一空隙22中依次沉积电介质材料和第二金属材料，形成电介质层172和第二金属层174。此时，第二金属层174构成电容结构20的上电极，位于第一区域A中的第一金属层173、电介质层172和第二金属层174构成电容结构20。
在一些实施例中，请继续参考图3a和3b，第一开口21可以通过以下步骤形成：在第一隔离层19的表面形成具有特定图案D的第四光刻胶层164，此时，第一隔离层19可以作为形成第一开口21的掩膜层，通过第四光刻胶层164刻蚀第一隔离层19，以将特定图案D转移至第一隔离层19中，通过具有特定图案D的第一隔离层19刻蚀叠层结构11，直至暴露出半导体衬底10，形成第一开口21。
本公开实施例中，电介质层材料可以是高K介质，例如可以是氧化镧(La 2O 3)、氧化铝(Al 2O 3)、氧化铪(HfO 2)、氮氧化铪(HfON)、氧化铌(NbO)、硅酸铪(HfSiO x)或氧化锆(ZrO 2)中的一种或任意组合。第二金属材料可以包括钛、钨、钼、金属氮化物或金属硅化物。电介质材料和第二金属材料可以通过任意一种沉积工艺形成。
最后，可以参考图3d～3f，步骤S104，在第一隔离凹槽12中形成连接全环栅结构17和电容结构20的第一连接结构23。
在一些实施例中，第一连接结构23可以通过以下步骤形成：去除位于第一隔离凹槽12中的第一隔离层19，以及去除位于第一隔离凹槽12中第二区域B侧壁的介质层171和第一金属层173，形成沿第一方向延伸的第二隔离凹槽12a；其中，第二隔离凹槽12a暴露出第二区域B中的有源柱110和第一区域A侧壁的第一金属层173；在暴露出的有源柱110的表面外延生长第一连接结构23；其中，第一连接结构23与第一区域中的第一金属层173相接触。
如图3d～3f所示，第一连接结构23可以通过以下步骤形成：在第一隔离层19的表面形成具有特定图案E的第五光刻胶层165，此时，第一隔离层19可以作为形成第二隔离凹槽12a的掩膜层，通过第五光刻胶层165刻蚀第一隔离层19，以将特定图案E转移至第一隔离层19中，通过具有特定图案E的第一隔离层刻蚀去除位于第一隔离凹槽12中的第一隔离层19、介质层171、和第一金属层173，形成沿X轴方向延伸的第二隔离凹槽12a；第二隔离凹槽12a暴露出第二区域B中的有源柱110和第一区域A侧壁的第一金属层173；在暴露出的有源柱110的表面外延生长第一半导体材料，形成第一连接结构23；第一连接结构23与第一区域A中的第一金属层173相接触。
本公开实施例中，第一连接结构23可以是异质外延层，因此，第一半导体材料可以是硅锗，硅锗中锗的含量可以为5％～50％；第一连接结构23的厚度为
Figure PCTCN2022103007-appb-000001
本公开实施例中，外延生长可以是气相外延、液相外延、分子束外延或者金属有机化学气相沉积。利用外延生长工艺的选择性，可以实现全环栅结构17和电容结构20的 自对准连接。
请继续参考图3f，在形成第一连接结构23之后，半导体结构的形成方法还包括：在第二隔离凹槽12a中、以及第一连接结构23之间的空隙中填充第二隔离材料，形成第二隔离层24；其中，第二隔离层24的表面与第一隔离层19的表面平齐。
本公开实施例中，第二隔离层24可以用来隔离相邻的第一连接结构23。第二隔离层24的材料可以是氧化硅、氮化硅、氮氧化硅或者其它合适的材料。
在一些实施例中，请参考图3g～3m，在形成第二隔离层24之后，半导体结构的形成方法还包括：形成位线结构25和与全环栅结构17相连的阶梯状字线结构26。
在一些实施例中，位线结构25通过以下步骤形成：刻蚀有源柱110远离电容结构20的一端，形成沿第一方向延伸的位线沟槽；位线沟槽暴露出第二区域的半导体衬底10；在位线沟槽中填充位线金属材料，以形成位线结构25。
如图3g和3h所示，在第一隔离层19的表面形成具有特定图案F的第六光刻胶层166，此时，第一隔离层19和第二隔离层24可以作为形成位线沟槽的掩膜层，通过第六光刻胶层166刻蚀第一隔离层19，将特定图案E转移至第一隔离层19中，通过具有特定图案F的第一隔离层19刻蚀有源柱110远离电容结构20的一端，形成沿X轴方向延伸的位线沟槽(未示出)；位线沟槽暴露出第二区域B的半导体衬底10；在位线沟槽中填充位线金属材料，形成位线结构25。
本公开实施例中，位线金属材料包括：钨(W)、钴(Co)、铜(Cu)、铝(Al)、氮化钛(TiN)、含钛金属层、多晶硅或其任何组合。
在一些实施例中，位线结构25、全环栅结构17与支撑结构14之间的关系可以包括以下两种情况：一是支撑结构14位于全环栅结构17的中间，全环栅结构17与位线结构25接触，如图3h所示；二是支撑结构14位于全环栅结构远离电容结构的一端(即位于全环栅结构17的最右端)，此时，支撑结构与位线结构25接触，位线结构25与全环栅结构17通过支撑结构14间隔。
在一些实施例中，在形成阶梯状字线结构26之前，半导体结构的形成方法还包括：去除位于第三隔离凹槽13中的第一隔离层19、介质层171和第一金属层173，形成沿第二方向延伸的第四隔离凹槽13a；其中，第四隔离凹槽13a暴露出第一部分的第一金属层173和第二部分的有源柱110；在第四隔离凹槽13a中形成连接第二部分和全环栅结构17的第二连接结构27。
在一些实施例中，如图3i～3j所示，第四隔离凹槽13a可以通过以下步骤形成：在第一隔离层19的表面形成具有特定图案G第七光刻胶层167，此时，第一隔离层19和第二隔离层24可以作为形成第四隔离凹槽13a的掩膜层，通过第七光刻胶层167刻蚀第一隔离层19，以将特定图案G转移至第一隔离层19中，通过具有特定图案G的第一隔离层19刻蚀去除位于第三隔离凹槽13中的第一隔离层19、以及去除位于第三隔离凹槽13中第二部分B-2侧壁的介质层171和第一金属层173，形成沿Y轴方向延伸的第四隔离凹槽13a；其中，第四隔离凹槽13a暴露出第一部分B-1的侧壁的第一金属层173和第二部分B-2的有源柱110。
本公开实施例中，第四隔离凹槽13a用于形成连接第二部分B-2和全环栅结构17的第二连接结构27。如图3k所示，第二连接结构27通过以下步骤形成：在暴露出的第二部分B-2的有源柱110的表面外延生长第二半导体材料，形成第二连接结构27；其中，第二连接结构27与第一部分B-1中的第一金属层173相接触。
本公开实施例中，第二连接结构27可以是同质外延层，因此，第二半导体材料可以是硅；第二连接结构27的厚度为
Figure PCTCN2022103007-appb-000002
本公开实施例中，外延生长可以是气相外延、液相外延、分子束外延或者金属有机 化学气相沉积。
在一些实施例中，请继续参考图3k，在形成第二连接结构27之后，半导体结构的形成方法还包括：在第二连接结构27的表面形成绝缘介质层175；其中，绝缘介质层175的表面与介质层171的表面平齐；在绝缘介质层175的表面形成第三金属层176，第三金属层176的表面与第一金属层173的表面平齐；在第三金属层176的表面和第三金属层176之间的空隙中填充第三隔离材料，形成第三隔离层28，其中，第三隔离层28的表面与第一隔离层19的表面平齐。
本公开实施例中，绝缘介质层175的材料可以是氧化硅、氮化硅或者氮氧化硅，例如为氧化硅。第三隔离层28可以用来隔离相邻的第三金属层176，防止第三金属层176漏电；第三隔离层28的材料可以是氧化硅、氮化硅、氮氧化硅或者其它合适的材料。第三金属层176的材料可以是任意一种导电性能较好的材料，例如钨。
在一些实施例中，第三隔离凹槽13在X轴方向上将全环栅结构17分割为第一部分B-1和第二部分B-2；阶梯状字线结构26通过以下步骤形成：在第二部分的表面形成具有第二开口的光刻胶层；第二开口暴露出第二部分远离第一部分的一端；通过光刻胶层多次刻蚀第二部分，形成阶梯状字线结构26；其中，在多次刻蚀过程中，第二开口在第一方向上的尺寸依次增大。
在一些实施例中，阶梯状字线结构26可以通过以下步骤形成：首先，在第二部分B-2的表面形成具有第二开口的光刻胶层；第二开口暴露出第二部分远离第一部分的一端；通过具有第二开口的光刻胶层的刻蚀第二部分B-2，形成第一阶梯结构，其中，第一阶梯结构包含一个台阶；其次，在第一阶梯结构表面形成具有第三开口的光刻胶层，第三开口暴露部分第一阶梯结构，通过具有第三开口的光刻胶层刻蚀第一阶梯结构形成第二阶梯结构，其中，第二阶梯结构包含两个台阶，第三开口在X轴方向的尺寸大于第二开口的尺寸；再次，在第二阶梯结构表面形成具有第四开口的光刻胶层，第四开口暴露部分第二阶梯结构，通过第四开口的光刻胶层刻蚀第二阶梯结构形成第三阶梯结构，其中，第三阶梯结构包含三个台阶，且第四开口在X轴方向的尺寸大于第三开口的尺寸；循环上述步骤，经过多次刻蚀过程，最终形成阶梯状字线结构26。
如图3l所示，本公开实施例中，在半导体衬底10上形成了沿X轴方向延伸的阶梯状字线结构26，阶梯状字线结构26在沿Z轴方向从下至上具有逐层减小的长度。
在其它实施例中，阶梯状字线结构26还可以通过以下步骤形成：首先，在第二部分B-2的衬底表面形成具有第一长度的第一字线，其中，第一字线与沿第三方向上最底层的第一层全环栅结构17电连接；其次，在第一字线表面形成具有第二长度的第一隔离单元；在第一隔离单元表面形成具有第二长度的第二字线，第二字线与沿第三方向上次底层的第二层全环栅结构17电连接，其中，第一长度大于第二长度，第一隔离单元配置为隔离相邻的第一字线和第二字线；再次，在第二字线表面形成具有第三长度的第二隔离单元；在第二隔离单元表面形成具有第三长度的第三字线，其中，第三字线与沿第三方向自下而上的第三层全环栅结构17电连接，其中，第二长度大于第三长度，第二隔离单元配置为隔离相邻的第二字线和第三字线；循环上述步骤，经过多次形成过程，形成由多条字线构成阶梯状字线结构26。
在一些实施例中，在形成阶梯状字线结构26之后，半导体结构的形成方法还包括：形成分别与电容结构20连接的第一金属线291、与位线结构25连接的第二金属线292和与阶梯状字线结构26连接的第三金属线293。
在一些实施例中，如图3m所示，第一金属线291、第二金属线292、第三金属线293通过以下步骤形成：在阶梯状字线结构26表面、第一隔离层19、第二隔离层24和第三隔离层28的表面形成阻挡层30；刻蚀阻挡层30，形成暴露第二金属层174的第一 通孔(未示出)、暴露位线结构25的第二通孔(未示出)和暴露阶梯状字线结构26的第三通孔(未示出)；在第一通孔形成与电容结构20连接的形成第一金属线291，在第二通孔形成与位线结构25连接的形成第二金属线292和第三通孔中形成与阶梯状字线结构26连接的第三金属线293。
本公开实施例中，第一金属线291、第二金属线292和第三金属线293的材料可以由任意一种导电金属材料组成，例如可以是氮化钛。在其它实施例中，第一金属线291、第二金属线292和第三金属线293的材料还可以是铜、铝、铜铝合金、钨或者其它导电金属。
本公开实施例中，由于全环栅结构和半电容结构同时形成，如此，可以简化半导体结构的制备工艺流程，降低半导体结构的制造成本。另外，由于本公开实施例中的电容结构沿第二方向延伸，即本公开实施例中的电容结构呈水平状，相较于高深宽比的垂直电容结构，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性，且多个电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，进而可以提高半导体结构的集成度，实现微缩。
除此之外，本公开实施例还提供一种半导体结构，图4为本公开实施例提供的半导体结构的剖面图，如图4所示，半导体结构100，包括：基底；基底包括沿Y轴方向排布的第一区域A和第二区域B，第二区域B包括沿X轴方向排布的第一部分B-1和第二部分B-2，且第二区域B包括沿X轴方向和Z轴方向阵列排布的有源柱110；半导体结构100还包括：位于第一区域A中且沿Y轴方向延伸的电容结构20、以及位于第二区域B的全环栅结构17；其中，全环栅结构17环绕于有源柱110的表面。
在一些实施例中，电容结构20包括第一金属层173、第二介质层1712和第二金属层174；全环栅结构17包括介质层171和第一金属层173，其中，介质层171包括第一介质层1711和第二介质层1712。
本公开实施例中，全环栅结构17具有宽的沟道区，从而可以降低短沟道效应，提高栅极的控制能力，进而可以提高所形成的半导体结构的性能。
在一些实施例中，半导体结构100还包括：位于相邻的第一金属层173之间和位于第一金属层173表面的第一隔离层19，第一隔离层19用于隔离相邻的第一金属层173，防止第一金属层173漏电。
在一些实施例中，半导体结构100还包括：连接电容结构20与全环栅结构17的第一连接结构23、以及用于支撑电容结构20和全环栅结构17的支撑结构14。支撑结构14嵌入到半导体衬底10中，可以实现更稳定的支撑效果。
在一些实施例中，半导体结构100还包括：位于第二区域B、且沿第一方向延伸的位线结构25。
在一些实施例中，半导体结构100还包括：第二连接结构27和阶梯状字线结构26；其中，全环栅结构17与阶梯状字线结构26通过第二连接结构27连接。
在一些实施例中，半导体结构100还包括：位于第一金属层173之间和第一金属层173表面的第一隔离层19，其中，第一隔离层19用于隔离相邻的第一金属层173。
在一些实施例中，半导体结构100还包括：位于相邻的第一连接结构23之间的第二隔离层24，第二隔离层24用于隔离相邻的第一连接结构23。
在一些实施例中，半导体结构100还包括：位于相邻的第二连接结构27之间的第二隔离层24，第二隔离层24用于隔离相邻的第二连接结构27。
在一些实施例中，半导体结构100还包括：位于第二连接结构27表面的绝缘介质层175，其中，绝缘介质层175的表面与介质层171的表面平齐。
在一些实施例中，半导体结构100还包括：位于绝缘介质层175表面的第三金属层 176，其中，第三金属层176的表面与第一金属层173的表面平齐。
在一些实施例中，半导体结构100还包括：位于第三金属层176之间和第三金属层176表面的第三隔离层28，其中，第三隔离层28用于隔离相邻的第三金属层176。
在一些实施例中，半导体结构100还包括：第一金属线291、第二金属线292和第三金属线293；其中，第一金属线291位于电容结构20的表面、且与电容结构20电连接；第二金属线292位于位线结构25的表面、且与位线结构25电连接；第三金属线293位于阶梯状字线结构26的表面，且与阶梯状字线结构26电连接。
本公开实施例中，半导体结构100还包括：阻挡层30；其中，第一金属线291、第二金属线292和第三金属线293位于阻挡层30中。
本公开实施例提供的半导体结构与上述实施例提供的半导体结构的形成方法类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
本公开实施例提供的半导体结构，电容结构沿第二方向延伸，也就是说，电容结构呈水平状排布，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性。另外，电容结构沿第一方向和第三方向阵列排布，多个电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，进而可以提高半导体结构的集成度，实现微缩。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。
本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
工业实用性
本公开实施例提供的半导体结构及其形成方法，由于电容结构呈水平状，相较于高深宽比的垂直电容结构，水平状的电容结构可以减少倾倒或者折断的可能性，从而可以提高电容结构的稳定性，且多个电容结构在第三方向上堆叠形成的堆叠结构可以形成三维的半导体结构，进而可以提高半导体结构的集成度，实现微缩。

Claims (24)

  1. 一种半导体结构的形成方法，所述方法包括：
    提供基底；所述基底包括沿第一方向延伸的第一隔离凹槽、以及沿所述第一方向和第三方向阵列排布的多个有源柱；其中，所述第一隔离凹槽在第二方向上将所述基底分割为第一区域和第二区域；所述有源柱通过支撑结构支撑；所述第一方向、所述第二方向和所述第三方向两两相互垂直，所述第一方向与所述第二方向平行于所述基底的上表面；
    在所述有源柱之间的空隙中，形成位于所述第一区域的半电容结构和位于所述第二区域的全环栅结构；
    处理所述第一区域的有源柱和所述半电容结构，以形成沿所述第二方向延伸的电容结构；
    在所述第一隔离凹槽中形成连接所述全环栅结构和所述电容结构的第一连接结构。
  2. 根据权利要求1所述的方法，其中，所述半电容结构和所述全环栅结构通过以下步骤形成：
    在所述第一区域和所述第二区域的有源柱的表面依次形成介质层和第一金属层；
    其中，位于所述第一区域的所述第一金属层构成所述半电容结构，位于所述第二区域的所述介质层和所述第一金属层构成所述全环栅结构。
  3. 根据权利要求2所述的方法，其中，所述基底还包括半导体衬底，所述有源柱和所述支撑结构形成于所述半导体衬底上；所述处理所述第一区域的有源柱和所述半电容结构，包括：
    在所述第一区域中形成沿所述第一方向延伸的第一开口；所述第一开口暴露出所述半导体衬底；
    通过所述第一开口，去除所述第一区域中的所述有源柱和所述介质层，以形成第一空隙；
    在所述第一开口和所述第一空隙中依次形成电介质层和第二金属层；位于所述第一区域的所述第一金属层、所述电介质层和所述第二金属层构成所述电容结构。
  4. 根据权利要求3所述的方法，其中，在形成所述第一金属层之后，所述方法还包括：
    在所述第一金属层之间及所述第一隔离凹槽中形成第一隔离层。
  5. 根据权利要求4所述的方法，其中，所述第一连接结构通过以下步骤形成：
    去除位于所述第一隔离凹槽中的第一隔离层，以及去除位于所述第一隔离凹槽中第二区域侧壁的介质层和第一金属层，形成沿所述第一方向延伸的第二隔离凹槽；其中，所述第二隔离凹槽暴露出所述第二区域中的有源柱和所述第一区域侧壁的第一金属层；
    在暴露出的所述有源柱的表面外延生长所述第一连接结构；其中，所述第一连接结构与所述第一区域中的第一金属层相接触。
  6. 根据权利要求5所述的方法，其中，在形成所述第一连接结构之后，所述方法还包括：
    在所述第二隔离凹槽中、以及所述第一连接结构之间形成第二隔离层；其中，所述第二隔离层的表面与所述第一隔离层的表面平齐。
  7. 根据权利要求6所述的方法，其中，所述半导体结构的形成方法还包括：
    形成位线结构和与所述全环栅结构相连的阶梯状字线结构。
  8. 根据权利要求7所述的方法，其中，所述位线结构通过以下步骤形成：
    刻蚀所述有源柱远离所述电容结构的一端，形成沿所述第一方向延伸的位线沟槽；所述位线沟槽暴露出所述第二区域的半导体衬底；
    在所述位线沟槽中填充位线金属材料，以形成所述位线结构，所述位线结构与所述全环栅结构之间通过所述支撑结构间隔。
  9. 根据权利要求7所述的方法，其中，所述基底还包括沿所述第二方向延伸第三隔离凹槽；所述第三隔离凹槽在所述第一方向上将所述全环栅结构分割为第一部分和第二部分；所述阶梯状字线结构通过以下步骤形成：
    在所述第二部分的表面形成具有第二开口光刻胶层；所述第二开口暴露出所述第二部分远离所述第一部分的一端；
    通过所述光刻胶层多次刻蚀所述第二部分，形成所述阶梯状字线结构；其中，在所述多次刻蚀过程中，所述第二开口在所述第一方向上的尺寸依次增大。
  10. 根据权利要求9所述的方法，其中，在形成所述阶梯状字线结构之前，所述方法还包括：
    去除位于所述第三隔离凹槽中的第一隔离层，以及去除位于所述第三隔离凹槽中第二部分侧壁的介质层和第一金属层，形成沿所述第二方向延伸的第四隔离凹槽；其中，所述第四隔离凹槽暴露出所述第一部分的侧壁的第一金属层和所述第二部分的有源柱；
    在所述第四隔离凹槽中形成连接所述第二部分和所述全环栅结构的第二连接结构。
  11. 根据权利要求10所述的方法，其中，所述第二连接结构通过以下步骤形成：
    在暴露出的所述第二部分的有源柱的表面外延生长所述第二连接结构；其中，所述第二连接结构与所述第一部分的侧壁的第一金属层相接触。
  12. 根据权利要求11所述的方法，其中，所述第一连接结构的厚度为20埃～200埃；所述第二连接结构的厚度为20埃～200埃。
  13. 根据权利要求11所述的方法，其中，在形成所述第二连接结构之后，所述半导体结构的形成方法还包括：
    在所述第二连接结构的表面形成绝缘介质层；其中，所述绝缘介质层的表面与所述介质层的表面平齐；
    在所述绝缘介质层的表面形成第三金属层，所述第三金属层的表面与所述第一金属层的表面平齐；
    在所述第三金属层的表面和所述第三金属层之间填充第三隔离材料，以形成第三隔离层，其中，所述第三隔离层的表面与所述第一隔离层的表面平齐。
  14. 根据权利要求13所述的方法，其中，在形成所述第三隔离层之后，所述方法还包括：
    形成分别与所述电容结构连接的第一金属线、与所述位线结构连接的第二金属线和与所述阶梯状字线结构连接的第三金属线。
  15. 根据权利要求14所述的方法，其中，所述第一金属线、所述第二金属线、所述第三金属线通过以下步骤形成：
    在所述阶梯状字线结构表面、所述第一隔离层、所述第二隔离层和所述第三隔离层的表面形成阻挡层；
    刻蚀所述阻挡层，形成暴露所述第二金属层的第一通孔、暴露所述位线结构的第二通孔和暴露所述阶梯状字线结构的第三通孔；
    在所述第一通孔形成所述第一金属线、在所述第二通孔形成所述第二金属线且在所述第三通孔中形成所述第三金属线。
  16. 根据权利要求9至15任一项所述的方法，其中，所述基底通过以下步骤形成：
    提供所述半导体衬底；
    在所述半导体衬底上形成叠层结构，所述叠层结构包括交替堆叠的第一半导体层和第二半导体层；
    刻蚀所述叠层结构，以形成所述第一隔离凹槽；
    去除所述叠层结构中的第一半导体层。
  17. 根据权利要求16所述的方法，其中，在形成所述第一隔离凹槽之前，所述方法还包括：
    刻蚀所述叠层结构，以形成沿所述第二方向延伸的第五隔离凹槽，所述第五隔离凹槽将所述第二半导体层分割为沿所述第一方向排列的多个有源柱；
    在所述第五隔离凹槽中形成隔离结构。
  18. 根据权利要求17所述的方法，其中，在形成所述第一隔离凹槽之前，所述方法还包括：
    刻蚀去除部分所述隔离结构和部分所述第一半导体层，形成多个沿所述第一方向延伸的刻蚀孔，所述刻蚀孔暴露所述有源柱；
    在所述刻蚀孔中填充支撑材料，以形成环绕所述有源柱的所述支撑结构。
  19. 根据权利要求18所述的方法，其中，在形成所述第一隔离凹槽之后，且在去除所述叠层结构中的所述第一半导体层之前，所述方法还包括：
    在所述第一隔离凹槽中填充牺牲材料，以形成牺牲层。
  20. 一种半导体结构，所述半导体结构通过上述权利要求1至19任一项所述半导体结构的形成方法形成，所述半导体结构包括：
    基底；所述基底包括沿第二方向排布的第一区域和第二区域；所述第二区域包括沿第一方向和第三方向阵列排布的有源柱；其中，所述第一方向、所述第二方向和所述第三方向两两相互垂直，所述第一方向与所述第二方向平行于所述基底的上表面；
    位于所述第一区域的电容结构、以及位于所述第二区域的全环栅结构；其中，所述全环栅结构环绕于所述有源柱的表面；
    连接所述电容结构与所述全环栅结构的第一连接结构；
    支撑所述电容结构和所述全环栅结构的支撑结构。
  21. 根据权利要求20所述的半导体结构，其中，所述电容结构包括第一金属层、电介质层和第二金属层；
    所述全环栅结构包括介质层和所述第一金属层。
  22. 根据权利要求21所述的半导体结构，其中，所述半导体结构还包括：位于所述第二区域、且沿所述第一方向延伸的位线结构。
  23. 根据权利要求22所述的半导体结构，其中，所述半导体结构还包括：第二连接结构和阶梯状字线结构；
    所述全环栅结构与所述阶梯状字线结构通过所述第二连接结构连接。
  24. 根据权利要求23所述的半导体结构，其中，所述半导体结构还包括：第一金属线、第二金属线和第三金属线；
    其中，所述第一金属线位于所述电容结构的表面、且与所述电容结构电连接；
    所述第二金属线位于所述位线结构的表面、且与所述位线结构电连接；
    所述第三金属线位于所述阶梯状字线结构的表面，且与所述阶梯状字线结构电连接。
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