WO2024252605A1 - 半導体装置 - Google Patents

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sealing material
semiconductor device
bus bar
semiconductor element
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拓也 北林
直樹 吉松
寛之 益本
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed

Definitions

  • This disclosure relates to a semiconductor device.
  • semiconductor devices are required to have high heat dissipation properties.
  • the main terminals and control terminals are exposed from the upper flush surface of the sealing resin body to improve heat dissipation properties.
  • Semiconductor devices are required to have not only high heat dissipation but also low inductance to reduce losses. Reducing the distance between electrodes is an effective way to reduce inductance, but when the distance between electrodes is reduced, issues arise in ensuring insulation between the electrodes.
  • This disclosure has been made to solve the problems described above, and aims to provide a semiconductor device that achieves high insulation and low inductance.
  • the semiconductor device includes a semiconductor element, a first electrode, a second electrode, and a sealing material.
  • the first electrode is electrically connected to the semiconductor element.
  • the second electrode is provided adjacent to the first electrode and is electrically connected to the semiconductor element.
  • the sealing material seals the semiconductor element, all except the top surface of the first electrode, and all except the top surface of the second electrode.
  • the first electrode includes a first side surface and a first top surface. The first side surface protrudes from the outer peripheral top surface that constitutes the outer periphery of the sealing material and faces the second electrode. The first top surface is exposed from the sealing material.
  • the second electrode includes a second side surface and a second top surface.
  • the second side surface protrudes from the outer peripheral top surface that constitutes the outer periphery of the sealing material and faces the first electrode.
  • the second top surface is exposed from the sealing material.
  • the first side surface and the second side surface are covered with the sealing material.
  • the sealing material includes at least one of a recess and a protrusion between the first electrode and the second electrode.
  • This disclosure provides a semiconductor device that achieves high insulation and low inductance.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device in a first embodiment.
  • 11 is a cross-sectional view showing a configuration of a semiconductor device in a second embodiment.
  • 11 is a cross-sectional view showing a configuration of a semiconductor device in a third embodiment.
  • 13 is a cross-sectional view showing a configuration of a semiconductor device in a fourth embodiment.
  • FIG. 23 is a plan view showing a configuration of a semiconductor device in a sixth embodiment.
  • FIG. 23 is a plan view showing a configuration of a semiconductor device in a seventh embodiment.
  • FIG. 23 is a cross-sectional view showing a configuration of a semiconductor device in a seventh embodiment.
  • FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device 101 according to the first embodiment.
  • the semiconductor device 101 includes a heat dissipation substrate 1, an insulating substrate 2, a semiconductor element 3, a first electrode 4, a second electrode 5, and a sealing material 6.
  • the heat dissipation substrate 1 is a plate made of a metal such as copper or aluminum.
  • the heat dissipation substrate 1 has the function of transferring heat generated by electronic components such as semiconductor elements 3 to the outside.
  • the insulating substrate 2 is provided on the heat dissipation substrate 1.
  • the insulating substrate 2 includes an insulating layer 2A, a front circuit pattern 2B, and a rear circuit pattern 2C.
  • the insulating layer 2A is formed of, for example, ceramic.
  • the front circuit pattern 2B is provided on the upper surface of the insulating layer 2A.
  • the rear circuit pattern 2C is provided on the lower surface of the insulating layer 2A.
  • the front circuit pattern 2B and the rear circuit pattern 2C are formed of a conductive material such as metal.
  • the rear circuit pattern 2C is bonded to the heat dissipation substrate 1 via a bonding material 7A.
  • the bonding material 7A is, for example, solder, brazing material, sintered material, etc.
  • the semiconductor element 3 is held by the insulating substrate 2.
  • the semiconductor element 3 in the first embodiment is a vertical semiconductor element in which a current flows between its upper surface and lower surface, and includes a front electrode (not shown) and a back electrode (not shown).
  • the back electrode of the semiconductor element 3 is bonded to the front circuit pattern 2B of the insulating substrate 2 via a bonding material 7B.
  • the bonding material 7B is a conductive material such as solder.
  • the semiconductor element 3 is formed of a semiconductor such as Si.
  • the semiconductor element 3 is preferably formed of a so-called wide band gap semiconductor such as SiC, GaN, Ga 2 O 3 , or diamond.
  • the semiconductor element 3 is a power semiconductor element, a control IC (Integrated Circuit) for controlling the power semiconductor element, or the like.
  • the semiconductor element 3 includes, for example, an IGBT (Insulated Gate Bipolar Transistor), a MOSFET (Metal Oxide Semiconductor Field Effect Transistor), a Schottky barrier diode, or the like.
  • the semiconductor element 3 may include an RC-IGBT (Reverse-Conducting IGBT) in which an IGBT and a freewheeling diode are formed within a single semiconductor substrate.
  • the first electrode 4 is disposed adjacent to the second electrode 5.
  • the first electrode 4 is electrically connected to the semiconductor element 3 inside the sealing material 6.
  • the lower surface of the first electrode 4 is bonded to the surface electrode of the semiconductor element 3 via the bonding material 7C.
  • the surface electrode of the semiconductor element 3 is, for example, an emitter electrode.
  • the first electrode 4 protrudes above the outer peripheral upper surface 6A that constitutes the outer periphery of the sealing material 6.
  • the first electrode 4 includes a first side surface 4A and a first upper surface 4B.
  • the first side surface 4A protrudes from the outer peripheral upper surface 6A of the sealing material 6 and faces the second electrode 5.
  • the first side surface 4A is covered with the sealing material 6.
  • the entire surface of the first side surface 4A is covered with the sealing material 6.
  • the first upper surface 4B is not covered with the sealing material 6 and is exposed from an opening provided in the sealing material 6.
  • the shape of the first electrode 4 is not important.
  • the first electrode 4 has, for example, a block shape.
  • the block shape can be, for example, a square prism, a cylinder, or a U-shape.
  • the second electrode 5 is disposed adjacent to the first electrode 4.
  • the second electrode 5 is electrically connected to the semiconductor element 3 inside the sealing material 6.
  • the lower surface of the second electrode 5 is bonded to the front circuit pattern 2B via a bonding material 7D.
  • the front circuit pattern 2B is electrically connected to, for example, a collector electrode, which is a back electrode of the semiconductor element 3.
  • the front circuit pattern 2B may be electrically connected to a control electrode such as a gate electrode or a sensing electrode of the semiconductor element 3.
  • the second electrode 5 protrudes above the outer peripheral upper surface 6A that constitutes the outer periphery of the sealing material 6.
  • the second electrode 5 includes a second side surface 5A and a second upper surface 5B.
  • the second side surface 5A protrudes from the outer peripheral upper surface 6A of the sealing material 6 and faces the first electrode 4.
  • the second side surface 5A is covered with the sealing material 6.
  • the entire surface of the second side surface 5A is covered with the sealing material 6.
  • the second upper surface 5B is not covered by the sealing material 6, and is exposed from an opening provided in the sealing material 6.
  • the shape of the second electrode 5 is not important.
  • the second electrode 5 has, for example, a block shape.
  • the block shape has, for example, a rectangular prism, a cylinder, a U-shape, etc.
  • the sealing material 6 seals the insulating substrate 2, the semiconductor element 3, and all except the top surface of the first electrode 4 and all except the top surface of the second electrode 5.
  • the sealing material 6 in the first embodiment includes a recess 6B between the first electrode 4 and the second electrode 5.
  • the bottom surface of the recess 6B is located lower than the first top surface 4B of the first electrode 4 and the second top surface 5B of the second electrode 5.
  • the sealing material 6 is made of a resin having insulating properties.
  • the sealing material 6 is, for example, a silicone resin, an epoxy resin, or the like.
  • the semiconductor device 101 in the first embodiment includes a semiconductor element 3, a first electrode 4, a second electrode 5, and a sealing material 6.
  • the first electrode 4 is electrically connected to the semiconductor element 3.
  • the second electrode 5 is provided adjacent to the first electrode 4 and is electrically connected to the semiconductor element 3.
  • the sealing material 6 seals the semiconductor element 3, the first electrode 4, and the second electrode 5 except for their upper surfaces.
  • the first electrode 4 includes a first side surface 4A and a first upper surface 4B.
  • the first side surface 4A protrudes from the outer peripheral upper surface 6A that constitutes the outer periphery of the sealing material 6 and faces the second electrode 5.
  • the first upper surface 4B is exposed from the sealing material 6.
  • the second electrode 5 includes a second side surface 5A and a second upper surface 5B.
  • the second side surface 5A protrudes from the outer peripheral upper surface 6A that constitutes the outer periphery of the sealing material 6 and faces the first electrode 4.
  • the second upper surface 5B is exposed from the sealing material 6.
  • the first side surface 4A and the second side surface 5A are covered with a sealing material 6.
  • the sealing material 6 includes at least one of a recess 6B and a protrusion 6C (see Figures 2 and 3) between the first electrode 4 and the second electrode 5.
  • the creepage distance between the first electrode 4 and the second electrode 5 is longer than the spatial distance between the first electrode 4 and the second electrode 5.
  • the creepage distance corresponds to, for example, the distance from the end of the first upper surface 4B to the end of the second upper surface 5B via the surface of the sealing material 6.
  • the spatial distance corresponds to, for example, the linear distance from the end of the first upper surface 4B to the end of the second upper surface 5B. Since the creepage distance is longer than the spatial distance, insulation is ensured even if the spatial distance is reduced. By reducing the spatial distance, the inductances cancel each other out, and the inductance of the semiconductor device 101 decreases. As described above, the semiconductor device 101 achieves high insulation and low inductance.
  • the semiconductor device 101 can be applied to various products such as power sources and power sources, power systems, etc.
  • the heat dissipation substrate 1 includes an insulating layer 2A formed on the upper surface of the heat dissipation substrate 1 and a front circuit pattern 2B formed on the insulating layer 2A. In this case, no bonding material exists between the insulating layer 2A and the heat dissipation substrate 1.
  • the insulating layer 2A is formed of, for example, resin.
  • FIG. 2 is a cross-sectional view showing the configuration of a semiconductor device 102 in the second embodiment.
  • the sealing material 6 includes a protrusion 6C between the first electrode 4 and the second electrode 5.
  • the protrusion 6C in the second embodiment is the sealing material 6 between the first electrode 4 and the second electrode 5 protruding upward.
  • the upper surface of the protrusion 6C is located at a higher position than the first upper surface 4B of the first electrode 4 and the second upper surface 5B of the second electrode 5.
  • Such a semiconductor device 102 achieves low inductance by reducing the spatial distance between the first electrode 4 and the second electrode 5, and improves insulation by increasing the creepage distance.
  • the sealing material 6 includes a recess 6B and a protrusion 6C between the first electrode 4 and the second electrode 5.
  • the protrusion 6C of the sealing material 6 includes a first protrusion 16C and a second protrusion 26C.
  • the first protrusion 16C covers the first side surface 4A and protrudes above the first upper surface 4B.
  • the second protrusion 26C covers the second side surface 5A and protrudes above the second upper surface 5B.
  • only the first protrusion 16C and the second protrusion 26C protrude above the first electrode 4 and the second electrode 5.
  • the recess 6B of the sealing material 6 is provided between the first protrusion 16C and the second protrusion 26C.
  • the bottom surface of the recess 6B is provided at a lower position than the first upper surface 4B of the first electrode 4 and the second upper surface 5B of the second electrode 5.
  • Such a semiconductor device 103 achieves low inductance by reducing the spatial distance between the first electrode 4 and the second electrode 5, and improves insulation by increasing the creepage distance.
  • the fourth embodiment 4 is a cross-sectional view showing the configuration of a semiconductor device 104 in the fourth embodiment.
  • the first electrode 4 and the second electrode 5 are formed of a plate material having multiple bent portions inside the sealing material 6.
  • the inter-electrode distance H between the first electrode 4 and the second electrode 5 inside the sealing material 6 is shorter than the distance G between the end of the first upper surface 4B and the end of the second upper surface 5B.
  • the inter-electrode distance H in the fourth embodiment is the shortest distance between the first electrode 4 and the second electrode 5 inside the sealing material 6.
  • the distance G in the fourth embodiment is the shortest distance between the end of the first upper surface 4B and the end of the second upper surface 5B.
  • the sealing material 6 includes a recess 6B between the first electrode 4 and the second electrode 5. The bottom surface of the recess 6B is located lower than the first upper surface 4B and the second upper surface 5B.
  • Such a semiconductor device 104 achieves low inductance by reducing the spatial distance between the first electrode 4 and the second electrode 5, and improves insulation by increasing the creepage distance.
  • FIG. 5 is a cross-sectional view showing the configuration of a semiconductor device 105 in embodiment 5.
  • the sealing material 6 includes a first sealing material 16 and a second sealing material 26.
  • the first sealing material 16 seals the insulating substrate 2, the semiconductor element 3, the lower part of the first electrode 4, and the lower part of the second electrode 5.
  • the second sealing material 26 covers the first side surface 4A of the first electrode 4 and the second side surface 5A of the second electrode 5.
  • the second sealing material 26 is a resin having insulating properties.
  • the second sealing material 26 is, for example, an epoxy resin.
  • Such a semiconductor device 105 achieves low inductance by reducing the spatial distance between the first electrode 4 and the second electrode 5, and improves insulation by increasing the creepage distance.
  • FIG. 6 is a plan view showing the configuration of a semiconductor device 106 in the sixth embodiment.
  • FIG. 7 is a cross-sectional view showing the configuration of a semiconductor device 106 in the sixth embodiment.
  • the semiconductor device 106 includes a first bus bar 8 and a second bus bar 9.
  • the height of the first top surface 4B from the outer peripheral top surface 6A of the sealing material 6 is different from the height of the second top surface 5B from the outer peripheral top surface 6A of the sealing material 6.
  • the first top surface 4B is located at a higher position than the second top surface 5B.
  • the first side surface 4A and the second side surface 5A are covered with the sealing material 6.
  • the sealing material 6 includes a recess 6B between the first electrode 4 and the second electrode 5.
  • the first busbar 8 has a flat plate shape.
  • the first busbar 8 is joined to the first upper surface 4B of the first electrode 4 via a bonding material 7E.
  • the second busbar 9 has a flat plate shape.
  • the second busbar 9 is joined to the second upper surface 5B of the second electrode 5 via a bonding material 7F.
  • the first busbar 8 and the second busbar 9 are arranged parallel to each other and overlap with a gap therebetween.
  • the first busbar 8 and the second busbar 9 in the sixth embodiment are parallel flat plates.
  • the first busbar 8 and the second busbar 9 are connected to a power system outside the semiconductor device 106.
  • first bus bar 8 and the second bus bar 9 can be parallel plates, the clearance between the first bus bar 8 and the second bus bar 9 can be designed with high precision. Since the first bus bar 8 and the second bus bar 9 are parallel plates, the inductance of the entire power system including the semiconductor device 106 is reduced.
  • first bus bar 8 and the second bus bar 9 which are parallel plates as described above, are effective.
  • the sealing material 6 shown in FIG. 7 may have a protrusion in addition to the recess 6B.
  • the protrusion is provided inside the recess 6B.
  • the height of the protrusion is such that it does not come into contact with the first bus bar 8 and the second bus bar 9. Unlike what is shown in FIG. 7, if the area between the first electrode 4 and the second electrode 5 is not covered by the first bus bar 8 and the second bus bar 9, the height of the protrusion may be higher than at least one of the first upper surface 4B and the second upper surface 5B.
  • FIG. 8 is a plan view showing the configuration of semiconductor device 107 in embodiment 7.
  • FIG. 9 is a cross-sectional view showing the configuration of semiconductor device 107 in embodiment 7.
  • the basic configuration of semiconductor device 107 is similar to that of semiconductor device 106 shown in embodiment 6.
  • first bus bar 8 has weld marks 8A.
  • the weld marks 8A are formed at the joint between first bus bar 8 and first upper surface 4B of first electrode 4.
  • second bus bar 9 has weld marks 8B.
  • the weld marks 8B are formed at the joint between second bus bar 9 and second upper surface 5B of second electrode 5.
  • the volume of the bonding material differs before and after hardening. This makes it difficult to control the clearance between the first busbar 8 and the second busbar 9.
  • the clearance between the first busbar 8 and the second busbar 9 can be controlled with high precision.

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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

高い絶縁性および低いインダクタンスを実現する半導体装置を提供する。半導体装置は、半導体素子、第１電極、第２電極および封止材を含む。第１電極は、半導体素子に電気的に接続されている。第２電極は、第１電極と隣り合うように設けられ、半導体素子に電気的に接続されている。封止材は、半導体素子、第１電極の上面以外および第２電極の上面以外を封止している。第１電極は、第１側面および第１上面を含む。第１側面は、封止材の外周部を構成する外周上面から突出しかつ第２電極と向かい合っている。第１上面は、封止材から露出している。第２電極は、第２側面および第２上面を含む。第２側面は、封止材の外周部を構成する外周上面から突出しかつ第１電極と向かい合っている。第２上面は、封止材から露出している。第１側面と第２側面とは、封止材で覆われている。封止材は、第１電極と第２電極との間に凹部および凸部のうち少なくとも一方を含む。

Description

半導体装置
　本開示は、半導体装置に関する。
　半導体装置には、高い放熱性が求められる。特許文献１に記載の半導体装置においては、放熱性の向上のため、主端子および制御端子が封止樹脂体の上部の面一の面から露出している。
特開２０１４－１５７９２７号公報
　半導体装置には、高放熱化だけでなく、損失低減のための低インダクタンス化も求められている。低インダクタンス化には電極間の距離の縮小化が効果的であるが、電極間の距離が縮小化された場合、電極間の絶縁性の確保に課題が生じる。
　本開示は上記のような問題を解決するためになされたものであり、高い絶縁性および低いインダクタンスを実現する半導体装置の提供を目的とする。
　本開示に係る半導体装置は、半導体素子、第１電極、第２電極および封止材を含む。第１電極は、半導体素子に電気的に接続されている。第２電極は、第１電極と隣り合うように設けられ、半導体素子に電気的に接続されている。封止材は、半導体素子、第１電極の上面以外および第２電極の上面以外を封止している。第１電極は、第１側面および第１上面を含む。第１側面は、封止材の外周部を構成する外周上面から突出しかつ第２電極と向かい合っている。第１上面は、封止材から露出している。第２電極は、第２側面および第２上面を含む。第２側面は、封止材の外周部を構成する外周上面から突出しかつ第１電極と向かい合っている。第２上面は、封止材から露出している。第１側面と第２側面とは、封止材で覆われている。封止材は、第１電極と第２電極との間に凹部および凸部のうち少なくとも一方を含む。
　本開示によれば、高い絶縁性および低いインダクタンスを実現する半導体装置が提供される。
　本開示の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白になる。
実施の形態１における半導体装置の構成を示す断面図である。 実施の形態２における半導体装置の構成を示す断面図である。 実施の形態３における半導体装置の構成を示す断面図である。 実施の形態４における半導体装置の構成を示す断面図である。 実施の形態５における半導体装置の構成を示す断面図である。 実施の形態６における半導体装置の構成を示す平面図である。 実施の形態６における半導体装置の構成を示す断面図である。 実施の形態７における半導体装置の構成を示す平面図である。 実施の形態７における半導体装置の構成を示す断面図である。
　＜実施の形態１＞
　図１は、実施の形態１における半導体装置１０１の構成を示す断面図である。
　半導体装置１０１は、放熱基板１、絶縁基板２、半導体素子３、第１電極４、第２電極５および封止材６を含む。
　放熱基板１は、例えば銅、アルミニウム等の金属で形成された板である。放熱基板１は、半導体素子３等の電子部品で発生した熱を外部に伝える機能を有する。
　絶縁基板２は、放熱基板１上に設けられている。絶縁基板２は、絶縁層２Ａ、表回路パターン２Ｂおよび裏回路パターン２Ｃを含む。絶縁層２Ａは、例えば、セラミックで形成されている。表回路パターン２Ｂは、絶縁層２Ａの上面に設けられている。裏回路パターン２Ｃは、絶縁層２Ａの下面に設けられている。表回路パターン２Ｂおよび裏回路パターン２Ｃは、金属などの導電性材料で形成されている。裏回路パターン２Ｃは、接合材７Ａを介して放熱基板１に接合されている。接合材７Ａは、例えば、はんだ、ろう材、焼結材などである。
　半導体素子３は、絶縁基板２に保持されている。実施の形態１における半導体素子３は、その上面と下面との間に電流が流れる縦型の半導体素子であり、表面電極（図示せず）および裏面電極（図示せず）を含む。半導体素子３の裏面電極は、接合材７Ｂを介して絶縁基板２の表回路パターン２Ｂに接合されている。接合材７Ｂは、はんだなどの導電性材料である。半導体素子３は、例えば、Ｓｉ等の半導体によって形成されている。半導体素子３は、ＳｉＣ、ＧａＮ、Ｇａ２Ｏ３、ダイヤモンド等のいわゆるワイドバンドギャップ半導体で形成されることが好ましい。半導体素子３は、パワー半導体素子、そのパワー半導体素子を制御するための制御ＩＣ（Integrated Circuit）等である。半導体素子３は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ショットキーバリアダイオード等を含む。または、半導体素子３は、ＩＧＢＴおよび還流ダイオードが１つの半導体基板内に形成されたＲＣ－ＩＧＢＴ（Reverse-Conducting IGBT）を含んでいてもよい。
　第１電極４は、第２電極５と隣り合うように設けられている。第１電極４は、封止材６の内部で半導体素子３に電気的に接続されている。実施の形態１においては、第１電極４の下面が、接合材７Ｃを介して半導体素子３の表面電極に接合されている。その半導体素子３の表面電極は、例えばエミッタ電極である。第１電極４は、封止材６の外周部を構成する外周上面６Ａよりも上方に突出している。第１電極４は、第１側面４Ａおよび第１上面４Ｂを含む。第１側面４Ａは、封止材６の外周上面６Ａから突出し、第２電極５と向かい合っている。第１側面４Ａは、封止材６で覆われている。実施の形態１においては、第１側面４Ａの全面が、封止材６で覆われている。第１上面４Ｂは、封止材６に覆われておらず、封止材６に設けられた開口から露出している。第１電極４の形状は問わない。第１電極４は、例えば、ブロック形状を有する。そのブロック形状は、例えば、四角柱、円柱、コの字型などを有する。
　第２電極５は、第１電極４と隣り合うように設けられている。第２電極５は、封止材６の内部で半導体素子３に電気的に接続されている。実施の形態１においては、第２電極５の下面が、接合材７Ｄを介して表回路パターン２Ｂに接合されている。その表回路パターン２Ｂは、例えば、半導体素子３の裏面電極であるコレクタ電極に電気的に接続されている。表回路パターン２Ｂは、半導体素子３のゲート電極、センシング用電極などの制御電極に電気的に接続されていてもよい。第２電極５は、封止材６の外周部を構成する外周上面６Ａよりも上方に突出している。第２電極５は、第２側面５Ａおよび第２上面５Ｂを含む。第２側面５Ａは、封止材６の外周上面６Ａから突出し、第１電極４と向かい合っている。第２側面５Ａは、封止材６で覆われている。実施の形態１においては、第２側面５Ａの全面が、封止材６で覆われている。第２上面５Ｂは、封止材６に覆われておらず、封止材６に設けられた開口から露出している。第２電極５の形状は問わない。第２電極５は、例えば、ブロック形状を有する。そのブロック形状は、例えば、四角柱、円柱、コの字型などを有する。
　封止材６は、絶縁基板２、半導体素子３、第１電極４の上面以外および第２電極５の上面以外を封止している。実施の形態１における封止材６は、第１電極４と第２電極５との間に凹部６Ｂを含む。凹部６Ｂの底面は、第１電極４の第１上面４Ｂおよび第２電極５の第２上面５Ｂよりも低い位置に設けられている。封止材６は、絶縁性を有する樹脂で形成されている。封止材６は、例えば、シリコーン樹脂、エポキシ樹脂などである。
　以上をまとめると、実施の形態１における半導体装置１０１は、半導体素子３、第１電極４、第２電極５および封止材６を含む。第１電極４は、半導体素子３に電気的に接続されている。第２電極５は、第１電極４と隣り合うように設けられ、半導体素子３に電気的に接続されている。封止材６は、半導体素子３、第１電極４の上面以外および第２電極５の上面以外を封止している。第１電極４は、第１側面４Ａおよび第１上面４Ｂを含む。第１側面４Ａは、封止材６の外周部を構成する外周上面６Ａから突出しかつ第２電極５と向かい合っている。第１上面４Ｂは、封止材６から露出している。第２電極５は、第２側面５Ａおよび第２上面５Ｂを含む。第２側面５Ａは、封止材６の外周部を構成する外周上面６Ａから突出しかつ第１電極４と向かい合っている。第２上面５Ｂは、封止材６から露出している。第１側面４Ａと第２側面５Ａとは、封止材６で覆われている。封止材６は、第１電極４と第２電極５との間に凹部６Ｂおよび凸部６Ｃ（図２、図３参照）のうち少なくとも一方を含む。
　このような半導体装置１０１においては、第１電極４と第２電極５との間の沿面距離がその第１電極４と第２電極５との間の空間距離よりも長い。沿面距離とは、例えば、第１上面４Ｂの端部から第２上面５Ｂの端部までの封止材６の表面を介した距離に対応する。空間距離とは、例えば、第１上面４Ｂの端部から第２上面５Ｂの端部までの直線距離に対応する。沿面距離が空間距離よりも長いため、空間距離が縮小されたとしても絶縁性は確保される。空間距離が縮小されることにより、互いのインダクタンスは打ち消し合うため、半導体装置１０１のインダクタンスは低下する。以上のように、半導体装置１０１は、高い絶縁性および低いインダクタンスを実現する。半導体装置１０１は、電源、動力源など様々な製品、電力システム等に適用可能である。
　実施の形態１における絶縁基板２に代えて、絶縁層２Ａと放熱基板１とが一体化された１つの部品（図示せず）が適用されてもよい。その場合、放熱基板１は、放熱基板１の上面に形成された絶縁層２Ａとその絶縁層２Ａ上に形成された表回路パターン２Ｂとを含む。この場合、絶縁層２Ａと放熱基板１との間には接合材が存在しない。その絶縁層２Ａは、例えば、樹脂で形成される。
　＜実施の形態２＞
　実施の形態２において、実施の形態１と同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
　図２は、実施の形態２における半導体装置１０２の構成を示す断面図である。封止材６は、第１電極４と第２電極５との間に凸部６Ｃを含む。実施の形態２における凸部６Ｃは、第１電極４と第２電極５との間の封止材６が上方に突出している。その凸部６Ｃの上面は、第１電極４の第１上面４Ｂおよび第２電極５の第２上面５Ｂよりも高い位置に設けられている。
　このような半導体装置１０２は、第１電極４と第２電極５との間の空間距離の縮小による低インダクタンス化、および、その沿面距離の拡大による絶縁性の向上を実現する。
　＜実施の形態３＞
　実施の形態３において、実施の形態１または２と同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
　図３は、実施の形態３における半導体装置１０３の構成を示す断面図である。封止材６は、第１電極４と第２電極５との間に凹部６Ｂおよび凸部６Ｃを含む。封止材６の凸部６Ｃは、第１突出部１６Ｃおよび第２突出部２６Ｃを含む。第１突出部１６Ｃは、第１側面４Ａを覆って第１上面４Ｂよりも上方に突出している。第２突出部２６Ｃは、第２側面５Ａを覆って第２上面５Ｂよりも上方に突出している。実施の形態３においては、第１突出部１６Ｃおよび第２突出部２６Ｃのみが、第１電極４および第２電極５よりも上方に突出している。封止材６の凹部６Ｂは、第１突出部１６Ｃと第２突出部２６Ｃとの間に設けられている。凹部６Ｂの底面は、第１電極４の第１上面４Ｂおよび第２電極５の第２上面５Ｂよりも低い位置に設けられている。
　このような半導体装置１０３は、第１電極４と第２電極５との間の空間距離の縮小による低インダクタンス化、および、その沿面距離の拡大による絶縁性の向上を実現する。
　＜実施の形態４＞
　実施の形態４において、実施の形態１から３のいずれかと同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
　図４は、実施の形態４における半導体装置１０４の構成を示す断面図である。第１電極４および第２電極５は、封止材６の内部に複数の屈曲部を有する板材によって形成されている。封止材６の内部における第１電極４と第２電極５との間の電極間距離Ｈは、第１上面４Ｂの端部と第２上面５Ｂの端部との間の距離Ｇよりも短い。実施の形態４における電極間距離Ｈは、封止材６の内部における第１電極４と第２電極５との最短距離である。同様に、実施の形態４における距離Ｇは、第１上面４Ｂの端部と第２上面５Ｂの端部との最短距離である。封止材６は、第１電極４と第２電極５との間に凹部６Ｂを含む。凹部６Ｂの底面は、第１上面４Ｂおよび第２上面５Ｂよりも低い位置に設けられている。
　このような半導体装置１０４は、第１電極４と第２電極５との間の空間距離の縮小による低インダクタンス化、および、その沿面距離の拡大による絶縁性の向上を実現する。
　＜実施の形態５＞
　実施の形態５において、実施の形態１から４のいずれかと同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
　図５は、実施の形態５における半導体装置１０５の構成を示す断面図である。封止材６は、第１封止材１６および第２封止材２６を含む。第１封止材１６は、絶縁基板２、半導体素子３、第１電極４の下部および第２電極５の下部を封止している。第２封止材２６は、第１電極４の第１側面４Ａおよび第２電極５の前記第２側面５Ａを覆っている。第２封止材２６は、絶縁性を有する樹脂である。第２封止材２６は、例えば、エポキシ樹脂である。
　このような半導体装置１０５は、第１電極４と第２電極５との間の空間距離の縮小による低インダクタンス化、および、その沿面距離の拡大による絶縁性の向上を実現する。
　＜実施の形態６＞
　実施の形態６において、実施の形態１から５のいずれかと同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
　図６は、実施の形態６における半導体装置１０６の構成を示す平面図である。図７は、実施の形態６における半導体装置１０６の構成を示す断面図である。半導体装置１０６は、放熱基板１、絶縁基板２、半導体素子３、第１電極４、第２電極５および封止材６に加えて、第１バスバー８および第２バスバー９を含む。
　封止材６の外周上面６Ａからの第１上面４Ｂの高さは、封止材６の外周上面６Ａからの第２上面５Ｂの高さとは異なる。実施の形態６における第１上面４Ｂは、第２上面５Ｂよりも高い位置に設けられている。第１側面４Ａおよび第２側面５Ａは、封止材６で覆われている。封止材６は、第１電極４と第２電極５との間に凹部６Ｂを含む。
　第１バスバー８は、平板形状を有する。第１バスバー８は、接合材７Ｅを介して、第１電極４の第１上面４Ｂに接合されている。第２バスバー９は、平板形状を有する。第２バスバー９は、接合材７Ｆを介して、第２電極５の第２上面５Ｂに接合されている。第１バスバー８および第２バスバー９は、互いに平行にかつ間隔を有して重なるように設けられている。実施の形態６における第１バスバー８および第２バスバー９は、平行平板である。第１バスバー８および第２バスバー９は、半導体装置１０６外の電力システムに接続されている。
　このような半導体装置１０６においては、屈曲部を有する第１バスバーおよび第２バスバーを準備する必要がない。第１バスバー８および第２バスバー９は平行平板でよいため、第１バスバー８および第２バスバー９の間のクリアランスを高い精度で設計することができる。第１バスバー８および第２バスバー９が平行平板であるため、半導体装置１０６を含む電力システム全体のインダクタンスが低下する。
　半導体装置１０６の高電流密度化に伴い、第１バスバー８および第２バスバー９の厚みは増加している。第１バスバー８および第２バスバー９が屈曲部を有する場合、互いの距離を制御することが難しい。上記のような平行平板である第１バスバー８および第２バスバー９は効果的である。
　図７に示される封止材６は、凹部６Ｂに加えて凸部を有していてもよい。例えば、凸部は、凹部６Ｂの内側に設けられる。その凸部の高さは、第１バスバー８および第２バスバー９に接触しないような高さである。図７に示されるのとは異なり、第１電極４と第２電極５の間の領域が、第１バスバー８および第２バスバー９に覆われていない場合、その凸部の高さは、第１上面４Ｂおよび第２上面５Ｂのうち少なくとも一方よりも高くてもよい。
　＜実施の形態７＞
　実施の形態７において、実施の形態１から６のいずれかと同様の構成要素には、同一の参照符号を付し、それらの詳細な説明は省略する。
　図８は、実施の形態７における半導体装置１０７の構成を示す平面図である。図９は、実施の形態７における半導体装置１０７の構成を示す断面図である。半導体装置１０７の基本的な構成は、実施の形態６に示された半導体装置１０６と同様である。半導体装置１０７においては、第１バスバー８は、溶接痕８Ａを有する。その溶接痕８Ａは、第１バスバー８と第１電極４の第１上面４Ｂとの接合部に形成されている。同様に、第２バスバー９は、溶接痕８Ｂを有する。その溶接痕８Ｂは、第２バスバー９と第２電極５の第２上面５Ｂとの接合部に形成されている。
　電極とバスバーとの接合に、はんだなどの接合材７Ｅ，７Ｆが用いられた場合、硬化前後で接合材の体積は異なる。そのため、第１バスバー８と第２バスバー９との間のクリアランスの制御が難しい。電極とバスバーとの接合に溶接が用いられることにより、第１バスバー８と第２バスバー９との間のクリアランスが高い精度で制御される。
　この開示は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が、想定され得るものと解される。
　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　１　放熱基板、２　絶縁基板、２Ａ　絶縁層、２Ｂ　表回路パターン、２Ｃ　裏回路パターン、３　半導体素子、４　第１電極、４Ａ　第１側面、４Ｂ　第１上面、５　第２電極、５Ａ　第２側面、５Ｂ　第２上面、６　封止材、６Ａ　外周上面、６Ｂ　凹部、６Ｃ　凸部、７Ａ～７Ｆ　接合材、８　第１バスバー、８Ａ　溶接痕、８Ｂ　溶接痕、９　第２バスバー、１６　第１封止材、１６Ｃ　第１突出部、２６　第２封止材、２６Ｃ　第２突出部、１０１～１０７　半導体装置、Ｇ　距離、Ｈ　電極間距離。

Claims (10)

  1. 　半導体素子と、
    　前記半導体素子に電気的に接続されている第１電極と、
    　前記第１電極と隣り合うように設けられ、前記半導体素子に電気的に接続されている第２電極と、
    　前記半導体素子、前記第１電極の上面以外および前記第２電極の上面以外を封止している封止材と、を備え、
    　前記第１電極は、前記封止材の外周部を構成する外周上面から突出しかつ前記第２電極と向かい合う第１側面と、前記封止材から露出している前記上面である第１上面と、を含み、
    　前記第２電極は、前記封止材の前記外周上面から突出しかつ前記第１電極と向かい合う第２側面と、前記封止材から露出している前記上面である第２上面と、を含み、
    　前記第１側面と前記第２側面とは、前記封止材で覆われており、
    　前記封止材は、前記第１電極と前記第２電極との間に凹部および凸部のうち少なくとも一方を含む、半導体装置。
  2. 　前記封止材の前記凹部の底面は、前記第１上面および前記第２上面よりも低い位置に設けられている、請求項１に記載の半導体装置。
  3. 　前記封止材の前記凸部の上面は、前記第１上面および前記第２上面よりも高い位置に設けられている、請求項１または請求項２に記載の半導体装置。
  4. 　前記封止材の前記凸部は、
    　前記第１側面を覆って前記第１上面よりも上方に突出する第１突出部と、
    　前記第２側面を覆って前記第２上面よりも上方に突出する第２突出部と、を含み、
    　前記封止材の前記凹部は、前記第１突出部と前記第２突出部との間に設けられている、請求項１から請求項３のうちいずれか一項に記載の半導体装置。
  5. 　前記封止材の内部における前記第１電極と前記第２電極との間の電極間距離は、前記第１上面の端部と前記第２上面の端部との間の距離よりも短い、請求項１から請求項４のうちいずれか一項に記載の半導体装置。
  6. 　前記封止材は、
    　前記半導体素子を封止する第１封止材と、
    　前記第１電極の前記第１側面と前記第２電極の前記第２側面とを覆う第２封止材と、を含み、
    　前記第２封止材は、絶縁性を有する樹脂である、請求項１から請求項５のうちいずれか一項に記載の半導体装置。
  7. 　前記封止材の前記外周上面からの前記第１電極の前記第１上面の高さは、前記封止材の前記外周上面からの前記第２電極の前記第２上面の高さとは異なる、請求項１から請求項６のうちいずれか一項に記載の半導体装置。
  8. 　平板形状を有し、前記第１電極の前記第１上面に接合される第１バスバーと、
    　平板形状を有し、前記第２電極の前記第２上面に接合される第２バスバーと、をさらに備え、
    　前記第１バスバーと前記第２バスバーとは、互いに平行にかつ間隔を有して重なるように設けられている、請求項７に記載の半導体装置。
  9. 　前記第１バスバーは、前記第１バスバーと前記第１上面との接合部に溶接痕を有し、
    　前記第２バスバーは、前記第２バスバーと前記第２上面との接合部に溶接痕を有する、請求項８に記載の半導体装置。
  10. 　前記封止材は、前記第１電極の前記第１側面の全面および前記第２電極の前記第２側面の全面を覆っている、請求項１から請求項９のうちいずれか一項に記載の半導体装置。
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