WO2024252800A1 - 集積回路及びその製造方法 - Google Patents

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博一 吹留
哲也 末光
一世 渡邊
実 川原
昌次 秋山
優二 飛坂
信 川合
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Tohoku University NUC
Shin Etsu Chemical Co Ltd
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Tohoku University NUC
Shin Etsu Chemical Co Ltd
National Institute of Information and Communications Technology
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Definitions

  • the present invention relates to an integrated circuit that uses graphene formed on a silicon carbide substrate as wiring and electrodes, and a method for manufacturing the same.
  • the microwave antenna described in Patent Document 1 is fabricated by transferring a graphene film formed on copper foil by CVD onto a substrate, and then forming an Au film on the transferred graphene film as appropriate, while patterning it using photolithography, etching, UV-ozone treatment, etc. to form an antenna element. This makes it possible to fabricate an antenna element of the desired shape on the substrate.
  • Antennas used in mobile communication systems are used together with amplifiers that amplify signals transmitted and received by antenna elements.
  • the transmission distance between the amplifier and the antenna element needs to be extremely short (for example, less than 100 ⁇ m).
  • active devices that are different from gallium nitride (GaN) active devices and are suitable for use in signal frequency bands of 1 THz or more are required.
  • GaN gallium nitride
  • the present invention has been made in consideration of the above, and aims to provide an integrated circuit suitable for use in signal frequency bands of 1 THz or more, and a method for manufacturing the same.
  • the integrated circuit according to the embodiment of the present invention includes a substrate having at least a top surface made of single crystal silicon carbide (SiC), a vertical surface intersecting with the top surface and extending downward from the top surface, and a lower surface that is approximately parallel to the top surface and intersects with the vertical surface, and a single crystal graphene layer provided in contact with the top surface of the substrate, and is integrally formed with a short gate length transistor and an antenna element.
  • SiC single crystal silicon carbide
  • the short gate length transistor includes an end where the graphene layer intersects with the vertical surface as a gate electrode, an insulating film formed to cover at least the vertical surface and the end of the graphene layer, a two-dimensional semiconductor layer formed to cover the top surface, the vertical surface, and the lower surface, and is formed to overlap the graphene layer and/or the insulating film in places where the graphene layer and/or the insulating film are present, a source electrode provided at a place covering the top surface of the two-dimensional semiconductor layer, and a drain electrode provided at a place covering the lower surface of the two-dimensional semiconductor layer.
  • the antenna element is formed by patterning the graphene layer.
  • the portion forming the gate electrode in the short gate length transistor and the portion forming the antenna element are preferably formed as a continuous graphene film.
  • the integrated circuit may further include a gallium nitride layer in an area on the substrate where the short gate length transistor and the antenna element are not provided, and active elements may be formed in the gallium nitride layer.
  • an integrated circuit is an integrated circuit comprising a substrate having at least a top surface made of single crystal silicon carbide, a vertical surface intersecting with the top surface and extending downward from the top surface, and a lower surface that is approximately parallel to the top surface and intersecting with the vertical surface, a single crystal graphene layer provided in contact with the top surface of the substrate, and a gallium nitride layer provided on the substrate, in which an active element portion formed on the gallium nitride layer and a short gate length transistor using the graphene layer as a gate are integrally formed.
  • the short gate length transistor may further include a conductive shielding layer on the graphene layer forming the gate, and insulating layers may be provided on both the front and back sides of the shielding layer.
  • the graphene layer may have at least a monolayer of graphene at its end.
  • the substrate may have a slope that is non-parallel to the top surface and located away from the edge where the top surface meets the vertical surface, and the graphene layer may be formed from the top surface to the slope.
  • the graphene layer on the slope may be multi-layered graphene.
  • the substrate may be a hybrid substrate in which a single crystal layer of silicon carbide is fabricated on an insulating base substrate.
  • the gallium nitride layer may be provided so as to cover a portion of the graphene layer.
  • the gallium nitride layer may be a layer that is epitaxially grown using the graphene layer as a buffer layer.
  • the active element formed in the gallium nitride layer may include an amplifier that uses a HEMT (High Electron Mobility Transistor).
  • a method for manufacturing an integrated circuit according to an embodiment of the present invention is a method for manufacturing an integrated circuit in which a short gate length transistor and an antenna element are integrally formed.
  • the method includes the steps of preparing a substrate having at least a top surface made of single crystal silicon carbide, forming a graphene layer on the top surface of the substrate, and in a first region of the substrate in which the short gate length transistor is formed, removing the graphene layer and the upper portion of the substrate from other portions by microfabrication while leaving the graphene layer in a portion, thereby forming in the substrate a vertical surface that intersects with the top surface and extends downward from the top surface, and a lower surface that is approximately parallel to the top surface and intersects with the vertical surface, and depositing an insulating film so as to cover at least the vertical surface and the end of the graphene layer.
  • the present invention may further include a step of epitaxially growing a gallium nitride layer using the graphene layer as a buffer layer, a step of removing the gallium nitride layer in the first region and the second region to expose the graphene layer, and a step of forming an active element portion including an amplifier in the remaining gallium nitride layer.
  • the present invention may further include the steps of removing a portion of the graphene layer, epitaxially growing a gallium nitride layer in the area from which the graphene layer has been removed, and forming an active element portion including an amplifier in the gallium nitride layer, in which case the first region and the second region may be provided in the area where the graphene layer remains.
  • Another example of a method for manufacturing an integrated circuit includes the steps of preparing a substrate having at least a top surface made of single crystal silicon carbide, forming a graphene layer on the top surface of the substrate, epitaxially growing a gallium nitride layer using the graphene layer as a buffer layer, removing the gallium nitride layer to expose the graphene layer in a first region of the substrate in which a short gate length transistor is formed, and removing the graphene layer and the upper portion of the substrate by microfabrication while leaving the graphene layer in a portion, to form a substrate having a vertical plane that intersects with the top surface and extends downward from the top surface, and a vertical plane that is approximately parallel to the top surface and intersects with the vertical plane.
  • the method includes the steps of forming a lower surface, a vertical surface, and a lower surface; depositing an insulating film so as to cover at least the vertical surface and the end of the graphene layer; depositing a two-dimensional semiconductor layer so as to cover the top surface, the vertical surface, and the lower surface, and also to cover the graphene layer and/or the insulating film in the areas where the graphene layer and/or the insulating film are present; forming a source electrode so as to cover the area of the two-dimensional semiconductor layer that covers the graphene layer, and forming a drain electrode so as to cover the area of the two-dimensional semiconductor layer that covers the lower surface; and forming an active element section including an amplifier in the remaining gallium nitride layer.
  • a further example of a method for manufacturing an integrated circuit according to an embodiment of the present invention includes the steps of preparing a substrate having at least a top surface made of single crystal silicon carbide, forming a graphene layer on the top surface of the substrate, removing a portion of the graphene layer, epitaxially growing a gallium nitride layer in the area from which the graphene layer has been removed, forming an active element section including an amplifier on the gallium nitride layer, and removing the graphene layer and the upper portion of the substrate from other areas by microfabrication in the area where the graphene layer remains, while leaving the graphene layer in some areas, to form a layer on the substrate that intersects with the top surface and is below the top surface.
  • the method includes the steps of forming a vertical surface extending toward the top surface, and a lower surface (vertical surface and lower surface) that is approximately parallel to the top surface and intersects with the vertical surface; depositing an insulating film so as to cover at least the vertical surface and the end of the graphene layer; depositing a two-dimensional semiconductor layer so as to cover the top surface, the vertical surface, and the lower surface, and also to cover the graphene layer and/or the insulating film in places where the graphene layer and/or the insulating film are present; forming a source electrode so as to cover the part of the two-dimensional semiconductor layer that covers the graphene layer, and forming a drain electrode so as to cover the part of the two-dimensional semiconductor layer that covers the lower surface.
  • an electrode pad and a connection portion that connects the antenna element and the electrode pad may be formed together with the antenna element, and in the step of providing the gallium nitride layer, the gallium nitride device may be bonded to the graphene layer on the substrate so that the electrodes provided on the gallium nitride device are electrically connected to the electrode pads.
  • the graphene layer in the step of forming the graphene layer, may be epitaxially grown by sublimating silicon atoms in the single crystal of silicon carbide on the top surface of the substrate.
  • the substrate may be a hybrid substrate in which a single crystal layer of silicon carbide is fabricated on an insulating base substrate.
  • the integrated circuit and manufacturing method of the present invention make it possible to realize an integrated circuit suitable for use in signal frequency bands of 1 THz or higher.
  • FIG. 1 is a schematic diagram showing a structure of an integrated circuit 1.
  • FIG. 1 is a cross-sectional view showing a basic structure of a short gate length transistor formed in a first region R1.
  • 11 is a cross-sectional view showing the structure of a modified example of a short gate length transistor.
  • 13 is a schematic diagram showing a structure in which a GaN layer is formed in a third region R3.
  • FIG. 1A to 1C are diagrams illustrating a first example of a procedure for fabricating an integrated circuit 1.
  • 1A to 1C are diagrams illustrating a procedure for producing a short gate length transistor.
  • 11A to 11C are diagrams illustrating a second example of a procedure for manufacturing the integrated circuit 1.
  • FIG. 1 is a schematic diagram showing the structure of an integrated circuit 1 according to an embodiment of the present invention.
  • the integrated circuit 1 has a structure in which a first region R1, a second region R2, and a third region R3 are provided on a substrate 2.
  • the first region R1 is a region in which a short gate length transistor 100 is formed.
  • the second region R2 is a region in which an antenna element 200 is formed.
  • the third region R3 is a region in which a gallium nitride device 310 is formed.
  • the integrated circuit 1 has a short gate length transistor 100, an antenna element 200, and a GaN device 310 formed on one substrate.
  • the short gate length transistor 100, the antenna element 200, and the GaN device 310 on the substrate 2 are connected to each other as necessary to achieve the required functions.
  • At least the top surface 21 of the substrate 2 is made of single-crystal silicon carbide.
  • the top surface 21 is the top flat surface of the substrate 2.
  • the portion of the substrate 2 other than the top surface may be an insulator other than silicon carbide.
  • the substrate 2 may be a single-crystal substrate of silicon carbide, or a hybrid substrate in which a single-crystal layer of silicon carbide is fabricated on an insulator.
  • the surface of the single-crystal layer of silicon carbide in the substrate 2 may be the (0001) plane.
  • the substrate 2 serves as a base for epitaxially growing the graphene that constitutes the graphene layer 3.
  • the graphene layer 3 is a thin film of graphene of a single atomic layer or several atomic layers formed in contact with the top surface 21 of the substrate 2.
  • the graphene that constitutes the graphene layer 3 can be formed into a single-layer thin film on the (0001) plane of silicon carbide, which is suitable for the substrate 2.
  • the short gate length transistor 100 is configured to include a graphene layer 3, a shielding layer 4, an insulating layer 5, an insulating film 6, a two-dimensional semiconductor layer 7, an electrode 8, and an electrode 9 on a substrate 2.
  • a vertical surface 22 and a lower surface 23 are formed on the substrate 2 by digging down from the top surface 21.
  • the vertical surface 22 is a plane that intersects with the top surface 21 and extends downward from the top surface 21. In the example of FIG. 2, the vertical surface 22 and the top surface 21 are perpendicular to each other.
  • the lower surface 23 is formed as a plane that is approximately parallel to the top surface 21 and intersects with the vertical surface 22.
  • the lower surface 23 and the vertical surface 22 are perpendicular to each other, and the top surface 21 and the lower surface 23 are parallel to each other.
  • the vertical surface 22 is formed as a plane that intersects with the top surface 21 and the lower surface 23.
  • the thickness of the graphene layer 3 in the short gate length transistor 100 formed in the first region R1 is set to about several nm or less.
  • the width from one end of the graphene layer 3 to the other end (horizontal direction in FIG. 2) may be about 100 nm to 1 ⁇ m.
  • the graphene layer 3 is provided so as to cover the top surface 21 up to the vicinity of the ridge where the top surface 21 and the vertical surface 22 of the substrate 2 intersect.
  • An end (edge) 31 of the graphene layer 3 that overlaps the vicinity of the ridge where the top surface 21 and the vertical surface 22 intersect functions as a gate in the short gate length transistor 100.
  • the portion of the graphene layer 3 other than the edge 31 functions as wiring to the gate described later.
  • the shielding layer 4 is a layer of a conductor such as a metal provided on the graphene layer 3, and shields between the electrode 8 and the graphene layer 3.
  • the shielding layer 4 is electrically connected to a predetermined ground potential (e.g., 0 V).
  • An insulating layer 5 is provided on at least the front and back sides of the shielding layer 4 to prevent the shielding layer 4 from shorting with the graphene layer 3 or the electrode 8. It is preferable to use aluminum (Al) or nickel (Ni) as the shielding layer 4.
  • Al aluminum
  • Ni nickel
  • the shielding layer 4 When Ni is used as the shielding layer 4, it is necessary to form a separate insulating layer 5 to prevent shorting with the graphene layer 3 or the electrode 8. Note that when there is no need to shield between the electrode 8 and the graphene layer 3 (for example, when signal interference between the electrode 8 and the graphene layer 3 is not a problem), the shielding layer 4 and the insulating layer 5 may not be provided.
  • the end surface 51 of the insulating layer 5 should be a flat surface that is approximately aligned with the vertical surface 22.
  • the insulating film 6 is a thin film of an insulator that functions as a gate insulating film of the short gate length transistor 100.
  • a high dielectric constant insulating film such as hafnium oxide, silicon carbide, zirconium oxide, erbium oxide, aluminum oxide, etc.
  • a thin film of silicon carbide, etc. can be used.
  • a thin film of silicon carbide is suitable.
  • the insulating film 6 is formed so as to cover the upper surface of the insulating layer 5 through the end surface 51, the edge 31, the vertical surface 22, and the lower surface 23.
  • the insulating film 6 covers at least the vertical surface 22, the edge 31, and the end surface 51 of the substrate 2, there are cases where it is not necessary to form the insulating film 6 on other parts.
  • the insulating film 6 does not need to be provided on the insulating layer 5.
  • the substrate 2 has sufficient insulating properties, it is not necessary to provide an insulating film 6 on the lower surface 23.
  • the two-dimensional semiconductor layer 7 is a semiconductor layer that functions as a carrier transport layer of the short gate length transistor 100.
  • the two-dimensional semiconductor layer 7 is formed so as to cover the top surface 21, the vertical surface 22, and the lower surface 23. In places where the graphene layer 3, the shielding layer 4, the insulating layer 5, and/or the insulating film 6 are present, the two-dimensional semiconductor layer 7 is formed so as to cover them as well.
  • transition metal dichalcogenide e.g., molybdenum disulfide (MoS 2 ), tungsten disulfide (WS 2 ), tungsten diselenide (WSe 2 ), etc.
  • MoS 2 molybdenum disulfide
  • WS 2 tungsten disulfide
  • WSe 2 tungsten diselenide
  • indium oxide In 2 O 3
  • boron phosphide boron arsenide, etc.
  • graphene is suitable as the two-dimensional semiconductor layer 7.
  • transition metal dichalcogenides such as MoS 2 and WS 2 are suitable for the two-dimensional semiconductor layer 7.
  • In 2 O 3 and transition metal dichalcogenides are suitable for the two-dimensional semiconductor layer 7.
  • Electrode 8 and electrode 9 are electrodes made of metals such as Au, Al, In, Bi, Ni, Pd, Ti, and Pt, or transparent conductive oxides such as ITO and FTO. Electrode 8 is provided overlapping a portion of the two-dimensional semiconductor layer 7 that covers the graphene layer 3, and functions as a source electrode of the short gate length transistor 100. Electrode 9 is provided overlapping a portion of the two-dimensional semiconductor layer 7 that covers the lower surface 23, and functions as a drain electrode of the short gate length transistor 100.
  • the formation surface of the graphene layer 3 and the formation surface of the two-dimensional semiconductor layer 7 covering the vertical surface 22 are perpendicular to each other, and the edge 31 of the graphene layer 3 faces the two-dimensional semiconductor layer 7 via the insulating film 6, so that the thickness of the graphene layer 3 defines the gate length of the transistor 1.
  • the gate length of the short gate length transistor 100 can be shortened to 0.3 nm. Even if the graphene layer 3 is a multilayer film of graphene, a gate length of several nm or less corresponding to the thickness of the graphene layer 3 can be realized.
  • the short gate length transistor formed in the first region R1 may have a structure shown in FIG. 3 in order to suppress the gate resistance while realizing a gate length of a monoatomic layer.
  • FIG. 3 is a cross-sectional view showing the structure of a short gate length transistor 100a according to a modified example.
  • the short gate length transistor 100a like the above-mentioned short gate length transistor 100, has a graphene layer 3, a shielding layer 4, an insulating layer 5, an insulating film 6, a two-dimensional semiconductor layer 7, an electrode 8, and an electrode 9 in the first region R1 of the substrate 2.
  • the first region R1 of the substrate 2 has a top surface 21, a vertical surface 22, a lower surface 23, and a slope 24.
  • the top surface 21 and the slope 24 are single crystals of silicon carbide.
  • the slope 24 is a non-parallel (inclined) surface to the top surface 21 that is provided adjacent to the top surface 21 at the end opposite to the edge of the top surface 21 that contacts the vertical surface 22.
  • the inclination angle of the inclined surface 24 is arbitrary, and may be, for example, 45°, 22°, etc.
  • the inclination angle of the inclined surface 24 does not need to be constant, and may be, for example, a curved surface.
  • Such an inclined surface 24 is provided prior to the formation of the graphene layer 3. In the short gate length transistor 100a, the graphene layer 3 is simultaneously formed from the top surface 21 to the inclined surface 24.
  • the growth rate of graphene on the inclined surface 24 is faster than the growth rate of graphene on the top surface 21, which is the (0001) plane of silicon carbide, multiple layers of graphene (preferably about 10 to 20 layers) grow on the inclined surface 24 while a single layer of graphene is grown on the top surface 21. Therefore, the graphene layer 3 in the short gate length transistor 100a is formed from the top surface 21 to the slope 24, and has a structure in which the vicinity of the edge 31 is a single-layer graphene 32, while on the inner slope 24 it switches to a multi-layer graphene 33.
  • the distance from the ridge where the top surface 21 and the vertical surface 22 of the substrate 2 intersect to the slope 24 is preferably a sufficient distance (e.g., about several hundreds of nm) to prevent the formation of the multi-layer graphene from extending to the vicinity of the edge 31.
  • the short gate length transistor 100a is constructed by providing the graphene layer 3 as described above with a shielding layer 4, insulating layer 5, insulating film 6, two-dimensional semiconductor layer 7, electrode 8, and electrode 9 similar to those of the short gate length transistor 100. Note that due to the inclination of the underlying slope 24, a depression will form in the graphene layer 3 at the slope 24, but it is advisable to fill this depression with an insulating material or the like to make a flat surface before stacking the shielding layer 4, insulating film 6, two-dimensional semiconductor layer 7, etc.
  • the carrier density increases due to the multi-layering of the graphene layer 3, so that the resistance of the graphene layer 3 as a whole can be reduced.
  • a single layer of graphene faces the two-dimensional semiconductor layer 7 via the insulating film 6 and functions as a gate electrode, so that the gate length of the transistor 1 can be one atom (about 0.3 nm).
  • the graphene layer 3 is patterned into a desired shape as shown in FIG. 1 to form the antenna element 200 and the connection portion 210.
  • the antenna element 200 has a structure in which the graphene layer 3 is patterned into a shape for achieving desired antenna characteristics.
  • a metal film such as Au or a protective film such as an insulator may be provided by superimposing a part or all of the patterned graphene.
  • graphene Compared with metals such as copper (Cu) and ITO, graphene has high values of various properties such as electrical conductivity, carrier mobility, and thermal conductivity, so that it is possible to achieve antenna characteristics superior to those of Cu, and characteristic deterioration can be suppressed even if the size of the antenna is reduced.
  • the graphene layer 3 forming the antenna element 200 in the second region R2 and the graphene layer 3 forming the gate of the short gate length transistor 100 in the first region R1 are preferably formed as a continuous graphene film.
  • the gate of the short gate length transistor 100 and the antenna element 200 are preferably electrically connected to each other using the graphene layer 3 as wiring. In this way, the length of the wiring connecting the gate of the short gate length transistor 100 and the antenna element 200 can be made extremely short.
  • the connection part 210 is a wiring that connects the electrode 312 of the amplifier of the GaN device 310 described later and the antenna element 200.
  • the connection part 210 may not be provided with the GaN layer 300 described later, or the GaN layer 300 may be provided over a part or all of the connection part 210.
  • the connection part 210 may be formed by patterning the graphene layer 3, or may be formed with a metal film such as Au. Also, the connection part 210 may be partially formed with a metal film and other parts with graphene, or may have a part where a metal film is provided over the graphene. If the antenna element 200 and the connection part 210 are formed only with graphene, transparent wiring can be realized.
  • connection part 210 is formed as short as possible (for example, so that the transmission distance is preferably less than 100 ⁇ m, more preferably less than 30 ⁇ m, and even more preferably less than 10 ⁇ m) so that the signal transmitted between the GaN device 310 and the antenna element 200 is not deteriorated.
  • a gallium nitride layer 300 is laminated on the substrate 2.
  • the gallium nitride layer 300 is provided on top of the graphene layer 3 as shown in FIG. 4(a).
  • the graphene layer 3 functions as a buffer layer for relieving stress between the substrate 2 and the GaN layer 300.
  • the gallium nitride layer 300 may be provided directly on the substrate 2 without the graphene layer 3.
  • a gallium nitride device 310 which is an active element such as an amplifier, is formed using an element capable of high-speed operation such as a high electron mobility transistor (HEMT).
  • HEMT high electron mobility transistor
  • a metal film e.g., an Au film
  • a protective film, etc. may be provided on top of the graphene layer 3 or the gallium nitride layer 300 as necessary.
  • the gallium nitride device 310 may include other active elements in addition to the amplifier described above.
  • the gallium nitride device 310 may include an electrode 312 to which wiring from the outside (e.g., the antenna element 200 or the connection portion 210) is connected.
  • the electrode 312 may be provided on the surface of the gallium nitride layer 300 facing the substrate 2, or on the surface opposite to the surface facing the substrate 2.
  • the electrode 312 and an electrode pad 314 provided at one end of the connection part 210 may be connected directly or indirectly via a conductor, as shown in FIG. 4(c).
  • the electrode 312 When the electrode 312 is provided on the surface of the gallium nitride layer 300 opposite the surface facing the substrate 2, the electrode 312 and the connection part 210 may be connected by wire bonding 316, as shown in FIG. 4(a) or FIG. 4(b). Alternatively, the electrode 312 and the connection part 210 may be connected by adding a conductor layer 318 such as metal or graphene, as shown in FIG. 4(d).
  • a gallium nitride device 310 may be prepared separately, and the gallium nitride device 310 may be bonded to the third region R3 of the substrate 2 on which the graphene layer 3 is provided, thereby providing the gallium nitride layer 300.
  • the structure shown in FIG. 5(c) corresponds to the configuration of this modification.
  • the integrated circuit 1 achieves the desired functionality by arranging the first region R1, second region R2, and third region R3 described above, as well as other necessary circuit elements, in any combination on the substrate 2.
  • Figure 5 shows a first example of the procedure for manufacturing the integrated circuit 1.
  • a substrate 2 is prepared (FIG. 5(a)).
  • the top surface of the substrate 2 is made of single crystal silicon carbide.
  • the crystal structure of the silicon carbide on the top surface is preferably 4H-SiC, 6H-SiC, or 3C-SiC.
  • one of single crystal silicon, sapphire, polycrystalline silicon, alumina, silicon nitride, aluminum nitride, diamond, or polycrystalline silicon carbide is used as a base substrate, on which a film of silicon oxide, single crystal silicon, polycrystalline silicon, amorphous silicon, alumina, silicon nitride, silicon carbide, aluminum nitride, or diamond is provided as necessary, and the bonding surfaces of the base substrate and silicon carbide substrate are subjected to a surface treatment before bonding.
  • a hybrid substrate in which the single crystal layer of silicon carbide is thinned can be produced by an ion implantation peeling method in which hydrogen ions, helium ions, etc. are implanted into the silicon carbide substrate before thinning by grinding and polishing or peeling, and peeling is performed at the ion implantation interface by heat treatment after bonding.
  • the surface can be subjected to CVD with polycrystalline silicon carbide, and then the base substrate can be removed to obtain a hybrid substrate in which a single crystal layer of silicon carbide is produced on the insulator.
  • a slope 24 is formed at the location where the short gate length transistor 100a is to be formed.
  • the substrate 2 is heated to preferably 1,100° C. or higher to sublimate silicon atoms (Si) near the top surface 21 (and the inclined surface 24) of the substrate 2, thereby forming a graphene film of a desired thickness (for example, about 50 to 1,500 nm) to form the graphene layer 3 (FIG. 5B).
  • Si silicon atoms
  • FIG. 5B graphene layer 3
  • heating is performed for 5 to 30 minutes under an argon (Ar) atmosphere at a pressure of 10 5 Pa (1 bar) and a temperature of 1500 to 1600° C.
  • Ar argon
  • a nanocarbon film of any of fullerene, graphene, and carbon nanotubes is formed, and the preparation conditions are appropriately adjusted so that graphene is obtained.
  • the graphene layer 3 thus formed grows epitaxially so that the crystals are oriented in a predetermined direction with respect to the crystal plane of the silicon carbide single crystal on the top surface of the substrate 2, which serves as the base.
  • gallium nitride is epitaxially grown using the graphene layer 3 as a buffer layer (i.e., a nucleation layer (template layer) of gallium nitride epicrystal) to form a gallium nitride layer 300 (FIG. 5(c)).
  • Gallium nitride may be epitaxially grown, for example, by metalorganic chemical vapor deposition (MOCVD). Specifically, trimethylgallium (TMGa), trimethylaluminum (TMAl), and ammonia (NH 3 ) may be used as precursors of Ga, Al, and N, respectively, and H 2 and N 2 may be used as carrier gases.
  • MOCVD metalorganic chemical vapor deposition
  • the substrate 2 provided with the graphene layer 3 may be thermally cleaned in an H 2 atmosphere at 1100° C. for about 5 minutes.
  • An AlN buffer layer may be grown to a thickness of about 10 to 100 nm on the substrate surface after cleaning, and then an undoped gallium nitride layer 300 having a thickness of about 2 ⁇ m may be grown at 1050° C.
  • the AlN buffer layer may be grown such that a high-temperature AlN buffer layer grown at about 1080° C. is laminated on a low-temperature AlN buffer layer grown at about 780° C.
  • the graphene layer 3 is used as a nucleation layer (template layer) for the gallium nitride epitaxial crystal, but before the growth of the gallium nitride epitaxial crystal, the graphene layer 3 may be removed from the portion where the gallium nitride is to be grown (i.e., the portion where the active element portion is provided), and gallium nitride may be grown directly on the silicon carbide single crystal on the uppermost surface 21 of the substrate 2.
  • active elements such as HEMTs, passive elements such as resistors, capacitors, and inductors, wiring, electrodes, etc. are formed on the formed gallium nitride layer 300 to form a gallium nitride device 310 including an amplifier, etc. ( Figure 5 (d)).
  • the gallium nitride layer 300 is removed by etching from the portions other than the gallium nitride device 310, exposing the graphene layer 3 in the regions that will become the first region R1 and the second region R2 (FIG. 5(e)). Furthermore, the antenna element 200 and the connection portion 210 are patterned on the graphene layer 3 (FIG. 5(f)). Note that when patterning the graphene layer 3, the graphene layer 3 is left in the region that will become the first region R1.
  • This patterning may be performed, for example, by evaporating an Au film on the graphene layer 3, patterning the Au film using photolithography and etching techniques, removing the exposed graphene that is not covered with the Au film using UV-ozone treatment or the like, and then removing unnecessary portions of the Au film.
  • a short gate length transistor 100 or 100a is formed in the region that will become the first region R1 (FIG. 5(g)).
  • a shielding layer 4 of Al is formed in the region that will become the first region R1 where the graphene layer 3 is exposed.
  • an insulating layer 5 of a natural oxide film is formed on the shielding layer 4 so as to cover its surface (FIG. 6(a)).
  • the shielding layer 4 when a material that does not form a natural oxide film other than Al is used as the shielding layer 4, it is preferable to form insulating layers above and below the shielding layer 4 to ensure insulation between the shielding layer 4 and the graphene 3 or the electrode 8.
  • a part of the first region R1 of the substrate 2 is dug down to form a vertical surface 22 and a lower surface 23 on the substrate 2, and the shielding layer 4 is processed to match the vertical surface 22 (FIG. 6(b)).
  • the side surface of the shielding layer 4 is exposed, and the insulating layer 5 of the natural oxide film is formed again to cover the exposed surface.
  • the graphene layer 3 is not present on the vertical surface 22 and the lower surface 23 formed by microfabrication, but a single layer of the graphene layer 3 is left on the remaining top surface 21.
  • the insulating film 6 is deposited (FIG. 6C). In FIG. 6C, the insulating film 6 is formed so as to cover the upper surface of the insulating layer 5, the end surface 51, the edge 31, the vertical surface 22, and the lower surface 23. Note that the insulating film 6 may not be formed on other parts as long as it covers at least the vertical surface 22, the edge 31, and the end surface 51 of the substrate 2.
  • the two-dimensional semiconductor layer 7 is deposited so as to cover the top surface 21, the vertical surface 22, and the lower surface 23 (FIG. 6D).
  • the two-dimensional semiconductor layer 7 is formed so as to cover the graphene layer 3, the shielding layer 4, the insulating layer 5, and/or the insulating film 6 at locations where they are present.
  • an electrode 8 is formed so as to cover the graphene layer 3 in the two-dimensional semiconductor layer 7, and an electrode 9 is formed so as to cover the lower surface 23 in the two-dimensional semiconductor layer 7 (FIG. 6(e)).
  • the structure of the short gate length transistor 100 is thus completed.
  • the first region R1, the second region R2, and the third region R3 are interconnected (e.g., the connection between the electrode 312 of the gallium nitride device 310 and the connection portion 210) and electrode pads for connection to the outside (e.g., pads for connecting to the source electrode, drain electrode, and gate electrode of the short gate length transistor 100) are formed, thereby obtaining the integrated circuit 1 (FIG. 5(h)).
  • a monolithic integrated circuit 1 can be fabricated in which a short gate length transistor, an antenna element, and a gallium nitride device are provided on a substrate 2.
  • the order of the formation of the short gate length transistor, the antenna element, and the gallium nitride device may be reversed, or some or all of the steps may be performed simultaneously.
  • the integrated circuit 1 created as described above has the antenna element 200 and the short gate length transistor 100 arranged in close proximity and connected by a continuous graphene layer 3, so signal degradation can be suppressed even in signal frequency bands of 1 THz or more.
  • the short gate length transistor 100 and the gallium nitride device 310 can be formed on the same substrate, making it possible to cover a wide range of signal frequency bands from several tens of GHz to over 100 GHz, up to over 1 THz.
  • FIG. 7 is a diagram showing a second example of the procedure for fabricating an integrated circuit 1. This procedure differs from the first example in that the gallium nitride layer 300 is not epitaxially grown, but a gallium nitride device 310 is separately prepared, and the gallium nitride layer is provided by bonding the gallium nitride device 310 to a substrate 2 on which a graphene layer 3 is provided.
  • a substrate 2 is prepared (FIG. 7(a)) by a method similar to that described with reference to FIGS. 5(a) and 5(b) and, if necessary, a slope 24 is formed, followed by the formation of a graphene layer 3 (FIG. 7(b)).
  • the antenna element 200 and the connection portion 210 are patterned on the graphene layer 3 (FIG. 7(c)).
  • the electrode pad 314 connected to the electrode 312 of the integrated circuit is also patterned in a form extending from the connection portion 210.
  • the graphene layer 3 is left in the region that will become the first region R1.
  • a pattern of the graphene layer 3 (or the Au film provided thereon) required for bonding with the gallium nitride device 310 may be formed.
  • the graphene layer 3 may function as an adhesive layer for attaching the gallium nitride device 310 to the substrate 2.
  • these patternings may be performed in the following procedure: an Au film is vapor-deposited on the graphene layer 3, and then the Au film is patterned by photolithography and etching techniques, the exposed graphene not covered with the Au film is removed by UV-ozone treatment or the like, and the unnecessary parts of the Au film are further removed.
  • the antenna element 200 can be monolithically formed on the substrate 2.
  • the pattern used for bonding to the gallium nitride device 310 may be formed only of a metal thin film such as Au after removing the graphene layer 3.
  • the pattern used for bonding to the gallium nitride device 310 may be made of graphene, a metal thin film, or a laminate of these.
  • the pattern used for bonding to the gallium nitride device 310 may also function to ensure electrical connection between the elements in the gallium nitride device 310 and the outside, similar to the electrode pad 314 connected to the electrode 312.
  • a short gate length transistor 100 or 100a is formed in the first region R1 using a method similar to that described with reference to FIG. 7 (FIG. 7(d)).
  • a gallium nitride device 310 prepared separately is attached to an appropriate position in the third region R3 of the substrate 2 (FIG. 7(e)).
  • the gallium nitride device 310 is formed by forming active elements such as amplifiers on a gallium nitride substrate and cutting it to a predetermined size.
  • the surface of the gallium nitride device 310 (the surface that is attached to the substrate 2) is provided with electrodes 312 for transmitting and receiving signals.
  • the electrodes 312 of the gallium nitride device 310 and the electrode pads 314 on the substrate 2 are electrically connected.
  • the gallium nitride device 310 and the substrate 2 may be attached to each other after performing an activation process or a surface treatment on the surfaces of both of them.
  • the gallium nitride device 310 may also be attached to the substrate 2 by flip-chip bonding.
  • the gallium nitride device 310 attached to the substrate 2 becomes the gallium nitride layer 300 in the integrated circuit 1.
  • a monolithic integrated circuit 1 can be fabricated that includes a short gate length transistor, an antenna element, and a gallium nitride device on a substrate 2.
  • the integrated circuit 1 created as described above has the antenna element 200 and the short gate length transistor 100 arranged in close proximity and connected by a continuous graphene layer 3, so signal degradation can be suppressed even in signal frequency bands of 1 THz or more.
  • the short gate length transistor 100 and the gallium nitride device 310 can be formed on the same substrate, making it possible to cover a wide range of signal frequency bands from several tens of GHz to over 100 GHz, up to over 1 THz.
  • the gallium nitride device 310 can be prepared separately and then bonded to the substrate 2, allowing for high design freedom in the gallium nitride device. Furthermore, by preparing multiple types of gallium nitride devices 310 with different functions and performance to be bonded together, it is possible to create integrated circuits 1 with a wide variety of third region R3 variations while keeping the first region R1 and second region R2 common.

Landscapes

  • Thin Film Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

１ＴＨｚ以上の信号周波数帯域での使用に適した集積回路を提供する。　集積回路は、少なくとも最上面が炭化珪素の単結晶であり、最上面と交わり最上面より下方に延びる垂直面と、最上面と略平行であり垂直面と交わる下段面とを有する基板と、基板の最上面に接する単結晶のグラフェン層と、を備え、短ゲート長トランジスタとアンテナエレメントとが一体的に形成される。短ゲート長トランジスタは、グラフェン層が垂直面と交わる端部をゲート電極とし、少なくとも、垂直面、グラフェン層の端部を覆う絶縁膜と、最上面、垂直面、および下段面を覆う二次元半導体層であって、グラフェン層および／または絶縁膜をも覆うように重ねて形成される、二次元半導体層と、二次元半導体層の最上面を覆う箇所に設けられるソース電極と、二次元半導体層の下段面を覆う箇所に設けられるドレイン電極とを備える。アンテナエレメントは、グラフェン層をパターニングして形成される。

Description

集積回路及びその製造方法
　本発明は、炭化珪素基板上に形成されたグラフェンを配線や電極として用いた集積回路及びその製造方法に関する。
　次世代の移動通信システム（いわゆる６Ｇ、Ｂｅｙｏｎｄ５Ｇ）を実現するにあたり、１００ＧＨｚ以上といった高周波での送受信に適した、高性能のアンテナが求められている。このようなアンテナの候補として、従来アンテナエレメントにおける導体として用いられた銅、ＩＴＯ（Indium Tin Oxide）等と比較して優れた特性（高導電率、高キャリア移動度、高熱伝導率）を有するグラフェンをアンテナエレメントに用いたアンテナが提案されている（例えば特許文献１を参照）。
　特許文献１に記載されているマイクロ波帯アンテナは、銅箔上にＣＶＤ法により形成したグラフェン膜を基板に転写し、転写したグラフェン膜上に適宜Ａｕ膜を設けつつ、フォトリソグラフィ技術、エッチング技術、ＵＶ－オゾン処理等によりパターニングすることでアンテナエレメントを形成する。これにより、基板上に所望の形状のアンテナエレメントを作製することができる。
特開２０１９－７５６２６号公報
　ところで、移動通信システムに用いるアンテナは、アンテナエレメントで送受信する信号を増幅する増幅器とともに用いられる。数１０ＧＨｚから１００ＧＨｚ以上の信号周波数帯域では、増幅器とアンテナエレメントとの間の伝送距離は、（例えば１００μｍ未満となるように）極短くする必要がある。また、周波数帯域が１ＴＨｚを超えるさらに次の世代の移動通信システムを見据えると、窒化ガリウム（ＧａＮ）のアクティブデバイスとは異なる、１ＴＨｚ以上の信号周波数帯域での使用に適したアクティブデバイスが求められる。そして、数１０ＧＨｚから１００ＧＨｚ以上の信号周波数帯域から１ＴＨｚ以上の信号周波数帯域に遷移する際には、（例えば複数種類のアクティブデバイスを併用して）両方の帯域をカバーするデバイスが求められる。
　本発明は上記に鑑みなされたものであり、１ＴＨｚ以上の信号周波数帯域での使用に適した集積回路及びその製造方法を提供することを目的とする。
　本発明の実施形態に係る集積回路は、少なくとも最上面が炭化珪素（ＳｉＣ）の単結晶であり、最上面と交わり最上面より下方に延びる垂直面と、最上面と略平行であり垂直面と交わる下段面とを有する基板と、基板の最上面に接して設けられた単結晶のグラフェン層と、を備え、短ゲート長トランジスタとアンテナエレメントとが一体的に形成されたものである。短ゲート長トランジスタは、グラフェン層が垂直面と交わる端部をゲート電極とし、少なくとも、垂直面、グラフェン層の端部を覆うように形成される絶縁膜と、最上面、垂直面、および下段面を覆うように形成される二次元半導体層であって、グラフェン層および／または絶縁膜が存在する箇所についてはグラフェン層および／または絶縁膜をも覆うように重ねて形成される、二次元半導体層と、二次元半導体層における最上面を覆う箇所に設けられるソース電極と、二次元半導体層における下段面を覆う箇所に設けられるドレイン電極とを備える。アンテナエレメントは、グラフェン層をパターニングにして形成される。
　本発明では、グラフェン層において、短ゲート長トランジスタにおけるゲート電極を成す部分とアンテナエレメントを成す部分とは連続したグラフェンの膜として形成されるとよい。
　本発明では、集積回路は、基板上における、短ゲート長トランジスタおよびアンテナエレメントが設けられていない領域に、窒化ガリウム層をさらに備えるとよく、当該窒化ガリウム層にアクティブ素子が形成されるとよい。
　本発明の実施形態に係る集積回路の他の例は、少なくとも最上面が炭化珪素の単結晶であり、最上面と交わり最上面より下方に延びる垂直面と、最上面と略平行であり垂直面と交わる下段面とを有する基板と、基板の最上面に接して設けられた単結晶のグラフェン層と、基板上に設けられた窒化ガリウム層と、を備え、窒化ガリウム層に形成されたアクティブ素子部と、グラフェン層をゲートとして用いる短ゲート長トランジスタとが一体的に形成された集積回路である。当該集積回路において、短ゲート長トランジスタは、グラフェン層が垂直面と交わる端部をゲート電極とし、少なくとも、垂直面、グラフェン層の端部を覆うように形成される絶縁膜と、最上面、垂直面、および下段面を覆うように形成される二次元半導体層であって、グラフェン層および／または絶縁膜が存在する箇所についてはグラフェン層および／または絶縁膜をも覆うように重ねて形成される、二次元半導体層と、二次元半導体層における最上面を覆う箇所に設けられるソース電極と、二次元半導体層における下段面を覆う箇所に設けられるドレイン電極とを備える。
　本発明では、短ゲート長トランジスタは、ゲートを成すグラフェン層の上に、導体の遮蔽層をさらに備え、遮蔽層の表裏両面に絶縁層が設けられるとよい。また、グラフェン層は、少なくとも、端部が単原子層のグラフェンであるとよい。
　本発明では、基板は、最上面と垂直面とが接する縁から離れた位置に最上面と非平行である斜面を備えるとよく、グラフェン層は最上面から斜面に渡って形成されるとよい。そして、斜面の上におけるグラフェン層は多層のグラフェンであるとよい。
　本発明では、基板は、絶縁体のベース基板上に炭化珪素の単結晶層を作製したハイブリッド基板とするとよい。
　本発明の窒化ガリウム層を備える構成において、窒化ガリウム層は、グラフェン層の一部を覆うように設けられるとよい。このとき、窒化ガリウム層は、グラフェン層をバッファ層としてエピタキシャル成長された層であるとよい。また、窒化ガリウム層に形成されるアクティブ素子はＨＥＭＴ（High Electron Mobility Transistor）を用いた増幅器を含むとよい。
　本発明の実施形態に係る集積回路の製造方法は、短ゲート長トランジスタとアンテナエレメントとが一体的に形成された集積回路の製造方法である。当該製造方法は、少なくとも最上面が炭化珪素の単結晶である基板を用意するステップと、基板の最上面にグラフェン層を形成するステップと、短ゲート長トランジスタが形成される基板の第１領域において、微細加工により、一部にグラフェン層を残しつつ、他の部分についてグラフェン層および基板の上部を除去して、基板に、最上面と交わり最上面より下方に延びる垂直面と、最上面と略平行であり垂直面と交わる下段面垂直面および下段面とを形成するステップと、少なくとも、垂直面およびグラフェン層の端部を覆うように絶縁膜を堆積するステップと、最上面、垂直面、および下段面を覆うように、且つ、グラフェン層および／または絶縁膜が存在する箇所についてはグラフェン層および／または絶縁膜をも覆うように重ねて二次元半導体層を堆積するステップと、二次元半導体層におけるグラフェン層を覆う箇所に重ねてソース電極を形成し、二次元半導体層における下段面を覆う箇所に重ねてドレイン電極を形成するステップと、アンテナエレメントが形成される基板の第２領域において、グラフェン層をパターニングしてアンテナエレメントを形成するステップと、を含む。
　本発明では、グラフェン層をバッファ層として窒化ガリウム層をエピタキシャル成長するステップと、第１領域および第２領域において、窒化ガリウム層を除去してグラフェン層を露出させるステップと、残存する窒化ガリウム層に増幅器を含むアクティブ素子部を形成するステップと、をさらに備えるとよい。
　あるいは、本発明では、グラフェン層の一部を除去するステップと、グラフェン層が除去された領域に、窒化ガリウム層をエピタキシャル成長するステップと、窒化ガリウム層に増幅器を含むアクティブ素子部を形成するステップと、をさらに備えてもよく、この場合、第１領域および第２領域は、グラフェン層が残存する領域に設けられるとよい。
　本発明の実施形態に係る集積回路の製造方法の他の例は、少なくとも最上面が炭化珪素の単結晶である基板を用意するステップと、基板の最上面にグラフェン層を形成するステップと、グラフェン層をバッファ層として窒化ガリウム層をエピタキシャル成長するステップと、短ゲート長トランジスタが形成される基板の第１領域において、窒化ガリウム層を除去してグラフェン層を露出させるステップと、微細加工により、一部にグラフェン層を残しつつ、他の部分についてグラフェン層および基板の上部を除去して、基板に、最上面と交わり最上面より下方に延びる垂直面と、最上面と略平行であり垂直面と交わる下段面垂直面および下段面とを形成するステップと、少なくとも、垂直面およびグラフェン層の端部を覆うように絶縁膜を堆積するステップと、最上面、垂直面、および下段面を覆うように、且つ、グラフェン層および／または絶縁膜が存在する箇所についてはグラフェン層および／または絶縁膜をも覆うように重ねて二次元半導体層を堆積するステップと、二次元半導体層におけるグラフェン層を覆う箇所に重ねてソース電極を形成し、二次元半導体層における下段面を覆う箇所に重ねてドレイン電極を形成するステップと、残存する窒化ガリウム層に増幅器を含むアクティブ素子部を形成するステップと、を含む。
　本発明の実施形態に係る集積回路の製造方法のさらに他の例は、少なくとも最上面が炭化珪素の単結晶である基板を用意するステップと、基板の最上面にグラフェン層を形成するステップと、グラフェン層の一部を除去するステップと、グラフェン層が除去された領域に、窒化ガリウム層をエピタキシャル成長するステップと、窒化ガリウム層に増幅器を含むアクティブ素子部を形成するステップと、グラフェン層が残存する領域において、微細加工により、一部にグラフェン層を残しつつ、他の部分についてグラフェン層および基板の上部を除去して、基板に、最上面と交わり最上面より下方に延びる垂直面と、最上面と略平行であり垂直面と交わる下段面垂直面および下段面とを形成するステップと、少なくとも、垂直面およびグラフェン層の端部を覆うように絶縁膜を堆積するステップと、最上面、垂直面、および下段面を覆うように、且つ、グラフェン層および／または絶縁膜が存在する箇所についてはグラフェン層および／または絶縁膜をも覆うように重ねて二次元半導体層を堆積するステップと、二次元半導体層におけるグラフェン層を覆う箇所に重ねてソース電極を形成し、二次元半導体層における下段面を覆う箇所に重ねてドレイン電極を形成するステップと、を含む。
　上記何れかの例による製造方法において、増幅器を含むアクティブ素子部が形成された窒化ガリウムデバイスを、基板上のグラフェン層に貼り合わせて窒化ガリウム層を設けるステップを含むとよい。
　本発明では、アンテナエレメントを形成するステップにおいて、アンテナエレメントとともに、電極パッドおよびアンテナエレメントと電極パッドとを接続する接続部を形成するとよく、窒化ガリウム層を設けるステップにおいて、窒化ガリウムデバイスに設けられた電極と、電極パッドとが電気的に接続されるように、窒化ガリウムデバイスを基板上のグラフェン層に貼り合わせるとよい。
　本発明では、グラフェン層を形成するステップにおいて、基板の最上面の炭化珪素の単結晶における珪素原子を昇華させることによりグラフェン層をエピタキシャル成長させるとよい。
　本発明では、基板は、絶縁体のベース基板上に炭化珪素の単結晶層を作製したハイブリッド基板とするとよい。
　本発明の集積回路およびその製造方法によれば、１ＴＨｚ以上の信号周波数帯域での使用に適した集積回路を実現することができる。
集積回路１の構造を示す模式図である。 第１領域Ｒ１に形成される短ゲート長トランジスタの基本構造を示す断面図である。 短ゲート長トランジスタの変形例の構造を示す断面図である。 第３領域Ｒ３にＧａＮ層を形成した構造を示す模式図である。 集積回路１を作製する手順の第１の例を示す図である。 短ゲート長トランジスタを作成する手順を示す図である。 集積回路１を作製する手順の第２の例を示す図である。
　以下、本発明の実施形態について説明する。背景技術の説明に用いた図も含め、各図面における共通の構成要素については同じ符号を付す。
　図１は、本発明の実施形態に係る集積回路１の構造を示す模式図である。図１に示すように、集積回路１は、基板２に第１領域Ｒ１、第２領域Ｒ２、第３領域Ｒ３が設けられた構造となっている。第１領域Ｒ１は、短ゲート長トランジスタ１００が形成される領域である。第２領域Ｒ２は、アンテナエレメント２００が形成される領域である。第３領域Ｒ３は、窒化ガリウムデバイス３１０が形成される領域である。したがって、集積回路１は、短ゲート長トランジスタ１００、アンテナエレメント２００、およびＧａＮデバイス３１０が、１つの基板上に形成されたものである。基板２上の短ゲート長トランジスタ１００、アンテナエレメント２００、およびＧａＮデバイス３１０は、求められる機能を実現すべく必要に応じて相互に接続される。
　基板２は、少なくとも最上面２１が単結晶の炭化珪素となっている。最上面２１は、基板２における最上部の平坦面である。基板２の最上面以外の部分は炭化珪素とは異なる絶縁体であってもよい。つまり、基板２は、炭化珪素の単結晶基板であってもよいし、絶縁体に炭化珪素の単結晶層を作製したハイブリッド基板であってもよい。基板２における炭化珪素の単結晶層の表面は（０００１）面とするとよい。基板２は、グラフェン層３を成すグラフェンをエピタキシャル成長させるための下地となる。グラフェン層３は、基板２の最上面２１に接して形成された単原子層または数原子層のグラフェンの薄膜である。グラフェン層３を成すグラフェンは、基板２として好適な炭化珪素の（０００１）面に単層の薄膜を形成することが可能である。
　以下、基板２上の第１領域Ｒ１、第２領域Ｒ２、および第３領域Ｒ３について、それぞれその構成例および変形例を説明する。
　図２は、第１領域Ｒ１に形成される短ゲート長トランジスタ１００の基本構造を示す断面図である。図２に示すように短ゲート長トランジスタ１００は、基板２上に、グラフェン層３、遮蔽層４、絶縁層５、絶縁膜６、二次元半導体層７、電極８、および電極９を備えた構成となっている。当該短ゲート長トランジスタ１００の基本構造において、基板２には、最上面２１から掘り下げる形で、垂直面２２および下段面２３が形成される。垂直面２２は、最上面２１と交わり、最上面２１より下方に延びる平面である。図２の例では、垂直面２２と最上面２１とは直交する。下段面２３は、最上面２１と略平行な平面として形成され、垂直面２２とは交わる。図２の例では、下段面２３と垂直面２２とは直交し、最上面２１と下段面２３とは平行となっている。垂直面２２は、最上面２１および下段面２３と交わる平面として形成される。
　第１領域Ｒ１に形成される短ゲート長トランジスタ１００においてグラフェン層３の厚みは、数ｎｍ程度以下とされる。また、グラフェン層３の一端から他端までの幅（図２における水平方向）は、１００ｎｍ～１μｍ程度とするとよい。グラフェン層３は、基板２における最上面２１と垂直面２２が交わる稜線付近まで、最上面２１を覆うように設けられる。グラフェン層３における、最上面２１と垂直面２２が交わる稜線近傍に重なる端部（エッジ）３１は、短ゲート長トランジスタ１００におけるゲートとして機能する。また、グラフェン層３における上記のエッジ３１以外の部分は、後述するゲートへの配線として機能する。
　第１領域Ｒ１に形成される短ゲート長トランジスタ１００において、遮蔽層４は、グラフェン層３の上に設けられた金属等の導体の層であり、電極８とグラフェン層３との間を遮蔽する。遮蔽層４は、電気的には所定の接地電位（例えば０Ｖ）に接続される。遮蔽層４の少なくとも表裏両面には、遮蔽層４がグラフェン層３や電極８と短絡することを防ぐべく、絶縁層５が設けられる。遮蔽層４としては、アルミニウム（Ａｌ）やニッケル（Ｎｉ）を用いることが好ましい。遮蔽層４としてＡｌを用いる場合、Ａｌの表面に形成される自然酸化膜を、そのまま絶縁層５として用いることができ、製造プロセスを簡素化することができる。遮蔽層４としてＮｉを用いる場合には、グラフェン層３や電極８との短絡を防ぐべく、別途絶縁層５を形成する必要がある。なお、電極８とグラフェン層３との間を遮蔽する必要が無い場合（例えば、電極８とグラフェン層３との間の信号干渉が問題にならない場合等）には、遮蔽層４および絶縁層５が設けられなくてもよい。絶縁層５の端面５１は、垂直面２２と略一致する平面とするとよい。
　絶縁膜６は、短ゲート長トランジスタ１００のゲート絶縁膜として機能する絶縁体の薄膜である。絶縁膜６としては、酸化ハフニウム、炭化珪素、酸化ジルコニウム、酸化エルビウム、酸化アルミニウム等の高誘電率の絶縁膜や、炭化珪素の薄膜等を用いることができる。１ＴＨｚを超えるような高周波用途においては、炭化珪素の薄膜が好適である。図２に示す例では、絶縁膜６は、絶縁層５の上面から端面５１、エッジ３１、垂直面２２を経て下段面２３までを覆うように形成されている。なお、絶縁膜６は、基板２の少なくとも垂直面２２、エッジ３１、および端面５１を覆っていれば、他の部分については形成されなくてもよい場合がある。例えば、絶縁層５と遮蔽層４を備える構成では、絶縁層５上には絶縁膜６を設けなくてもよい。一方、絶縁層５と遮蔽層４を備えない構成の場合には、グラフェン層３と電極８との短絡を防ぐべく、グラフェン層３と電極８の間にも絶縁膜６を設ける必要がある。また、基板２が十分な絶縁性を有する場合、下段面２３上に絶縁膜６を設けなくてもよい。
　二次元半導体層７は、短ゲート長トランジスタ１００のキャリア輸送層として機能する半導体の層である。二次元半導体層７は、最上面２１、垂直面２２、および下段面２３を覆うように形成される。グラフェン層３、遮蔽層４、絶縁層５、および／または絶縁膜６がある箇所については二次元半導体層７はこれらをも覆うように重ねて形成される。二次元半導体層７には、単原子層もしくは数原子層の、グラフェン、遷移金属ダイカルコゲナイド（例えば、二硫化モリブデン（ＭｏＳ２）、二硫化タングステン（ＷＳ２）、二セレン化タングステン（ＷＳｅ２）等）、酸化インジウム（Ｉｎ２Ｏ３）、リン化ホウ素、砒化ホウ素等を用いることができる。１ＴＨｚを超えるような高周波用途においては、二次元半導体層７としてグラフェンが好適である。３００ＧＨｚ～１ＴＨｚ程度の高周波用途においては、二次元半導体層７としてＭｏＳ２、ＷＳ２等の遷移金属ダイカルコゲナイドが好適である。ロジック回路等の比較的低周波の用途においては、二次元半導体層７としてＩｎ２Ｏ３や遷移金属ダイカルコゲナイドが好適である。
　電極８と電極９は、Ａｕ、Ａｌ、Ｉｎ、Ｂｉ、Ｎｉ、Ｐｄ、Ｔｉ、Ｐｔ等の金属や、ＩＴＯ、ＦＴＯ等の透明導電性酸化物製の電極である。電極８は、二次元半導体層７のグラフェン層３を覆う箇所に重ねて設けられ、短ゲート長トランジスタ１００のソース電極として機能する。電極９は、二次元半導体層７の下段面２３を覆う箇所に重ねて設けられ、短ゲート長トランジスタ１００のドレイン電極として機能する。
　上述のような基本構造を有する短ゲート長トランジスタ１００では、グラフェン層３の形成面と、垂直面２２を覆う二次元半導体層７の形成面とが直交する形となり、グラフェン層３のエッジ３１が絶縁膜６を介して二次元半導体層７と対向するので、グラフェン層３の厚みがトランジスタ１のゲート長を定義する。グラフェン層３をグラフェンの単原子層とすれば、短ゲート長トランジスタ１００のゲート長を０．３ｎｍまで短くすることができる。グラフェン層３をグラフェンの多層膜とした場合であっても、グラフェン層３の厚みに対応する数ｎｍ以下のゲート長を実現することができる。
　第１領域Ｒ１に形成される短ゲート長トランジスタは、単原子層のゲート長を実現しつつゲート抵抗を抑制すべく、図３に示す構造としてもよい。図３は、変形例に係る短ゲート長トランジスタ１００ａの構造を示す断面図である。短ゲート長トランジスタ１００ａは、上記の短ゲート長トランジスタ１００と同様、基板２の第１領域Ｒ１において、グラフェン層３、遮蔽層４、絶縁層５、絶縁膜６、二次元半導体層７、電極８、および電極９を備える。基板２の第１領域Ｒ１は、最上面２１、垂直面２２、下段面２３に加え、斜面２４を有する。基板２において、少なくとも最上面２１および斜面２４は炭化珪素の単結晶とされる。斜面２４は、最上面２１の垂直面２２と接する縁と反対の端部において最上面２１と隣接して設けられる最上面２１とは非平行の（傾斜した）面である。斜面２４の傾斜角は任意であるが、例えば４５°、２２°等とするとよい。また、斜面２４の傾斜角は一定である必要はなく、例えば湾曲した面として形成されてもよい。このような斜面２４は、グラフェン層３の形成に先立って設けられる。そして、短ゲート長トランジスタ１００ａにおいて、グラフェン層３は最上面２１から斜面２４に渡って、同時に形成される。斜面２４上でのグラフェンの成長速度は、炭化珪素の（０００１）面である最上面２１上でのグラフェンの成長速度よりも早いため、最上面２１上に単層のグラフェンを成長させる間に、斜面２４上には多層（好ましくは１０～２０層程度）のグラフェンが成長する。したがって、短ゲート長トランジスタ１００ａにおけるグラフェン層３は、最上面２１から斜面２４に渡って形成され、エッジ３１の近傍を単層グラフェン３２としつつ内側にある斜面２４上では多層グラフェン３３に切り替わる構造となる。基板２における最上面２１と垂直面２２が交わる稜線から、斜面２４までの距離（すなわち、最上面２１の長さ）は、多層グラフェンの形成がエッジ３１の近傍まで及ぶことを避けるのに十分な距離（例えば数１００ｎｍ程度）とするとよい。
　上記のようなグラフェン層３に、短ゲート長トランジスタ１００と同様の遮蔽層４、絶縁層５、絶縁膜６、二次元半導体層７、電極８、および電極９を設けることで短ゲート長トランジスタ１００ａが構成される。なお、下地となる斜面２４の傾斜によりグラフェン層３には斜面２４の部分に窪みできることになるが、遮蔽層４、絶縁膜６、二次元半導体層７等を積み重ねる前にこの窪みを絶縁材料等で埋めて平坦な面となるようにするとよい。
　以上のように構成される短ゲート長トランジスタ１００ａでは、第１実施形態のトランジスタ１と同様の効果に加え、グラフェン層３の多層化によりキャリア密度が増加するため、グラフェン層３全体として低抵抗化することができる。一方、グラフェン層３のエッジ３１では、単層のグラフェンが絶縁膜６を介して二次元半導体層７と対向してゲート電極として機能するため、トランジスタ１のゲート長は原子一個分（０．３ｎｍ程度）とすることができる。
　第２領域Ｒ２において、グラフェン層３は、図１に示すように所望の形状にパターニングされることでアンテナエレメント２００および接続部２１０を構成する。アンテナエレメント２００は、グラフェン層３が所望のアンテナ特性を実現するための形状にパターニングされた構造を有する。パターニングされたグラフェンの一部または全部に重畳してＡｕ等の金属膜や、絶縁体等の保護膜が設けられもよい。グラフェンは銅（Ｃｕ）をはじめとする金属やＩＴＯと比べて、導電率、キャリア移動度、熱伝導率等の諸特性が高い値を有するため、Ｃｕを凌ぐアンテナ特性を実現することができ、アンテナのサイズを縮小しても特性劣化を抑制することができる。第２領域Ｒ２においてアンテナエレメント２００を成すグラフェン層３と、第１領域Ｒ１において短ゲート長トランジスタ１００のゲートを成すグラフェン層３とは、連続したグラフェンの膜として形成されるとよい。すなわち、短ゲート長トランジスタ１００のゲートとアンテナエレメント２００とは、グラフェン層３を配線として電気的に接続するとよい。このようにすれば、短ゲート長トランジスタ１００のゲートとアンテナエレメント２００とをつなぐ配線長を極めて短くすることができる。
　接続部２１０は、後述するＧａＮデバイス３１０の増幅器の電極３１２とアンテナエレメント２００とを接続する配線である。接続部２１０には、後述するＧａＮ層３００が設けられないようにしてもよいし、その一部または全部にＧａＮ層３００が重ねて設けられていてもよい。接続部２１０は、グラフェン層３をパターニングすることにより形成されてもよいし、Ａｕ等の金属膜により形成されてもよい。また、接続部２１０は、一部が金属膜により形成され、他の部分がグラフェンにより形成されてもよく、グラフェンに金属膜が重畳して設けられている部分があってもよい。なお、アンテナエレメント２００や接続部２１０をグラフェンのみで形成すると、透明配線を実現することができる。接続部２１０は、ＧａＮデバイス３１０とアンテナエレメント２００との間で伝送される信号が劣化しないよう、極力短く（例えば、好ましくは１００μｍ未満、より好ましくは３０μｍ未満、さらに好ましくは１０μｍ未満の伝送距離となるように）形成されることが好ましい。
　第３領域Ｒ３では、基板２の上に窒化ガリウム層３００が積層される。一例として、窒化ガリウム層３００は、図４（ａ）に示したようにグラフェン層３に重ねて設けられる。この構造では、グラフェン層３は、基板２とＧａＮ層３００の間で、応力を緩和するためのバッファ層として機能する。他の例としては、図４（ｂ）に示したように、窒化ガリウム層３００は、グラフェン層３を介さずに基板２の上に直接設けられてもよい。窒化ガリウム層３００には、増幅器等のアクティブ素子である窒化ガリウムデバイス３１０が、ＨＥＭＴ（High Electron Mobility Transistor）等の高速動作が可能な素子を用いて形成される。なお、図４には示されていないが、必要に応じてグラフェン層３や窒化ガリウム層３００に重ねて電極や配線パターンを形成するための金属膜（例えばＡｕ膜）や、保護膜等が設けられてもよい。
　窒化ガリウムデバイス３１０は、上述の増幅器に加えそれ以外のアクティブ素子を備えてもよい。窒化ガリウムデバイス３１０は外部（例えばアンテナエレメント２００や接続部２１０）からの配線が接続される電極３１２を備えてもよい。電極３１２は、窒化ガリウム層３００の基板２と対向する面に設けられてもよいし、基板２と対向する面とは反対の面に設けられてもよい。
　電極３１２が、窒化ガリウム層３００の基板２と対向する面に設けられる場合には、図４（ｃ）に示すように、電極３１２と接続部２１０の一端に設けられる電極パッド３１４とが直接または導体を挟んで間接的に接続されるようにするとよい。また、電極３１２が窒化ガリウム層３００の基板２と対向する面とは反対の面に設けられる場合には、図４（ａ）や図４（ｂ）に示すように、ワイヤボンディング３１６により電極３１２と接続部２１０とを接続してもよい。あるいは、図４（ｄ）に示すように、金属、グラフェン等の導体層３１８を付加して電極３１２と接続部２１０とを接続してもよい。
　第３領域の変形例として、基板２上に窒化ガリウム層３００をエピタキシャル成長せずに、別途窒化ガリウムデバイス３１０を用意し、グラフェン層３が設けられた基板２の第３領域Ｒ３に窒化ガリウムデバイス３１０を貼り合わせることにより窒化ガリウム層３００を設けてもよい。図５（ｃ）に示された構造はこの変形例の構成に対応する。
　集積回路１は、基板２上に上述した第１領域Ｒ１、第２領域Ｒ２、および第３領域Ｒ３、並びにその他の必要な回路要素を任意に組み合わせて配置することで、所望の機能を実現する。
　続いて、集積回路１の製造方法について説明する。図５は、集積回路１を作製する手順の第１の例を示す図である。
　図５に示すように、はじめに基板２を用意する（図５の（ａ））。基板２は、上述の通り、少なくとも最上面が単結晶の炭化珪素となっている。この最上面の炭化珪素の結晶構造は、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ、３Ｃ－ＳｉＣのいずれかであることが好ましい。
　基板２として炭化珪素の単結晶基板ではなく、絶縁体に炭化珪素の単結晶層を作製したハイブリッド基板を用いる場合には、単結晶シリコン、サファイヤ、多結晶シリコン、アルミナ、窒化珪素、窒化アルミニウム、ダイヤモンド、多結晶炭化珪素の何れかをベース基板として、その上に必要に応じて酸化シリコン、単結晶シリコン、多結晶シリコン、アモルファスシリコン、アルミナ、窒化珪素、炭化珪素、窒化アルミニウム、またはダイヤモンドの膜を設け、ベース基板及び炭化珪素基板の貼り合わせ面に表面化処理を施して貼り合わせをする。その後、研削研磨による薄化や剥離前の炭化珪素基板に水素イオンやヘリウムイオン等を注入し、貼り合せ後に熱処理によりイオン注入界面で剥離を行うイオン注入剥離法等により炭化珪素の単結晶層を薄化したハイブリッド基板を作製すればよい。また、上記ハイブリッド基板を作製後に表面を多結晶炭化珪素でＣＶＤしたのちに上記ベース基板を除去して絶縁体に炭化珪素の単結晶層を作製したハイブリッド基板を得るとよい。
　図示は省略するが、第１領域Ｒ１に、短ゲート長トランジスタ１００ａを形成する場合には、当該短ゲート長トランジスタ１００ａを形成する箇所に斜面２４を形成しておく。
　続いて、基板２を好ましくは１，１００℃以上に加熱することにより基板２の最上面２１（および斜面２４）近傍の珪素原子（Ｓｉ）を昇華させて、所望の厚さ（例えば５０～１，５００ｎｍ程度）のグラフェン膜を形成し、グラフェン層３とする（図５の（ｂ））。グラフェンの典型的な成長条件の一例としては、アルゴン（Ａｒ）雰囲気下で気圧１０５Ｐａ（１ｂａｒ）、１５００～１６００℃の温度で、５～３０分間加熱するとよい。Ｓｉを昇華した際には、フラーレン、グラフェン、カーボンナノチューブの何れかのナノカーボン膜が形成されるが、作成条件を適宜調整してグラフェンが得られるようにする。このようにして形成されるグラフェン層３は、下地となる基板２の最上面の炭化珪素単結晶の結晶面に対して所定の向きに結晶が配向するように、いわゆるエピタキシャル成長する。
　続いて、グラフェン層３をバッファ層（すなわち、窒化ガリウムエピ結晶の核形成層（テンプレート層））として、窒化ガリウムをエピタキシャル成長させ、窒化ガリウム層３００を形成する（図５の（ｃ））。窒化ガリウムは、例えば有機金属気相成長法（ＭＯＣＶＤ法）によりエピタキシャル成長させるとよい。具体的には、Ｇａ、Ａｌ、Ｎの前駆体として、それぞれトリメチルガリウム（ＴＭＧａ）、トリメチルアルミニウム（ＴＭＡｌ）、アンモニア（ＮＨ３）を用い、キャリアガスにはＨ２とＮ２を用いるとよい。成膜に先立ち、グラフェン層３を設けた基板２をＨ２雰囲気中、１１００℃で５分間程度の熱洗浄を行うとよい。洗浄後の基板表面に、ＡｌＮバッファ層を数１０～数１００ｎｍ程度成長させ、その後、１０５０℃で厚さ２μｍ程度のアンドープの窒化ガリウム層３００を成長させるとよい。ＡｌＮバッファ層は、７８０℃程度で成長させた低温のＡｌＮバッファ層の上に１０８０℃程度で成長させた高温のＡｌＮバッファ層が積層されるように成長させるとよい。なお、上記の例ではグラフェン層３を窒化ガリウムエピ結晶の核形成層（テンプレート層）としたが、窒化ガリウムエピ結晶の成長前に、窒化ガリウムを成長させる部位（つまり、アクティブ素子部が設けられる部分）についてグラフェン層３を除去して、基板２の最上面２１の炭化珪素単結晶に窒化ガリウムを直接成長するようにしてもよい。
　そして、形成した窒化ガリウム層３００に、ＨＥＭＴ等のアクティブ素子、抵抗、キャパシタ、インダクタ等のパッシブ素子、配線、電極等を形成して、増幅器等を含む窒化ガリウムデバイス３１０を形成する（図５の（ｄ））。
　続いて、エッチングにより窒化ガリウムデバイス３１０以外の部分から窒化ガリウム層３００を除去し、第１領域Ｒ１および第２領域Ｒ２となる領域のグラフェン層３を露出させる（図５の（ｅ））。さらに、グラフェン層３にアンテナエレメント２００と接続部２１０をパターニングする（図５の（ｆ））。なお、グラフェン層３をパターニングする際、第１領域Ｒ１となる領域についてはグラフェン層３を残すようにする。このパターニングは、例えば、グラフェン層３にＡｕ膜を蒸着した上で、Ａｕ膜に対しフォトリソグラフィ技術およびエッチング技術によりパターニングを行い、Ａｕ膜で覆われていない露出したグラフェンをＵＶ－オゾン処理等により除去し、さらにＡｕ膜の不要部分を除去する、という手順で行うとよい。
　続いて、第１領域Ｒ１となる領域に、短ゲート長トランジスタ１００または１００ａを形成する（図５の（ｇ））。短ゲート長トランジスタ１００を形成する詳細な手順は、図６に示される。すなわち、グラフェン層３が露出した第１領域Ｒ１となる領域にＡｌの遮蔽層４を形成する。遮蔽層４の形成過程で遮蔽層４にはその表面を覆うように自然酸化膜の絶縁層５が形成される（図６の（ａ））。なお、遮蔽層４としてＡｌ以外の自然酸化膜が形成されない素材を用いる場合には、遮蔽層４とグラフェン３や電極８との絶縁性を確保すべく、遮蔽層４の上下に絶縁層を形成するとよい。続いて、塩素系ガスやフッ素系ガスを用いた反応性イオンエッチングもしくは中性粒子ビームエッチングにより微細加工を施すことにより、基板２の第１領域Ｒ１の一部を掘り下げることで基板２に垂直面２２と下段面２３を形成するとともに、垂直面２２に合わせて遮蔽層４を加工する（図６の（ｂ））。微細加工の過程で遮蔽層４の側面が露出するが、露出した表面を覆うように改めて自然酸化膜の絶縁層５が形成される。微細加工により形成された垂直面２２や下段面２３にはグラフェン層３は無いが、残された最上面２１の上には単層のグラフェン層３が残される。続いて、絶縁膜６を堆積する（図６の（ｃ））。図６の（ｃ）では、絶縁膜６は、絶縁層５の上面から端面５１、エッジ３１、垂直面２２を経て下段面２３までを覆うように形成されている。なお、絶縁膜６は、基板２の少なくとも垂直面２２、エッジ３１、および端面５１を覆っていれば、他の部分については形成されなくてもよい場合がある。続いて、最上面２１、垂直面２２、および下段面２３を覆うように二次元半導体層７を堆積させる（図６の（ｄ））。このとき、グラフェン層３、遮蔽層４、絶縁層５、および／または絶縁膜６がある箇所については二次元半導体層７はこれらをも覆うように重ねて形成される。そして、二次元半導体層７におけるグラフェン層３を覆う箇所に重ねて電極８を形成し、二次元半導体層７における下段面２３を覆う箇所に重ねて電極９を形成する（図６の（ｅ））。以上により短ゲート長トランジスタ１００の構造が完成する。
　図５に戻り、最後に第１領域Ｒ１、第２領域Ｒ２、および第３領域Ｒ３の相互の接続（例えば窒化ガリウムデバイス３１０の電極３１２と接続部２１０との間の接続等）や、外部との接続のための電極パッド（例えば、短ゲート長トランジスタ１００のソース電極、ドレイン電極、ゲート電極に接続するためのパッド）の形成を行うことで、集積回路１が得られる（図５の（ｈ））。
　以上のような手順により、基板２上に短ゲート長トランジスタ、アンテナエレメント、および窒化ガリウムデバイスが設けられたモノリシックの集積回路１を作製することができる。なお、短ゲート長トランジスタ、アンテナエレメント、および窒化ガリウムデバイスの形成は、順番を入れ替えて行ってもよいし、工程の一部または全部を同時に行ってもよい。
　上記のようにして作成された集積回路１は、アンテナエレメント２００と短ゲート長トランジスタ１００が近接して設けられ、連続したグラフェン層３にて接続されるため、１ＴＨｚ以上の信号周波数帯域においても、信号の劣化を抑制することができる。
　また、上記の手順で作製された集積回路１では、短ゲート長トランジスタ１００に加え窒化ガリウムデバイス３１０も同一基板に形成できるため、数１０ＧＨｚから１００ＧＨｚ以上の信号周波数帯域から１ＴＨｚ以上の信号周波数帯域を広くカバーすることが可能である。
　図７は、集積回路１を作製する手順の第２の例を示す図である。この手順では、窒化ガリウム層３００をエピタキシャル成長せずに、別途窒化ガリウムデバイス３１０を用意し、グラフェン層３が設けられた基板２に窒化ガリウムデバイス３１０を貼り合わせることにより窒化ガリウム層を設ける点で前記の第１の例と異なる。
　集積回路を作製する手順の第２の例では、まず、図５の（ａ）および（ｂ）を参照して説明したのと同様の手法により、基板２を用意し（図７の（ａ））、必要な場合は斜面２４を形成し、グラフェン層３を形成する（図７の（ｂ））。
　続いて、グラフェン層３にアンテナエレメント２００と接続部２１０をパターニングする（図７の（ｃ））。また、後段において窒化ガリウムデバイス３１０を貼り合わせる際に、集積回路の電極３１２と接続される電極パッド３１４も接続部２１０から延伸する形でパターニングする。なお、グラフェン層３をパターニングする際、第１領域Ｒ１となる領域についてはグラフェン層３を残すようにする。その他、窒化ガリウムデバイス３１０との接合に必要なグラフェン層３（またはその上に設けられるＡｕ膜）のパターンを形成してもよい。つまり、グラフェン層３は、窒化ガリウムデバイス３１０を基板２に貼りつけるための接着層として機能してもよい。これらのパターニングは、例えば、グラフェン層３にＡｕ膜を蒸着した上で、Ａｕ膜に対しフォトリソグラフィ技術およびエッチング技術によりパターニングを行い、Ａｕ膜で覆われていない露出したグラフェンをＵＶ－オゾン処理等により除去し、さらにＡｕ膜の不要部分を除去する、という手順で行うとよい。このようにして、基板２上にアンテナエレメント２００をモノリシックに形成することができる。なお、窒化ガリウムデバイス３１０との接合に用いられるパターンは、グラフェン層３を除去してＡｕ等の金属薄膜のみにより形成してもよい。窒化ガリウムデバイス３１０との接合に用いるパターンは、グラフェンによるもの、金属薄膜によるもの、あるいはこれらを積層したものであってよい。窒化ガリウムデバイス３１０との接合に用いられるパターンは、電極３１２と接続される電極パッド３１４と同様に、窒化ガリウムデバイス３１０内の素子と外部との電気的接続を確保する機能を兼ねてもよい。
　続いて、図７を参照して説明したのと同様の手法により、第１領域Ｒ１に短ゲート長トランジスタ１００または１００ａを形成する（図７の（ｄ））。
　続いて、別途用意した窒化ガリウムデバイス３１０を、基板２の第３領域Ｒ３における適切な位置に貼り合わせる（図７（ｅ））。窒化ガリウムデバイス３１０は、窒化ガリウムの基板上に増幅器等のアクティブ素子を形成して所定の寸法に切り出したものである。窒化ガリウムデバイス３１０の表面（基板２に張り合わされる面）は、信号の授受を行うための電極３１２が設けられる。窒化ガリウムデバイス３１０と基板２とを貼り合わせる際、窒化ガリウムデバイス３１０の電極３１２と基板２上の電極パッド３１４とが電気的に接続される。窒化ガリウムデバイス３１０と基板２との貼り合わせは、両者の表面に対し、活性化処理や表面処理を行った上で実施するとよい。また、窒化ガリウムデバイス３１０をフリップチップボンディングによって基板２に貼り合わせることもできる。基板２に貼り合わされた窒化ガリウムデバイス３１０は、集積回路１における窒化ガリウム層３００となる。
　以上のような手順により、基板２上に短ゲート長トランジスタ、アンテナエレメント、および窒化ガリウムデバイスが設けられたモノリシックの集積回路１を作製することができる。
　上記のようにして作成された集積回路１は、アンテナエレメント２００と短ゲート長トランジスタ１００が近接して設けられ、連続したグラフェン層３にて接続されるため、１ＴＨｚ以上の信号周波数帯域においても、信号の劣化を抑制することができる。
　また、上記の手順で作製された集積回路１では、短ゲート長トランジスタ１００に加え窒化ガリウムデバイス３１０も同一基板に形成できるため、数１０ＧＨｚから１００ＧＨｚ以上の信号周波数帯域から１ＴＨｚ以上の信号周波数帯域を広くカバーすることが可能である。
　また、上記の手順で作製された集積回路１では、窒化ガリウムデバイス３１０を別途用意してから基板２に貼り合わせることができるため、窒化ガリウムデバイスの設計自由度が高い。また、貼り合わせる窒化ガリウムデバイス３１０を、機能や性能が異なる複数種類準備すれば、第１領域Ｒ１や第２領域Ｒ２を共通としつつ、第３領域Ｒ３については様々なバリエーションの集積回路１を作ることができる。
　なお、本発明は上記の実施形態や実施例に限定されるものではない。また、本発明の特許請求の範囲に記載された技術的思想と実質的に同一の構成を有し、同様な作用効果を奏するものは、いかなる変更がされたものであっても本発明の技術的範囲に包含される。
１　集積回路
２　基板
２１　最上面
２２　垂直面
２３　下段面
２４　斜面
３　グラフェン層
３１　エッジ
４　遮蔽層
５　絶縁層
５１　端面
６　絶縁膜
７　二次元半導体層
８，９　電極
１００，１００ａ　短ゲート長トランジスタ
２００　アンテナエレメント
３００　窒化ガリウム層
３１０　窒化ガリウムデバイス
３１８　導体層
Ｒ１　第１領域
Ｒ２　第２領域
Ｒ３　第３領域

Claims (20)

  1. 　少なくとも最上面が炭化珪素の単結晶であり、前記最上面と交わり前記最上面より下方に延びる垂直面と、前記最上面と略平行であり前記垂直面と交わる下段面とを有する基板と、
    　前記基板の最上面に接して設けられた単結晶のグラフェン層と、
    　を備え、
    　短ゲート長トランジスタとアンテナエレメントとが一体的に形成された集積回路であって、
    　前記短ゲート長トランジスタは、
    　　前記グラフェン層が前記垂直面と交わる端部をゲート電極とし、
    　　少なくとも、前記垂直面、前記グラフェン層の前記端部を覆うように形成される絶縁膜と、
    　　前記最上面、前記垂直面、および前記下段面を覆うように形成される二次元半導体層であって、前記グラフェン層および／または前記絶縁膜が存在する箇所については前記グラフェン層および／または前記絶縁膜をも覆うように重ねて形成される、二次元半導体層と、
    　　前記二次元半導体層における前記最上面を覆う箇所に設けられるソース電極と、
    　　前記二次元半導体層における前記下段面を覆う箇所に設けられるドレイン電極とを備え、
    　前記アンテナエレメントは、前記グラフェン層をパターニングにして形成される、
    　集積回路。
  2. 　前記グラフェン層において、前記短ゲート長トランジスタにおけるゲート電極を成す部分と前記アンテナエレメントを成す部分とは連続したグラフェンの膜として形成されることを特徴とする請求項１に記載の集積回路。
  3. 　前記基板上における、前記短ゲート長トランジスタおよび前記アンテナエレメントが設けられていない領域に、窒化ガリウム層をさらに備え、
    　前記窒化ガリウム層にアクティブ素子が形成されたことを特徴とする請求項１に記載の集積回路。
  4. 　少なくとも最上面が炭化珪素の単結晶であり、前記最上面と交わり前記最上面より下方に延びる垂直面と、前記最上面と略平行であり前記垂直面と交わる下段面とを有する基板と、
    　前記基板の最上面に接して設けられた単結晶のグラフェン層と、
    　前記基板上に設けられた窒化ガリウム層と、
    　を備え、
    　前記窒化ガリウム層に形成されたアクティブ素子部と、前記グラフェン層をゲートとして用いる短ゲート長トランジスタとが一体的に形成された集積回路であって、
    　前記短ゲート長トランジスタは、
    　　前記グラフェン層が前記垂直面と交わる端部をゲート電極とし、
    　　少なくとも、前記垂直面、前記グラフェン層の前記端部を覆うように形成される絶縁膜と、
    　　前記最上面、前記垂直面、および前記下段面を覆うように形成される二次元半導体層であって、前記グラフェン層および／または前記絶縁膜が存在する箇所については前記グラフェン層および／または前記絶縁膜をも覆うように重ねて形成される、二次元半導体層と、
    　　前記二次元半導体層における前記最上面を覆う箇所に設けられるソース電極と、
    　　前記二次元半導体層における前記下段面を覆う箇所に設けられるドレイン電極とを備える、集積回路。
  5. 　前記短ゲート長トランジスタは、
    　ゲートを成す前記グラフェン層の上に、導体の遮蔽層をさらに備え、
    　前記遮蔽層の表裏両面に絶縁層が設けられる
    ことを特徴とする請求項１から４の何れか１項に記載の集積回路。
  6. 　前記グラフェン層は、少なくとも、前記端部が単原子層のグラフェンであることを特徴とする請求項１から４の何れか１項に記載の集積回路。
  7. 　前記基板は、前記最上面と前記垂直面とが接する縁から離れた位置に前記最上面と非平行である斜面を備え、
    　前記グラフェン層は前記最上面から前記斜面に渡って形成され、
    　前記斜面の上における前記グラフェン層は多層のグラフェンである
    　ことを特徴とする請求項６に記載の集積回路。
  8. 　前記基板は、絶縁体のベース基板上に炭化珪素の単結晶層を作製したハイブリッド基板であることを特徴とする、請求項１から４の何れか１項に記載の集積回路。
  9. 　前記窒化ガリウム層は、前記グラフェン層の一部を覆うように設けられることを特徴とする請求項３または４に記載の集積回路。
  10. 　前記窒化ガリウム層は、前記グラフェン層をバッファ層としてエピタキシャル成長された層であることを特徴とする請求項９に記載の集積回路。
  11. 　前記窒化ガリウム層に形成されるアクティブ素子はＨＥＭＴ（High Electron Mobility Transistor）を用いた増幅器を含むことを特徴とする請求項３または４に記載の集積回路。
  12. 　短ゲート長トランジスタとアンテナエレメントとが一体的に形成された集積回路の製造方法であって、
    　少なくとも最上面が炭化珪素の単結晶である基板を用意するステップと、
    　前記基板の最上面にグラフェン層を形成するステップと、
    　前記短ゲート長トランジスタが形成される前記基板の第１領域において、
    　　微細加工により、一部に前記グラフェン層を残しつつ、他の部分について前記グラフェン層および前記基板の上部を除去して、前記基板に、前記最上面と交わり前記最上面より下方に延びる垂直面と、前記最上面と略平行であり前記垂直面と交わる下段面垂直面および下段面とを形成するステップと、
    　　少なくとも、前記垂直面および前記グラフェン層の端部を覆うように絶縁膜を堆積するステップと、
    　　前記最上面、前記垂直面、および前記下段面を覆うように、且つ、前記グラフェン層および／または前記絶縁膜が存在する箇所については前記グラフェン層および／または前記絶縁膜をも覆うように重ねて二次元半導体層を堆積するステップと、
    　　前記二次元半導体層における前記グラフェン層を覆う箇所に重ねてソース電極を形成し、前記二次元半導体層における前記下段面を覆う箇所に重ねてドレイン電極を形成するステップと、
    　前記アンテナエレメントが形成される前記基板の第２領域において、前記グラフェン層をパターニングしてアンテナエレメントを形成するステップと、
    　を含む、集積回路の製造方法。
  13. 前記グラフェン層をバッファ層として窒化ガリウム層をエピタキシャル成長するステップと、
    　前記第１領域および前記第２領域において、前記窒化ガリウム層を除去して前記グラフェン層を露出させるステップと、
    　残存する前記窒化ガリウム層に増幅器を含むアクティブ素子部を形成するステップと、
    　をさらに備えることを特徴とする請求項１２に記載の集積回路の製造方法。
  14. 　前記グラフェン層の一部を除去するステップと、
    　前記グラフェン層が除去された領域に、窒化ガリウム層をエピタキシャル成長するステップと、
    　前記窒化ガリウム層に増幅器を含むアクティブ素子部を形成するステップと、
    　をさらに備え、
    　前記第１領域および前記第２領域は、前記グラフェン層が残存する領域に設けられることを特徴とする請求項１２に記載の集積回路の製造方法。
  15. 　短ゲート長トランジスタと窒化ガリウム層に形成されるアクティブ素子とが一体的に形成された集積回路の製造方法であって、
    　少なくとも最上面が炭化珪素の単結晶である基板を用意するステップと、
    　前記基板の最上面にグラフェン層を形成するステップと、
    　前記グラフェン層をバッファ層として窒化ガリウム層をエピタキシャル成長するステップと、
    　前記短ゲート長トランジスタが形成される前記基板の第１領域において、
    　　前記窒化ガリウム層を除去して前記グラフェン層を露出させるステップと、
    　　微細加工により、一部に前記グラフェン層を残しつつ、他の部分について前記グラフェン層および前記基板の上部を除去して、前記基板に、前記最上面と交わり前記最上面より下方に延びる垂直面と、前記最上面と略平行であり前記垂直面と交わる下段面垂直面および下段面とを形成するステップと、
    　　少なくとも、前記垂直面および前記グラフェン層の端部を覆うように絶縁膜を堆積するステップと、
    　　前記最上面、前記垂直面、および前記下段面を覆うように、且つ、前記グラフェン層および／または前記絶縁膜が存在する箇所については前記グラフェン層および／または前記絶縁膜をも覆うように重ねて二次元半導体層を堆積するステップと、
    　　前記二次元半導体層における前記グラフェン層を覆う箇所に重ねてソース電極を形成し、前記二次元半導体層における前記下段面を覆う箇所に重ねてドレイン電極を形成するステップと、
    　残存する前記窒化ガリウム層に増幅器を含むアクティブ素子部を形成するステップと、
    と、
    　を含む、集積回路の製造方法。
  16. 　短ゲート長トランジスタと窒化ガリウム層に形成されるアクティブ素子とが一体的に形成された集積回路の製造方法であって、
    　少なくとも最上面が炭化珪素の単結晶である基板を用意するステップと、
    　前記基板の最上面にグラフェン層を形成するステップと、
    　前記グラフェン層の一部を除去するステップと、
    　前記グラフェン層が除去された領域に、窒化ガリウム層をエピタキシャル成長するステップと、
    　前記窒化ガリウム層に増幅器を含むアクティブ素子部を形成するステップと、
    　前記グラフェン層が残存する領域において、
    　　微細加工により、一部に前記グラフェン層を残しつつ、他の部分について前記グラフェン層および前記基板の上部を除去して、前記基板に、前記最上面と交わり前記最上面より下方に延びる垂直面と、前記最上面と略平行であり前記垂直面と交わる下段面垂直面および下段面とを形成するステップと、
    　　少なくとも、前記垂直面および前記グラフェン層の端部を覆うように絶縁膜を堆積するステップと、
    　　前記最上面、前記垂直面、および前記下段面を覆うように、且つ、前記グラフェン層および／または前記絶縁膜が存在する箇所については前記グラフェン層および／または前記絶縁膜をも覆うように重ねて二次元半導体層を堆積するステップと、
    　　前記二次元半導体層における前記グラフェン層を覆う箇所に重ねてソース電極を形成し、前記二次元半導体層における前記下段面を覆う箇所に重ねてドレイン電極を形成するステップと、
    　を含む、集積回路の製造方法。
  17. 　増幅器を含むアクティブ素子部が形成された窒化ガリウムデバイスを、前記基板上の前記グラフェン層に貼り合わせて窒化ガリウム層を設けるステップと、
    　を含む、請求項１２に記載の集積回路の製造方法。
  18. 　前記アンテナエレメントを形成するステップにおいて、前記アンテナエレメントとともに、電極パッドおよび前記アンテナエレメントと前記電極パッドとを接続する接続部を形成し、
    　前記窒化ガリウム層を設けるステップにおいて、前記窒化ガリウムデバイスに設けられた電極と、前記電極パッドとが電気的に接続されるように、前記窒化ガリウムデバイスを前記基板上の前記グラフェン層に貼り合わせることを特徴とする請求項１７に記載の集積回路の製造方法。
  19. 　前記グラフェン層を形成するステップにおいて、前記基板の最上面の炭化珪素の単結晶における珪素原子を昇華させることによりグラフェン層をエピタキシャル成長させることを特徴とする請求項１２から１８の何れか１項に記載の集積回路の製造方法。
  20. 　前記基板は、絶縁体のベース基板上に炭化珪素の単結晶層を作製したハイブリッド基板であることを特徴とする、請求項１２から１８の何れか１項に記載の集積回路の製造方法。

     
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