WO2024257211A1 - 積層セラミックコンデンサ - Google Patents

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聡巳 大國
真由実 山田
智昭 平井
武志 菅田
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Murata Manufacturing Co Ltd
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Definitions

  • the present invention relates to a multilayer ceramic capacitor.
  • Multilayer ceramic capacitors are known in the art. Generally, multilayer ceramic capacitors have a laminate in which dielectric layers and internal electrode layers are alternately stacked (see Patent Document 1). There is a demand for such multilayer ceramic capacitors to be further miniaturized, have higher capacitance, and have improved reliability. For this reason, ferroelectric materials with high dielectric constants are sometimes used as materials for the dielectric layers. There have also been attempts to make the dielectric layers thinner, make the internal electrode layers thinner, and increase the number of stacked layers for these layers.
  • Such dielectric layers have piezoelectricity and electrostriction. Therefore, when a voltage is applied to a multilayer ceramic capacitor having such a dielectric layer, a strain corresponding to the magnitude of the applied voltage is generated in the laminate due to the electrostrictive effect, and stress is generated inside the multilayer ceramic capacitor.
  • the objective of the present invention is to provide a multilayer ceramic capacitor that can ensure capacitance density, maintain connectivity between the internal electrode layers and the external electrodes, and reduce stress concentration caused by the electrostrictive effect when voltage is applied.
  • the multilayer ceramic capacitor according to the present invention is a multilayer ceramic capacitor comprising a laminate including a plurality of laminated dielectric layers and a plurality of laminated internal electrode layers, the laminate including a first main surface and a second main surface facing each other in the lamination direction, a first side surface and a second side surface facing each other in a width direction perpendicular to the lamination direction, and a first end surface and a second end surface facing each other in a length direction perpendicular to the lamination direction and the width direction, a first external electrode arranged on the first end surface side, and a second external electrode arranged on the second end surface side, the plurality of internal electrode layers including a first internal electrode layer and a second internal electrode layer, the first internal electrode layer having a first extension portion having one end thereof drawn out to the first end surface and connected to the first external electrode, and a first opposing portion connected to the first extension portion and facing the second internal electrode layer arranged adjacent to the first internal electrode layer in the lamination direction, and the second internal electrode layer having
  • the first lead portion having a first external electrode side region adjacent to the connection portion with the first opposing portion, a first opposing portion side region adjacent to the connection portion with the first opposing portion, and a first intermediate region between the first external electrode side region and the first opposing portion side region
  • the second lead portion has a first external electrode side region adjacent to the connection portion with the second external electrode
  • the first and second intermediate regions have a first external electrode side region, a second opposing portion side region near the connection with the second opposing portion, and a second intermediate region between the second external electrode side region and the second opposing portion side region, and the coverage of the first intermediate region and the second intermediate region is lower than the coverage of the first external electrode side region and the second external electrode side region, and the coverage of the first intermediate region and the second intermediate region is lower than the coverage of the first opposing portion and the second opposing portion.
  • the present invention provides a multilayer ceramic capacitor that can ensure capacitance density, maintain connectivity between the internal electrode layers and the external electrodes, and reduce stress concentration caused by the electrostrictive effect when voltage is applied.
  • FIG. 1 is an external perspective view of a multilayer ceramic capacitor in accordance with a first embodiment; This is a cross-sectional view of FIG. 1 taken along line II-II.
  • FIG. 3 is a cross-sectional view taken along line III-III of FIG. 2.
  • FIG. 3 is a cross-sectional view of FIG. 2 along the line IVA-IVA.
  • 4 is a cross-sectional view taken along line IVB-IVB of FIG. 2.
  • FIG. 3 is an enlarged cross-sectional view showing a schematic view of a portion indicated by R1 in FIG. 2 .
  • FIG. 3 is an enlarged cross-sectional view showing a schematic view of a portion indicated by R2 in FIG. 2 .
  • FIG. 3 is an enlarged cross-sectional view showing a schematic view of a portion indicated by R1 in FIG. 2 in the multilayer ceramic capacitor in accordance with a second embodiment.
  • 4 is an enlarged cross-sectional view showing a schematic view of a portion indicated by R2 in FIG. 2 in the multilayer ceramic capacitor in accordance with a second embodiment.
  • Fig. 1 is an external perspective view of the multilayer ceramic capacitor 1 according to the embodiment.
  • Fig. 2 is a cross-sectional view taken along II-II in Fig. 1.
  • Fig. 3 is a cross-sectional view taken along III-III in Fig. 2.
  • Fig. 4A is a cross-sectional view taken along IVA-IVA in Fig. 2.
  • Fig. 4B is a cross-sectional view taken along IVB-IVB in Fig. 2.
  • the multilayer ceramic capacitor 1 has a substantially rectangular parallelepiped shape.
  • the multilayer ceramic capacitor 1 includes a laminate 10 having a substantially rectangular parallelepiped shape, and a pair of external electrodes 40 arranged at a distance from each other on both ends of the laminate 10.
  • arrow T indicates the stacking direction of the multilayer ceramic capacitor 1 and the laminate 10. This stacking direction T is also the thickness direction and height direction of the multilayer ceramic capacitor 1 and the laminate 10.
  • arrow L indicates the length direction of the multilayer ceramic capacitor 1 and the laminate 10, which is perpendicular to the stacking direction T.
  • arrow W indicates the width direction of the multilayer ceramic capacitor 1 and the laminate 10, which is perpendicular to the stacking direction T and the length direction L.
  • a pair of external electrodes 40 are respectively disposed at one end and the other end of the length direction L of the laminate 10.
  • FIGS. 1 to 4B show an XYZ orthogonal coordinate system.
  • the length direction L of the multilayer ceramic capacitor 1 and the laminate 10 corresponds to the X direction.
  • the width direction W of the multilayer ceramic capacitor 1 and the laminate 10 corresponds to the Y direction.
  • the stacking direction T of the multilayer ceramic capacitor 1 and the laminate 10 corresponds to the Z direction.
  • the cross section shown in FIG. 2 is also called the LT cross section.
  • the cross section shown in FIG. 3 is also called the WT cross section.
  • the cross sections shown in FIG. 4A and FIG. 4B are also called the LW cross section.
  • the laminate 10 includes a first main surface TS1 and a second main surface TS2 that face the stacking direction T, a first end surface LS1 and a second end surface LS2 that face the length direction L that is perpendicular to the stacking direction T, and a first side surface WS1 and a second side surface WS2 that face the width direction W that is perpendicular to the stacking direction T and the length direction L.
  • the laminate 10 has a generally rectangular parallelepiped shape.
  • the dimension of the laminate 10 in the length direction L is not necessarily longer than the dimension in the width direction W. It is preferable that the corners and ridges of the laminate 10 are rounded. A corner is a portion where three faces of the laminate intersect, and a ridge is a portion where two faces of the laminate intersect. Incidentally, unevenness may be formed on part or all of the surfaces constituting the laminate 10.
  • the dimensions of the laminate 10 are not particularly limited, but if the dimension of the laminate 10 in the length direction L is the L dimension, it is preferable that the L dimension is 0.2 mm or more and 6 mm or less. If the dimension of the laminate 10 in the stacking direction T is the T dimension, it is preferable that the T dimension is 0.05 mm or more and 5 mm or less. If the dimension of the laminate 10 in the width direction W is the W dimension, it is preferable that the W dimension is 0.1 mm or more and 5 mm or less.
  • the laminate 10 has an inner layer portion 11, and a first main surface side outer layer portion 12 and a second main surface side outer layer portion 13 arranged to sandwich the inner layer portion 11 in the stacking direction T.
  • the inner layer portion 11 includes a plurality of dielectric layers 20 and a plurality of internal electrode layers 30 that are alternately stacked in the stacking direction T.
  • the inner layer portion 11 includes the internal electrode layer 30 located closest to the first principal surface TS1 to the internal electrode layer 30 located closest to the second principal surface TS2 in the stacking direction T.
  • the multiple internal electrode layers 30 are arranged opposite each other with the dielectric layer 20 interposed therebetween.
  • the inner layer portion 11 is a portion that generates electrostatic capacitance and essentially functions as a capacitor.
  • the multiple dielectric layers 20 are made of a dielectric material.
  • the dielectric material may be, for example, a dielectric ceramic containing components such as BaTiO3 , CaTiO3 , SrTiO3 , or CaZrO3 .
  • the dielectric material may also be a material in which a subcomponent such as a Mn compound, an Fe compound, a Cr compound, a Co compound, or a Ni compound is added to the main components. It is particularly preferable that the dielectric material is a material containing BaTiO3 as the main component.
  • the thickness of the dielectric layer 20 is preferably 0.2 ⁇ m or more and 10 ⁇ m or less.
  • the number of dielectric layers 20 to be stacked is preferably 15 or more and 1200 or less.
  • the number of dielectric layers 20 is the total number of the dielectric layers 20 in the inner layer portion 11 and the number of dielectric layers 20 in each of the first main surface side outer layer portion 12 and the second main surface side outer layer portion 13.
  • the multiple internal electrode layers 30 include multiple first internal electrode layers 31 and multiple second internal electrode layers 32.
  • the first internal electrode layers 31 and the second internal electrode layers 32 are alternately arranged in the stacking direction T with the dielectric layer 20 sandwiched therebetween.
  • the first internal electrode layer 31 is extended to the first end face LS1.
  • the second internal electrode layer 32 is extended to the second end face LS2.
  • the first internal electrode layer 31 and the second internal electrode layer 32 may be collectively referred to as the internal electrode layer 30.
  • the first internal electrode layer 31 has a first opposing portion 31A and a first extension portion 31B.
  • the first opposing portion 31A is a region that faces the second internal electrode layer 32 with the dielectric layer 20 sandwiched therebetween, and is located inside the laminate 10.
  • the first extension portion 31B is a portion that is extended from the first opposing portion 31A to the first end face LS1, and is exposed at the first end face LS1.
  • the second internal electrode layer 32 has a second opposing portion 32A and a second extension portion 32B.
  • the second opposing portion 32A is a region that faces the first internal electrode layer 31 with the dielectric layer 20 sandwiched therebetween, and is located inside the laminate 10.
  • the second extension portion 32B is a portion that is extended from the second opposing portion 32A to the second end face LS2, and is exposed at the second end face LS2.
  • the first opposing portion 31A and the second opposing portion 32A face each other via the dielectric layer 20, forming a capacitance and exhibiting the characteristics of a capacitor.
  • the shapes of the first opposing portion 31A and the second opposing portion 32A are not particularly limited, but are preferably rectangular. However, the corners of the rectangular shape may be rounded or the corners of the rectangular shape may be formed at an angle.
  • the shapes of the first pull-out portion 31B and the second pull-out portion 32B are not particularly limited, but are preferably rectangular. However, the corners of the rectangular shape may be rounded or the corners of the rectangular shape may be formed at an angle.
  • the dimension in the width direction W of the first opposing portion 31A and the dimension in the width direction W of the first pull-out portion 31B may be the same, or one of the dimensions may be smaller.
  • the dimension in the width direction W of the second opposing portion 32A and the dimension in the width direction W of the second pull-out portion 32B may be the same, or one of the dimensions may be smaller.
  • the first internal electrode layer 31 and the second internal electrode layer 32 are made of an appropriate conductive material, such as a metal such as Ni, Cu, Ag, Pd, or Au, or an alloy containing at least one of these metals. When an alloy is used, the first internal electrode layer 31 and the second internal electrode layer 32 may be made of, for example, an Ag-Pd alloy.
  • each of the first internal electrode layer 31 and the second internal electrode layer 32 is preferably, for example, 0.2 ⁇ m or more and 2.0 ⁇ m or less4.
  • the total number of the first internal electrode layers 31 and the second internal electrode layers 32 is preferably 15 or more and 1000 or less.
  • the first main surface side outer layer portion 12 is located on the first main surface TS1 side of the laminate 10.
  • the first main surface side outer layer portion 12 is a collection of multiple dielectric layers 20 located between the first main surface TS1 and the internal electrode layer 30 closest to the first main surface TS1.
  • the second main surface side outer layer portion 13 is located on the second main surface TS2 side of the laminate 10.
  • the second main surface side outer layer portion 13 is a collection of multiple dielectric layers 20 located between the second main surface TS2 and the internal electrode layer 30 closest to the second main surface TS2.
  • the dielectric layers 20 used in the first main surface side outer layer portion 12 and the second main surface side outer layer portion 13 may be the same as the dielectric layers 20 used in the internal layer portion 11.
  • the laminate 10 has an opposing electrode portion 11E.
  • the opposing electrode portion 11E is a portion where the first opposing portion 31A of the first internal electrode layer 31 and the second opposing portion 32A of the second internal electrode layer 32 face each other.
  • the opposing electrode portion 11E is configured as a part of the inner layer portion 11.
  • Figures 4A and 4B show the range of the width direction W and length direction L of the opposing electrode portion 11E.
  • the opposing electrode portion 11E is also called the effective portion of the capacitor.
  • the laminate 10 has a side surface outer layer portion.
  • the side surface outer layer portion has a first side surface outer layer portion WG1 and a second side surface outer layer portion WG2.
  • the first side surface outer layer portion WG1 is a portion including the dielectric layer 20 located between the opposing electrode portion 11E and the first side surface WS1.
  • the second side surface outer layer portion WG2 is a portion including the dielectric layer 20 located between the opposing electrode portion 11E and the second side surface WS2.
  • Figures 3, 4A, and 4B show the range of the width direction W of the first side surface outer layer portion WG1 and the second side surface outer layer portion WG2.
  • the side surface outer layer portion is also called a W gap or a side gap.
  • the laminate 10 has an end surface side outer layer portion.
  • the end surface side outer layer portion has a first end surface side outer layer portion LG1 and a second end surface side outer layer portion LG2.
  • the first end surface side outer layer portion LG1 is a portion that includes the dielectric layer 20 and the first lead portion 31B, located between the counter electrode portion 11E and the first end surface LS1.
  • the first end surface side outer layer portion LG1 is an assembly of the portions of the multiple dielectric layers 20 on the first end surface LS1 side and the multiple first lead portions 31B.
  • the second end surface side outer layer portion LG2 is a portion that includes the dielectric layer 20 and the second lead portion 32B, located between the counter electrode portion 11E and the second end surface LS2.
  • the second end surface side outer layer portion LG2 is an assembly of the portions of the multiple dielectric layers 20 on the second end surface LS2 side and the multiple second lead portions 32B. 2, 4A, and 4B show the range of the length direction L of the first end surface side outer layer portion LG1 and the second end surface side outer layer portion LG2.
  • the end surface side outer layer portion is also called the L gap or end gap.
  • the external electrode 40 has a first external electrode 40A arranged on the first end face LS1 side of the laminate 10, and a second external electrode 40B arranged on the second end face LS2 side of the laminate 10.
  • the first external electrode 40A and the second external electrode 40B have the same basic configuration. Furthermore, the first external electrode 40A and the second external electrode 40B have shapes that are roughly plane-symmetrical with respect to a WT cross section at the center of the longitudinal direction L of the multilayer ceramic capacitor 1. Therefore, in the following, when it is not necessary to distinguish between the first external electrode 40A and the second external electrode 40B, the first external electrode 40A and the second external electrode 40B may be collectively referred to as the external electrodes 40.
  • the first external electrode 40A is disposed on the first end face LS1.
  • the first external electrode 40A is in contact with the first lead portions 31B of the first internal electrode layers 31 exposed on the first end face LS1. This allows the first external electrode 40A to be electrically connected to the first internal electrode layers 31.
  • the first external electrode 40A may also be disposed on a portion of the first main surface TS1 and a portion of the second main surface TS2, as well as a portion of the first side surface WS1 and a portion of the second side surface WS2.
  • the first external electrode 40A is formed to extend from the first end face LS1 to a portion of the first main surface TS1 and a portion of the second main surface TS2, as well as a portion of the first side surface WS1 and a portion of the second side surface WS2.
  • the second external electrode 40B is disposed on the second end face LS2.
  • the second external electrode 40B is in contact with the second lead portions 32B of the second internal electrode layers 32 exposed on the second end face LS2. This allows the second external electrode 40B to be electrically connected to the second internal electrode layers 32.
  • the second external electrode 40B may also be disposed on a portion of the first main surface TS1 and a portion of the second main surface TS2, as well as a portion of the first side surface WS1 and a portion of the second side surface WS2.
  • the second external electrode 40B is formed to extend from the second end face LS2 to a portion of the first main surface TS1 and a portion of the second main surface TS2, as well as a portion of the first side surface WS1 and a portion of the second side surface WS2.
  • the first opposing portion 31A of the first internal electrode layer 31 and the second opposing portion 32A of the second internal electrode layer 32 face each other via the dielectric layer 20, forming a capacitance. Therefore, the characteristics of a capacitor are manifested between the first external electrode 40A to which the first internal electrode layer 31 is connected and the second external electrode 40B to which the second internal electrode layer 32 is connected.
  • the first external electrode 40A has a first base electrode layer 50A and a first plating layer 60A disposed on the first base electrode layer 50A.
  • the second external electrode 40B has a second base electrode layer 50B and a second plating layer 60B disposed on the second base electrode layer 50B.
  • the first base electrode layer 50A is disposed on the first end face LS1.
  • the first base electrode layer 50A is connected to the first lead portions 31B of each of the first internal electrode layers 31 exposed at the first end face LS1.
  • the first base electrode layer 50A is formed to extend from the first end face LS1 to a portion of the first main surface TS1 and a portion of the second main surface TS2, as well as a portion of the first side surface WS1 and a portion of the second side surface WS2.
  • the second base electrode layer 50B is disposed on the second end face LS2.
  • the second base electrode layer 50B is in contact with the second lead portions 32B of each of the multiple second internal electrode layers 32 exposed at the second end face LS2.
  • the second base electrode layer 50B is formed to extend from the second end face LS2 to a portion of the first main surface TS1 and a portion of the second main surface TS2, as well as a portion of the first side surface WS1 and a portion of the second side surface WS2.
  • the first base electrode layer 50A and the second base electrode layer 50B of this embodiment are baked layers.
  • the baked layer preferably contains a metal component and either a glass component or a ceramic component, or both.
  • the metal component includes at least one selected from, for example, Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the glass component includes at least one selected from, for example, B, Si, Ba, Mg, Al, Li, etc.
  • the ceramic component may be the same type of ceramic material as the dielectric layer 20, or a different type of ceramic material.
  • the ceramic component includes at least one selected from, for example, BaTiO 3 , CaTiO 3 , (Ba, Ca)TiO 3 , SrTiO 3 , CaZrO 3, etc.
  • the baked layer is formed by, for example, applying a conductive paste containing glass and metal to the laminate 10 and baking it.
  • the baked layer can be formed by simultaneously baking the laminate chip before firing, which is the material of the laminate 10 having a plurality of internal electrodes and dielectric layers, and the conductive paste applied to the laminate chip.
  • the baked layer may be formed by baking the laminate 10 after the laminate chip is fired to obtain the laminate 10 and then applying the conductive paste to the laminate 10 and baking it.
  • it is preferable to form the baked layer by adding a ceramic material instead of the glass component and baking it. In that case, it is particularly preferable to use the same type of ceramic material as the dielectric layer 20 as the ceramic material to be added.
  • the baked layer may be multiple layers.
  • the thickness of the first base electrode layer 50A located on the first end surface LS1 in the length direction L is preferably, for example, about 3 ⁇ m or more and 200 ⁇ m or less at the center of the stacking direction T and width direction W of the first base electrode layer 50A.
  • the thickness of the second base electrode layer 50B located on the second end surface LS2 in the length direction L is preferably, for example, about 3 ⁇ m or more and 200 ⁇ m or less at the center of the stacking direction T and width direction W of the second base electrode layer 50B.
  • the thickness of the first base electrode layer 50A provided on this portion is preferably, for example, about 3 ⁇ m or more and 40 ⁇ m or less at the center of the length direction L and width direction W of the first base electrode layer 50A provided on this portion.
  • the thickness of the first base electrode layer 50A provided on this portion in the width direction W is preferably, for example, about 3 ⁇ m or more and 40 ⁇ m or less at the center of the length direction L and stacking direction T of the first base electrode layer 50A provided on this portion.
  • the thickness of the second base electrode layer 50B provided on this portion is preferably, for example, about 3 ⁇ m or more and 40 ⁇ m or less at the center in the length direction L and width direction W of the second base electrode layer 50B provided on this portion.
  • the thickness of the second base electrode layer 50B provided on this portion in the width direction W is preferably, for example, about 3 ⁇ m or more and 40 ⁇ m or less at the center of the length direction L and stacking direction T of the second base electrode layer 50B provided on this portion.
  • the first and second base electrode layers 50A and 50B are not limited to baked layers.
  • the first and second base electrode layers 50A and 50B include at least one selected from a baked layer, a conductive resin layer, a thin film layer, and the like.
  • the first and second base electrode layers 50A and 50B may be thin film layers.
  • the thin film layers are formed by a thin film formation method such as a sputtering method or a vapor deposition method.
  • the thin film layer is a layer of 10 ⁇ m or less on which metal particles are deposited.
  • the first plating layer 60A is arranged to cover the first base electrode layer 50A.
  • the second plating layer 60B is arranged to cover the second base electrode layer 50B.
  • the first plating layer 60A and the second plating layer 60B may contain, for example, at least one selected from Cu, Ni, Sn, Ag, Pd, an Ag-Pd alloy, Au, etc.
  • the first plating layer 60A and the second plating layer 60B may each be formed of multiple layers.
  • the first plating layer 60A and the second plating layer 60B preferably have a two-layer structure in which a Sn plating layer is formed on a Ni plating layer.
  • the first plating layer 60A is disposed so as to cover the first base electrode layer 50A.
  • the first plating layer 60A has a first Ni plating layer 61A and a first Sn plating layer 62A located on the first Ni plating layer 61A.
  • the second plating layer 60B is disposed so as to cover the second base electrode layer 50B.
  • the second plating layer 60B has a second Ni plating layer 61B and a second Sn plating layer 62B located on the second Ni plating layer 61B.
  • the Ni plating layer prevents the first and second underlying electrode layers 50A and 50B from being eroded by solder when mounting the multilayer ceramic capacitor 1.
  • the Sn plating layer improves the wettability of the solder when mounting the multilayer ceramic capacitor 1, thereby making it easier to mount the multilayer ceramic capacitor 1.
  • the thickness of each of the first Ni plating layer 61A, the first Sn plating layer 62A, the second Ni plating layer 61B, and the second Sn plating layer 62B is preferably 2 ⁇ m or more and 10 ⁇ m or less.
  • the external electrode 40 of this embodiment may have, for example, a conductive resin layer containing conductive particles and a thermosetting resin.
  • the conductive resin layer may be arranged so as to cover the baked layer.
  • the conductive resin layer is arranged between the baked layer and the plating layer (first plating layer 60A, second plating layer 60B).
  • the conductive resin layer may completely cover the baked layer, or may cover a portion of the baked layer.
  • the conductive resin layer containing a thermosetting resin is more flexible than a conductive layer made of, for example, a plating film or a fired conductive paste. Therefore, even if the multilayer ceramic capacitor 1 is subjected to a physical shock or a shock caused by a thermal cycle, the conductive resin layer functions as a buffer layer. Therefore, the conductive resin layer suppresses the occurrence of cracks in the multilayer ceramic capacitor 1.
  • the metal constituting the conductive particles may be Ag, Cu, Ni, Sn, Bi, or an alloy containing these.
  • the conductive particles preferably contain Ag.
  • the conductive particles are, for example, Ag metal powder. Ag has the lowest resistivity of all metals, making it suitable as an electrode material. In addition, Ag is a precious metal, so it is resistant to oxidation and has high weather resistance. Therefore, Ag metal powder is suitable as a conductive particle.
  • the conductive particles may also be metal powder with an Ag-coated surface.
  • the metal powder is preferably a powder of Cu, Ni, Sn, Bi or an alloy thereof. In order to make the base metal less expensive while maintaining the properties of Ag, it is preferable to use Ag-coated metal powder.
  • the conductive particles may be Cu or Ni that has been subjected to an anti-oxidation treatment.
  • the conductive particles may also be metal powder with a surface coating of Sn, Ni, or Cu.
  • the metal powder is Ag, Cu, Ni, Sn, Bi, or an alloy powder of these.
  • the shape of the conductive particles is not particularly limited.
  • the conductive particles may be spherical, flat, or other shapes, but it is preferable to use a mixture of spherical metal powder and flat metal powder.
  • the conductive particles contained in the conductive resin layer are primarily responsible for ensuring the electrical conductivity of the conductive resin layer. Specifically, when multiple conductive particles come into contact with each other, a conductive path is formed inside the conductive resin layer.
  • the resin constituting the conductive resin layer may contain at least one selected from various known thermosetting resins, such as epoxy resin, phenolic resin, urethane resin, silicone resin, and polyimide resin.
  • thermosetting resins such as epoxy resin, phenolic resin, urethane resin, silicone resin, and polyimide resin.
  • epoxy resin which has excellent heat resistance, moisture resistance, and adhesion, is one of the most suitable resins.
  • the resin of the conductive resin layer contains a hardener in addition to the thermosetting resin.
  • the hardener of the epoxy resin may be various known compounds such as phenol-based, amine-based, acid anhydride-based, imidazole-based, active ester-based, and amide-imide-based compounds.
  • the conductive resin layer may be formed of multiple layers.
  • the thickness of the thickest part of the conductive resin layer is preferably 10 ⁇ m or more and 150 ⁇ m or less.
  • the multilayer ceramic capacitor 1 may have a configuration including plating layers that are directly and electrically connected to the first internal electrode layer 31 and the second internal electrode layer 32.
  • the plating layers may be formed after a catalyst is disposed on the surface of the laminate 10 as a pretreatment.
  • the plating layer is preferably a multi-layer structure.
  • the lower plating layer and the upper plating layer each preferably contain at least one metal selected from, for example, Cu, Ni, Sn, Pb, Au, Ag, Pd, Bi, or Zn, or an alloy containing these metals.
  • the lower plating layer is more preferably formed using Ni, which has solder barrier properties.
  • the upper plating layer is more preferably formed using Sn or Au, which has good solder wettability.
  • the lower plating layer is preferably formed using Cu, which has good bonding properties with Ni.
  • the upper plating layer may be formed as necessary, and the external electrode 40 may be composed of only the lower plating layer.
  • the upper plating layer may be the outermost layer, or another plating layer may be formed on the surface of the upper plating layer.
  • each plating layer that is placed without providing an underlying electrode layer is preferably 2 ⁇ m or more and 10 ⁇ m or less. It is preferable that the plating layer does not contain glass.
  • the metal ratio per unit volume of the plating layer is preferably 99 volume % or more.
  • the thickness of the base electrode layer can be reduced. Therefore, the dimension of the multilayer ceramic capacitor 1 in the height direction T can be reduced by the amount of the reduction in the thickness of the base electrode layer, thereby making it possible to reduce the height of the multilayer ceramic capacitor 1.
  • the thickness of the dielectric layer 20 sandwiched between the first internal electrode layer 31 and the second internal electrode layer 32 can be increased by the amount of the reduction in the thickness of the base electrode layer, thereby improving the thickness of the element. In this way, by forming the plating layer directly on the laminate 10, the design freedom of the multilayer ceramic capacitor can be improved.
  • the above is the basic configuration of the multilayer ceramic capacitor 1 according to the embodiment. If the lengthwise dimension of the multilayer ceramic capacitor 1 including the laminate 10 and the external electrodes 40 is taken as L dimension, then it is preferable that L dimension is 0.2 mm or more and 6 mm or less. If the dimension of the multilayer ceramic capacitor 1 in the stacking direction is taken as T dimension, then it is preferable that T dimension is 0.05 mm or more and 5 mm or less. If the widthwise dimension of the multilayer ceramic capacitor 1 is taken as W dimension, then it is preferable that W dimension is 0.1 mm or more and 5 mm or less.
  • the inventors of the present application have found, through repeated studies, experiments, and simulations, that it is desirable to make the coverage of the internal electrode layers appropriate in order to improve the overall quality of the multilayer ceramic capacitor. This point will be explained below.
  • multilayer ceramic capacitors the establishment of technology to increase the coverage of the internal electrode layers in order to improve the capacitance density is underway. The coverage is also referred to as the coverage rate of the internal electrode layers relative to the dielectric layer.
  • improving the coverage also contributes to improving the connectivity between the internal electrode layers and the external electrodes.
  • FIG. 5A is an enlarged cross-sectional view showing a schematic view of the portion indicated by R1 in FIG. 2.
  • FIG. 5B is an enlarged cross-sectional view showing a schematic view of the portion indicated by R2 in FIG. 2.
  • FIGS. 5A and 5B are portions of an LT cross-section. In FIGS. 5A and 5B, the dielectric layer 20, the first internal electrode layer 31, and the second internal electrode layer 32 in the laminate 10, the first external electrode 40A, and the second external electrode 40B are shown.
  • the first internal electrode layer 31 has a first extension portion 31B, one end of which is extended to the first end surface LS1 and connected to the first external electrode 40A, and a first opposing portion 31A, which is connected to the first extension portion 31B and faces the second internal electrode layer 32 arranged adjacent to it in the stacking direction T.
  • the second internal electrode layer 32 has a second lead-out portion 32B, one end of which is led out to the second end face LS2 and connected to the second external electrode 40B, and a second opposing portion 32A, which is connected to the second lead-out portion 32B and faces the first internal electrode layer 31 arranged adjacent to it in the stacking direction T.
  • the first lead-out portion 31B has a first external electrode side region 31BB near the connection with the first external electrode 40A, a first opposing portion side region 31BC near the connection with the first opposing portion 31A, and a first intermediate region 31BA between the first external electrode side region 31BB and the first opposing portion side region 31BC.
  • the second lead-out portion 32B has a second external electrode side region 32BB near the connection with the second external electrode 40B, a second opposing portion side region 32BC near the connection with the second opposing portion 32A, and a second intermediate region 32BA between the second external electrode side region 32BB and the second opposing portion side region 32BC.
  • the first intermediate region 31BA is located in the longitudinal center of the first drawer portion 31B, and preferably has a length of 60% to 80% of the length in the longitudinal direction L of the first drawer portion 31B.
  • the second intermediate region 32BA is located in the longitudinal center of the first drawer portion, and preferably has a length of 60% to 80% of the length in the longitudinal direction L of the first drawer portion.
  • the coverage of the first intermediate region 31BA and the second intermediate region 32BA is lower than the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB, and the coverage of the first intermediate region 31BA and the second intermediate region 32BA is lower than the coverage of the first opposing portion 31A and the second opposing portion 32A. This ensures capacitance density and maintains connectivity between the internal electrode layer and the external electrode, while reducing stress concentration due to the electrostrictive effect when a voltage is applied.
  • the coverage of the first opposing side region 31BC and the second opposing side region 32BC is higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA. This makes it possible to reduce stress concentration during firing caused by the difference in linear expansion coefficient between the dielectric layer and the internal electrode layer near the connection between the opposing portion of the internal electrode layer and the lead-out portion.
  • the coverage of the first intermediate region 31BA and the second intermediate region 32BA is preferably 55% or more. With this configuration, processing difficulties are unlikely to arise when manufacturing the multilayer ceramic capacitor 1 of this embodiment.
  • the coverage of the first intermediate region 31BA and the second intermediate region 32BA is preferably 80% or less. This can further reduce stress concentration due to the electrostrictive effect when a voltage is applied.
  • the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB is higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA, and is preferably 68% or more. This ensures that connectivity with the external electrodes is maintained.
  • the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB may be higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA, and may be 88% or less.
  • the coverage of the first opposing side region 31BC and the second opposing side region 32BC is higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA, and is preferably 68% or more. This makes it possible to further reduce stress concentration due to the electrostrictive effect when a voltage is applied, and further reduces stress concentration during firing caused by the difference in linear expansion coefficient between the dielectric layer and the internal electrode layer.
  • the coverage of the first opposing side region 31BC and the second opposing side region 32BC may be higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA, and may be 88% or less.
  • the coverage of the first opposing portion 31A and the second opposing portion 32A is preferably higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA, and is preferably 75% or more. This allows the effect of this embodiment to be obtained while ensuring capacity density.
  • the coverage of the first opposing portion 31A and the second opposing portion 32A may be higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA, and may be 88% or less.
  • the coverage of the first intermediate region 31BA and the second intermediate region 32BA is preferably 60% or more and 90% or less of the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB, and more preferably 60% or more and 83% or less.
  • the coverage of the first intermediate region 31BA and the second intermediate region 32BA is preferably 60% or more and 90% or less of the coverage of the first opposing side region 31BC and the second opposing side region 32BC, and more preferably 60% or more and 83% or less.
  • the coverage of the first intermediate region 31BA and the second intermediate region 32BA is preferably 60% or more and 90% or less of the coverage of the first opposing portion 31A and the second opposing portion 32A, and more preferably 60% or more and 83% or less.
  • the effect of reducing stress concentration due to the electrostrictive effect when a voltage is applied will be limited. Furthermore, if the coverage of the first intermediate region 31BA and the second intermediate region 32BA is reduced too much, the balance may be lost and residual stress may occur. If it is within the above range, the effect of this embodiment can be obtained appropriately.
  • the coverage of the first external electrode side region 31BB, the coverage of the first opposing portion side region 31BC, and the coverage of the first opposing portion 31A are substantially the same. It is preferable that the coverage of the second external electrode side region 32BB, the coverage of the second opposing portion side region 32BC, and the coverage of the second opposing portion 32A are substantially the same. This makes it less likely that a situation will occur in which the overall balance is lost and residual stress is generated.
  • the multilayer ceramic capacitor 1 of this embodiment ensures capacitance density and maintains connectivity between the internal electrode layers and external electrodes while reducing stress concentration caused by the electrostrictive effect when voltage is applied, and further reduces stress concentration during firing caused by the difference in linear expansion coefficient between the dielectric layers and the internal electrode layers.
  • FIG. 6A is an enlarged cross-sectional view showing a schematic view of a portion indicated by R1 in FIG. 2 in the multilayer ceramic capacitor 1 according to the second embodiment.
  • FIG. 6B is an enlarged cross-sectional view showing a schematic view of a portion indicated by R2 in FIG. 2 in the multilayer ceramic capacitor 1 according to the second embodiment.
  • FIGS. 6A and 6B are part of an LT cross section. In FIGS. 6A and 6B, the dielectric layer 20, the first internal electrode layer 31, and the second internal electrode layer 32 in the laminate 10, the first external electrode 40A, and the second external electrode 40B are shown.
  • the coverage of the first opposing side region 31BC is approximately the same as the coverage of the first intermediate region 31BA
  • the coverage of the second opposing side region 32BC is approximately the same as the coverage of the second intermediate region 32BA.
  • the internal electrode layer 30 and the dielectric layer 20 located at the center of the laminate 10 in the stacking direction T are peeled off by electrochemical peeling to expose the internal electrode layer 30.
  • each region of the internal electrode layer 30 (regions 31A, 31BA, 31BB, 31BC, 32A, 32BA, 32BB, 32BC) is set as the measurement range, and laser microscope observation is performed.
  • the measurement range is set to, for example, a range of 25 ⁇ m x 25 ⁇ m. Note that when the first internal electrode layer 31 is exposed, first, each region of the first internal electrode layer 31 (regions 31A, 31BA, 31BB, 31BC) is set as the measurement range, and laser microscope observation is performed.
  • the second internal electrode layer 32 is exposed by FIB (focused ion beam) processing. Then, each region (regions 32A, 32BA, 32BB, and 32BC) of the second internal electrode layer 32 is set as the above-mentioned measurement range, and laser microscope observation is performed. Note that after performing the laser microscope observation, the first internal electrode layer 31 may be observed with the laser microscope.
  • FIB focused ion beam
  • Coverage (%) (area of internal electrode layer/area of analysis target range) ⁇ 100 (1)
  • the coverage of the intermediate region is calculated by averaging the values of the first intermediate region 31BA and the second intermediate region 32BA.
  • the coverage of the first intermediate region 31BA and the second intermediate region 32BA is measured at the center position in the width direction W and length direction L of the pull-out portion.
  • the coverage of the external electrode side area is calculated as the average value of the first external electrode side area 31BB and the second external electrode side area 32BB.
  • the coverage of the first external electrode side area 31BB and the second external electrode side area 32BB is measured at a position 7% of the length of the longitudinal direction L of the pull-out portion from the end face position of the laminate toward the center of the laminate, and at the center position in the width direction W.
  • the coverage of the opposing part side region is calculated as the average value of the first opposing part side region 31BC and the second opposing part side region 32BC.
  • the coverage of the first opposing part side region and the second opposing part side region is measured at a position 7% of the length of the longitudinal direction L of the pull-out part from the boundary position between the opposing part and the pull-out part toward the end face of the laminate, and at the center position in the width direction W.
  • the coverage of the opposing portions is calculated as the average value of the value of the first opposing portion 31A of the first internal electrode layer and the value of the second opposing portion 32A of the second internal electrode layer.
  • the coverage of the first opposing portion 31A and the second opposing portion 32A is measured at the center position in the width direction W and length direction L of the opposing portions.
  • the method for manufacturing the multilayer ceramic capacitor 1 of this embodiment is not limited as long as it satisfies the above-mentioned requirements.
  • a suitable manufacturing method includes the following steps. Each step will be described in detail below.
  • a dielectric sheet for the dielectric layer 20 and a conductive paste for the internal electrode layer 30 are prepared.
  • the dielectric sheet for the dielectric layer 20 and the conductive paste for the internal electrode layer 30 both contain a binder and a solvent.
  • the binder and solvent may be publicly known.
  • the paste made of a conductive material is, for example, a metal powder to which an organic binder and an organic solvent have been added.
  • a conductive paste for the internal electrode layer 30 is printed on the dielectric sheet by, for example, screen printing or gravure printing using a printing plate that is patterned to have the shape of the internal electrode layer 30 of this embodiment. This prepares a dielectric sheet on which the pattern of the first internal electrode layer 31 is formed, and a dielectric sheet on which the pattern of the second internal electrode layer 32 is formed. At this time, the thickness of the conductive paste applied to the areas where the coverage is to be adjusted is adjusted to adjust the coverage of each area of the internal electrode layer to the desired value.
  • a portion that will become the first main surface side outer layer portion 12 on the first main surface TS1 side is formed.
  • dielectric sheets on which the pattern of the first internal electrode layer 31 is printed and dielectric sheets on which the pattern of the second internal electrode layer 32 is printed are alternately stacked in sequence to form a portion that will become the inner layer portion 11.
  • a predetermined number of dielectric sheets on which the pattern of the internal electrode layer 30 is not printed are stacked to form a portion that will become the second main surface side outer layer portion 13 on the second main surface TS2 side. In this way, a laminated sheet is obtained.
  • the laminated sheet is pressed in the lamination direction using a means such as a hydrostatic press to produce a laminated block.
  • the laminated block is cut into individual pieces of a predetermined size to obtain a number of laminated chips.
  • the laminated chips may be polished by barrel polishing or the like to round off the corners and edges.
  • the laminated chip is then fired to obtain the laminate 10.
  • the firing temperature at this time depends on the materials of the dielectric layer 20 and the internal electrode layer 30, but is preferably, for example, 900°C or higher and 1400°C or lower.
  • the base electrode layer 50 is a baked layer.
  • the baked layer can be formed by applying a conductive paste containing a glass component and a metal to the laminate 10 by a method such as dipping, and then performing a baking process.
  • the temperature for the baking process at this time is preferably 700°C or higher and 900°C or lower.
  • the laminated chip before firing and the conductive paste applied to the laminated chip may be fired at the same time.
  • the conductive paste is applied to the laminated chip before firing, and the laminated chip and the conductive paste applied to the laminated chip are fired at the same time to form the laminate 10 with the fired layer formed.
  • a plating layer is formed on the surface of the base electrode layer 50 consisting of the baked layer.
  • a first plating layer 60A is formed on the surface of the first base electrode layer 50A.
  • a second plating layer 60B is formed on the surface of the second base electrode layer 50B.
  • a Ni plating layer and an Sn plating layer are formed as plating layers. Either electrolytic plating or electroless plating may be used for plating. However, electroless plating has the disadvantage of complicating the process because pretreatment with a catalyst or the like is required to improve the plating deposition rate. Therefore, it is usually preferable to use electrolytic plating.
  • the Ni plating layer and the Sn plating layer are formed sequentially, for example, by barrel plating.
  • a thin film layer is formed as the base electrode layer in the area where the external electrode is to be formed by performing masking or other procedures.
  • the thin film layer is formed by a thin film formation method such as sputtering or vapor deposition.
  • the thin film layer is a layer of metal particles deposited to a thickness of 10 ⁇ m or less.
  • the conductive resin layer may be disposed so as to cover the baked layer.
  • a conductive resin paste containing a thermosetting resin and a metal component is applied onto the baked layer, and then heat-treated at a temperature of 250 to 550°C or higher.
  • the thermosetting resin is thermally cured to form a conductive resin layer.
  • the atmosphere during this heat treatment is preferably an N2 atmosphere.
  • the oxygen concentration is preferably 100 ppm or less.
  • the plating layer may be disposed directly on the exposed portion of the internal electrode layer 30 of the laminate 10 without providing a base electrode layer.
  • the first end face LS1 and the second end face LS2 of the laminate 10 are plated to form a plating layer on the exposed portion of the internal electrode layer 30.
  • Either electrolytic plating or electroless plating may be used for plating.
  • electroless plating has the disadvantage of complicating the process because it requires pretreatment with a catalyst or the like to improve the plating deposition rate. Therefore, it is usually preferable to use electrolytic plating.
  • As a plating method it is preferable to use barrel plating.
  • the upper plating layer formed on the surface of the lower plating layer may be formed by the same method as the lower plating layer.
  • the multilayer ceramic capacitor 1 is manufactured through the above manufacturing process.
  • the multilayer ceramic capacitor 1 according to the embodiment described above provides the following advantages:
  • the multilayer ceramic capacitor 1 includes a laminate 10 including a plurality of laminated dielectric layers 20 and a plurality of laminated internal electrode layers 30, a first main surface TS1 and a second main surface TS2 facing the stacking direction T, a first side surface WS1 and a second side surface WS2 facing the width direction W perpendicular to the stacking direction T, and a first end surface LS1 and a second end surface LS2 facing the length direction L perpendicular to the stacking direction T and the width direction W, a first external electrode 40A arranged on the first end surface LS1 side, and a second external electrode 40B arranged on the second end surface LS2 side.
  • the plurality of internal electrode layers 30 include a first internal electrode layer 31 and a second internal electrode layer 32, the first internal electrode layer 31 having a first lead portion 31B, one end of which is drawn to a first end face LS1 and connected to the first external electrode 40A, and a first opposing portion 31A, which is connected to the first lead portion 31B and faces the second internal electrode layer 32 arranged adjacently in the stacking direction, and the second internal electrode layer 32 having one end drawn to a second end face LS2 and connected to the second external electrode 40B.
  • the first lead portion 31B having a first external electrode side region 31BB in the vicinity of the connection portion with the first external electrode 40A, a first opposing portion side region 31BC in the vicinity of the connection portion with the first opposing portion 31A, and a first intermediate region 31BA between the first external electrode side region 31BB and the first opposing portion side region 31BC, and the second lead portion 32B having a second external electrode side region 31BB in the vicinity of the connection portion with the second external electrode 40B.
  • a second opposing part side region 32BC near the connection with the second opposing part 32A, and a second intermediate region 32BA between the second external electrode side region 32BB and the second opposing part side region 32BC, and the coverage of the first intermediate region 31BA and the second intermediate region 32BA is lower than the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB, and the coverage of the first intermediate region 31BA and the second intermediate region 32BA is lower than the coverage of the first opposing part 31A and the second opposing part 32A.
  • the coverage of the first opposing side region 31BC and the second opposing side region 32BC is higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA.
  • the coverage of the first intermediate region 31BA and the second intermediate region 32BA is 55% or more.
  • the coverage of the first intermediate region 31BA and the second intermediate region 32BA is 80% or less.
  • the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB is higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA, and is 68% or more.
  • the coverage of the first opposing side region 31BC and the second opposing side region 32BC is higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA, and is 68% or more.
  • the coverage of the first opposing portion 31A and the second opposing portion 32A is higher than the coverage of the first intermediate region 31BA and the second intermediate region 32BA, and is 75% or more.
  • ⁇ Sample preparation> According to the manufacturing method described in the embodiment, a plurality of lots of multilayer ceramic capacitors were manufactured by adjusting the coverage of each region of the internal electrode layer as samples of each lot. Then, using the manufactured samples, the breakdown voltage due to electrostriction, the occurrence of cracks, and the connectivity between the internal electrodes and the external electrodes were evaluated.
  • each lot is manufactured under different manufacturing conditions, and the coverage of each region of the internal electrode layer is adjusted.
  • the thickness of the internal electrode layer was adjusted to be in the range of 0.5 ⁇ m to 1 ⁇ m, and the coverage of each region was adjusted.
  • the required number of samples to be used for each evaluation was prepared.
  • five samples for coverage measurement were prepared for each example and comparative example, and the average coverage measurement value of the five samples was calculated as the coverage value of the example and comparative example.
  • the coverage is stated to be 88% based on the accumulated evaluation results.
  • the breakdown voltage of a multilayer ceramic capacitor varies depending on the degree of electrostriction, so electrostriction was evaluated using a dielectric breakdown voltage (BVD) device that measures BVD.
  • VFD dielectric breakdown voltage
  • the external electrodes of each sample of the multilayer ceramic capacitor were placed on the electrodes of a BDV measuring device.
  • voltage application was started at room temperature under the following conditions: initial voltage: 0 V, voltage rise rate: 100 V/sec, detection current (setting of current value for determining failure): 10 mA. Then, the voltage immediately before exceeding the detection current was recorded, and this value was taken as the electrostrictive breakdown voltage.
  • 20 samples were evaluated, and the average value was taken as the electrostrictive breakdown voltage for each of the examples and comparative examples.
  • the samples of Examples 1 to 5 are samples in which the coverage of the first intermediate region 31BA and the second intermediate region 32BA is lower than the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB, and the coverage of the first intermediate region 31BA and the second intermediate region 31BAB is lower than the coverage of the first opposing portion 31A and the second opposing portion 32A.
  • the coverage of the intermediate region of the samples of Examples 1 to 5 was 80%, 73%, 62%, 55%, and 41%, and the coverage of the other regions was 88%. It was difficult to create a sample in which only the coverage of the intermediate region was less than 41% in terms of processing. For comparison, samples with uniform coverage of the facing and pull-out sections were prepared as comparative examples 1 and 2.
  • the electrostrictive breakdown voltage of Examples 1 to 5 in which the coverage of the intermediate region is lower than the coverage of the external electrode side region and the coverage of the facing portion, was higher than the electrostrictive breakdown voltage of Comparative Example 2, in which the coverage of the facing portion and the lead-out portion was uniform.
  • Comparative Example 1 which has lower coverage of the opposing portion than Examples 1 to 5, it is believed that the capacity density is lower than in Examples 1 to 5.
  • the coverage of the intermediate region is preferably 41% or more, and more preferably 55% or more.
  • the coverage of the intermediate region may be 41% or more and 88% or less, or 55% or more and 88% or less. It was found from Comparative Example 2 that the electrostrictive breakdown voltage tends to be lower when the coverage, including the intermediate region, is high. It was found that if the coverage of the intermediate region is too low, residual stress tends to occur during firing.
  • the samples of Examples 1 to 3 are samples in which the coverage of the first intermediate region 31BA and the second intermediate region 32BA is lower than the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB, and the coverage of the first intermediate region 31BA and the second intermediate region 31BAB is lower than the coverage of the first opposing portion 31A and the second opposing portion 32A.
  • the coverage of the intermediate region of the samples of Examples 1 to 3 was 62%, and the coverage of the external electrode side region was 88%, 74%, and 68%, respectively.
  • the sample of Comparative Example 1 has a coverage of 60% in the external electrode side region, and the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB is lower than the coverage of the first intermediate region 31BA and the second intermediate region 32BA.
  • the multilayer ceramic capacitors of Examples 1 to 3 in which the coverage of the intermediate region is lower than the coverage of the external electrode region and the coverage of the opposing region, can ensure capacitance density and maintain connectivity between the internal electrode layer and the external electrode while reducing stress concentration due to electrostrictive effects when voltage is applied. It is preferable that the coverage of the external electrode region is higher than the coverage of the intermediate region and is 68% or more.
  • the samples of Examples 1 to 4 are samples in which the coverage of the first intermediate region 31BA and the second intermediate region 32BA is lower than the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB, and the coverage of the first intermediate region 31BA and the second intermediate region 31BAB is lower than the coverage of the first opposing portion 31A and the second opposing portion 32A.
  • the coverage of the intermediate region of the samples of Examples 1 to 4 was 62%, and the coverage of the opposing side region was 88%, 75%, 68%, and 64%.
  • the multilayer ceramic capacitors of Examples 1 to 4 in which the coverage of the middle region is lower than the coverage of the external electrode side region and the coverage of the opposing portion, can ensure capacitance density and maintain connectivity between the internal electrode layer and the external electrode while reducing stress concentration due to electrostrictive effects when voltage is applied.
  • the coverage of the opposing portion side region is higher than the coverage of the middle region, and is preferably 64% or more, and more preferably 68% or more. Note that when the coverage of the opposing portion side region is lowered, there was a tendency for residual stress to occur during firing.
  • the samples of Examples 1 to 3 are samples in which the coverage of the first intermediate region 31BA and the second intermediate region 32BA is lower than the coverage of the first external electrode side region 31BB and the second external electrode side region 32BB, and the coverage of the first intermediate region 31BA and the second intermediate region 31BAB is lower than the coverage of the first opposing portion 31A and the second opposing portion 32A.
  • the coverage of the intermediate region of the samples of Examples 1 to 3 was 62%, and the coverage of the opposing portions was 88%, 75%, and 71%, respectively.
  • the multilayer ceramic capacitors of Examples 1 to 3 in which the coverage of the intermediate region is lower than the coverage of the external electrode region and the coverage of the opposing portion, can ensure capacitance density and maintain connectivity between the internal electrode layer and the external electrode while reducing stress concentration due to electrostrictive effects when voltage is applied.
  • the coverage of the opposing portion is higher than the coverage of the intermediate region, and is preferably 71% or more, and more preferably 75% or more. Note that when the coverage of the opposing portion is lowered, there was a tendency for residual stress to occur during firing.
  • the above describes an embodiment of the present invention, but the present invention is not limited to the embodiment, and can be implemented in various forms without departing from the gist of the present invention.
  • the present invention includes the following combinations.
  • ⁇ 2> The multilayer ceramic capacitor described in ⁇ 1>, in which the coverage of the first opposing side region and the second opposing side region is higher than the coverage of the first intermediate region and the second intermediate region.
  • ⁇ 3> A multilayer ceramic capacitor according to ⁇ 1> or ⁇ 2>, in which the coverage of the first intermediate region and the second intermediate region is 55% or more.
  • ⁇ 4> A multilayer ceramic capacitor according to ⁇ 1> to ⁇ 3>, in which the coverage of the first intermediate region and the second intermediate region is 80% or less.

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Abstract

電圧印加時の電歪効果による応力集中を低減することが可能な積層セラミックコンデンサを提供する。積層セラミックコンデンサであって、第１の引き出し部３１Ｂと、第１の対向部３１Ａと、第２の引き出し部３２Ｂと、第２の対向部３２Ａとを有し、第１の引き出し部３１Ｂは、第１の外部電極側領域３１ＢＢと、第１の対向部側領域３１ＢＣと、第１の中間領域３１ＢＡと、を有し、第２の引き出し部３２Ｂは、第２の外部電極側領域３２ＢＢと、第２の対向部側領域３２ＢＣと、第２の中間領域３２ＢＡと、を有し、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジよりも低く、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジよりも低い。

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　従来、積層セラミックコンデンサが知られている。一般に、積層セラミックコンデンサは、誘電体層と内部電極層とが交互に複数積層された積層体を備える（特許文献１参照）。このような積層セラミックコンデンサにおいて、更なる小型化、高容量化、および信頼性の向上が求められている。このため、誘電体層の材料として、誘電率が高い強誘電体材料が用いられることがある。また、誘電体層の薄層化、内部電極層の薄層化、およびこれらの層の積層数の増加が試みられている。
特開平８－３０６５８０号公報
　このような誘電体層は、圧電性や電歪性を有する。よって、このような誘電体層を有する積層セラミックコンデンサに電圧を印加すると、電歪効果により印加された電圧の大きさに応じた歪みが積層体に発生し、積層セラミックコンデンサの内部で応力が発生する。
　本発明は、容量密度を確保し、内部電極層と外部電極との接続性を維持しつつ、電圧印加時の電歪効果による応力集中を低減することが可能な積層セラミックコンデンサを提供することを目的とする。
　本発明に係る積層セラミックコンデンサは、積層された複数の誘電体層と積層された複数の内部電極層とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、前記第１の端面側に配置される第１の外部電極と、前記第２の端面側に配置される第２の外部電極と、を備える積層セラミックコンデンサであって、前記複数の内部電極層は、第１の内部電極層および第２の内部電極層を含み、前記第１の内部電極層は、その一方端部が前記第１の端面に引き出されて前記第１の外部電極と接続する第１の引き出し部と、前記第１の引き出し部に接続され、積層方向に隣り合って配置された前記第２の内部電極層と対向する第１の対向部とを有し、前記第２の内部電極層は、その一方端部が前記第２の端面に引き出されて前記第２の外部電極と接続する第２の引き出し部と、前記第２の引き出し部に接続され、積層方向に隣り合って配置された前記第１の内部電極層と対向する第２の対向部とを有し、前記第１の引き出し部は、前記第１の外部電極との接続部近傍の第１の外部電極側領域と、前記第１の対向部との接続部近傍の第１の対向部側領域と、前記第１の外部電極側領域と前記第１の対向部側領域との間にある第１の中間領域と、を有し、前記第２の引き出し部は、前記第２の外部電極との接続部近傍の第２の外部電極側領域と、前記第２の対向部との接続部近傍の第２の対向部側領域と、前記第２の外部電極側領域と前記第２の対向部側領域との間にある第２の中間領域と、を有し、前記第１の中間領域および前記第２の中間領域のカバレッジは、前記第１の外部電極側領域および前記第２の外部電極側領域のカバレッジよりも低く、前記第１の中間領域および前記第２の中間領域のカバレッジは、前記第１の対向部および前記第２の対向部のカバレッジよりも低い。
　本発明によれば、容量密度を確保し、内部電極層と外部電極との接続性を維持しつつ、電圧印加時の電歪効果による応力集中を低減することが可能な積層セラミックコンデンサを提供することができる。
第１実施形態に係る積層セラミックコンデンサの外観斜視図である。 図１のII－II断面図である。 図２のIII－III断面図である。 図２のIVA－IVA断面図である。 図２のIVB－IVB断面図である。 図２のＲ１で示す部分を模式的に示す拡大断面図である。 図２のＲ２で示す部分を模式的に示す拡大断面図である。 第２実施形態に係る積層セラミックコンデンサにおける図２のＲ１で示す部分を模式的に示す拡大断面図である。 第２実施形態に係る積層セラミックコンデンサにおける図２のＲ２で示す部分を模式的に示す拡大断面図である。
（第１実施形態）
　以下、図面を参照しながら本開示の第１実施形態に係る積層セラミックコンデンサ１について説明する。図１は、実施形態に係る積層セラミックコンデンサ１の外観斜視図である。図２は、図１のII－II断面図である。図３は、図２のIII－III断面図である。図４Ａは、図２のIVA－IVA断面図である。図４Ｂは、図２のIVB－IVB断面図である。
　図１に示すように、実施形態に係る積層セラミックコンデンサ１は、略直方体形状を有している。積層セラミックコンデンサ１は、略直方体形状を有する積層体１０と、積層体１０の両端部のそれぞれに互いに離間して配置された一対の外部電極４０と、を備えている。
　図１において、矢印Ｔは、積層セラミックコンデンサ１および積層体１０の積層方向を示している。この積層方向Ｔは、積層セラミックコンデンサ１および積層体１０の厚み方向および高さ方向でもある。図１において、矢印Ｌは、積層セラミックコンデンサ１および積層体１０の、積層方向Ｔに直交する長さ方向を示している。図１において、矢印Ｗは、積層セラミックコンデンサ１および積層体１０の、積層方向Ｔおよび長さ方向Ｌに直交する幅方向を示している。一対の外部電極４０は、積層体１０の長さ方向Ｌの一端部および他端部にそれぞれ配置されている。
　図１～図４Ｂには、ＸＹＺ直交座標系が示されている。積層セラミックコンデンサ１および積層体１０の長さ方向Ｌは、Ｘ方向と対応している。積層セラミックコンデンサ１および積層体１０の幅方向Ｗは、Ｙ方向と対応している。積層セラミックコンデンサ１および積層体１０の積層方向Ｔは、Ｚ方向と対応している。ここで、図２に示す断面は、ＬＴ断面とも称される。図３に示す断面は、ＷＴ断面とも称される。図４Ａおよび図４Ｂに示す断面は、ＬＷ断面とも称される。
　図１～図４Ｂに示すように、積層体１０は、積層方向Ｔに相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、積層方向Ｔに直交する長さ方向Ｌに相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、積層方向Ｔおよび長さ方向Ｌに直交する幅方向Ｗに相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、を含む。
　図１に示すように、積層体１０は、略直方体形状を有している。なお、積層体１０の長さ方向Ｌの寸法は、幅方向Ｗの寸法よりも必ずしも長いとは限らない。積層体１０の角部および稜線部には、丸みがつけられていることが好ましい。角部は、積層体の３面が交わる部分であり、稜線部は、積層体の２面が交わる部分である。なお、積層体１０を構成する表面の一部または全部に凹凸などが形成されていてもよい。
　積層体１０の寸法は、特に限定されないが、積層体１０の長さ方向Ｌの寸法をＬ寸法とすると、Ｌ寸法は、０．２ｍｍ以上６ｍｍ以下であることが好ましい。また、積層体１０の積層方向Ｔの寸法をＴ寸法とすると、Ｔ寸法は、０．０５ｍｍ以上５ｍｍ以下であることが好ましい。また、積層体１０の幅方向Ｗの寸法をＷ寸法とすると、Ｗ寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。
　図２および図３に示すように、積層体１０は、内層部１１と、積層方向Ｔにおいて内層部１１を挟み込むように配置された第１の主面側外層部１２および第２の主面側外層部１３と、を有する。
　内層部１１は、積層方向Ｔに交互に積層される複数の誘電体層２０および複数の内部電極層３０を含む。内層部１１は、積層方向Ｔにおいて、最も第１の主面ＴＳ１側に位置する内部電極層３０から最も第２の主面ＴＳ２側に位置する内部電極層３０までを含む。内層部１１では、複数の内部電極層３０が誘電体層２０を介して対向して配置されている。内層部１１は、静電容量を発生させ実質的にコンデンサとして機能する部分である。
　複数の誘電体層２０は、誘電体材料により構成される。誘電体材料は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、またはＣａＺｒＯ３などの成分を含む誘電体セラミックであってもよい。また、誘電体材料は、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものであってもよい。誘電体材料は、主成分としてＢａＴｉＯ３を含む材料であることが特に好ましい。
　誘電体層２０の厚みは、０．２μｍ以上１０μｍ以下であることが好ましい。積層される誘電体層２０の枚数は、１５枚以上１２００枚以下であることが好ましい。なお、この誘電体層２０の枚数は、内層部１１の誘電体層２０の枚数と、第１の主面側外層部１２および第２の主面側外層部１３のそれぞれの誘電体層２０の枚数との総数である。
　複数の内部電極層３０は、複数の第１の内部電極層３１と、複数の第２の内部電極層３２と、を含む。第１の内部電極層３１と第２の内部電極層３２とが、その間に誘電体層２０を挟んで積層方向Ｔに交互に配置されている。第１の内部電極層３１は、第１の端面ＬＳ１に引き出されている。第２の内部電極層３２は、第２の端面ＬＳ２に引き出されている。なお、以下においては、第１の内部電極層３１と第２の内部電極層３２とを区別して説明する必要のない場合には、第１の内部電極層３１と第２の内部電極層３２とをまとめて内部電極層３０という場合がある。
　図４Ａに示すように、第１の内部電極層３１は、第１の対向部３１Ａと、第１の引き出し部３１Ｂと、を有する。第１の対向部３１Ａは、誘電体層２０を間に挟んで第２の内部電極層３２に対向する領域であり、積層体１０の内部に位置する。第１の引き出し部３１Ｂは、第１の対向部３１Ａから第１の端面ＬＳ１に引き出されている部分であり、第１の端面ＬＳ１に露出している。
　図４Ｂに示すように、第２の内部電極層３２は、第２の対向部３２Ａと、第２の引き出し部３２Ｂと、を有する。第２の対向部３２Ａは、誘電体層２０を間に挟んで第１の内部電極層３１に対向する領域であり、積層体１０の内部に位置する。第２の引き出し部３２Ｂは、第２の対向部３２Ａから第２の端面ＬＳ２に引き出されている部分であり、第２の端面ＬＳ２に露出している。
　本実施形態では、第１の対向部３１Ａと第２の対向部３２Ａとが誘電体層２０を介して互いに対向することにより容量が形成され、コンデンサの特性が発現する。
　第１の対向部３１Ａおよび第２の対向部３２Ａの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。第１の引出き出し部３１Ｂおよび第２の引き出し部３２Ｂの形状は、特に限定されないが、矩形状であることが好ましい。もっとも、矩形形状のコーナー部が丸められていてもよいし、矩形形状のコーナー部が斜めに形成されていてもよい。
　第１の対向部３１Ａの幅方向Ｗの寸法と第１の引き出し部３１Ｂの幅方向Ｗの寸法は、同じ寸法で形成されていてもよく、どちらか一方の寸法が小さく形成されていてもよい。第２の対向部３２Ａの幅方向Ｗの寸法と第２の引き出し部３２Ｂの幅方向Ｗの寸法は、同じ寸法で形成されていてもよく、どちらか一方の寸法が狭く形成されていてもよい。
　第１の内部電極層３１および第２の内部電極層３２は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｕなどの金属や、これらの金属の少なくとも一種を含む合金などの適宜の導電材料により構成される。合金を用いる場合、第１の内部電極層３１および第２の内部電極層３２は、例えばＡｇ－Ｐｄ合金などにより構成されてもよい。
　第１の内部電極層３１および第２の内部電極層３２のそれぞれの厚みは、例えば、０．２μｍ以上２．０μｍ以下であること4が好ましい。第１の内部電極層３１および第２の内部電極層３２の枚数は、合わせて１５枚以上１０００枚以下であることが好ましい。
　図２および図３に示すように、第１の主面側外層部１２は、積層体１０の第１の主面ＴＳ１側に位置している。第１の主面側外層部１２は、第１の主面ＴＳ１と、最も第１の主面ＴＳ１に近い内部電極層３０との間に位置する複数の誘電体層２０の集合体である。一方、第２の主面側外層部１３は、積層体１０の第２の主面ＴＳ２側に位置している。第２の主面側外層部１３は、第２の主面ＴＳ２と、最も第２の主面ＴＳ２に近い内部電極層３０との間に位置する複数の誘電体層２０の集合体である。第１の主面側外層部１２および第２の主面側外層部１３で用いられる誘電体層２０は、いずれも内層部１１で用いられる誘電体層２０と同じものであってもよい。
　なお、積層体１０は、対向電極部１１Ｅを有する。対向電極部１１Ｅは、第１の内部電極層３１の第１の対向部３１Ａと、第２の内部電極層３２の第２の対向部３２Ａとが対向する部分である。対向電極部１１Ｅは、内層部１１の一部として構成されている。図４Ａおよび図４Ｂには、対向電極部１１Ｅの幅方向Ｗおよび長さ方向Ｌの範囲が示されている。なお、対向電極部１１Ｅは、コンデンサ有効部ともいう。
　なお、積層体１０は、側面側外層部を有する。側面側外層部は、第１の側面側外層部ＷＧ１と、第２の側面側外層部ＷＧ２とを有する。第１の側面側外層部ＷＧ１は、対向電極部１１Ｅと、第１の側面ＷＳ１との間に位置する誘電体層２０を含む部分である。第２の側面側外層部ＷＧ２は、対向電極部１１Ｅと第２の側面ＷＳ２との間に位置する誘電体層２０を含む部分である。図３、図４Ａおよび図４Ｂには、第１の側面側外層部ＷＧ１および第２の側面側外層部ＷＧ２の幅方向Ｗの範囲が示されている。なお、側面側外層部は、Ｗギャップまたはサイドギャップともいう。
　なお、積層体１０は、端面側外層部を有する。端面側外層部は、第１の端面側外層部ＬＧ１と、第２の端面側外層部ＬＧ２とを有する。第１の端面側外層部ＬＧ１は、対向電極部１１Ｅと第１の端面ＬＳ１との間に位置する、誘電体層２０および第１の引き出し部３１Ｂを含む部分である。すなわち、第１の端面側外層部ＬＧ１は、複数枚の誘電体層２０の第１の端面ＬＳ１側の部分と複数枚の第１の引き出し部３１Ｂとの集合体である。第２の端面側外層部ＬＧ２は、対向電極部１１Ｅと第２の端面ＬＳ２との間に位置する、誘電体層２０および第２の引き出し部３２Ｂを含む部分である。すなわち、第２の端面側外層部ＬＧ２は、複数枚の誘電体層２０の第２の端面ＬＳ２側の部分と複数枚の第２の引き出し部３２Ｂとの集合体である。図２、図４Ａおよび図４Ｂには、第１の端面側外層部ＬＧ１および第２の端面側外層部ＬＧ２の長さ方向Ｌの範囲が示されている。なお、端面側外層部は、Ｌギャップまたはエンドギャップともいう。
　外部電極４０は、図１および図２に示すように、積層体１０の第１の端面ＬＳ１側に配置された第１の外部電極４０Ａと、積層体１０の第２の端面ＬＳ２側に配置された第２の外部電極４０Ｂと、を有する。
　なお、第１の外部電極４０Ａおよび第２の外部電極４０Ｂの基本的な構成は同じである。また、第１の外部電極４０Ａおよび第２の外部電極４０Ｂは、積層セラミックコンデンサ１の長さ方向Ｌの中央のＷＴ断面に対して概ね面対称の形状を有する。よって以下においては、第１の外部電極４０Ａと第２の外部電極４０Ｂとを区別して説明する必要のない場合には、第１の外部電極４０Ａと第２の外部電極４０Ｂとをまとめて外部電極４０という場合がある。
　第１の外部電極４０Ａは、第１の端面ＬＳ１上に配置されている。第１の外部電極４０Ａは、第１の端面ＬＳ１に露出する複数の第１の内部電極層３１のそれぞれの第１の引き出し部３１Ｂに接触している。これにより、第１の外部電極４０Ａは複数の第１の内部電極層３１に電気的に接続している。第１の外部電極４０Ａは、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にも配置されていてよい。本実施形態では、第１の外部電極４０Ａは、第１の端面ＬＳ１上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
　第２の外部電極４０Ｂは、第２の端面ＬＳ２上に配置されている。第２の外部電極４０Ｂは、第２の端面ＬＳ２に露出する複数の第２の内部電極層３２のそれぞれの第２の引き出し部３２Ｂに接触している。これにより、第２の外部電極４０Ｂは複数の第２の内部電極層３２に電気的に接続している。第２の外部電極４０Ｂは、第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にも配置されていてよい。本実施形態では、第２の外部電極４０Ｂは、第２の端面ＬＳ２上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
　前述のとおり、積層体１０内においては、第１の内部電極層３１の第１の対向部３１Ａと第２の内部電極層３２の第２の対向部３２Ａとが誘電体層２０を介して対向することにより、容量が形成される。そのため、第１の内部電極層３１が接続された第１の外部電極４０Ａと第２の内部電極層３２が接続された第２の外部電極４０Ｂとの間で、コンデンサの特性が発現する。
　図２、図４Ａおよび図４Ｂに示すように、第１の外部電極４０Ａは、第１の下地電極層５０Ａと、第１の下地電極層５０Ａ上に配置された第１のめっき層６０Ａと、を有する。また、第２の外部電極４０Ｂは、第２の下地電極層５０Ｂと、第２の下地電極層５０Ｂ上に配置された第２のめっき層６０Ｂと、を有する。
　第１の下地電極層５０Ａは、第１の端面ＬＳ１上に配置されている。第１の下地電極層５０Ａは、第１の端面ＬＳ１に露出する複数の第１の内部電極層３１のそれぞれの第１の引き出し部３１Ｂに接続している。本実施形態においては、第１の下地電極層５０Ａは、第１の端面ＬＳ１上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
　第２の下地電極層５０Ｂは、第２の端面ＬＳ２上に配置されている。第２の下地電極層５０Ｂは、第２の端面ＬＳ２に露出する複数の第２の内部電極層３２のそれぞれの第２の引き出し部３２Ｂに接触している。本実施形態においては、第２の下地電極層５０Ｂは、第２の端面ＬＳ２上から第１の主面ＴＳ１の一部および第２の主面ＴＳ２の一部、ならびに第１の側面ＷＳ１の一部および第２の側面ＷＳ２の一部にまで延びて形成されている。
　本実施形態の第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層である。焼き付け層は、金属成分と、ガラス成分もしくはセラミック成分のどちらか一方を含んでいるか、その両方を含んでいることが好ましい。金属成分は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕなどから選ばれる少なくとも１つを含む。ガラス成分は、例えば、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉなどから選ばれる少なくとも１つを含む。セラミック成分は、誘電体層２０と同種のセラミック材料を用いてもよいし、異なる種のセラミック材料を用いてもよい。セラミック成分は、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、（Ｂａ，Ｃａ）ＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などから選ばれる少なくとも１つを含む。
　焼き付け層は、例えば、ガラスおよび金属を含む導電性ペーストを積層体１０に塗布して焼き付けたものである。焼き付け層は、複数の内部電極および誘電体層を有する積層体１０の素材である焼成前の積層チップと、その積層チップに塗布した導電性ペーストとを同時焼成して形成することができる。あるいは、その積層チップを焼成して積層体１０を得た後、その積層体１０に導電性ペーストを塗布して焼き付けることによっても形成してもよい。なお、上記コファイアの場合には、焼き付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。その場合、添加するセラミック材料として、誘電体層２０と同種のセラミック材料を用いることが特に好ましい。なお、焼き付け層は、複数層であってもよい。
　第１の端面ＬＳ１上に位置する第１の下地電極層５０Ａの長さ方向Ｌに対応する厚みは、第１の下地電極層５０Ａの積層方向Ｔおよび幅方向Ｗの中央部において、例えば、３μｍ以上２００μｍ以下程度であることが好ましい。
　第２の端面ＬＳ２上に位置する第２の下地電極層５０Ｂの長さ方向Ｌに対応する厚みは、第２の下地電極層５０Ｂの積層方向Ｔおよび幅方向Ｗの中央部において、例えば、３μｍ以上２００μｍ以下程度であることが好ましい。
　第１の主面ＴＳ１または第２の主面ＴＳ２のうちの、少なくとも一方の面の一部にも第１の下地電極層５０Ａを設ける場合には、この部分に設けられる第１の下地電極層５０Ａの積層方向Ｔに対応する厚みは、この部分に設けられる第１の下地電極層５０Ａの長さ方向Ｌおよび幅方向Ｗの中央部において、例えば、３μｍ以上４０μｍ以下程度であることが好ましい。
　第１の側面ＷＳ１または第２の側面ＷＳ２のうちの、少なくとも一方の面の一部にも第１の下地電極層５０Ａを設ける場合には、この部分に設けられる第１の下地電極層５０Ａの幅方向Ｗに対応する厚みは、この部分に設けられる第１の下地電極層５０Ａの長さ方向Ｌおよび積層方向Ｔの中央部において、例えば、３μｍ以上４０μｍ以下程度であることが好ましい。
　第１の主面ＴＳ１または第２の主面ＴＳ２のうちの、少なくとも一方の面の一部にも第２の下地電極層５０Ｂを設ける場合には、この部分に設けられる第２の下地電極層５０Ｂの積層方向Ｔに対応する厚みは、この部分に設けられる第２の下地電極層５０Ｂの長さ方向Ｌおよび幅方向Ｗの中央部において、例えば、３μｍ以上４０μｍ以下程度であることが好ましい。
　第１の側面ＷＳ１または第２の側面ＷＳ２のうちの、少なくとも一方の面の一部にも第２の下地電極層５０Ｂを設ける場合には、この部分に設けられる第２の下地電極層５０Ｂの幅方向Ｗに対応する厚みは、この部分に設けられる第２の下地電極層５０Ｂの長さ方向Ｌおよび積層方向Ｔの中央部において、例えば、３μｍ以上４０μｍ以下程度であることが好ましい。
　なお、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層に限らない。第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、焼き付け層、導電性樹脂層、薄膜層等から選ばれる少なくとも１つを含む。例えば、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂは、薄膜層であってもよい。薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成される。薄膜層は、金属粒子が堆積された１０μｍ以下の層である。
　第１のめっき層６０Ａは、第１の下地電極層５０Ａを覆うように配置されている。
　第２のめっき層６０Ｂは、第２の下地電極層５０Ｂを覆うように配置されている。
　第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕなどから選ばれる少なくとも１つを含んでいてもよい。第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、それぞれ複数層により形成されていてもよい。第１のめっき層６０Ａおよび第２のめっき層６０Ｂは、Ｎｉめっき層の上にＳｎめっき層が形成された２層構造が好ましい。
　第１のめっき層６０Ａは、第１の下地電極層５０Ａを覆うように配置されている。本実施形態においては、第１のめっき層６０Ａは、第１のＮｉめっき層６１Ａと、第１のＮｉめっき層６１Ａ上に位置する第１のＳｎめっき層６２Ａと、を有する。
　第２のめっき層６０Ｂは、第２の下地電極層５０Ｂを覆うように配置されている。本実施形態においては、第２のめっき層６０Ｂは、第２のＮｉめっき層６１Ｂと、第２のＮｉめっき層６１Ｂ上に位置する第２のＳｎめっき層６２Ｂと、を有する。
　Ｎｉめっき層は、積層セラミックコンデンサ１を実装する際に、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂがはんだによって侵食されることを防止する。また、Ｓｎめっき層は、積層セラミックコンデンサ１を実装する際に、はんだの濡れ性を向上させる。これにより、積層セラミックコンデンサ１の実装を容易にする。第１のＮｉめっき層６１Ａ、第１のＳｎめっき層６２Ａ、第２のＮｉめっき層６１Ｂおよび第２のＳｎめっき層６２Ｂのそれぞれの厚みは、２μｍ以上１０μｍ以下であることが好ましい。
　なお、本実施形態の外部電極４０は、例えば、導電性粒子と熱硬化性樹脂を含む導電性樹脂層を有していてもよい。導電性樹脂層は、焼き付け層を覆うように配置されてもよい。導電性樹脂層が焼き付け層を覆うように配置される場合、導電性樹脂層は、焼き付け層とめっき層（第１のめっき層６０Ａ、第２のめっき層６０Ｂ）との間に配置される。導電性樹脂層は、焼き付け層上を完全に覆っていてもよいし、焼き付け層の一部を覆っていてもよい。
　熱硬化性樹脂を含む導電性樹脂層は、例えば、めっき膜や導電性ペーストの焼成物からなる導電層よりも柔軟性に富んでいる。このため、積層セラミックコンデンサ１に物理的な衝撃や熱サイクルに起因する衝撃が加わった場合であっても、導電性樹脂層は、緩衝層として機能する。よって、導電性樹脂層は、積層セラミックコンデンサ１のクラック発生を抑制する。
　導電性粒子を構成する金属は、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたは、それらを含む合金であってもよい。導電性粒子は、好ましくはＡｇを含む。導電性粒子は、例えばＡｇの金属粉である。Ａｇは、金属の中でもっとも比抵抗が低いため、電極材料に適している。また、Ａｇは貴金属であるため、酸化しにくく、対候性が高い。よって、Ａｇの金属粉は、導電性粒子として好適である。
　また、導電性粒子は、表面がＡｇコーティングされた金属粉であってもよい。金属粉の表面にＡｇコーティングされたものを使用する際には、金属粉は、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたはそれらの合金粉であることが好ましい。Ａｇの特性は保ちつつ、母材の金属を安価なものにするために、Ａｇコーティングされた金属粉を用いることが好ましい。
　さらに、導電性粒子は、Ｃｕ、Ｎｉに酸化防止処理を施したものであってもよい。また、導電性粒子は、金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングした金属粉であってもよい。金属粉の表面にＳｎ、Ｎｉ、Ｃｕをコーティングされたものを使用する際には、金属粉は、Ａｇ、Ｃｕ、Ｎｉ、Ｓｎ、Ｂｉまたはそれらの合金粉であることが好ましい。
　導電性粒子の形状は、特に限定されない。導電性粒子は、球形状、扁平状などの形状を有するものを用いることができるが、球形状金属粉と扁平状金属粉とを混合して用いることが好ましい。
　導電性樹脂層に含まれる導電性粒子は、主に導電性樹脂層の通電性を確保する役割を担う。具体的には、複数の導電性粒子どうしが接触することにより、導電性樹脂層内部に通電経路が形成される。
　導電性樹脂層を構成する樹脂は、例えば、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの公知の種々の熱硬化性樹脂から選ばれる少なくとも１つを含んでいてもよい。その中でも、耐熱性、耐湿性、密着性などに優れたエポキシ樹脂は、最も適切な樹脂の１つである。また、導電性樹脂層の樹脂は、熱硬化性樹脂とともに、硬化剤を含むことが好ましい。ベース樹脂としてエポキシ樹脂を用いる場合、エポキシ樹脂の硬化剤は、フェノール系、アミン系、酸無水物系、イミダゾール系、活性エステル系、アミドイミド系など公知の種々の化合物であってもよい。
　なお、導電性樹脂層は、複数層で形成されていてもよい。導電性樹脂層の最も厚い部分の厚みは、１０μｍ以上１５０μｍ以下であることが好ましい。
　なお、第１の下地電極層５０Ａおよび第２の下地電極層５０Ｂを設けずに、積層体１０上に後述の第１のめっき層６０Ａおよび第２のめっき層６０Ｂが直接配置される構成であってもよい。すなわち、積層セラミックコンデンサ１は、第１の内部電極層３１と、第２の内部電極層３２とに、直接電気的に接続されるめっき層を含む構成であってもよい。このような場合、前処理として積層体１０の表面に触媒を配設した後で、めっき層が形成されてもよい。
　この場合においても、めっき層は、複数層であることが好ましい。下層めっき層および上層めっき層はそれぞれ、例えば、Ｃｕ、Ｎｉ、Ｓｎ、Ｐｂ、Ａｕ、Ａｇ、Ｐｄ、ＢｉまたはＺｎなどから選ばれる少なくとも１種の金属またはこれらの金属を含む合金を含むことが好ましい。下層めっき層は、はんだバリア性能を有するＮｉを用いて形成されることがより好ましい。上層めっき層は、はんだ濡れ性が良好なＳｎまたはＡｕを用いて形成されることがより好ましい。なお、例えば、第１の内部電極層３１および第２の内部電極層３２がＮｉを用いて形成される場合は、下層めっき層は、Ｎｉと接合性のよいＣｕを用いて形成されることが好ましい。なお、上層めっき層は必要に応じて形成されればよく、外部電極４０は、下層めっき層のみで構成されてもよい。また、めっき層は、上層めっき層を最外層としてもよいし、上層めっき層の表面にさらに他のめっき層を形成してもよい。
　下地電極層を設けずに配置するめっき層の１層あたりの厚みは、２μｍ以上１０μｍ以下であることが好ましい。なお、めっき層は、ガラスを含まないことが好ましい。めっき層の単位体積あたりの金属割合は、９９体積％以上であることが好ましい。
　なお、めっき層を積層体１０上に直接形成する場合は、下地電極層の厚みを削減することができる。よって、下地電極層の厚みを削減した分、積層セラミックコンデンサ１の高さ方向Ｔの寸法を低減させて、積層セラミックコンデンサ１の低背化を図ることができる。あるいは、下地電極層の厚みを削減した分、第１の内部電極層３１および第２の内部電極層３２の間に挟まれる誘電体層２０の厚みを厚くし、素体厚みの向上を図ることができる。このように、めっき層を積層体１０上に直接形成することで、積層セラミックコンデンサの設計自由度を向上させることができる。
　以上が実施形態に係る積層セラミックコンデンサ１の基本構成である。なお、積層体１０と外部電極４０とを含む積層セラミックコンデンサ１の長さ方向の寸法をＬ寸法とすると、Ｌ寸法は、０．２ｍｍ以上６ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１の積層方向の寸法をＴ寸法とすると、Ｔ寸法は、０．０５ｍｍ以上５ｍｍ以下であることが好ましい。また、積層セラミックコンデンサ１の幅方向の寸法をＷ寸法とすると、Ｗ寸法は、０．１ｍｍ以上５ｍｍ以下であることが好ましい。
　ここで、本願発明者は、検討、実験、シミュレーションの積み重ねにより、積層セラミックコンデンサとしての総合的な品質を高めるために、内部電極層のカバレッジを適切な状態にすることが望ましいという知見を得た。この点について、以下に説明する。積層セラミックコンデンサにおいては、容量密度向上のために内部電極層のカバレッジを高める技術確立が進められている。なお、カバレッジは、誘電体層に対する内部電極層の被覆率とも称される。本願発明者は、上述の検討等の積み重ねにより、カバレッジの向上が、内部電極層と外部電極との接続性向上にも寄与するという知見を得た。一方、内部電極層のカバレッジが適切に設定されていないと、製造時の焼成工程により残留応力が増大するという問題や、電圧印加時の電歪効果による応力が増大するという問題を有することについても知見を得た。これらの応力が増大すると、積層セラミックコンデンサとしての構造が破壊されやすくなる可能性がある。
　図５Ａは、図２のＲ１で示す部分を模式的に示す拡大断面図である。図５Ｂは、図２のＲ２で示す部分を模式的に示す拡大断面図である。図５Ａおよび図５Ｂは、ＬＴ断面の一部である。図５Ａおよび図５Ｂにおいては、積層体１０における誘電体層２０、第１の内部電極層３１、および第２の内部電極層３２と、第１の外部電極４０Ａと、第２の外部電極４０Ｂとが示されている。
　第１の内部電極層３１は、その一方端部が第１の端面ＬＳ１に引き出されて第１の外部電極４０Ａと接続する第１の引き出し部３１Ｂと、第１の引き出し部３１Ｂに接続され、積層方向Ｔに隣り合って配置された第２の内部電極層３２と対向する第１の対向部３１Ａとを有する。
　第２の内部電極層３２は、その一方端部が第２の端面ＬＳ２に引き出されて第２の外部電極４０Ｂと接続する第２の引き出し部３２Ｂと、第２の引き出し部３２Ｂに接続され、積層方向Ｔに隣り合って配置された第１の内部電極層３１と対向する第２の対向部３２Ａとを有する。
　第１の引き出し部３１Ｂは、第１の外部電極４０Ａとの接続部近傍の第１の外部電極側領域３１ＢＢと、第１の対向部３１Ａとの接続部近傍の第１の対向部側領域３１ＢＣと、第１の外部電極側領域３１ＢＢと第１の対向部側領域３１ＢＣとの間にある第１の中間領域３１ＢＡと、を有する。
　第２の引き出し部３２Ｂは、第２の外部電極４０Ｂとの接続部近傍の第２の外部電極側領域３２ＢＢと、第２の対向部３２Ａとの接続部近傍の第２の対向部側領域３２ＢＣと、第２の外部電極側領域３２ＢＢと第２の対向部側領域３２ＢＣとの間にある第２の中間領域３２ＢＡと、を有する。
　第１の中間領域３１ＢＡは、第１の引き出し部３１Ｂの長さ方向中央部に位置し、第１の引き出し部３１Ｂの長さ方向Ｌの長さの６０％以上８０％以下の長さであることが好ましい。第２の中間領域３２ＢＡは、第１の引き出し部の長さ方向中央部に位置し、第１の引き出し部の長さ方向Ｌの長さの６０％以上８０％以下の長さであることが好ましい。
　第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジよりも低く、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジよりも低い。これにより、容量密度を確保し、内部電極層と外部電極との接続性を維持しつつ、電圧印加時の電歪効果による応力集中を低減することができる。
　さらに、第１の対向部側領域３１ＢＣおよび第２の対向部側領域３２ＢＣのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高い。これにより、内部電極層の対向部と引き出し部の接続部付近において、誘電体層と内部電極層の線膨張係数差に起因する焼成時の応力集中を低減することができる。
　第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、５５％以上であることが好ましい。本実施形態の積層セラミックコンデンサ１を製造する上で、このような構成であれば、加工上の困難性が生じにくい。
　第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、８０％以下であることが好ましい。これにより、電圧印加時の電歪効果による応力集中をより低減することができる。
　第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高く、かつ６８％以上であることが好ましい。これにより、より確実に外部電極との接続性が維持される。
　第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高く、かつ８８％以下であってもよい。
　第１の対向部側領域３１ＢＣおよび第２の対向部側領域３２ＢＣのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高く、かつ６８％以上であることが好ましい。これにより、電圧印加時の電歪効果による応力集中をより低減することができ、さらに誘電体層と内部電極層の線膨張係数差に起因する焼成時の応力集中をより低減することができる。
　第１の対向部側領域３１ＢＣおよび第２の対向部側領域３２ＢＣのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高く、かつ８８％以下であってもよい。
　第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高く、かつ７５％以上であることが好ましい。これにより、容量密度を確保しつつ、本実施形態の効果が得られる。
　第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高く、かつ８８％以下であってもよい。
　第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジの６０％以上９０％以下程度であることが好ましく、６０％以上８３％以下程度であることがより好ましい。
　第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、第１の対向部側領域３１ＢＣおよび第２の対向部側領域３２ＢＣのカバレッジの６０％以上９０％以下程度であることが好ましく、６０％以上８３％以下程度であることがより好ましい。
　第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジの６０％以上９０％以下程度であることが好ましく、６０％以上８３％以下程度であることがより好ましい。
　第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジを必要以上に下げても、電圧印加時の電歪効果による応力集中の低減効果は限定的になる。また、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジを下げ過ぎると、バランスが崩れて残留応力が発生し得る。上記範囲内であれば、適切に本実施形態の効果を得ることができる。
　なお、第１の外部電極側領域３１ＢＢのカバレッジと、第１の対向部側領域３１ＢＣのカバレッジと、第１の対向部３１Ａのカバレッジは、略同じであることが好ましい。第２の外部電極側領域３２ＢＢのカバレッジと、第２の対向部側領域３２ＢＣのカバレッジと、第２の対向部３２Ａのカバレッジは、略同じであることが好ましい。これにより、全体のバランスが崩れて残留応力が発生するような状況が生じにくくなる。
　本実施形態の積層セラミックコンデンサ１によれば、容量密度を確保し、内部電極層と外部電極との接続性を維持しつつ、電圧印加時の電歪効果による応力集中を低減することができ、さらに誘電体層と内部電極層の線膨張係数差に起因する焼成時の応力集中を低減することができる。
（第２実施形態）
　以下、第２実施形態に係る積層セラミックコンデンサ１について説明する。なお、以下の説明において、第１実施形態と同じ構成については、同じ符号を付し、また詳細な説明を省略する。図６Ａは、第２実施形態に係る積層セラミックコンデンサ１における図２のＲ１で示す部分を模式的に示す拡大断面図である。図６Ｂは、第２実施形態に係る積層セラミックコンデンサ１における図２のＲ２で示す部分を模式的に示す拡大断面図である。図６Ａおよび図６Ｂは、ＬＴ断面の一部である。図６Ａおよび図６Ｂにおいては、積層体１０における誘電体層２０、第１の内部電極層３１、および第２の内部電極層３２と、第１の外部電極４０Ａと、第２の外部電極４０Ｂとが示されている。
　本実施形態においては、第１の対向部側領域３１ＢＣのカバレッジは、第１の中間領域３１ＢＡのカバレッジと略同じであり、第２の対向部側領域３２ＢＣのカバレッジは、第２の中間領域３２ＢＡのカバレッジと略同じである。このような構成によっても、第１実施形態よりはやや応力が発生し得る可能性があるものの、容量密度を確保し、内部電極層と外部電極との接続性を維持しつつ、電圧印加時の電歪効果による応力集中を低減し、誘電体層と内部電極層の線膨張係数差に起因する焼成時の応力集中を低減することができる。
　次いで、各実施形態における、誘電体層２０に対する内部電極層３０の被覆率としてのカバレッジの測定方法について説明する。
　まず、積層体１０の積層方向Ｔにおける中央部に位置する内部電極層３０と誘電体層２０とを電界剥離により引き剥がすことにより内部電極層３０を露出させる。次に、内部電極層３０の各領域（領域３１Ａ、３１ＢＡ、３１ＢＢ、３１ＢＣ、３２Ａ、３２ＢＡ、３２ＢＢ、３２ＢＣ）が測定対象範囲として設定され、レーザー顕微鏡観察が行われる。ここで、測定対象範囲は、例えば２５μｍ×２５μｍの範囲に設定される。なお、第１の内部電極層３１を露出させた場合は、まず、第１の内部電極層３１の各領域（領域３１Ａ、３１ＢＡ、３１ＢＢ、３１ＢＣ）が測定対象範囲として設定され、レーザー顕微鏡観察が行われる。その後、ＦＩＢ（集束イオンビーム）加工により、第２の内部電極層３２を露出させる。そして、第２の内部電極層３２の各領域（領域３２Ａ、３２ＢＡ、３２ＢＢ、３２ＢＣ）が上述の測定対象範囲として設定され、レーザー顕微鏡観察が行われる。なお、レーザー顕微鏡観察を行った後に、第１の内部電極層３１のレーザー顕微鏡観察を行ってもよい。
　その後、レーザー顕微鏡画像の解析により、測定対象範囲における内部電極層３０の領域が識別される。その後、分析対象範囲の面積と、内部電極層３０の領域の面積に基づき、下記の式（１）により、誘電体層２０に対する内部電極層３０の被覆率がカバレッジとしてが算出される。
カバレッジ（％）＝（内部電極層の面積／分析対象範囲の面積）×１００・・・（１）
　中間領域のカバレッジは、第１の中間領域３１ＢＡの値と第２の中間領域３２ＢＡの値の平均値により算出される。第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、引き出し部の幅方向Ｗおよび長さ方向Ｌの真ん中の位置において測定される。
　外部電極側領域のカバレッジは、第１の外部電極側領域３１ＢＢの値と第２の外部電極側領域３２ＢＢの値の平均値により算出される。第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジは、積層体の端面位置から、積層体の中心方向に向かって引き出し部の長さ方向Ｌの長さの７％の位置であって、幅方向Ｗの真ん中の位置において測定される。
　対向部側領域のカバレッジは、第１の対向部側領域３１ＢＣの値と第２の対向部側領域３２ＢＣの値の平均値により算出される。第１の対向部側領域および第２の対向部側領域のカバレッジは、対向部と引き出し部の境界位置から、積層体の端面方向に向かって引き出し部の長さ方向Ｌの長さの７％の位置であって、幅方向Ｗの真ん中の位置において測定される。
　対向部のカバレッジは、第１の内部電極層の第１の対向部３１Ａの値と、第２の内部電極層の第２の対向部３２Ａの値の平均値により算出される。第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジは、対向部の幅方向Ｗおよび長さ方向Ｌの真ん中の位置において測定される。
　次に、本実施形態の積層セラミックコンデンサ１の製造方法について説明する。本実施形態の積層セラミックコンデンサ１は、上述した要件を満足する限り、その製造方法は限定されない。しかしながら好適な製造方法は、以下の工程を備える。各工程の詳細を以下に説明する。
　誘電体層２０用の誘電体シートと、内部電極層３０用の導電性ペーストを準備する。誘電体層２０用の誘電体シートおよび内部電極層３０用の導電性ペーストは、いずれもバインダおよび溶剤を含む。バインダおよび溶剤は、公知のものであってよい。導電性材料からなるペーストは、例えば、金属粉末に有機バインダおよび有機溶剤が加えられたものである。
　誘電体シート上に、内部電極層３０用の導電性ペーストを、例えば、スクリーン印刷やグラビア印刷などにより、本実施形態の内部電極層３０の形状になるようにパターン設計された印刷版を用いて印刷する。これにより、第１の内部電極層３１のパターンが形成された誘電体シートと、第２の内部電極層３２のパターンが形成された誘電体シートが準備される。このとき、カバレッジを調整したい箇所に塗布する導電性ペーストの厚みを調整することにより、内部電極層の各領域のカバレッジを所望の値に調整する。
　内部電極層３０のパターンが印刷されていない誘電体シートを所定枚数積層することにより、第１の主面ＴＳ１側の第１の主面側外層部１２となる部分を形成する。その上に、第１の内部電極層３１のパターンが印刷された誘電体シートおよび第２の内部電極層３２のパターンが印刷された誘電体シートを順次交互に積層して、内層部１１となる部分を形成する。この内層部１１となる部分の上に、内部電極層３０のパターンが印刷されていない誘電体シートを所定枚数積層して、第２の主面ＴＳ２側の第２の主面側外層部１３となる部分を形成する。これにより、積層シートを得る。
　次いで、積層シートを、静水圧プレスなどの手段によって積層方向にプレスすることにより、積層ブロックを作製する。
　次いで、積層ブロックを所定のサイズにカットして個片化することにより、複数の積層チップを得る。この後、バレル研磨などにより積層チップを研磨して、角部および稜線部に丸みをつけてもよい。
　次いで、積層チップを焼成して積層体１０を得る。このときの焼成温度は、誘電体層２０や内部電極層３０の材料にもよるが、例えば９００℃以上１４００℃以下であることが好ましい。
　積層体１０の両端面に、下地電極層５０となる導電性ペーストを塗布する。本実施形態においては、下地電極層５０は、焼き付け層である。焼き付け層は、ガラス成分と金属とを含む導電性ペーストを、例えばディッピングなどの方法によって積層体１０に塗布し、その後、焼き付け処理を行うことにより形成できる。このときの焼き付け処理の温度は、７００℃以上９００℃以下であることが好ましい。
　なお、焼成前の積層チップと、積層チップに塗布した導電性ペーストとを同時に焼成してもよい。その場合、焼き付け層は、ガラス成分の代わりにセラミック材料を添加したものを焼き付けて形成することが好ましい。このとき、添加するセラミック材料として、誘電体層２０と同種のセラミック材料を用いることが特に好ましい。この場合は、焼成前の積層チップに対して、導電性ペーストを塗布し、積層チップと積層チップに塗布した導電性ペーストを同時に焼き付けて、焼き付け層が形成された積層体１０を形成する。
　その後、焼き付け層からなる下地電極層５０の表面に、めっき層を形成する。本実施形態においては、第１の下地電極層５０Ａの表面に、第１のめっき層６０Ａを形成する。また、第２の下地電極層５０Ｂの表面に、第２のめっき層６０Ｂを形成する。本実施形態では、めっき層として、Ｎｉめっき層およびＳｎめっき層が形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきは、めっき析出速度を向上させるために、触媒などによる前処理が必要となることから、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。Ｎｉめっき層およびＳｎめっき層は、例えばバレルめっきにより、順次形成する。
　なお、下地電極層を薄膜層で形成する場合は、マスキングなどを行うことにより、外部電極を形成したい部分に下地電極層としての薄膜層が形成される。薄膜層は、スパッタ法または蒸着法等の薄膜形成法により形成される。薄膜層は、金属粒子が堆積された１０μｍ以下の層である。
　なお、導電性樹脂層を設ける場合、導電性樹脂層は、焼き付け層を覆うように配置されてもよい。導電性樹脂層を設ける場合は、熱硬化性樹脂および金属成分を含む導電性樹脂ペーストを焼き付け層上に塗布した後、２５０～５５０℃以上の温度で熱処理する。これにより、熱硬化樹脂が熱硬化して導電性樹脂層が形成される。この熱処理時の雰囲気は、Ｎ２雰囲気であることが好ましい。また、樹脂の飛散を防ぎ、かつ、各種金属成分の酸化を防ぐため、酸素濃度は１００ｐｐｍ以下であることが好ましい。
　なお、下地電極層を設けずに、めっき層が積層体１０の内部電極層３０の露出部に直接配置されてもよい。この場合は、積層体１０の第１の端面ＬＳ１および第２の端面ＬＳ２にめっき処理が施され、内部電極層３０の露出部上にめっき層が形成される。めっき処理を行うにあたっては、電解めっき、無電解めっきのどちらを採用してもよい。ただし、無電解めっきは、めっき析出速度を向上させるために、触媒などによる前処理が必要となるため、工程が複雑化するというデメリットがある。したがって、通常は、電解めっきを採用することが好ましい。めっき工法としては、バレルめっきを採用することが好ましい。また、必要に応じて、下層めっき層の表面に形成される上層めっき層を、下層めっき層と同様の工法により形成してもよい。
　以上の製造工程により、積層セラミックコンデンサ１が製造される。
　以上説明した実施形態に係る積層セラミックコンデンサ１によれば、以下の効果を奏する。
　（１）第１実施形態に係る積層セラミックコンデンサ１は、積層された複数の誘電体層２０と積層された複数の内部電極層３０とを含み、積層方向Ｔに相対する第１の主面ＴＳ１および第２の主面ＴＳ２と、積層方向Ｔに直交する幅方向Ｗに相対する第１の側面ＷＳ１および第２の側面ＷＳ２と、積層方向Ｔおよび幅方向Ｗに直交する長さ方向Ｌに相対する第１の端面ＬＳ１および第２の端面ＬＳ２と、を含む積層体１０と、第１の端面ＬＳ１側に配置される第１の外部電極４０Ａと、第２の端面ＬＳ２側に配置される第２の外部電極４０Ｂと、を備える積層セラミックコンデンサ１であって、複数の内部電極層３０は、第１の内部電極層３１および第２の内部電極層３２を含み、第１の内部電極層３１は、その一方端部が第１の端面ＬＳ１に引き出されて第１の外部電極４０Ａと接続する第１の引き出し部３１Ｂと、第１の引き出し部３１Ｂに接続され、積層方向に隣り合って配置された第２の内部電極層３２と対向する第１の対向部３１Ａとを有し、第２の内部電極層３２は、その一方端部が第２の端面ＬＳ２に引き出されて第２の外部電極４０Ｂと接続する第２の引き出し部３２Ｂと、第２の引き出し部３２Ｂに接続され、積層方向に隣り合って配置された第１の内部電極層３１と対向する第２の対向部３２Ａとを有し、第１の引き出し部３１Ｂは、第１の外部電極４０Ａとの接続部近傍の第１の外部電極側領域３１ＢＢと、第１の対向部３１Ａとの接続部近傍の第１の対向部側領域３１ＢＣと、第１の外部電極側領域３１ＢＢと第１の対向部側領域３１ＢＣとの間にある第１の中間領域３１ＢＡと、を有し、第２の引き出し部３２Ｂは、第２の外部電極４０Ｂとの接続部近傍の第２の外部電極側領域３２ＢＢと、第２の対向部３２Ａとの接続部近傍の第２の対向部側領域３２ＢＣと、第２の外部電極側領域３２ＢＢと第２の対向部側領域３２ＢＣとの間にある第２の中間領域３２ＢＡと、を有し、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジよりも低く、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジよりも低い。
　これにより、容量密度を確保し、内部電極層と外部電極との接続性を維持しつつ、電圧印加時の電歪効果による応力集中を低減することができる。
　（２）（１）に記載の積層セラミックコンデンサ１において、第１の対向部側領域３１ＢＣおよび第２の対向部側領域３２ＢＣのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高い。
　これにより、内部電極層の対向部と引き出し部の接続部付近において、誘電体層と内部電極層の線膨張係数差に起因する焼成時の応力集中を低減することができる。
　（３）（１）または（２）に記載の積層セラミックコンデンサ１において、第１の中間領域３１ＢＡのおよび第２の中間領域３２ＢＡのカバレッジは、５５％以上である。
　本実施形態の積層セラミックコンデンサ１を製造する上で、このような構成であれば、加工上の困難性が生じにくい。
　（４）（１）～（３）に記載の積層セラミックコンデンサ１において、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジは、８０％以下である。
　これにより、電圧印加時の電歪効果による応力集中をより低減することができる。
　（５）（１）～（４）に記載の積層セラミックコンデンサ１において、第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高く、かつ６８％以上である。
　これにより、より確実に外部電極との接続性が維持される。
　（６）（１）～（５）に記載の積層セラミックコンデンサ１において、第１の対向部側領域３１ＢＣおよび第２の対向部側領域３２ＢＣのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高く、かつ６８％以上である。
　これにより、電圧印加時の電歪効果による応力集中をより低減することができ、さらに誘電体層と内部電極層の線膨張係数差に起因する焼成時の応力集中をより低減することができる。
　（７）（１）～（６）に記載の積層セラミックコンデンサ１において、第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジは、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも高く、かつ７５％以上である。
　これにより、容量密度を確保しつつ、本実施形態の効果が得られる。
実験例
＜試料作製＞
　実施形態に記載された製造方法にしたがって、内部電極層の各領域のカバレッジを調整して作製された複数のロットの積層セラミックコンデンサを各ロットの試料として作製した。その後、作製した試料を用いて、電歪による破壊発生電圧評価、クラックの発生の評価、内部電極と外部電極の接続性評価を行った。
　まず、本実施形態に記載された製造方法にしたがって、以下の仕様の積層セラミックコンデンサを実施例の試料として作製した。
・積層セラミックコンデンサの寸法：Ｌ×Ｗ×Ｔ＝３．２ｍｍ×２．５ｍｍ×２．５ｍｍ
・容量：２．２μＦ
・定格電圧：１００Ｖ
・誘電体層：ＢａＴｉＯ３
・誘電体層の厚み：１μｍ
・内部電極層：Ｎｉ
・下地電極層：導電性金属（Ｃｕ）とガラス成分を含む電極
・めっき層：Ｎｉめっき層２μｍおよびＳｎめっき層２μｍの２層構造
・内部電極の引き出し部（端面側外層部（Ｌギャップ））のＬ方向長さ：２２０μｍ
　ここで、各ロットは、異なる製造条件によって製造されたロットであり、内部電極層の各領域のカバレッジがそれぞれ調整されている。本実験例においては、内部電極層の厚みが０．５μｍ～１μｍの範囲の厚みとなるように調整し、各領域のカバレッジを調整した。実施例および比較例ごとに、各評価に用いるための試料を、必要数作製した。また、カバレッジ測定用の試料を、実施例および比較例ごとに５個作製し、５個の試料のカバレッジの測定値の平均値を、実施例および比較例のカバレッジの値として算出した。ただし、内部電極層用の導電性ペーストを本実験例における基準塗布厚みで塗布した領域については、評価結果の蓄積からカバレッジが８８％であるとして記載している。
＜電歪による破壊発生電圧の評価＞
　電歪の発生の程度により、積層セラミックコンデンサの破壊発生電圧は変化する。よって、絶縁破壊電圧（ＢＶＤ）を測定するＢＶＤ装置により、電歪の評価を行った。
　まず、積層セラミックコンデンサの各試料の外部電極をＢＤＶ測定装置の電極に設置した。
　次に、室温下において、初期電圧：０Ｖ、昇圧速度：１００Ｖ／ｓｅｃ、検知電流（不良と判断する電流値の設定）：１０ｍＡの条件で、電圧の印加を開始した。そして、検知電流を超える直前の電圧を記録し、この値を電歪破壊発生電圧とした。
　実施例および比較例ごとに、２０個の試料について評価を行い、その平均値を実施例および比較例の電歪破壊発生電圧とした。
＜クラックの発生の評価＞
　積層セラミックコンデンサの焼成時の残留応力の影響によるクラックの発生の評価においては、各ロットの積層セラミックコンデンサをそれぞれ１００個作製して実施した。
　クラックの発生の有無は、積層体の中心を通るＷＴ断面を研磨により露出させ、露出断面を光学顕微鏡にて観察することにより確認した。クラックの発生が確認された試料を、クラック発生試料（不良）としてカウントした。
＜内部電極と外部電極の接続性評価＞
　内部電極と外部電極の接続性評価においては、各ロットの積層セラミックコンデンサをそれぞれ１００個作製して実施した。
　１００個の試料について、１００Ｖの定格電圧を印加した後にただちにショートさせる急速放電試験を行った。この後静電容量を測定し、急速放電試験前の静電容量値からの低下率を求めた。このとき、低下率が５％以上であったものを、急速放電試験により内部電極と外部電極の接続部において切れがある程度生じたものとして、接続不良が発生した試料（不良）としてカウントした。
実験例１
　実験例１として、内部電極層の引き出し部の中間領域のカバレッジを振った試料を評価する実験を行った。表１に示すように、実施例１～５の試料は、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジが、第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジよりも低く、第１の中間領域３１ＢＡおよび第２の中間領域３１ＢＡＢのカバレッジが、第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジよりも低い試料である。実施例１～５の試料の中間領域のカバレッジは、８０％、７３％、６２％、５５％、４１％とし、他の領域のカバレッジは８８％とした。なお、中間領域のカバレッジのみが４１％未満となるような試料の作成は、加工上困難であった。比較対象となる比較例１～２の試料として、対向部および引き出し部のカバレッジを均一にした試料を準備した。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、電歪による破壊発生電圧の評価において、中間領域のカバレッジが外部電極側領域のカバレッジおよび対向部のカバレッジよりも低い実施例１～５の電歪破壊発生電圧は、対向部および引き出し部のカバレッジが均一である比較例２の電歪破壊電圧よりも高い値となった。
　内部電極と外部電極の接続性評価において、実施例１～５については、接続不良が発生しなかった。一方、比較例１については、接続不良が発生した。
　クラックの発生の評価において、実施例１～４については、クラックが発生しなかった。実施例５についても、クラックの発生率は極めて低かった。一方、比較例２については、実施例よりもクラック発生率が高くなった。
　なお、実施例１～５よりも対向部のカバレッジが低い比較例１においては、実施例１～５よりも容量密度が低下すると考えられる。
　以上の結果より、中間領域のカバレッジが外部電極側領域のカバレッジおよび対向部のカバレッジよりも低い実施例１～５の積層セラミックコンデンサであれば、容量密度を確保し、内部電極層と外部電極との接続性を維持しつつ、電圧印加時の電歪効果による応力集中を低減することができることが確認された。中間領域のカバレッジは、４１％以上であることが好ましく、より好ましくは５５％以上である。中間領域のカバレッジは、４１％以上８８％以下であってもよく、５５％以上８８％以下であってもよい。なお、比較例２より、中間領域を含めカバレッジが高い場合、電歪破壊発生電圧が低くなる傾向が見られた。なお、中間領域のカバレッジを低くしすぎると、焼成時の残留応力が発生する傾向が見られた。
実験例２
　実験例２として、内部電極層の引き出し部の外部電極側領域のカバレッジを振った試料を評価する実験を行った。表２に示すように、実施例１～３の試料は、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジが、第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジよりも低く、第１の中間領域３１ＢＡおよび第２の中間領域３１ＢＡＢのカバレッジが、第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジよりも低い試料である。実施例１～３の試料の中間領域のカバレッジは６２％とし、外部電極側領域のカバレッジは、８８％、７４％、６８％とした。比較例１の試料は、外部電極側領域のカバレッジが６０％となっており、第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジが、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジよりも低い試料である。
Figure JPOXMLDOC01-appb-T000002
　表２に示すように、電歪による破壊発生電圧の評価およびクラック発生の評価において、実施例１～３、比較例１について、いずれも良好な結果となった。
　しかしながら、内部電極と外部電極の接続性評価において、実施例１～３については良好な結果である一方、比較例１については接続不良が発生した。
　以上の結果より、中間領域のカバレッジが外部電極側領域のカバレッジおよび対向部のカバレッジよりも低い実施例１～３の積層セラミックコンデンサであれば、容量密度を確保し、内部電極層と外部電極との接続性を維持しつつ、電圧印加時の電歪効果による応力集中を低減することができることが確認された。外部電極側領域のカバレッジは、中間領域のカバレッジよりも高く、かつ６８％以上であることが好ましい。
実験例３
　実験例３として、内部電極層の引き出し部の対向部側領域のカバレッジを振った試料を評価する実験を行った。表３に示すように、実施例１～４の試料は、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジが、第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジよりも低く、第１の中間領域３１ＢＡおよび第２の中間領域３１ＢＡＢのカバレッジが、第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジよりも低い試料である。実施例１～４の試料の中間領域のカバレッジは６２％とし、対向部側領域のカバレッジは、８８％、７５％、６８％、６４％とした。
Figure JPOXMLDOC01-appb-T000003
　表３に示すように、電歪による破壊発生電圧の評価、内部電極と外部電極の接続性評価において、実施例１～４について、いずれも良好な結果となった。
　クラックの発生の評価において、実施例１～３については、クラックが発生しなかった。実施例４についても、クラックの発生率は極めて低かった。
　以上の結果より、中間領域のカバレッジが外部電極側領域のカバレッジおよび対向部のカバレッジよりも低い実施例１～４の積層セラミックコンデンサであれば、容量密度を確保し、内部電極層と外部電極との接続性を維持しつつ、電圧印加時の電歪効果による応力集中を低減することができることが確認された。対向部側領域のカバレッジは、中間領域のカバレッジよりも高く、かつ６４％以上が好ましく、より好ましくは６８％以上である。なお、対向部側領域のカバレッジを低くすると、焼成時の残留応力が発生する傾向が見られた。
実験例４
　実験例４として、内部電極層の対向部のカバレッジを振った試料を評価する実験を行った。表４に示すように、実施例１～３の試料は、第１の中間領域３１ＢＡおよび第２の中間領域３２ＢＡのカバレッジが、第１の外部電極側領域３１ＢＢおよび第２の外部電極側領域３２ＢＢのカバレッジよりも低く、第１の中間領域３１ＢＡおよび第２の中間領域３１ＢＡＢのカバレッジが、第１の対向部３１Ａおよび第２の対向部３２Ａのカバレッジよりも低い試料である。実施例１～３の試料の中間領域のカバレッジは６２％とし、対向部のカバレッジは、８８％、７５％、７１％とした。
Figure JPOXMLDOC01-appb-T000004
　表４に示すように、電歪による破壊発生電圧の評価、内部電極と外部電極の接続性評価において、実施例１～３について、いずれも良好な結果となった。
　クラックの発生の評価において、実施例１～２については、クラックが発生しなかった。実施例３についても、クラックの発生率は極めて低かった。
　以上の結果より、中間領域のカバレッジが外部電極側領域のカバレッジおよび対向部のカバレッジよりも低い実施例１～３の積層セラミックコンデンサであれば、容量密度を確保し、内部電極層と外部電極との接続性を維持しつつ、電圧印加時の電歪効果による応力集中を低減することができることが確認された。対向部のカバレッジは、中間領域のカバレッジよりも高く、かつ７１％以上が好ましく、より好ましくは７５％以上である。なお、対向部のカバレッジを低くすると、焼成時の残留応力が発生する傾向が見られた。
　以上、本発明の実施形態について説明したが、本発明は実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の態様で実施することが可能である。本発明は以下の組み合わせを含む。
　＜１＞積層された複数の誘電体層と積層された複数の内部電極層とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、前記第１の端面側に配置される第１の外部電極と、前記第２の端面側に配置される第２の外部電極と、を備える積層セラミックコンデンサであって、前記複数の内部電極層は、第１の内部電極層および第２の内部電極層を含み、前記第１の内部電極層は、その一方端部が前記第１の端面に引き出されて前記第１の外部電極と接続する第１の引き出し部と、前記第１の引き出し部に接続され、積層方向に隣り合って配置された前記第２の内部電極層と対向する第１の対向部とを有し、前記第２の内部電極層は、その一方端部が前記第２の端面に引き出されて前記第２の外部電極と接続する第２の引き出し部と、前記第２の引き出し部に接続され、積層方向に隣り合って配置された前記第１の内部電極層と対向する第２の対向部とを有し、前記第１の引き出し部は、前記第１の外部電極との接続部近傍の第１の外部電極側領域と、前記第１の対向部との接続部近傍の第１の対向部側領域と、前記第１の外部電極側領域と前記第１の対向部側領域との間にある第１の中間領域と、を有し、前記第２の引き出し部は、前記第２の外部電極との接続部近傍の第２の外部電極側領域と、前記第２の対向部との接続部近傍の第２の対向部側領域と、前記第２の外部電極側領域と前記第２の対向部側領域との間にある第２の中間領域と、を有し、前記第１の中間領域および前記第２の中間領域のカバレッジは、前記第１の外部電極側領域および前記第２の外部電極側領域のカバレッジよりも低く、前記第１の中間領域および前記第２の中間領域のカバレッジは、前記第１の対向部および前記第２の対向部のカバレッジよりも低い、積層セラミックコンデンサ。
　＜２＞前記第１の対向部側領域および前記第２の対向部側領域のカバレッジは、前記第１の中間領域および前記第２の中間領域のカバレッジよりも高い、＜１＞に記載の積層セラミックコンデンサ。
　＜３＞前記第１の中間領域のおよび前記第２の中間領域のカバレッジは、５５％以上である、＜１＞または＜２＞に記載の積層セラミックコンデンサ。
　＜４＞前記第１の中間領域および前記第２の中間領域のカバレッジは、８０％以下である、＜１＞～＜３＞に記載の積層セラミックコンデンサ。
　＜５＞前記第１の外部電極側領域および前記第２の外部電極側領域のカバレッジは、前記第１の中間領域および前記第２の中間領域のカバレッジよりも高く、かつ６８％以上である、＜１＞～＜４＞に記載の積層セラミックコンデンサ。
　＜６＞前記第１の対向部側領域および前記第２の対向部側領域のカバレッジは、前記第１の中間領域および前記第２の中間領域のカバレッジよりも高く、かつ６８％以上である、＜１＞～＜５＞に記載の積層セラミックコンデンサ。
　＜７＞前記第１の対向部および前記第２の対向部のカバレッジは、前記第１の中間領域および前記第２の中間領域のカバレッジよりも高く、かつ７５％以上である、＜１＞～＜６＞に記載の積層セラミックコンデンサ。
　１　積層セラミックコンデンサ
　１０　積層体
　２０　誘電体層
　３０　内部電極層
　３１　第１の内部電極層
　３１Ａ　第１の対向部
　３１Ｂ　第１の引き出し部
　３１ＢＡ　第１の中間領域
　３１ＢＢ　第１の外部電極側領域
　３１ＢＣ　第１の対向部側領域
　３２　第２の内部電極層
　３２Ａ　第２の対向部
　３２Ｂ　第２の引き出し部
　３２ＢＡ　第２の中間領域
　３２ＢＢ　第２の外部電極側領域
　３２ＢＣ　第２の対向部側領域
　４０　外部電極
　４０Ａ　第１の外部電極
　４０Ｂ　第２の外部電極
　５０　下地電極層
　５０Ａ　第１の下地電極層
　５０Ｂ　第２の下地電極層
　Ｌ　長さ方向
　Ｔ　積層方向
　Ｗ　幅方向
　ＬＳ１　第１の端面
　ＬＳ２　第２の端面
　ＴＳ１　第１の主面
　ＴＳ２　第２の主面
　ＷＳ１　第１の側面
　ＷＳ２　第２の側面

Claims (7)

  1. 　積層された複数の誘電体層と積層された複数の内部電極層とを含み、積層方向に相対する第１の主面および第２の主面と、積層方向に直交する幅方向に相対する第１の側面および第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を含む積層体と、
    　前記第１の端面側に配置される第１の外部電極と、
    　前記第２の端面側に配置される第２の外部電極と、
    を備える積層セラミックコンデンサであって、
    　前記複数の内部電極層は、第１の内部電極層および第２の内部電極層を含み、
    　前記第１の内部電極層は、その一方端部が前記第１の端面に引き出されて前記第１の外部電極と接続する第１の引き出し部と、前記第１の引き出し部に接続され、積層方向に隣り合って配置された前記第２の内部電極層と対向する第１の対向部とを有し、
    　前記第２の内部電極層は、その一方端部が前記第２の端面に引き出されて前記第２の外部電極と接続する第２の引き出し部と、前記第２の引き出し部に接続され、積層方向に隣り合って配置された前記第１の内部電極層と対向する第２の対向部とを有し、
    　前記第１の引き出し部は、前記第１の外部電極との接続部近傍の第１の外部電極側領域と、前記第１の対向部との接続部近傍の第１の対向部側領域と、前記第１の外部電極側領域と前記第１の対向部側領域との間にある第１の中間領域と、を有し、
    　前記第２の引き出し部は、前記第２の外部電極との接続部近傍の第２の外部電極側領域と、前記第２の対向部との接続部近傍の第２の対向部側領域と、前記第２の外部電極側領域と前記第２の対向部側領域との間にある第２の中間領域と、を有し、
    　前記第１の中間領域および前記第２の中間領域のカバレッジは、前記第１の外部電極側領域および前記第２の外部電極側領域のカバレッジよりも低く、
    　前記第１の中間領域および前記第２の中間領域のカバレッジは、前記第１の対向部および前記第２の対向部のカバレッジよりも低い、積層セラミックコンデンサ。
  2. 　前記第１の対向部側領域および前記第２の対向部側領域のカバレッジは、前記第１の中間領域および前記第２の中間領域のカバレッジよりも高い、請求項１に記載の積層セラミックコンデンサ。
  3. 　前記第１の中間領域のおよび前記第２の中間領域のカバレッジは、５５％以上である、請求項１または請求項２に記載の積層セラミックコンデンサ。
  4. 　前記第１の中間領域および前記第２の中間領域のカバレッジは、８０％以下である、請求項１～３のいずれか１項に記載の積層セラミックコンデンサ。
  5. 　前記第１の外部電極側領域および前記第２の外部電極側領域のカバレッジは、前記第１の中間領域および前記第２の中間領域のカバレッジよりも高く、かつ６８％以上である、請求項１～４のいずれか１項に記載の積層セラミックコンデンサ。
  6. 　前記第１の対向部側領域および前記第２の対向部側領域のカバレッジは、前記第１の中間領域および前記第２の中間領域のカバレッジよりも高く、かつ６８％以上である、請求項１～５のいずれか１項に記載の積層セラミックコンデンサ。
  7. 　前記第１の対向部および前記第２の対向部のカバレッジは、前記第１の中間領域および前記第２の中間領域のカバレッジよりも高く、かつ７５％以上である、請求項１～６のいずれか１項に記載の積層セラミックコンデンサ。
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