WO2024257450A1 - 積層セラミック部品 - Google Patents

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WO2024257450A1
WO2024257450A1 PCT/JP2024/014055 JP2024014055W WO2024257450A1 WO 2024257450 A1 WO2024257450 A1 WO 2024257450A1 JP 2024014055 W JP2024014055 W JP 2024014055W WO 2024257450 A1 WO2024257450 A1 WO 2024257450A1
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WO
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plating film
film
thickness
external electrode
multilayer ceramic
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PCT/JP2024/014055
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English (en)
French (fr)
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浩亨 渡辺
賢一 林
俊裕 鈴木
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Murata Manufacturing Co Ltd
Original Assignee
Murata Manufacturing Co Ltd
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Publication date
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    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/002—Details
    • H01G4/228—Terminals
    • H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
    • H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to multilayer ceramic components, in particular multilayer ceramic capacitors.
  • the external electrodes have a base electrode and a plating film
  • the plating film consists of a Ni plating film covering the base electrode and a Sn plating film covering the Ni plating film.
  • the base electrode, Ni plating film, and Sn plating film have a certain thickness.
  • the base electrode layer in Patent Document 1 is designed to be thick enough to ensure connection reliability with the internal electrode layer provided inside the laminate, the Ni plating film covering the base electrode layer is designed to be thick enough to prevent solder erosion during mounting, and the Sn plating film covering the Ni plating film is designed to be thick enough to ensure solder wettability.
  • the cases in which multilayer ceramic capacitors are mounted have become smaller, and the area in which multilayer ceramic capacitors can be mounted has decreased in these smaller cases.
  • the size of the multilayer ceramic capacitors has to be reduced, but reducing the size of the inner layer makes it difficult to ensure the desired capacitance.
  • the thickness of the base electrode layer and the Ni plating film and Sn plating film, which do not contribute to capacitance formation poses an issue with mountability in smaller cases.
  • the present invention aims to provide a multilayer ceramic capacitor that ensures connection reliability and has an external electrode thickness that does not impede mountability, even when the housing in which the multilayer ceramic capacitor is mounted is miniaturized.
  • the multilayer ceramic component of the present invention is a multilayer ceramic component having a laminate including a plurality of laminated dielectric layers and a plurality of internal electrode layers, the laminate having a first main surface and a second main surface that face each other in the lamination direction, a first side surface and a second side surface that face each other in a width direction perpendicular to the lamination direction, and a first end surface and a second end surface that face each other in a length direction perpendicular to the lamination direction and the width direction, and an external electrode provided on the first end surface and the second end surface and connected to the internal electrode layer, the external electrode extending to the first main surface and the second main surface, and comprising an undercoat film in contact with the internal electrode layer, an inner plating film in contact with the undercoat film, and an inner plating and an outer plating film in contact with the film, the thickness of the base film is greater than that of the inner plating film and the outer plating film, the thickness of the base film is 1.4 to 3.0 times the thickness of the
  • the present invention makes it possible to provide a multilayer ceramic component that ensures connection reliability and has an external electrode thickness that does not impede mountability, even when the housing in which the multilayer ceramic component is mounted is miniaturized.
  • FIG. 1 is a perspective view of a multilayer ceramic part according to an embodiment of the present invention.
  • 2 is a cross-sectional view taken along line II in FIG. 1.
  • 2 is a cross-sectional view taken along line IIA-IIA in FIG. 1. This is a cross-sectional view taken along line IIB-IIB in FIG.
  • FIG. 1 is a perspective view showing the multilayer ceramic component 1 of the present embodiment.
  • the multilayer ceramic component 1 includes a laminate 2 and external electrodes 20.
  • the external electrodes 20 include a first external electrode 20a and a second external electrode 20b.
  • the drawings show an L direction, a W direction, and a T direction.
  • the L direction is the length direction L of the multilayer ceramic component 1.
  • the W direction is the width direction W of the multilayer ceramic component 1.
  • the T direction is the stacking direction T of the multilayer ceramic component 1.
  • the cross section shown in FIG. 2 is called an LT cross section, and the cross sections shown in FIGS. 3A and 3B are called WT cross sections.
  • the length direction L, the width direction W, and the stacking direction T do not necessarily have to be perpendicular to each other.
  • the length direction L, the width direction W, and the stacking direction T may intersect each other.
  • the laminate 2 has a substantially rectangular parallelepiped shape.
  • the laminate 2 has two main surfaces 3, two side surfaces 4, and two end surfaces 5.
  • the main surfaces 3 are surfaces facing the stacking direction T.
  • the side surfaces 4 are surfaces facing the width direction W.
  • the end surfaces 5 are surfaces facing the length direction L.
  • One of the two main surfaces 3 is a first main surface 3a, and the other is a second main surface 3b.
  • One of the two side surfaces 4 is a first side surface 4a, and the other is a second side surface 4b.
  • One of the two end surfaces 5 is a first end surface 5a, and the other is a second end surface 5b.
  • the ridges and corners of the laminate 2 are preferably rounded.
  • a ridge is a portion where two surfaces of the laminate 2 intersect.
  • a corner is a portion where three surfaces of the laminate 2 intersect.
  • the laminate 2 includes a plurality of dielectric layers 7 and a plurality of internal electrode layers 10.
  • the internal structure of the laminate 2 will be described below with reference to a cross-sectional view of the laminate 2.
  • Fig. 2 is a cross-sectional view taken along line II in Fig. 1.
  • Fig. 2 shows an LT cross-section of the multilayer ceramic component 1.
  • the plurality of dielectric layers 7 and the plurality of internal electrode layers 10 are stacked on top of each other in a stacking direction T.
  • the dielectric layers 7 can be classified into outer dielectric layers 7a and inner dielectric layers 7b.
  • the inner dielectric layers 7b are dielectric layers 7 located between the internal electrode layers 10.
  • the outer dielectric layers 7a are dielectric layers 7 located between the first main surface 3a and the internal electrode layer 10 closest to the first main surface 3a, and between the second main surface 3b and the internal electrode layer 10 closest to the second main surface 3b.
  • the number of dielectric layers 7 laminated in the laminate 2 can be, for example, from 5 to 2000.
  • the number of dielectric layers 7 includes the number of outer dielectric layers 7a and the number of inner dielectric layers 7b.
  • the material of the dielectric layer 7 may be, for example, a dielectric ceramic composed of a main component such as BaTiO3 , CaTiO3 , SrTiO3 , or CaZrO3 .
  • a material in which a subcomponent such as a Mn compound, an Fe compound, a Cr compound, a Co compound, or a Ni compound is added to these main components may also be used.
  • the thickness of the dielectric layer 7 can be, for example, 0.3 um or more and 100 um or less.
  • the outer dielectric layer 7a may be a single layer or a plurality of layers.
  • the internal electrode layers 10 can be classified into a first internal electrode layer 10a and a second internal electrode layer 10b.
  • the first internal electrode layer 10a is an internal electrode layer 10 connected to a first external electrode 20a.
  • the second internal electrode layer 10b is an internal electrode layer 10 connected to a second external electrode 20b.
  • the first internal electrode layer 10a extends from the first end face 5a toward the second end face 5b.
  • the second internal electrode layer 10b extends from the second end face 5b toward the first end face 5a.
  • the first internal electrode layer 10a and the second internal electrode layer 10b each have a counter electrode portion 11 and an extraction electrode portion 12.
  • the counter electrode portion 11 is a portion of the internal electrode layer 10 where the first internal electrode layer 10a and the second internal electrode layer 10b are opposed to each other in the stacking direction T.
  • the extraction electrode portion 12 is a portion of the internal electrode layer 10 that is extracted from the counter electrode portion 11 to the first end face 5a or the second end face 5b of the laminate 2.
  • the opposing electrode portion 11 of the first internal electrode layer 10a is referred to as the first opposing electrode portion 11a.
  • the extraction electrode portion 12 of the first internal electrode layer 10a is referred to as the first extraction electrode portion 12a.
  • the first extraction electrode portion 12a is a portion that is extracted from the first opposing electrode portion 11a to the first end surface 5a of the laminate 2.
  • the opposing electrode portion 11 of the second internal electrode layer 10b is referred to as the second opposing electrode portion 11b.
  • the extraction electrode portion 12 of the second internal electrode layer 10b is referred to as the second extraction electrode portion 12b.
  • the second extraction electrode portion 12b is a portion that is extracted from the second opposing electrode portion 11b to the second end surface 5b of the laminate 2.
  • the number of the internal electrode layers 10 can be, for example, from 10 to 2000.
  • the number of the internal electrode layers 10 includes the number of the first internal electrode layers 10a and the number of the second internal electrode layers 10b.
  • the thickness of the internal electrode layer 10 can be, for example, 0.1 ⁇ m to 5.0 ⁇ m, preferably 0.2 ⁇ m to 2.0 ⁇ m. When the thickness of the internal electrode layer 10 is 0.5 ⁇ m or more, a plating film is likely to grow when the metal layer of the external electrode 20 is formed by plating.
  • the material of the internal electrode layer 10 can be, for example, a metal such as Ni, Cu, Ag, Pd, or Au, an alloy of Ni and Cu, an alloy of Ag and Pd, etc.
  • the material of the internal electrode layer 10 may contain dielectric particles having the same composition as the ceramic contained in the dielectric layer 7.
  • the external electrodes 20 include a first external electrode 20a and a second external electrode 20b.
  • the first external electrode 20a is an external electrode 20 arranged on a first end surface 5a of the laminate 2.
  • the first external electrode 20a is electrically connected to the first internal electrode layer 10a.
  • the second external electrode 20b is an external electrode 20 arranged on a second end surface 5b of the laminate 2.
  • the second external electrode 20b is electrically connected to the second internal electrode layer 10b.
  • the external electrode 20 extends from one end face 5 to parts of the two main faces 3 and to parts of the two side faces 4.
  • a portion arranged on the end face 5 is referred to as an end face external electrode 27.
  • a portion arranged on a part of the main face 3 is referred to as a main face external electrode 28.
  • a portion arranged on a part of the side face 4 is referred to as a side face external electrode 29.
  • first end face external electrode 27a the portion of the first external electrode 20a that is disposed on the first end face 5a
  • second end face external electrode 27b the portion of the second external electrode 20b that is disposed on the second end face 5b.
  • first principal surface external electrode 28a a portion that is arranged on a part of the first principal surface 3a is referred to as a first principal surface external electrode 28a. Also, of the first external electrode 20a and the second external electrode 20b, a portion that is arranged on a part of the second principal surface 3b is referred to as a second principal surface external electrode 28b.
  • the side surface external electrode 29 is similar to the main surface external electrode 28.
  • the portion that is arranged on a part of the first side surface 4a is referred to as a first side surface external electrode 29a.
  • the portion that is arranged on a part of the second side surface 4b is referred to as a second side surface external electrode 29b.
  • the layer structure of the external electrode 20 will be described with reference to Figures 2, 3A, and 3B.
  • Figure 3A is a cross-sectional view taken along line IIA-IIA in Figure 1
  • Figure 3B is a cross-sectional view taken along line IIB-IIB in Figure 1.
  • the external electrode 20 includes an undercoat film 21 and a plating film.
  • the plating film includes an inner plating film 24 and an outer plating film 25. These layers are arranged in the order of the undercoat film 21, the inner plating film 24, and the outer plating film 25 from the end surface 5 of the laminate 2.
  • the first external electrode 20a includes a first undercoat film 21a, a first inner plating film 24a, and a first outer plating film 25a.
  • the second external electrode 20b includes a second undercoat film 21b, a second inner plating film 24b, and a second outer plating film 25b.
  • the first undercoat film 21a is composed of a first main surface undercoat film 31 arranged on the first main surface 3a and the second main surface 3b of the laminate 2, a first end surface undercoat film 51 arranged on the first end surface 5a of the laminate 2, and a first side surface undercoat film 71 arranged on the first side surface 4a and the second side surface 4b of the laminate 2.
  • the second undercoat film 21b is composed of a second main surface undercoat film 41 disposed on the first main surface 3a and the second main surface 3b of the laminate 2, a second end surface undercoat film 61 disposed on the second end surface 5b of the laminate 2, and a second side surface undercoat film 81 disposed on the first side surface 4a and the second side surface 4b of the laminate 2.
  • the first undercoat film 21a and the second undercoat film 21b are configured as a baking layer.
  • the baking layer includes a glass component and a metal.
  • the glass component includes at least one selected from B, Si, Ba, Mg, Al, Li, etc.
  • the metal includes at least one selected from Cu, Ni, Ag, Pd, Ag-Pd alloy, Au, etc.
  • the baking layer may be a multi-layered layer.
  • the baking layer is formed by applying a conductive paste including a glass component and a metal to the laminate 2 and then baking it. This baking, i.e., firing, may be performed simultaneously with the firing of the internal electrode layer 10, or may be fired separately after the firing of the internal electrode layer 10.
  • the plating film includes the inner plating film 24 and the outer plating film 25. That is, the plating film includes two layers. However, the plating film may be a single layer or a multi-layer structure of three or more layers.
  • the plating film is two-layered, it is preferable to have a Ni plating film and a Sn plating film in that order from the bottom up.
  • the Ni plating film becomes the inner plating film 24, and the Sn plating film becomes the outer plating film 25.
  • the first inner plating film 24a is composed of a first main surface inner plating film 34 arranged on the first main surface base film 31, a first end surface inner plating film 54 arranged on the first end surface base film 51, and a first side surface inner plating film 74 arranged on the first side surface base film 71.
  • the second inner plating film 24b is composed of a second inner main surface plating film 44 disposed on the second main surface undercoat film 41, a second inner end surface plating film 64 disposed on the second inner end surface undercoat film 61, and a second inner side surface plating film 84 disposed on the second inner side surface undercoat film 81.
  • the first outer plating film 25a is composed of a first main surface outer plating film 35 arranged on the first main surface inner plating film 34, a first end surface outer plating film 55 arranged on the first end surface inner plating film 54, and a first side surface outer plating film 75 arranged on the first side surface inner plating film 74.
  • the second outer plating film 25b is composed of a second outer main surface plating film 45 arranged on the second inner main surface plating film 44, a second outer end surface plating film 65 arranged on the second inner end surface plating film 64, and a second outer side surface plating film 85 arranged on the second inner side surface plating film 84.
  • the plating films such as the inner plating film 24 and the outer plating film 25 preferably contain at least one selected from metals such as Cu, Ni, Ag, Pd, Au, and Sn, and alloys such as Ag-Pd alloys.
  • metals such as Cu, Ni, Ag, Pd, Au, and Sn
  • alloys such as Ag-Pd alloys.
  • the inner plating film 24 is a Ni plating film
  • the outer plating film 25 is a Sn plating film.
  • the inner plating film 24 and the outer plating film 25 are not limited to Ni plating film and Sn plating film.
  • the Ni plating film can prevent the undercoat film 21 from being eroded by solder when mounting the multilayer ceramic component 1.
  • the Sn plating film can improve the wettability of the solder when mounting the multilayer ceramic component 1, making mounting easier. Therefore, by using a Sn plating film for the outer plating film 25, the wettability of the solder to the external electrode 20 can be improved.
  • the WT cross section of the laminate 2 will be described with reference to Figures 3A and 3B.
  • the four surfaces of the laminate 2 are covered with the external electrode 20.
  • a first main surface external electrode 28a is provided on the first main surface 3a of the laminate 2
  • a second main surface external electrode 28b is provided on the second main surface 3b
  • a first side surface external electrode 29a is provided on the first side surface 4a
  • a second side surface external electrode 29b is provided on the second side surface 4b.
  • the first main surface external electrode 28a, the second main surface external electrode 28b, the first side surface external electrode 29a, and the second side surface external electrode 29b are continuous.
  • the multilayer ceramic component 1 of the present invention is characterized by the thickness of the external electrodes 20. As shown in Fig. 4, the thickness of the undercoat film 21 is greater than that of the inner plating film 24 and the outer plating film 25. The specific dimensions will be described later. The dimensional ratios of each part differ from the actual dimensional ratios.
  • the external electrode 20 includes a plurality of layers. Specifically, the external electrode 20 includes the base film 21, the inner plating film 24, and the outer plating film 25. Therefore, the thickness of the external electrode 20 is the sum of the thicknesses of the respective layers. In this embodiment, as an example of a method for adjusting the thicknesses of the base film 21, the inner plating film 24, and the outer plating film 25, a method will be described.
  • the undercoat film 21 on the first main surface external electrode 28a is referred to as the first main surface undercoat film 31.
  • the inner plating film 24 on the first main surface external electrode 28a is referred to as the first main surface inner plating film 34.
  • the outer plating film 25 on the first main surface external electrode 28a is referred to as the first main surface outer plating film 35.
  • the base film 21 in the second main surface external electrode 28b is referred to as the second main surface base film 41.
  • the inner plating film 24 in the second main surface external electrode 28b is referred to as the second main surface inner plating film 44.
  • the outer plating film 25 in the second main surface external electrode 28b is referred to as the second main surface outer plating film 45.
  • the thickness of the first main surface external electrode 28a is the sum of the thickness of the first main surface undercoat film 31, the thickness of the first main surface plating film 34, and the thickness of the first main surface outer plating film 35.
  • the thickness of the second main surface external electrode 28b is the sum of the thickness of the second main surface undercoat film 41, the thickness of the second main surface plating film 44, and the thickness of the second main surface outer plating film 45.
  • the thickness of the external electrode 20 in the length direction at the first end face and the second end face, and the thickness of the external electrode 20 in the width direction at the first side face and the second side face are also the sum of similar thicknesses, although not shown by symbols.
  • the thickness of the undercoat film 21 is preferably 1.4 to 3.0 times that of the inner plating film 24. This makes it possible to achieve both electrical conductivity with the internal electrode layer 10 and mountability in a miniaturized housing.
  • the thickness of the base film 21 in the stacking direction is 1.4 times or less than that of the inner plating film 24, the conductive performance with the internal electrode layer 10 cannot be sufficiently ensured, and if it is 3.0 times or more, the overall thickness of the external electrode 20 becomes too large, hindering the mountability in a miniaturized housing.
  • the thickness of the base film 21 is preferably 1.4 to 3.0 times that of the outer plating film 25. By making it 1.4 to 3.0 times, it is possible to achieve both electrical conductivity with the internal electrode layer 10 and mountability in a compact housing.
  • the thickness of the base film 21 is 1.4 times or less than that of the outer plating film 25, the electrical conductivity with the internal electrode layer 10 cannot be sufficiently ensured, and if it is 3.0 times or more, the overall thickness of the external electrode 20 becomes too large, hindering the mountability in a miniaturized housing.
  • the thickness of the base film 21 is preferably 0.4 to 0.6 times the total thickness of the inner plating film 24 and the outer plating film 25.
  • the ratio By setting the ratio to 0.4 or more and 0.6 or less, it is possible to achieve both electrical conductivity with the internal electrode layer 10 and mountability in a compact housing.
  • the electrical conductivity with the internal electrode layer 10 cannot be sufficiently ensured, and if it is more than 0.6 times, the overall thickness of the external electrode 20 becomes too large, hindering the mountability in a miniaturized housing.
  • the thickness of the inner plating film 24 is preferably 0.2 to 0.3 times the total thickness of the base film 21, the inner plating film 24, and the outer plating film 25.
  • the thickness of the outer plating film 25 is preferably 0.2 to 0.3 times the total thickness of the base film 21, the inner plating film 24, and the outer plating film 25.
  • the ratio By setting the ratio to between 0.2 and 0.3, it is possible to achieve both solder wettability with the inner plating film 24 and mountability in a compact housing.
  • the solder will not wet up sufficiently onto the inner plating film 24, and if it is more than 0.3 times, the overall thickness of the external electrode 20 will be too large, hindering mountability in a miniaturized housing.
  • the thickness of the undercoat film 21 is preferably 1.0 ⁇ m or more and 6.0 ⁇ m or less. By making the thickness 1.0 ⁇ m or more and 6.0 ⁇ m or less, both the electrical conductivity with the internal electrode layer 10 and the mountability in a miniaturized housing can be achieved.
  • the thickness of the base film 21 is 1.0 ⁇ m or less, the electrical conductivity with the internal electrode layer 10 cannot be sufficiently ensured, and if it is 6.0 ⁇ m or more, the overall thickness of the external electrode 20 becomes too large, hindering the mountability in a miniaturized housing.
  • the thickness of the inner plating film 24 is preferably 0.7 ⁇ m or more and 2.0 ⁇ m or less. By making it 0.7 ⁇ m or more and 2.0 ⁇ m or less, it is possible to achieve both solder erosion resistance and mountability in a compact housing.
  • the thickness of the inner plating film 24 is 0.7 ⁇ m or less, it is not possible to sufficiently prevent the solder from eroding the base film 21, and if it is 6.0% or more, the overall thickness of the external electrode 20 becomes too large, hindering the mountability in a miniaturized housing.
  • the thickness of the outer plating film 25 is preferably 0.7 ⁇ m or more and 2.0 ⁇ m or less. By making it 0.7 ⁇ m or more and 2.0 ⁇ m or less, it is possible to achieve both solder wettability to the inner plating film 24 and mountability in a compact housing.
  • the thickness of the outer plating film 25 is 0.7 ⁇ m or less, the solder wettability to the inner plating film 24 cannot be sufficiently ensured, and if it is 6.0% or more, the overall thickness of the external electrode 20 becomes too large, hindering the mountability in a miniaturized housing.
  • the total thickness of the base film 21, the inner plating film 24, and the outer plating film 25 is preferably 2.4 ⁇ m or more and 10 ⁇ m or less.
  • the thickness be 2.4 ⁇ m or more and 10 ⁇ m or less, it is possible to achieve conductivity to the base film 21 and the internal electrode layer 10, solder wettability to the inner plating film 24, and prevention of solder erosion, while also achieving mountability in a compact housing.
  • the conductivity of the base film 21 and the internal electrode layer 10 cannot be ensured, and the solder wettability of the inner plating film 24 and solder erosion cannot be prevented. If it is more than 10 ⁇ m, it hinders the mountability in a miniaturized housing.
  • the thickness of the external electrode 20 in the stacking direction on the first and second principal surfaces, the thickness of the external electrode 20 in the longitudinal direction on the first end face and the second end face, and the thickness of the external electrode 20 in the width direction on the first and second side faces are small, making it possible to realize a multilayer ceramic capacitor that is compatible with a miniaturized housing.
  • the size of the multilayer ceramic component 1 is not particularly limited.
  • the size of the multilayer ceramic component 1 can be, for example, as follows.
  • the dimension in the length direction L of the multilayer ceramic component 1 including the multilayer body 2 and the external electrodes 20 is defined as the L dimension.
  • the L dimension is preferably 0.25 mm or more and 1.0 mm or less.
  • the dimension in the stacking direction T of the multilayer ceramic component 1 including the multilayer body 2 and the external electrodes 20 is defined as the T dimension.
  • the T dimension is preferably 0.125 mm or more and 0.5 mm or less.
  • the dimension in the width direction W of the multilayer ceramic component 1 including the multilayer body 2 and the external electrodes 20 is defined as the W dimension.
  • the W dimension is preferably 0.125 mm or more and 0.5 mm or less.
  • the lengths of each portion of the multilayer body 2 and the external electrodes 20 can be measured with a micrometer or an optical microscope.
  • the multilayer ceramic component 1 has been described as a two-terminal multilayer ceramic capacitor.
  • the multilayer ceramic component 1 is not limited to being a two-terminal multilayer ceramic capacitor, and can also be a multi-terminal multilayer ceramic capacitor with three or more terminals.
  • the measurement positions are as follows.
  • the thickness of the first external electrode 20a and each layer included in the first external electrode 20a on the first main surface 3a is the thickness of the thickest part on the first main surface 3a.
  • the thickness of the second external electrode 20b and each layer included in the second external electrode 20b on the second main surface 3b is the thickness of the thickest part on the second main surface 3b.
  • the thickness of the external electrode 20 on the side surface 4 is the thickness of the thickest part on the side surface 4.
  • the thickness of the external electrode 20 on the end surface 5 is the thickness of the thickest part on the end surface 5.
  • These thicknesses are those measured at the LT cross section at the center of the width direction W.
  • the thicknesses can be measured using a scanning electron microscope (hereinafter referred to as SEM) after exposing the area to be measured by polishing the cross section.
  • SEM scanning electron microscope
  • a ceramic sheet and a conductive paste for the internal electrode layer are prepared.
  • the ceramic sheet and the conductive paste for the internal electrode layer include a binder and a solvent.
  • the binder and the solvent can be a known organic binder and an organic solvent.
  • the conductive paste for the internal electrode layer is printed on the ceramic sheet in a predetermined pattern by, for example, screen printing or gravure printing to form a pattern of the internal electrode layer 10.
  • a predetermined number of ceramic sheets for the outer layer part on which the pattern of the internal electrode layer 10 is not printed are laminated, and a ceramic sheet on which the pattern of the internal electrode layer 10 is printed is sequentially laminated thereon, and a predetermined number of ceramic sheets for the other outer layer part are laminated thereon to prepare a laminated sheet.
  • the laminated sheet is pressed in the lamination direction by means of a hydrostatic press or the like to prepare a laminated block.
  • the laminated block is cut to a predetermined size to cut out laminated chips. At this time, corners and edges of the laminated chips may be rounded by barrel polishing or the like. The laminated chips are fired to become the laminated body 2.
  • the laminated chip is fired to produce the laminate 2.
  • the firing temperature depends on the materials of the dielectric layers 7 and the internal electrode layers 10, but is preferably 900° C. or higher and 1400° C. or lower.
  • a conductive paste that will become the undercoat film 21 is applied to the two end faces 5 of the laminate 2 to form the undercoat film 21.
  • a conductive paste containing a glass component and a metal is applied by, for example, dipping, and then a baking process is performed to form the undercoat film 21.
  • the temperature of the baking process at this time is preferably 500°C or higher and 900°C or lower.
  • the time of the baking process at this time is preferably 30 minutes or higher and 2 hours or lower.
  • the atmosphere of the baking process at this time is preferably a reducing atmosphere containing, for example, H2O or H2 .
  • a plating film is formed on the surface of the base film 21.
  • a Ni plating film is formed on the baked layer.
  • This Ni plating film becomes the inner plating film 24.
  • a Sn plating film is formed on the Ni plating film.
  • This Sn plating film becomes the outer plating film 25.
  • the Ni plating film and the Sn plating film are formed in sequence, for example, by barrel plating. In this manner, the multilayer ceramic component 1 is obtained.

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Abstract

積層セラミック部品が実装される筐体が小型化された場合であっても、実装性を阻害しない外部電極厚みを有した積層セラミック部品を提供すること。積層セラミック部品１は、積層体２と、第１の端面及び第２の端面に設けられ、内部電極層１０と接続される外部電極２０と、を有する積層セラミック部品１であって、外部電極２０は、第１の主面及び前記第２の主面まで延在し、内部電極層１０と接する下地膜２１と、下地膜２１と接する内メッキ膜２４と、内メッキ膜２４と接する外メッキ膜２５とを有し、下地膜２１の膜厚は内メッキ膜２４と外メッキ膜２５よりも大きく、下地膜２１の膜厚は内メッキ膜２４の膜厚の１．４倍以上３．０倍以下の膜厚であり、下地膜２１の膜厚は外メッキ膜２５の膜厚の１．４倍以上３．０倍以下の膜厚であり、下地膜２１の膜厚は、下地膜２１及び内メッキ膜２４及び外メッキ膜２５の合計膜厚の０．４倍以上０．６倍以下であり、内メッキ膜２４の膜厚は、下地膜２１及び内メッキ膜２４及び外メッキ膜２５の合計膜厚の０．２倍以上０．３倍以下であり、外メッキ膜２５の膜厚は、下地膜２１及び内メッキ膜２４及び外メッキ膜２５の合計膜厚の０．２倍以上０．３倍以下である。

Description

積層セラミック部品
　本発明は、積層セラミック部品、特には積層セラミックコンデンサに関する。
　積層セラミックコンデンサにおいて、外部電極は下地電極及びメッキ膜を有し、メッキ膜は下地電極を覆うＮｉメッキ膜とＮｉメッキ膜を覆うＳｎメッキ膜からなる。下地電極及びＮｉメッキ膜及びＳｎメッキ膜は一定の厚みを有していた。
特開２０２０－１７４１１０号公報
　特許文献１の下地電極層は、積層体内部に備えられた内部電極層との接続信頼性を確保するため十分な厚さで下地電極層の設計がなされ、下地電極層を覆うＮｉメッキ膜は、実装時におけるはんだ食われを防止するため十分な厚さでＮｉメッキ膜の設計がなされ、Ｎｉメッキ膜を覆うＳｎメッキ膜は、はんだ濡れ性を確保するため十分な厚さでＳｎメッキ膜が設計されている。
　しかしながら、近年、積層セラミックコンデンサが実装される筐体の小型化が進んでおり、小型化が進んだ筐体では、積層セラミックコンデンサを実装できる領域が減少していた。小型化が進んだ筐体の実装できる領域に対応するため、積層セラミックコンデンサの大きさを小さくするため、内層部の大きさを小さくすることは、所望の容量を確保することが困難となる。そのため、容量形成に寄与しない下地電極層及びＮｉメッキ膜及びＳｎメッキ膜の厚さが、小型化された筐体への実装性の課題となっている。
　そこで、本発明は、積層セラミックコンデンサが実装される筐体が小型化された場合であっても、接続信頼性を確保し、且つ、実装性を阻害しない外部電極厚みを有した積層セラミックコンデンサを提供することを目的とする。
　本発明の積層セラミック部品は、積層された複数の誘電体層及び複数の内部電極層を含み、積層方向に相対する第１の主面及び第２の主面と、積層方向に直交する幅方向に相対する第１の側面及び第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する積層体と、第１の端面及び第２の端面に設けられ、内部電極層と接続される外部電極と、を有する積層セラミック部品であって、外部電極は、第１の主面及び前記第２の主面まで延在し、内部電極層と接する下地膜と、下地膜と接する内メッキ膜と、内メッキ膜と接する外メッキ膜とを有し、下地膜の膜厚は内メッキ膜と外メッキ膜よりも大きく、下地膜の膜厚は内メッキ膜の膜厚の１．４倍以上３．０倍以下の膜厚であり、下地膜の膜厚は外メッキ膜の膜厚の１．４倍以上３．０倍以下の膜厚であり、下地膜の膜厚は、下地膜及び内メッキ膜及び外メッキ膜の合計膜厚の０．４倍以上０．６倍以下であり、内メッキ膜の膜厚は、下地膜及び内メッキ膜及び外メッキ膜の合計膜厚の０．２倍以上０．３倍以下であり、外メッキ膜の膜厚は、下地膜及び内メッキ膜及び外メッキ膜の合計膜厚の０．２倍以上０．３倍以下である。
　本発明によれば、積層セラミック部品が実装される筐体が小型化された場合であっても、接続信頼性を確保し、且つ、実装性を阻害しない外部電極厚みを有した積層セラミック部品を提供することができる。
本発明の実施形態の積層セラミック部品の斜視図である。 図１のＩ－Ｉ線断面図である。 図１のＩＩＡ－ＩＩＡ線断面図である。 図１のＩＩＢ－ＩＩＢ線断面図である。
（実施形態１）
　以下、添付の図面を参照して本発明の積層セラミック部品１の実施形態の一例について説明する。以下の説明では、積層セラミック部品１が積層セラミックコンデンサである場合を例にして説明する。
（積層セラミック部品の外形）
　図１に基づいて、積層セラミック部品１の外観の概要を説明する。図１は、本実施形態の積層セラミック部品１を示す斜視図である。積層セラミック部品１は、積層体２及び外部電極２０を備える。外部電極２０は、第１の外部電極２０ａ及び第２の外部電極２０ｂを含む。
（方向の定義）
　図面には、Ｌ方向、Ｗ方向及びＴ方向が示されている。Ｌ方向は、積層セラミック部品１の長さ方向Ｌである。Ｗ方向は、積層セラミック部品１の幅方向Ｗである。Ｔ方向は、積層セラミック部品１の積層方向Ｔである。これにより、図２に示す断面はＬＴ断面といわれ、図３Ａおよび図３Ｂに示す断面はＷＴ断面といわれる。長さ方向Ｌ、幅方向Ｗ及び積層方向Ｔは、必ずしも互いに直交する関係でなくてもよい。長さ方向Ｌ、幅方向Ｗ及び積層方向Ｔは、互いに交差する関係であってもよい。
（積層体の外形）
　積層体２は、略直方体型の形状を有する。積層体２は、２つの主面３、２つの側面４及び２つの端面５を有する。主面３は、積層方向Ｔに対向する面である。側面４は、幅方向Ｗに対向する面である。端面５は、長さ方向Ｌに対向する面である。２つの主面３のうちの一方を第１の主面３ａとし、他方を第２の主面３ｂとする。２つの側面４のうち一方を第１の側面４ａとし、他方を第２の側面４ｂとする。２つの端面５のうちの一方を第１の端面５ａとし、他方を第２の端面５ｂとする。
　積層体２の稜線及び角部には、丸みがつけられていることが好ましい。稜線とは、積層体２の２面が交わる部分である。角部とは、積層体２の３面が交る部分である。なお、積層体２の大きさは特には限定されない。
（積層体の構造）
　積層体２は、複数の誘電体層７及び複数の内部電極層１０を含む。以下、積層体２の断面図を参照しながら、積層体２の内部構造を説明する。
（積層体の内部構造（ＬＴ断面））
　図２に基づいて、積層体２の内部構造について説明する。図２は、図１Ｉ－Ｉ線断面図である。図２は、積層セラミック部品１のＬＴ断面を示す。積層体２において、複数の誘電体層７及び複数の内部電極層１０は、互いに積層方向Ｔに積層されている。
（誘電体層）
　誘電体層７は、外層誘電体層７ａ及び内層誘電体層７ｂに分類することができる。内層誘電体層７ｂは、内部電極層１０と内部電極層１０との間に位置する誘電体層７である。外層誘電体層７ａは、第１の主面３ａと、第１の主面３ａに最も近い内部電極層１０との間、及び、第２の主面３ｂと、第２の主面３ｂに最も近い内部電極層１０との間に位置する誘電体層７である。
（誘電体層の枚数）
　積層体２に積層される誘電体層７の枚数は、例えば、５枚以上２０００枚以下とすることができる。この誘電体層７の枚数は、外層誘電体層７ａの枚数及び内層誘電体層７ｂの枚数を含む枚数である。
（誘電体層の材料）
　誘電体層７の材料としては、例えば、ＢａＴｉＯ３、ＣａＴｉＯ３、ＳｒＴｉＯ３、ＣａＺｒＯ３などの主成分からなる誘電体セラミックを用いることができる。また、これらの主成分にＭｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの副成分を添加したものを用いてもよい。
（誘電体層の厚さ）
　誘電体層７の厚さは、例えば、０．３ｕｍ以上１００ｕｍ以下とすることができる。また、外層誘電体層７ａは、複数枚でもあっても、一枚であっても良い。
（内部電極層）
　内部電極層１０は、第１の内部電極層１０ａ及び第２の内部電極層１０ｂに分類することができる。第１の内部電極層１０ａは、第１の外部電極２０ａに接続された内部電極層１０である。第２の内部電極層１０ｂは、第２の外部電極２０ｂに接続された内部電極層１０である。第１の内部電極層１０ａは、第１の端面５ａから、第２の端面５ｂに向かって延在する。第２の内部電極層１０ｂは、第２の端面５ｂから、第１の端面５ａに向かって延在する。
（対向部と引き出し部）
　第１の内部電極層１０ａ及び第２の内部電極層１０ｂは、それぞれ、対向電極部１１及び引き出し電極部１２を有する。対向電極部１１は、内部電極層１０において、第１の内部電極層１０ａと第２の内部電極層１０ｂとが積層方向Ｔにおいて対向する部分である。引き出し電極部１２は、内部電極層１０において、対向電極部１１から、積層体２の第１の端面５ａ又は第２の端面５ｂまで引き出されている部分である。
　第１の内部電極層１０ａの対向電極部１１を第１の対向電極部１１ａとする。第１の内部電極層１０ａの引き出し電極部１２を第１の引き出し電極部１２ａとする。第１の引き出し電極部１２ａは、第１の対向電極部１１ａから、積層体２の第１の端面５ａまで引き出された部分である。
　同様に、第２の内部電極層１０ｂの対向電極部１１を第２の対向電極部１１ｂとする。第２の内部電極層１０ｂの引き出し電極部１２を第２の引き出し電極部１２ｂとする。第２の引き出し電極部１２ｂは、第２の対向電極部１１ｂから、積層体２の第２の端面５ｂまで引き出された部分である。
（内部電極層の枚数）
　内部電極層１０の枚数は、例えば、１０枚以上２０００枚以下とすることができる。この内部電極層１０の枚数は、第１の内部電極層１０ａの枚数及び第２の内部電極層１０ｂの枚数を含む枚数である。
（内部電極層の厚さ）
　内部電極層１０の厚さは、例えば、０．１μｍ以上５．０μｍ以下、好ましくは、０．２ｕｍ以上２．０ｕｍ以下とすることができる。内部電極層１０の厚さが０．５μｍ以上である場合には、外部電極２０の金属層をメッキにより形成する際に、メッキ膜が成長しやすくなる。
（内部電極層の材料）
　内部電極層１０の材料は、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、及びＡｕなどの金属や、ＮｉとＣｕとの合金やＡｇとＰｄとの合金などとすることができる。内部電極層１０の材料は、それに加えて、誘電体層７に含まれるセラミックと同一組成系の誘電体粒子を含んでいてもよい。
（外部電極）
　外部電極２０は、第１の外部電極２０ａ及び第２の外部電極２０ｂを含む。第１の外部電極２０ａは、積層体２の第１の端面５ａに配置された外部電極２０である。第１の外部電極２０ａは、第１の内部電極層１０ａと電気的に接続されている。第２の外部電極２０ｂは、積層体２の第２の端面５ｂに配置された外部電極２０である。第２の外部電極２０ｂは、第２の内部電極層１０ｂと電気的に接続されている。
（各面の外部電極）
　外部電極２０は、一方の端面５から、２つの主面３の一部まで及び２つの側面４の一部まで延在する。外部電極２０のうち、端面５に配置された部分を端面外部電極２７とする。外部電極２０のうち、主面３の一部に配置された部分を主面外部電極２８とする。外部電極２０のうち、側面４の一部に配置された部分を側面外部電極２９とする。
（端面外部電極）
　詳しくは、第１の外部電極２０ａのうち、第１の端面５ａに配置された部分を第１の端面外部電極２７ａとする。また、第２の外部電極２０ｂのうち、第２の端面５ｂに配置された部分を第２の端面外部電極２７ｂとする。
（主面外部電極）
　第１の外部電極２０ａ及び第２の外部電極２０ｂのうち、第１の主面３ａの一部に配置された部分を第１の主面外部電極２８ａとする。また、第１の外部電極２０ａ及び第２の外部電極２０ｂのうち、第２の主面３ｂの一部に配置された部分を第２の主面外部電極２８ｂとする。
（側面外部電極）
　側面外部電極２９についても、主面外部電極２８と同様である。第１の外部電極２０ａ及び第２の外部電極２０ｂのうち、第１の側面４ａの一部に配置された部分を第１の側面外部電極２９ａとする。また、第１の外部電極２０ａ及び第２の外部電極２０ｂのうち、第２の側面４ｂの一部に配置された部分を第２の側面外部電極２９ｂとする。
（外部電極の層構成）
　外部電極２０の層構成を、図２、図３Ａ、および図３Ｂに基づいて説明する。図３Ａは図１のＩＩＡ－ＩＩＡ線断面図であり、図３Ｂは図１のＩＩＢ－ＩＩＢ線断面図である。外部電極２０は、下地膜２１及びメッキ膜を含む。メッキ膜は、内メッキ膜２４及び外メッキ膜２５を含む。これらの層は、積層体２の端面５から、下地膜２１、内メッキ膜２４、外メッキ膜２５の順に配置されている。詳しくは、第１の外部電極２０ａは、第１の下地膜２１ａ、第１の内メッキ膜２４ａ及び第１の外メッキ膜２５ａを含む。同様に、第２の外部電極２０ｂは、第２の下地膜２１ｂ、第２の内メッキ膜２４ｂ及び第２の外メッキ膜２５ｂを含む。
（下地膜）
　第１の下地膜２１ａは、積層体２の第１の主面３ａと第２の主面３ｂの上に配置されている第１の主面下地膜３１と、積層体２の第１の端面５ａの上に配置されている第１の端面下地膜５１と、積層体２の第１の側面４ａと第２の側面４ｂの上に配置されている第１の側面下地膜７１によって構成されている。
　同様に、第２の下地膜２１ｂは、積層体２の第１の主面３ａと第２の主面３ｂの上に配置されている第２の主面下地膜４１と、積層体２の第２の端面５ｂの上に配置されている第２の端面下地膜６１と、積層体２の第１の側面４ａと第２の側面４ｂの上に配置されている第２の側面下地膜８１によって構成されている。
（焼き付け層）
　第１の下地膜２１ａ及び第２の下地膜２１ｂは、焼き付け層として構成されている。焼き付け層は、ガラス成分及び金属を含む。ガラス成分としては、Ｂ、Ｓｉ、Ｂａ、Ｍｇ、Ａｌ、Ｌｉなどから選ばれる少なくとも１つを含む。金属としては、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｇ－Ｐｄ合金、Ａｕなどから選ばれる少なくとも１つを含む。焼き付け層は、複数層であってもよい。焼き付け層は、ガラス成分及び金属を含む導電性ペーストを積層体２に塗布し、その後焼き付けたものである。この焼き付け、すなわち焼成は、内部電極層１０の焼成と同時でもよく、又は、内部電極層１０を焼成した後に、別途焼成してもよい。
（メッキ膜）
　下地膜２１の上のメッキ膜について説明する。前述のように、本実施形態では、メッキ膜は、内メッキ膜２４及び外メッキ膜２５を含む。すなわち、メッキ膜は、二つの層を含む。ただし、メッキ膜は、一層でも、三層以上の複数層であってもよい。
　メッキ膜を二層にする場合には、下層から、Ｎｉメッキ膜及びＳｎメッキ膜の順とすることが好ましい。この場合、Ｎｉメッキ膜が内メッキ膜２４となり、Ｓｎメッキ膜が外メッキ膜２５となる。
（内メッキ膜）
　第１の内メッキ膜２４ａは、第１の主面下地膜３１の上に配置されている第１の主面内メッキ膜３４と、第１の端面下地膜５１の上に配置されている第１の端面内メッキ膜５４と、第１の側面下地膜７１上に配置されている第１の側面内メッキ膜７４によって構成されている。
　同様に、第２の内メッキ膜２４ｂは、第２の主面下地膜４１の上に配置されている第２の主面内メッキ膜４４と、第２の端面下地膜６１の上に配置されている第２の端面内メッキ膜６４と、第２の側面下地膜８１上に配置されている第２の側面内メッキ膜８４によって構成されている。
（外メッキ膜）
　第１の外メッキ膜２５ａは、第１の主面内メッキ膜３４の上に配置されている第１の主面外メッキ膜３５と、第１の端面内メッキ膜５４の上に配置されている第１の端面外メッキ膜５５と、第１の側面内メッキ膜７４上に配置されている第１の側面外メッキ膜７５によって構成されている。
　第２の外メッキ膜２５ｂは、第２の主面内メッキ膜４４の上に配置されている第２の主面外メッキ膜４５と、第２の端面内メッキ膜６４の上に配置されている第２の端面外メッキ膜６５と、第２の側面内メッキ膜８４上に配置されている第２の側面外メッキ膜８５によって構成されている。
　内メッキ膜２４及び外メッキ膜２５などのメッキ膜は、例えば、Ｃｕ、Ｎｉ、Ａｇ、Ｐｄ、Ａｕ及びＳｎ等の金属、並びにＡｇ－Ｐｄ合金等の合金の中から選ばれる少なくとも１つを含むことが好ましい。前述のように、中でも、内メッキ膜２４はＮｉメッキ膜であることが好ましく、外メッキ膜２５はＳｎメッキ膜であることが好ましい。だだし、内メッキ膜２４及び外メッキ膜２５は、Ｎｉメッキ膜及びＳｎメッキ膜に限定されるものではない。
　Ｎｉメッキ膜は、下地膜２１が積層セラミック部品１を実装する際のはんだによって侵食されることを防止することができる。一方、Ｓｎメッキ膜は、積層セラミック部品１を実装する際のはんだの濡れ性を向上させ、実装を容易にすることができる。そのため、外メッキ膜２５をＳｎメッキ膜とすることで、外部電極２０に対するはんだの濡れ性を向上させることができる。
（積層体のＷＴ断面）
　図３Ａおよび図３Ｂに基づいて、積層体２のＷＴ断面について説明する。外部電極２０が設けられている部分での積層体２のＷＴ断面では、積層体２の４つの表面が外部電極２０によって覆われている。具体的には、積層体２の第１の主面３ａには第１の主面外部電極２８ａが設けられており、同様に、第２の主面３ｂには第２の主面外部電極２８ｂが、第１の側面４ａには第１の側面外部電極２９ａが、そして第２の側面４ｂには第２の側面外部電極設２９ｂが設けられている。第１の主面外部電極２８ａ、第２の主面外部電極２８ｂ、第１の側面外部電極２９ａ、及び第２の側面外部電極設２９ｂは、連続している。
（外部電極の厚さ）（請求項１）
　本発明の積層セラミック部品１は、外部電極２０の厚さに特徴がある。図４に示すように、下地膜２１の膜厚は内メッキ膜２４と外メッキ膜２５よりも大きい。具体的な寸法については、後述する。各部分の寸法比は、実際の寸法比とは異なっている。
（各層の厚さ）
　前述のように、外部電極２０は複数の層を含む。具体的には、外部電極２０は、下地膜２１、内メッキ膜２４及び外メッキ膜２５を含む。そのため、外部電極２０の厚さは、各層の厚さの和となる。本実施形態では、その方法の一例として、下地膜２１、内メッキ膜２４、外メッキ膜２５の厚さを調整する方法について説明する。
　第１の主面外部電極２８ａにおける下地膜２１を、第１の主面下地膜３１とする。第１の主面外部電極２８ａにおける内メッキ膜２４を、第１の主面内メッキ膜３４とする。第１の主面外部電極２８ａにおける外メッキ膜２５を、第１の主面外メッキ膜３５とする。
　第２の主面外部電極２８ｂについても同様に、第２の主面外部電極２８ｂにおける下地膜２１を、第２の主面下地膜４１とする。第２の主面外部電極２８ｂにおける内メッキ膜２４を、第２の主面内メッキ膜４４とする。第２の主面外部電極２８ｂにおける外メッキ膜２５を、第２の主面外メッキ膜４５とする。
　第１の主面外部電極２８ａの厚さは、第１の主面下地膜３１の厚さ、第１の主面内メッキ膜３４の厚さ、及び第１の主面外メッキ膜３５の厚さの和となる。同様に、第２の主面外部電極２８ｂの厚さは、第２の主面下地膜４１の厚さ、第２の主面内メッキ膜４４の厚さ、及び第２の主面外メッキ膜４５の厚さの和となる。第１の端面および第２の端面における外部電極２０の長さ方向の厚さと、第１の側面および第２の側面における外部電極２０の幅方向の厚さについても、符号による図示はしないが、同様の厚さの和となる。
（効果）
　第１の主面および第２の主面における外部電極２０の積層方向の厚さと、第１の端面および第２の端面における外部電極２０の長方向の厚さと、第１の側面および第２の側面における外部電極２０の幅方向の厚さが小さいことで、小型化された筐体に対応した、積層セラミックコンデンサを実現することができる。
（厚さの具体例）
　下地膜２１の厚さは、内メッキ膜２４の１．４倍以上３．０倍以下であることが好ましい。これにより、内部電極層１０との導電性と小型化された筐体への実装性を両立することができる。
　下地膜２１の積層方向の厚さが、内メッキ膜２４に対して、１．４倍以下の場合、内部電極層１０との導電性能を十分に確保できず、３．０倍以上の場合、外部電極２０全体の厚みが大きくなってしまうため、小型化された筐体への実装性を阻害する。
　下地膜２１の厚さは、外メッキ膜２５の１．４倍以上３．０倍以下であることが好ましい。１．４倍以上３．０倍以下とすることで、内部電極層１０との導電性と小型化された筐体への実装性を両立することができる。
　下地膜２１の厚さが、外メッキ膜２５に対して、１．４倍以下の場合、内部電極層１０との導電性能を十分に確保できず、３．０倍以上の場合、外部電極２０全体の厚みが大きくなってしまうため、小型化された筐体への実装性を阻害する。
　下地膜２１の膜厚は、内メッキ膜２４および外メッキ膜２５の合計膜厚の０．４倍以上０．６倍以下であることが好ましい。
　０．４倍以上０．６倍以下とすることで、内部電極層１０との導電性と小型化された筐体への実装性を両立することができる。
　０．４倍以下の場合、内部電極層１０との導電性能を十分に確保できず、０．６倍以上の場合、外部電極２０全体の厚みが大きくなってしまうため、小型化された筐体への実装性を阻害する。
　内メッキ膜２４の厚さは、下地膜２１および内メッキ膜２４および外メッキ膜２５の合計膜厚の、０．２倍以上０．３倍以下であることが好ましい。
　０．２倍以上０．３倍以下とすることで、耐はんだ食われ性と小型化された筐体への実装性を両立することができる。
　０．２倍以下の場合、下地膜２１のはんだ食われを十分に防止することができず０．３倍以上の場合、外部電極２０全体の厚みが大きくなってしまうため、小型化された筐体への実装性を阻害する。
　外メッキ膜２５の厚さは、下地膜２１および内メッキ膜２４および外メッキ膜２５の合計膜厚の、０．２倍以上０．３倍以下であることが好ましい。
　０．２倍以上０．３倍以下とすることで、内メッキ膜２４とのはんだ濡れ性と、小型化された筐体への実装性を両立することができる。
　０．２倍以下の場合、内メッキ膜２４へのはんだ濡れ上がりが十分にされず、０．３倍以上の場合、外部電極２０全体の厚みが大きくなってしまうため、小型化された筐体への実装性を阻害する。
（請求項２）
　また、下地膜２１の厚さは、１．０μｍ以上６．０μｍ以下であることが好ましい。１．０μｍ以上６．０μｍ以下とすることで、内部電極層１０との導電性と小型化された筐体への実装性を両立することができる。
　下地膜２１の厚さが、１．０μｍ以下の場合、内部電極層１０との導電性能を十分に確保できず、６．０μ以上の場合、外部電極２０全体の厚みが大きくなってしまうため、小型化された筐体への実装性を阻害する。
　内メッキ膜２４の厚さは、０．７μｍ以上２．０μｍ以下であることが好ましい。０．７μｍ以上２．０μｍ以下とすることで、耐はんだ食われ性と小型化された筐体への実装性を両立することができる。
　内メッキ膜２４の厚さが、０．７μｍ以下の場合、下地膜２１のはんだ食われを十分に防止することができず、６．０％以上の場合、外部電極２０全体の厚みが大きくなってしまうため、小型化された筐体への実装性を阻害する。
　外メッキ膜２５の厚さは、０．７μｍ以上２．０μｍ以下であることが好ましい。０．７μｍ以上２．０μｍ以下とすることで、内メッキ膜２４へのはんだ濡れ性と小型化された筐体への実装性を両立することができる。
　外メッキ膜２５の厚さが、０．７μｍ以下の場合、内メッキ膜２４へのはんだ濡れ性を十分に確保できず、６．０％以上の場合、外部電極２０全体の厚みが大きくなってしまうため、小型化された筐体への実装性を阻害する。
　下地膜２１および内メッキ膜２４および外メッキ膜２５の合計膜厚は、２．４μｍ以上１０μｍ以下であることが好ましい。
　２．４μｍ以上１０μｍ以下であることで、下地膜２１と内部電極層１０への導電性、内メッキ膜２４へのはんだ濡れ性および、はんだ食われ防止を可能とし、小型化された筐体への実装性を両立することができる。
　２．４μｍ以下の場合、下地膜２１と内部電極層１０への導電性を確保できず、内メッキ膜２４へのはんだ濡れ性および、はんだ食われを防止できない。１０μｍ以上の場合、小型化された筐体への実装性を阻害する。
　本発明の積層セラミック部品１では、第１の主面および第２の主面における外部電極２０の積層方向の厚さと、第１の端面および第２の端面における外部電極２０の長方向の厚さと、第１の側面および第２の側面における外部電極２０の幅方向の厚さが小さいことで、小型化された筐体に対応した、積層セラミックコンデンサを実現することができる。
（積層セラミック部品の大きさ）
　なお、積層セラミック部品１の大きさ特には限定されない。積層セラミック部品１の大きさは、例えば下記のようにすることができる。積層体２及び外部電極２０を含む積層セラミック部品１の長さ方向Ｌの寸法をＬ寸法とする。Ｌ寸法は、０．２５ｍｍ以上１．０ｍｍ以下であることが好ましい。積層体２及び外部電極２０を含む積層セラミック部品１の積層方向Ｔの寸法をＴ寸法とする。Ｔ寸法は、０．１２５ｍｍ以上０．５ｍｍ以下であることが好ましい。積層体２及び外部電極２０を含む積層セラミック部品１の幅方向Ｗの寸法をＷ寸法とする。Ｗ寸法は、０．１２５ｍｍ以上０．５ｍｍ以下であることが好ましい。なお、積層体２及び外部電極２０の各部の長さは、マイクロメータ又は光学顕微鏡で測定することができる。
　また、本実施形態では、積層セラミック部品１は、２端子の積層セラミックコンデンサであることを例として説明した。ただし、積層セラミック部品１は、２端子の積層セラミックコンデンサであることに限定されず、３端子以上の多端子の積層セラミックコンデンサとすることもできる。
（厚さの測定方法）
　厚さの測定方法について説明する。測定する位置は、以下とする。第１の主面３ａにおける第１の外部電極２０ａ及び第１の外部電極２０ａに含まれる各層の厚さは、第１の主面３ａにおける最も厚い部分の厚さとする。同様に、第２の主面３ｂにおける第２の外部電極２０ｂ及び第２の外部電極２０ｂに含まれる各層の厚さは、第２の主面３ｂにおける最も厚い部分の厚さとする。
　また、側面４における外部電極２０の厚さは、側面４における最も厚い部分の厚さとする。同様に、端面５における外部電極２０の厚さは、端面５における最も厚い部分の厚さとする。
　これらの厚さは、幅方向Ｗの中央でのＬＴ断面において測定された厚さとする。また、厚さは、断面研磨により測定対象箇所を露出させたうえで、走査型電子顕微鏡（Ｓｃａｎｎｉｎｇ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ：以後、ＳＥＭという）によって測定することができる。
（積層セラミック部品の製造方法）
　つぎに、積層セラミック部品１を例にして、積層セラミック部品の製造方法を説明する。
（積層ブロックの作製）
　セラミックシート及び内部電極層用の導電性ペーストを準備する。セラミックシート及び内部電極層用の導電性ペーストには、バインダ及び溶剤が含まれる。このバインダ及び溶剤には、公知の有機バインダ及び有機溶剤を用いることができる。セラミックシート上に、例えば、スクリーン印刷やグラビア印刷などにより所定のパターンで内部電極層用の導電性ペーストを印刷し、内部電極層１０のパターンを形成する。内部電極層１０のパターンが印刷されていない外層部のためのセラミックシートを所定枚数積層し、その上に内部電極層１０のパターンが印刷されたセラミックシートを順次積層し、その上にもう一方の外層部のためのセラミックシートを所定枚数積層し、積層シートを作製する。積層シートを静水圧プレスなどの手段により積層方向にプレスし積層ブロックを作製する。
（積層チップの作製）
　積層ブロックを所定のサイズにカットし、積層チップを切り出す。このとき、バレル研磨などにより積層チップの角部及び稜線部に丸みをつけてもよい。積層チップは、焼成することで、積層体２となる。
（焼成）
　つぎに、積層チップを焼成し積層体２を作製する。焼成温度は、誘電体層７や内部電極層１０の材料にもよるが、９００℃以上１４００℃以下であることが好ましい。
（外部電極）
　つぎに、外部電極２０の形成について説明する。
（下地膜）
　積層体２の２つの端面５に下地膜２１となる導電性ペーストを塗布し、下地膜２１を形成する。焼き付け層を形成するために、ガラス成分と金属とを含む導電性ペーストを例えばディッピングなどの方法により、塗布し、その後、焼き付け処理を行い下地膜２１を形成する。このときの焼き付け処理の温度は、５００℃以上９００℃以下が好ましい。また、このときの焼き付け処理の時間は、３０分以上２時間以下が好ましい。また、このときの焼き付け処理の雰囲気は、例えば、Ｈ２ＯやＨ２を入れた還元雰囲気であることが好ましい。
　つぎに、下地膜２１の表面にメッキ膜を形成する。本実施形態では焼き付け層上にＮｉメッキ膜を形成する。このＮｉメッキ膜が内メッキ膜２４となる。次に、Ｎｉメッキ膜上にＳｎメッキ膜を形成する。このＳｎメッキ膜が外メッキ膜２５となる。Ｎｉメッキ膜及びＳｎメッキ膜は、たとえばバレルメッキ法により、順次形成される。このようにして、積層セラミック部品１が得られる。
　以上本発明の実施形態について説明したが、本発明は前述した実施形態に限定されることなく、種々の変更及び変形が可能である。
　１　　積層セラミック部品
　２　　積層体
　３　　主面
　４　　側面
　５　　端面
　７　　誘電体層
　１０　内部電極層
　１１　対向電極部
　１２　引き出し電極部
　２０　外部電極
　２１　下地膜
　２４　内メッキ膜（Ｎｉメッキ膜、下地膜を覆うメッキ膜）
　２５　外メッキ膜（Ｓｎメッキ膜）
　２７　端面外部電極
　２８　主面外部電極
　２９　側面外部電極
　３１　第１の主面下地膜
　３４　第１の主面内メッキ膜
　３５　第１の主面外メッキ膜
　４１　第２の主面下地膜
　４４　第２の主面内メッキ膜
　４５　第２の主面外メッキ膜
　５１　第１の端面下地膜
　５４　第１の端面内メッキ膜
　５５　第１の端面外メッキ膜
　６１　第２の端面下地膜
　６４　第２の端面内メッキ膜
　６５　第２の端面外メッキ膜
　７１　第１の側面下地膜
　７４　第１の側面内メッキ膜
　７５　第１の側面外メッキ膜
　８１　第２の側面下地膜
　８４　第２の側面内メッキ膜
　８５　第２の側面外メッキ膜
　９０　基板
　９２　封止材
　Ｔ　　積層方向
　Ｌ　　長さ方向
　Ｗ　　幅方向

Claims (2)

  1. 　積層された複数の誘電体層及び複数の内部電極層を含み、積層方向に相対する第１の主面及び第２の主面と、積層方向に直交する幅方向に相対する第１の側面及び第２の側面と、積層方向および幅方向に直交する長さ方向に相対する第１の端面および第２の端面と、を有する積層体と、
    　第１の端面及び第２の端面に設けられ、前記内部電極層と接続される外部電極と、を有する積層セラミック部品であって、
    　前記外部電極は、前記第１の主面及び前記第２の主面まで延在し、
    　前記内部電極層と接する下地膜と、
    　前記下地膜と接する内メッキ膜と、
    　前記内メッキ膜と接する外メッキ膜とを有し、
    　前記下地膜の膜厚は前記内メッキ膜と外メッキ膜よりも大きく、
    　前記下地膜の膜厚は前記内メッキ膜の膜厚の１．４倍以上３．０倍以下の膜厚であり、
    　前記下地膜の膜厚は前記外メッキ膜の膜厚の１．４倍以上３．０倍以下の膜厚であり、
    　前記下地膜の膜厚は、前記下地膜及び前記内メッキ膜及び前記外メッキ膜の合計膜厚の０．４倍以上０．６倍以下であり、
    　前記内メッキ膜の膜厚は、前記下地膜及び前記内メッキ膜及び前記外メッキ膜の合計膜厚の０．２倍以上０．３倍以下であり、
    　前記外メッキ膜の膜厚は、前記下地膜及び前記内メッキ膜及び前記外メッキ膜の合計膜厚の０．２倍以上０．３倍以下である、積層セラミック部品。
  2. 　前記下地膜の膜厚は１μｍ以上６μｍ以下であり、
    　前記内メッキ膜の膜厚は０．７μｍ以上２μｍ以下であり、
    　前記外メッキ膜の膜厚は０．７μｍ以上２μｍ以下であり、
    　前記下地膜及び前記内メッキ膜及び前記外メッキ膜の合計膜厚は、２．４μｍ以上１０μｍ以下である、請求項１に記載の積層セラミック部品。
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