WO2025017981A1 - 半導体素子の製造方法及び半導体素子 - Google Patents

半導体素子の製造方法及び半導体素子 Download PDF

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尚子 松井
悠人 吉田
寿和 入澤
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Definitions

  • the present invention relates to a method for manufacturing a semiconductor element and a semiconductor element.
  • One method for solving performance degradation due to an increase in channel resistance in semiconductor elements is to single-crystallize the amorphous silicon or polycrystalline silicon in the channel.
  • One method for single-crystallization is the MILC (Metal Induced Lateral Crystallization) process, which uses Ni silicide as the growth edge of crystallization.
  • MILC Metal Induced Lateral Crystallization
  • the MILC process the "Thin Film Transistor Using Metal Induced Lateral Crystallization Method and Its Manufacturing Method" shown in Patent Document 1 will be described with reference to Figures 1 to 3.
  • 200 is an insulating substrate
  • 210 is a buffer layer
  • 220 is an active layer
  • 221 and 225 are source/drain regions
  • 223 is a channel region
  • 230 is a gate insulating film
  • 240 is a gate electrode
  • 250 is an interlayer insulating film
  • 251 and 255 are contact holes
  • 260 is a crystallization-induced metal film.
  • an interlayer insulating film 250 is deposited on an insulating substrate 200 having a gate electrode 240, and contact holes 251, 255 are formed to expose portions of source/drain regions 221, 225.
  • a crystallization-inducing metal film 260 such as Ni is deposited on the insulating substrate 200 by a method such as sputtering.
  • the amorphous silicon film of the active layer 220 is crystallized and changed into a polycrystalline silicon film by performing heat treatment in a furnace (crystallization at a rate of 3 ⁇ m/hr at 550° C.).
  • the amorphous silicon in the lower regions 221a, 225a under the crystallization-inducing metal film 260 in the contact holes 251, 255 is crystallized by the Metal Induced Crystallization (MIC) method
  • the amorphous silicon in the other regions 221b, 225b is crystallized by the MILC method.
  • the crystallization-inducing metal film 260 is removed and source/drain electrodes 271, 275 are formed to obtain a thin-film transistor.
  • Patent Document 2 discloses a non-volatile semiconductor memory device that includes a semiconductor substrate, a first layer, a second conductive layer, a memory film, and a semiconductor layer, and a metal layer containing Ni, Co, Al, or Pd that is in contact with the semiconductor layer, in order to improve operating speeds such as read speed, write speed, and erase speed while easing operation control and circuit layout design.
  • Patent Document 2 also discloses that "When the metal layer 70 is made of a material that does not form silicide, such as Al, after annealing, the vicinity of the lower end of the semiconductor pillar SP may contain an alloy with Al, and the vicinity of the upper end of the semiconductor pillar SP may contain an alloy with Al. Furthermore, the semiconductor pillar SP may contain an alloy with Al, not limited to the vicinity of the upper and lower ends of the semiconductor pillar SP.”
  • Patent Document 3 discloses a semiconductor memory device having a first wiring layer, a second wiring layer, and a memory pillar to improve processing power. Patent Document 3 also discloses that NiSi 2 is suitable for forming single crystal silicon by MILC because its lattice constant has a mismatch of only about 0.3% with that of Si. Patent Document 3 discloses that metal materials for crystallizing semiconductor pillars (e.g., silicon, silicon germanium, germanium) by the MILC method include, for example, Ni, Co, Al, and Pd.
  • Non-Patent Document 1 relates to the lattice constant of Si, the lattice constant of NiSi 2 , and the lattice constant of NiSi 2 -X Al X.
  • the horizontal axis of FIG. 4 indicates the ratio X of Al to NiSi 2 -X Al X
  • a indicates the lattice constant of Si
  • the unit of the lattice constant in Non-Patent Document 1 is angstroms, and the lattice constant will be described in this specification as being in angstroms.
  • the present invention provides a technique for converting amorphous silicon to single crystal silicon using a silicide that has a lattice constant closer to that of single crystal silicon.
  • the first aspect of the present invention relates to a method for manufacturing a semiconductor device, including a conversion step for converting amorphous silicon into single crystal silicon, and the conversion step includes a first step of forming a silicide film in contact with the amorphous silicon by forming a first film containing a first material so as to cover the amorphous silicon by a heat treatment, a second step of forming a compound consisting of Si, the first material, and the second material in contact with the silicide film by forming a second film containing a second material so as to cover the silicide film by a heat treatment after the first step, and a third step of changing the silicide film remaining after the second step into the compound by a heat treatment, the first material being one material selected from the group consisting of Ni, Pd, Ti, Cu, Pt, Co, Mo, Mg, W, Cr, and Mn, and the second material being one material selected from the group consisting of Al, Au, Sb, In, Ag, and Ga.
  • the second aspect of the present invention relates to a method for manufacturing a semiconductor device, including a conversion step of converting amorphous silicon into single crystal silicon, and the conversion step includes a first step of forming a first film containing a first material so as to cover the amorphous silicon, a second step of forming a second film containing a second material so as to cover the first film after the first step, and a third step of forming a compound containing Si, the first material, and the second material by heat treatment after the second step, wherein the first material is one material selected from the group consisting of Ni, Pd, Ti, Cu, Pt, Co, Mo, Mg, W, Cr, and Mn, and the second material is one material selected from the group consisting of Al, Au, Sb, In, Ag, and Ga.
  • the third aspect of the present invention relates to a semiconductor element including a layered structure of amorphous silicon, a compound, and single crystal silicon, in which the compound is a compound of Si, a first material, and a second material, the first material is one material selected from the group consisting of Ni, Pd, Ti, Cu, Pt, Co, Mo, Mg, W, Cr, and Mn, and the second material is one material selected from the group consisting of Al, Au, Sb, In, Ag, and Ga.
  • 1A to 1C are cross-sectional views illustrating steps in a method for manufacturing a thin film transistor described in Patent Document 1.
  • 1A to 1C are cross-sectional views illustrating steps in a method for manufacturing a thin film transistor described in Patent Document 1.
  • 1A to 1C are cross-sectional views illustrating steps in a method for manufacturing a thin film transistor described in Patent Document 1.
  • FIG. 1 is a diagram showing the relationship between the lattice constant of Si, the lattice constant of NiSi 2 , and the lattice constant of NiSi 2-X Al X described in Non-Patent Document 1.
  • 2A to 2C are process diagrams illustrating a method for manufacturing the semiconductor element according to the first embodiment.
  • 2A to 2C are process diagrams illustrating a method for manufacturing the semiconductor element according to the first embodiment.
  • 2A to 2C are process diagrams illustrating a method for manufacturing the semiconductor element according to the first embodiment.
  • 6A to 6C are process diagrams showing a method for manufacturing a semiconductor element according to a second embodiment.
  • 6A to 6C are process diagrams showing a method for manufacturing a semiconductor element according to a second embodiment.
  • 6A to 6C are process diagrams showing a method for manufacturing a semiconductor element according to a second embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a third embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a third embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a third embodiment.
  • 2A to 2C are process diagrams illustrating a method for manufacturing the semiconductor element according to the first embodiment.
  • 2A to 2C are process diagrams illustrating a method for manufacturing the semiconductor element according to the first embodiment.
  • 2A to 2C are process diagrams illustrating a method for manufacturing the semiconductor element according to the first embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a fourth embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a fourth embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a fourth embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a fourth embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a fourth embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a fourth embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a fourth embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a fourth embodiment.
  • 10A to 10C are process diagrams showing a method for manufacturing a semiconductor element according to a fourth embodiment.
  • 13A to 13C are process diagrams showing a method for manufacturing a semiconductor element according to a fifth embodiment.
  • 13A to 13C are process diagrams showing a method for manufacturing a semiconductor element according to a fifth embodiment.
  • 5A to 5C are diagrams showing a first embodiment of a method for manufacturing a semiconductor device, including a conversion process for converting amorphous silicon 1 into single crystal silicon 10.
  • the inventor discovered that the Al film inhibits the silicidation of the Ni film from the results of an experiment in which an Al film and a Ni film are formed in sequence on amorphous silicon and a structure obtained by heating the structure was formed.
  • NiAlSi has a lattice constant close to that of single crystal silicon, single crystal silicon can be easily obtained by contacting NiAlSi with amorphous silicon and performing heat treatment.
  • the method for manufacturing a semiconductor device may include a conversion step of converting the amorphous silicon 1 into single crystal silicon 10.
  • the amorphous silicon 1 may constitute a part of a substrate.
  • the conversion step includes: A first step S1 of forming a first film 3 containing Ni (nickel) as a first material so as to cover the amorphous silicon 1 by a heat treatment involving heating, thereby forming Ni silicide as silicide 4 in contact with the amorphous silicon 1;
  • a second step S2 is performed in which a second film 6 containing Al (aluminum) as a second material is formed to cover the silicide 4 by a treatment involving heating, thereby forming NiAlSi as a compound 7 composed of Si (silicon), Ni (first material), and Al (second material) in contact with the silicide 4;
  • the method may include a third step S3 of converting the silicide 4 remaining after the second step S2 into a NiAlSi film as a
  • FIG. 5A shows structure 101 at the stage where a first film 3 containing Ni as a first material is formed to cover amorphous silicon 1 by heat treatment involving heating in the first step S1, and structure 102 in which Ni silicide is formed as silicide 4.
  • FIG. 5B shows structure 104 at the stage where a second film 6 containing Al as a second material is formed to cover silicide 4 by heat treatment, and structure 105 at the stage where NiAlSi as compound 7 composed of Si, Ni (first material), and Al (second material) is formed in contact with silicide 4.
  • FIG. 5C shows structure 106 having silicide 4 remaining after second step S2, and structure 107 after silicide 4 is changed to compound 9 by heat treatment.
  • the first material may be Pd (palladium), Ti (titanium), Cu (copper), Pt (platinum), Co (cobalt), Mo (molybdenum), Mg (magnesium), W (tungsten), Cr (chromium) or Mn (manganese).
  • the first material may be one material selected from the group consisting of Ni, Pd, Ti, Cu, Pt, Co, Mo, Mg, W, Cr and Mn.
  • the second material may be Au (gold), Sb (antimony), In (indium), Ag (silver) or Ga (gallium).
  • the second material may be one material selected from the group consisting of Al, Au, Sb, In, Ag and Ga.
  • the compound composed of Si, the first material, and the second material is preferably, for example, NiAlSi, NiAuSi, NiSbSi, NiInSi, NiAgSi, or NiGaSi.
  • the conversion process of converting the amorphous silicon 1 into single crystal silicon 10 may further include a fourth step S4 in which at least a portion of the amorphous silicon 1 remaining after the third step S3 is converted into single crystal silicon 10 by heat treatment.
  • FIG. 5C shows the structure 108 after at least a portion of the amorphous silicon 1 remaining after the third step S3 is converted into single crystal silicon 10 by heat treatment.
  • the fourth step may include a Metal Induced Lateral Crystallization (MILC) process.
  • MILC Metal Induced Lateral Crystallization
  • the substrate on which the first step is performed may have an insulating film 2 (e.g., SiO 2 : silicon dioxide) in addition to the amorphous silicon 1.
  • the amorphous silicon 1 and the insulating film 2 may be arranged in contact with each other or in close proximity to each other.
  • a first film 3 containing a first material e.g., Ni
  • FIG. 5A shows a structure 102 having a first material film 3′.
  • the conversion process may further include a process of removing the first material film 3' in contact with the insulating film 2 by chemical etching or the like between the first step S1 and the second step S2.
  • FIG. 5A shows a structure 103 from which the first material film 3' has been removed.
  • the second material film 8 When the first material film 3' in contact with the insulating film 2 is removed, in the second step S2, when NiAlSi is formed as a compound 7 composed of Si, Ni (first material), and Al (second material) so as to be in contact with the silicide 4, the second material film 8, which is a part of the second film 6, remains in the portion covering the insulating film 2.
  • the second material film 8 may be removed after the second step S2 (for example, between the second step S2 and the third step S3).
  • the thickness T2 of the second film 6 formed in the second step S2 (the thickness of the second film 6 in the portion covering the Ni silicide 4) is preferably greater than the thickness T1 of the first film 3 formed in the first step S1 and smaller than four times the thickness T1 of the first film 3 formed in the first step S1. In other words, it is preferable to satisfy 0 ⁇ T2 ⁇ 4T1 .
  • the lattice constant of NiSi 2-0 Al 0 i.e., NiSi 2
  • the lattice constant of NiSi 1.46 Al 0.54 is 5.454.
  • NiSi2-xAlx lattice constant 5.454 Therefore, since the lattice constant of NiSi2 is closer to that of Si (5.430) than that of NiSi2 (5.406), it is found to be suitable for forming single crystal silicon by the MILC process.
  • FIGS. 6A to 6C are diagrams that show a second embodiment of a method for manufacturing a semiconductor device, including a conversion step for converting amorphous silicon 1 into single crystal silicon 10. Matters that are not mentioned in the second embodiment may follow the first embodiment.
  • FIG. 6A shows the first step S1
  • FIG. 6B shows the second step S2
  • FIG. 6C shows the third step S3 and the fourth step S4.
  • the first material film 3' in contact with the insulating film 2 is not removed between the first step S1 and the second step S2. Therefore, in the second step S2, a second film 6 containing Al as the second material is formed so as to cover the silicide 4 and the first material film 3' by a treatment involving heating, and in addition to the compound 7 in contact with the silicide 4, a second compound 11 of the first material and the second material is obtained so as to be in contact with the insulating film 2.
  • the conversion process may include a process of removing the second compound 11 in contact with the insulating film 2 between the second process S2 and the third process S3.
  • the second compound 11 By removing the second compound 11, it is possible to prevent the silicide 4 from growing laterally and combining with other silicides 4 to cause an electrical short circuit.
  • FIG. 6B shows a structure 106 from which the second compound 11 has been removed.
  • FIGS. 7A to 7C are diagrams that show a third embodiment of a method for manufacturing a semiconductor device, including a conversion step for converting amorphous silicon into single crystal silicon. Matters not mentioned in the third embodiment may follow the first embodiment.
  • FIG. 7A shows the first step S1
  • FIG. 7B shows the second step S2
  • FIG. 7C shows the third step S3 and the fourth step S4.
  • the first material film 3' in contact with the insulating film 2 is not removed between the first step S1 and the second step S2. Therefore, in the second step S2, a second film 6 containing Al as the second material is formed so as to cover the silicide 4 and the first material film 3' by a process involving heating, and in addition to the compound 7 in contact with the silicide 4, a second compound 11 of the first material and the second material is obtained so as to be in contact with the insulating film 2. Also, in the second embodiment, the second compound 11 in contact with the insulating film 2 is not removed between the second step S2 and the third step S3.
  • the conversion step may include a step of removing the second compound 11 in contact with the insulating film 2 after the third step S3, more specifically, between the third step S3 and the fourth step S4.
  • removing the second compound 11 it is possible to prevent the silicide 4 from growing laterally and combining with other silicides 4 to cause an electrical short circuit.
  • FIG. 7C shows a structure 107 from which the second compound 11 has been removed.
  • the reference drawings show that the first and second films are formed on the amorphous silicon 1, but this merely shows that the first and second films are formed on the amorphous silicon 1 in the illustrated position.
  • the formation of the first and second films on the amorphous silicon 1 does not limit the invention to the first and second films being formed above the amorphous silicon 1 in a film forming apparatus.
  • the formation of the first and second films on the amorphous silicon 1 also includes the formation of the first and second films below the amorphous silicon 1 in a film forming apparatus, for example, as illustrated in Figures 8A to 8C.
  • the fourth embodiment provides a method for manufacturing a semiconductor memory device as an example of a semiconductor device.
  • a semiconductor memory device having a NAND string will be described.
  • the NAND string includes a plurality of thin film transistors connected in series.
  • 100 denotes a semiconductor substrate
  • 111, 114, 116, and 136 denote insulating films
  • 112 and 113 denote wiring layers
  • 115 denotes a gate electrode layer
  • 119 denotes a tunnel insulating film
  • 120 denotes a charge storage layer
  • 121 denotes a block insulating film
  • 135 denotes amorphous silicon
  • 123 denotes a core layer
  • 124A, 124B and 141 denote silicide layers
  • 125 denotes a cap layer
  • 136 denotes a conductive layer
  • GP denotes a gap
  • MP denotes a memory pillar
  • SLT denotes a slit.
  • the gap GP is connected to the external space via the slit SLT.
  • the amorphous silicon 135 corresponds to the amorphous silicon 1 described above and is the target of single crystallization.
  • the amorphous silicon 135 is exposed to the gap GP.
  • a heat treatment involving heating is performed to form a first film 3 containing Ni as a first material so as to cover the amorphous silicon 135, thereby forming Ni silicide as the silicide 4 in contact with the amorphous silicon 135.
  • a first material film 3' in contact with the insulating film can be formed.
  • the first material film 3' can then be removed.
  • a second film 6 containing Al as the second material is formed by a process involving heating so as to cover the silicide 4, thereby forming NiAlSi as a compound 7 composed of Si, Ni (first material), and Al (second material) so as to contact the silicide 4.
  • a second material film 8 which is a part of the second film 6, remains in the portion covering the insulating film 136, etc.
  • the second material film 8 on the insulating film is removed.
  • the silicide film 4 remaining after the second step is transformed by heat treatment into a NiAlSi film as a compound 9 composed of Si, Ni (first material), and Al (second material).
  • a fourth step shown in FIGS. 16 and 17 at least a part of the amorphous silicon 135 remaining after the third step is converted into single crystal silicon 10 by heat treatment.
  • the fourth embodiment is advantageous in reducing channel resistance, which is an issue in semiconductor memory devices (for example, 3D NAND memories).
  • FIGS. 18A and 18B are schematic diagrams showing a fifth embodiment of a method for manufacturing a semiconductor device, including a conversion step for converting amorphous silicon into single crystal silicon. Matters not mentioned in the fifth embodiment may follow the first to third embodiments. The fifth embodiment is also applicable to the fourth embodiment.
  • the fifth embodiment of the method for manufacturing a semiconductor device may include a conversion step of converting amorphous silicon 1 into single crystal silicon 10.
  • the amorphous silicon 1 may constitute a part of a substrate.
  • the conversion step may include a first step S1' of forming a first film 3 containing Ni as a first material so as to cover the amorphous silicon 1, a second step S2' of forming a second film 6 containing Al as a second material so as to cover the first film 3 after the first step S1', and a third step S3' of changing the first film 3 into a NiAlSi film as a compound 9 composed of Si, Ni (first material), and Al (second material) by heat treatment after the second step S2'.
  • the first material may be Pd (palladium), Ti (titanium), Cu (copper), Pt (platinum), Co (cobalt), Mo (molybdenum), Mg (magnesium), W (tungsten), Cr (chromium) or Mn (manganese).
  • the first material may be one material selected from the group consisting of Ni, Pd, Ti, Cu, Pt, Co, Mo, Mg, W, Cr and Mn.
  • the second material may be Au (gold), Sb (antimony), In (indium), Ag (silver) or Ga (gallium).
  • the second material may be one material selected from the group consisting of Al, Au, Sb, In, Ag and Ga.
  • the compound composed of Si (silicon), Ni (first material), and Al (second material) is preferably, for example, NiAlSi, NiAuSi, NiSbSi, NiInSi, NiAgSi, or NiGaSi.
  • the conversion process for converting the amorphous silicon 1 into single crystal silicon 10 may further include a fourth process S4' in which at least a portion of the amorphous silicon 1 remaining after the third process S3' is converted into single crystal silicon 10 by heat treatment.
  • the conversion process may also include a process for removing the second compound 11 in contact with the insulating film 2 between the third process S3' and the fourth process S4'.
  • the fourth step S4' a laminated structure of amorphous silicon 1, compound 9, and single crystal silicon 10 is formed.
  • the fourth step S4' may include a MILC (Metal Induced Lateral Crystallization) process. It is preferable that the thickness of the second film 6 formed in the second step S2' is greater than the thickness of the first film 3 formed in the first step S1' and is less than four times the thickness of the first film 3 formed in the first step S1'.
  • 1 amorphous silicon
  • 2 insulating film
  • 3 first film (e.g. Ni film), 3': first material film (e.g. Ni film)
  • 4 silicide (e.g. Ni silicide)
  • 6 second film (e.g. Al film)
  • 7 compound (e.g. NiAlSi)
  • 8 second material film (e.g. Al film)
  • 9 compound (e.g. NiAlSi)
  • 10 single crystal silicon
  • 11 second compound (e.g. NiAl)

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Abstract

半導体素子の製造方法は、アモルファスシリコンを単結晶シリコンに変換する変換工程を含む。前記変換工程は、熱を伴う処理により、前記アモルファスシリコンを覆うように第１材料を含む第１膜を形成することにより、前記アモルファスシリコンに接するシリサイド膜を形成する第１工程と、前記第１工程後、加熱を伴う処理により、前記シリサイド膜を覆うように第２材料を含む第２膜を形成することにより、前記シリサイド膜に接するように、Ｓｉ、前記第１材料および前記第２材料で構成される化合物を形成する第２工程と、前記第２工程後に残っている前記シリサイド膜を、熱処理により、前記化合物に変化させる第３工程と、を含み、前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である。

Description

半導体素子の製造方法及び半導体素子
　本発明は、半導体素子の製造方法および半導体素子に関する。
　半導体素子（例えば、薄膜トランジスター、半導体記憶装置）に対して、チャネル抵抗の増大等による性能劣化を解決する方法の１つとして、チャネル内のアモルファスシリコンまたは多結晶シリコンを単結晶化する方法がある。単結晶化の方法として、Ｎｉシリサイドを結晶化の成長端とするＭＩＬＣ（Ｍｅｔａｌ　Ｉｎｄｕｃｅｄ　Ｌａｔｅｒａｌ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ（金属誘導側面結晶化））プロセスがある。ＭＩＬＣプロセスの例として特許文献１に示す「金属誘導側面結晶化方法を用いた薄膜トランジスター及びその製造方法」について、図１から図３を用いて説明する。図１から図３において、２００は絶縁基板、２１０はバッファー層、２２０は活性層、２２１、２２５はソース／ドレーン領域、２２３はチャネル領域、２３０はゲート絶縁膜、２４０はゲート電極、２５０は層間絶縁膜、２５１、２５５はコンタクトホール、２６０は結晶化誘導金属膜を示す。
　図１に示されるように、ゲート電極２４０を備える絶縁基板２００上に層間絶縁膜２５０を蒸着し、ソース／ドレーン領域２２１、２２５の一部分を露出させるコンタクトホール２５１、２５５を形成する。次に、絶縁基板２００上にスパッタリングなどの方法でＮｉなどの結晶化誘導金属膜２６０を蒸着する。
　次に、図２に示されるように、炉内で熱処理を行うことにより、活性層２２０の非晶質シリコン膜を結晶化して、多結晶シリコン膜に変化させる（５５０℃で３μｍ／ｈｒの速度で結晶化）。この際、コンタクトホール２５１、２５５内の結晶化誘導金属膜２６０の下にある下部領域２２１ａ、２２５ａの非晶質シリコンは、金属誘導結晶化（Ｍｅｔａｌ　Ｉｎｄｕｃｅｄ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ：ＭＩＣ）法により結晶化され、それ以外の領域２２１ｂ、２２５ｂの非晶質シリコンは、ＭＩＬＣ法により結晶化される。
　次に、図３に示されるように、結晶化誘導金属膜２６０を除去し、ソース／ドレーン電極２７１、２７５を形成することによって薄膜トランジスターが得られる。
　特許文献２には、読み出し速度、書き込み速度、消去速度などの動作速度の向上を図りつつ、動作制御および回路レイアウト設計の緩和を図るため、半導体基板、第１層、第２導電層、メモリ膜および半導体層を備え、半導体層に接するＮｉ、Ｃｏ、Ａｌ、またはＰｄを含む金属層を具備する不揮発性半導体記憶装置が開示されている。また、特許文献２には、「金属層７０がシリサイドを形成しない材料、例えばＡｌで構成される場合、アニール後、半導体ピラーＳＰにおける下端部近傍がＡｌとの合金を含んでもよく、半導体ピラーＳＰにおける上端部近傍がＡｌとの合金を含んでもよい。また、半導体ピラーＳＰにおける上端部および下端部近傍に限らず、半導体ピラーＳＰがＡｌとの合金を含んでもよい。」との開示がある。
　特許文献３には、処理能力を向上するため、第１配線層と第２配線層とメモリピラーとを備える半導体記憶装置が開示されている。また、特許文献３には、ＮｉＳｉ２は、その格子定数がＳｉの格子定数と０．３％程度のミスマッチしかないため、ＭＩＬＣによる単結晶シリコンの形成に適している。ＭＩＬＣ法によって半導体ピラー（例えば、シリコン、シリコンゲルマニウム、ゲルマニウム）を結晶化させる金属材料としては、例えば、Ｎｉ、Ｃｏ、Ａｌ、またはＰｄが挙げられることが開示されている。
　非特許文献１は、Ｓｉの格子定数、ＮｉＳｉ２の格子定数、ＮｉＳｉ２－ＸＡｌＸの格子定数に関するものである。図４の横軸はＮｉＳｉ２－ＸＡｌＸに対するＡｌの比率Ｘ、ａはＳｉの格子定数、図４の縦軸は格子定数を示す。図４から、ＮｉＳｉ２の格子定数は５．４０６、Ｓｉの格子定数は５．４３１であり、Ａｌの比率Ｘ＝０．２４のとき、ＮｉＳｉ２－ＸＡｌＸ＝５．４３１となり、Ｓｉの格子定数と一致することが分かる。なお、非特許文献１における格子定数の単位はオングストロームであり、本明細書においても、格子定数の単位はオングストロームであるものとして説明する。
特開２００５－１５９３０７号公報 特開２０１４－１７５３４８号公報 特開２０１９－１６５１７８号公報
Ｋｌａｕｓ　ｅｔ　ａｌｌ　「Ａｐｐｌ．　Ｐｈｙｓ．　Ｌｅｔｔ．　８３，　４９７（２００３）」Ｐ４９７－４９９
　本発明は、単結晶シリコンの格子定数により近い格子定数を有するシリサイドによってアモルファスシリコンを単結晶シリコンに変換する技術を提供する。
　本発明の第１側面は、アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法に係り、前記製造方法において、前記変換工程は、熱を伴う処理により、前記アモルファスシリコンを覆うように第１材料を含む第１膜を形成することにより、前記アモルファスシリコンに接するシリサイド膜を形成する第１工程と、前記第１工程後、加熱を伴う処理により、前記シリサイド膜を覆うように第２材料を含む第２膜を形成することにより、前記シリサイド膜に接するように、Ｓｉ、前記第１材料および前記第２材料で構成される化合物を形成する第２工程と、前記第２工程後に残っている前記シリサイド膜を、熱処理により、前記化合物に変化させる第３工程と、を含み、前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である。
　本発明の第２側面は、アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法に係り、前記製造方法において、前記変換工程は、前記アモルファスシリコンを覆うように第１材料を含む第１膜を形成する第１工程と、前記第１工程後、前記第１膜を覆うように第２材料を含む第２膜を形成する第２工程と、前記第２工程後、熱処理により、Ｓｉ、前記第１材料および前記第２材料を含む化合物を形成する第３工程と、を含み、前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である。
　本発明の第３側面は、アモルファスシリコン、化合物および単結晶シリコンの積層構造を含む半導体素子に係り、前記半導体素子において、前記化合物は、Ｓｉ、第１材料および第２材料の化合物であり、前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である。
特許文献１記載の薄膜トランジスターの製造方法を説明するための工程断面図である。 特許文献１記載の薄膜トランジスターの製造方法を説明するための工程断面図である。 特許文献１記載の薄膜トランジスターの製造方法を説明するための工程断面図である。 非特許文献１に記載のＳｉの格子定数、ＮｉＳｉ２の格子定数、ＮｉＳｉ２－ＸＡｌＸの格子定数の関係を示す図である。 第１実施形態の半導体素子の製造方法を示す工程図である。 第１実施形態の半導体素子の製造方法を示す工程図である。 第１実施形態の半導体素子の製造方法を示す工程図である。 第２実施形態の半導体素子の製造方法を示す工程図である。 第２実施形態の半導体素子の製造方法を示す工程図である。 第２実施形態の半導体素子の製造方法を示す工程図である。 第３実施形態の半導体素子の製造方法を示す工程図である。 第３実施形態の半導体素子の製造方法を示す工程図である。 第３実施形態の半導体素子の製造方法を示す工程図である。 第１実施形態の半導体素子の製造方法を示す工程図である。 第１実施形態の半導体素子の製造方法を示す工程図である。 第１実施形態の半導体素子の製造方法を示す工程図である。 第４実施形態の半導体素子の製造方法を示す工程図である。 第４実施形態の半導体素子の製造方法を示す工程図である。 第４実施形態の半導体素子の製造方法を示す工程図である。 第４実施形態の半導体素子の製造方法を示す工程図である。 第４実施形態の半導体素子の製造方法を示す工程図である。 第４実施形態の半導体素子の製造方法を示す工程図である。 第４実施形態の半導体素子の製造方法を示す工程図である。 第４実施形態の半導体素子の製造方法を示す工程図である。 第４実施形態の半導体素子の製造方法を示す工程図である。 第５実施形態の半導体素子の製造方法を示す工程図である。 第５実施形態の半導体素子の製造方法を示す工程図である。
　以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
　図５Ａから図５Ｃは、アモルファスシリコン１を単結晶シリコン１０に変換する変換工程を含む、半導体素子の製造方法の第１実施形態を模式的に示す図である。本発明者は、アモルファスシリコン上にＡｌ膜及びＮｉ膜を順に成膜して得られた構造体を加熱する実験の結果から、Ａｌ膜がＮｉ膜のシリサイド化を阻害することを発見した。また、本発明者は、アモルファスシリコン上にＮｉＡｌ膜を成膜して得られた構造体を加熱する実験の結果から、ＡｌがＮｉシリサイド内に含まれず、ＡｌがＮｉＡｌ膜の表面側に押し出されてしまうことを発見した。また、本発明者は、アモルファスシリコン上に加熱を伴う工程によってＮｉ膜を形成することによりアモルファスシリコンに接するＮｉシリサイド膜を形成した後、Ｎｉシリサイド膜上に加熱を伴う処理によりＡｌ膜を形成することにより、Ｎｉシリサイド膜にＡｌが拡散し、ＮｉＡｌＳｉが形成されるという現象を発見した。ＮｉＡｌＳｉは、単結晶シリコンに近い格子定数を有するので、ＮｉＡｌＳｉとアモルファスシリコンとを接触させて熱処理を行うことによって容易に単結晶シリコンを得ることができる。以下の実施形態は、以上の知見に基づくものである。
　第１実施形態の半導体素子の製造方法は、アモルファスシリコン１を単結晶シリコン１０に変換する変換工程を含みうる。アモルファスシリコン１は、基板の一部を構成しうる。変換工程は、
　加熱を伴う熱処理により、アモルファスシリコン１を覆うように第１材料としてのＮｉ（ニッケル）を含む第１膜３を形成することにより、アモルファスシリコン１に接するシリサイド４としてのＮｉシリサイドを形成する第１工程Ｓ１と、
　第１工程Ｓ１の後、加熱を伴う処理により、シリサイド４を覆うように第２材料としてのＡｌ（アルミニウム）を含む第２膜６を形成することにより、シリサイド４に接するように、Ｓｉ（シリコン）、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物７としてのＮｉＡｌＳｉを形成する第２工程Ｓ２と、
　第２工程Ｓ２の後に残っているシリサイド４を、熱処理により、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物９としてのＮｉＡｌＳｉ膜に変化させる第３工程Ｓ３と、を含みうる。
　これにより、アモルファスシリコン１に接するように化合物９としてのＮｉＡｌＳｉが配置された構造体を作成することができる。
　図５Ａには、第１工程Ｓ１において、加熱を伴う熱処理により、アモルファスシリコン１を覆うように第１材料としてのＮｉを含む第１膜３が形成された段階の構造体１０１と、シリサイド４としてのＮｉシリサイドが形成された構造体１０２とが示されている。図５Ｂには、加熱を伴う処理により、シリサイド４を覆うように第２材料としてのＡｌを含む第２膜６が形成された段階の構造体１０４と、シリサイド４に接するように、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物７としてのＮｉＡｌＳｉが形成された段階の構造体１０５が示されている。図５Ｃには、第２工程Ｓ２の後に残っているシリサイド４を有する構造体１０６と、熱処理によりシリサイド４が化合物９に変化した後の構造体１０７とが示されている。
　ここで、第１材料としては、Ｎｉに代えて、Ｐｄ（パラジウム）、Ｔｉ（チタン）、Ｃｕ（銅）、Ｐｔ（白金）、Ｃｏ（コバルト）、Ｍｏ（モリブデン）、Ｍｇ（マグネシウム）、Ｗ（タングステン）、Ｃｒ（クロム）およびＭｎ（マンガン）を使用してもよい。つまり、第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料でありうる。
　第２材料としては、Ａｌに換えて、Ａｕ（金）、Ｓｂ（アンチモン）、Ｉｎ（インジウム）、Ａｇ（銀）又はＧａ（ガリウム）を使用してもよい。つまり、第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料でありうる。
　Ｓｉ、第１材料および第２材料で構成される化合物は、例えば、ＮｉＡｌＳｉの他、ＮｉＡｕＳｉ、ＮｉＳｂＳｉ、ＮｉＩｎＳｉ、ＮｉＡｇＳｉ又はＮｉＧａＳｉが好適である。
　アモルファスシリコン１を単結晶シリコン１０に変換する変換工程は、更に、第３工程Ｓ３の後に残っているアモルファスシリコン１の少なくとも一部を、熱処理により、単結晶シリコン１０に変化させる第４工程Ｓ４を含みうる。図５Ｃには、第３工程Ｓ３の後に残っているアモルファスシリコン１の少なくとも一部が熱処理により、単結晶シリコン１０に変化した後の構造体１０８が示されている。第４工程は、ＭＩＬＣ（Ｍｅｔａｌ　Ｉｎｄｕｃｅｄ　Ｌａｔｅｒａｌ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）プロセスを含みうる。
　第１工程が実施される基板は、アモルファスシリコン１の他、絶縁膜２（例えば、ＳｉＯ２：二酸化シリコン）を有しうる。アモルファスシリコン１と絶縁膜２とは互いに接触して、あるいは、互いに近接して配置されうる。第１工程Ｓ１では、加熱を伴う処理により、アモルファスシリコン１の他、絶縁膜２を覆うように第１材料（例えば、Ｎｉ）を含む第１膜３を形成することにより、アモルファスシリコン１に接するシリサイド４の他、絶縁膜２に接する第１材料膜３’が形成されてもよい。図５Ａには、第１材料膜３’を有する構造体１０２が示されている。
　この場合、変換工程は、第１工程Ｓ１と第２工程Ｓ２との間に、絶縁膜２に接する第１材料膜３’を化学エッチング等によって除去する工程を更に含みうる。図５Ａには、第１材料膜３’が除去された構造体１０３が示されている。第１材料膜３’を除去することにより、シリサイド４が横方向に成長して他のシリサイド４と会合し電気的にショートすることを防止することができる。絶縁膜２に接する第１材料膜３’が除去された場合、第２工程Ｓ２では、シリサイド４に接するように、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物７としてのＮｉＡｌＳｉを形成するときに、絶縁膜２を覆う部分には、第２膜６の一部である第２材料膜８が残る。第２材料膜８は、第２工程Ｓ２の後（例えば、第２工程Ｓ２と第３工程Ｓ３との間）に除去されうる。
　第２工程Ｓ２で形成する第２膜６の厚さ（Ｎｉシリサイド４を覆う部分における第２膜６の厚さ）Ｔ２は、第１工程Ｓ１で形成される第１膜３の厚さＴ１より大きく、第１工程Ｓ１で形成される第１膜３の厚さＴ１の４倍より小さいことが好ましい。つまり、０＜Ｔ２＜４Ｔ１を満たすことが好ましい。
　Ｔ２＝０は、図４の横軸であるＸの値が０であることに相当する。この場合、ＮｉＳｉ２－０Ａｌ０（つまり、ＮｉＳｉ２）の格子定数は、５．４０６である。Ｔ２＝４Ｔ１は、図４の横軸であるＸの値が０．５４であることに相当する。Ｘの値が０．５４である場合、ＮｉＳｉ１．４６Ａｌ０．５４の格子定数は５．４５４である。
　０＜Ｔ２＜４Ｔ１を満たす場合、ＮｉＳｉ２－ｘＡｌｘの格子定数は、以下で示される。
　５．４０６＜ＮｉＳｉ２－ｘＡｌｘの格子定数＜５．４５４
　よって、ＮｉＳｉ２の格子定数（５．４０６）に比べて、Ｓｉの格子定数＝５．４３０に近いため、ＭＩＬＣプロセスによる単結晶シリコンの形成に適していることが分かる。
　これにより、例えば、薄膜トランジスター、半導体記憶装置（例えば、３Ｄ　ＮＡＮＤメモリ）等の半導体素子における課題であるチャネル抵抗が低減されうる。
　図６Ａ乃至図６Ｃは、アモルファスシリコン１を単結晶シリコン１０に変換する変換工程を含む、半導体素子の製造方法の第２実施形態を模式的に示す図である。第２実施形態として言及しない事項は、第１実施形態に従いうる。図６Ａは第１工程Ｓ１を模式的に示し、図６Ｂは第２工程Ｓ２を模式的に示し、図６Ｃは第３工程Ｓ３および第４工程Ｓ４を模式的に示している。
　第２実施形態では、第１工程Ｓ１と第２工程Ｓ２との間において、絶縁膜２に接触している第１材料膜３’を除去しない。よって、第２工程Ｓ２では、加熱を伴う処理によりシリサイド４および第１材料膜３’を覆うように第２材料としてのＡｌを含む第２膜６を形成することにより、シリサイド４に接する化合物７の他、絶縁膜２に接するように、第１材料および第２材料の第２化合物１１が得られる。
　第２実施形態では、変換工程は、第２工程Ｓ２と第３工程Ｓ３との間に、絶縁膜２に接する第２化合物１１を除去する工程を含みうる。第２化合物１１を除去することにより、シリサイド４が横方向に成長して他のシリサイド４と会合し電気的にショートすることを防止することができる。図６Ｂには、第２化合物１１が除去された構造体１０６が示されている。
　図７Ａから図７Ｃは、アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法の第３実施形態を模式的に示す図である。第３実施形態として言及しない事項は、第１実施形態に従いうる。図７Ａは第１工程Ｓ１を模式的に示し、図７Ｂは第２工程Ｓ２を模式的に示し、図７Ｃは第３工程Ｓ３および第４工程Ｓ４を模式的に示している。
　第３実施形態では、第１工程Ｓ１と第２工程Ｓ２との間において、絶縁膜２に接触している第１材料膜３’を除去しない。よって、第２工程Ｓ２では、加熱を伴う処理によりシリサイド４および第１材料膜３’を覆うように第２材料としてのＡｌを含む第２膜６を形成することにより、シリサイド４に接する化合物７の他、絶縁膜２に接するように、第１材料および第２材料の第２化合物１１が得られる。また、第２実施形態では、第２工程Ｓ２と第３工程Ｓ３との間において、絶縁膜２に接する第２化合物１１を除去しない。
　第３実施形態では、変換工程は、第３工程Ｓ３の後、より具体的には、第３工程Ｓ３と第４工程Ｓ４との間に、絶縁膜２に接する第２化合物１１を除去する工程を含みうる。第２化合物１１を除去することにより、シリサイド４が横方向に成長して他のシリサイド４と会合し電気的にショートすることを防止することができる。図７Ｃには、第２化合物１１が除去された構造体１０７が示されている。
　第１乃至第３実施形態では、参照する図面において、アモルファスシリコン１の上に第１膜および第２膜が形成されることが示されているが、これは図示された姿勢において、アモルファスシリコン１の上に第１膜および第２膜が形成されることを示しているに過ぎない。アモルファスシリコン１の上に第１膜および第２膜が形成されることは、膜形成装置内において、アモルファスシリコン１の上方に第１膜および第２膜が形成されることに発明を限定するものではない。アモルファスシリコン１の上に第１膜および第２膜が形成されることは、例えば、図８Ａ～図８Ｃに例示されるように、膜形成装置内において、アモルファスシリコン１の下方に第１膜および第２膜が形成されることも包含する。
　次に、図９乃至図１７を参照しながら半導体素子の製造方法の第４実施形態を説明する。第４実施形態は、半導体素子の一例として半導体記憶装置を製造する方法を提供する。ここでは、ＮＡＮＤストリングを有する半導体記憶装置を製造する例を説明する。ＮＡＮＤストリングは、直列に接続された複数の薄膜トランジスターを含む。
　図９乃至図１７において、１００は半導体基板、１１１、１１４、１１６、１３６は絶縁膜、１１２、１１３は配線層、１１５はゲート電極層、１１９はトンネル絶縁膜、１２０は電荷蓄積層、１２１はブロック絶縁膜、１３５はアモルファスシリコン、１２３はコア層、１２４Ａ、１２４Ｂ、１４１はシリサイド層、１２５はキャップ層、１３６は導電層、ＧＰは空隙、ＭＰはメモリピラー、ＳＬＴはスリットを示す。
　図９に示された状態において、空隙ＧＰは、スリットＳＬＴを介して外部空間に連通している。また、アモルファスシリコン１３５は、前述のアモルファスシリコン１に対応し、単結晶化の対象である。アモルファスシリコン１３５は、空隙ＧＰに対して露出している。この状態で図１０、図１１に示される第１工程において、加熱を伴う熱処理により、アモルファスシリコン１３５を覆うように第１材料としてのＮｉを含む第１膜３を形成することにより、アモルファスシリコン１３５に接するシリサイド４としてのＮｉシリサイドを形成する。このとき、アモルファスシリコン１３５に接するシリサイド４の他、絶縁膜に接する第１材料膜３’が形成されうる。第１材料膜３’は、その後に除去されうる。
　次いで、図１２、図１３に示される第２工程において、加熱を伴う処理により、シリサイド４を覆うように第２材料としてのＡｌを含む第２膜６を形成することにより、シリサイド４に接するように、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物７としてのＮｉＡｌＳｉを形成する。このとき、絶縁膜１３６等を覆う部分には、第２膜６の一部である第２材料膜８が残る。
　次いで、図１４に示される任意の工程において、絶縁膜の上の第２材料膜８が除去される。次いで、図１５に示される第３工程において、第２工程の後に残っているシリサイド膜４を、熱処理により、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物９としてのＮｉＡｌＳｉ膜に変化させる。
　次いで、図１６、図１７に示される第４工程において、第３工程の後に残っているアモルファスシリコン１３５の少なくとも一部を、熱処理により、単結晶シリコン１０に変化させる。
第４実施形態は、半導体記憶装置（例えば、３Ｄ　ＮＡＮＤメモリ）の課題であるチャネル抵抗の低減に有利である。
　図１８Ａ、図１８Ｂは、アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法の第５実施形態を模式的に示す図である。第５実施形態として言及しない事項は、第１乃至第３実施形態に従いうる。また、第５実施形態は、第４実施形態に適用可能である。
　半導体素子の製造方法の第５実施形態は、アモルファスシリコン１を単結晶シリコン１０に変換する変換工程を含みうる。アモルファスシリコン１は、基板の一部を構成しうる。変換工程は、アモルファスシリコン１を覆うように第１材料としてのＮｉを含む第１膜３を形成する第１工程Ｓ１’と、第１工程Ｓ１’の後、第１膜３を覆うように第２材料としてのＡｌを含む第２膜６を形成する第２工程Ｓ２と’、第２工程Ｓ２’の後、熱処理により、Ｓｉ、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物９としてのＮｉＡｌＳｉ膜に変化させる第３工程Ｓ３’と、を含みうる。
　これにより、アモルファスシリコン１に接するように化合物９としてのＮｉＡｌＳｉが配置された構造体を作成することができる。
　ここで、第１材料としては、Ｎｉに代えて、Ｐｄ（パラジウム）、Ｔｉ（チタン）、Ｃｕ（銅）、Ｐｔ（白金）、Ｃｏ（コバルト）、Ｍｏ（モリブデン）、Ｍｇ（マグネシウム）、Ｗ（タングステン）、Ｃｒ（クロム）およびＭｎ（マンガン）を使用してもよい。つまり、第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料でありうる。
　第２材料としては、Ａｌに換えて、Ａｕ（金）、Ｓｂ（アンチモン）、Ｉｎ（インジウム）、Ａｇ（銀）又はＧａ（ガリウム）を使用してもよい。つまり、第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料でありうる。
　Ｓｉ（シリコン）、Ｎｉ（第１材料）、Ａｌ（第２材料）で構成される化合物は、例えば、ＮｉＡｌＳｉの他、ＮｉＡｕＳｉ、ＮｉＳｂＳｉ、ＮｉＩｎＳｉ、ＮｉＡｇＳｉ又はＮｉＧａＳｉが好適である。
　アモルファスシリコン１を単結晶シリコン１０に変換する変換工程は、更に、第３工程Ｓ３’の後に残っているアモルファスシリコン１の少なくとも一部を、熱処理により、単結晶シリコン１０に変化させる第４工程Ｓ４’を含みうる。また、変換工程は、第３工程Ｓ３’と第４工程Ｓ４’との間に、絶縁膜２に接する第２化合物１１を除去する工程を含んでもよい。
　第４工程Ｓ４’を経て、アモルファスシリコン１、化合物９および単結晶シリコン１０の積層構造が形成される。第４工程Ｓ４’は、ＭＩＬＣ（Ｍｅｔａｌ　Ｉｎｄｕｃｅｄ　Ｌａｔｅｒａｌ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）プロセスを含みうる。第２工程Ｓ２’で形成する第２膜６の厚さは、第１工程Ｓ１’で形成される第１膜３の厚さより大きく、第１工程Ｓ１’で形成される第１膜３の厚さの４倍より小さいことが好ましい。
　発明は上記実施形態に制限されるものではなく、発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
１:アモルファスシリコン、２：絶縁膜、３：第１膜（例えばＮｉ膜）、３’：第１材料膜（例えばＮｉ膜）、４：シリサイド（例えばＮｉシリサイド）、６：第２膜（例えばＡｌ膜）、７：化合物（例えばＮｉＡｌＳｉ）、８：第２材料膜（例えばＡｌ膜）、９：化合物（例えばＮｉＡｌＳｉ）、１０：単結晶シリコン、１１：第２化合物（例えばＮｉＡｌ）

Claims (28)

  1. 　アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法において、前記変換工程は、
    　加熱を伴う処理により、前記アモルファスシリコンを覆うように第１材料を含む第１膜を形成することにより、前記アモルファスシリコンに接するシリサイドを形成する第１工程と、
    　前記第１工程後、加熱を伴う処理により、前記シリサイドを覆うように第２材料を含む第２膜を形成することにより、前記シリサイドに接するように、Ｓｉ、前記第１材料および前記第２材料で構成される化合物を形成する第２工程と、
    　前記第２工程後に残っている前記シリサイドを、熱処理により、前記化合物に変化させる第３工程と、を含み、
    　前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、
    　前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である、
    　ことを特徴とする半導体素子の製造方法。
  2. 　前記変換工程は、前記第３工程後に残っている前記アモルファスシリコンの少なくとも一部を、熱処理により、単結晶シリコンに変化させる第４工程を更に含む、
    　ことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 　前記第４工程を経て、前記アモルファスシリコン、前記化合物および前記単結晶シリコンの積層構造が形成される、
    　ことを特徴とする請求項２に記載の半導体素子の製造方法。
  4. 　前記第４工程は、ＭＩＬＣ（Ｍｅｔａｌ　Ｉｎｄｕｃｅｄ　Ｌａｔｅｒａｌ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）プロセスを含む、
    　ことを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 　前記第２工程で形成する前記第２膜の厚さは、前記第１工程で形成される前記第１膜の厚さより大きく、前記第１工程で形成される前記第１膜の厚さの４倍より小さい、
    　ことを特徴とする、請求項１乃至４のいずれか１項に記載の半導体素子の製造方法。
  6. 　前記第２材料は、Ａｌである、
    　ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体素子の製造方法。
  7. 　前記第１材料は、Ｎｉである、
    ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体素子の製造方法。
  8. 　前記第１材料は、Ｎｉであり、前記第２材料は、Ａｌである、
    　ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体素子の製造方法。
  9. 　前記第１工程では、加熱を伴う処理により、前記アモルファスシリコンの他、絶縁膜を覆うように前記第１材料を含む前記第１膜を形成することにより、前記アモルファスシリコンに接する前記シリサイドの他、前記絶縁膜に接する第１材料膜が形成される、
    　ことを特徴とする請求項１から４のいずれか１項に記載の半導体素子の製造方法。
  10. 　前記変換工程は、前記第１工程と前記第２工程との間に、前記絶縁膜に接する前記第１材料膜を除去する工程を更に含む、
    　ことを特徴とする請求項９に記載の半導体素子の製造方法。
  11. 　前記第２工程では、加熱を伴う処理により、前記シリサイドの他、前記絶縁膜を覆うように前記第１材料を含む前記第２膜を形成することにより、前記シリサイドに接する前記化合物の他、前記絶縁膜に接する第２材料膜が形成される、
    　ことを特徴とする請求項１０に記載の半導体素子の製造方法。
  12. 　前記変換工程は、前記第２工程と前記第３工程との間に、前記絶縁膜に接する前記第２材料膜を除去する工程を更に含む、
    　ことを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 　前記第２工程では、加熱を伴う処理により、前記シリサイドおよび前記第１材料膜を覆うように第２材料を含む前記第２膜を形成することにより、前記シリサイドに接する前記化合物の他、前記絶縁膜に接する、前記第１材料および前記第２材料の第２化合物が得られる、
    　ことを特徴とする請求項９に記載の半導体素子の製造方法。
  14. 　前記変換工程は、前記第２工程と前記第３工程との間に、前記絶縁膜に接する前記第２化合物を除去する工程を含む、
    　ことを特徴とする請求項１３に記載の半導体素子の製造方法。
  15. 　前記変換工程は、前記第３工程の後に、前記絶縁膜に接する前記第２化合物を除去する工程を更に含む、
    　ことを特徴とする請求項１３に記載の半導体素子の製造方法。
  16. 　請求項１乃至１５のいずれか１項に記載の半導体素子の製造方法により作成された単結晶シリコンを含む半導体素子。
  17. 　前記単結晶シリコンが薄膜トランジスター又は半導体記憶装置の一部を構成することを特徴とする請求項１６に記載の半導体素子。
  18. 　アモルファスシリコンを単結晶シリコンに変換する変換工程を含む、半導体素子の製造方法において、前記変換工程は、
    　前記アモルファスシリコンを覆うように第１材料を含む第１膜を形成する第１工程と、
    　前記第１工程後、前記第１膜を覆うように第２材料を含む第２膜を形成する第２工程と、
    　前記第２工程後、熱処理により、Ｓｉ、前記第１材料および前記第２材料を含む化合物を形成する第３工程と、を含み、
    　前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、
    　前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である、
    　ことを特徴とする半導体素子の製造方法。
  19. 　前記変換工程は、前記第３工程後に残っている前記アモルファスシリコンの少なくとも一部を、熱処理により、単結晶シリコンに変化させる第４工程を更に含む、
    　ことを特徴とする請求項１８に記載の半導体素子の製造方法。
  20. 　前記第４工程を経て、前記アモルファスシリコン、前記化合物および前記単結晶シリコンの積層構造が形成される、
    　ことを特徴とする請求項１９に記載の半導体素子の製造方法。
  21. 　前記第４工程は、ＭＩＬＣ（Ｍｅｔａｌ　Ｉｎｄｕｃｅｄ　Ｌａｔｅｒａｌ　Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ）プロセスを含む、
    　ことを特徴とする請求項２０に記載の半導体素子の製造方法。
  22. 　前記第２工程で形成する前記第２膜の厚さは、前記第１工程で形成される前記第１膜の厚さより大きく、前記第１工程で形成される前記第１膜の厚さの４倍より小さい、
    　ことを特徴とする、請求項１８乃至２１のいずれか１項に記載の半導体素子の製造方法。
  23. 　前記第２材料は、Ａｌである、
    　ことを特徴とする請求項１８乃至２２のいずれか１項に記載の半導体素子の製造方法。
  24. 　前記第１材料は、Ｎｉである、
    　ことを特徴とする請求項１８乃至２２のいずれか１項に記載の半導体素子の製造方法。
  25. 前記第１材料は、Ｎｉであり、前記第２材料は、Ａｌである、
    ことを特徴とする請求項１８乃至２２のいずれか１項に記載の半導体素子の製造方法。
  26. 　請求項１８乃至２５のいずれか１項に記載の半導体素子の製造方法により作成された単結晶シリコンを含む半導体素子。
  27. 　前記単結晶シリコンが薄膜トランジスター又は半導体記憶装置の一部を構成することを特徴とする請求項２６に記載の半導体素子。
  28. 　アモルファスシリコン、化合物および単結晶シリコンの積層構造を含む半導体素子であって、
    　前記化合物は、Ｓｉ、第１材料および第２材料の化合物であり、
    　前記第１材料は、Ｎｉ、Ｐｄ、Ｔｉ、Ｃｕ、Ｐｔ、Ｃｏ、Ｍｏ、Ｍｇ、Ｗ、ＣｒおよびＭｎからなるグループから選択される１つの材料であり、
    　前記第２材料は、Ａｌ、Ａｕ、Ｓｂ、Ｉｎ、ＡｇおよびＧａからなるグループから選択される１つの材料である、
    　ことを特徴とする半導体素子。
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