WO2026005176A1 - 전력 반도체 모듈 - Google Patents

전력 반도체 모듈

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WO2026005176A1
WO2026005176A1 PCT/KR2025/002667 KR2025002667W WO2026005176A1 WO 2026005176 A1 WO2026005176 A1 WO 2026005176A1 KR 2025002667 W KR2025002667 W KR 2025002667W WO 2026005176 A1 WO2026005176 A1 WO 2026005176A1
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WO
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power semiconductor
power
substrate
terminal
semiconductor element
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Application number
PCT/KR2025/002667
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English (en)
French (fr)
Inventor
김덕수
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LX Semicon Co Ltd
Original Assignee
LX Semicon Co Ltd
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Publication date
Application filed by LX Semicon Co Ltd filed Critical LX Semicon Co Ltd
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Definitions

  • the present disclosure relates to a power semiconductor module.
  • power semiconductor devices are core components that convert, store, distribute, and control the power entering electronic devices, and are widely used in most electronic products.
  • Eco-friendly vehicles such as electric and hydrogen-powered vehicles are gaining widespread attention, replacing conventional fossil fuel-powered vehicles.
  • Eco-friendly vehicles utilize numerous power semiconductor components.
  • Eco-friendly vehicles include hybrid electric vehicles (HEVs), plug-in hybrid electric vehicles (PHEVs), electric vehicles (EVs), and fuel cell electric vehicles (PCEVs).
  • HEVs hybrid electric vehicles
  • PHEVs plug-in hybrid electric vehicles
  • EVs electric vehicles
  • PCEVs fuel cell electric vehicles
  • Si power semiconductor devices have been widely used in the past, there is a strong demand for the development of new power semiconductor devices due to their low power, low dielectric breakdown characteristics, and low thermal conductivity.
  • eco-friendly vehicles require high-current inverters, such as those capable of 700 A or more.
  • Inverters include multiple power semiconductor modules to convert power.
  • Each of the multiple power semiconductor modules includes multiple power semiconductor devices.
  • the power semiconductor device includes power semiconductor devices (30, 40) based on compound semiconductors.
  • a plurality of power semiconductor devices (30, 40) are disposed between a first substrate (10) and a second substrate (20).
  • a gate electrode (30a) and a source electrode (30b) of each of the first power semiconductor devices (30) are electrically connected to the second substrate (20)
  • a gate electrode (40a) and a source electrode (40b) of each of the second power semiconductor devices (40) are electrically connected to the first substrate (10).
  • the power semiconductor module includes a terminal (or lead frame) (50) arranged between a first substrate (10) and a second substrate (20).
  • the higher the current the larger the cross-sectional area of the terminal (50) must be.
  • the area of the inverter is limited, the larger the required current, the thicker the terminal (50) becomes.
  • the thickness of the terminal (50) is greater than the thickness of the power semiconductor element (30, 40)
  • the upper or lower portion of the power semiconductor element (30, 40) is spaced apart from the first substrate (10) or the second substrate (20).
  • a spacer (70, 80) is placed on the upper or lower portion of the power semiconductor element (30, 40), so there is a problem that the thickness of the power semiconductor module increases.
  • a spacer (70, 80) is provided for each of the power semiconductor elements (30, 40), as the number of power semiconductor elements (30, 40) increases, the number of spacers (70, 80) also increases, so there is a problem that the material cost increases.
  • a terminal (50) that supplies power or a signal to a power semiconductor element (30, 40) is placed on the side of the power semiconductor element (30, 40), so that the physical distance or current path between the terminal (50) and the power semiconductor element (30, 40) increases, causing a problem in that not only power or a signal is lost, but also switching operation becomes unstable.
  • the present disclosure is intended to solve the above-mentioned and other problems.
  • the present disclosure provides a power semiconductor module capable of reducing thickness.
  • the present disclosure provides a power semiconductor module capable of reducing material costs.
  • the present disclosure provides a higher power semiconductor module.
  • the present disclosure provides a power semiconductor module capable of stable switching operation.
  • the present disclosure provides a power semiconductor module capable of preventing electrical shorts between terminals.
  • the present disclosure provides a power semiconductor module that does not require a lead frame.
  • a power semiconductor module includes a first substrate having a first region and a second region on one side of the first region; a power semiconductor element disposed on the first region of the first substrate; a second substrate disposed on the power semiconductor element; and a power terminal disposed on the second region of the first substrate and horizontally overlapping the second substrate; wherein the second substrate has a via terminal electrically connected to the power semiconductor element.
  • the second substrate may include a first metal layer disposed on a lower side of the first insulating layer; and a second metal layer disposed on an upper side of the first insulating layer.
  • the via terminal may be formed by penetrating the first metal layer, the insulating layer, and the second metal layer.
  • the upper surface of the above via terminal and the upper surface of the above power terminal can be parallel.
  • the above power semiconductor module may include the second substrate and an insulating member arranged on the outer periphery of the via terminal and the power terminal.
  • the above via terminal includes a first via terminal and a second via terminal, and the first via terminal and the second via terminal can be electrically insulated by the insulating layer and the insulating portion.
  • the power semiconductor device includes a gate electrode and a source electrode, and the first via terminal and the second via terminal can be electrically connected to the gate electrode and the source electrode, respectively.
  • the power semiconductor device further includes a drain electrode, and the power terminal can be electrically connected to the first drain electrode.
  • a step portion is formed on the upper surface of the second region, and the power terminal can be coupled to the step portion.
  • the above power semiconductor module may further include a support molding portion that extends from one side of the first substrate and supports a side of the power terminal.
  • a power semiconductor module includes a first substrate having a first region and a second region on one side of the first region; a power semiconductor element disposed on the first region of the first substrate; a second substrate having a third region disposed on the power semiconductor element and a fourth region on one side of the third region; and a conductive post disposed between the second region and the fourth region; wherein the second substrate may have a via terminal electrically connected to the power semiconductor element and a power terminal electrically connected to the first substrate.
  • the second substrate may include a first insulating layer; a first metal layer disposed on a lower side of the first insulating layer; and a second metal layer disposed on an upper side of the first insulating layer.
  • the via terminal and the power terminal may be formed by penetrating the first metal layer, the insulating layer, and the second metal layer.
  • the upper surface of the above via terminal and the upper surface of the above power terminal can be parallel.
  • the second substrate may include an insulating portion arranged on the outer periphery of the via terminal and the power terminal.
  • the above via terminal includes a first via terminal and a second via terminal, and the first via terminal and the second via terminal can be electrically insulated by the insulating layer and the insulating portion.
  • the first metal layer and the second metal layer include an insulating pattern between the via terminal and the power terminal, and the via terminal and the power terminal can be electrically insulated by the insulating layer, the insulating portion, and the insulating pattern.
  • At least one of these aspects has the advantage of reducing material costs by eliminating the need for spacers.
  • the thickness can be reduced by eliminating the need for a spacer.
  • a higher power power semiconductor module can be realized by increasing the thickness of the terminals on both sides of the power semiconductor device without increasing the overall thickness.
  • Figure 1 is a cross-sectional view illustrating a conventional power semiconductor module.
  • FIG. 2 is a circuit diagram illustrating an inverter according to one aspect of the present disclosure.
  • FIG. 3 is a plan view illustrating a power semiconductor module according to the first aspect of the present disclosure.
  • FIG. 4 is a cross-sectional view illustrating a power semiconductor module according to the second aspect of the present disclosure.
  • FIG. 5 is a cross-sectional view illustrating a power semiconductor module according to a third aspect of the present disclosure.
  • Figure 6 is a perspective view illustrating the first substrate of Figure 5.
  • FIG. 7 is a cross-sectional view illustrating a power semiconductor module according to the fourth aspect of the present disclosure.
  • FIG. 8 is a plan view illustrating a power semiconductor module according to the fifth aspect of the present disclosure.
  • FIG. 2 is a circuit diagram illustrating an inverter according to one aspect of the present disclosure.
  • an inverter (1000) may be applied to applications such as three-phase motors or compressors.
  • the inverter (1000) may output three-phase power.
  • the inverter (1000) may be a power conversion device or may be included in a power conversion device.
  • the inverter (1000) may include a switching circuit.
  • An inverter (1000) can convert DC power into AC power and supply the converted AC power to a load (1200) to drive the load.
  • a converter may be connected to the input side to convert AC power into DC power.
  • the DC power converted by the converter can be converted into AC power by the inverter (1000) and then used to drive the load (1200).
  • the load (1200) may be a motor or an electric motor, but is not limited thereto.
  • An inverter (1000) may include, but is not limited to, a three-phase inverter. In this case, a phase difference of 120 degrees may be present between the first phase, the second phase, and the third phase.
  • An inverter (1000) according to one aspect of the present disclosure may include a plurality of legs (100A, 100B, 100C).
  • the first leg (100A), the second leg (100B), and the third leg (100C) may be connected in parallel to a load (1200), i.e., a motor, through a first node (N1), a second node (N2), and a third node (N3), respectively.
  • the first leg (100A) may include a first arm (100a) and a second arm (100b) that are connected in series to each other
  • the second leg (100B) may include a third arm (100c) and a fourth arm (100d) that are connected in series to each other
  • the third leg (100C) may include a fifth arm (100e) and a sixth arm (100f) that are connected in series to each other.
  • the first arm (100a), the third arm (100c), and the fifth arm (100e) may be referred to as upper arms
  • the second arm (100b), the fourth arm (100d), and the sixth arm (100f) may be referred to as lower arms.
  • Each of the first arm (100a) to the sixth arm (100f) may be referred to as a switching module, a submodule, or the like.
  • the first arm (100a) to the sixth arm (100f) may each include switching units (Q1 to Q6) and diodes (100a-2 to 100f-2).
  • the switching units (Q1 to Q6) and the diodes (100a-2 to 100f-2) may be formed simultaneously using the same semiconductor process.
  • the switching units (Q1 to Q6) may include power semiconductor devices.
  • the switching units (Q1 to Q6) of each of the first arm (100a) to the sixth arm (100f) can be controlled to turn on/off.
  • the fourth switching unit (Q4) of the fourth arm (100d) of the second leg (100B) and/or the sixth switching unit (Q6) of the sixth arm (100f) of the third leg (100C) may be in the ON state. Accordingly, DC power may be supplied to the first phase inductor of the motor.
  • the sixth switching unit (Q6) of the sixth arm (100f) of the third leg (100C) and/or the second switching unit (Q2) of the second arm (100b) of the first leg (100A) may be turned on. Accordingly, DC power may be supplied to the second phase inductor of the motor.
  • the second phase may be 120 degrees behind the first phase.
  • the fifth switching unit (Q5) of the fifth arm (100e) of the third leg (100C) when the fifth switching unit (Q5) of the fifth arm (100e) of the third leg (100C) is turned on, the second switching unit (Q2) of the second arm (100b) of the first leg (100A) and/or the fourth switching unit (Q4) of the fourth arm (100d) of the second leg (100B) may be turned on. Accordingly, DC power may be supplied to the third phase inductor of the motor.
  • the third phase may be 120 degrees behind the second phase.
  • AC power can be generated by DC power supplied to each of the first phase inductor, the second phase inductor, and the third inductor.
  • the switching units of each of the first arm (100a) to the sixth arm (100f), i.e., the power semiconductor elements (Q1 to Q6) may be provided in multiple numbers, each connected in series with each other.
  • the switching units of each of the first arm (100a) to the sixth arm (100f), i.e., the power semiconductor elements (Q1 to Q6), may be provided in multiple units connected in parallel with each other.
  • the switching units (Q1 to Q6) and diodes (100a-2 to 100f-2) constituting the first arm (100a) to the sixth arm (100f) can be packaged to form a power semiconductor module.
  • the first leg (100A), the second leg (100B), and the third leg (100C) may be configured as a first power semiconductor module, a second power semiconductor module, and a third power semiconductor module, respectively.
  • the first arm (100a) and the second arm (100b) of the first leg (100A) may be packaged to form a first power semiconductor module.
  • the third arm (100c) and the fourth arm (100d) of the second leg (100B) may be packaged to form a second power semiconductor module.
  • the fifth arm (100e) and the sixth arm (100f) of the third leg (100C) may be packaged to form a third power semiconductor module.
  • first leg (100A), the second leg (100B), and the third leg (100C) may be configured as a single power semiconductor module. That is, the first arm (100a) and the second arm (100b) of the first leg (100A), the third arm (100c) and the fourth arm (100d) of the second leg (100B), and the fifth arm (100e) and the sixth arm (100f) of the third leg (100C) may be single-packaged to form a single power semiconductor module.
  • VDC represents the input voltage, which can be, for example, DC voltage.
  • CDC represents a capacitor that can charge the input voltage (VDC).
  • Fig. 3 is a plan view illustrating a power semiconductor module according to the first aspect of the present disclosure.
  • Fig. 4 is a cross-sectional view illustrating a power semiconductor module according to the second aspect of the present disclosure.
  • the cross-sectional view illustrated in Fig. 4 may be a view taken along line A-A' of the power semiconductor module of Fig. 3.
  • the power semiconductor module may include a first substrate (210), a second substrate (220), a first power semiconductor element (230), a second power semiconductor element (240), a support molding part (270), etc.
  • the first substrate (210) and the second substrate (220) may each include an insulating layer (211, 221), a first metal layer (213, 223), a second metal layer (215, 225), etc.
  • the insulating layers (211, 221) may be made of a material having excellent insulating properties, heat transfer properties, and/or heat dissipation properties.
  • the insulating layers (211, 221) may be made of an inorganic material, a ceramic material, an alumina material, a plastic material, a glass material, etc.
  • the first metal layer (213, 223) may include a plurality of circuit patterns.
  • the first metal layer (223) of the second substrate (220) may not have a circuit pattern formed thereon.
  • a plurality of circuit patterns can be electrically connected to the first power semiconductor element (230) and the second power semiconductor element (240).
  • the first metal layer (213, 223) can be formed of a metal material having excellent electrical conductivity.
  • the first metal layer (213, 223) can have a single-layer structure or a multi-layer structure made of copper (Cu), gold (Au), aluminum (Al), platinum (Pt), or the like.
  • the second metal layer (215, 225) can quickly discharge heat generated from the first power semiconductor element (230) and the second power semiconductor element (240) to the outside. Therefore, the second metal layer (215, 225) can be formed of a material having excellent heat dissipation properties.
  • the second metal layer (215, 225) can be aluminum (Al) or an aluminum alloy, but is not limited thereto.
  • the second metal layer (215, 225) can be called a heat dissipation layer or a heat dissipation plate.
  • the first power semiconductor element (230) and the second power semiconductor element (240) may be disposed between the first substrate (210) and the second substrate (220).
  • the first power semiconductor element (230) and the second power semiconductor element (240) may be bonded to the first substrate (210) and the second substrate (220), respectively, using a flip-chip bonding method, but this is not limited thereto.
  • the first power semiconductor element (230) and the second power semiconductor element (240) may be electrically connected to the first substrate (210) and the second substrate (220) using a sintering bonding method.
  • the first power semiconductor element (230) and the second power semiconductor element (240) may each include at least two power semiconductor elements.
  • the first power semiconductor element (230) may include two or more power semiconductor elements connected in parallel to each other along the second direction (Y).
  • the second power semiconductor element (240) may include two or more power semiconductor elements connected in parallel to each other along the second direction (Y).
  • the first power semiconductor element (230) may include a first semiconductor layer (231), a first drain electrode (234), a first gate electrode (232), a first source electrode (233), etc.
  • the second power semiconductor element (240) may include a second semiconductor layer (241), a second drain electrode (244), a second gate electrode (242), a second source electrode (243), etc.
  • the first semiconductor layer (231) and the second semiconductor layer (241) can be formed using a semiconductor process on a substrate based on a semiconductor compound such as SiC, GaN, or Ga2O3.
  • the substrate is a growth substrate and can include a sapphire substrate, a compound semiconductor substrate such as GaN, a ceramic series substrate, etc.
  • the first drain electrode (234) may be disposed on the lower side of the first semiconductor layer (231), and the first gate electrode (232) and the first source electrode (233) may be disposed on the upper side of the first semiconductor layer (231). That is, the first gate electrode (232) and the first source electrode (233) may be disposed on the upper surface of the first semiconductor layer (231) facing the second substrate (220), and the first drain electrode (234) may be disposed on the lower surface of the first semiconductor layer (231) facing the first substrate (210).
  • the first drain electrode (234) of the first power semiconductor element (230) may be electrically connected to the first substrate (210), and the first gate electrode (232) and the first source electrode (233) of the first power semiconductor element (230) may be electrically connected to the second substrate (220).
  • the first gate electrode (232) may be electrically connected to a via terminal (251), and the first source electrode (233) may be electrically connected to a via terminal (252).
  • the first gate electrode (232) and the first source electrode (233) are disposed on the same upper surface of the first semiconductor layer (231), the first gate electrode (232) and the first source electrode (233) can be positioned spaced apart from each other so that a short circuit does not occur between them. Since the first gate electrode (232) and the first source electrode (233) are disposed on the same upper surface of the first semiconductor layer (231), the first power semiconductor element (230) can have a flip-chip structure.
  • the second drain electrode (244) may be disposed on the lower side of the second semiconductor layer (241), and the second gate electrode (242) and the second source electrode (243) may be disposed on the upper side of the second semiconductor layer (241). That is, the second gate electrode (242) and the second source electrode (243) may be disposed on the upper surface of the second semiconductor layer (241) facing the second substrate (220), and the second drain electrode (244) may be disposed on the lower surface of the second semiconductor layer (241) facing the first substrate (210).
  • the second drain electrode (244) of the second power semiconductor element (240) may be electrically connected to the second substrate (220), and the second gate electrode (242) and the second source electrode (243) of the second power semiconductor element (240) may be electrically connected to the first substrate (210).
  • the second gate electrode (242) may be electrically connected to a via terminal (253), and the second source electrode (243) may be electrically connected to a via terminal (254).
  • the second gate electrode (242) and the second source electrode (243) are disposed on the same upper surface of the second semiconductor layer (241), the second gate electrode (242) and the second source electrode (243) can be positioned spaced apart from each other so that a short circuit does not occur between them. Since the second gate electrode (242) and the second source electrode (243) are disposed on the same upper surface of the second semiconductor layer (241), the second power semiconductor element (240) can have a flip-chip structure.
  • the first metal layer (213) in the first substrate (210) may include a plurality of circuit patterns.
  • the power terminal (255) and the first drain electrode (234) of the first power semiconductor element (230) may be electrically connected through a first circuit pattern among the plurality of circuit patterns.
  • the power terminal (256) and the second drain electrode (244) of the second power semiconductor element (240) may be electrically connected through a second circuit pattern among the plurality of circuit patterns.
  • the upper surfaces of the via terminals (251 to 254) and the power terminals (255, 256) may be parallel, but are not limited thereto.
  • the first substrate (210) and the second substrate (220) may have different sizes.
  • the size of the second substrate (220) may be smaller than the size of the first substrate (210).
  • the first substrate (210) may have a first region (210-1) and a second region (210-2).
  • the second region (210-2) may be located on one side of the first region (210-1).
  • first power semiconductor element (230) and the second power semiconductor element (240) may be placed on the first region (210-1) of the first substrate (210).
  • the power terminals (255, 256) may be placed on the second region (210-2).
  • first power semiconductor element (230) and the second power semiconductor element (240) may be arranged to overlap horizontally.
  • the second substrate (220) may vertically overlap with the first region (210-1) of the first substrate (210), but may not vertically overlap with the second region (210-2) of the first substrate (210).
  • the power terminals (255, 256) may not vertically overlap with the second substrate (220).
  • the second substrate (220) may be placed on the first power semiconductor element (230) and the second power semiconductor element (240).
  • the second substrate (220) may be placed on the first region (210-1) of the first substrate (210).
  • the second substrate (220) may include a plurality of terminals.
  • the second substrate (220) may include a plurality of via terminals (251 to 254).
  • the second substrate (220) may include a plurality of vias (291 to 294).
  • the vias (291 to 294) are holes formed by vertically penetrating the second substrate (220) and may be referred to as via holes or through holes.
  • the first via terminal (251) may be placed on the first via (291), the second via terminal (252) may be placed on the second via (292), the third via terminal (253) may be placed on the third via (293), and the fourth via terminal (254) may be placed on the fourth via (294).
  • the width of the via terminal (292) connected to the first source electrode (233) be larger than the width of the via terminal (291) connected to the first gate electrode (232).
  • the width of the via terminal (254) connected to the second source electrode (243) be larger than the width of the via terminal (253) connected to the second gate electrode (242).
  • the via terminals (251 to 254) may have a lower surface exposed from the lower surface of the second substrate (220) and an upper surface exposed from the upper surface of the second substrate (220).
  • the via terminal (251) may be vertically overlapped with the first gate electrode (232) of the first power semiconductor element (230) and electrically connected to the first gate electrode (232), and the via terminal (252) may be vertically overlapped with the first source electrode (233) of the first power semiconductor element (230) and electrically connected to the first source electrode (233).
  • the via terminal (253) may be vertically overlapped with the second gate electrode (242) of the second power semiconductor element (240) and electrically connected to the second gate electrode (242), and the via terminal (254) may be vertically overlapped with the second source electrode (243) of the second power semiconductor element (240) and electrically connected to the second source electrode (243).
  • the lower surface of the via terminal (251) and the upper surface of the first gate electrode (232) can be surface-bonded using a sintered metal.
  • the lower surface of the via terminal (252) and the upper surface of the first source electrode (233) can be surface-bonded using a sintered metal.
  • the lower surface of the via terminal (253) and the upper surface of the second gate electrode (242) can be surface-bonded using a sintered metal.
  • the lower surface of the via terminal (254) and the upper surface of the second source electrode (243) can be surface-bonded using a sintered metal.
  • the distance between the via terminals (251 to 254) can be set by taking into consideration the distance between the first power semiconductor element (230) and the second power semiconductor element (240), the distance between the first gate electrode (232) and the first source electrode (233) of the first power semiconductor element (230), the distance between the second gate electrode (242) and the second source electrode (243) of the second power semiconductor element (240), etc.
  • each of the via terminals (251 to 254) is depicted as being smaller than the sizes of the first gate electrode (232), the first source electrode (233), the second gate electrode (242), and the second source electrode (243).
  • each of the via terminals (251 to 254) may have a size larger than the sizes of the first gate electrode (232), the first source electrode (233), the second gate electrode (242), and the second source electrode (243).
  • the first drain electrode (234) of the first power semiconductor element (230) can be surface-bonded to the first circuit pattern on the first substrate (210) via a sintered metal.
  • the second drain electrode (244) of the second power semiconductor element (240) can be surface-bonded to the second circuit pattern on the first substrate (210) via a sintered metal.
  • Via terminals (251 to 254) can be assigned as signal terminals, power terminals, output terminals, etc.
  • via terminals (251) and (253) may be assigned as signal terminals
  • via terminals (254) may be assigned as power terminals
  • via terminals (252) may be assigned as output terminals.
  • gate signals may be supplied to via terminals (251) and (253), and AC voltage may be supplied as input voltage to via terminals (254).
  • the via terminal (252) assigned as the output terminal may be a member for outputting an output voltage generated by turning on/off the first power semiconductor element (230) and the second power semiconductor element (240).
  • the first source electrode (233) of the first power semiconductor element (230) and the second drain electrode (244) of the second power semiconductor element (240) may be electrically connected.
  • the first source electrode (233) of the first power semiconductor element (230) may be electrically connected to the via terminal (252), and the second drain electrode (244) of the second power semiconductor element (240) may be electrically connected to the power terminal (256) through a second circuit pattern on the first substrate (210).
  • the via terminal (252) and the power terminal (256) may be electrically connected inside or outside the power semiconductor module. Accordingly, the output voltage generated by turning on/off the first power semiconductor element (230) and the second power semiconductor element (240) can be output through the via terminal (252).
  • a conductive post such as a copper post, may be positioned between the first power semiconductor element (230) and the second power semiconductor element (240) inside the power semiconductor module.
  • a side of the first source electrode (233) of the first power semiconductor element (230) and a second circuit pattern on the first substrate (210) are electrically connected through the copper post, thereby electrically connecting the via terminal (252) and the power terminal (256) inside the power semiconductor module.
  • the upper side of the power semiconductor module may be mounted on the driving unit.
  • the via terminal (252) and the power terminal (256) of the power semiconductor module are electrically connected through the driving unit, thereby allowing the via terminal (252) and the power terminal (256) to be electrically connected from the outside of the power semiconductor module.
  • the driving unit may include a signal supply unit, a power supply unit, etc.
  • the via terminal (251) and the via terminal (253) may be electrically connected to the signal supply unit of the driving unit, and the power terminal (255) and the via terminal (254) may be electrically connected to the power supply unit.
  • a gate signal may be supplied to the first gate electrode (232) of the first power semiconductor element (230) and the second gate electrode (242) of the second power semiconductor element (240) through the via terminal (251) and the via terminal (253) by the signal supply unit.
  • via terminals (251 to 254) can be positioned on the first power semiconductor element (230) and the second power semiconductor element (240). Accordingly, a physical distance or current path between the via terminals (251 to 254) and the first power semiconductor element (230) and the second power semiconductor element (240) can be minimized, thereby enabling stable switching operation.
  • the via terminals (251 to 254) do not need to be arranged together with the power terminals (255, 256) on the side of the first power semiconductor element (230) and the second power semiconductor element (240), the cross-sectional area of each of the power terminals (255, 256) assigned as the power terminals can be increased, thereby realizing a high-power semiconductor module.
  • a sufficient gap can be maintained between a plurality of power terminals (255) or between a plurality of power terminals (256), an electrical short can be prevented.
  • an insulating portion (260) may be formed on the outer periphery of each of the via terminals (251 to 254) on the second substrate (220).
  • the second substrate (220) may include an insulating portion (260) around each of the via terminals (251 to 254) within the vias (291 to 294).
  • the insulating portion (260) may be made of an inorganic material such as SiO 2 or SiN, but is not limited thereto.
  • the insulating portion (260) may prevent the via terminals (251 to 254) from being electrically shorted with the first metal layer or the second metal layer.
  • the via terminals (291 to 294) can be electrically insulated by the insulating layer (221) and the insulating portion (260).
  • the power terminal (255) may be placed on the second region (210-2) of the first substrate (210).
  • the power terminal (255) may not vertically overlap with the second substrate (220).
  • Power terminals (255) may be provided in multiple numbers along the second direction (Y).
  • the power terminals (255) may be electrically connected to the first drain electrode (234) of the first power semiconductor element (230) through the first circuit pattern on the first substrate (210).
  • the power terminal (255) Since the power terminal (255) must carry a high current, its cross-sectional area must be large. In addition, multiple power terminals (255) must be arranged within a predetermined area in the second direction (Y). In this case, since it is difficult to increase the width of the power terminal (255), its thickness must be increased.
  • the thickness (T11) of the power terminal (255) may be greater than the thickness of the first power semiconductor element (230) or the second power semiconductor element (240).
  • the thickness (T11) of the power terminal (255) may be equal to or greater than the sum of the thickness of the first power semiconductor element (230) (or the second power semiconductor element (240)) and the thickness of the second substrate (220). Accordingly, the cross-sectional area of the power terminal (255) is increased, so that a high-power power semiconductor module capable of flowing a high current can be implemented.
  • the power terminal (255) may be horizontally overlapped with the second substrate (220). That is, the power terminal (255) may be positioned higher than the upper surface of the first power semiconductor element (230) and may be positioned so as to be level with the upper surface of the second substrate (220). In other words, the upper surface of the power terminal (255) and the upper surface of the second substrate (220) may be positioned on the same horizontal line. In this case, the power terminal (255) may have an exposed upper surface.
  • the power terminal (255) may be positioned lower than the upper surface of the first power semiconductor element (230), and the support molding part (270) may be positioned on the upper surface of the power terminal (255).
  • a terminal (50) larger than the thickness of the power semiconductor element (30, 40) is placed between the first substrate (10) and the second substrate (20).
  • a spacer (70, 80) must be placed on the upper or lower portion of the power semiconductor element (30, 40). Accordingly, the thickness of the power semiconductor module increases and the material cost increases.
  • the size of the second substrate (220) is made smaller than the size of the first substrate (210), so that the power terminal (255) can be placed on the second region (210-2) of the first substrate (210) that does not vertically overlap with the second substrate (220). Therefore, a spacer is not required, so material costs can be reduced. In addition, even if a power terminal (255) having the same thickness as the existing one is employed, the thickness of the power semiconductor module can be reduced at least by the thickness of the existing spacer.
  • the power terminal (256) may be placed on the second region (210-2) of the first substrate (210).
  • the power terminal (256) may not vertically overlap with the second substrate (220).
  • a plurality of power terminals (256) may be provided along the second direction (Y).
  • the power terminals (256) may be electrically connected to the second drain electrode (244) of the second power semiconductor element (240) through the second circuit pattern on the first substrate (210).
  • the power terminal (256) Since the power terminal (256) must carry a high current, its cross-sectional area must be large. In addition, multiple power terminals (256) must be arranged within a predetermined area in the second direction (Y). In this case, since it is difficult to increase the width of the power terminal (256), its thickness must be increased.
  • the thickness (T12) of the power terminal (256) may be greater than the thickness of the first power semiconductor element (230) or the second power semiconductor element (240).
  • the thickness (T12) of the power terminal (256) may be equal to or greater than the sum of the thickness of the first power semiconductor element (230) (or the second power semiconductor element (240)) and the thickness of the second substrate (220). Accordingly, the cross-sectional area of the power terminal (256) is increased, so that a high-power power semiconductor module capable of flowing a high current can be implemented.
  • the power terminal (256) may be horizontally overlapped with the second substrate (220). That is, the power terminal (256) may be positioned higher than the upper surface of the first power semiconductor element (230) and may be positioned so as to be on the same level as the upper surface of the second substrate (220). In other words, the upper surface of the power terminal (256) and the upper surface of the second substrate (220) may be positioned on the same horizontal line. In this case, the power terminal (256) may have an exposed upper surface.
  • the power terminal (256) may be positioned lower than the upper surface of the second power semiconductor element (240), and the support molding part (270) may be positioned on the upper surface of the power terminal (256).
  • a terminal (50) larger than the thickness of a power semiconductor element (30, 40) is disposed between the first substrate (10) and the second substrate (20).
  • a spacer (70, 80) must be disposed on the upper or lower portion of the power semiconductor element (30, 40). Accordingly, the thickness of the power semiconductor module increases.
  • the power semiconductor module is equipped with eight first power semiconductor elements (230) and eight power semiconductor elements, 16 spacers are required, which increases material costs.
  • the size of the second substrate (220) is made smaller than the size of the first substrate (210), so that the power terminal (256) can be placed on the third region (210-3) of the first substrate (210) that does not vertically overlap with the second substrate (220). Therefore, since a spacer is not required, material costs can be reduced. In addition, even if a power terminal (256) having the same thickness as the existing one is employed, the thickness of the power semiconductor module can be reduced at least by the thickness of the existing spacer.
  • a lead frame was placed on a first substrate (10) using a pick and place process, and the lead frame was cut using a cutting and bending process, thereby forming a terminal (50) on the first substrate (10).
  • the power terminals (255, 256) may be conductive dot members, conductive clips, etc., individually manufactured in advance. Accordingly, since a conventional lead frame is not used, equipment or processes for performing a pick-and-place process, cutting, and bending process are not required, and thus the process can be simplified and the process time can be shortened.
  • the support molding portion (270) can be placed on the first substrate (210).
  • the support molding part (270) can surround each of the first substrate (210), the first power semiconductor element (230), the second power semiconductor element (240), the second substrate (220), and the power terminals (255, 256).
  • the support molding part (270) may be disposed on the upper and side portions of the first substrate (210). Although not shown, the support molding part (270) may also be disposed on the lower side of the first substrate (210). The support molding part (270) may surround the side portion of the first power semiconductor element (230). The support molding part (270) may surround the side portion of the second power semiconductor element (240). The support molding part (270) may be disposed on the side portion and the lower side of the second substrate (220). The support molding part (270) may be disposed on the side portion and the lower side of the power terminal (255). The support molding part (270) may be disposed on the side portion and the lower side of the power terminal (256).
  • the support molding part (270) can be formed to extend from one side of the first substrate (210) and support the side of the power terminals (255, 256).
  • the support molding part (270) can be arranged between the side of the power terminal (255) and the side of the first power semiconductor element (230).
  • the support molding part (270) can be arranged between the side of the power terminal (255) and the side of the second substrate (220).
  • the support molding part (270) can be arranged between the side of the power terminal (256) and the side of the second power semiconductor element (240).
  • the support molding part (270) can be arranged between the side of the power terminal (256) and the side of the second substrate (220).
  • the support molding portion (270) may be formed of a resin material with excellent insulating performance.
  • the support molding portion (270) may be formed of an EMC (Epoxy Molding Compound) molding material, but is not limited thereto.
  • the EMC molding material may be a sealing material that protects the first power semiconductor element (230) and the second power semiconductor element (240) from heat, moisture, impact, insulation breakdown, etc.
  • the support molding part (270) is not arranged on the upper surface of each of the via terminals (251 to 254) and the power terminals (255, 256), the upper surface of each of the via terminals (251) to the power terminals (256) can be exposed to the outside.
  • the via terminals (251 to 254) and the power terminals (255, 256) can be electrically connected to a signal supply unit and a power supply unit of the driving unit. Accordingly, a process for separately electrically connecting each of the via terminals (251 to 254) and the power terminals (255, 256) to an external power line, etc., is not required, so the process can be simplified. In addition, defects that may occur during the process for separate electrical connection can be prevented.
  • each of the via terminals (251 to 254) and the power terminals (255, 256) is electrically connected to the signal supply unit and the power supply unit of the driving unit through surface contact, electrical disconnection due to contact defects can be prevented and current loss can be minimized.
  • Fig. 5 is a cross-sectional view illustrating a power semiconductor module according to a third aspect of the present disclosure.
  • Fig. 6 is a perspective view illustrating the first substrate of Fig. 5.
  • the cross-sectional view illustrated in Fig. 5 may be a view of the power semiconductor module of Fig. 3 cut along line A-A'.
  • the third aspect of the present disclosure may be similar to the second aspect of the present disclosure (Fig. 4) except that the first substrate (210) is provided with a step portion (280, 285).
  • Components having the same shape, structure, and/or function as those of the second aspect of the present disclosure (Fig. 4) in the third aspect of the present disclosure are given the same drawing reference numerals, and a detailed description thereof is omitted.
  • the power semiconductor module may include a first substrate (210), a second substrate (220), a first power semiconductor element (230), a second power semiconductor element (240), a support molding part (270), etc.
  • the first substrate (210) may have a first region (210-1) and a second region (210-2).
  • the first power semiconductor element (230) and the second power semiconductor element (240) may be disposed on the first region (210-1) of the first substrate (210).
  • the power terminals (255, 256) may be disposed on the second region (210-2) of the first substrate (210).
  • the first power semiconductor element (230) and the second power semiconductor element (240) may be disposed between the first substrate (210) and the second substrate (220).
  • the first substrate (210) may have a step portion (280, 285) having an upper surface (210-2a, 210-3a) of the second region (210-2) that is lower than the upper surface (210-1a) of the first region (210-1).
  • the first metal layer (213) corresponding to the first region (210-1) of the first substrate (210) may not be removed, and the upper surface of the first metal layer (213) corresponding to each of the second regions (210-2) of the first substrate (210) may be removed.
  • a step portion (280, 285) having an upper surface (210-2a, 210-3a) of the second region (210-2) that is lower than an upper surface (210-1a) of the first region (210-1) can be formed.
  • the depth removed from the step portion (280, 285) can be set in consideration of the thickness of the first metal layer (213), the thickness (T21, T22) of each of the power terminals (255, 256), etc.
  • the power terminal (255) can be coupled to the first step (280), and the power terminal (256) can be coupled to the second step (285).
  • the thickness (T21) of the power terminal (255) may be greater than the thickness (T11) of the power terminal (255) in the second side (Fig. 4) of the present disclosure.
  • the cross-sectional area may increase. Accordingly, a larger current may flow in the power terminal (255), so that a high-power semiconductor module may be implemented.
  • the thickness (T22) of the power terminal (256) may be greater than the thickness (T12) of the power terminal (256) in the second side (Fig. 4) of the present disclosure.
  • the cross-sectional area may increase. Accordingly, a larger current may flow in the power terminal (256), so that a high-power semiconductor module may be implemented.
  • first step portion (280) and the second step portion (285) have the same shape along the second direction (Y).
  • a plurality of first step portions (280) and a plurality of second step portions (285) may be formed to correspond to a plurality of power terminals (255) and a plurality of power terminals (256), respectively. That is, in the second region (210-2) of the first substrate (210), the upper surface (210-2a) of the second region (210-2) corresponding to the plurality of power terminals (255) is formed with a first step portion (280) that is lower than the upper surface (210-1a) of the first region (210-1), but the upper surface (210-2a) of the other second region (210-2) may be positioned on the same horizontal line as the upper surface (210-1a) of the first region (210-1).
  • the upper surface (210-3a) of the second region (210-2) corresponding to the plurality of power terminals (256) is formed with a second step (285) that is lower than the upper surface (210-1a) of the first region (210-1), but the upper surface (210-3a) of the other second region (210-2) can be positioned on the same horizontal line as the upper surface (210-1a) of the first region (210-1).
  • Fig. 7 is a cross-sectional view illustrating a power semiconductor module according to the fourth aspect of the present disclosure.
  • Fig. 8 is a plan view illustrating a power semiconductor module according to the fifth aspect of the present disclosure.
  • the cross-sectional view illustrated in Fig. 8 may be a view taken along line B-B' of the power semiconductor module of Fig. 7.
  • a fourth aspect of the present disclosure may be similar to the second aspect (Fig. 4) of the present disclosure, except that the power terminals (265 266) are arranged on the second substrate (220) via the fifth via (295) and the sixth via (296).
  • the fourth aspect of the present disclosure components having the same shape, structure, and/or function as those in the second aspect of the present disclosure (Fig. 4) are given the same drawing reference numerals, and a detailed description thereof is omitted.
  • the power semiconductor module may include a first substrate (210), a second substrate (220), a first power semiconductor element (230), a second power semiconductor element (240), a support molding part (270), etc.
  • the second substrate (220) may have a size corresponding to the size of the first substrate (210).
  • the second substrate (220) may include via terminals (251 to 254) arranged corresponding to the first region (210-1) of the first substrate (210), and power terminals (265, 266) arranged corresponding to the second region (210-2) of the first substrate (210).
  • vias (291 to 296) may be formed in the second substrate (220).
  • Via terminals (251 to 254) may be formed in the vias (291 to 294), and power terminals (265, 266) may be formed in the vias (295, 296).
  • a first power semiconductor element (230) and a second power semiconductor element (240) may be disposed on a first region (210-1) of a first substrate (210), and a second substrate (220) may be disposed on the first power semiconductor element (230) and the second power semiconductor element (240).
  • via terminals (251 to 254) on the second substrate (220) may be electrically connected to the first power semiconductor element (230) and the second power semiconductor element (240).
  • the via terminal (251) may be electrically connected to the first gate electrode (232) of the first power semiconductor element (230), and the via terminal (252) may be electrically connected to the first source electrode (233) of the first power semiconductor element (230).
  • the via terminal (253) may be electrically connected to the second gate electrode (242) of the second power semiconductor element (240), and the via terminal (254) may be electrically connected to the second source electrode (243) of the second power semiconductor element (240).
  • the size (or diameter) of each of the power terminals (265 266) may be formed to be larger than the size (or diameter) of each of the via terminals (251 to 254) to withstand the high voltage (or high current).
  • the via terminals (251 to 254) may be arranged in the central region of the second substrate (220), and only the power terminals (265 266) may be arranged on both sides of the second substrate (220).
  • the size of each of the power terminals (265 266) is designed to be increased, so that a high-power semiconductor module can be implemented.
  • the second substrate (220) may include an insulating layer (221), an insulating portion (260), and an insulating pattern (261, 262).
  • the first insulating layer (221) can electrically insulate the first metal layer (223) and the second metal layer (225).
  • the insulation (260) may be arranged around each of the via terminals (251 to 254) and the power terminals (265, 266) within the vias (291 to 296).
  • Each of the via terminals (251 to 254) and the power terminals (265, 266) may be electrically insulated from the first metal layer (223) or the second metal layer (225) by the insulation (260).
  • Insulating patterns (261, 262) can be placed between via terminals (251 to 254) and power terminals (265, 266).
  • the insulating patterns (261, 262) may be arranged around each of the power terminals (265, 266).
  • the insulating patterns (261, 262) may be filled in the recesses (301, 302) from which the second metal layer (225), the first insulating layer (221), and the first metal layer (223) are removed. That is, the recesses (301, 302) may be formed by removing the second metal layer (225), the first insulating layer (221), and the first metal layer (223) so that the upper surface of the support molding part (270) is exposed along the perimeter of each of the power terminals (265, 266).
  • first insulating layer (221) and the first metal layer (223) may not be removed, and only the second metal layer (225) may be removed, thereby forming recesses (301, 302).
  • Insulating patterns (261, 262) may be placed in recesses (301, 302).
  • the drawing illustrates that insulating patterns (261, 262) are placed in recesses (301, 302).
  • insulating patterns (261, 262) may not be placed in recesses (301, 302). That is, recesses (301, 302) may remain as empty spaces.
  • recesses (301, 302) may be formed along the circumference of each of the plurality of power terminals (265) and along the circumference of each of the plurality of power terminals (266). These recesses (301, 302) may be connected to each other, but are not limited thereto.
  • the second metal layer (or second metal pattern) disposed around the circumference of the power terminals (265, 266) by the recesses (301, 302) may be physically spaced apart from the second metal layer disposed around the circumference of each of the via terminals (251 to 254).
  • the via terminals (251 to 254) and the power terminals (265, 266) can be electrically insulated by the insulating layer (221), the insulating portion (260), and the insulating pattern (261, 262).
  • the power terminals (265 266) are supplied with a high voltage of 1200 V or more, the power terminals (265 266) may be electrically short-circuited with the second metal layer due to a defect in the insulation (260), etc.
  • recesses (301, 302) in which the second metal layer is removed are formed around each of the power terminals (265 266), and insulating patterns (261, 262) are arranged in the recesses (301, 302), so that the power terminals (265 266) may be electrically insulated from the second metal layer.
  • the power semiconductor module may include a first conductive post (271) and a second conductive post (272).
  • the first conductive post (271) and the second conductive post (272) may each include a post having excellent electrical conductivity.
  • the first conductive post (271) and the second conductive post (272) can be sintered bonded together with the first power semiconductor element (230) and the second power semiconductor element (240).
  • a sintered metal may be formed on a first substrate (210) through a printing method. Thereafter, a first conductive post (271), a second conductive post (272), a first power semiconductor element (230), and a second power semiconductor element (240) may be positioned on the substrate. Thereafter, the first conductive post (271), the second conductive post (272), the first power semiconductor element (230), and the second power semiconductor element (240) may be thermally compressed, whereby the first conductive post (271), the second conductive post (272), the first power semiconductor element (230), and the second power semiconductor element (240) may be fixed to and electrically connected to the first substrate (210).
  • a first drain electrode (234) of the first power semiconductor element (230) and a lower side of the first conductive post (271) may be electrically connected to a first circuit pattern of the first substrate (210).
  • the second drain electrode (244) of the second power semiconductor element (240) and the lower side of the second conductive post (272) can be electrically connected to the second circuit pattern of the first substrate (210).
  • the sintered metal can be formed on the second substrate (220) through a printing method. Thereafter, the second substrate (220) can be positioned so that the surface on which the sintered metal is formed faces the first substrate (210) and then thermally compressed. Accordingly, the via terminals (251 to 254) and the power terminals (265 and 266) on the second substrate (220) can be fixed to and electrically connected to the first power semiconductor element (230), the second power semiconductor element (240), the first conductive post (271), and the second conductive post (272). For example, the via terminal (251) and the via terminal (252) can be electrically connected to the first gate electrode (232) and the first source electrode (233), respectively, of the first power semiconductor element (230).
  • the via terminal (253) and the via terminal (254) may be electrically connected to the second gate electrode (242) and the second source electrode (243), respectively, of the second power semiconductor element (240).
  • the power terminal (265) may be electrically connected to the upper side of the first conductive post (271), and the power terminal (266) may be electrically connected to the upper side of the second conductive post (272).
  • a first conductive post (271) may be placed between a second region (210-2) of a first substrate (210) and a power terminal (265) of a second substrate (220). Through the first conductive post (271), the power terminal (265) may be electrically connected to a first circuit pattern of the first substrate (210).
  • the size (or width) of the first conductive post (271) may be larger than the size (or width) of the power terminal (265). In this case, even if misalignment occurs when the first conductive post (271) is sintered and bonded to the second region (210-2) of the first substrate (210), a stable electrical connection can be made without an electrical short circuit occurring between the power terminal (265) and the first conductive post (271).
  • the second conductive post (272) may be arranged between the second region (210-2) of the first substrate (210) and the power terminal (266) of the second substrate (220).
  • the power terminal (266) may be electrically connected to the second circuit pattern of the first substrate (210) through the second conductive post (272).
  • the size (or width) of the second conductive post (272) may be larger than the size (or width) of the power terminal (266). In this case, even if misalignment occurs when the second conductive post (272) is sintered bonded to the second region (210-2) of the first substrate (210), the power terminal (266) and the second conductive post (272) may be stably electrically connected without causing an electrical short circuit.
  • the height of the first conductive post (271) be the same as the height of the first power semiconductor element (230).
  • the height of the first conductive post (272) be the same as the height of the second power semiconductor element (240).

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Abstract

전력 반도체 모듈은 제1 영역 및 제1 영역의 일 측에 제2 영역을 갖는 제1 기판과, 제1 기판의 제1 영역 상에 배치되는 전력 반도체 소자와, 전력 반도체 소자 상에 배치되는 제2 기판과, 제1 기판의 제2 영역 상에 배치되고, 제2 기판과 수평으로 중첩되는 파워 터미널을 포함할 수 있다. 제2 기판은 전력 반도체 소자와 전기적으로 연결되는 비아 터미널을 구비할 수 있다.

Description

전력 반도체 모듈
본 개시는 전력 반도체 모듈에 관한 것이다.
전력 반도체 소자는 정보나 신호를 처리하고 저장하는 시스템 반도체나 메모리와 달리, 전자기기에 들어오는 전력을 변환, 저장, 분배 및 제어하는 핵심부품으로서, 대부분의 전자 제품에 널리 채용되고 있다.
최근 들어, 전 지구적인 환경 보호 강화 추세에 발맞추어, 기존의 화석 연료 기반의 자동차 대신에 전기, 수소 등과 같은 친 환경 자동차가 널리 각광받고 있다. 친 환경 자동차에는 수많은 전력 반도체 소자가 사용된다. 친 환경 자동차는 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 전기자동차(EV), 연료전지 자동차(PCEV) 등을 포함한다.
종래에는 Si 전력 반도체 소자가 널리 사용되어 왔지만, 낮은 전력, 낮은 절연파괴 특성, 낮은 열 도전성 등으로 인해 새로운 전력 반도체 소자의 개발이 강력히 요구되고 있다.
이에 따라, 종래의 Si 전력 반도체 소자에 비해 약 3배 이상의 에너지 밴드갭을 갖는 SiC, GaN, Ga2O3와 같은 화합물 반도체 기반의 전력 반도체 소자에 대한 연구가 활발히 이루어지고 있다. 이들 화합물 반도체 기반의 전력 반도체 소자는 고전력, 높은 절연파괴 특성, 높은 열 도전성 등을 갖는다.
특히, 친 환경 자동차에는 고전류, 예컨대 700A 이상의 인버터가 요구된다. 인버터는 전력을 변환하기 위해 복수의 전력 반도체 모듈을 포함한다. 복수의 전력 반도체 모듈 각각은 복수의 전력 반도체 소자들을 포함한다.
도 1에 도시한 바와 같이, 전력 반도체 소자는 화합물 반도체 기반의 전력 반도체 소자들(30, 40)을 포함한다. 복수의 전력 반도체 소자들(30, 40)은 제1 기판(10)과 제2 기판(20) 사이에 배치된다. 제1 전력 반도체 소자(30) 각각의 게이트 전극(30a)과 소스 전극(30b)은 제2 기판(20)에 전기적으로 연결되고, 제2 전력 반도체 소자(40) 각각의 게이트 전극(40a)과 소스 전극(40b)은 제1 기판(10)에 전기적으로 연결된다.
한편, 전력 반도체 모듈은 제1 기판(10)과 제2 기판(20) 사이에 배치된 터미널(또는 리드 프레임)(50)을 포함한다.
전술한 바와 같이, 친 환경 자동차용 인버터에 채용되는 전력 반도체 모듈에서는 전류가 클수록 터미널(50)의 단면적이 커져야 한다. 통상적으로 인버터의 면적 제한이 요구되기 때문에, 요구되는 전류가 클수록 터미널(50)의 두께가 커진다.
이러한 경우, 터미널(50)의 두께가 전력 반도체 소자(30, 40)의 두께보다 크므로, 전력 반도체 소자(30, 40)의 상부 또는 하부가 제1 기판(10) 또는 제2 기판(20)로부터 이격된다. 이러한 이격 간격을 보상하기 위해 스페이서(70, 80)가 전력 반도체 소자(30, 40)의 상부 또는 하부 상에 배치되므로, 전력 반도체 모듈의 두께가 증가되는 문제가 있다. 아울러, 전력 반도체 소자(30, 40) 각각에 스페이서(70, 80)이 구비되므로, 전력 반도체 소자(30, 40)의 개수가 증가할수록, 스페이서(70, 80)의 개수도 증가되므로, 재료비가 증가되는 문제가 있다.
한편, 도 1에 도시한 바와 같이, 전력 반도체 소자(30, 40)에 전원이나 신호를 공급하는 터미널(50)이 전력 반도체 소자(30, 40)의 측부 상에 배치되어, 터미널(50)과 전력 반도체 소자(30, 40) 간의 물리적 거리나 전류 통로(current path)가 커져, 전원이나 신호가 손실될 뿐만 아니라 스위칭 동작이 불안정해지는 문제가 있다.
아울러, 모든 터미널들(50)이 전력 반도체 소자(30, 40)의 측부 상의 한정된 공간 내에 구비되어야 하므로, 각 터미널(50)의 단면적을 증가시키는데 상당한 제약이 따르고 각 터미널(50) 간의 전기적 쇼트가 발생되는 문제가 있다.
본 개시는 전술한 문제 및 다른 문제를 해결하기 위한 것이다.
따라서, 본 개시는 두께를 줄일 수 있는 전력 반도체 모듈을 제공하는 것이다.
또한 본 개시는 재료비를 줄일 수 있는 전력 반도체 모듈을 제공하는 것이다.
또한 본 개시는 더욱 더 높은 고전력 전력 반도체 모듈을 제공하는 것이다.
또한 본 개시는 안정적인 스위칭 동작이 가능한 전력 반도체 모듈을 제공하는 것이다.
또한 본 개시는 터미널 간의 전기적 쇼트를 방지할 수 있는 전력 반도체 모듈을 제공하는 것이다.
또한 본 개시는 리드 프레임을 필요 없는 전력 반도체 모듈을 제공하는 것이다.
본 개시는 설명된 것에 한정되지 않으며, 공개의 설명을 통해 이해될 수 있는 것들을 포함한다.
상기 또는 다른 목적을 달성하기 위해 본 개시의 일 측면에 따르면, 전력 반도체 모듈은, 제1 영역 및 상기 제1 영역의 일 측에 제2 영역을 갖는 제1 기판; 상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자; 상기 전력 반도체 소자 상에 배치되는 제2 기판; 및 상기 제1 기판의 상기 제2 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 파워 터미널;을 포함하고, 상기 제2 기판은 상기 전력 반도체 소자와 전기적으로 연결되는 비아 터미널을 구비한다.
상기 제2 기판은 상기 제1 절연층의 하측 상에 배치되는 제1 금속층; 및 상기 제1 절연층의 상측 상에 배치되는 제2 금속층;을 포함할 수 있다. 상기 비아 터미널은 상기 제1 금속층, 상기 절연층 및 상기 제2 금속층을 관통하여 형성될 수 있다.
상기 비아 터미널의 상면과 상기 파워 터미널의 상면이 평행을 이룰 수 있다.
상기 전력 반도체 모듈은 상기 제2 기판은 상기 비아 터미널과 상기 파워 터미널의 외주에 배치된 절연부를 포함할 수 있다.
상기 비아 터미널은 제1 비아 터미널 및 제2 비아 터미널을 포함하며, 상기 절연층 및 상기 절연부에 의해 상기 제1 비아 터미널 및 상기 제2 비아 터미널이 전기적으로 절연될 수 있다.
상기 전력 반도체 소자는 게이트 전극 및 소스 전극을 포함하고, 상기 제1 비아 터미널과 상기 제2 비아 터미널은 상기 게이트 전극 및 상기 소스 전극에 각각 전기적으로 연결될 수 있다.
상기 전력 반도체 소자는 드레인 전극을 더 포함하고, 상기 파워 터미널은 상기 제1 드레인 전극에 전기적으로 연결될 수 있다.
상기 제2 영역의 상면에 단차부가 형성되고, 상기 파워 터미널이 상기 단차부에 결합될 수 있다.
상기 전력 반도체 모듈은 상기 제1 기판의 일 측에서 연장 형성되어, 상기 파워 터미널의 측부를 지지하는 지지몰딩부;를 더 포함할 수 있다.
본 개시의 다른 측면에 따르면, 전력 반도체 모듈은, 제1 영역 및 상기 제1 영역의 일 측에 제2 영역을 갖는 제1 기판; 상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자; 상기 전력 반도체 소자 상에 배치되는 제3 영역 및 상기 제3 영역의 일 측에 제4 영역을 갖는 제2 기판; 및 상기 제2 영역과 상기 제4 영역 사이에 배치되는 도전성 포스트;를 포함하고, 상기 제2 기판은 상기 전력 반도체 소자와 전기적으로 연결되는 비아 터미널과 상기 제1 기판과 전기적으로 연결되는 파워 터미널을 구비할 수 있다.
상기 제2 기판은 제1 절연층; 상기 제1 절연층의 하측 상에 배치되는 제1 금속층; 및 상기 제1 절연층의 상측 상에 배치되는 제2 금속층;을 포함할 수 있다. 상기 비아 터미널 및 상기 파워 터미널은 상기 제1 금속층, 상기 절연층 및 상기 제2 금속층을 관통하여 형성될 수 있다.
상기 비아 터미널의 상면과 상기 파워 터미널의 상면이 평행을 이룰 수 있다.
상기 제2 기판은 상기 비아 터미널과 상기 파워 터미널의 외주에 배치된 절연부를 포함할 수 있다.
상기 비아 터미널은 제1 비아 터미널 및 제2 비아 터미널을 포함하며, 상기 절연층 및 상기 절연부에 의해 상기 제1 비아 터미널 및 상기 제2 비아 터미널이 전기적으로 절연될 수 있다.
상기 제1 금속층 및 상기 제2 금속층은 상기 비아 터미널과 상기 파워 터미널 사이에 절연패턴을 포함하며, 상기 비아 터미널과 상기 파워 터미널은 상기 절연층, 상기 절연부 및 상기 절연패턴에 의해 전기적으로 절연될 수 있다.
이러한 측면들에 따른 전력 반도체 모듈 및 전력 변환 장치의 효과에 대해 설명하면 다음과 같다.
이러한 측면들 중 적어도 하나에 의하면, 스페이서가 필요 없어 재료비가 절감될 수 있다는 장점이 있다.
이러한 측면들 중 적어도 하나에 의하면, 스페이서가 필요 없어 두께가 감소될 수 있다는 장점이 있다.
이러한 측면들 중 적어도 하나에 의하면, 전체 두께는 증가시키지 않고 전력 반도체 소자의 양측 상의 터미널의 두께를 증가시켜, 더욱 더 높은 고전력 전력 반도체 모듈을 구현할 수 있다는 장점이 있다.
이러한 측면들 중 적어도 하나에 의하면, 리드 프레임이 사용되지 않아, 공정이 간소화되어 공정 시간이 단축될 수 있다는 장점이 있다.
이러한 측면들 중 적어도 하나에 의하면, 터미널과 전력 반도체 소자 간의 물리적 거리나 전류 통로를 최소화하여, 안정적인 스위칭 동작이 가능할 수 있다는 장점이 있다.
이러한 측면들 중 적어도 하나에 의하면, 일부 터미널이 전력 반도체 소자의 상측 상에 배치되어, 전력 반도체 소자의 측부 상에 배치된 터미널 각각의 단면적이 증가되거나 각 터미널 간의 전기적 쇼트가 방지될 수 있다는 장점이 있다.
첨부 도면은 본 개시에 대한 추가 이해를 제공하기 위해 포함되며 본 개시에 통합되어 본 개시의 일부에 포함될 수 있다. 또한 첨부 도면은 본 개시의 특징을 설명하고 개시의 설명과 함께 본 개시의 원리를 설명하는 역할을 할 수 있다.
도면에서:
도 1은 기존 전력 반도체 모듈을 도시한 단면도이다.
도 2는 본 개시의 일 측면에 따른 인버터를 도시한 회로도이다.
도 3은 본 개시의 제1 측면에 따른 전력 반도체 모듈을 도시한 평면도이다.
도 4는 본 개시의 제2 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 5는 본 개시의 제3 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 6은 도 5의 제1 기판을 도시한 사시도이다.
도 7은 본 개시의 제4 측면에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 8은 본 개시의 제5 측면에 따른 전력 반도체 모듈을 도시한 평면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 측면들이 상세히 설명되되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 측면들을 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
도 2는 본 개시의 일 측면에 따른 인버터를 도시한 회로도이다.
도 2를 참조하면, 본 개시의 일 측면에 따른 인버터(1000)는 3상 모터나 컴프레셔와 같은 어플리케이션에 적용될 수 있다. 인버터(1000)는 3상 전력을 출력할 수 있다. 인버터(1000)는 전력 변환 장치이거나 전력 변환 장치에 포함될 수 있다. 인버터(1000)는 스위칭 회로를 포함할 수 있다.
본 개시의 일 측면에 따른 인버터(1000)는 DC 전력을 AC 전력으로 변환하고, 부하(1200)를 구동하기 위해 상기 변환된 AC 전력을 해당 부하(1200)에 공급할 수 있다. 본 개시의 일 측면에 따른 인버터(1000)에서 입력측에는 컨버터가 연결되어 AC 전력이 DC 전력으로 변환될 수도 있다. 이러한 경우, 컨버터에 의해 변환된 DC 전력이 상기 인버터(1000)에 의해 AC 전력으로 변환된 후, 부하(1200)의 구동에 사용될 수 있다. 부하(1200)는 모터나 전동기일 수 있지만, 이에 대해서는 한정하지 않는다.
본 개시의 일 측면에 따른 인버터(1000)는 3상 인버터를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 이때, 제1 상, 제2 상 및 제3 간에는 120도의 위상 차이를 가질 수 있다. 본 개시의 일 측면에 따른 인버터(1000)는 복수의 레그(100A, 100B, 100C)를 포함할 수 있다. 예컨대, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)가 각각 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 통해 부하(1200), 즉 모터에 병렬 연결될 수 있다. 제1 레그(100A)는 서로 직렬로 연결된 제1 암(100a)과 제2 암(100b)을 포함하고, 제2 레그(100B)는 서로 직렬로 연결된 제3 암(100c)과 제4 암(100d)을 포함하며, 제3 레그(100C)는 서로 직렬로 연결된 제5 암(100e)과 제6 암(100f)을 포함할 수 있다. 여기서, 제1 암(100a), 제3 암(100c) 및 제5 암(100e)은 상측 암으로 불리고, 제2 암(100b), 제4 암(100d) 및 제6 암(100f)은 하측 암으로 불릴 수 있다. 제1 암(100a) 내지 제6 암(100f) 각각은 스위칭 모듈, 서브모듈 등으로 불릴 수 있다.
제1 암(100a) 내지 제6 암(100f)은 각각 스위칭부(Q1 내지 Q6)와 다이오드(100a-2 내지 100f-2)를 포함할 수 있다. 스위칭부(Q1 내지 Q6)와 다이오드(100a-2 내지 100f-2)는 동일한 반도체 공정을 이용하여 동시에 형성될 수 있다. 스위칭부(Q1 내지 Q6)는 전력 반도체 소자를 포함할 수 있다.
본 개시의 일 측면에 따른 인버터(1000)에 의해 DC 전력이 AC 전력으로 변환되기 위해, 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭부(Q1 내지 Q6)가 온/오프 제어될 수 있다.
예컨대, 제1 레그(100A)의 제1 암(100a)의 제1 스위칭부(Q1)가 온 상태인 경우, 제2 레그(100B)의 제4 암(100d)의 제4 스위칭부(Q4) 및/또는 제3 레그(100C)의 제6 암(100f)의 제6 스위칭부(Q6)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제1 상 인덕터로 공급될 수 있다.
예컨대, 제2 레그(100B)의 제3 암(100c)의 제3 스위칭부(Q3)가 온 상태인 경우, 제3 레그(100C)의 제6 암(100f)의 제6 스위칭부(Q6) 및/또는 제1 레그(100A)의 제2 암(100b)의 제2 스위칭부(Q2)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제2 상 인덕터로 공급될 수 있다. 제2 상은 제1 상보다 120도 위상이 지연될 수 있다.
예컨대, 제3 레그(100C)의 제5 암(100e)의 제5 스위칭부(Q5)가 온 상태인 경우, 제1 레그(100A)의 제2 암(100b)의 제2 스위칭부(Q2) 및/또는 제2 레그(100B)의 제4 암(100d)의 제4 스위칭부(Q4)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제3 상 인덕터로 공급될 수 있다. 제3 상은 제2 상보다 120도 위상이 지연될 수 있다.
이에 따라, 제1 상 인덕터, 제2 상 인덕터 및 제3 인덕터 각각으로 공급되는 DC 전력에 의해 AC 전력이 생성될 수 있다.
한편, 도시되지 않았지만, 내압 특성을 높이기 위해 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭부, 즉 전력 반도체 소자(Q1 내지 Q6)는 각각 서로 직렬로 연결된 복수개로 구비될 수 있다.
도시되지 않았지만, 전류 특성을 높이기 위해 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭부, 즉 전력 반도체 소자(Q1 내지 Q6)는 각각 서로 병렬로 연결된 복수개로 구비될 수 있다.
한편, 제1 암(100a) 내지 제6 암(100f)을 구성하는 스위칭부(Q1 내지 Q6) 및 다이오드(100a-2 내지 100f-2)를 패키지화하여 전력 반도체 모듈로 구성할 수 있다.
일 예로서, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)는 각각 제1 전력 반도체 모듈, 제2 전력 반도체 모듈 및 제3 전력 반도체 모듈로 구성될 수 있다. 예컨대, 제1 레그(100A)의 제1 암(100a)과 제2 암(100b)이 패키지화되어, 제1 전력 반도체 모듈로 구성될 수 있다. 예컨대, 제2 레그(100B)의 제3 암(100c)과 제4 암(100d)이 패키지화되어, 제2 전력 반도체 모듈로 구성될 수 있다. 예컨대, 제3 레그(100C)의 제5 암(100e)과 제6 암(100f)이 패키지화되어, 제3 전력 반도체 모듈로 구성될 수 있다.
다른 예로서, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)는 단일 전력 반도체 모듈로 구성될 수 있다. 즉, 제1 레그(100A)의 제1 암(100a)과 제2 암(100b), 제2 레그(100B)의 제3 암(100c)과 제4 암(100d) 및 제3 레그(100C)의 제5 암(100e)과 제6 암(100f)이 단일 패키지화되어, 단일 전력 반도체 모듈로 구성될 수 있다.
한편, VDC는 입력측 전압으로서, 예컨대 DC 전압일 수 있다. CDC는 커패시터로서, 입력측 전압(VDC)을 충전할 수 있다.
도 3은 본 개시의 제1 측면에 따른 전력 반도체 모듈을 도시한 평면도이다. 도 4는 본 개시의 제2 측면에 따른 전력 반도체 모듈을 도시한 단면도이다. 도 4에 도시된 단면도는 도 3의 전력 반도체 모듈을 A-A' 라인을 따라 절단한 모습일 수 있다.
도 3 및 도 4를 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 지지몰딩부(270) 등을 포함할 수 있다.
제1 기판(210) 및 제2 기판(220)은 각각 절연층(211, 221), 제1 금속층(213, 223), 제2 금속층(215, 225) 등을 포함할 수 있다. 절연층(211, 221)은 절연 특성, 열 전달 특성 및/또는 방열 특성이 우수한 재질로 이루어질 수 있다. 예컨대, 절연층(211, 221)은 무기 재질, 세라믹 재질, 알루미나 재질, 플라스틱 재질, 유리 재질 등으로 이루어질 수 있다.
제1 금속층(213, 223)은 복수의 회로 패턴을 포함할 수 있다. 제2 기판(220)의 제1 금속층(223)은 회로 패턴이 형성되지 않을 수도 있다.
복수의 회로 패턴은 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)에 전기적으로 연결될 수 있다. 이를 위해, 제1 금속층(213, 223)은 전기 전도도가 우수한 금속 재질로 형성될 수 있다. 예컨대, 제1 금속층(213, 223)은 구리(Cu), 금(Au), 알루미늄(Al), 백금(Pt) 등으로 이루어진 단일층 구조이거나 다층 구조를 가질 수 있다.
제2 금속층(215, 225)은 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)로부터 발생된 열을 신속히 외부로 방출하는 역할을 할 수 있다. 따라서, 제2 금속층(215, 225)은 방열 특성이 우수한 재질로 형성될 수 있다. 예컨대, 제2 금속층(215, 225)은 알루미늄(Al)이나 알루미늄 합금일 수 있지만, 이에 대해서는 한정하지 않는다. 제2 금속층(215, 225)은 방열층이나 방열판으로 불릴 수 있다.
제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)는 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다. 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)는 플립칩(flip-chip) 접합 방식을 이용하여 제1 기판(210)과 제2 기판(220) 각각에 접합될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)는 소결 본딩(sintering bonding) 방식을 이용하여 제1 기판(210) 및 제2 기판(220)에 전기적으로 연결될 수 있다.
본 개시에서, 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)는 각각 적어도 2개 이상의 전력 반도체 소자들을 포함할 수 있다. 예컨대, 제1 전력 반도체 소자(230)는 제2 방향(Y)을 따라 서로 병렬로 연결된 2개 이상의 전력 반도체 소자들을 포함할 수 있다. 예컨대, 제2 전력 반도체 소자(240)는 제2 방향(Y)을 따라 서로 병렬로 연결된 2개 이상의 전력 반도체 소자들을 포함할 수 있다.
제1 전력 반도체 소자(230)는 제1 반도체층(231), 제1 드레인 전극(234), 제1 게이트 전극(232), 제1 소스 전극(233) 등을 포함할 수 있다. 제2 전력 반도체 소자(240)는 제2 반도체층(241), 제2 드레인 전극(244), 제2 게이트 전극(242), 제2 소스 전극(243) 등을 포함할 수 있다.
제1 반도체층(231) 및 제2 반도체층(241)은 SiC, GaN, Ga2O3와 같은 반도체 화합물 기반으로 이루어진 기판 상에 반도체 공정을 이용하여 형성될 수 있다. 이때, 기판은 성장용 기판으로서, 사파이어 기판, GaN과 같은 화합물 반도체 기판, 세라믹 계열 기판 등을 포함할 수 있다.
제1 전력 반도체 소자(230)에서, 제1 드레인 전극(234)은 제1 반도체층(231)의 하측 상에 배치되고, 제1 게이트 전극(232) 및 제1 소스 전극(233)은 제1 반도체층(231)의 상측 상에 배치될 수 있다. 즉, 제1 게이트 전극(232) 및 제1 소스 전극(233)은 제2 기판(220)에 대향하여 제1 반도체층(231)의 상면 상에 배치되고, 제1 드레인 전극(234)는 제1 기판(210)에 대향하여 제1 반도체층(231)의 하면 상에 배치될 수 있다. 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)은 제1 기판(210)에 전기적으로 연결되고, 제1 전력 반도체 소자(230)의 제1 게이트 전극(232) 및 제1 소스 전극(233)은 제2 기판(220)에 전기적으로 연결될 수 있다. 나중에 설명하겠지만, 제1 게이트 전극(232)는 비아 터미널(251)에 전기적으로 연결되고, 제1 소스 전극(233)은 비아 터미널(252)에 전기적으로 연결될 수 있다.
제1 게이트 전극(232)과 제1 소스 전극(233)은 제1 반도체층(231)의 동일한 상면 상에 배치되므로, 서로 간에 쇼트가 발생되지 않도록 제1 게이트 전극(232)과 제1 소스 전극(233)은 서로 이격되어 위치될 수 있다. 제1 게이트 전극(232)과 제1 소스 전극(233)은 제1 반도체층(231)의 동일한 상면 상에 배치되므로, 제1 전력 반도체 소자(230)는 플립 칩 구조를 가질 수 있다.
제2 전력 반도체 소자(240)에서, 제2 드레인 전극(244)은 제2 반도체층(241)의 하측 상에 배치되고, 제2 게이트 전극(242) 및 제2 소스 전극(243)은 제2 반도체층(241)의 상측 상에 배치될 수 있다. 즉, 제2 게이트 전극(242) 및 제2 소스 전극(243)은 제2 기판(220)에 대향하여 제2 반도체층(241)의 상면 상에 배치되고, 제2 드레인 전극(244)는 제1 기판(210)에 대향하여 제2 반도체층(241)의 하면 상에 배치될 수 있다. 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)은 제2 기판(220)에 전기적으로 연결되고, 제2 전력 반도체 소자(240)의 제2 게이트 전극(242) 및 제2 소스 전극(243)은 제1 기판(210)에 전기적으로 연결될 수 있다. 나중에 설명하겠지만, 제2 게이트 전극(242)는 비아 터미널(253)에 전기적으로 연결되고, 제2 소스 전극(243)은 비아 터미널(254)에 전기적으로 연결될 수 있다.
제2 게이트 전극(242)과 제2 소스 전극(243)은 제2 반도체층(241)의 동일한 상면 상에 배치되므로, 서로 간에 쇼트가 발생되지 않도록 제2 게이트 전극(242)과 제2 소스 전극(243)은 서로 이격되어 위치될 수 있다. 제2 게이트 전극(242)과 제2 소스 전극(243)은 제2 반도체층(241)의 동일한 상면 상에 배치되므로, 제2 전력 반도체 소자(240)는 플립 칩 구조를 가질 수 있다.
한편, 전술한 바와 같이, 제1 기판(210)에서 제1 금속층(213)은 복수의 회로 패턴을 포함할 수 있다. 복수의 회로 패턴 중 제1 회로 패턴을 통해 파워 터미널(255)와 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)이 전기적으로 연결될 수 있다. 복수의 회로 패턴 중 제2 회로 패턴을 통해 파워 터미널(256)과 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)이 전기적으로 연결될 수 있다.
비아 터미널(251 내지 254)와 파워 터미널들(255, 256)의 상면이 평행을 이룰 수 있지만, 이에 대해서는 한정하지 않는다.
제1 기판(210)과 제2 기판(220)는 서로 상이한 사이즈를 가질 수 있다. 예컨대, 제2 기판(220)의 사이즈는 제1 기판(210)의 사이즈보다 작을 수 있다.
제1 기판(210)은 제1 영역(210-1) 및 제2 영역(210-2)을 가질 수 있다. 제2 영역(210-2)은 제1 영역(210-1)의 일 측에 위치될 수 있다.
이러한 경우, 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)는 제1 기판(210)의 제1 영역(210-1) 상에 배치될 수 있다. 파워 터미널들(255, 256)은 제2 영역(210-2) 상에 배치될 수 있다.
예컨대, 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)는 수평으로 중첩되도록 배치될 수 있다. 예컨대, 제2 기판(220)은 제1 기판(210)의 제1 영역(210-1)과 수직으로 중첩되지만, 제1 기판(210)의 제2 영역(210-2)과 수직으로 중첩되지 않을 수 있다. 파워 터미널들(255, 256)은 제2 기판(220)과 수직으로 중첩되지 않을 수 있다.
한편, 본 개시에서, 제2 기판(220)은 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240) 상에 배치될 수 있다. 제2 기판(220)은 제1 기판(210)의 제1 영역(210-1) 상에 배치될 수 있다.
제2 기판(220)은 복수의 터미널을 포함할 수 있다. 예컨대, 제2 기판(220)은 복수의 비아 터미널들(251 내지 254) 등을 포함할 수 있다.
제2 기판(220)은 복수의 비아들(291 내지 294)을 포함할 수 있다. 비아들(291 내지 294)은 제2 기판(220)을 수직으로 관통하여 형성된 홀로서, 비아홀(via hole)이나 쑤루홀(through hole)로 불릴 수 있다.
제1 비아 터미널(251)은 제1 비아(291)에 배치되고, 제2 비아 터미널(252)은 제2 비아(292)에 배치될 수 있다. 제3 비아 터미널(253)은 제3 비아(293)에 배치되고, 제4 비아 터미널(254)은 제4 비아(294)에 배치될 수 있다.
원활한 전력 공급을 위해 제1 소스 전극(233)에 연결되는 비아 터미널(292)의 폭이 제1 게이트 전극(232)에 연결되는 비아 터미널(291)의 폭보다 큰 것이 바람직할 수 있다. 원활한 전력 공급을 위해 제2 소스 전극(243)에 연결되는 비아 터미널(254)의 폭이 제2 게이트 전극(242)에 연결되는 비아 터미널(253)의 폭보다 큰 것이 바람직할 수 있다.
비아 터미널들(251 내지 254)은 제2 기판(220)의 하면에서 노출된 하면을 가지고 제2 기판(220)의 상면에서 노출된 상면을 가질 수 있다.
예컨대, 비아 터미널(251)은 제1 전력 반도체 소자(230)의 제1 게이트 전극(232)과 수직으로 중첩되어 제1 게이트 전극(232)에 전기적으로 연결되고, 비아 터미널(252)은 제1 전력 반도체 소자(230)의 제1 소스 전극(233)과 수직으로 중첩되어 제1 소스 전극(233)에 전기적으로 연결될 수 있다. 예컨대, 비아 터미널(253)은 제2 전력 반도체 소자(240)의 제2 게이트 전극(242)과 수직으로 중첩되어 제2 게이트 전극(242)에 전기적으로 연결되고, 비아 터미널(254)은 제2 전력 반도체 소자(240)의 제2 소스 전극(243)과 수직으로 중첩되어 제2 소스 전극(243)에 전기적으로 연결될 수 있다.
비아 터미널(251)의 하면과 제1 게이트 전극(232)의 상면은 소결 금속을 매개로 하여 면 접합될 수 있다. 비아 터미널(252)의 하면과 제1 소스 전극(233)의 상면은 소결 금속을 매개로 하여 면 접합될 수 있다. 비아 터미널(253)의 하면과 제2 게이트 전극(242)의 상면은 소결 금속을 매개로 하여 면 접합될 수 있다. 비아 터미널(254)의 하면과 제2 소스 전극(243)의 상면은 소결 금속을 매개로 하여 면 접합될 수 있다.
비아 터미널들(251 내지 254) 간의 거리는 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240) 간의 간격, 제1 전력 반도체 소자(230)의 제1 게이트 전극(232)과 제1 소스 전극(233) 간의 간격, 제2 전력 반도체 소자(240)의 제2 게이트 전극(242)과 제2 소스 전극(243) 간의 간격 등을 고려하여 설정될 수 있다.
도면에는 비아 터미널들(251 내지 254) 각각의 사이즈가 제1 게이트 전극(232), 제1 소스 전극(233), 제2 게이트 전극(242) 및 제2 소스 전극(243) 각각의 사이즈보다 작게 도시되고 있다. 하지만, 비아 터미널들(251 내지 254) 각각은 제1 게이트 전극(232), 제1 소스 전극(233), 제2 게이트 전극(242) 및 제2 소스 전극(243) 각각의 사이즈보다 더 큰 사이즈를 가질 수도 있다.
전술한 바와 같이, 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)은 소결 금속을 매개로 하여 제1 기판(210) 상의 제1 회로 패턴에 면 접합될 수 있다. 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)은 소결 금속을 매개로 하여 제1 기판(210) 상의 제2 회로 패턴에 면 접합될 수 있다.
비아 터미널들(251 내지 254)은 신호 터미널, 파워 터미널, 출력 터미널 등으로 할당될 수 있다.
예컨대, 비아 터미널(251)과 비아 터미널(253)은 신호 터미널로 할당되고, 비아 터미널(254)은 파워 터미널로 할당되며, 비아 터미널(252)은 출력 터미널로 할당될 수 있다. 이러한 경우, 비아 터미널(251)과 비아 터미널(253)에 게이트 신호가 공급되고, 비아 터미널(254)에 입력 전압으로서 교류 전압이 공급될 수 있다.
출력 터미널로 할당된 비아 터미널(252)은 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)의 턴온/오프에 의해 생성된 출력 전압을 출력하기 위한 부재일 수 있다. 이를 위해, 제1 전력 반도체 소자(230)의 제1 소스 전극(233)와 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)이 전기적으로 연결될 수 있다. 예컨대, 제1 전력 반도체 소자(230)의 제1 소스 전극(233)가 비아 터미널(252)에 전기적으로 연결되고, 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)이 제1 기판(210) 상의 제2 회로 패턴을 통해 파워 터미널(256)과 전기적으로 연결될 수 있다. 이러한 경우, 비아 터미널(252)과 파워 터미널(256)이 전력 반도체 모듈의 내부나 외부에서 전기적으로 연결될 수 있다. 이에 따라, 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240)의 턴온/오프에 의해 생성된 출력 전압이 비아 터미널(252)을 통해 출력될 수 있다.
일 예로서, 전력 반도체 모듈의 내부에 구리 포스트와 같은 도전성 포스트가 제1 전력 반도체 소자(230)와 제2 전력 반도체 소자(240) 사이에 위치될 수 있다. 이러한 경우, 구리 포스트를 통해 제1 전력 반도체 소자(230)의 제1 소스 전극(233)의 측부와 제1 기판(210) 상의 제2 회로 패턴이 전기적으로 연결됨으로써, 전력 반도체 모듈의 내부에서 비아 터미널(252)과 파워 터미널(256)이 전기적으로 연결될 수 있다.
다른 예로서, 전력 반도체 모듈의 상측이 구동부에 장착될 수 있다. 이러한 경우, 전력 반도체 모듈의 비아 터미널(252)과 파워 터미널(256)이 구동부를 통해 전기적으로 연결됨으로써, 전력 반도체 모듈의 외부에서 비아 터미널(252)과 파워 터미널(256)이 전기적으로 연결될 수 있다.
구동부는 신호 공급부, 전원 공급부 등을 포함할 수 있다. 전력 반도체 모듈의 상측이 구동부에 장착되는 경우, 비아 터미널(251), 비아 터미널(253)은 구동부의 신호 공급부에 전기적으로 연결되고, 파워 터미널(255) 및 비아 터미널(254)은 전원 공급부에 전기적으로 연결될 수 있다. 이에 따라, 신호 공급부에 의해 게이트 신호가 비아 터미널(251)과 비아 터미널(253)을 통해 제1 전력 반도체 소자(230)의 제1 게이트 전극(232)와 제2 전력 반도체 소자(240)의 제2 게이트 전극(242)로 공급될 수 있다.
본 개시에 따르면, 비아 터미널들(251 내지 254)이 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240) 상에 위치될 수 있다. 이에 따라, 비아 터미널들(251 내지 254)과 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240) 간의 물리적 거리나 전류 통로를 최소화하여 안정적인 스위칭 동작이 가능할 수 있다.
본 개시에 따르면, 비아 터미널들(251 내지 254)이 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)의 측부 상에 파워 터미널들(255, 256)과 함께 배치되지 않아도 되므로, 파워 터미널로 할당된 파워 터미널들(255, 256) 각각의 단면적이 증가되어 고 전력 반도체 모듈이 구현될 수 있다. 아울러, 복수의 파워 터미널(255) 간이나 복수의 파워 터미널(256) 간에 충분한 간격이 유지될 수 있어, 전기적인 쇼트가 방지될 수 있다.
한편, 제2 기판(220)에는 비아 터미널들(251 내지 254) 각각의 외주에 절연부(260)가 형성될 수 있다.
제2 기판(220)은 비아들(291 내지 294) 내에서 각각 비아 터미널들(251 내지 254)의 둘레에 절연부(260)을 포함할 수 있다. 절연부(260)은 SiO2, SiN와 같은 무기 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 절연부(260)에 의해 비아 터미널들(251 내지 254)이 제1 금속층이나 제2 금속층과의 전기적 쇼트가 방지될 수 있다.
절연층(221) 및 절연부(260)에 의해 비아 터미널들(291 내지 294)이 전기적으로 절연될 수 있다.
한편, 다시 도 3 및 도 4를 참조하면, 파워 터미널(255)은 제1 기판(210)의 제2 영역(210-2) 상에 배치될 수 있다. 파워 터미널(255)은 제2 기판(220)과 수직으로 중첩되지 않을 수 있다.
파워 터미널(255)은 제2 방향(Y)을 따라 복수로 구비될 수 있다. 예컨대, 파워 터미널(255)은 제1 기판(210) 상의 제1 회로 패턴을 통해 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)에 전기적으로 연결될 수 있다.
파워 터미널(255)은 고 전류가 흘러야 하므로, 그 단면적이 커야 한다. 아울러, 제2 방향(Y)으로 복수의 파워 터미널(255)이 기 설정된 면적 내에서 배치되어야 한다. 이러한 경우, 파워 터미널(255)의 폭이 증가되기 어려우므로, 두께가 증가되어야 한다.
본 개시에서, 파워 터미널(255)의 두께(T11)는 제1 전력 반도체 소자(230)나 제2 전력 반도체 소자(240)의 두께보다 클 수 있다. 예컨대, 파워 터미널(255)의 두께(T11)는 제1 전력 반도체 소자(230)(또는 제2 전력 반도체 소자(240))의 두께와 제2 기판(220)의 두께의 합과 같거나 클 수 있다. 이에 따라, 파워 터미널(255)의 단면적이 증가되어, 고 전류가 흐를 수 있는 고전력 전력 반도체 모듈이 구현될 수 있다.
파워 터미널(255)은 제2 기판(220)과 수평으로 중첩될 수 있다. 즉, 파워 터미널(255)은 제1 전력 반도체 소자(230)의 상면보다 더 높게 위치되고 제2 기판(220)의 상면과 같도록 위치될 수 있다. 다시 말해, 파워 터미널(255)의 상면과 제2 기판(220)의 상면은 동일한 수평선에 위치될 수 있다. 이러한 경우, 파워 터미널(255)은 노출된 상면을 가질 수 있다.
도시되지 않았지만, 파워 터미널(255)은 제1 전력 반도체 소자(230)의 상면보다 낮게 위치되고, 지지몰딩부(270)는 파워 터미널(255)의 상면 상에 배치될 수도 있다.
한편, 도 1에 도시한 바와 같이, 기존의 전력 반도체 모듈에서는 전력 반도체 소자(30, 40)의 두께보다 큰 터미널(50)이 제1 기판(10)과 제2 기판(20) 사이에 배치된다. 이러한 경우, 스페이서(70, 80)가 전력 반도체 소자(30, 40)의 상부 또는 하부 상에 배치되어야 한다. 이에 따라, 전력 반도체 모듈의 두께가 증가되고 재료비가 증가된다.
하지만, 본 개시에서, 제2 기판(220)의 사이즈가 제1 기판(210)의 사이즈보다 작도록 하여, 제2 기판(220)과 수직으로 중첩되지 않는 제1 기판(210)의 제2 영역(210-2) 상에 파워 터미널(255)이 배치될 수 있다. 따라서, 스페이서가 필요하지 않으므로 재료비가 감소될 수 있다. 아울러, 기존과 동일한 두께를 갖는 파워 터미널(255)이 채용되더라도, 적어도 기존의 스페이서의 두께만큼 전력 반도체 모듈의 두께가 감소될 수 있다.
한편, 파워 터미널(256)은 제1 기판(210)의 제2 영역(210-2) 상에 배치될 수 있다. 파워 터미널(256)은 제2 기판(220)과 수직으로 중첩되지 않을 수 있다.
파워 터미널(256)은 제2 방향(Y)을 따라 복수로 구비될 수 있다. 파워 터미널(256)은 제1 기판(210) 상의 제2 회로 패턴을 통해 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)에 전기적으로 연결될 수 있다.
파워 터미널(256)은 고 전류가 흘러야 하므로, 그 단면적이 커야 한다. 아울러, 제2 방향(Y)으로 복수의 파워 터미널(256)이 기 설정된 면적 내에서 배치되어야 한다. 이러한 경우, 파워 터미널(256)의 폭이 증가되기 어려우므로, 두께가 증가되어야 한다.
본 개시에서, 파워 터미널(256)의 두께(T12)는 제1 전력 반도체 소자(230)나 제2 전력 반도체 소자(240)의 두께보다 클 수 있다. 예컨대, 파워 터미널(256)의 두께(T12)는 제1 전력 반도체 소자(230)(또는 제2 전력 반도체 소자(240))의 두께와 제2 기판(220)의 두께의 합과 같거나 클 수 있다. 이에 따라, 파워 터미널(256)의 단면적이 증가되어, 고 전류가 흐를 수 있는 고전력 전력 반도체 모듈이 구현될 수 있다.
이러한 경우, 파워 터미널(256)은 제2 기판(220)과 수평으로 중첩될 수 있다. 즉, 파워 터미널(256)은 제1 전력 반도체 소자(230)의 상면보다 더 높게 위치되고 제2 기판(220)의 상면과 같도록 위치될 수 있다. 다시 말해, 파워 터미널(256)의 상면과 제2 기판(220)의 상면은 동일한 수평선에 위치될 수 있다. 이러한 경우, 파워 터미널(256)은 노출된 상면을 가질 수 있다.
도시되지 않았지만, 파워 터미널(256)은 제2 전력 반도체 소자(240)의 상면보다 낮게 위치되고, 지지몰딩부(270)는 파워 터미널(256)의 상면 상에 배치될 수도 있다.
한편, 도 1에 도시한 바와 같이, 기존의 전력 반도체 모듈에서는 전력 반도체 소자(30, 40)의 두께보다 큰 터미널(50)이 제1 기판(10)과 제2 기판(20) 사이에 배치된다. 이러한 경우, 스페이서(70, 80)가 전력 반도체 소자(30, 40)의 상부 또는 하부 상에 배치되어야 한다. 이에 따라, 전력 반도체 모듈의 두께가 증가된다. 아울러, 전력 반도체 모듈에 각각 8개의 제1 전력 반도체 소자(230)와 8개의 전력 반도체 소자가 구비되는 경우, 16개의 스페이서가 필요하므로 재료비가 증가된다.
하지만, 본 개시에서, 제2 기판(220)의 사이즈가 제1 기판(210)의 사이즈보다 작도록 하여, 제2 기판(220)과 수직으로 중첩되지 않는 제1 기판(210)의 제3영역(210-3) 상에 파워 터미널(256)이 배치될 수 있다. 따라서, 스페이서가 필요하지 않으므로 재료비가 감소될 수 있다. 아울러, 기존과 동일한 두께를 갖는 파워 터미널(256)이 채용되더라도, 적어도 기존의 스페이서의 두께만큼 전력 반도체 모듈의 두께가 감소될 수 있다.
한편, 기존에는 도 1에 도시한 바와 같이, 픽 앤 플레이스(pick and place) 공정을 이용하여 리드 프레임이 제1 기판(10) 상에 올려지고, 커팅(cutting) 및 벤딩(bending) 공정을 이용하여 리드 프레임이 절단됨으로써, 터미널(50)이 제1 기판(10) 상에 형성되었다.
이에 반해, 본 개시에서, 파워 터미널들(255, 256)은 미리 개별적으로 제작된 도전성 도트 부재, 도전성 클립 등일 수 있다. 이에 따라, 기존과 같은 리드 프레임이 사용되지 않아, 픽 앤 플레이스 공정, 커팅 및 벤딩 공정을 수행하기 위한 장비나 해당 공정들이 필요 없어, 공정이 간소화되어 공정 시간이 단축될 수 있다.
다시 도 3 및 도 4를 참조하면, 지지몰딩부(270)는 제1 기판(210) 상에 배치될 수 있다.
지지몰딩부(270)는 제1 기판(210), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 제2 기판(220), 파워 터미널들(255, 256) 각각을 둘러쌀 수 있다.
지지몰딩부(270)는 제1 기판(210)의 상측 및 측부 상에 배치될 수 있다. 도시되지 않았지만, 지지몰딩부(270)는 제1 기판(210)의 하측 상에 배치될 수도 있다. 지지몰딩부(270)는 제1 전력 반도체 소자(230)의 측부를 둘러쌀 수 있다. 지지몰딩부(270)는 제2 전력 반도체 소자(240)의 측부를 둘러쌀 수 있다. 지지몰딩부(270)는 제2 기판(220)의 측부 및 하측 상에 배치될 수 있다. 지지몰딩부(270)는 파워 터미널(255)의 측부 및 하측 상에 배치될 수 있다. 지지몰딩부(270)는 파워 터미널(256)의 측부 및 하측 상에 배치될 수 있다.
지지몰딩부(270)는 제1 기판(210)의 일 측에서 연장 형성되어, 파워 터미널들(255, 256)의 측부를 지지할 수 있다. 지지몰딩부(270)는 파워 터미널(255)의 측부와 제1 전력 반도체 소자(230)의 측부 사이에 배치될 수 있다. 지지몰딩부(270)는 파워 터미널(255)의 측부와 제2 기판(220)의 측부 사이에 배치될 수 있다. 지지몰딩부(270)는 파워 터미널(256)의 측부와 제2 전력 반도체 소자(240)의 측부 사이에 배치될 수 있다. 지지몰딩부(270)는 파워 터미널(256)의 측부와 제2 기판(220)의 측부 사이에 배치될 수 있다.
지지몰딩부(270)는 절연 성능이 우수한 수지 재질로 형성될 수 있다. 예컨대, 지지몰딩부(270)는 EMC(Epoxy Molding Compound) 몰딩 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. EMC 몰딩 재질은 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)를 열, 수분, 충격, 절연 파괴 등으로부터 보호하는 밀봉 재질일 수 있다.
한편, 지지몰딩부(270)가 비아 터미널들(251 내지 254) 및 파워 터미널들(255, 256) 각각의 상면 상에 배치되지 않으므로, 비아 터미널(251) 내지 파워 터미널(256) 각각의 상면은 외부에 노출될 수 있다.
본 개시에서, 비아 터미널들(251 내지 254) 및 파워 터미널들(255, 256) 각각의 상면이 노출된 전력 반도체 모듈이 구동부에 장착되는 경우, 비아 터미널들(251 내지 254) 및 파워 터미널들(255, 256)이 구동부의 신호 공급부와 전원 공급부와 전기적으로 연결될 수 있다. 이에 따라, 비아 터미널들(251 내지 254) 및 파워 터미널들(255, 256) 각각을 외부의 전원 라인 등에 별도로 전기적으로 연결하기 위한 공정이 필요하지 않아, 공정이 단순해질 수 있다. 아울러, 별도로 전기적으로 연결하기 위한 공정시 발생될 수 있는 불량이 방지될 수 있다. 아울러, 비아 터미널들(251 내지 254) 및 파워 터미널들(255, 256) 각각이 구동부의 신호 공급부와 전원 공급부와 면 접촉을 통해 전기적으로 연결되므로, 컨택 불량에 따른 전기적 단선이 방지되고 전류 손실이 최소화될 수 있다.
도 5는 본 개시의 제3 측면에 따른 전력 반도체 모듈을 도시한 단면도이다. 도 6은 도 5의 제1 기판을 도시한 사시도이다.
도 5에 도시된 단면도는 도 3의 전력 반도체 모듈을 A-A' 라인을 따라 절단한 모습일 수 있다.
본 개시의 제3 측면은 제1 기판(210)에 단차부(280, 285)가 구비되는 것을 제외하고 본 개시의 제2 측면(도 4)과 유사할 수 있다. 본 개시의 제3 측면에서 본 개시의 제2 측면(도 4)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.
도 3 및 도 5를 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 지지몰딩부(270) 등을 포함할 수 있다.
제1 기판(210)은 제1 영역(210-1) 및 제2 영역(210-2)을 가질 수 있다. 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)는 제1 기판(210)의 제1 영역(210-1) 상에 배치될 수 있다. 파워 터미널들(255, 256)은 제1 기판(210)의 제2 영역(210-2) 상에 배치될 수 있다. 아울러, 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)는 제1 기판(210)과 제2 기판(220) 사이에 배치될 수 있다.
한편, 도 6에 도시한 바와 같이, 제1 기판(210)은 제1 영역(210-1)의 상면(210-1a)보다 낮은 제2 영역(210-2)의 상면(210-2a, 210-3a)을 갖는 단차부(280, 285)를 가질 수 있다. 예컨대, 제1 기판(210)의 제1 영역(210-1)에 해당하는 제1 금속층(213)은 제거되지 않고 제1 기판(210)의 제2 영역(210-2) 각각에 해당하는 제1 금속층(213)의 상면이 제거될 수 있다. 이에 따라, 제1 영역(210-1)의 상면(210-1a)보다 낮은 제2 영역(210-2)의 상면(210-2a, 210-3a)을 갖는 단차부(280, 285)가 형성될 수 있다. 단차부(280, 285)에서 제거된 깊이는 제1 금속층(213)의 두께, 파워 터미널들(255, 256) 각각의 두께(T21, T22) 등을 고려하여 설정될 수 있다.
파워 터미널(255)은 제1 단차부(280)에 결합되고, 파워 터미널(256)은 제2 단차부(285)에 결합될 수 있다.
파워 터미널(255)가 제1 단차부(280)에 배치되는 만큼, 파워 터미널(255)의 두께(T21)는 본 개시의 제2 측면(도 4)에서의 파워 터미널(255)의 두께(T11)보다 더 커질 수 있다. 이러한 경우, 파워 터미널(255)의 폭이 본 개시의 제2 측면(도 4)에서의 파워 터미널(255)의 폭과 동일하더라도 단면적이 증가될 수 있다. 이에 따라, 파워 터미널(255)에 더 큰 전류가 흐를 수 있어, 고 전력 반도체 모듈이 구현될 수 있다.
파워 터미널(256)가 제2 단차부(285)에 배치되는 만큼, 파워 터미널(256)의 두께(T22)는 본 개시의 제2 측면(도 4)에서의 파워 터미널(256)의 두께(T12)보다 더 커질 수 있다. 이러한 경우, 파워 터미널(256)의 폭이 본 개시의 제2 측면(도 4)에서의 파워 터미널(256)의 폭과 동일하더라도 단면적이 증가될 수 있다. 이에 따라, 파워 터미널(256)에 더 큰 전류가 흐를 수 있어, 고 전력 반도체 모듈이 구현될 수 있다.
한편, 도 6에서 제1 단차부(280) 및 제2 단차부(285)가 제2 방향(Y)을 따라 동일한 형상을 갖는 것이 도시되고 있다.
이와 달리, 도시되지 않았지만, 복수의 파워 터미널(255) 및 복수의 파워 터미널(256) 각각에 대응하도록 복수의 제1 단차부(280) 및 복수의 제2 단차부(285)가 형성될 수도 있다. 즉, 제1 기판(210)의 제2 영역(210-2)에서 복수의 파워 터미널(255)에 대응하는 제2 영역(210-2)의 상면(210-2a)은 제1 영역(210-1)의 상면(210-1a)보다 낮은 제1 단차부(280)가 형성되지만, 그 외의 제2 영역(210-2)의 상면(210-2a)은 제1 영역(210-1)의 상면(210-1a)과 동일한 수평선에 위치될 수 있다. 제1 기판(210)의 제2 영역(210-2)에서 복수의 파워 터미널(256)에 대응하는 제2 영역(210-2)의 상면(210-3a)은 제1 영역(210-1)의 상면(210-1a)보다 낮은 제2 단차부(285)가 형성되지만, 그 외의 제2 영역(210-2)의 상면(210-3a)은 제1 영역(210-1)의 상면(210-1a)과 동일한 수평선에 위치될 수 있다.
도 7은 본 개시의 제4 측면에 따른 전력 반도체 모듈을 도시한 단면도이다. 도 8은 본 개시의 제5 측면에 따른 전력 반도체 모듈을 도시한 평면도이다. 도 8에 도시된 단면도는 도 7의 전력 반도체 모듈을 B-B' 라인을 따라 절단한 모습일 수 있다.
본 개시의 제4 측면은 파워 터미널들(265 266)이 제5 비아(295) 및 제6 비아(296)를 통해 제2 기판(220)에 배치되는 것을 제외하고 본 개시의 제2 측면(도 4)과 유사할 수 있다. 본 개시의 제4 측면에서 본 개시의 제2 측면(도 4)과 동일한 형상, 구조 및/또는 기능을 갖는 구성 요소에 대해서는 동일한 도면 부호가 부여되고, 상세한 설명이 생략된다.
도 7 및 도 8을 참조하면, 전력 반도체 모듈은 제1 기판(210), 제2 기판(220), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 지지몰딩부(270) 등을 포함할 수 있다.
제1 기판(210), 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240) 및 지지몰딩부(270)은 이미 설명된 바 있으므로, 상세한 설명은 생략된다.
제2 기판(220)은 제1 기판(210)의 사이즈에 대응하는 사이즈를 가질 수 있다. 이러한 경우, 제2 기판(220)은 제1 기판(210)의 제1 영역(210-1)에 대응하여 배치된 비아 터미널들(251 내지 254), 제1 기판(210)의 제2 영역(210-2)에 대응하여 배치된 파워 터미널(265, 266)을 포함할 수 있다.
이를 위해, 제2 기판(220)에 비아들(291 내지 296)가 형성될 수 있다. 비아 터미널들(251 내지 254) 이 비아들(291 내지 294)에 형성되고, 파워 터미널들(265, 266)이 비아들(295, 296)에 형성될 수 있다.
제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)가 제1 기판(210)의 제1 영역(210-1) 상에 배치되고, 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240) 상에 제2 기판(220)이 배치될 수 있다. 이러한 경우, 제2 기판(220) 상의 비아 터미널들(251 내지 254)이 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)에 전기적으로 연결될 수 있다. 예컨대, 비아 터미널(251)은 제1 전력 반도체 소자(230)의 제1 게이트 전극(232)에 전기적으로 연결되고, 비아 터미널(252)은 제1 전력 반도체 소자(230)의 제1 소스 전극(233)에 전기적으로 연결될 수 있다. 예컨대, 비아 터미널(253)은 제2 전력 반도체 소자(240)의 제2 게이트 전극(242)에 전기적으로 연결되고, 비아 터미널(254)은 제2 전력 반도체 소자(240)의 제2 소스 전극(243)에 전기적으로 연결될 수 있다.
파워 터미널들(265 266)에는 고 전압(또는 고 전류)이 공급되므로, 고 전압(또는 고 전류)에 견디도록 파워 터미널들(265 266) 각각의 사이즈(또는 직경)는 비아 터미널들(251 내지 254) 각각의 사이즈(또는 직경)보다 크게 형성될 수 있다.
도 1에 도시한 바와 같이, 기존의 전력 반도체 모듈에서는 신호 터미널뿐만 아니라 파워 터미널 및 출력 터미널이 모두 전력 반도체 소자(330, 40)의 양 측 상에 배치되었다. 이러한 경우, 한정된 공간에 터미널의 개수가 많아, 고 전압이 공급되는 파워 터미널이나 출력 터미널의 사이즈가 커지기 어렵다.
하지만, 본 개시에 따르면, 비아 터미널들(251 내지 254)이 제2 기판(220)의 중심 영역에 배치되고, 파워 터미널들(265 266)만 제2 기판(220)의 양 측 상에 배치될 수 있다. 이러한 경우, 제2 기판(220)의 양 측 상에 터미널의 개수가 적어지므로, 파워 터미널들(265 266) 각각의 사이즈가 커지도록 설계되므로, 고전력 반도체 모듈이 구현될 수 있다.
한편, 제2 기판(220)은 절연층(221), 절연부(260) 및 절연 패턴(261, 262)을 포함할 수 있다.
예컨대, 제1 절연층(221)은 제1 금속층(223)과 제2 금속층(225)를 전기적으로 절연시킬 수 있다.
예컨대, 절연부(260)은 비아들(291 내지 296) 내에서 비아 터미널들(251 내지 254) 및 파워 터미널들(265, 266) 각각의 둘레에 배치될 수 있다. 절연부(260)에 의해 비아 터미널들(251 내지 254) 및 파워 터미널들(265, 266) 각각은 제1 금속층(223)이나 제2 금속층(225)에 전기적으로 절연될 수 있다.
절연 패턴(261, 262)은 비아 터미널(251 내지 254)와 파워 터미널(265, 266) 사이에 배치될 수 있다.
예컨대, 절연 패턴(261, 262)은 파워 터미널들(265 266) 각각의 둘레에 배치될 수 있다. 절연 패턴(261, 262)은 제2 금속층(225), 제1 절연층(221) 및 제1 금속층(223)이 제거된 리세스(301, 302)에 채워질 수 있다. 즉, 파워 터미널들(265 266) 각각의 둘레를 따라 지지몰딩부(270)의 상면이 노출되도록 제2 금속층(225), 제1 절연층(221) 및 제1 금속층(223)이 제거됨으로써, 리세스(301, 302)가 형성될 수 있다.
도시되지 않았지만, 제1 절연층(221) 및 제1 금속층(223)은 제거되지 않고 제2 금속층(225)만 제거되어, 리세스(301, 302)가 형성될 수도 있다.
리세스(301, 302)에 절연 패턴(261, 262)이 배치될 수 있다. 도면에는 리세스(301, 302)에 절연 패턴(261, 262)이 배치되는 것으로 도시되고 있다. 하지만, 절연 패턴(261, 262)이 리세스(301, 302)에 배치되지 않을 수도 있다. 즉, 리세스(301, 302)가 빈 공간으로 남아 있을 수도 있다.
파워 터미널들(265 266) 각각이 복수로 구비되는 경우, 복수의 파워 터미널(265) 각각의 둘레를 따라 그리고 복수의 파워 터미널(266) 각각의 둘레를 따라 리세스(301, 302)가 형성될 수 있다. 이들 리세스(301, 302)를 서로 연결될 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 리세스(301, 302)에 의해 파워 터미널들(265 266)의 둘레에 배치된 제2 금속층(또는 제2 금속 패턴)은 비아 터미널들(251 내지 254) 각각의 둘레에 배치된 제2 금속층과 물리적으로 이격될 수 있다.
비아 터미널들(251 내지 254)과 파워 터미널들(265, 266)은 절연층(221), 절연부(260) 및 절연 패턴(261, 262)에 의해 전기적으로 절연될 수 있다.
전술한 바와 같이, 파워 터미널들(265 266)은 각각 1200V 이상의 고전압이 공급되므로, 절연부(260)의 불량 등으로 인해 파워 터미널들(265 266)이 제2 금속층과 전기적으로 쇼트될 수 있다. 하지만, 본 개시에 따르면, 파워 터미널들(265 266) 각각의 둘레에 제2 금속층이 제거된 리세스(301, 302)가 형성되고, 리세스(301, 302)에 절연 패턴(261, 262)이 배치됨으로써, 파워 터미널들(265 266)이 제2 금속층과 전기적으로 절연될 수 있다.
한편, 전력 반도체 모듈은 제1 도전성 포스트(271) 및 제2 도전성 포스트(272)를 포함할 수 있다. 제1 도전성 포스트(271) 및 제2 도전성 포스트(272)는 각각 전기 전도도가 우수한 포스트 등을 포함할 수 있다.
제1 도전성 포스트(271) 및 제2 도전성 포스트(272)는 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)와 함께 소결 본딩될 수 있다.
구체적으로, 소결 금속이 인쇄 방식을 통해 제1 기판(210) 상에 형성될 수 있다. 이후, 제1 도전성 포스트(271), 제2 도전성 포스트(272), 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)가 기판 상에 위치될 수 있다. 이후, 제1 도전성 포스트(271), 제2 도전성 포스트(272), 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)가 열 압착됨으로써, 제1 도전성 포스트(271), 제2 도전성 포스트(272), 제1 전력 반도체 소자(230) 및 제2 전력 반도체 소자(240)가 제1 기판(210)과 고정되고 전기적으로 연결될 수 있다. 예컨대, 제1 전력 반도체 소자(230)의 제1 드레인 전극(234)과 제1 도전성 포스트(271)의 하측은 제1 기판(210)의 제1 회로 패턴에 전기적으로 연결될 수 있다. 제2 전력 반도체 소자(240)의 제2 드레인 전극(244)과 제2 도전성 포스트(272)의 하측은 제1 기판(210)의 제2 회로 패턴에 전기적으로 연결될 수 있다.
이후, 소결 금속이 인쇄 방식을 통해 제2 기판(220) 상에 형성될 수 있다. 이후, 소결 금속이 형성된 면이 제1 기판(210)을 향하도록 제2 기판(220)이 위치된 후 열 압착될 수 있다. 이에 따라, 제2 기판(220) 상의 비아 터미널들(251 내지 254) 및 파워 터미널들(265 266)이 제1 전력 반도체 소자(230), 제2 전력 반도체 소자(240), 제1 도전성 포스트(271) 및 제2 도전성 포스트(272)에 고정되고 전기적으로 연결될 수 있다. 예컨대, 비아 터미널(251) 및 비아 터미널(252)은 각각 제1 전력 반도체 소자(230)의 제1 게이트 전극(232) 및 제1 소스 전극(233)에 전기적으로 연결될 수 있다. 예컨대, 비아 터미널(253) 및 비아 터미널(254)은 각각 제2 전력 반도체 소자(240)의 제2 게이트 전극(242) 및 제2 소스 전극(243)에 전기적으로 연결될 수 있다. 예컨대, 파워 터미널(265)은 제1 도전성 포스트(271)의 상측에 전기적으로 연결되고, 파워 터미널(266)은 제2 도전성 포스트(272)의 상측에 전기적으로 연결될 수 있다.
제1 도전성 포스트(271)는 제1 기판(210)의 제2 영역(210-2)과 제2 기판(220)의 파워 터미널(265) 사이에 배치될 수 있다. 제1 도전성 포스트(271)를 통해 파워 터미널(265)은 제1 기판(210)의 제1 회로 패턴에 전기적으로 연결될 수 있다.
예컨대, 제1 도전성 포스트(271)의 사이즈(또는 폭)은 파워 터미널(265)의 사이즈(또는 폭)보다 클 수 있다. 이러한 경우, 제1 도전성 포스트(271)가 제1 기판(210)의 제2 영역(210-2)에 소결 본딩될 때 미스얼라인이 발생되더라도, 파워 터미널(265)과 제1 도전성 포스트(271) 간의 전기적 단선이 발생되지 않고 안정적으로 전기적으로 연결될 수 있다.
제2 도전성 포스트(272)는 제1 기판(210)의 제2 영역(210-2)과 제2 기판(220)의 파워 터미널(266) 사이에 배치될 수 있다. 제2 도전성 포스트(272)를 통해 파워 터미널(266)은 제1 기판(210)의 제2 회로 패턴에 전기적으로 연결될 수 있다. 예컨대, 제2 도전성 포스트(272)의 사이즈(또는 폭)은 파워 터미널(266)의 사이즈(또는 폭)보다 클 수 있다. 이러한 경우, 제2 도전성 포스트(272)가 제1 기판(210)의 제2 영역(210-2)에 소결 본딩될 때 미스얼라인이 발생되더라도, 파워 터미널(266)과 제2 도전성 포스트(272) 간의 전기적 단선이 발생되지 않고 안정적으로 전기적으로 연결될 수 있다.
방열 성능 등을 고려하여 제1 도전성 포스트(271)의 높이는 제1 전력 반도체 소자(230)의 높이와 동일한 것이 바람직할 수 있다. 방열 성능 등을 고려하여 제 도전성 포스트(272)의 높이는 제2 전력 반도체 소자(240)의 높이와 동일한 것이 바람직할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 상술한 측면들의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 상술한 측면들의 등가적 범위 내에서의 모든 변경은 상술한 측면들의 범위에 포함된다.

Claims (15)

  1. 제1 영역 및 상기 제1 영역의 일 측에 제2 영역을 갖는 제1 기판;
    상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자;
    상기 전력 반도체 소자 상에 배치되는 제2 기판; 및
    상기 제1 기판의 상기 제2 영역 상에 배치되고, 상기 제2 기판과 수평으로 중첩되는 파워 터미널;을 포함하고,
    상기 제2 기판은 상기 전력 반도체 소자와 전기적으로 연결되는 비아 터미널을 구비하는,
    전력 반도체 모듈.
  2. 제1 항에 있어서,
    상기 제2 기판은,
    제1 절연층;
    상기 제1 절연층의 하측 상에 배치되는 제1 금속층; 및
    상기 제1 절연층의 상측 상에 배치되는 제2 금속층;을 포함하고,
    상기 비아 터미널은 상기 제1 금속층, 상기 절연층 및 상기 제2 금속층을 관통하여 형성되는,
    전력 반도체 모듈.
  3. 제1 항에 있어서,
    상기 비아 터미널의 상면과 상기 파워 터미널의 상면이 평행을 이루는
    전력 반도체 모듈.
  4. 제2 항에 있어서,
    상기 제2 기판은 상기 비아 터미널과 상기 파워 터미널의 외주에 배치된 절연부를 포함하는,
    전력 반도체 모듈.
  5. 제4 항에 있어서,
    상기 비아 터미널은 제1 비아 터미널 및 제2 비아 터미널을 포함하며,
    상기 절연층 및 상기 절연부에 의해 상기 제1 비아 터미널 및 상기 제2 비아 터미널가 전기적으로 절연되는,
    전력 반도체 모듈.
  6. 제5 항에 있어서,
    상기 전력 반도체 소자는 게이트 전극 및 소스 전극을 포함하고,
    상기 제1 비아 터미널과 상기 제2 비아 터미널은 상기 게이트 전극 및 상기 소스 전극에 각각 전기적으로 연결되는,
    전력 반도체 모듈.
  7. 제 6항에 있어서,
    상기 전력 반도체 소자는 드레인 전극을 더 포함하고,
    상기 파워 터미널은 상기 제1 드레인 전극에 전기적으로 연결되는,
    전력 반도체 모듈.
  8. 제7항에 있어서,
    상기 제2 영역의 상면에 단차부가 형성되고,
    상기 파워 터미널이 상기 단차부에 결합되는,
    전력 반도체 모듈.
  9. 제1 항에 있어서,
    상기 제1 기판의 일 측에서 연장 형성되어, 상기 파워 터미널의 측부를 지지하는 지지몰딩부;를 더 포함하는,
    전력 반도체 모듈.
  10. 제1 영역 및 상기 제1 영역의 일 측에 제2 영역을 갖는 제1 기판;
    상기 제1 기판의 상기 제1 영역 상에 배치되는 전력 반도체 소자;
    상기 전력 반도체 소자 상에 배치되는 제3 영역 및 상기 제3 영역의 일 측에 제4 영역을 갖는 제2 기판; 및
    상기 제2 영역과 상기 제4 영역 사이에 배치되는 도전성 포스트;를 포함하고,
    상기 제2 기판은 상기 전력 반도체 소자와 전기적으로 연결되는 비아 터미널과 상기 제1 기판과 전기적으로 연결되는 파워 터미널을 구비하는,
    전력 반도체 모듈.
  11. 제10 항에 있어서,
    상기 제2 기판은,
    제1 절연층;
    상기 제1 절연층의 하측 상에 배치되는 제1 금속층; 및
    상기 제1 절연층의 상측 상에 배치되는 제2 금속층;을 포함하고,
    상기 비아 터미널 및 상기 파워 터미널은 상기 제1 금속층, 상기 절연층 및 상기 제2 금속층을 관통하여 형성되는,
    전력 반도체 모듈.
  12. 제11 항에 있어서,
    상기 비아 터미널의 상면과 상기 파워 터미널의 상면이 평행을 이루는,
    전력 반도체 모듈.
  13. 제11 항에 있어서,
    상기 제2 기판은 상기 비아 터미널과 상기 파워 터미널의 외주에 배치된 절연부를 포함하는,
    전력 반도체 모듈.
  14. 제13 항에 있어서,
    상기 비아 터미널은 제1 비아 터미널 및 제2 비아 터미널을 포함하며,
    상기 절연층 및 상기 절연부에 의해 상기 제1 비아 터미널 및 상기 제2 비아 터미널이 전기적으로 절연되는,
    전력 반도체 모듈.
  15. 제13 항에 있어서,
    상기 제1 금속층 및 상기 제2 금속층은,
    상기 비아 터미널과 상기 파워 터미널 사이에 절연패턴을 포함하며,
    상기 비아 터미널과 상기 파워 터미널은 상기 절연층, 상기 절연부 및 상기 절연패턴에 의해 전기적으로 절연되는,
    전력 반도체 모듈.
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