<EMI ID=1.1>
un commutateur matriciel équipé de
circuits de commutation électroniques comportant chacun une bascule qui commande,
selon son état, la fermeture ou l'ouverture des éléments de contact (transistors
<EMI ID=2.1>
commutation de ce type présente la caractéristique particulière de rester fermé
ou ouvert pendant un certain temps lorsqu'on l'isole de sa bascule de commande.
Dans ce commutateur, les différentes bascules sont connectées en
registre à décalage de sorte que, lorsque le circuit de commutation est isolé,
on peut transférer le contenu du dit registre à un circuit marqueur pour effectuer des modifications sélectives de ces informations en vue de réaliser, par
exemple, un établissement ou une rupture de chemin.
L'expression "commutateur à mémoire dynamique intégrée" désigne ce
type de commutateur qui permet d'effectuer des recherches de chemin en mémoire
sans qu'il y ait besoin d'une mémoire image indépendante de l'étage de commutation et sans perturber le fonctionnement du dit étage.
On conçoit que cette intégration de la mémoire dans l'étage présente
de nombreux avantages et, en particulier, celui de minimiser les erreurs de
<EMI ID=3.1>
<EMI ID=4.1>
une capacité grille-substrat relativement importante à faibles pertes. C'est
cette capacité qui est utilisée comme mémoire lorsque le circuit de commutation
est isolé. Pendant ce temps, on effectue les opérations de lecture, de modification et de réinscription du contenu du registre à décalage.
Les fonctions du marqueur selon l'invention, décrit à titre d'exemple
dans son application à un étage de commutation comportant trois étages de
sélection Ta, Tb, Te, sont la recherche de chemin (chemin libre ou occupé),
l'établissement ou la rupture du dit chemin et l'envoi ou l'arrêt d'envoi d'une
tonalité choisie parmi plusieurs, les dites tonalités étant réparties par
l'intermédiaire d'un quatrième étage de sélection Td.
Pour la recherche de chemin entre deux terminaux on dispose des
données initiales identifiant ces terminaux et les sections des étages Ta et Tc
auxquelles ils sont associés. Le marqueur commande la lecture des registres
identifiés par les données initiales et classe les informations obtenues de
manière à disposer, à la fin de la lecture, de l'état -occupé ou libre- de <EMI ID=5.1>
toutes les sorties des sections concernées. Ces informations sont ensuite analysées et permettent d'identifier la section, dans l'étage Tb, par laquelle
passe le chemin recherché.
L'opération suivante, ou "mise à jour", est une opération d'établissement ou de rupture d'une liaison qui consiste à modifier sélectivement le contenu des-registres à décalage des sections identifiées par les données initiales et par les données recueillies lors de la recherche de chemin. Pour un établissement de liaison, par exemple, les circuits de commutation Xt par lesquels
passe le chemin reçoivent une commande de fermeture, et en outre, tous les circuits de commutation associés aux entrées et aux sorties auxquelles sont associés les circuits Xt reçoivent une commande d'ouverture. On s'assure ainsi que, à chaque opération, un seul circuit est fermé sur une entrée et une sortie données.
Pour les opérations de tonalité, les données initiales fournies sont toujours complètes et elles ne comportent qu'une mise à jour qui consiste à fermer ou à ouvrir, dans l'étage Td, un circuit de commutation à travers lequel une tonalité, choisie parmi plusieurs, est envoyée sur une liaison.
La présente invention a donc pour objet de réaliser un marqueur pour un étage de commutation équipé de commutateurs électroniques à mémoire dynamique intégrée.
Pour exécuter les opérations d'établissement et de rupture de chemin
et de connexion et d'arrêt d'envoi de tonalité, on a prévu des moyens d'assemblage pour effectuer le recueil, dans les commutateurs de l'étage de commutation, des informations manquantes pour un établissement ou une rupture de chemin,
des moyens d'analyse pour rechercher et mettre en mémoire les dites informations manquantes et des moyens de mise à jour pour modifier l'état de certains points de croisement en fonction de l'ensemble des informations.
Selon une autre caractéristique de l'invention on a prévu des moyens d'initialisation pour ouvrir tous les circuits de commutation de l'étage de commutation lors de la mise en service.
D'autres objets, caractéristiques et avantages de la présente invention apparaîtront à la lecture de la description suivante d'un exemple de réalisation, la dite description étant faite en relation avec les dessins joints dans lesquels :
- La figure 1 représente un circuit de commutation à mémoire intégrée ;
- La figure 2 représente le symbole caractérisant ce circuit de commutation ;
- La figure 3 représente un commutateur élémentaire 4x4 ;
- Les figures 4.a à 4.d représentent les diagrammes des signaux d'horloge ;
- La figure 5 représente, à titre d'exemple, un réseau de commutation ;
<EMI ID=6.1>
- La figure 7 représente l'organigramme des signaux de phase ;
- La figure 8 représente les circuits OLK et WCC ;
- La figure 9 représente le schéma détaillé du registre de séquentiel RLQ ;
- La figure 10 représente le schéma détaillé du registre du circuit ESW ;
- La figure 11 représente le mode de codage des adresses des différents circuits de commutation dans un commutateur élémentaire ;
- La. figure' 12 représente une section comportant 4x2 commutateurs élémentaires ; ; <EMI ID=7.1>
le circuit de marquage d'Entrées-Sorties INM.
Afin de faciliter la lecture de la description, celle-ci sera divisée en un certain nombre de paragraphes :
1. Le commutateur à mémoire dynamique intégrée ;
2. Le réseau de commutation
3. Description du marqueur : les circuits d'entrée et d'enchaînement ;
4. Description du marqueur : les circuits d'accès ;
5. Description du marqueur : les circuits opérateurs ;
6. Procédé d'identification d'adresses ;
7. Les opérations d'assemblage et d'analyse ;
8. L'opération de mise à jour.
1. Le commutateur à mémoire dynamique intégrée
On va d'abord rappeler en relation avec les figures 1 à 4, le mode de réalisation d'un circuit de commutation MOS à mémoire intégrée et d'un commutateur élémentaire utilisant le dit circuit ou "commutateur à mémoire dynamique intégrée", ces circuits ayant été décrits de manière détaillée dans la demande de certificat-d'addition ci-dessus mentionnée.
La figure 1 représente les circuits associés à un point de croisement constitué par l'intersection des horizontales H'k, H"k et des verticales V'j et V"j. Chacune des paires de conducteurs H'k, V'j et H"k et V"j assure la transmission des informations soit dans une direction comme il a été exposé dans le brevet français n[deg.] 1 555 813 (commutation quatre fils) soit dans les deux directions (commutation deux fils).
Les deux conducteurs de chaque paire sont réunis par un
transistor MOS Q', Q" dont les grilles sont connectées à une première électrode
<EMI ID=8.1>
L'ensemble des trois transistors constitue un circuit de commutation Xjk.
<EMI ID=9.1>
- La bascule mémoire Wjk (signal Wjk ou Wjk présent sur le conducteur wjk selon que la bascule est en l'état 1 ou 0). Le conducteur wjk est connecté à la <EMI ID=10.1>
- L'inverseur N2 dont le conducteur de sortie n est relié à la grille de Ql. Par ailleurs, la bascule Wjk constitue l'un des étages d'un registre à décalage RW constitué par la connexion en chaîne des bascules mémoires d'un certain nombre de circuits de commutation. Ce registre reçoit des signaux d'horloge t par l'intermédiaire d'un transistor MOS Qo. Les informations entrantes sont appliquées à son entrée B et les informations extraites du dit registre apparaissent sur sa sortie S.
Le conducteur de commande e du transistor Qo reçoit l'un des signaux de commande E ou E et il est également relié à l'entrée de l'inverseur N2.
Dans le circuit Xjk, les transistors Q' et Q" ont des dimensions relativement importantes afin de présenter une résistance drain-source Rds faible lorsqu'ils sont conducteurs. Ainsi, la capacité grille-substrat Cgt présente une:valeur assez élevée de sorte que, lorsque l'on bloque le transistor de commande Ql, cette capacité maintient -pendant un certain temps- la tension qui était fournie par la bascule Wjk avant le dit blocage.
La commande du circuit Xjk s'effectue de la manière suivante en posant que le circuit Xjk doit être fermé (ouvert) lorsque la bascule Wjk est
<EMI ID=11.1>
Lorsqu'un signal E est appliqué au conducteur e, le transistor Qo est bloqué et le transistor Ql est passant, de sorte que le signal Wjk (ou Wjk) fourni par la bascule mémoire est directement appliqué aux transistors Q', Q" qui sont fermés (ou ouverts).
Lorsqu'un signal d'activation E est appliqué au conducteur e.:
- Le transistor Ql est bloqué et les transistors Q', Q" restent dans leur état antérieur comme expliqué ci-dessus ;
-'Le transistor Qo est conducteur appliquant les signaux d'horloge t au registre à décalage RW. Le contenu de ce registre apparaît sous forme série sur la sortie S et il est appliqué à un circuit marqueur de manière à modifier l'état d'au moins l'une de ses bascules, par exemple celui de Wjk qui <EMI ID=12.1>
mande la remise à jour du registre en envoyant les informations sous forme série sur l'entrée B.
If) <EMI ID=13.1>
veau au conducteur e, ce qui bloque Qo et qui rend Ql conducteur. La liaison
<EMI ID=14.1>
de la charge de Cgt de manière à bloquer, dans le cas de l'exemple, les transis- tors Q' et Q".
Le circuit de commutation Xjk est représenté de manière symbolique sur la figure 2. Dans cette figure les conducteurs V'j, V"j (H'k, H"k) ont été groupés en un seul conducteur Vj (Hk) et on a représenté les conducteurs de commande n et- wjk définis ci-dessus. La figure 3 représente un commutateur élémentaire comportant à titre d'exemple non limitatif seize circuits de commutation XO, XI, X2 ... X15
(commutateur 4x4).
Les bascules de mémoire (telle Wjk, figure'1) de ces circuits sont groupées dans le registre à décalage RW que l'on peut diviser en quatre sections RHO, RH1, RH2, RH3, comportant, respectivement, les bascules des circuits associées aux horizontales HO, Hl, H2, H3. Ce registre RW est un registre à décalage statique à transistors MOS qui reçoit des signaux d'avance tl et t3 et auquel les signaux d'information sont appliqués sur l'entrée B.
Les figures 4.a à 4.d représentent les diagrammes des signaux d'horloge tl à t4 qui apparaissent de manière répétitive et en succession temporelle avec une période de répétition T et une durée unitaire T/4.
On notera que, sur la figure 3, les conducteurs n de tous les circuits de commutation sont connectés ensemble ce qui permet le blocage ou le déblocage simultané de tous les transistors Ql du commutateur. Le contenu complet du registre RW peut être ainsi traité dans le marqueur sans que l'état des liaisons établies à travers ce commutateur ne soit perturbé.
On voit ainsi que les bascules du registre RW remplissent deux fonctions distinctes :
- La fonction de commande de fermeture ou d'ouverture des transistors associés aux points de croisement (signal E) ;
- La fonction de "mémoire dynamique du réseau" lorsque leur contenu est transféré au marqueur (signal E). En effet, on verra ci-dessous que ces bascules sont ordonnées de manière telle que le marqueur peut reconstituer l'image des configurations utiles du réseau.
A
<EMI ID=15.1>
Le circuit marqueur selon l'invention est prévu pour commander l'exécution de diverses opérations dans un réseau de commutation assurant une concentration et un brassage.
La figure 5 représente, à titre d'exemple non limitatif, un réseau de commutation assurant les fonctions suivantes :
1) Etablissement de demi-liaisons entre l'un quelconque des terminaux d'entrée TaO, Tal ... Ta63 et l'un quelconque de 24 équipements de sortie.
Ces liaisons s'effectuent par l'intermédiaire des étages de commutation Ta
(comportant quatre sections 16x8 référencées saO, sal, sa2, sa3), Tb (huit sections 4x4 référencées sbO ... sb7) et Te (quatre sections 8x8 référencées scO ... sc3).
Chacune de ces sections comporte un certain nombre de commutateurs élémentaires du type représenté sur la figure 3.
Chaque verticale de l'étage Ta est connectée à un terminal d'entrée tel un poste téléphonique.
Les verticales de chaque section de l'étage Tc sont connectées aux équipements de sortie qui sont :
- Les joncteurs locaux tels J001, J301 etc... constitués par deux demi-joncteurs <EMI ID=16.1>
A chaque section, on associe trois joncteurs locaux ;
- Les joncteurs réseau tels J07, J37 ayant accès d'une part à une verticale de la section et d'autre part au réseau. Pour le joncteur J07, ces accès sont référencés V7 et R07. A chaque section on associe un joncteur réseau. Dans chaque section de cet étage, on voit qu'une verticale n'est pas utilisée.
Les interconnexions entre Ta, Tb, Te, représentées en traits pleins, sont réalisées de manière classique de manière à obtenir un brassage total et une concentration dans un rapport deux.
2) Envoi de tonalités sur les demi-liaisons par l'intermédiaire de l'étage de commutation Td (quatre sections 4x4, référencées sdO ... sd3). Cet étage permet d'aiguiller l'une des quatre tonalités TNO ... TN3 vers n'importe lequel des joncteurs locaux ou'sortants.
Pour permettre l'exécution de ces fonctions, le circuit marqueur selon l'invention doit rechercher en premier lieu des chemins libres entre terminaux et demi-joncteurs. Plus précisément, le terminal et le demi-joncteur devant être connectés sont initialement marqués et cette opération consiste en la
<EMI ID=17.1>
<EMI ID=18.1>
Or, on sait que le réseau classique de concentration/brassage consti- tué par les étages Ta, Tb, Te présente les propriétés suivantes :
1) A partir d'une verticale d'une section de Ta (Te), on a accès à huit verticales (horizontales) de Tb appartenant respectivement aux huit sections de cet étage. Donc :
II va huit chemins possibles entre un terminal et un demi-joncteur à raison d'un chemin par section de Tb.
2) Le numéro d'ordre d'horizontale dans Ta (Te) est égal au numéro d'ordre de la section de Tb. Donc, comme il n'y a qu'un seul chemin possible à travers une section donnée de Tb :
Pour une liaison donnée, les horizontales dans Ta et Tc ainsi que la
<EMI ID=19.1>
<EMI ID=20.1>
Le tableau 1 représente l'ensemble des codes identifiant une demilaison ainsi que les références des bits de ces codes.
La première lettre de chaque référence de code est "C".
Chaque bit d'un code est référencé par une lettre minuscule suivie d'un chiffre indiquant son rang binaire en commençant par le bit le moins significatif : ainsi le bit aO du code CSa est le bit le moins significatif de
<EMI ID=21.1>
A
Tous les codes du tableau, à l'exception du code CH qui est souligné,
sont des données initiales fournies par l'ordinateur de commande centralisée du réseau de commutation lorsque celui-ci demande l'exécution d'une recherche ou
d'une identification de chemin.
Dans la colonne de droite, on a représenté des symboles qui seront utilisés ultérieurement et qui identifient une entrée (verticale) et une
sortie (-horizontale) données dans chacun des étages. On notera qu'une telle
sortie porte la même référence Hac dans les étages Ta et Tc puisque, comme on
vient de le voir, ces sorties ont le même numéro d'ordre.
Les données, initiales sont :
- Le code CTa définissant l'un des seize terminaux raccordés à une section de l'étage Ta ;
- Le code CSa définissant l'un des demi-joncteurs raccordés à une section de l'étage Tb ;
- Le code CSc définissant la section dans l'étage Tc ;
- Le code CNd définissant la tonalité à envoyer.
Comme on l'a mentionné ci-dessus, chaque section est constituée par l'association d'un. certain nombre de commutateurs élémentaires du type représenté sur la figure 3. Dans la figure 5 :
- Les conducteurs e ont été multiplés de sorte que chaque section comporte une entrée unique d'activation EaO, Eal, etc... pour l'étage Ta ; EbO, Ebl etc...
pour l'étage Tb, etc..'. ;
- Les registres RW ont été connectés en série de manière à constituer un registre à décalage unique RWS pour chaque section qui comporte ainsi une
seule entrée et une seule sortie ;
- Les entrées et les sorties des différentes sections d'un étage sont multiplées. Ainsi, l'étage Ta possède une seule entrée Ba et une seule sortie Sa.
Ainsi, pour extraire et réinscrire le contenu des bascules d'une
section SaO par exemple, celle-ci est sélectionnée par un signal d'activa- -
tion EaO et les signaux tl, t3 commandent alors l'avance du registre RWS.
On notera que les sections homologues des étages Tc et Td sont
commandées par les mêmes signaux d'activation EcdO, Ecdl etc... de sorte que
les contenus de leurs registres RWS sont lus simultanément..
Dans une section de commutation, telle qu'une section des étages Ta,
Tb, Te, on sait qu'au plus un seul point de commutation par verticale peut être fermé. Par contre, une section de l'étage Td est utilisée pour injecter des
tonalités dans des joncteurs, une horizontale étant affectée à chacune des tona-
<EMI ID=22.1>
Être simultanément fermés sur une même horizontale.
<EMI ID=23.1>
3. Description générale du marqueur : les circuits d'entrée et d'enchaînement La figure 6 représente le schéma général du marqueur selon l'invention qui constitue l'interface entre le circuit de commutation de la figure 5 et l'ordinateur de commande centralisée CP pour toutes les opérations relatives à l'établissement et à la rupture de liaison ainsi qu'à l'envoi de tonalités.
La description des circuits sera scindée en trois parties, selon les fonctions qu'ils exécutent,:
- Les circuits d'entrée et d'enchaînement des opérations décrits dans ce paragraphe ;
- Les circuits d'accès au circuit de commutation décrits dans ce paragraphe ;
- Les circuits opérateurs décrits au paragraphe 5.
3.1 - Le circuit d'entrée
Les opérations marqueur sont déclenchées par la réception d'ordres
<EMI ID=24.1>
sont répertoriés dans le tableau 2.
<EMI ID=25.1>
Chaque ordre est accompagné des données initiales nécessaires à son exécution. Celles-ci, qui ont été décrites en'relation avec le tableau 1,
<EMI ID=26.1>
et compteurs (KSa, KSb pour les codes CSa, CSb) du registre d'entrée RI.
3.2 - L'enchaînement des phases
Après réception de ces informations le marqueur déclenche une suite d'opérations ou phases représentées sur l'organigramme logique de la figure 7.
Les différents types d'opérations sont :
- L'assemblage ASS
- L'analyse ANY <EMI ID=27.1>
- L'initialisation INZ.
Chacune des dites phases comporte un certain nombre de microphases.
Quand l'exécution de l'ordre est terminée on se trouve en phase SQ4 et
le marqueur transmet à l'ordinateur d'une part un signal I (ordre exécuté et
d'autre part un signal L (opération réussie) ou L (échec) qui dépend des
signaux -Le et Ll définis au paragraphe 7.4.
Les signaux de phase de la figure 7 sont fournis par un séquentiel SLQ, placé dans le circuit d'enchaînement OLK.
La phase SQO est établie après réception d'un ordre de libération KO
et indique que le marqueur est au repos. Celui-ci envoie à l'ordinateur un signal QO.
<EMI ID=28.1>
Les phases actives contrôlent l'exécution des opérations suivantes :
- Assemblage : c'est une opération qui permet le recueil, dans le réseau de commutation, des informations nécessaires à l'exécution d'un établissement de chemin (connexion) ou d'une rupture de chemin (libération) ;
- Analyse : cette opération permet d'identifier complètement un chemin en trouvant un code CH (voir tableau 1) ; <EMI ID=29.1> croisement de manière à réaliser la connexion ou la libération ;
- Initialisation : à la mise en service du marqueur, l'état des étages des registres RWS des commutateurs-élémentaires est indéterminé. Cette opération permet de vider tous les registres et tous les circuits de commutation de l'étage de commutation sont alors ouverts.
Pendant les opérations d'assemblage et de mise à jour, l'identification des points de croisement s'effectue à l'aide des codes affichés dans le compteur KF. Pendant l'opération d'analyse, le code CH d'identification de la sec-
<EMI ID=30.1>
<EMI ID=31.1>
Les tableaux 3 et 4 regroupent les conditions logiques d'enchaînement
du séquentiel. Pour simplifier-l'écriture des conditions logiques, on n'a pas mentionné le temps t4 auquel elles sont effectivement satisfaites. Le séquentiel délivre des signaux qui dépendent, en particulier, des signaux FO et F127
(décodeur DF', figure 13), ce sont :
- Des signaux KO, SI, S2, S3, S4, S5, S7 commandant l'établissement des signaux de phase SQO, SQ1, SQ2, SQ3, SQ4, SQ5, SQ7 ;
- Les signaux I, L, Q qui sont envoyés à l'ordinateur.
3.3 - Les microphases
Dans chaque phase l'enchaînement des micro-opérations est contrôlé par des signaux de microphases fournis par un circuit MCC appartenant au
circuit OLK. L'élaboration de ces signaux est fonction :
- De la valeur du signal de phase ;
- Des signaux tl à t4 fournis par l'horloge CU ;
- De l'état d'avancement de l'opération.-
Les signaux de microphases sont :
- Le signal Ml qui commande une remise à zéro générale en phase SQO ;
- Les signaux d'activation Ea, Eb, Ecd, contrôlant la_sélection des étages Ta, Tb, Tc, Td (voir figure 3) ;
- Les signaux }!2, M3, M4, M5 contrôlant l'avance des compteurs d'identification KF, KH et des compteurs de section KSa, KSc.
On. notera que ces signaux sont synchronisés avec ceux de l'horloge CU
et qu'en particulier, le contenu d'une section sélectionnée est lu en synchronisme avec l'avance.du compteur KF.
- Les signaux Na et Nc contrôlant l'assemblage.
Le tableau 5, ci-dessous, donne les conditions d'élaboration de ces signaux.
Dans le tableau 5, les symboles de la colonne "Opération commandée"
ont la signification suivante :
<EMI ID=32.1>
Tf(Ra, Rb) : transfert d'informations dans les registres Ra, Rb
<EMI ID=33.1>
Dans la partie supérieure du tableau 5, la présence du signal t2
dans la première ligne indique que le signal Ml est élaboré pour la condition
logique SQO.t2. Il en est de même pour la partie inférieure du tableau
(signaux Na, Ne). Dans la partie médiane du dit tableau, la présence d'une croix indique que le signal de sortie, Eb par exemple, est élaboré pendant toute la
durée de la phase S03.
<EMI ID=34.1>
3.4 - Description d'un mode de réalisation du circuit OLK
Les tableaux 3, 4, 5 donnent les conditions d'élaboration des signaux de phase et de microphases. On conçoit que la réalisation des circuits matérialisant ces conditions logiques est évidente pour l'homme de l'art. Néanmoins, on a représenté, sur les figures 8 et 9, un mode de réalisation donné à titre d'exemple non limitatif.
La figure 8 représente le circuit d'enchaînement d'opérations OLK comportant les circuits SQL et MCC ainsi qu' un circuit WCC qui sera décrit au paragraphe suivant.
Le circuit SQL contr8le l'élaboration des signaux de phase qui s'inscrivent dans le registre de séquentiel RSQ dont le schéma détaillé est représenté sur la figure 9.
Ce. registre RSQ comporte une bascule de type JK par phase qui porte la même référence que le signal de phase qu'il fournit. Chaque bascule est mise en l'état 1 au temps t4 par un signal KO, SI... S5, S7 fourni par le circuit SQL. Quand une bascule, telle SQ2, reçoit un signal S2, celui-ci commande en même temps la remise en l'état 0 des bascules correspondant à la phase
précédente qui est, dans ce cas, la phase SQ3. En outre, la réception
d'un ordre KO de "Libération marqueur" commande la remise en l'état 0 de toutes les bascules de RSQ.
Sur la figure 8, on a représenté à titre d'exemple, les circuits logiques ET, OU et inverseurs utilisés :
- dans le circuit SLQ, pour l'élaboration du signal S4 ;
- dans le circuit MCC, pour l'élaboration du signal Ea.
4. Description générale du marqueur : Les circuits d'accès
Les circuits d'accès à l'étage de commutation de la figure 5 assurent les fonctions suivantes :
- Sélection de sections ;
- Acquisition des données inscrites dans les - registres RWS des sections sélectionnées ;
- Inscription des données dans les dits registres.
On notera que la lecture des registres RWS étant destructive, une opération d'acquisition est immédiatement suivie d'une opération de réinscrip.tion de manière à restaurer leur contenu.
4.1 - La sélection de sections
Elle s'effectue, pendant les phases SQ1, SQ3, SQ5 et SQ7 (voir tableau 5) par l'intermédiaire du circuit ESW (figure 6). Ce circuit reçoit :
- Les signaux Ea, Eb, Ecd qui indiquent. que l'opération en cours concerne l'étage Ta, Tb, Te et Td. Ces signaux ont été définis en relation avec la figure 5 ;
- Les codes CSa, CH, CSc qui identifient la section dans l'étage. La figure 10 représente le schéma détaillé de ce circuit ESW qui comporte : <EMI ID=35.1>
- Les portes de contrôle de décodage commandées par les signaux Ea, Eb, Ecd. Les signaux de sortie de ce circuit sont appliqués aux entrées portant les mêmes références dans la figure 5.
<EMI ID=36.1>
L'acquisition et la réinscription des données sont contrôlées par le circuit WCC (figures 6 et 8) qui fonctionne pendant les phases SQ1, SQ3 et SQ5. Les informations extraites des sections sélectionnées sous la commande des signaux fournis par le circuit EWS apparaissent sur les sorties Sa-Sd (symbole pour Sa, Sb, Se, Sd) de l'étage de commutation et sont.appliquées au circuit WCC. Celui-ci fournit des signaux sur les sorties Ba-Bd qui sont appliqués aux entrées portant les mêmes références que dans l'étage de commutation..
L'élaboration des signaux Ba-Bd est contrôlée par :
- Les signaux Sa-Sd ;
- Les signaux d'ordre ;
- Les signaux de marquage Va,Hac, Vb etc... fournis par le circuit de marquage d'entrées-sorties INM décrit au paragraphe suivant. Ces signaux élaborés "au volt!, au fur et à mesure de la lecture des registres RWS, marquent les verticales et les' horizontales auxquelles appartiennent les circuits de commutation <EMI ID=37.1>
d'une bascule mémoire associée à la verticale (horizontale) identifiée par le code CJc (CH).
Le tableau 6 donne-les conditions d'élaboration des signaux Ba-Bd.
<EMI ID=38.1>
Dans ce tableau on a, pour le signal Bc, par exemple :
<EMI ID=39.1>
En se reportant aux définitions données ci-dessus on voit que l'on a :
- La condition Vc.Hac pour le circuit de commutation placé à l'intersection de la verticale et de l'horizontale identifiées par les codes CJc et CH ; <EMI ID=40.1>
verticale ni sur cette horizontale.
On notera que.la.condition Bc = (SQ1 + SQ5).Sc signifie que l'état du circuit de commutation considéré Xt est réinscrit sans modification. On notera que, par la suite, on désignera par Xt le circuit de commutation dont l'état est lu à un instant donné.
On remarquera également que pendant la phase d'initialisation SQ7, ce circuit WCC est bloqué de sorte qu'à la fin de cette opération les registres RWS sont vides et que tous les circuits de commutation sont ouverts. En examinant le tableau 5, on notera que chaque signal F127 caractérisant la fin de la lecture du contenu d'un registre RWS provoque l'élaboration d'un signal M5 qui
<EMI ID=41.1>
de vider successivement toutes les sections des étages Ta, Te et Td.
La durée de l'opération est contrôlée par une temporisation qui s'exécute dans l'ordinateur et dont la fin commande l'envoi d'un ordre KO.
La partie inférieure de la figure 8 représente un mode de réalisation du circuit WCC. Ce circuit a été groupé avec les circuits MCC et SQL par,
comme ceux-ci, son fonctionnement est contrôlé par les signaux de phase. On a représenté, dans la figure, les circuits logiques d'élaboration du signal Bd.
5. Description générale du marqueur. : les circuits opérateurs
Les circuits suivants sont groupés sous le terme de "circuits opérateurs" :
- Le compteur d'identification d'adresses KF fournissant, à chaque cycle de signaux de base des phases impaires (SQ1, SQ3, SQ5, SQ7),le code identifiant le circuit Xt. Ce compteur avance sous la commande des signaux M4 (tableau 5);
- Le compteur d'horizontale KH fournissant, à la fin de la phase SQ2, le . code CR. Ce compteur avance sous la commande des signaux M3 ;
- Les circuits ASY et INM qui seront décrits ci-dessous.
5.1 -Le circuit d'assemblage et d'analyse ASY
Ce circuit est utilisé pendant les phases SQ1 (assemblage) et
SQ2 (analyse).
Pendant la phase d'assemblage SQ1, le circuit ESW sélectionne les sections des étages Ta et Tc (voir tableau 5) dont on désire consulter la mémoire constituée par son registre RWS. A chaque cycle des signaux de base tl-t4:
- Le signal tl fait avancer d'une position les registres RWS des sections sélectionnées dont le contenu apparaît sur les conducteurs Sa et Se(figure 5) ; <EMI ID=42.1> compteur KF de sorte que celui-ci fournit des codes permettant d'identifier les horizontales auxquelles appartiennent les bascules lues dans les registres RWS. L'état des bascules, caractérisé par la valeur des signaux Sa
<EMI ID=43.1>
(étage Te) comportant chacun une bascule par horizontale. Il en résulte que, lorsque le contenu des registres RWS est totalement lu, chaque bascule de ces registres, indique si l'horizontale correspondante est libre ou occupée.
- Le signal t3 commande la réinscription dans les registres RWS des informations lues en tl.
Pendant la phase d'analyse SQ2, le signal M3 apparaissant à chaque
<EMI ID=44.1>
des bascules homologues des registres Ra et Rc de manière à identifier : . Soit une section de Tb à travers laquelle une nouvelle liaison, peut être établie (ordre Kl) ; . Soit la section de Tb à travers laquelle passe une connexion exis- <EMI ID=45.1>
Le circuit et son mode de fonctionnement seront décrits en détail au paragraphe 7.
5.2 - Le circuit de marquage d'entrées-sorties INM
Ce circuit est utilisé durant les phases SQ3 (tableau 3) et SQ5
<EMI ID=46.1>
étages Ta, Tb, Te, Td (voir tableau 5) dont on désire modifier le contenu de la mémoire d'état.
<EMI ID=47.1>
compteur KF s'effectue en synchronisme, aux temps tl.
La.suite des codes fournis par le compteur KF est comparée aux codes inscrits dans le registre RI ainsi qu'au code affiché par le compteur KR à la fin de la phase SQ2. Cette-comparaison fournit les signaux de marquage Va, Hac, Vb, etc... définis au paragraphe 4.2.
Ce circuit et son fonctionnement seront décrits en détail au paragraphe 8.
6. Procédé d'identification d'adresses
On a vu, (paragraphe 5.1) que l'on exécutait durant la phase SQ1, une opération permettant d'identifier l'horizontale à laquelle appartient chaque
<EMI ID=48.1>
marquage de certaines verticales et horizontales pendant les phases SQ3 et SQ5 qui est obtenu à partir de codes identifiant ces entrées et ces sorties.
L'ensemble de ces opérations peut être groupé sous le terme "identification d'adresses dans une section". Cette identification est rendue possible de manière très simple grâce à une interconnexion particulière, dans chaque section, des bascules constituant le registre à décalage RWS.
On a décrit dans la figure 5 un réseau de commutation réalisé avec des commutateurs élémentaires 4x4.
La figure 11 représente de manière symbolique l'interconnexion des bascules dans un commutateur de ce type pour constituer le registre à décalage RWS.
Sur cette figure 11, les codes caractérisant les circuits-
XO, XI ... X15 sont, en représentation décimale, les codes 0, 1 ... 15. Ainsi, si l'on compare cette figure à la figure 3, on voit que la partie RHO du registre RW est affectéeaux adresses 0, 1, 2, 3 et que, lorsque le contenu de ce registre est transmis au marqueur sur la sortie S, les informations inscrites dans ces adresses sont envoyées dans cet ordre 0, 1, 2, 3.
On a vu, par ailleurs, que ces adresses étaient identifiées par les codes fournis par le compteur KF qui avance en synchronisme avec la lecture du
<EMI ID=49.1>
etc... sont identifiées par les codes binaires dont l'équivalent décimal est 0, 1, 2, 3, etc...
Les codes binaires représentant les adresses d'un commutateur 4x4
<EMI ID=50.1>
catif) et le mode de connexion des. circuits de commutation au registre RW
(figure 3) est tel que, comme on peut le voir sur la figure 11 :
- Les deux chiffres les plus significatifs, b3 et b2, caractérisent le rang de <EMI ID=51.1>
<EMI ID=52.1>
etc... ;
- Les deux chiffres les moins significatifs, bl et bO, caractérisent de la même manière le rang de la verticale dans le commutateur. La figure 12 représente une section de commutation constituée par l'association de huit commutateurs élémentaires et comportant en tout seize ver- <EMI ID=53.1>
Les registres RW des différents commutateurs sont interconnectés en chaîne de manière telle que les informations apparaissent, sur la sortie S,
dans l'ordre indiqué par les codes d'adresses décimaux représentés sur la figure.
<EMI ID=54.1>
correspondants fournis par le compteur KF comportent sept bits f6, f5... fO.
Cet ordre d'interconnexion permet d'identifier les circuits de commutation appartenant à chaque horizontale et à chaque verticale par un code particulier constitué par l'association d'un certain nombre de bits du code
<EMI ID=55.1>
<EMI ID=56.1>
<EMI ID=57.1>
<EMI ID=58.1>
Le tableau 7 représente les bits des codes d'adresses qui caractérisent les rangs des différentes horizontales de la dite section. Sur les deux premières lignes de cette figure on a représenté les codes caractérisant l'adresse du premier circuit de commutation de l'horizontale considérée et sur la troisième ligne les bits permettant l'identification des différentes horizontales.
Les colonnes HO à H3 groupent les informations relatives au premier commutateur élémentaire qui a été étudié en relation avec la figure 5.
On remarquera que les rangs des bits significatifs donnés sur la troisième ligne de la figure sont égaux aux exposants de la deuxième ligne.
<EMI ID=59.1>
Cette remarque peut être étendue aux horizontales H4 à H7'et'on voit
que l'horizontale à laquelle appartient le circuit de commutation Xt est identifiée par un code constitué par les bits "centraux" f4, f3, f2 du code d'adresses fourni par le compteur KF.
Le tableau 8 est une représentation analogue à celle du tableau 7,
mais il a été établi pour déterminer les codes identifiant les verticales.
La partie.de gauche de la figure concerne les verticales VI à V3 qui
ont été étudiées en relation avec la figure 11 et, comme sur le tableau 7, les rangs des bits significatifs sont. égaux aux exposants de la deuxième ligne.
La partie de droite concerne les verticales V4, V8, V12 qui sont les premières de chacune des autres commutateurs de la section. On voit qu'elles
sont identifiées par les bits f6 et f5 de sorte que la verticale à laquelle appartient le circuit de commutation dont l'état est lu à un instant donné est identifiée par un code constitué par les bits "extrêmes" f6, f5, fl, fO.
On a donc vu que, dans chaque section, les circuits de commutation
sont connectés en chaîne de manière qu'là la lecture série leurs numéros d'ordre
en code binaire fournis par le compteur synchronisé KF, permettent d'identifier
de manière simple l'horizontale et la verticale à laquelle ils sont associés.
Ainsi, pour la section à seize entrées et huit sorties (128 circuits
de commutation) représentée sur la figure 12
- L'ensemble des bits centraux, f4, f3, f2 identifie l'horizontale (sortie) ;
- L'ensemble des bits extrêmes, f6, f5, fl et fO identifie la verticale (entrée). Les numéros d'ordre à sept bits sont fournis par le compteur d'assemblage KF qui avance en synchronisme avec la lecture de la section.
Dans une section comportant huit entrées au lieu de seize et autant
de sorties (section de l'étage Te) les mêmes bits centraux f4, f3, f2 iden-
tifient la sortie. Mais, parmi les bits extrêmes, le bit f6 de plus fort poids
n'a plus de signification pour l'identification.
Enfin, dans une section à quatre entrées et quatre sorties (étages Tb,
Td) l'entrée est identifiée par les bits fO, fl et la sortie par les
bits f2, f3.
Cette réduction du nombre de bits significatifs pour l'identification
des entrées/sorties montre que le contenu des sections des-étages Tb, Te, Td
est lu plusieurs fois au cours d'une lecture dans l'étage Ta. Ceci ne présente évidemment aucun inconvénient.
<EMI ID=60.1>
On va maintenant décrire, en relation avec la figure 13, le circuit ASY qui exécute les opérations d'assemblage et d'analyse et exposer son fonctionnement.
Comme on l'a vu au paragraphe 5.1 ce circuit est utilisé durant les phases SQ1 et SQ2.
7.1 - Description du circuit
Le circuit ASY comporte :
- Le décodeur DF" auquel sont appliqués les bits "centraux" f4, f3, f2 du code fourni par le compteur-KF qui identifient l'horizontale à laquelle est associé le circuit de commutation Xt. Chacune des huit sorties de ce décodeur caractérise donc l'une des huit horizontales des sections sélectionnées ;
- Un circuit d'aiguillage constitué par les circuits ET Gll, G12 commandés par les signaux Na, Ne (voir tableau 5) ;
- Les registres d'état d'horizontale Ra, Re comportant chacun huit bascules. Chacune de ces bascules est reliée à l'une des sorties du décodeur IE et elle se trouve donc affectée à une horizontale donnée de la section. L'inscription d'informations dans ces registres est contrôlée par le circuit d'aiguillage ;
- Le circuit d'analyse comportant le décodeur DH associé aux trois bits les <EMI ID=61.1>
<EMI ID=62.1>
<EMI ID=63.1>
<EMI ID=64.1>
<EMI ID=65.1>
compteur KH avance, à partir de la position zéro, sous la commande du signal M3, le contenu des registres Ra et Rc est exploré en partant des bascules affectées à l'horizontale HO.
Les sorties des portes G13, G15 sont appliquées aux circuits OU
<EMI ID=66.1>
affecté, respectivement, à l'ensemble des sorties 0 et à l'ensemble des sorties 1 des bascules de Ra (Gl5) et Rc (G16).
<EMI ID=67.1>
d'état des bascules homologues dans Ra et Rc, le circuit G17 (G18) délivrant un
<EMI ID=68.1>
l'apparition de.ces signaux est conditionnée par le signal kl (kl) (voir tableau 2).
<EMI ID=69.1>
7.2 - L'opération d'assemblage pour la recherche de sorties libres (phase SQ1)
Cette opération, utilisée dans la recherche d'un chemin libre entre
une entrée identifiée par les codes CTa, CSa, et.une entrée identifiée par les
codes CJc, CSc, a pour objet d'assembler dans Ra et Rc des informations caractérisant l'état d'occupation de toutes les sorties des sections identifiées par
les codes CSa et CSc.
Pour cela, .le signal SQ1 commande l'élaboration des signaux suivants
(voir tableau 5) : <EMI ID=70.1> . Na = SQl.kl.Sa et Ne = SQl.kl.Sc. (On notera que la condition SQ1.kl caractérise un ordre Kl). Ces signaux commandent l'inscription d'un chiffre 1 dans la bascule de Ra ou de Rc sélectionnée par les bits "centraux" f4, f3, f2 du code CF lorsque le circuit Xt est fermé
(condition Sa ou Sc).
Il en résulte que,si au moins un point de croisement sur une sortie
(horizontale) donnée est fermé, la bascule correspondante de Ra ou Rc se met en
<EMI ID=71.1>
étant caractérisée par l'affichage du code 127 dans le compteur KF soit la condition F127. Comme indiqué dans le tableau 3, la phase d'assemblage est alors terminée et on passe en phase SQ2. Chaque bascule de Ra (Rc) qui se trouve
<EMI ID=72.1>
le code CSa (CSc).
7.3 - L'opération d'assemblage pour la recherche d'une sortie occupée (phase SQ1)
Cette opération, utilisée dans l'identification d'un chemin dont on connait les codes CTa, CSa, CJc et CSc,a pour objet d'assembler dans Ra et Rc des informations permettant de trouver ultérieurement le code manquant CH.
Dans cette opération on limite l'inscription des informations à inscrire dans Ra et Rc à celles provenant des circuits de commutation associés aux entrées (verticales) Va, Vc dont les codes sont inscrits dans RTa et RVc. Ceci est obtenu pour les conditions logiques Na = SQl.Sa.Va et Ne - SQl.Sc.Vc
(voir tableau 5).
A la fin de l'opération (signal F127), une bascule de Ra (Rc) se
<EMI ID=73.1>
l'entrée Va (Vc), donc une sortie occupée.
i A 7.4 - L'opération d'analyse (phase SQ2)
Cette-opération, qui est exécutée après les deux types d'assemblage décrits ci-dessus,a pour but de rechercher le code CH identifiant une section dans l'étage Tb et les sorties dans les étages Ta et Te.
Pour cela le-compteur KH avance d'une position à chaque cycle de signaux de temps de base (signal M3) et explore simultanément les bascules homologues de Ra et Rc. On obtient les signaux suivants : <EMI ID=74.1> lorsque des sorties homologues des sections sélectionnées dans Ta et Te sont libres ;
<EMI ID=75.1>
sorties homologues des sections sélectionnées sont occupées.
Dans les deux cas, les' trois bits les moins significatifs du compteur KH constituent le code CH au moment de l'apparition du signal de sortie.
En se reportant au tableau 3, on voit que la phase suivante dépend de
<EMI ID=76.1>
La-première partie de cette équation caractérise la réussite de la recherche de chemin pour un ordre de connexion réseau Kl (signal kl) et la deuxième partie la réussite de l'identification de chemin pour un ordre de
<EMI ID=77.1>
D'après le tableau 3, on voit que :
- Dès que la condition Y apparait on passe immédiatement en phase SQ3 de sorte <EMI ID=78.1> <EMI ID=79.1> les bascules des registres Ra et Rc ont été explorées sans qu'un signal Y apparaisse, on passe en phase SQ4.
On notera (voir figure 13) que le signal H9 est décodé à l'aide du
<EMI ID=80.1>
<EMI ID=81.1>
8. L'opération de mise à jour
Comme on l'a vu au paragraphe 4.3, les informations nécessaires à la mise à jour pendant les phases SQ3 (ordre Kl, K2) et SQ5 (ordres K3, K4) sont fournies par le circuit de marquage d'entrées-sorties INM représenté sur la figure 13. Ces informations contrôlent le fonctionnaient du circuit de commande d'inscription WCC (paragraphe 4.2, tableau 6). <EMI ID=82.1>
Le marquage des entrées-sorties consiste à élaborer "au vol" -c'està-dire pendant la lecture du contenu des registres RWS des sections sélectionnéesdes signaux Va, Hac, Vb, Hb etc... qui marquent les entrées et les sorties dont les codes sont inscrits dans le registre RI et dans le compteur KH (figure 6).
Pour cela on compare, dans le circuit INM, des groupes de bits sélectionnés d'une part parmi ceux du registre RI et du compteur KH, et d'autre part parmi ceux du compteur KF. Les références de ces bits ont été déjà indiquées
dans les tableaux 1, 7, 8.
Par ailleurs, on a étudié en détail, dans le paragraphe 5 et les tableaux 7 et 8, la signification des différents bits du code CF.
Le tableau 9, obtenu directement d'après les tableaux 7 et 8, donne
<EMI ID=83.1>
Pour obtenir un signal de sortie donné, Va par exemple, on compare les bits hachurés a5-a2 de la partie 1 du tableau aux bits hachurés f6, f5, fl, fO de la partie 2 du tableau.
<EMI ID=84.1>
<EMI ID=85.1>
Le circuit INM qui fournit les sept signaux de marquage indiqués dans la première colonne du tableau'9 comporte sept comparateurs U1-U7.
Les bits appliqués à ces comparateurs sont identifiés sur chacun des conducteurs qui y aboutissent.
8.3 - La commande d'inscription en phases S02 et SQ3
Le circuit de commande d'inscription WCC est utilisé non seulement pendant les phases de mise à jour SQ3, SQ5 mais également pendant la phase
<EMI ID=86.1>
1) Inscription en phase SQ1 : cette phase concerne uniquement l'assemblage des informations d'état des horizontales des sections sélectionnées et les informations recueillies sur les conducteurs Sa, Se, Sd sont réinscrites sans modification comme indiqué colonne 1 du tableau 6. Ainsi, on a : Ba = SQl.Sa, Bc = SQl.Sc, Bd = SQl.Sd ;
2) Inscription en phase SQ3 : la phase SQ3 termine l'exécution d'un ordre de connexion réseau Kl ou de libération réseau K2 et elle concerne les sections sélectionnées des étages Ta, Tb, Te dans lesquelles des modifications doivent être faites en fonction des signaux de marquage. Comme le contenu de
la section sélectionnée dans Td est également lu, il est réinscrit sans modification (condition : Bd = SQ3.Sd).
.Les conditions de modification dans les étages Ta, Tb, Tc sont indiquées dans la colonne "SQ3" du tableau 6. On notera que, pour l'étage Ta : <EMI ID=87.1> placé à l'intersection de l'entrée et de la sortie identifiées par les
<EMI ID=88.1>
fermé si l'ordre exécuté est l'ordre Kl ; <EMI ID=89.1> commutation qui ne sont associés ni à cette entrée, ni à cette sortie. On a :
<EMI ID=90.1>
des circuits de commutation qui ne sont associés ni à cette entrée, ni à cette sortie est recopié sans modification alors que les autres circuits reçoivent une commande d'ouverture.
Il en résulte que :
- A la mise à jour pour un ordre KI, le circuit de commutation Xa reçoit un ordre de fermeture Ba.et tous les circuits associés à Va et Hac reçoivent un
- ordre d'ouverture Ba ;
- A la mise à jour pour un ordre K2, tous les circuits associés à Va et Hac <EMI ID=91.1>
<EMI ID=92.1>
s'effectue de même manière.
8.4 - L'opération de mise à jour en phase SQ5
La phase de mise jour SQ5 est déclenchée directement à la réception
d'un ordre K3 de connexion tonalité ou K4 de libération tonalité (voir tableau 4, partie supérieure).
Les données fournies par l'ordinateur sont :
- Le code de section CSc et le code de joncteur CJc ;
- Le code de tonalité CTn.
L'ensemble de ces codes définit un point de croisement Xd de coor-
données Vd,Hd dans la section sélectionnée de Td dont on doit commander la fer- meture (ordre K3) ou l'ouverture (ordre K4).
Comme on l'a vu au paragraphe 2 (figure 6), on sélectionne simultanément les sections homologues de Tc et Td et le tableau 6 montre que le contenu
de la section de Tc est réinscrit sans modification (condition-logique
Bc = SQ5.Sc) alors que l'état de certains circuits de commutation de Td est
modifié comme suit :
- Condition Bd = SQ5.kl.Vd.Hd : commande de fermeture du circuit Xd pour un ordre K3 ;
- Condition Bd = SQ5.Vd.Sd : réinscription sans modification de l'état de tous les circuits de la section sauf de l'état de ceux associés à la verticale Vd.
Il en résulte que :
- A la mise à jour pour un ordre K3, le circuit Xd reçoit un ordre de fermeture Bd et tous les autres circuits associés à la verticale Vd, c'est-à-dire au joncteur dans lequel on injecte la tonalité, reçoivent un ordre d'ouverture Bd de manière à garantir que ce joncteur ne reçoit qu'une seule tonalité ;
- A la mise à jour pour un ordre K4, tous les circuits associés à Vd reçoivent un ordre d'ouverture Bd de manière à garantir que ce joncteur ne reçoit plus
aucune tonalité.
Bien que la présente invention ait été décrite en relation avec un
exemple particulier de réalisation, il est clair qu'elle n'est pas limitée au
<EMI ID=93.1>
sortir de son domaine.