BE894835R - Arrangement de circuit pour la transmission de signaux numeriques dans un systeme de communication - Google Patents

Description

  La présente invention se rapporte à un arrangement de circuit tel qu'établi dans le préambule de la première revendication et les considérations du brevet principal relatives à la technique antérieure sont également applicables au présent brevet de perfectionnement.

  
Le but de l'invention est également de fournir un arrangement de circuit qui élimine la nécessité d'un travail

  
 <EMI ID=1.1> 

  
les signaux numériques d'information en série .

  
Suivant l'invention, ce but est atteint par l'arrangement de circuit caractérisé dans la première revendication.

  
Un arrangement de circuit suivant l'invention qui possède les caractéristiques de la seconde revendication se révèle particulièrement simple en ce qui concerne sa construction.

  
Les avantages principaux de l'invention sont qu'il n'y a essentiellement que deux lignes d'horloge additionnelles. sur lesquelles les signaux d'horloge sont transférés de l'unité fonctionnelle émettrice à l'unité fonctionnelle réceptrice, et elles servent à compenser le délai subi par les signaux d'information transférés entre les deux unités fonctionnelles .

  
Une réalisation de l'invention sera maintenant expliquée en se référant aux dessins accompagnant la description détaillée qui fait suite et dans lesquels : 

  
La Fig. 1 montre deux unités fonctionnelles interconnectées par une ligne de transmission dans un système de communication utilisant l'arrangement de circuit suivant l'invention;

  
la Fig. 2 montre un diagramme de temps servant à expliquer l'opération de l'arrangement de circuit de la Fig. 1 s'il n'y a pas de délais pour les signaux lors de la transmission; et

  
La Fig. 3 montre un diagramme de temps correspondant si des délais se produisent.

La Fig. 1 montre deux unités fonctionnelles Ml et

  
M2 d'un bureau MIC de construction modulaire. Ces unités fonctionnelles Ml et M2 - auxquelles on se référera ci-après sous la dénomination "modules" - sont interconnectées par

  
une ligne de transmission UL sur laquelle les signaux d'interformation sont transmis sous la forme sérielle. Les signaux d'information numériques devant être transmis sont par exemple des signaux de parole MIC ou des données de différentes sortes. Pour la simplicité, seule la ligne de transmission UL du module Ml vers le module M2 est montrée au dessin; une

  
ligne de transmission correspondante relie M2 à Ml.

  
Une horloge principale ZTG est connectée à un récepteur et distributeur d'impulsons d'horloge TEV dans le module

  
 <EMI ID=2.1> 

  
de telle sorte que les sous-circuits des deux modules sont alimentés avec les mêmes impulsions d'horloge et par conséquent sont, au moins en principe, exactement synchrones en ce qui concerne leurs opérations.

  
Le module Ml contient une mémoire de transmission SSP pour les signaux devant être transmis, un enregistreur d'adresse SAS contenant les adresses des positions de mémoire respectives, un enregistreur de transmission intermédiaire SZS contenant un certain nombre de bascule parallèles pour emmagasiner temporairement les échantillons de parole, et un enregistreur à décalage de transmission SSR dans lequel les données sont transférées au moment approprié et d'où elles

  
sont extraites sériellement. L'entrée d'horloge de l'enregistreur intermédiaire de transmission SZS est connectée au distributeur d'impulsion? d'horloge TEV par une ligne d'horloge additionnelle ZT. Les échantillons de parole sont encodés en

  
des mots de huit éléments binaires et ainsi, emmagasinés

  
octet par octet dans les cases de la mémoire de transmission SSP. Il s'ensuit que l'enregistreur intermédaire de transmission SZS et l'enregistreur à décalage de transmission SSR contiennent chacun huit bascules parallèles qui sont interconnectées par huit conducteurs individuels 1 to 8.

  
Des groupes d'enregistreurs intermédiaires de transmission SZS et d'enregistreurs à décalage de transmission SSR sont reliés à la sortie de la mémoire de transmission SSP

  
mais le dessin ne montre qu'un seul de ces deux types d'enregistreur. Pendant une période de canal les enregistreurs intermédiaires de transmission SZS sont successivement chargés à partir de la mémoire de transmission SSP et au début de la période de canal suivante, les échantillons de parole devant être transmis sont simultanément transférés dans les enregistreurs à décalage de transmission SSR d'où ils sont ensuite

  
 <EMI ID=3.1> 

  
seulement est montrée au dessin.

  
Les échantillons de parole ou d'autres signaux d'information sont ainsi transférés par octets sous la forme sérielle à travers les enregistreurs intermédiaires de transmission SZS vers les enregistreurs à décalage de transmission SSR qui les placent sur les lignes de transmission UL sous la forme sérielle pour les éléments binaires. La transmission

  
 <EMI ID=4.1>  pour chaque échantillon de parole ou pour chaque octet et

  
488 nanosecondes sont disponibles pour chaque élément binaire.

  
Dans le module M2 qui représente l'unité réceptrice pour la direction de transmission montrée, la ligne de transmission UL se termine en un circuit de compensation AGL d'où les signaux d'information sont transférés à une mémoire réceptrice ESP qui est commandée par un enregistreur d'adresse

  
 <EMI ID=5.1> 

  
reçoit les impulsions d'horloge de l'horloge principale ZTG et fournit les impulsions d'horloge nécessaires aux parties individuelles du module M2.

  
Ce dernier contient aussi en fait plusieurs circuits 

  
 <EMI ID=6.1> 

  
réceptrice ESP.

  
Le distributeur d'impulsions d'horloge TEV du module émetteur.Ml fournit tant l'enregistreur à décalage ae transmission SSR, comme mentionné ci-dessus, que le circuit de compensation AGL à l'extrémité réceptrice, avec l'horloge d'éléments binaires du module émetteur Ml par la ligne d'horloge ST.

  
En outre, il fournit le circuit de compensation AGL avec l'horloge de canal ou d'octet de l'extrémité émettrice par une ligne d'horloge KT.

  
Les circuits de compensation AGL contiennent un enregistreur à décalage récepteur ESR ayant son entrée de données sérielles SI connectée à la ligne de transmission UL. La ligne d'horloge ST est connectée à l'entrée d'horloge de l'enregistreur à décalage ESR. Les sorties de données parallèles DO de l'enregistreur à décalage ESR sont connectées par huit fils individuels aux entrées de données parallèles DI d'un enregistreur intermédiaire récepteur EZS, qui est une bascule D à huit éléments dans la réalisation envisagée et dont l'entrée d'horloge est connectée à la ligne d'horloge

  
de canal KT. Les sorties de données parallèles DO de l'enre-gistreur intermédiaire récepteur EZS sont connectées à un récepteur tampon EPS par huit fils individuels. Les échantillons de parole insérés dans l'enregistreur intermédiaire EZS au taux de répétition de canal de l'unité fonctionnelle émettrice Ml sont transférés dans le récepteur tampon EPS au taux de répétition de canal de l'unité fonctionnelle réceptrice M2. L'horloge de canal nécessaire de l'unité fonctionnelle réceptrice est transférée du distributeur d'impulsions d'horloge TEV* à l'entrée d'horloge du récepteur tampon EPS par une ligne d'horloge UT. Ce tampon a une entrée d'autorisation de signal

  
 <EMI ID=7.1> 

  
par une ligne de signaux AT. A l'aide des signaux d'autorisation reçus à cette entrée, les sorties de tous les récepteurs tampons EPS sont successivement autorisées, de telle sorte

  
que les échantillons de parole ou les octets de données sont transférés par les huit lignes de sortie parallèles vers la mémoire réceptrice ESP.

  
Si un échantillon de parole ou un octet de données emmagasiné dans une position x dans la mémoire de transmission SSP doit être transmis à une position y de la mémoire réceptrice ESP, la position x dans la mémoire de transmission SSP est adressée par la mémoire d'adresse de transmission SAS,et la position y dans la mémoire réceptrice ESP est adressée par la mémoire d'adresse réceptrice BAS. Les huit éléments binaires emmagasinés dans la position de mémoire de transmission x sont lus et chargés dans l'enregistreur à décalage de transmission SSR par l'enregistreur intermédiaire de transmission SZS.

  
Les éléments binaires sont alors lus sériellement à partir de l'enregistreur à décalage SSR au taux d'éléments binaires du module émetteur Ml, et transmis par la ligne de transmission

  
UL vers le circuit de compensation AGL à l'extrémité réceptrice. Là, elles sont envoyées dans l'enregistreur à décalage récepteur ESR par l'horloge d'éléments binaires de transmission fournie sur la ligne d'horloge ST. Aussitôt que les huit éléments binaires ont été reçus, ils peuvent être transférés en parallèle dans la mémoire réceptrice ESP.

  
Pendant la transmission des signaux d'information du module Ml au module M2, des délais de porte et de ligne sont normalement produits et ils sont différents pour différents bureaux et lignes de transmission ayant des longueurs diverses de telle sorte que des erreurs de commutation pourraient normalement se produire. Afin de les éviter,

  
 <EMI ID=8.1> 

  
doit être inférieur à 244 nanosecondes. Si le délai est plus long, des signaux destinés à la cellule de mémoire réceptrice y seront inscrits dans une cellule de la mémoire réceptrice adressée subséquemment. Dans\des conditions défavorables cependant, des délais peuvent se produire qui sont un multiple de 244 nanosecondes .

  
Le fait que des délais se produisent ne présente pas de problèmes majeurs car un délai constant - égal par exemple à deux périodes de canal - peut facilement être compensé en s'arrangeant pour que l'enregistreur d'adresse de transmission SAS adresse la position de mémoire x deux périodes de canal avant, de telle sorte que les données transmises atteindront

  
 <EMI ID=9.1> 

  
l'instant correct. Le problème est que dans des systèmes de commutation de type différent , des délais différents peuvent se produire marne si des plaques de circuits du même type sont utilisées. Userait possible de suppléer le délai total pour obtenir une valeur prédéterminée - de préférence un multiple de 488 nanosecondes - en utilisant des éléments de retard additionnels ajustables par exemple. Un tel délai constant pour des systèmes de commutation de différents types pourra alors être compensé par l'adressage en avance mentionné ci-dessus pour la mémoire de transmission SSP. Ceci cependant nécessiterait une mesure du délai dans chaque nouveau type de bureau et un ajustement subséquent des éléments de délais individuels.

   Une telle dépense considérable est évitée par un arrangement de circuit suivant l'invention qui compense pour les différents délais jusqu' à peu près une période de canal sans nécessité de mesures.

  
Les séquences de temps dans l'opération de l'arrangement de circuit suivant l'invention seront maintenant expliquées à l'aide des Figs. 2 et 3. Le diagramme de temps montré à la Fig. 2 sert à expliquer l'opération du circuit si les éléments binaires d'information transmis de Ml à M2 ne sont pas retardés. La ligne supérieure Zl montre les échantillons de parole ou les octets de données dans l'enregistreur à décalage de transmission SSR; l'échantillon de parole de la position de mémoire x est désigné par BX et  l'échantillon de parole de cette position pour la mémoire de transmission SSP adressé une période de canal plus tard est désigné par BX+1.

  
La ligne Z2 montre le signal autorisant la charge de l'enregistreur à décalage de transmission SSR; la ligne Z3 montre l'horloge d'éléments binaires de transmission -

  
la transmission prend place lors du flanc avant du signal et la ligne Z4 montre l'horloge de canal ou d'octet.

  
Les éléments binaires transmis sur la ligne de transmission UL sont montrés à la ligne Z5 tandis que la ligne

  
Z6 illustre l'horloge d'éléments binaires de transmission

  
reçue par l'enregistreur à décalage ESR qui opère sur le flanc arrière du signal d'horloge.

  
La ligne Z7 montre l'horloge de canal reçue par l'enregistreur intermédiaire EZS qui est opéré par le flanc avant et la ligne Z8 montre les échantillons de parole ou

  
les octets de données fournis à la sortie de cet enregistreur intermédiaire EZS. 

  
La ligne Z9 montre le signal provoquant le transfertdes échantillons de parole dans le récepteur tampon EPS:
il a lieu lors du flanc arrière.

  
La ligne inférieure Z10 montre les échantillons de parole fournis à la sortie du tampon EPS.

  
On peut mentionnerque tant le récepteur tampon EPS que l'enregistreur intermédiaire récepteur ESZ contiennent huit bascules en parallèle .

  
Les huit éléments binaires de l'échantillon de parole BX lu de la position x de la mémoire émettrice SSP

  
 <EMI ID=10.1> 

  
émetteur SSR. Lors du flanc avant de l'horloge d'éléments binaires d'émission, les éléments d'information sont alors transférés sériellement sur la ligne de transmission UL.

  
Le flanc arrière de l'horloge d'éléments binaires de transmission est utilisé dans le module M2 pour envoyer des éléments binaires d'information entrants dans l'enregistreur à décalage récepteur ESR. Lorsque tous les huit éléments binaires d'un octet d'information ont été insérés dans l'enregistreur à décalage, l'octet est transféré dans l'enregistreur intermédiaire récepteur EZS lors du flanc avant de l'horloge de canal (Z7)rà l'instant (3) à la Fig. 2.

  
L'octet est maintenant présent à la sortie de

  
 <EMI ID=11.1> 

  
récepteur tampon EPS par l'horloge du module récepteur M2 à n'importe quel instant, de préférence aussi tard que possible
(par exemple après à peu près 3,66 &#65533;usec). Pour la réalisation choisie, cette dernière période représente le délai le plus long possible pour la transmission entre les unités fonctionnelles Ml et M2.

  
 <EMI ID=12.1> 

  
la Fig. 3 se rapportent aux mânes signaux que ceux de la Fig. 2 mais un délai de 2 x 488 = 976 nanosecondes est maintenant supposé se produire pendant la transmission entre les modules Ml et M2. Il s'ensuit que la Fig. 3 contient, outre la ligne Z5, qui montre les éléments binaires d'information placés

  
par le module émetteur Ml sur la ligne de transmission UL, une

  
 <EMI ID=13.1> 

  
au module récepteur M2. Le décalage temporel entre la transmission et la réception des éléments binaires individuels est indiqué par des flèches.

  
Suite aux délais avec lequel les éléments binaires sont reçus, l'instant (3) auquel l'horloge de canal arrive à

  
 <EMI ID=14.1> 

  
décalé dans le temps par rapport à l'instant auquel l'horloge de canal est fournie dans le module Ml (ligne Z4) . Il s'en suit que 1 'échantillon de parole BX apparaît à la sortie

  
de données DO de la mémoire intermédiaire EZS avec un retard mais suffisamment tôt pour qu'il puisse être transféré dans le récepteur tampon EPS à l'instant (4) et par le flanc arrière de l'horloge de transfert sur la ligne d'horloge UT du module M2
(voir la ligne Z9 à la Fig. 3) . Les éléments binaires sont alors disponibles à la sortie du tampon EPS au temps de canal prescrit afin d'être inscrits dans la position y dans la mémoire réceptrice ESP . Le décalage dans le temps des éléments binaires reçus dans le module M2 (se référer aux lignes

  
 <EMI ID=15.1> 

  
L'arrangement de circuit suivant l'invention peut bien entendu être aussi utilisé afin de compenser des

  
retards qui ne sont pas des multiples entiers de 488 nanosecondes. Si des délais s'élevant à un multiple de 3,9 usée. doivent être compensés, il suffit de placer des bascules D supplémentaires derrière le tampon EPS qui doivent accepter respectivement les éléments binaires des bascules D précédente s, peu de temps avant le flanc de l'impulsion d'horloge appliquée à ces dernières. A l'extrémité émettrice, les échantillons de parole ou les octets de données doivent alors être transmis avec une avance d'un octet dans le temps. Le multiple entier du délai d'octet doit être connu, de telle sorte que le temps de l'adressage avancé à l'extrémité émettrice et

  
 <EMI ID=16.1> 

  
peuvent être déterminés. Pour des variations de délai ,

  
une période suffisante d'environ 3 /usec. est aussi disponible dans ce cas.

  
L'enregistreur à décalage de transmission SSR a

  
une entrée d'horloge qui est connectée au distributeur d'impuls ions d'horloge TEV par la ligne d'horloge ST, et une

  
entrée de commutation PL qui est connectée au distributeur d'impulsionsd'horloge par une ligne d'horloge PT. A l'aide

  
de l'horloge d'élément binaires arrivant à l'entrée d'horloge, les éléments binaires d'information sont décalés à travers l'enregistreur à décalage de transmission; l'horloge de

  
canal arrivant à l'entrée PL provoque la charge des éléments binaires en parallèle sur les huit lignes d'entrée dans l'enregistreur à décalage.

  
Il ne se produit pas de différences respectives dans les délais pendant la transmission de signaux d'information

  
et d'horloge entre les modules Ml et M2 car les lignes UL,

  
ST et KT sont combinées en un seul cable.

  
Quoique les principes de l'invention aient été décrits ci-dessus en se référant à des exemples particuliers, il est bien. entendu que cette description est faite seulement à titre d'exemple et ne constitue aucunement une limitation de la portée de l'invention.

Claims (2)

REVENDICATIONS

1) Arrangement de circuit pour transmettre des signaux numériques dans un système de communication et notamment dans un bureau téléphonique privé MIC, comprenant deux unités fonctionnelles (Ml, M2) qui échangent les�signaux et qui sont interconnectées par deux lignes de transmission (UL) , chacune pourvue d'un circuit de compensation (AGL) de son côté récepteur, caractérisé en ce qu'il reçoit l'horloge d'éléments binaires de l'unité fonctionnelle émettrice (Ml) à travers une première ligne d'horloge (ST), ladite horloge d'éléments binaires provoquant le transfert sériel des éléments binaires d'information transmis dans le circuit de compensation (AGL) , en ce que le circuit de compensation (AGL) reçoit l'horloge de canal de l'unité fonctionnelle émettrice (Ml) à travers une seconde ligne d'horloge (KT) ,

ladite horloge de canal provoquant le transfert des éléments binaires d'information en parallèle dans un enregistreur intermédiaire, et en ce que les éléments binaires d'information sont extraits du circuit de compensation (AGL) en parallèle par

l'horloge de transfert de l'unité fonctionnelle réceptrice (M2).

2) Arrangement de circuit comme sous 1, caractérisé <EMI ID=17.1>

treur à décalage (ESR) ayant son entrée de données sérielles (SI) et son entrée d'horloge connectées respectivement à la ligne de transmission (UL) et à la première ligne d'horloge (ST), et ayant ses sorties de données parallèles (PO) couplées aux entrées de données (TI) de l'enregistreur intermédiaire (BZS) , en ce que la seconde ligne d'horloge (KT) est connectée à l'entrée d'horloge de l'enregistreur intermédiaire (EZS) dont les sorties (TO) sont couplées aux entrées de données (TI) d'un tampon (EPS) , et en ce qu'une troisième ligne d'horloge (UT) est connectée à l'entrée d'horloge du tampon (EPS) dont les sorties de données (DO) constituent les sorties du circuit de compensation (AGL) qui fournit les éléments d'information transmis en parallèle.