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BREVET DE PERFECTIONNEMENT
INTERNATIONAL STANDARD ELECTRIC CORPORATION 320 Park Avenue 22 New York, N. Y.
Etats-Unis d'Amérique Demande d'un quatrième brevet de perfectionnement au brevet belge No 893 001 déposé le 28 avril 1982, pour :
ADDITIONNEUR BINAIRE Inventeurs : J. S. G. COLARDELLE-P. GIRARD-C. P. H. LEROUGE
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L'invention se rapporte à une cellule d'addition binaire du type à trois entrées et deux sorties dans laquelle il est possible, pour une réalisation utilisant des transistors bipolaires, d'intégrer la multiplication XY et qui puisse être réalisée aussi en utilisant des transistors MOS.
Les cellules d'addition binaire à trois entrées et deux sorties sont utilisées comme cellule de base pour réaliser des additionneurs à propagation série ou des multiplieurs. Dans le cadre d'un multiplieur, avant chaque cellule d'addition, il est nécessaire d'introduire un circuit supplémentaire permettant d'obtenir chacun des produits partiels du
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type X. D'autre part, au niveau de l'implantation des 1. J circuits intégrés, les circuits comportant un certain nombre de symétries ou de morceaux de circuits répétitifs permettent d'obtenir des ensembles dont le coût de fabrication est réduit.
Ainsi, la présente invention se propose de fournir une cellule d'addition binaire à sommation de trois variables d'entrées A, B et C et à deux sorties R et S comportant un premier sous-ensemble, indépendant, d'élaboration de la somme S et de son complément S et un deuxième sous-ensemble, indépendant, d'élaboration de la retenue R et de son complément R recevant tous deux les variables d'entrée B et C ainsi que leur complément B et C, dont la structure comporte des éléments répétitifs et telle que dans le cadre d'une cellule à multiplication intégrée, cette intégration de la multiplication se fasse aussi avec le même type d'éléments répétitifs.
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Selon l'invention, cette cellule d'addition binaire est telle que le premier sous-ensemble comporte deux résistances ayant chacune une borne reliée à l'alimentation, l'autre borne de la première fournissant la variable somme complémentée S et l'autre borne de la deuxième fournissant la somme S. Le courant traversant ces deux résistances est commandé par deux premières paires de transistors associées aux variables C et C respectivement, le premier et le troisième transistors étant commandés par la variable binaire C et le deuxième et le quatrième transistors étant commandés par le complément C de cette variable.
La deuxième borne de la première résistance fournissant la sortie somme complémentée S est reliée au deuxième et au troisième transistors et la deuxième borne de la deuxième résistance fournissant la somme S est reliée au premier et au quatrième transistors. Le courant traversant chacune de ces deux paires qui ont leurs transistors reliés électriquement par leur autre borne, est commandé par deux secondes paires de transistors associées aux variables B et B respectivement, le premier et le troisième de ces transistors étant commandés par la variable binaire B et le deuxième et le quatrième étant commandés par le complément B de cette variable.
Le courant traversant chacune des deux secondes paires de transistors, qui ont leurs transistors reliés électriquement par leur autre borne, est commandé par un circuit d'aiguillage qui relie soit l'une soit l'autre desdites secondes paires à l'autre borne de l'alimentation en fonction de la valeur de la variable binaire A. Le deuxième sous-ensemble comporte deux résistances ayant chacune une borne reliée à l'alimentation, l'autre borne de la première fournissant la variable binaire de retenue complémentée R et l'autre borne de la deuxième fournissant cette retenue R.
Le courant traversant ces deux résistances est commandé par une première paire de transistors
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associée à la variable binaire C et/ou par deux secondes paires de transistors associées à la variable binaire B, le premier transistor faisant partie de la première paire étant commandé par la variable C et le second transistor de cette paire étant commandé par le complément C de cette variable, et les premier et troisième transistors des secondes paires associées à la variable B étant commandés par cette variable B, tandis que les deuxième et quatrième transistors sont commandés par le complément B de cette variable.
Une première borne des premiers transistors des première et secondes paires est reliée à la borne de sortie fournissant la retenue complémentée R et une première borne du second transistor de la première paire et du quatrième transistor des secondes paires est reliée à la borne de sortie fournissant cette retenue R, tandis que les deuxième et troisième transistors des secondes paires ont leur première borne reliée à la borne commune des transistors de la première paire. Le courant traversant chacune des deux secondes paires de transistors, qui ont leurs transistors reliés électriquement par leur autre borne, est commandé par un circuit d'aiguillage qui relie soit l'une soit l'autre desdites secondes paires à l'autre borne de l'alimentation en fonction de la valeur de la variable binaire A.
L'invention sera mieux comprise et d'autres caractéristiques apparaîtront à l'aide de la description ci-après et des dessins joints où : - la figure l représente une partie d'une structure classique de multiplieur de type parallèle pouvant utiliser des cellules telles celle selon la présente invention ; - la figure 2 représente une cellule d'addition à multipli- cation XY incorporée, selon la présente invention, utilisant des transistors bipolaires : - la figure 3 représente une variante simplifiée de la cellule
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représentée sur la figure 2 ; et - la figure 4 représente une variante à transistors MOS de la cellule représentée sur la figure 3.
La figure l représente une partie d'une structure classique de multiplieur, de type parallèle, utilisant des cellules d'addition du type à trois entrées A, B, C et deux
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sorties R et S. La première variable d'entrée A de la mn cellule \"* est réalisée par une porte ET P placée à la w première entrée de cette cellule d'addition. Cette porte ième reçoit la variable binaire du multiplicateur et la ième n de n poids et Cette première variable d'entrée A remn présente donc les produits partiels de la multiplication du type Xm Yn. Elle est fournie par une porte ET Pmn qui peut éventuellement fournir aussi le complément A de cette mn variable.
Cette cellule d'addition reçoit sur sa deuxième entrée une variable somme S fournie par l'une des cellules d'addition de même poids, c'est-à-dire recevant une variable produit partiel XY de poids identique. Dans le cas de la figure, il s'agit de la cellule #m+1 n-1 située sur la même diagonale et qui la précède directement, mais certaines structures particulières de multiplieur peuvent comporter des sauts (demande de brevet français 82 05083 déposée le 25 mars 1982 par la demanderesse et intitulée :"Structure de multiplieur rapide en circuit intégré MOS") (=brevet belge n 896. 262).
Cette cellule d'addition g mn reçoit d'autre part sur sa troisième entrée une variable de retenue R fournie par l'une des cellules de la même colonne, généralement la cellule immédiatement supérieure. Cette cellule d'addition fournit sur ses deux sorties respectivement la somme S et la retenue R. Certaines cellules fournissent la somme S ainsi que son complément S et la retenue R ainsi que son complément
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R. Elle comportent alors trois entrées doubles recevant respectivement la variable A et son complément A, la variable B et son complément B et la variable C et son complément C.
La figure 2 représente une cellule de ce type à trois entrées et deux sorties, réalisée en technologie bipolaire, mais dans laquelle la porte ET permettant de réaliser les produits partiels du type XY a été intégrée. Elle comporte un premier sous-ensemble fournissant une première variable somme S ainsi que son complément S et un deuxième sousensemble p fournissant une première variable de retenue R ainsi que son complément R. De façon à fournir en sortie des variables logiques dont les niveaux soient adaptés et puissent être reçus sur les entrées B et C d'une nouvelle cellule identique, il est nécessaire d'interposer, entre les sorties de ces deux premiers sous-ensembles et les entrées de la cellule suivante, des sous-ensembles d'adaptation des niveaux.
Ainsi, la cellule selon l'invention comporte un troisième sous-ensemble d'adaptation des niveaux de somme et complément de la somme et un quatrième sous-ensemble d'adaptation des niveaux de retenue et complément de la retenue.
Ce troisième et ce quatrième sous-ensembles fournissent une nouvelle variable somme S'à niveau adapté et une nouvelle variable différence R'à niveau adapté ainsi que les compléments S'et R'de ces variables.
Le premier sous-ensemble (Y comporte une paire différentielle de transistors T1X, T2V associée à la variable binaire X, une paire différentielle de transistors TlY, TIV associée à la variable binaire Y, une paire différentielle de transistors T1B, T2B associée à la variable binaire B, une paire différentielle de transistors T3B, T4B associée à la variable binaire complémentée B, une paire différentielle de transistors TIC, T2C associée à la variable binaire C et une paire différentielle de transistors T3C, T4C associée à
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la variable binaire complémentée C.
Il comporte en outre un générateur de courant constitué d'une résistance rl reliée à la masse en série avec un transistor Tl dont la base est commandée par une première tension de référence vrefl permettant d'ajuster ce courant. Ce générateur de courant attaque la paire différentielle TlX, T2V, associée à la variable X, dont le premier transistor TlX a sa base commandée par la variable X et le deuxième transistor T2V a sa base commandée par une deuxième tension de référence Vref2 ; ceci permet d'ajuster le niveau de basculement de cette paire différentielle.
Le transistor TlX attaque par son collecteur la paire différentielle TlY, TlV associée à la variable Y dont le premier transistor TlY a sa base commandée par la variable Y et le deuxième transistor TlV a sa base commandée par une troisième tension de référence Vref3 ; ceci permet d'ajuster le niveau de basculement de cette paire différentielle. Le transister TlY attaque par son collecteur la paire différentielle TlB, T2B alors que le transistor TlV attaque par son collecteur la paire différentielle T3B, T4B. Cette paire différen- tielle T3B, T4B est d'autre part attaquée par le collecteur du deuxième transistor T2V de la paire différentielle TIX, ¯T2V associée à la variable binaire X.
Les transistors impairs TlB, T3B de ces deux paires différentielles ont leur base commandé par la variable binaire B alors que les transistors pairs T2B, T4B de ces deux paires différentielles ont leur base commandée par le complément B de la variable binaire B. Les transistors T2B et T3B attaquent tous deux par leur collecteur la paire différentielle TIC, T2C associée à la variable binaire C, tandis que les transistors TlB et T4B attaquent tous deux par leur collecteur la paire différentielle T3C, T4C associée à la variable binaire complémentée C. Les collecteurs des transistors TIC, T4C sont reliés et fournissent la sortie
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somme S = YX < B () C. Ils sont reliés à l'alimentation par une résistance R2. Les collecteurs des transistors T2C, T3C sont reliés et fournissent la sortie somme complémentée S.
Ils sont reliés à l'alimentation par une résistance RI.
Le deuxième sous-ensemble p comporte une paire différentielle T2X, T4V associée à la variable binaire X, une paire différentielle T2Y, T3V associée à la variable binaire Y, une paire différentielle T5B, T6B associée à la variable binaire B, une paire différentielle T7B, T8B associée à la variable binaire complémentée B et une paire différentielle T5C, T6C associée à la variable binaire C. Il comporte en outre un générateur de courant constitué d'une résistance r2, reliée à la masse, en série avec un transistor T2 dont la base est commandée par la même tension de référence Vrefl que celle du transistor Tl ; ce qui permet d'ajuster ce courant simultanément avec le courant du premier sous-ensemble C.
Ce générateur de courant attaque la paire différentielle de transistors T2X, T4V associée à la variable binaire X, dont le premier transistor T2X a sa base commandée par la variable X et dont le deuxième transistor T4V a sa base commandée par la deuxième tension de référence Vref2. Le transistor T2X attaque par son collecteur la paire différentielle T2Y, T3V associée à la variable Y, dont le premier transistor T2Y a sa base commandée par la variable Y et dont le deuxième transistor T3V a, comme le transistor TlV, sa base commandée par la variable de référence Vref3. Le transistor T2Y attaque par son collecteur la paire différentielle T5B, T6B, alors que le transistor T3V attaque par son collecteur la paire différentielle T7B, T8B.
Cette paire différentielle T7B, T8B est d'autre part attaquée par le collecteur du deuxième transistor T4V de la paire différentielle associée à la variable binaire X.
Les transistors T5B et T7B de ces paires différen-
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tielles ont leur base commandée par la variable binaire B alors que les transistors T6B et T8B ont leur base commandée par le complément B de cette variable binaire B. Les transistors T6B et T7B attaquent tous deux par leur collecteur la paire différentielle T5C, T6C, associée à la variable C, tandis que le collecteur du transistor T5B relié au collecteur du transistor T5C constitue la sortie retenue complémentée R et que le collecteur du transistor T8B relié au collecteur du transistor T6C constitue la sortie de retenue R.
La sortie de retenue complémentée est reliée à l'alimentation par la résistance R3. La sortie de retenue est reliée à l'alimentation par la résistance R4.
Il est maintenant nécessaire d'adapter les niveaux des sorties S et S, et R et R aux entrées pour lesquelles ils sont destinés. Cette adaptation a été réalisée dans le cas de la figure 2 pour des variables somme S et somme complémentée S destinées à attaquer des entrées de"type B" d'une cellule suivante et pour des variables retenue destinées à attaquer des entrées de"type C". Ce type d'étagement des tensions des différents niveaux logiques est bien connu et est utilisé dans tous les systèmes dits à valeurs logiques multiples. Cependant, il est possible d'entrer des variables somme sur des entrées de"type C"et des variables retenue sur des entrées de"type B"en permuttant les sous-ensembles d'adaptation des niveaux retenue et les sous-ensembles d'adaptation des niveaux somme représentés sur la figure 2.
Les sous-ensembles d'adaptation des niveaux retenue et des niveaux somme représentés sur la figure 2 comportent chacun deux dipôles identiques d'adaptation, un pour la variable et l'autre pour son complément. Ces quatre dipôles comportent un générateur de courant constitué d'une résistance r3, r4, r5 ou r6, reliée à la masse, et d'un transistor T3, T4, T5 ou T6. Ces quatre transistors reçoivent sur leur
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base la tension de référence Vrefl. Les courants de ces quatre dipôles et des deux premiers sous-ensembles d et P sont donc ajustables simultanément.
Le troisième sous-ensemble, permettant l'adapta- tion des niveaux logiques de somme, a son premier dipôle constitué du générateur de courant, résistance r3 en série avectransistor T3, relié à deux transistors T3S et T5S, en série, ayant leur base reliée à leur collecteur, et qui permettent d'abaisser le potentiel du niveau logique de la somme. La commande binaire du courant dans ce dipôle est réalisée par le transistor TIS commandé par la variable somme primaire complémentée et placé entre les deux transistors
T3S, T5S et l'alimentation. La sortie S'à niveau adapté est constituée par le point commun entre le transistor T5S et le transistor T3, soit ici par le collecteur du transistor T3.
Le deuxième dipôle de ce sous-ensemble est constitué de la résistance r4, du transistor T4, du couple de transistors T4S, T6S, en série, ces transistors ayant leur base reliée au collecteur, et du transistor T2S dont la base est commandée par la variable binaire primaire S fournie par le premier sous-ensemble. La nouvelle sortie somme S'est constituée par le collecteur du transistor T4.
Le quatrième sous-ensemble permettant l'adaptation des niveaux logiques de retenue a son premier dipôle constitué de la résistance r5 en série avec le transistor T5 et avec le transistor TIR commandé par la variable binaire primaire de retenue complémentée R fournie par le deuxième sous-ensemble p. La nouvelle sortie retenue R'est constituée par le collecteur du transistor T5. Le deuxième dipôle est consti- tué de la résistance r6 en série avec le transistor T6 et avec le transistor T2R commandé par la variable binaire primaire de retenue R fournie par le deuxième sous-ensemble.
La nouvelle sortie de retenue R'est constituée par le
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collecteur du transistor T6.
La figure 3 représente une variante simplifiée de la cellule représentée sur la figure 2, dans laquelle la porte ET P n'a pas été intégrée. Les deux paires différentielles TlX, T2X, et TlY, TlV du premier sous-ensemble et les deux paires différentielles T2X, T4V et T2Y, T3V du deuxième sous-ensemble ont été remplacées chacune par une paire différentielle unique : la paire différentielle T1A, T2A pour le premier sous-ensemble qui élabore la somme et la paire différentielle T3A, T4A pour le deuxième sous-ensemble qui élabore la retenue. Les deux transistors impairs T1A et T3A ont leur base commandée par la variable binaire A et les deux transistors pairs T2A et T4A ont leur base commandée par le complément A de la variable binaire A.
La porte ET permettant de réaliser les produits partiels du type XY n'étant pas ici intégrée, il sera nécessaire de former cette variable A et son complément A à l'aide d'un circuit extérieur indépendant réalisant la fonction A = XY et fournissant aussi le complément A = XY. La réalisation pratique d'une telle fonction logique est bien connue, quel que soit le type de technologie utilisée, et ne sera pas décrite ici.
La figure 4 représente une cellule d'addition à trois entrées et deux sorties similaire à celle représentée sur la figure 3 mais utilisant des transistors MOS. Il n'est pas nécessaire dans ce type de technologie d'utiliser des troisièmes et quatrièmes sous-ensembles permettant d'adapter les niveaux logiques. Les variables binaires fournies en sortie sont utilisables telles quelles pour attaquer une autre cellule d'addition. De plus, les premiers et deuxièmes sous-ensembles sont ici alimentés en tension et les générateurs de courant Tl, rl et T2, r2 ont donc été supprimés.
Il ne s'agit plus ici d'un fonctionnement en paire différen-
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tielle mais il est effectué à chaque niveau une orientation 1
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avec mise à la masse, c'est-à-dire mise au niveau logique 0 d'un côté et mise au niveau logique 1 de l'autre, ou inversement. Dans chaque paire de transistors, l'un d'entre eux a sa grille commandée par la variable et l'autre a sa grille commandée par le complément de cette variable. Cependant, ce type de technologie autorise la commande des deux transistors par la même variable, la complémentation étant réalisée au niveau des transistors en utilisant un transistor de type p et l'autre de type n. Il sera donc possible de ne recevoir que les variables binaires A, B et C et pas leur complément.
La cellule fournit cependant les variables de sortie R et S ainsi que leur complément.
Bien que la présente invention ait été décrite dans le cadre d'exemples particuliers, il est clair qu'elle n'est pas limitée auxdits exemples et qu'elle est susceptible de modifications ou de variantes sans sortir de son domaine.