BR102014016200A2

BR102014016200A2 - dispositivo semicondutor

Info

Publication number: BR102014016200A2
Application number: BR102014016200A
Authority: BR
Inventors: Alexander Viktorovich Bolotnikov; Peter Almern Losee
Original assignee: Gen Electric
Priority date: 2013-07-02
Filing date: 2014-06-30
Publication date: 2015-09-22
Also published as: JP6378552B2; GB2518040B; GB201411673D0; CN104282574B; US20150008449A1; US9024328B2; GB2518040A; CA2855325A1; JP2015015464A; CN104282574A; FR3008231B1; CA2855325C; FR3008231A1

Abstract

dispositivo semicondutor. trata-se de um dispositivo semicondutor que inclui uma camada de desvio de carboneto de silício (sic) disposta em um substrato sic orientado (0001). a camada de desvio de sic tem uma superfície não plana que inclui uma pluralidade de atributos em repetição que são orientados paralelamente a um comprimento de um canal do dispositivo semicondutor. ademais, a região de canal é disposta em um plano particular cristalográfico da camada de desvio de sic.

Description

“DISPOSITIVO SEMICONDUTOR” Antecedentes [0001] A matéria revelada no presente documento refere-se a dispositivos metal-óxido-semicondutor (MOS), como dispositivos de potência de carboneto de silício (SiC) (por exemplo, MOSFETs, IGBTs, etc.)· [0002] Essa seção se destina a apresentar ao leitor os vários aspectos da técnica que podem estar relacionados a vários aspectos da presente revelação, que são descritos e/ou reivindicados abaixo. Acredita-se que essa discussão é útil para fornecer ao leitor informações de antecedentes para facilitar uma melhor compreensão dos vários aspectos da presente revelação. Em conformidade, deve ser compreendido que essas afirmações devem ser lidas sob essa luz, e não como admissões de técnica anterior. [0003] Sistemas eletrônicos de potência são amplamente usados por toda parte em sistemas elétricos modernos para converter potência elétrica de uma forma à outra para consumo por uma carga. Muitos sistemas eletrônicos de potência utilizam vários dispositivos e componentes semicondutores, como tiristores, diodos, e vários tipos de transistores (por exemplo, transistor de efeito de campo metal-óxido-semicondutor (MOSFETs), transistor de efeito de campo de porta de junção (JFETs), transistores bipolares de porta isolada (IGBTs), e outros transistores adequados), nesse processo de conversão de potência. [0004] Especificamente para aplicações de alta tensão e/ou alta corrente, dispositivos que utilizam semicondutores de ampla lacuna de banda, como carboneto de silício (SiC), nitreto de alumínio (AIN), nitreto de gálio (GaN), etc., podem oferecer uma quantidade de vantagens em termos de operação em alta temperatura, redução de resistência ON, e menor tamanho de núcleo de processador do que o dos dispositivos de silício correspondentes (Si). Em conformidade, dispositivos semicondutores de ampla lacuna de banda oferecem vantagens a aplicações de conversão elétrica, o que inclui, por e-xemplo, sistemas de distribuição de potência (por exemplo, em redes elétricas), sistemas de geração de potência (por exemplo, em conversores solares ou eólicos), bem como em bens de consumo (por exemplo, veículos elétricos, utensílios, fontes de alimentação, etc.). Entretanto, as diferenças entre sistemas de material SiC e Si, por exemplo, podem fazer com que certos atributos de processamento de material e estruturais (por exemplo, processos de manufatura e/ou projetos de dispositivo) que funcionam bem para dispositivos Si se tornem inadequados para dispositivos semicondutores SiC, e vice-versa. Em conformidade, em adição a seus benefícios, materiais semicondutores de ampla lacuna de banda também apresentam desafios durante projeto e fabricação de dispositivos.

Breve Descrição [0005] Certas realizações proporcionais em escopo à matéria originalmente reivindicada estão resumidas abaixo. Essas realizações não se destinam a limitar o escopo da invenção reivindicada, mas ao invés disso, as realizações se destinam somente a fornecer um breve sumário de formas possíveis da invenção. De fato, a presente revelação pode englobar uma variedade de formas que podem ser similares a ou diferentes das realizações expostas abaixo. [0006] Em uma realização, um dispositivo semicondutor inclui uma camada de desvio de carboneto de silício (SiC) disposta em um substrato SiC orientado (0001). A camada de desvio de SiC tem uma superfície não placar, que inclui uma pluralidade de atributos em repetição que são orientados paralelamente a uma região de canal do dispositivo semicondutor. Ademais, a região de canal é disposta em um plano particular cristalográfico da camada de desvio de SiC. [0007] Em outra realização, um método de manufatura de um dis- positivo semicondutor inclui formar uma superfície não plana em cima de uma camada de desvio de carboneto de silício (SiC), em que a superfície não plana inclui uma pluralidade de atributos em repetição que tem paredes laterais orientadas ao longo de um plano {Q33S}, um plano {1120}, ou um plano {1100} da camada de desvio de SiC. O método inclui formar uma região de cavidade não plana a partir de pelo menos uma porção da superfície não plana da camada de desvio de SiC e formar uma região não plana n+ ou p+ a partir de pelo menos uma porção da região de cavidade não plana. [0008] Em outra realização, um dispositivo semicondutor inclui uma camada de desvio de carboneto de silício (SiC) disposta em um substrato SiC orientado (0001). A camada de desvio de SiC tem uma superfície não plana com uma pluralidade de atributos em repetição triangulares ou retangulares que têm paredes laterais configuradas para dispor uma região de canal do dispositivo semicondutor em um plano cristalográfico da camada de desvio de SiC, como um plano {0338}, um plano {1120}, ou um plano {1Ϊ00} da camada de desvio de SiC. Ademais, os atributos em repetição triangulares ou retangulares têm uma concentração dopante que é maior do que uma concentração dopante em um restante da camada de desvio de SiC.

Breve descrição das Figuras [0009] Esses e outros atributos, aspectos e vantagens da presente invenção se tornarão melhor compreendidos quando a descrição detalhada a seguir for lida com referência aos desenhos anexos, nos quais os caracteres semelhantes representam peças semelhantes ao longo dos desenhos, nos quais: A Figura 1 é um esquema de um dispositivo MOSFET plano típico; A Figura 2 é um esquema que ilustra resistências para várias regiões de um dispositivo MOSFET típico; A Figura 3 é um esquema de um dispositivo MOSFET vertical não plano que tem um perfil de dispositivo de onda triangular, de acordo com uma realização da presente abordagem; A Figura 4 é um esquema de um dispositivo MOSFET lateral não plano que tem um perfil de dispositivo de onda triangular, de acordo com uma realização da presente abordagem; A Figura 5 é um esquema de um dispositivo MOSFET não plano que tem um perfil de dispositivo de onda quadrada, de acordo com uma realização da presente abordagem; A Figura 6 é um esquema de um dispositivo MOSFET não plano que tem um perfil de dispositivo de onda senoidal, de acordo com uma realização da presente abordagem; A Figura 7 é um diagrama que ilustra planos cristalográficos particulares de um cristal SiC hexagonal (por exemplo, 4H-SÍC, 6-H-SiC); A Figura 8 é um gráfico que ilustra características de drenagem para um dispositivo SiC MOSFET plano, uma realização de um dispositivo SiC MOSFET não plano, e uma realização de um dispositivo SiC MOSFET não plano que tem um canal disposto ao longo de um plano cristalográfico particular; A Figura 9 é um gráfico que ilustra características de corrente-tensão inversa (IV) para um dispositivo MOSFET plano e uma realização de um dispositivo MOSFET não plano; A Figura 10 é uma vista em corte transversal do dispositivo MOSFET da Figura 3, de acordo com uma realização da presente abordagem; A Figura 11 é uma vista em corte transversal de uma realização do dispositivo MOSFET da Figura 3 que tem atributos de vala mais profundos e maior dopagem na região de desvio entre os atributos de vala (por exemplo, em comparação com a dopagem da camada de desvio abaixo da cavidade p- /η-); A Figura 12 é uma vista em corte transversal do dispositivo MOS-FET da Figura 5, de acordo com uma realização da presente abordagem; A Figura 13 é uma vista em corte transversal de uma realização do dispositivo MOSFET da Figura 5 que tem atributos de vala mais profundos e maior dopagem na região de desvio entre os atributos de vala (por exemplo, em comparação com a dopagem da camada de desvio abaixo da cavidade p-/n-); e A Figura 14 é um diagrama que ilustra um projeto celular de col-meia de dispositivo SiC, de acordo com uma realização da presente abordagem.

Descrição Detalhada [0010] Uma ou mais realizações específicas serão descritas abaixo. Em uma tentativa de fornecer uma descrição concisa dessas realizações, nem todos os atributos de uma implantação efetiva são descritos no relatório descritivo. Deve ser percebido que no desenvolvimento de qualquer tal implantação efetiva, como em qualquer planejamento de projeto ou engenharia, numerosas decisões específicas a uma implantação devem ser feitas para alcançar os objetivos específicos do desenvolvedor, como o cumprimento com restrições relacionadas ao sistema ou à indústria, que podem variar de uma implantação à outra. Além disso, deve ser percebido que tal tentativa de desenvolvimento pode ser complexa e demandar tempo, mas seria de qualquer forma um empreendimento rotineiro de projeto, fabricação e manufatura para pessoas de habilidade comum que tenham o benefício dessa revelação. [0011] Ao introduzir elementos de várias realizações da presente revelação, os artigos “um” “uma”, “o” e "a" se destinam a significar que há um ou mais dos elementos. As expressões “que compreende”, “que inclui”, e “que tem” se destinam a ser inclusivas e significar que pode haver elementos adicio- naís outros que não os elementos listados. Adicionalmente, deve ser compreendido que referências a “uma realização” da presente revelação não se destina a ser interpretado como excludente da existência de realizações adicionais que também incorpore os atributos recitados. [0012] Uma das características constituintes essenciais de eletrônicos de potência modernos é o dispositivo transistor de efeito de campo (FET). Por exemplo, a figura 1 ilustra uma célula ativa de um transistor de efeito de campo plano de canal n, chamado de transistor de efeito de campo metal-óxido-semicondutor duplamente difundido (DMOSFET), doravante no presente documento dispositivo MOSFET 10. Pode ser percebido que, a fim de ilustrar mais claramente certos componentes do dispositivo MOSFET 10, bem como outros dispositivos discutidos abaixo, certos elementos de projeto comumente compreendidos (por exemplo, metalização de topo, passivação, terminação de aresta, e assim por diante) podem ser omitidos. O dispositivo MOSFET 10 ilustrado da Figura 1 inclui um contato de drenagem 12 disposto no fundo do dispositivo, abaixo de uma camada de substrato do tipo n 14. Acima da camada de substrato 14, uma camada de desvio do tipo n 16 é disposta. Próxima à superfície do dispositivo MOSFET 10, a cavidade p 18 (por exemplo, a região de cavidade 18) e uma região n+ 20 são situadas abaixo de um contato de fonte 22. Ademais, uma camada dielétrica 24 isola uma porta 26 de uma região n+ 20 e da cavidade p 18. Durante operação, uma tensão de porta apropriada (por exemplo, em ou além de uma tensão limiar do dispositivo MOSFET 10) pode fazer com que uma camada de inversão se forme na região de canal 28, o que pode permitir que corrente flua entre o contato de fonte 22 e o contato de drenagem 12. Deve ser percebido que a região de canal 28 pode ser geralmente definida pela interface entre a região de cavidade p 18 e o dielétrico de porta 24 para dispositivos MOSFET. Em conformidade, a largura ou periferia da região de canal 28 pode ser proporcional à área de superfície do dispositivo MOSFET, conforme discutido adicionalmente abaixo. [0013] Conforme ilustrado na Figura 2, as várias regiões do dispositivo MOSFET 10 podem cada um ter uma resistência associada, e uma resistência total (por exemplo, uma resistência de estado ligado, Rds(ligado)) do dispositivo MOSFET 10 pode ser representada como uma soma de cada uma dessas resistências. Por exemplo, conforme ilustrado na Figura 2, uma resistência de estado ligado, Rds(ligado), do dispositivo MOSFET 10 pode ser aproximada como uma soma de: uma resistência Rs 30 (por exemplo, uma resistência de região n+ 20 e uma resistência do contato de fonte 22); uma resistência Rcn 32 (por exemplo, uma resistência de canal de inversão das regiões de cavidade 18); uma resistência RaCu 34 (por exemplo, uma resistência de uma camada de acumulação entre o óxido de porta 24 e a porção de camada de desvio 16 localizada entre as regiões de cavidade 18); uma resistência Rjfet 36 (por exemplo, resistência de região de pescoço entre as regiões de cavidade 18); uma resistência Rdesvio 38 (por exemplo, a resistência acerca da camada de desvio 16); e uma resistência RSUb 40 (por exemplo, a resistência acerca da camada de substrato 14). [0014] A fim de reduzir perdas de condução de MOSFET, pode ser desejável minimizar a resistência (por exemplo, Rds(ligado)) de um ou mais componentes do MOSFET. Se a resistência de canal do MOSFET for uma porção significativa da resistência de MOSFET e/ou caso o MOSFET sofra de baixa mobilidade de canal, a resistência de estado ligado (por exemplo, Rds(ligado)) de um dispositivo MOSFET (por exemplo, o MOSFET 10 da Figura 1) pode se tornar significativa e afetar o desempenho de dispositivo. Dessa forma, pode ser desejável projetar dispositivos MOSFET tais que a resistência de estado ligado do dispositivo é reduzida. Ademais, pode ser percebido que alguns dispositivos MOSFET (por exemplo, dispositivos MOSFET SiC) geralmente têm uma menor mobilidade de portados de camada de inversão (por exemplo, uma maior resistência de canal, Rcn 32) do que dispositivos MOSFET de silício similares. Pode ser, portanto, especificamente desejável projetar dispositivos MOSFET (por exemplo, dispositivos MOSFET SiC) com uma menor resistência de estado ligado ao minimizar (por exemplo, reduzir, limitar, ou apaziguar) a resistência do componente canal do MOSFET. Ademais, conforme exposto acima, substratos SiC podem habilitar técnicas de manufatura de dispositivo que podem ser difíceis de implantar ou inadequadas para substratos Si. [0015] Dessa forma, presentemente revelada está uma quantidade de estruturas e métodos de dispositivo para reduzir resistência de estado ligado em dispositivos semicondutores de porta MOS e/ou controlados por MOS (por exemplo, MOSFETs, transistores Bipolares de Comporta Isolada (IGBTs), Tiristores Controlados por MOS de Base Isolada (IBMCT), Tiristores Controlados por MOS de Resistência de Base (BRT), etc.). Conforme discutido em detalhes abaixo, as realizações presentes habilitam a manufatura de dispositivos semicondutores não planos com área de superfície aumentada e largura de canal aumentada (por exemplo, periferia de canal aumentada), o que habilita a produção de dispositivos de menor resistência. Por exemplo, conforme exposto abaixo, realizações presentemente reveladas incluem exemplos de dispositivos semicondutores (por exemplo, dispositivos SiC) que incluem atributos repetidos de vala que fornecem, por exemplo, um perfil de dispositivo que lembre uma onda senoidai, uma onda triangular, uma onda quadrada, a onda de dentes de serra. As realizações de dispositivo reveladas fornecem uma área de superfície eficaz aumentada por dispositivo (e por núcleo) que, em adição a reduzir a resistência de canal, diminui uma ou mais resistências de contato, e pode também aprimorar dissipação de calor ao aumentar a área de contato dos dispositivos semicondutores. Ademais, conforme discutido em detalhes abaixo, essa abordagem pode também ser aplicável a projetos celulares de dispositivo (por exemplo, projetos celulares de dispositivo SiC), como estruturas quadradas ou de colmeia, para reduzir adicionalmente a resistência de canal e/ou reduzir a resistência total de estado ligado (por exemplo, Rds(ligado)) do dispositivo. Deve ser notado que, embora as realizações de dispositivo discutidas abaixo sejam apresentadas como dispositivos SiC, estas são apresentadas meramente como exemplos. Em outras realizações, dispositivos semicondutores podem ser manufaturados de silício (Si), germânio (Ge), nitreto de alumínio (AIN), nitreto de gálio (GaN), arsenieto de gálio (GaAs), diamante (C), ou qualquer outro material semicondutor sem negar o efeito da presente abordagem. [0016] Tendo o acima mencionado em mente, a Figura 3 é um esquema de uma realização de um dispositivo DMOSFET SiC não plano de canal n 50, doravante no presente documento dispositivo MOSFET 50. Assim como o dispositivo MOSFET 10 da Figura 1, o dispositivo MOSFET 50 da Figura 3 inclui um contato de drenagem 12 disposto no fundo do dispositivo, abaixo de uma camada de substrato do tipo n 14, Acima da camada de substrato 14, uma camada de desvio do tipo n 16 (por exemplo, uma camada epitaxial SiC) é disposta. Próxima à superfície do dispositivo MOSFET 50, uma região de cavidade 18 (por exemplo, cavidade p 18) e uma região n+ 20 são situadas abaixo do contato de fonte 22. Ademais, uma camada dielétrica 24 isola uma porta 26 de uma região n+ 20 e da cavidade p 18. Embora o dispositivo MOSFET 50 ilustrado, e outros dispositivos MOSFET discutidos abaixo, sejam ilustrados e descritos por terem uma dopagem particular (por exemplo, a cavidade p 18 e a região n+ 20), em outras realizações, as várias camadas do dispositivo MOSFET podem ser dopadas de uma maneira oposta (por exemplo, ao utilizar uma cavidade n- e uma região p+), como pode ser percebido por pessoas versadas na técnica. [0017] Ao contrário do dispositivo MOSFET 10 da Figura 1, no qual o dispositivo é fabricado ligado a uma superfície plana, o perfil de superfí- cie 52 do dispositivo MOSFET 50 ilustrado na Figura 3 é formado como uma a onda triangular, com atributos de pico em repetição 54 e atributos de vala 56. Em conformidade, a superfície da camada de desvio 16, da cavidade p 18, da região n+ 20, do contato de fonte 22, do dielétrico de porta 24 e da porta 26 pode, cada uma, demonstrar esse formato de onda triangular (por exemplo, com atributos em repetição de pico 54 e vala 56). Além disso, a região de canal 28 do MOSFET 50 (por exemplo, orientada paralelamente aos atributos em repetição de pico e vala 54 e 56) pode de forma similar demonstrar esse formato de onda triangular, o que resulta em uma região de canal 28 que, devido aos atributos em repetição de pico 54 e vala 56, têm uma largura aumentada de canal (por exemplo, uma periferia de canal aumentada). Conforme exposto a-cima, essa largura aumentada da região de canal 28 no dispositivo MOSFET 50 pode reduzir uma ou mais resistências individuais (por exemplo, resistência de canal e/ou resistência de contato entre a fonte e as regiões n+ 18) do dispositivo MOSFET 50 e, dessa forma, reduzir a resistência de estado ligado (por exemplo, Rds(ligado)) do dispositivo MOSFET 50. [0018] De modo semelhante, a Figura 4 é um esquema de outra realização de um dispositivo MOSFET não plano SiC lateral 60, doravante no presente documento dispositivo LMOSFET 60. Assim como o dispositivo MOSFET 50 da Figura 3, o dispositivo LMOSFET de canal n 60 da Figura 4 inclui uma camada de substrato do tipo n ou p 14 acima da qual uma camada de desvio do tipo p 16 é disposta. Próxima à superfície do dispositivo LMOSFET 60, uma primeira cavidade η 62A é situada abaixo do contato de fonte 22 enquanto uma segunda cavidade η- 62B é disposta abaixo do contato de drenagem 64. Ademais, uma camada dielétrica 24 isola a porta 26 das cavidades n-62A e 62B. Durante a operação do dispositivo LMOSFET 60 ilustrado, uma tensão de porta aplicada que exceda um limiar de tensão de dispositivo faria com que uma formação de um canal condutor (por exemplo, na camada de in- versão) na região de canal 66 (por exemplo, na interface entre a camada de desvio 16 e o óxido de porta 24) habilitasse um fluxo lateral de portadores de carga entre o contato de fonte 22 e o contato de drenagem 64. [0019] Similar ao dispositivo MOSFET 50 da Figura 3, o perfil de superfície 52 para o dispositivo LMOSFET 60 ilustrado na Figura 4 é formado como uma a onda triangular, com atributos de pico em repetição 54 e atributos de vala 56. Em conformidade, a superfície da camada de desvio 16, das cavidades η- 62A e 62B, do contato de fonte 22, do dielétrico de porta 24, da porta 26 e do contato de drenagem 64 podem, cada uma, demonstrar esse formato de onda triangular (por exemplo, com atributos em repetição de pico 54 e vala 56 ). Além disso, a região de canal 66 do LMOSFET 60 (por exemplo, orientada paraielamente aos atributos em repetição de pico e vala 54 e 56) pode de forma similar demonstrar esse formato de onda triangular, o que resulta em uma região de canal 66 que, devido aos atributos em repetição de pico 54 e vala 56, têm uma largura aumentada de canal (por exemplo, uma periferia de canal aumentada). Conforme exposto acima, essa largura aumentada da região de canal 66 no LMOSFET 60 pode reduzir uma ou mais resistências individuais (por exemplo, resistência de canal e/ou resistência de contato entre a fon-te/drenagem e regiões n+ 18) do dispositivo LMOSFET 60 e, dessa forma, reduzir a resistência total de estado ligado do dispositivo LMOSFET 60. [0020] As Figuras 5 e 6 são esquemas de realizações de dispositivos MOSFET que têm geometrias não planas. Em particular, a Figura 5 ilustra um dispositivo DMOSFET SiC 70, doravante no presente documento dispositivo MOSFET 70, que tem um perfil de dispositivo 72 que lembra uma onda quadrada que tem atributos e pico em repetição retangulares 74 e atributos de vala retangulares 76. A Figura 6 ilustra um dispositivo DMOSFET SiC 80, doravante no presente documento dispositivo MOSFET 80, que tem um perfil de dispositivo 82 que lembra uma onda senoidal que tem atributos em repetição arredon- dados de pico 84 e atributos arredondados de vala 86. Pode ser percebido que os perfis de dispositivo revelados (por exemplo, perfis de dispositivo 52, 72, e 82) são fornecidos meramente como exemplos de perfis não planos e não se destinam a limitar. Ademais, pode ser percebido que os dispositivos MOSFET 70 e 80 que são respectivamente ilustrados nas Figuras 5 e 6 pode incluir uma quantidade de atributos correspondentes de dispositivo (por exemplo, contato de drenagem 12, substrato do tipo n 14, camada de desvio do tipo n 16, cavidade p 18, região n+ 20, contato de fonte 22, camada dielétrica 24, e porta 26) conforme exposto acima para o dispositivo MOSFET 10 da Figura 1. [0021] O perfil de superfície de onda quadrada 72 do dispositivo MOSFET 70 ilustrado na Figura 5 transmite um formato similar de onda quadrada (por exemplo, com atributos de pico em repetição 74 e atributos de vala 72) à superfície da camada de desvio 16, da cavidade p 18, da região n+ 20, do contato de fonte 22, do dielétrico de porta 24, e da porta 26. De forma similar, o perfil de superfície de onda senoidal 82 do dispositivo MOSFET 80 ilustrado na Figura 6 transmite um formato similar de onda quadrada (por exemplo, com atributos de pico em repetição 84 e atributos de vala 86) à superfície da camada de desvio 16, da cavidade p 18, da região n+ 20, do contato de fonte 22, do dielétrico de porta 24, e da porta 26. Além disso, as regiões de canal 28 dos dispositivos MOSFET 70 e 80 (por exemplo, orientadas paralelamente aos atributos de pico em repetição 74 e 84 e aos atributos de vala em repetição 76 e 86, respectivamente) pode ter uma largura de canal aumentada (por exemplo, uma periferia de canal aumentada) em relação a um dispositivo plano devido aos atributos de pico em repetição (por exemplo, atributos de pico retangulares 74 ou atributos de pico arredondados 84) e atributos de vala (por exemplo, atributos retangulares de vala 76 ou atributos arredondados de vala 86). Conforme exposto acima, essa largura aumentada da região de canal 28 nos dispositivos MOSFET 70 e 80 pode reduzir uma ou mais resistências individuais (por e- xemplo, resistência de canal e/ou resistência de contato entre a fonte e as regiões n+ 18) dos dispositivos MOSFET 70 e 80 e, dessa forma, reduzir as resistências de estado ligado dos dispositivos respectivos. [0022] Conforme discutido acima, a respeito das Figuras 3 a 6, cada um dos vários dispositivos MOSFET não planos presentemente revelados fornece área eficaz aumentada de superfície por dispositivo e largura de canal aumentada, o que habilita a manufatura de dispositivos que têm, por exemplo, uma menor resistência de estado ligado. Ademais, pode ser percebido que um dispositivo SiC pode ser preparado a partir de um cristal SiC tal que certos atributos do dispositivo SiC sejam orientados ou alinhados ao longo de um plano cristalográfico particular do cristal SiC. Tendo isso em mente, a Figura 7 ilustra um exemplo de planos cristalográficos para um cristal SiC hexagonal 90 (por exemplo, 4H-SÍC ou 6H-SÍC). Em particular, a Figura 7A ilustra um plano (oooi) 92 (que representa a família de plano {0001}) do cristal 4H-SÍC ou 6H-SÍC, que pode servir como uma base para definir os outros planos cristalográficos. As Figuras 7B e 7C ilustram um plano (1Ϊ00) vertical 94 (que representa a família de plano {1100}) e um plano vertical (1120) 96 (que representa a família de plano {1120}) 4H-SÍC ou 6H-cristal SiC 90, respectivamente. Ademais, a Figura 7D ilustra um plano (0338) 98 (que representa a família de plano {0338}) do cristal 4H-SÍC ou 6H-SÍC 90 que é orientado a um ângulo 100 (por exemplo, aproximadamente 55 ° ou 54,74 °) em relação ao piano (oool) 102. Pode ser geralmente percebido que a notação {abcd} denota o conjunto de todos os planos que são equivalentes a um plano (abcd) pela simetria da rede cristalina, conforme pode ser reconhecido por pessoas versadas na técnica. [0023] Ademais, pode ser percebido que os vários planos (por e-xemplo, planos 92, 94, 96, e 98) podem habilitar diferentes propriedades elétricas para elementos de dispositivo orientados ao longo de ou alinhados com certos planos cristalográficos. Por exemplo, em certas realizações, dispor o canal (por exemplo, a região de canal 28) de um dispositivo MOSFET SiC ao longo de um plane particular pode habilitar o canal a ter uma maior mobilidade de canal de inversão eficaz. A título de exemplo específico, um canal disposto em um plano (1120) 96 da Figura 7C pode habilitar uma mobilidade eficaz de canal de aproximadamente 43 centímetros quadrados por segundo de volt (cm2A/s); um canal disposto em um plano (1100) 94 da Figura 7B pode habilitar uma mobilidade eficaz de canal de aproximadamente 32 cm2/Vs; e um canal disposto em um plano (0338) 98 pode habilitar uma mobilidade eficaz de canal de aproximadamente 35 cm2/Vs. Dessa forma, em certas realizações, os atributos de vala (por exemplo, as paredes dos atributos de vala 56, 76, e 86 das Figuras 3 a 6) podem ser orientados (por exemplo, junto com as regiões correspondentes de canal 28) ao longo de um plano particular (por exemplo, planos 92, 94, 96, e 98 ilustrado na Figura 7) para aprimorar adicionalmente a mobilidade eficaz de canal de inversão (e dessa forma reduzir uma resistência de estado ligado) dos dispositivos MOSFET revelados (por exemplo, dispositivos MOSFET 50, 60, 70, e 80 de Figuras 3 a 6). [0024] Deve ser percebido que técnicas convencionais de fabricação de semicondutor (por exemplo, fotolitografia, implantação de íon, recozi-mento, deposição química em fase vapor (CVD), deposição dielétrica, deposição de metal porta, formação de contato ôhmico, e assim por diante) podem ser usadas para fabricar um dispositivo MOSFET SiC não plano (por exemplo, dispositivos MOSFET 50, 60, 70, e 80 das Figuras 3 a 6). Por exemplo, em certas realizações, a uma superfície SiC não plana (por exemplo, que tenha um perfil de onda triangular 52 ilustrado nas Figuras 3 e 4, que tenha um perfil de onda quadrada 72 ilustrado na Figura 5, ou que tenha um perfil de onda senoi-dal 82 ilustrado na Figura 6) pode ser formada gravação a seco ou úmida através de uma máscara litográfica. Assim, o formato de valas pode ser controlado, por exemplo, por química/condições de gravação, pelo material de máscara (por exemplo, uma máscara inclinada de resistência para uso com um processo de gravação inclinada ou método de gravação de perfil afunilado), e/ou técnicas litográficas de escala de cinza. Em adição a alinhar ou orientar certos a-tributos de dispositivo (por exemplo, atributos de vala e/ou regiões de canal, etc.) ao longo de planos particulares (por exemplo, pianos 92, 94, 96, e 98 ilustrados na Figura 7) do cristal SiC, pode ser percebido que, em certas realizações discutidas em maiores detalhes abaixo, dimensões de dispositivo e concentrações de dopante particulares habilitam a fabricação de dispositivos MOSFET SiC (por exemplo, dispositivos MOSFET 50, 60, 70, e 80 de Figuras 3 a 6) que têm mobilidade de canal de inversão aprimorada. [0025] As Figuras 8 e 9 demonstram um exemplo de características de dispositivos MOSFET manufaturados com o uso de geometrias ou orientações diferentes, conforme obtido por simulação numérica. Os parâmetros da simulação incluem: um substrato SiC, dopagem de camada de desvio de 8x1016 cm'3, profundidade de vala de 1 pm, inclinação de vala de 2 μιτι, comprimento de canal de 0,7 pm, mobilidade de canal de inversão de 15 cm2/Vs. A Figura 8 é um gráfico 120 das características de drenagem (por exemplo, corrente de drenagem (ld) contra tensão de drenagem da fonte (Vds) a uma tensão de porta de aproximadamente 20V) de diferentes dispositivos MOSFET para comparação. Conforme ilustrado no gráfico 120, um dispositivo MOSFET plano (por exemplo, o dispositivo MOSFET 10 da Figura 1), representado pela linha 122 tem um declive menor do que o da linha 124, que representa um dispositivo MOSFET não plano (por exemplo, o dispositivo MOSFET 50 da Figura 3). Por exemplo, o dispositivo MOSFET não plano 50 da Figura 3 fornece uma á-rea de superfície aproximadamente 1,4 vezes maior do que a do dispositivo MOSFET 10 da Figura 1, que diminui a resistência total de estado ligado, Rds(ligado), do dispositivo MOSFET não plano em aproximadamente 14%. [0026] Ademais, a linha 126 do gráfico 120 da Figura 8 representa as características de drenagem de um dispositivo MOSFET não piano (por e-xemplo, dispositivo MOSFET 50 da Figura 3), no qual a vala é orientada de forma tal que a região de canal repouse em um plano (0338) 98 da camada de desvio de SiC 16 disposta em cima do substrato 14 (que representa um wafer SiC <0001 > de orientação 4H-/6H-), conforme ilustrado pela Figura 7D. Dessa forma, a linha 26 demonstra uma diminuição adicional de 14% na resistência de estado ligado, Rds(ligado), sobre o uso da estrutura MOSFET não plana sozinha. Em conformidade, já que as características de drenagem ilustradas no gráfico 120 são geralmente indicativas de mobilidade de canal de condução (por exemplo, mobilidade de canal de inversão) e resistência de estado ligado, o gráfico 120 da Figura 8 ilustra uma tendência geral que pode ser atingida para certas realizações de dispositivo MOSFET. Isto é, em certas realizações, um dispositivo MOSFET não plano (por exemplo, dispositivos MOSFET 50, 60, 70, e 80 de Figuras 3 a 6) podem habilitar resistência de estado ligado reduzida e/ou maior mobilidade de canal do que dispositivos MOSFET planos (por e-xemplo, dispositivo MOSFET 10 da Figura 1), e um dispositivo MOSFET não plano (por exemplo, dispositivos MOSFET 50, 60, 70, e 80 de Figuras 3 a 6) com um canal de condução alinhado ou orientado ao longo de um plano particular (por exemplo, planos 92, 94, 96, e 98 ilustrados na Figura 7) pode fornecer uma redução ainda maior na resistência de estado ligado e/ou maior mobilidade de canal. [0027] Adicionalmente, a Figura 9 é um gráfico 130 de características de corrente-tensão inversa (IV) (por exemplo, corrente de drenagem (ld) contra tensão de drenagem da fonte (Vds)) de diferentes dispositivos MOSFET para comparação. Conforme ilustrado no gráfico 130, a curva 132, que representa um dispositivo MOSFET plano (por exemplo, dispositivo MOSFET 10 da Figura 1), demonstra uma corrente menor em certas tensões (por exemplo, a Vds maior que aproximadamente 1500 V) do que a curva 134, que representa um dispositivo MOSFET não plano (por exemplo, dispositivo MOSFET 50 da Figura 3). Em conformidade, as características de IV reversa ilustradas no gráfico 130 são geralmente indicativas de uma leve redução (por exemplo, aproximadamente 3%) na capacidade de bloqueio para o dispositivo MOSFET não plano (por exemplo, dispositivo MOSFET 50 da Figura 3) em comparação com o dispositivo MOSFET plano (por exemplo, dispositivo MOSFET 10 da Figura 1). Pode ser percebido que, para certas situações, essa redução na capacidade de bloqueio observada para certos dispositivos MOSFET não planos (por exemplo, dispositivo MOSFET 50 da Figura 3) pode impedir o uso de tais dispositivos não planos em certas aplicações. Entretanto, pode também ser percebido que, em certas realizações, como os dispositivos MOSFET 70 e 80 das Figuras 5 e 6, respectivamente, que têm uma cavidade p 18 que não tem as arestas afiadas dos atributos de pico 54 e dos atributos de vala 56 ilustrados na Figura 3 pode habilitar capacidade de bloqueio comparável a de dispositivos MOSFET planos (por exemplo, dispositivo MOSFET 10 da Figura 1). [0028] Tendo o acima mencionado em mente, a Figura 10 ilustra uma vista em corte transversal da realização de dispositivo MOSFET 50 ilustrada na Figura 3, tomada ao longo da linha 10-10. Em conformidade, o dispositivo MOSFET 50 ilustrado na Figura 10 inclui atributos discutidos acima (por exemplo, o contato de drenagem 12, o substrato 14, a camada de desvio 16, cavidade p 18, região n+ (não mostrado), camada dielétrica 24, e porta 26). Ademais, A Figura 10 ilustra o perfil de dispositivo de onda triangular 52, que inclui os picos 54 e as valas 56. Para facilitar a discussão de várias dimensões do perfil de dispositivo 52, a Figura 10 inclui linhas verticais tracejadas 142 e 144, que são geralmente perpendiculares em relação à face de fundo ou contato de drenagem 12 do dispositivo MOSFET 50. Para facilitar adicionalmente a discussão, a Figura 10 também inclui linhas pontilhadas 146 e 148, sendo que cada uma respectivamente passam ao longo e se estendem a partir de uma porção da interface entre a cavidade p 18 e a camada de desvio 16. [0029] As linhas tracejadas 142 e 144 ilustradas na Figura 10 definem uma distância 150, que pode ser chamada de comprimento de onda ou inclinação de do perfil de dispositivo de onda triangular 52. Isto é, no decorrer da distância 150 certos componentes do dispositivo MOSFET 50 (por exemplo, a camada de desvio 16, a região de cavidade p 18, a região n+ (não mostrada), o dielétrico de porta 24, e a porta 26) podem transitar através de um ciclo completo a partir de um atributo de vala 56 (por exemplo, um mínimo local), através de um atributo de pico 54 (por exemplo, um máximo locai), e de volta para outro atributo de vaia 56. Adicionalmente, a Figura 10 ilustra um ângulo 152 do perfil de dispositivo de onda triangular 52, que é ilustrado por se estender entre a cavidade p 18 e a linha vertical tracejada 142. A Figura 10 também ilustra duas distâncias 154 e 156, que respectivamente se estendem a partir das linhas pontilhadas 146 e 148 a diferentes pontos ao longo da interface entre a camada de desvio 16 e a cavidade p 18, e são geralmente indicativos da amplitude do perfil de dispositivo de onda triangular 52. Embora, em certas realizações, as distâncias 154 e 156 possam ser a mesma, conforme ilustrado na Figura 10, em outras realizações, as distâncias 154 e 156 pode ser diferentes. Pode ser percebido que o formato particular do perfil de dispositivo de onda triangular 52 pode depender, pelo menos em parte, da distância 150, do ângulo 152, da distância 154, e/ou da distância 156. Pode também ser percebido que, em comparação com o dispositivo MOSFET plano 10 ilustrado na Figura 1, o dispositivo MOSFET 50 ilustrado na Figura 10 geralmente fornece um aumento na periferia do canal de condução (por exemplo, uma largura aumentada da região de canal 28) equivalente a aproximadamente duas vezes a distância 154 (ou 156) divida pela distância 150 (por exemplo, o comprimento de onda ou inclinação do perfil de dispositivo de onda triangular 52). [0030] Adicionalmente, em certas realizações, o dispositivo MOS- FET 50 ilustrado na Figura 10 pode ter certas dimensões. Por exemplo, em certas realizações, a distância 150 (por exemplo, o comprimento de onda ou inclinação do perfil de dispositivo de onda triangular 52) pode ser maior do que ou igual a aproximadamente duas vezes a soma de uma profundidade 158 dos atributos de vala. Deve ser percebido que a profundidade 158 dos atributos de vala 56 geralmente corresponde a uma altura 158 dos atributos de pico inter-venientes 54 e, em conformidade, a profundidade de vaia e a altura de pico podem ser usadas no presente documento de modo intercambiável. Ademais, em certas realizações, os atributos de vala 56 (por exemplo, as paredes dos atributos de vala 56) podem ser orientados ao longo de uma direção <112G> do substrato SiC e do ângulo 152 das paredes da vala (por exemplo, a respeito do plano (0001)) pode ser aproximadamente 56° (por exemplo, 55,74°), tais que a região de canal 28 possa repousar nos planos {0338} (por exemplo, um plano (0338) 98 ilustrado na Figura 7) de uma camada de desvio de SiC hexagonal 16 disposta ligada a um substrato SiC para fornecer mobilidade de canal de condução ainda maior (por exemplo, uma menor resistência de estado ligado) do que a estrutura não plana de dispositivo sozinha. Pode ser percebido por pessoas versadas na técnica que a notação <abcd> denota o conjunto de todas as direções que são equivalentes à direção [abccf] pela simetria da rede cristalina. [0031] Em certas realizações, a profundidade 158 dos atributos de vala pode ser selecionada para fornecer o melhor meio termo entre a resistência de estado ligado (por exemplo, Rds(ligado)) e a capacidade de bloqueio (por exemplo, tensão de bloqueio (BV)). Isto é, se a profundidade 158 da vala é grande o suficiente, então os atributos de vala 56 podem consumir uma porção substancial da espessura 160 da camada de desvio 16, que pode impedir a capacidade de bloqueio do dispositivo MOSFET 50. Por outro lado, se a espessura 160 da camada de desvio 16 é suficientemente grande para acomodar atributos de vala 56 mais profundos sem impedir a capacidade de bloqueio do dispositivo MOSFET 50, a resistência de estado ligado, Rds(ligado), do dispositivo MOSFET 50 pode ser maior devido à resistência aumentada de uma camada de desvio 16 mais espessa. Dessa forma, em certas realizações, a profundidade 158 dos atributos de vala 56 pode ser menor que ou igual a aproximadamente 10% da espessura 160 da camada de desvio 16, que pode fornecer resistência de estado ligado suficientemente baixa (por exemplo, Rds(ligado)) enquanto mantêm uma capacidade de bloqueio adequada. Como um adendo, deve também ser notado que embora o MOSFET vertical 50 possa ser implantado com dimensões e/ou concentrações de dopante particulares, conforme discutido acima e abaixo, o LMOSFET 60 da Figura 4 pode, em certas realizações, ser implantado com o uso de uma variedade mais ampla de dimensões (por exemplo, qualquer profundidade de vala 158 razoável) e/ou concentrações de dopante. [0032] Conforme ilustrado na Figura 11, outras abordagens podem ser utilizadas para habilitar atributos de vala 56 mais profundos (por e-xemplo, atributos de vala 56 com maior profundidade 158). Por exemplo, a figura 11 ilustra um dispositivo MOSFET 170, que é uma realização do dispositivo MOSFET 50 ilustrado na Figura 10 que tem atributos de vala 56 mais profundos (por exemplo, um valor maior para a razão da profundidade 158 dos atributos de vala 56 para a espessura 160 da camada de desvio 16). Ademais, o dispositivo MOSFET 170 atinge esses atributos de vala 56 mais profundos sem buscar um meio termo entre a resistência de estado ligado, Rds(ligado), e a capacidade de bloqueio. Para a realização ilustrada, atributos de vala 56 mais profundos são realizados ao fabricar uma região dopada 172 (por exemplo, com o uso de implantação de dopante ou crescimento epitaxial) dentro de cada atributo de pico 54 (por exemplo, entre cada atributo de vala 56) do dispositivo MOSFET 170 antes da formação da vala. Pode ser percebido que o escudo de campo elétrico fornecido pela geometria não plana (por exemplo, o perfil de dispositivo de onda triangular 52 do dispositivo MOSFET 170) pode habilitar maior dopagem nas regiões 172 (por exemplo, em relação à concentração de dopante na camada de desvio 16) sem afetar negativamente o desempenho de bloqueio do dispositivo MOSFET 170. [0033] Por exemplo, em certas realizações, a concentração de dopante (por exemplo, em unidades de centímetros cúbicos invertidos (1/cm3)) nas regiões 172 podem ser determinadas com base em carga crítica, Qcr, que pode ser calculada pela fórmula: Qcr= Ε0*ε; em que Ecéo campo elétrico máximo que o semicondutor pode suportar antes de colapso, e em que ε é a per-míssividade absoluta do material semicondutor (por exemplo, 2x1013 cm-2 para SiC). Em conformidade, em certas realizações, a concentração de dopante pode ser menor que, ou igual a, aproximadamente: duas vezes a carga crítica (por exemplo, 2Qcr) dividida pela distância 155 (por exemplo, a largura dos atributos de pico 54, a distância entre regiões de cavidade que repousam ao longo das paredes laterais dos atributos de pico 54), conforme ilustrado na Figura 11. Em certas realizações, já que a distância 155 pode variar com a profundidade de vala 158, a concentração de dopagem, N, entre as regiões de cavidade pode, em conformidade, variar com base na relação: N < 2Qc/(distância 155). Em conformidade, pode ser percebido que, em certas realizações, ao utilizar as dimensões particulares do dispositivo MOSFET (por exemplo, distâncias 150, 154, 156, 158, 160, e ângulo 152) e dopagem (por exemplo, na camada de desvio 16 e as regiões dopadas 172) durante a fabricação, atributos de vala 56 mais profundos podem ser atingidos, o que pode habilitar resistência de dispositivo reduzida (por exemplo, resistência de canal diminuída) sem sacrificar a capacidade de bloqueio do dispositivo. [0034] As Figuras 12 é uma vista em corte transversal da realização do dispositivo MOSFET 70 ilustrada na Figura 5, tomada ao longo da linha 12-12. Em conformidade, o dispositivo MOSFET 70 ilustrado na Figura 12 inclui atributos discutidos acima (por exemplo, o contato de drenagem 12, o substrato 14, a camada de desvio 16, cavidade p 18, região n+ (não mostrado), camada dielétrica 24, e porta 26). Ademais, A Figura 12 ilustra um perfil de dispositivo de onda quadrada 72, que inclui picos retangulares 74 e as valas retangulares 76. Para facilitar a discussão de várias dimensões do perfil de dispositivo 72, a Figura 12 inclui linhas verticais tracejadas 182 e 184, que são geralmente perpendiculares em relação à face de fundo ou contato de drenagem 12 do dispositivo MOSFET 70. Para facilitar adicionalmente a discussão, a Figura 12 também inclui linhas verticais pontilhadas 186 e 188 (por exemplo, paralelas à face de fundo ou ao contato de drenagem 12 do MOSFET 70), sendo que cada uma respectivamente passa ao longo e se estende a partir de interfaces horizontais entre a cavidade p 18 e a camada dielétrica 24. [0035] As linhas tracejadas 182 e 184 ilustradas na Figura 12 define uma distância 190, que pode ser chamada de inclinação ou comprimento de onda do perfil de dispositivo de onda quadrada 72. Isto é, no decorrer da distância 190 certos componentes do dispositivo MOSFET 70 (por exemplo, a camada de desvio 16, a região de cavidade p 18, a região n+ (não mostrada), o dielétrico de porta 24, e a porta 26) podem transitar através de um ciclo completo a partir de um atributo de pico 74 (por exemplo, um máximo local), através de um atributo de vala 76 (por exemplo, um mínimo local), e de volta para outro atributo de pico 74. Adicionalmente, a Figura 12 ilustra um ângulo 192 do perfil de dispositivo de onda quadrada 72, que é ilustrado por se estender entre a cavidade p 18 e a linha vertical tracejada 142, e pode ser aproximadamente 90°. Pode ser percebido que, em certas realizações, o ângulo 192 pode ser maior que 90°, o que fornece um projeto de vala trapezoidai. A Figura 12 também ilustra a distância 194, que se estende entre as linhas pontilhadas 186 e 188 e é geralmente indicativo da profundidade de vala para o perfil de dispositi- vo de onda quadrada 72. Deve ser percebido que a profundidade 194 dos atributos de vala 76 geralmente corresponde a uma altura 194 dos atributos de pico intervenientes 74 e, em conformidade, a profundidade de vala e a altura de pico podem ser usadas no presente documento de modo intercambiável. Pode ser percebido que o formato particular do perfil de dispositivo de onda quadrada 72 pode depender, pelo menos em parte, da distância 190, do ângulo 192, e/ou da distância 194. Pode também ser percebido que, em comparação com o dispositivo MOSFET plano 10 ilustrado na Figura 1, o dispositivo MOSFET 70 ilustrado na Figura 12 geralmente fornece um aumento na periferia do canal de condução (por exemplo, uma largura aumentada da região de canal 28) de a-proximadamente: (2a+b)Ib, em que a é a distância 194 e b ê a distância 190. [0036] Adicionalmente, em certas realizações, o dispositivo MOSFET 70 ilustrado na Figura 12 pode ter certas dimensões. Por exemplo, em certas realizações, a distância 190 (por exemplo, o comprimento de onda ou inclinação do perfil de dispositivo de onda quadrada 72) pode maior que, ou igual a, aproximadamente duas vezes a soma da profundidade 196 da cavidade p 18 e da região de exaustão. Ademais, em certas realizações, os atributos de vala 76 podem ser orientados ao longo de uma direção <1120> ou <iioo> do cristal SiC tais que a região de canal 28 do dispositivo possa repousar em um plano (1120) 96 ou em um plano (1100) 94 (conforme ilustrado na Figura 7) de um substrato SiC hexagonal para fornecer uma mobilidade de canal de inversão mais alta e uma menor resistência total de estado ligado.

[0037] Em certas realizações, a profundidade de vala 194 pode ser selecionada para fornecer o melhor meio termo entre a resistência de estado ligado, Rds(ligado), e a capacidade de bloqueio. Isto é, se a profundidade de vala 194 é grande o suficiente, então os atributos de vala 76 podem consumir uma porção substancial de espessura 198 da camada de desvio 16, que pode impedir a capacidade de bloqueio (por exemplo, BV) do dispositivo MOSFET 70. Por outro lado, se a espessura 198 da camada de desvio 16 é suficientemente grande para acomodar uma cavidade p 18 mais profunda sem impedir a capacidade de bloqueio do dispositivo MOSFET 70, a resistência de estado ligado, Rds(ligado), do dispositivo MOSFET 70 pode ser maior devido à resistência aumentada de uma camada de desvio 16 mais espessa. Dessa forma, em certas realizações, a profundidade 196 da cavidade p 18 pode ser menor que ou igual a aproximadamente 10% da espessura 198 da camada de desvio 16, que pode fornecer resistência de estado ligado adequadamente baixa enquanto mantêm uma capacidade de bloqueio adequada. [0038] Conforme ilustrado na Figura 13, outras abordagens podem ser utilizadas para habilitar atributos retangulares de vala 76 mais profundos (por exemplo, cavidades p 18 com maior profundidade 196). Por exemplo, a figura 13 ilustra um dispositivo MOSFET 200, que é uma realização do dispositivo MOSFET 70 ilustrado na Figura 12 que tem atributos retangulares de vala 76 mais profundos (por exemplo, um valor maior para a razão da profundidade 196 da cavidade p para a espessura 198 da camada de desvio 16). Ademais, o dispositivo MOSFET 200 atinge esses atributos de vala 76 mais profundos sem buscar um meio termo entre resistência de estado ligado e capacidade de bloqueio. Isto é, para a realização ilustrada, os atributos de vala 76 mais profundos (por exemplo, uma cavidade p 18 que se estende de forma mais profunda na camada de desvio 16) são realizados ao fabricar uma região dopada 202 dentro de cada atributo de pico retangular 74 (por exemplo, entre cada atributo de vala retangular 76) do dispositivo MOSFET 200 (por exemplo, antes da formação da vala). Pode ser percebido que o escudo de campo elétrico fornecido pela geometria não plana (por exemplo, o perfil de dispositivo de onda quadrada 72 do dispositivo MOSFET 200) pode habilitar maior dopagem nas regiões 202 (em relação à concentração de dopante na camada de desvio 16) sem afetar negativamente o desempenho do dispositivo MOSFET 200. Por exemplo, em certas realizações, a concentração de dopante (por exemplo, em unidades de centímetro cúbico (cm"3)) nas regiões 202 pode ser determinada com base em carga crítica, Qcr, que pode ser calculada pela fórmula: Qcr= Ε0*ε; em que Ec é o campo elétrico máximo que o semicondutor pode suportar antes do colapso, e em que ε é a permissividade absoluta do material semicondutor (por e-xemplo, 1x1013 cm'2 para SiC). Em conformidade, em certas realizações, a concentração de dopante pode ser menor que, ou igual a, aproximadamente: duas vezes a carga crítica (por exemplo, 2Qcr) dividida pela distância 187 (por exemplo, a largura dos atributos de pico 74, a distância entre as regiões de cavidade que repousam nas paredes laterais dos atributos de pico 74), conforme ilustrado na Figura 12. Em conformidade, pode ser percebido que, em certas realizações, ao utilizar as dimensões particulares de dispositivo MOSFET (por exemplo, distâncias 190, 194, 196, 198, e ângulo 192) e dopagem (por exemplo, na camada de desvio 16 e nas regiões dopadas 202) durante a fabricação, atributos retangulares de vala 76 mais profundos podem ser atingidos, o que pode habilitar uma resistência de dispositivo reduzida (por exemplo, um aumento na mobilidade de canal, uma resistência de estado ligado reduzida) sem sacrificar a capacidade de bloqueio do dispositivo. [0039] Deveria também ser percebido que a abordagem exposta acima é também aplicável a estruturas celulares (por exemplo, triangular, quadrada, de colmeia, e assim por diante). Por exemplo, a figura 14 ilustra a vista aérea de um projeto celular hexagonal 210, que inclui um exemplo de área ativas MOSFET 212 alinhadas com os eixos geométricos cristalográficos SiC 214 ilustrados de um substrato SiC. Durante a fabricação dos dispositivos MOSFET 212 ilustrados, a orientação hexagonal da estrutura do cristal SiC (discutida acima a respeito da Figura 7) pode habilitar a fabricação simultânea de atributos de vala idênticos (indicados pelas linhas 216) que são cada um orientado em diferentes direções (por exemplo, em relação aos eixos geométricos 214) e, ao mesmo tempo, perpendiculares à periferia de canal com paredes laterais de vala em repouso ao longo de planos cristalográficos específicos (por exemplo, um plano (0338), ou um plano (1120), ou um plano (1100)). Pode ser percebido que o projeto celular hexagonal 210 ilustrado da Figura 14 é axialmente simétrico e, em conformidade, cada um dos atributos de vala 216 irá fornecer a mesma mobilidade de canal. Por exemplo, em certas realizações, os atributos de vala 216 pode ser atributos de vala similares em estrutura aos atributos de vala 56, 76, e 86 discutidos acima nas Figuras 3 a 6 e 10 a 13. A título de e-xemplo específico, em certas realizações, os atributos de vala 216 podem, cada um, ser atributos retangulares de vala (por exemplo, similares aos atributos de vala 76 ilustrados nas Figuras 12 e 13) e podem adicionalmente ser orientados ou alinhados ao longo de um plano (1120) 96 de um substrato hexagonal SiC (por exemplo, conforme ilustrado na Figura 7). conforme exposto em detalhes acima, esses atributos de vala 216 podem aumentar a área de superfície e a largura de canal de cada um dos dispositivos MOSFET 212 e, em conformidade, fornecem mobilidade de canal de inversão mais alta e menor resistência de estado ligado. [0040] Efeitos técnicos da presente abordagem incluem reduzir a resistência de dispositivo em dispositivos semicondutores (por exemplo, MOS-FETs, IGBTs, e outros dispositivos semicondutores adequados). Presentes realizações incluem dispositivos semicondutores não planos (por exemplo, dispositivos SiC) que fornecem uma área de superfície aumentada por dispositivo e largura de canal aumentada (por exemplo, uma periferia de canal aumentada), que habilita a produção de dispositivos SiC de menor resistência. As realizações de dispositivo reveladas fornecem uma área eficaz aumentada de superfície por área de núcleo que, em adição a reduzir a resistência de canal, pode diminuir uma ou mais resistências de contato ao aumentar a área de contato nas interfaces na estrutura do dispositivo SiC. Ademais, essa abordagem é também aplicável a projetos celulares de dispositivo SiC, como estruturas de colmeia, para aprimorar condução de canal e/ou reduzir a resistência de estado ligado. [0041] Esta descrição escrita usa exemplos para revelar a invenção, incluindo melhor modo, e também para possibilitar qualquer pessoa versada na técnica de colocar a invenção em prática, inclusive fazer e usar quaisquer dispositivos ou sistemas e aplicar quaisquer métodos incorporados. O escopo patenteável da invenção é definido pelas reivindicações e pode incluir outros exemplos que ocorram àqueles versados na técnica. Tais outros exemplos destinam-se a estar dentro do escopo das reivindicações caso tiverem elementos estruturais que não difiram da linguagem literal das reivindicações, ou caso incluam elementos estruturais equivalentes com diferenças insubstanciais da linguagem literal das reivindicações.

Claims

1. DISPOSITIVO SEMICONDUTOR, caracterizado pelo fato de que compreende: uma camada de desvio de carboneto de silício (SiC) disposta em um substrato SiC orientado (0001), em que a camada de desvio de SiC compreende uma superfície não plana que compreende uma pluralidade de atributos em repetição que são orientados paralelamente a um comprimento de um canal do dispositivo semicondutor, e em que o canal é disposto em um plano cristalográfico particular da camada de desvio de SiC,

2. DISPOSITIVO, de acordo com a reivindicação 1, caracterizado pelo fato de que compreende adicionalmente uma região de cavidade não plana disposta de modo conformai ao longo de pelo menos uma porção da superfície não plana da camada de desvio de SiC.

3. DISPOSITIVO, de acordo com a reivindicação 2, caracterizado pelo fato de quea profundidade dos atributos em repetição é menor que ou igual a aproximadamente 10% de uma espessura da camada de desvio de SiC.

4. DISPOSITIVO, de acordo com a reivindicação 2, caracterizado pelo fato de que compreende adicionalmente: uma camada dielétrica não plana disposta de modo conformai sobre pelo menos uma porção da camada de desvio de SiC e uma porção da região de cavidade; e uma porta não plana disposta de modo conformai sobre pelo menos uma porção da camada dielétrica não plana.

5. DISPOSITIVO, de acordo com a reivindicação 1, caracterizado pelo fato de queos atributos em repetição compreendem atributos de pico triangulares.

6. DISPOSITIVO, de acordo com a reivindicação 5, caracteri- zado pelo fato de queos atributos de pico triangulares em repetição fornecem um aumento em uma largura do canal igual a aproximadamente 2a/b, em que a é um comprimento de um lado dos atributos de pico em repetição triangulares, e em que b é um comprimento de uma base dos atributos de pico triangulares em repetição ou uma inclinação dos atributos de pico em repetição triangulares.

7. DISPOSITIVO, de acordo com a reivindicação 5, caracterizado pelo fato de queo plano cristalográfico é um plano {0338} da camada de desvio de SiC.

8. DISPOSITIVO, de acordo com a reivindicação 1, caracterizado pelo fato de queos atributos em repetição compreendem atributos de pico retangulares.

9. DISPOSITIVO, de acordo com a reivindicação 8, caracterizado pelo fato de queos atributos de pico em repetição retangulares fornecem um aumento em uma largura do canal igual a aproximadamente (2a+b)/b, em que a é uma altura dos atributos de pico em repetição retangulares, e em que b é uma inclinação dos atributos de pico em repetição retangulares.

10.DISPOSITIVO, de acordo com a reivindicação 8, caracterizado pelo fato de queo plano cristalográfico é um plano {1120} da camada de desvio de SiC.

11.DISPOSITIVO, de acordo com a reivindicação 8, caracterizado pelo fato de queo plano cristalográfico é um plano {noa} da camada de desvio de SiC.

12.DISPOSITIVO, de acordo com a reivindicação 1, caracterizado pelo fato de quecada atributo da pluralidade de atributos em repetição tem uma concentração de dopante que é maior que uma concentração de do-pante em um restante da camada de desvio de SiC.

13.DISPOSITIVO, de acordo com a reivindicação 12, caracte- rizado pelo fato de quea concentração de dopante nos atributos em repetição é menor que, ou igual a, aproximadamente duas vezes a carga crítica da camada de desvio de SiC dividida por uma largura dos atributos em repetição.

14.DISPOSITIVO, de acordo com a reivindicação 1, caracterizado pelo fato de queo dispositivo semicondutor é um dispositivo semicondutor celular que tem um projeto celular triangular, quadrado ou de colmeia.

15.DISPOSITIVO, de acordo com a reivindicação 14, caracterizado pelo fato de queo dispositivo semicondutor é um dispositivo semicondutor celular que tem um projeto celular de colmeia, e em que o canal é alinhado ao longo de um plano {1120} da camada de desvio de SiC.