JPH0575121A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0575121A JPH0575121A JP3237503A JP23750391A JPH0575121A JP H0575121 A JPH0575121 A JP H0575121A JP 3237503 A JP3237503 A JP 3237503A JP 23750391 A JP23750391 A JP 23750391A JP H0575121 A JPH0575121 A JP H0575121A
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- channel
- channel region
- gate electrode
- transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の構造、特にＭＯＳトランジスタ
のチャネル領域の構造にに関し、トランジスタ領域の拡
大を伴わずに駆動能力を増大させる構造の提供を目的と
する。 【構成】 半導体基板１と、該半導体基板１面にチャネ
ル領域７を隔てて形成されたソース領域６とドレイン領
域、及び該チャネル領域７上にゲート絶縁膜４を介して
設けられたゲート電極５を有し、該チャネル領域７の上
面が、チャネル長方向に延在する凹部と凸部を交互に有
するチャネル幅方向10に沿った矩形波形状又は三角波形
状等の波形形状を有し、該波形形状のチャネル領域７上
に、均一な厚さのゲート絶縁膜４を介し、底面が該波形
形状のチャネル領域７面に添いチャネル幅10の方向に延
在するゲート電極５が配設された構成を有する。
のチャネル領域の構造にに関し、トランジスタ領域の拡
大を伴わずに駆動能力を増大させる構造の提供を目的と
する。 【構成】 半導体基板１と、該半導体基板１面にチャネ
ル領域７を隔てて形成されたソース領域６とドレイン領
域、及び該チャネル領域７上にゲート絶縁膜４を介して
設けられたゲート電極５を有し、該チャネル領域７の上
面が、チャネル長方向に延在する凹部と凸部を交互に有
するチャネル幅方向10に沿った矩形波形状又は三角波形
状等の波形形状を有し、該波形形状のチャネル領域７上
に、均一な厚さのゲート絶縁膜４を介し、底面が該波形
形状のチャネル領域７面に添いチャネル幅10の方向に延
在するゲート電極５が配設された構成を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の構造、特に
ＭＯＳトランジスタのチャネル領域の構造に関する。
ＭＯＳトランジスタのチャネル領域の構造に関する。
【０００２】近時、ＭＯＳ型半導体集積回路の高集積化
に伴い、これを構成するＭＯＳトランジスタは大幅に縮
小されてきている。一方、半導体集積回路の多機能化に
伴って、ＭＯＳトランジスタの駆動能力の向上が望まれ
ている。そこで、素子面積が小さく、且つ駆動能力の大
きいＭＯＳトランジスタの必要性が高まっている。
に伴い、これを構成するＭＯＳトランジスタは大幅に縮
小されてきている。一方、半導体集積回路の多機能化に
伴って、ＭＯＳトランジスタの駆動能力の向上が望まれ
ている。そこで、素子面積が小さく、且つ駆動能力の大
きいＭＯＳトランジスタの必要性が高まっている。
【０００３】
【従来の技術】図６は従来のＭＯＳトランジスタの模式
図で、(a) は平面図、(b) はＡ−Ａ矢視断面図、(c) は
Ｂ−Ｂ矢視断面図である。
図で、(a) は平面図、(b) はＡ−Ａ矢視断面図、(c) は
Ｂ−Ｂ矢視断面図である。
【０００４】図において、51はシリコン(Si)基板、52は
トランジスタ領域、53はフィールド酸化膜、54はゲート
酸化膜、55はゲート電極、56S はソース領域、56D はド
レイン領域、57はチャネル領域、61は層間絶縁膜、62S
、62D はコンタクト窓、63Sはソース配線、63D はドレ
イン配線、 WT はトランジスタ幅、 WC は実効チャネル
幅、 LG はゲート長を示す。
トランジスタ領域、53はフィールド酸化膜、54はゲート
酸化膜、55はゲート電極、56S はソース領域、56D はド
レイン領域、57はチャネル領域、61は層間絶縁膜、62S
、62D はコンタクト窓、63Sはソース配線、63D はドレ
イン配線、 WT はトランジスタ幅、 WC は実効チャネル
幅、 LG はゲート長を示す。
【０００５】この図に示すように従来のＭＯＳトランジ
スタは、チャネル領域57面は平面状を有し、ゲート電極
55も直線状に形成されていた。従って、前述のように高
集積化によりトランジスタが縮小され、トランジスタ幅
WT （実効チャネル幅 WC ）が縮小された際には、トラ
ンジスタの駆動電流が減少し、抵抗の低い外部負荷を駆
動することが困難になる。
スタは、チャネル領域57面は平面状を有し、ゲート電極
55も直線状に形成されていた。従って、前述のように高
集積化によりトランジスタが縮小され、トランジスタ幅
WT （実効チャネル幅 WC ）が縮小された際には、トラ
ンジスタの駆動電流が減少し、抵抗の低い外部負荷を駆
動することが困難になる。
【０００６】そこで従来は、ＭＯＳトランジスタの駆動
能力を高めるために、図７の模式平面図に示すように、
(a) のチャネル幅拡大構造（実効チャネル幅 WC ＝ WC1
＋ W C2 となる）、(b) のゲート屈曲構造（実効チャネ
ル幅は WC ≒ WC1＋ WC2＋ W C3＋ WC4 に近づく）、
(c) の並列ゲート構造（ゲートＧに挟まれた領域を例え
ばソース領域Ｓとし、ゲートＧの両外側領域をドレイン
領域Ｄとし、実効チャネル幅は WC ＝ WC1×２ とな
る）等が用いられていた。
能力を高めるために、図７の模式平面図に示すように、
(a) のチャネル幅拡大構造（実効チャネル幅 WC ＝ WC1
＋ W C2 となる）、(b) のゲート屈曲構造（実効チャネ
ル幅は WC ≒ WC1＋ WC2＋ W C3＋ WC4 に近づく）、
(c) の並列ゲート構造（ゲートＧに挟まれた領域を例え
ばソース領域Ｓとし、ゲートＧの両外側領域をドレイン
領域Ｄとし、実効チャネル幅は WC ＝ WC1×２ とな
る）等が用いられていた。
【０００７】
【発明が解決しようとする課題】しかし、(a) のチャネ
ル幅拡大構造ではチャネル幅 WC 方向のトランジスタ領
域の幅 WT1が大きくなり、(b) のゲート屈曲構造におい
てはゲート長 LG 方向のトランジスタ領域の幅 WT2が大
きくなり、また(c) の並列ゲート構造においてもゲート
長 LG 方向のトランジスタ領域の幅 WT2が大きくなっ
て、上記何れの構造を用いた際にもトランジスタ領域が
拡大して、集積度の向上が妨げられるという問題があっ
た。
ル幅拡大構造ではチャネル幅 WC 方向のトランジスタ領
域の幅 WT1が大きくなり、(b) のゲート屈曲構造におい
てはゲート長 LG 方向のトランジスタ領域の幅 WT2が大
きくなり、また(c) の並列ゲート構造においてもゲート
長 LG 方向のトランジスタ領域の幅 WT2が大きくなっ
て、上記何れの構造を用いた際にもトランジスタ領域が
拡大して、集積度の向上が妨げられるという問題があっ
た。
【０００８】そこで本発明はトランジスタ領域の拡大を
伴わずに駆動能力の増大が図れるＭＯＳトランジスタの
構造を提供することを目的とする。
伴わずに駆動能力の増大が図れるＭＯＳトランジスタの
構造を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題の解決は、半導
体基板と、該半導体基板面にチャネル領域を隔てて形成
されたソース領域とドレイン領域、及び該チャネル領域
上にゲート絶縁膜を介して設けられたゲート電極を有
し、該チャネル領域の上面が、チャネル長方向に延在す
る凹部と凸部を交互に有するチャネル幅方向に沿った矩
形波形状又は三角波形状等の波形形状を有し、該波形形
状のチャネル領域上に、均一な厚さのゲート絶縁膜を介
し、底面が該波形形状のチャネル領域面に添いチャネル
幅の方向に延在するゲート電極が配設されている本発明
による半導体装置により達成される。
体基板と、該半導体基板面にチャネル領域を隔てて形成
されたソース領域とドレイン領域、及び該チャネル領域
上にゲート絶縁膜を介して設けられたゲート電極を有
し、該チャネル領域の上面が、チャネル長方向に延在す
る凹部と凸部を交互に有するチャネル幅方向に沿った矩
形波形状又は三角波形状等の波形形状を有し、該波形形
状のチャネル領域上に、均一な厚さのゲート絶縁膜を介
し、底面が該波形形状のチャネル領域面に添いチャネル
幅の方向に延在するゲート電極が配設されている本発明
による半導体装置により達成される。
【００１０】
【作用】図１は本発明の原理説明用の要部断面図で、図
中、１は半導体基板、２はトランジスタ領域、３はフィ
ールド酸化膜、４はゲート酸化膜、５はゲート電極、６
は当該断面の奥にあるソース若しくはドレイン領域、７
はチャネル領域、８は矩形状溝、９はＶ字状溝、10はチ
ャネル幅方向（ゲート電極延在方向）、 WT はトランジ
スタ幅を示す。
中、１は半導体基板、２はトランジスタ領域、３はフィ
ールド酸化膜、４はゲート酸化膜、５はゲート電極、６
は当該断面の奥にあるソース若しくはドレイン領域、７
はチャネル領域、８は矩形状溝、９はＶ字状溝、10はチ
ャネル幅方向（ゲート電極延在方向）、 WT はトランジ
スタ幅を示す。
【００１１】本発明に係るＭＯＳトランジスタの一構造
(a) においては、ゲート電極５下部のチャネル領域７
に、チャネル幅方向10（ゲート電極５の延在方向）に直
交する複数本の矩形状溝８が設けられて、チャネル領域
７がチャネル幅方向10に沿った矩形波形状面に形成さ
れ、この矩形波形状を有するチャネル領域７面に均一な
厚さのゲート酸化膜４が形成され、このチャネル領域７
上に前記ゲート酸化膜４を介し、底面が矩形波形状のチ
ャネル領域７面に添うゲート電極５がチャネル幅方向10
に沿って延在配設される。
(a) においては、ゲート電極５下部のチャネル領域７
に、チャネル幅方向10（ゲート電極５の延在方向）に直
交する複数本の矩形状溝８が設けられて、チャネル領域
７がチャネル幅方向10に沿った矩形波形状面に形成さ
れ、この矩形波形状を有するチャネル領域７面に均一な
厚さのゲート酸化膜４が形成され、このチャネル領域７
上に前記ゲート酸化膜４を介し、底面が矩形波形状のチ
ャネル領域７面に添うゲート電極５がチャネル幅方向10
に沿って延在配設される。
【００１２】この構造においては、同一トランジスタ幅
WT を有するＭＯＳトランジスタにおいて、実効チャネ
ル幅 WC ′が、チャネル領域が平面状を有し且つゲート
電極が直線状に配設される従来構造のチャネル幅 WC に
比べて、１式に示すように増大する。
WT を有するＭＯＳトランジスタにおいて、実効チャネ
ル幅 WC ′が、チャネル領域が平面状を有し且つゲート
電極が直線状に配設される従来構造のチャネル幅 WC に
比べて、１式に示すように増大する。
【００１３】 WC ′＝ WC ＋２D1×ｎ ・・・・・(1) D1 は矩形状溝の深さ、ｎは矩形状溝の本数 そして、矩形状溝８の幅と、矩形状溝８の深さとを等し
くとれば、実効チャネル幅 WC ′は従来構造の実効チャ
ネル幅 WC の約２倍になる。
くとれば、実効チャネル幅 WC ′は従来構造の実効チャ
ネル幅 WC の約２倍になる。
【００１４】また本発明に係るＭＯＳトランジスタの他
の構造においては、チャネル領域７に、ゲート電極５の
延在方向に直交する複数本のＶ字状溝９が設けられて、
チャネル領域７がチャネル幅方向10に沿った三角波形状
面に形成され、この三角波形状を有するチャネル領域７
面に均一な厚さのゲート酸化膜４が形成され、このチャ
ネル領域７上に前記ゲート酸化膜４を介し、底面が三角
波形状を有するチャネル領域７面に添うゲート電極５が
チャネル幅方向10に沿って延在配設される。
の構造においては、チャネル領域７に、ゲート電極５の
延在方向に直交する複数本のＶ字状溝９が設けられて、
チャネル領域７がチャネル幅方向10に沿った三角波形状
面に形成され、この三角波形状を有するチャネル領域７
面に均一な厚さのゲート酸化膜４が形成され、このチャ
ネル領域７上に前記ゲート酸化膜４を介し、底面が三角
波形状を有するチャネル領域７面に添うゲート電極５が
チャネル幅方向10に沿って延在配設される。
【００１５】この構造においては、実効チャネル幅
WC ″が、前記従来構造の実効チャネル幅 WC に比べ
て、２式に示すように増大する。 WC ″＝ WC ＋ (2B−A)×ｎ ・・・・ (2) A はＶ字状溝の幅、B はＶ字状溝の一辺の長さ そしてこの方法でも、従来の実効チャネル幅 WC の1.5
倍以上の実効チャネル幅 WC ″を容易に得ることができ
る。
WC ″が、前記従来構造の実効チャネル幅 WC に比べ
て、２式に示すように増大する。 WC ″＝ WC ＋ (2B−A)×ｎ ・・・・ (2) A はＶ字状溝の幅、B はＶ字状溝の一辺の長さ そしてこの方法でも、従来の実効チャネル幅 WC の1.5
倍以上の実効チャネル幅 WC ″を容易に得ることができ
る。
【００１６】従って、本発明によればトランジスタ幅を
チャネル幅方向及びチャネル長方向の何れへも拡大せず
に大幅な実効チャネル幅の拡大を図ることができる。
チャネル幅方向及びチャネル長方向の何れへも拡大せず
に大幅な実効チャネル幅の拡大を図ることができる。
【００１７】
【実施例】以下本発明を、製造方法に従って具体的に説
明する。図２は本発明の一実施例に係る製造工程平面
図、図３は同じく一実施例に係る製造工程Ａ−Ａ矢視断
面図、図４は同じく一実施例に係る製造工程Ｂ−Ｂ矢視
断面図、図５は本発明の他の実施例に係る製造工程断面
図である。全図を通じ同一対象物は同一符合で示す。
明する。図２は本発明の一実施例に係る製造工程平面
図、図３は同じく一実施例に係る製造工程Ａ−Ａ矢視断
面図、図４は同じく一実施例に係る製造工程Ｂ−Ｂ矢視
断面図、図５は本発明の他の実施例に係る製造工程断面
図である。全図を通じ同一対象物は同一符合で示す。
【００１８】図２(a) 、図３(a) 、図４(a) 参照 本発明に係る矩形波形状チャネル領域面を有する高駆動
能力ＭＯＳトランジスタを形成するに際しては、例えば
ｐ型Si基板11上に周知の方法でトランジスタ領域12を画
定するフィールド酸化膜13を形成した後、周知のエッチ
ング手段に異方性ドライエッチング技術を用いるフォト
リソグラフィ手段により、前記トランジスタ領域12のゲ
ート電極が配設される領域に、ゲート電極の延在方向に
直交する向きにゲート長（チャネル長）に位置合わせ余
裕を見込んだ長さ L1 を有し、且つチャネル幅方向に W
1 の幅を有する深さ D1 の複数本の矩形状溝18を例えば
溝幅 W1 と等しい P1 の間隔で形成する。ここで、ゲー
ト電極配設面はゲート電極延在方向（チャネル幅方向）
に沿った矩形波形状面になる。
能力ＭＯＳトランジスタを形成するに際しては、例えば
ｐ型Si基板11上に周知の方法でトランジスタ領域12を画
定するフィールド酸化膜13を形成した後、周知のエッチ
ング手段に異方性ドライエッチング技術を用いるフォト
リソグラフィ手段により、前記トランジスタ領域12のゲ
ート電極が配設される領域に、ゲート電極の延在方向に
直交する向きにゲート長（チャネル長）に位置合わせ余
裕を見込んだ長さ L1 を有し、且つチャネル幅方向に W
1 の幅を有する深さ D1 の複数本の矩形状溝18を例えば
溝幅 W1 と等しい P1 の間隔で形成する。ここで、ゲー
ト電極配設面はゲート電極延在方向（チャネル幅方向）
に沿った矩形波形状面になる。
【００１９】図２(b) 、図３(b) 、図４(b) 参照 次いで、通常通り前記矩形状溝18の内面を含むトランジ
スタ領域12上に熱酸化によりゲート酸化膜14を形成し、
次いで通常通り気相成長、パターニングの工程を経て、
前記複数の矩形状溝18の形成されている矩形波形状面上
に矩形状溝18の列に沿って、所定の幅（ゲート長 LG1）
を有する例えばｎ+ 型ポリSiゲート電極15を形成する。
ここで、ゲート電極15の底面は図示のように、ゲート酸
化膜14を介し矩形波形状面に添って形成される。
スタ領域12上に熱酸化によりゲート酸化膜14を形成し、
次いで通常通り気相成長、パターニングの工程を経て、
前記複数の矩形状溝18の形成されている矩形波形状面上
に矩形状溝18の列に沿って、所定の幅（ゲート長 LG1）
を有する例えばｎ+ 型ポリSiゲート電極15を形成する。
ここで、ゲート電極15の底面は図示のように、ゲート酸
化膜14を介し矩形波形状面に添って形成される。
【００２０】図２(c) 、図３(c) 、図４(c) 参照 次いで、上記ゲート電極15をマスクにしトランジスタ領
域12内に、基板を回転しながら斜め注入手段により砒素
(As)をイオン注入し、このトランジスタ領域12に前記矩
形波状面を含むトランジスタ領域面に沿って所定の深さ
のｎ+ 型ソース領域16S 及びｎ+ 型ドレイン領域16D を
形成する。ここで、ゲート電極15の下部は矩形波形状面
を有するチャネル領域17になる。
域12内に、基板を回転しながら斜め注入手段により砒素
(As)をイオン注入し、このトランジスタ領域12に前記矩
形波状面を含むトランジスタ領域面に沿って所定の深さ
のｎ+ 型ソース領域16S 及びｎ+ 型ドレイン領域16D を
形成する。ここで、ゲート電極15の下部は矩形波形状面
を有するチャネル領域17になる。
【００２１】図２(d) 、図３(d) 、図４(d) 参照 以後、通常通り、上記基板上に層間絶縁膜21を形成し、
この層間絶縁膜21にソース領域16S を表出するコンタク
ト窓22S とドレイン領域16D を表出するコンタクト窓22
D を形成し、それぞれのコンタクト窓上にAl等からなる
ソース配線23Sとドレイン配線23D を形成し、本発明に
係る上面が矩形波形状のチャネル領域17を有する高駆動
能力ＭＯＳトランジスタは完成する。
この層間絶縁膜21にソース領域16S を表出するコンタク
ト窓22S とドレイン領域16D を表出するコンタクト窓22
D を形成し、それぞれのコンタクト窓上にAl等からなる
ソース配線23Sとドレイン配線23D を形成し、本発明に
係る上面が矩形波形状のチャネル領域17を有する高駆動
能力ＭＯＳトランジスタは完成する。
【００２２】なお、上記矩形波形状チャネル領域を有す
る構成において、矩形状溝の幅、深さ及び間隔は例えば
１μｍ程度に形成され、ソース及びドレイン領域の深さ
は例えば 0.3μｍ程度に形成される。従ってこの構造を
有するＭＯＳトランジスタにおいては、矩形状溝とその
間隔部からなる１ピッチにおけるチャネル幅は従来に比
べ約２倍になり、同一専有面積で従来のＭＯＳトランジ
スタの約２倍の駆動能力が得られる。
る構成において、矩形状溝の幅、深さ及び間隔は例えば
１μｍ程度に形成され、ソース及びドレイン領域の深さ
は例えば 0.3μｍ程度に形成される。従ってこの構造を
有するＭＯＳトランジスタにおいては、矩形状溝とその
間隔部からなる１ピッチにおけるチャネル幅は従来に比
べ約２倍になり、同一専有面積で従来のＭＯＳトランジ
スタの約２倍の駆動能力が得られる。
【００２３】図５(a) 参照 また、本発明に係る三角波形状チャネル領域面を有する
高駆動能力ＭＯＳトランジスタを形成するに際しては、
100面を有する例えばｐ型Si基板11上に周知の方法でト
ランジスタ領域12を画定するフィールド酸化膜13を形成
した後、通常のフォトプロセスにより、前記矩形状溝の
配設領域に対応する領域に例えば前記矩形溝に対応する
長さ(L1)、幅 W1 、間隔 P1 で複数の開孔24を有するレ
ジスト膜25を形成し、このレジスト膜25をマスクとし、
水酸化カリウム(KOH) 溶液による異方性のウェットエッ
チングを行い、前記矩形状溝形成領域に対応する領域
に、チャネル幅方向に直交し、例えば前記矩形状溝と同
様の長さL1（図示されず）及び幅 W1 を有しエッチング
角度で決定される所定の深さ D2 を有する複数本のＶ字
状溝19を前記矩形状溝と同様な間隔 P1 で形成する。こ
こで、ゲート電極配設面はゲート電極延在方向（チャネ
ル幅方向）に沿った三角波形状面になる。
高駆動能力ＭＯＳトランジスタを形成するに際しては、
100面を有する例えばｐ型Si基板11上に周知の方法でト
ランジスタ領域12を画定するフィールド酸化膜13を形成
した後、通常のフォトプロセスにより、前記矩形状溝の
配設領域に対応する領域に例えば前記矩形溝に対応する
長さ(L1)、幅 W1 、間隔 P1 で複数の開孔24を有するレ
ジスト膜25を形成し、このレジスト膜25をマスクとし、
水酸化カリウム(KOH) 溶液による異方性のウェットエッ
チングを行い、前記矩形状溝形成領域に対応する領域
に、チャネル幅方向に直交し、例えば前記矩形状溝と同
様の長さL1（図示されず）及び幅 W1 を有しエッチング
角度で決定される所定の深さ D2 を有する複数本のＶ字
状溝19を前記矩形状溝と同様な間隔 P1 で形成する。こ
こで、ゲート電極配設面はゲート電極延在方向（チャネ
ル幅方向）に沿った三角波形状面になる。
【００２４】図５(b) 参照 次いで、前記実施例同様に前記Ｖ字状溝19の内面を含む
トランジスタ領域12上にゲート酸化膜14を形成し、次い
で通常通り気相成長、パターニングの工程を経て、前記
複数のＶ字状溝19の形成されている三角波形状面上にＶ
字状溝19の列に沿って、所定の幅（ゲート長 LG1）を有
する例えばｎ+ 型ポリSiゲート電極15を形成する。ここ
で、ゲート電極15の底面は図示のように、ゲート酸化膜
14を介し三角波形状面に添って形成される。
トランジスタ領域12上にゲート酸化膜14を形成し、次い
で通常通り気相成長、パターニングの工程を経て、前記
複数のＶ字状溝19の形成されている三角波形状面上にＶ
字状溝19の列に沿って、所定の幅（ゲート長 LG1）を有
する例えばｎ+ 型ポリSiゲート電極15を形成する。ここ
で、ゲート電極15の底面は図示のように、ゲート酸化膜
14を介し三角波形状面に添って形成される。
【００２５】図５(c) 参照 次いで前記実施例同様に、ゲート電極15をマスクにしト
ランジスタ領域12内に、基板を回転しながら斜め注入手
段により砒素(As)をイオン注入し、このトランジスタ領
域12に前記三角波形状面を含むトランジスタ領域12面に
沿って所定の深さのｎ+ 型ソース領域16S 及び図示され
ないｎ+ 型ドレイン領域16D を形成する。ここでゲート
電極15の下部は三角波形状面を有するチャネル領域17に
なる。
ランジスタ領域12内に、基板を回転しながら斜め注入手
段により砒素(As)をイオン注入し、このトランジスタ領
域12に前記三角波形状面を含むトランジスタ領域12面に
沿って所定の深さのｎ+ 型ソース領域16S 及び図示され
ないｎ+ 型ドレイン領域16D を形成する。ここでゲート
電極15の下部は三角波形状面を有するチャネル領域17に
なる。
【００２６】そして以後、図示しないが、前記実施例同
様の工程を経て、本発明に係る上面が三角波形状のチャ
ネル領域17面を有する高駆動能力ＭＯＳトランジスタが
完成する。
様の工程を経て、本発明に係る上面が三角波形状のチャ
ネル領域17面を有する高駆動能力ＭＯＳトランジスタが
完成する。
【００２７】なお、上記上面が三角波形状チャネル領域
を有する構成において、Ｖ字状溝の幅及び間隔は例えば
１μｍ程度、深さ 0.7μｍ（斜辺長約１μｍ）程度に形
成され、ソース及びドレイン領域の深さは例えば 0.3μ
ｍ程度に形成される。従って、この構造のＭＯＳトラン
ジスタにおいては、Ｖ字状溝とその間隔部からなる１ピ
ッチにおけるチャネル幅は従来に比べ約 1.5倍になり、
同一専有面積で従来のＭＯＳトランジスタの約 1.5倍の
駆動能力が得られる。
を有する構成において、Ｖ字状溝の幅及び間隔は例えば
１μｍ程度、深さ 0.7μｍ（斜辺長約１μｍ）程度に形
成され、ソース及びドレイン領域の深さは例えば 0.3μ
ｍ程度に形成される。従って、この構造のＭＯＳトラン
ジスタにおいては、Ｖ字状溝とその間隔部からなる１ピ
ッチにおけるチャネル幅は従来に比べ約 1.5倍になり、
同一専有面積で従来のＭＯＳトランジスタの約 1.5倍の
駆動能力が得られる。
【００２８】なお本発明に係るチャネル領域上面の波形
形状は、上記矩形波形状、三角波形状に限られるもので
はなく、正弦波形状等の曲面波形状でも同様に駆動能力
を高める効果が得られる。
形状は、上記矩形波形状、三角波形状に限られるもので
はなく、正弦波形状等の曲面波形状でも同様に駆動能力
を高める効果が得られる。
【００２９】
【発明の効果】以上説明のように本発明によれば、ＭＯ
Ｓトランジスタの専有面積を拡大せずにその駆動能力を
大幅に拡大することができる。
Ｓトランジスタの専有面積を拡大せずにその駆動能力を
大幅に拡大することができる。
【００３０】従って本発明は、ＭＯＳ型半導体集積回路
の多機能高集積化に寄与するところが大きい。
の多機能高集積化に寄与するところが大きい。
【図１】 本発明の原理説明用の要部断面図
【図２】 本発明の一実施例に係る製造工程平面図
【図３】 本発明の一実施例に係る製造工程Ａ−Ａ矢視
断面図
断面図
【図４】 本発明の一実施例に係る製造工程Ｂ−Ｂ矢視
断面図
断面図
【図５】 本発明の他の実施例に係る製造工程断面図
【図６】 従来のＭＯＳトランジスタの模式図
【図７】 従来のＭＯＳトランジスタの駆動能力を高め
るゲート構造図
るゲート構造図
１ 半導体基板 ２ トランジスタ領域 ３ フィールド酸化膜 ４ ゲート酸化膜 ５、５′ゲート電極 ６ ソース若しくはドレイン領域 ７ チャネル領域 ８ 矩形状溝 ９ Ｖ字状溝
Claims (1)
- 【請求項１】 半導体基板と、該半導体基板面にチャネ
ル領域を隔てて形成されたソース領域とドレイン領域、
及び該チャネル領域上にゲート絶縁膜を介して設けられ
たゲート電極を有し、 該チャネル領域の上面が、チャネル長方向に延在する凹
部と凸部を交互に有するチャネル幅方向に沿った波形形
状を有し、 該波形形状のチャネル領域上に、均一な厚さのゲート絶
縁膜を介し、底面が該波形形状のチャネル領域面に添い
チャネル幅の方向に延在するゲート電極が配設されてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237503A JPH0575121A (ja) | 1991-09-18 | 1991-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3237503A JPH0575121A (ja) | 1991-09-18 | 1991-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575121A true JPH0575121A (ja) | 1993-03-26 |
Family
ID=17016285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3237503A Withdrawn JPH0575121A (ja) | 1991-09-18 | 1991-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575121A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323712A (ja) * | 1999-04-30 | 2000-11-24 | Intersil Corp | 増加したチャネル幅を有するパワーｍｏｓ装置及びその製造方法 |
| JP2006013521A (ja) * | 2004-06-28 | 2006-01-12 | Samsung Electronics Co Ltd | マルチチャンネルＦｉｎ電界効果トランジスタを備える半導体素子及びその製造方法 |
| JP2006019518A (ja) * | 2004-07-01 | 2006-01-19 | Seiko Instruments Inc | 横型トレンチｍｏｓｆｅｔ |
| US7105892B2 (en) | 2003-03-17 | 2006-09-12 | Seiko Epson Corporation | Semiconductor device having a wave-like channel region |
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| JP2008210994A (ja) * | 2007-02-27 | 2008-09-11 | Nec Electronics Corp | 横型ｍｏｓｆｅｔおよびその製造方法 |
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| JP2012018973A (ja) * | 2010-07-06 | 2012-01-26 | Renesas Electronics Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| JP2013179333A (ja) * | 2007-07-27 | 2013-09-09 | Seiko Instruments Inc | 半導体装置 |
| JP2015015464A (ja) * | 2013-07-02 | 2015-01-22 | ゼネラル・エレクトリック・カンパニイ | チャネル周縁の広い金属酸化物半導体（ｍｏｓ）素子及び製造方法 |
-
1991
- 1991-09-18 JP JP3237503A patent/JPH0575121A/ja not_active Withdrawn
Cited By (12)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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